特開 2022-162860 演算装置、演算システム、テスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022162860

(43)【公開日】2022-10-25

(54)【発明の名称】演算装置、演算システム、テスト方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20221018BHJP

【ＦＩ】

G01R31/28 V

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021067900

(22)【出願日】2021-04-13

(71)【出願人】

【識別番号】509186579

【氏名又は名称】日立Ａｓｔｅｍｏ株式会社

(74)【代理人】

【識別番号】110002365

【氏名又は名称】特許業務法人サンネクスト国際特許事務所

(72)【発明者】

【氏名】池田 康浩

(72)【発明者】

【氏名】鳥羽 忠信

(72)【発明者】

【氏名】新保 健一

(72)【発明者】

【氏名】荒田 純之

【テーマコード（参考）】

2G132

【Ｆターム（参考）】

2G132AA02

2G132AB01

2G132AD06

2G132AD07

2G132AK07

2G132AK09

2G132AK13

2G132AK29

2G132AL09

2G132AL12

(57)【要約】

【課題】少ないテストパタンでハードウエア異常の発生個所を特定できる。
【解決手段】演算装置は、テスト対象であるユーザ回路と、ユーザ回路におけるテスト箇所の信号がトグルする入力であるテスト入力をユーザ回路に入力するテストパタン印加部と、ユーザ回路の出力に基づきユーザ回路の異常の有無を判定する判定部と、判定部の判定に基づきユーザ回路におけるハードウエア異常の発生個所を特定する異常個所判定部とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

テスト対象であるユーザ回路と、
前記ユーザ回路におけるテスト箇所の信号がトグルする入力であるテスト入力を前記ユーザ回路に入力するテストパタン印加部と、
前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定する判定部と、
前記判定部の判定に基づき前記ユーザ回路におけるハードウエア異常の発生個所を特定する異常個所判定部とを備える、演算装置。

【請求項2】

請求項１に記載の演算装置において、
前記判定部は、前記ユーザ回路の出力における変化の有無に基づき前記ユーザ回路の異常の有無を判定する、演算装置。

【請求項3】

請求項１に記載の演算装置において、
前記判定部は、前記ユーザ回路の出力における変化の遅れに基づき前記ユーザ回路の異常の有無を判定する、演算装置。

【請求項4】

請求項１に記載の演算装置において、
前記テスト箇所とは、前記ユーザ回路に含まれるルックアップテーブルのそれぞれの出力である、演算装置。

【請求項5】

請求項１に記載の演算装置において、
前記異常個所判定部の判定結果を送信する送信部をさらに備える、演算装置。

【請求項6】

請求項１に記載の演算装置において、
前記演算装置は車両に搭載され、
前記異常個所判定部の判定結果を前記車両の乗員に通知する通知部をさらに備える、電子制御装置。

【請求項7】

テスト対象であるユーザ回路と、
前記ユーザ回路におけるテスト箇所の信号がトグルする入力であるテスト入力を前記ユーザ回路に入力するテストパタン印加部と、
前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定する判定部と、
前記判定部の判定に基づき前記ユーザ回路におけるハードウエア異常の発生個所を特定する異常個所判定部とを備える、演算システム。

【請求項8】

テスト対象であるユーザ回路、および前記ユーザ回路をテストするための入力であるテスト入力を前記ユーザ回路に印加するテストパタン印加部を備える演算装置が実行するテスト方法であって、
前記テストパタン印加部が、前記ユーザ回路におけるテスト箇所の信号がトグルする前記テスト入力を入力することと、
前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定することと、
前記ユーザ回路におけるハードウエア異常の発生個所を特定することとを含む、テスト方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算装置、演算システム、およびテスト方法に関する。

【背景技術】

【0002】

自動運転や先進運転支援システムを対象とした複眼カメラや電子制御装置は、大容量のセンシングデータの処理が必要であり、データ処理を担うデバイスとして書き換え可能な論理回路の活用が進んでいる。また、カーシェアなどのＭａａｓ（Mobility-as-a-Service）の普及に伴い、自動車の高稼働率化が求められ、ＦＰＧＡを含むハード機器の診断だけでなく、不良要因の特定を短時間で行い、改修後早期に市場投入することが必要である。しかし、ＦＰＧＡの大規模化により要素回路の組合せ数が大幅に増加し、不良要因特定のためのテストパタン数が増大してテスト時間が長くなる問題が知られている。特許文献１には、情報処理装置の論理検証方法であって、情報処理装置の論理検証の網羅性を管理するカバレッジ情報を参照してテストデータを生成するステップと、前記生成テストデータがテスト済みかどうかを判断し、テスト済みと判断された場合は、前記生成テストデータを妥当でないと判定し、生成テストデータがテスト済みでないと判断された場合は、前記生成テストデータを妥当であると判定するステップと、前記妥当であると判定された前記生成テストデータを用いて前記情報処理装置のシミュレータを用いて擬似テストを実行し、前記擬似テストによる期待値を生成するステップと、前記妥当であると判定された前記生成テストデータに関しカバレッジ情報を更新するステップと、前記生成テストデータを用いて情報処理装置に対し本テストを実行するステップと、前記情報処理装置に対して実行した本テストのテスト結果と前記期待値とを比較し、前記テスト結果が正常かどうかを判定するステップと、前記テスト結果の判定が正常の場合は、終了判定を行い、前記終了判定において終了条件を満たす場合は論理検証を終了し、終了条件を満たさない場合は前記各ステップを繰り返すことを特徴とする、方法が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－１６４６４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載されている発明では、ハードウエア異常の発生個所の特定に多くのテストパタンが必要となる。

【課題を解決するための手段】

【0005】

本発明の第１の態様による演算装置は、テスト対象であるユーザ回路と、前記ユーザ回路におけるテスト箇所の信号がトグルする入力であるテスト入力を前記ユーザ回路に入力するテストパタン印加部と、前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定する判定部と、前記判定部の判定に基づき前記ユーザ回路におけるハードウエア異常の発生個所を特定する異常個所判定部とを備える。
本発明の第２の態様による演算システムは、テスト対象であるユーザ回路と、前記ユーザ回路におけるテスト箇所の信号がトグルする入力であるテスト入力を前記ユーザ回路に入力するテストパタン印加部と、前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定する判定部と、前記判定部の判定に基づき前記ユーザ回路におけるハードウエア異常の発生個所を特定する異常個所判定部とを備える。
本発明の第３の態様によるテスト方法は、テスト対象であるユーザ回路、および前記ユーザ回路をテストするための入力であるテスト入力を前記ユーザ回路に印加するテストパタン印加部を備える演算装置が実行するテスト方法であって、前記テストパタン印加部が、前記ユーザ回路におけるテスト箇所の信号がトグルする前記テスト入力を入力することと、前記ユーザ回路の出力に基づき前記ユーザ回路の異常の有無を判定することと、前記ユーザ回路におけるハードウエア異常の発生個所を特定することとを含む。

【発明の効果】

【0006】

本発明によれば、少ないテストパタンでハードウエア異常の発生個所を特定できる。

【図面の簡単な説明】

【0007】

【図1】第１の実施の形態における演算装置の機能構成図

【図2】プログラマブルロジック部において実行されるテストの概念を示す図

【図3】演算装置および事前算出装置のハードウエア構成図

【図4】テスト情報の一例を示す図

【図5】事前算出装置によるユーザ回路の開発処理を示すフローチャート

【図6】テスト情報作成処理を示すフローチャート

【図7】出力経路探索処理の詳細を示すフローチャート

【図8】トグルパタン生成処理の詳細を示すフローチャート

【図9】テスト情報の作成処理の具体例を説明する図

【図10】テスト情報の作成処理の具体例を説明する図

【図11】第２の実施の形態における演算装置の機能構成図

【図12】第３の実施の形態における演算装置の機能構成図

【発明を実施するための形態】

【0008】

―第１の実施の形態―
以下、図１～図１０を参照して、本発明に係る演算装置の第１の実施の形態を説明する。

【0009】

図１は、第１の実施の形態における演算装置７０の機能構成図である。演算装置７０は、テスト対象の回路が含まれるプログラマブルロジック部１００と、テストの実行を制御するテスト制御部３００と、ハードウエア異常が発生した箇所を特定する異常個所判定部５００とを備える。また演算装置７０には、テスト情報４００が格納される。テスト情報４００は事前算出装置８０により作成される。

【0010】

図２は、プログラマブルロジック部１００において実行されるテストの概念を示す図であり、このテストはＢＩＳＴ（Built-in Self Test）として広く知られている。すなわち、テストパタン印加部２１０からテストパタンをテスト対象である第２ユーザ回路２２２に印加し、その出力結果を判定部２３０で期待値と比較する。演算装置７０の機能構成の詳細を説明する前にハードウエア構成を説明する。

【0011】

図３は、演算装置７０および事前算出装置８０のハードウエア構成図である。演算装置７０は、中央演算装置であるＣＰＵ７１、読み出し専用の記憶装置であるＲＯＭ７２、および読み書き可能な記憶装置であるＲＡＭ７３、不揮発性の記憶装置であるフラッシュメモリ７４、書き換え可能な論理回路であるプログラマブルロジック部１００、および出力部７５を備える。ＣＰＵ７１がＲＯＭ７２に格納されるプログラムをＲＡＭ７３に展開して実行することでテスト制御部３００および異常個所判定部５００を実現する。プログラマブルロジック部１００は、たとえばＦＰＧＡである。

【0012】

ただし演算装置７０は、ＣＰＵ７１、ＲＯＭ７２、およびＲＡＭ７３の組み合わせの代わりに書き換え可能な論理回路であるＦＰＧＡ（Field Programmable Gate Array）や特定用途向け集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）を用いて後述する機能を実現してもよい。また演算装置７０は、ＣＰＵ７１、ＲＯＭ７２、およびＲＡＭ７３の組み合わせの代わりに、異なる構成の組み合わせ、たとえばＣＰＵ７１、ＲＯＭ７２、ＲＡＭ７３とＦＰＧＡの組み合わせにより後述する機能を実現してもよい。またここでいうＦＰＧＡは、プログラマブルロジック部１００であってもよい。テスト情報４００は、フラッシュメモリ７４に格納されてもよいしＲＯＭ７２に格納されてもよい。

【0013】

事前算出装置８０は、前述のテスト情報４００を作成する装置である。事前算出装置８０は、ＣＰＵ８１と、ＲＯＭ８２と、ＲＡＭ８３と、不揮発性の記憶装置であるハードディスクドライブ（ＨＤＤ）８４とを備える。ＣＰＵ８１がＲＯＭ８２に格納されるプログラムをＲＡＭ８３に展開して実行することで後述する機能を実現する。ただし事前算出装置８０は、ＣＰＵ８１、ＲＯＭ８２、およびＲＡＭ８３の組み合わせの代わりに書き換え可能な論理回路であるＦＰＧＡや特定用途向け集積回路であるＡＳＩＣを用いて後述する機能を実現してもよい。また事前算出装置８０は、ＣＰＵ８１、ＲＯＭ８２、およびＲＡＭ８３の組み合わせの代わりに、異なる構成の組み合わせ、たとえばＣＰＵ８１、ＲＯＭ８２、ＲＡＭ８３とＦＰＧＡの組み合わせにより後述する機能を実現してもよい。図１に戻って説明を続ける。

【0014】

プログラマブルロジック部１００には、テストパタン印加部２１０、第１ユーザ回路２２１、第２ユーザ回路２２２、第３ユーザ回路２２３、判定部２３０、第１セレクタ２４１、および第２セレクタ２４２が含まれる。本実施の形態では、第２ユーザ回路２２２がテストの対象となる。

【0015】

第１セレクタ２４１は、テストパタン印加部２１０、第１ユーザ回路２２１、および第２ユーザ回路２２２を接続する。第１セレクタ２４１はたとえば、初期状態では第１ユーザ回路２２１と第２ユーザ回路２２２とを接続し、テスト制御部３００から動作指令を受信すると、テストパタン印加部２１０と第２ユーザ回路２２２とを接続する。第２セレクタ２４２は、第２ユーザ回路２２２、判定部２３０、および第３ユーザ回路２２３を接続する。第２セレクタ２４２はたとえば、初期状態では第２ユーザ回路２２２と第３ユーザ回路２２３とを接続し、テスト制御部３００から動作指令を受信すると、第２ユーザ回路２２２と判定部２３０とを接続する。

【0016】

テスト情報４００には、入力情報４１０、期待値情報４２０、および異常個所特定情報４３０が含まれる。入力情報４１０は、テストパタンごとにユーザ回路２２０へ入力すべき信号の情報である。入力情報４１０は、テスト制御部３００を介してテストパタン印加部２１０に伝達される。期待値情報４２０は、テストパタンごとにユーザ回路２２０から出力されることが記載される信号の情報である。期待値情報４２０は、テスト制御部３００を介して判定部２３０に伝達される。異常個所特定情報４３０は、テストパタンと異常個所との組合せである。ここでいう異常個所とは、第２ユーザ回路２２２に含まれる構成である。

【0017】

テスト制御部３００は、テスト情報４００を読み取り、テストパタン印加部２１０に入力情報４１０を出力し、判定部２３０に期待値情報４２０を出力する。テストパタン印加部２１０は、テスト制御部３００から受信したテストパタンの情報に基づき第２ユーザ回路２２２に信号を出力する。テストパタン印加部２１０はたとえば、テストパタンのリストを先頭から順番に読み込み、１００ｍｓごとに次々に信号を出力する。

【0018】

判定部２３０は、テスト制御部３００から受信した期待値情報４２０に基づき、第２ユーザ回路２２２の出力が期待値に合致するか否かを判断する。判定部２３０はたとえば期待値のリストを先頭から順番に読み込み、１００ｍｓごとに次の出力がされることを前提に評価する。判定部２３０は、受信した信号が期待値と一致しない場合には、その期待値に対応するテストパタンの情報を異常個所判定部５００に出力する。テストパタンの情報を受信した異常個所判定部５００は、異常個所特定情報４３０を参照して異常箇所を特定する。

【0019】

（テスト情報）
図４は、テスト情報４００の一例を示す図である。テスト情報４００は前述のとおり、入力情報４１０と、期待値情報４２０と、異常個所特定情報４３０とを含む。図４に示す例では、テスト対象である第２ユーザ回路２２２は入力が３以上あり、出力が２つであると想定している。図４に示す例では、テストパタンの名称はテスト箇所と数字「１」または「２」の組合せとしている。具体的には「パタンＡ１」は、箇所「Ａ」に対するテストの「１」回目であり、「パタンＡ２」は、箇所「Ａ」に対するテストの「２」回目である。図８では主に２つのテストパタンしか記載していないが、「パタンＢ１」、「パタンＢ２」、「パタンＣ１」など他にもテストパタンが含まれてよい。

【0020】

入力情報４１０には、テストパタンごとの第２ユーザ回路２２２への入力値が示されている。期待値情報４２０には、テストパタンごとの第２ユーザ回路２２２の出力値の期待値が示されている。異常個所特定情報４３０には、テストパタンごとの異常個所の情報が格納される。

【0021】

図４に例示するテスト情報４００を使ったテストの一例を説明する。テストパタン印加部２１０は、たとえば入力情報４１０に記載されたテストパタンを上から順番に読み込み、指定された入力値を第２ユーザ回路２２２に対して１００ｍｓごとに出力する。判定部２３０は期待値情報４２０を読み込み、１００ｍｓごとに第２ユーザ回路２２２の出力が期待値情報４２０に記載された出力値と一致するか否かを１００ｍｓごとに判断する。判定部２３０はたとえば、最初の１００ｍｓは第２ユーザ回路２２２の出力がパタンＡ１の期待値と一致するか否かを判定し、次の１００ｍｓは第２ユーザ回路２２２の出力がパタンＡ２の期待値と一致するか否かを判定する。

【0022】

判定部２３０は、第２ユーザ回路２２２の出力と期待値とが一致しないと判断する場合には、たとえばそのテストパタンの名称を異常個所判定部５００に出力する。判定部２３０はたとえば、テスト開始からの経過秒数、およびテストが期待値情報４２０に記載された上から順番に実行されるという情報により、現在テストが行われているテストパタンを特定できる。異常個所判定部５００は、判定部２３０からテストパタンの名称を受信すると、異常個所特定情報４３０を参照してハードウエア故障が発生した個所を特定する。

【0023】

（テスト情報の作成）
図５～図１０を参照して事前算出装置８０によるテスト情報４００の作成処理および、その前提となるユーザ回路の開発処理を説明する。図５は、事前算出装置８０によるユーザ回路の開発処理を示すフローチャートである。事前算出装置８０は、以下に説明する開発処理により、少なくとも第２ユーザ回路２２２の開発を行う。なおこの開発処理は、後述する処理により得られるテスト情報４００を利用している。以下に説明する各ステップの実行主体は、事前算出装置８０のＣＰＵ８１または開発者である。

【0024】

開発者はまずステップＳ１００１においてユーザ回路の仕様を検討し、続くステップＳ１００２において論理設計を行う。そして開発者は、ステップＳ１００３において設計した論理の検証を行い、続くステップＳ１００４において回路の最適化、すなわち論理合成を行う。なお以下では、ステップＳ１００４において生成される情報を「論理情報Ａ」と呼ぶ。さらに続くステップＳ１００５において、論理合成した回路の配置および配線、すなわち配置配線を決定する。なお以下では、ステップＳ１００５において生成される情報を「接続情報Ｂ」と呼ぶ。続くステップＳ１００６では、ステップＳ１００４およびステップＳ１００５において生成した、論理情報Ａおよび接続情報Ｂを出力する。出力したこれらの情報は、後述するテスト情報生成処理において利用される。

【0025】

続くステップＳ１００７では、プログラマブルロジック部１００に書き込むためのコンフィグレーションファイルを生成し、ステップＳ１００８では実機であるプログラマブルロジック部１００を用いて動作を検証する。続くステップＳ１００９では後述するテスト情報生成処理により得られたテスト情報を取得し、ステップＳ１０１０においてテスト情報を演算装置７０に格納する。以下では、図６～図１０を参照してテスト情報４００の作成処理を説明する。

【0026】

図９および図１０はテスト情報４００の作成処理の具体例を説明する図である。図９の上部中央は第２ユーザ回路２２２の構成を示している。図９および図１０は、以下に説明するフローチャートの具体的な処理を説明するために適宜参照されるが、先に例示する第２ユーザ回路２２２の構成を説明する。図９に示す第２ユーザ回路２２２は、ドットのハッチングで示すフリップフロップと、斜線のハッチングで示すルックアップテーブル（以下では、「ＬＵＴ」とも記載する）とを複数有する。

【0027】

具体的には第２ユーザ回路２２２は、第１フリップフロップＦ１～第８フリップフロップＦ８、および第１ルックアップテーブルＬ１～第５ルックアップテーブルＬ５を含む。第１フリップフロップＦ１～第６フリップフロップＦ６にはそれぞれ、第２ユーザ回路２２２の外部から入力される。第１フリップフロップＦ１および第２フリップフロップＦ２の出力が第１ルックアップテーブルＬ１に入力される。

【0028】

第３フリップフロップＦ３および第４フリップフロップＦ４の出力が第２ルックアップテーブルＬ２に入力される。第５フリップフロップＦ５および第６フリップフロップＦ６の出力が第３ルックアップテーブルＬ３に入力される。第７フリップフロップＦ７には第４ルックアップテーブルＬ４の出力が入力され、第７フリップフロップＦ７の出力が第２ユーザ回路２２２の第１の出力となる。第８フリップフロップＦ８には第５ルックアップテーブルＬ５の出力が入力され、第８フリップフロップＦ８の出力が第２ユーザ回路２２２の第２の出力となる。

【0029】

第１ルックアップテーブルＬ１は２入力２出力である。第１ルックアップテーブルＬ１は第１フリップフロップＦ１と第２フリップフロップＦ２から入力を受け、第４ルックアップテーブルＬ４および第５ルックアップテーブルＬ５に出力する。第２ルックアップテーブルＬ２は２入力１出力である。第２ルックアップテーブルＬ２は第３フリップフロップＦ３と第４フリップフロップＦ４から入力を受け、第５ルックアップテーブルＬ５に出力する。第３ルックアップテーブルＬ３は２入力１出力である。第３ルックアップテーブルＬ３は第５フリップフロップＦ５と第６フリップフロップＦ６から入力を受け、第５ルックアップテーブルＬ５に出力する。

【0030】

第４ルックアップテーブルＬ４は１入力１出力である。第４ルックアップテーブルＬ４は第１ルックアップテーブルＬ１から入力を受け、第７フリップフロップＦ７に出力する。第５ルックアップテーブルＬ５は３入力１出力である。第５ルックアップテーブルＬ５は第１ルックアップテーブルＬ１、第２ルックアップテーブルＬ２、および第３ルックアップテーブルＬ３から入力を受け、第８フリップフロップＦ８に出力する。

【0031】

図６はテスト情報作成処理を示すフローチャートである。図６に示す処理の実行主体はＣＰＵ７１である。テスト情報作成処理では、まずステップＳ１０２１において論理情報Ａおよび接続情報Ｂを取得する。続くステップＳ１０２２ではＣＰＵ７１は、接続情報Ｂを用いて出力経路探索処理を行う。出力経路探索処理の詳細は後述する。続くステップＳ１０２３ではＣＰＵ７１は、未処理の経路を処理対象に選択する。続くステップＳ１０２４ではＣＰＵ７１は、処理対象の経路を対象としてトグルパタン生成処理を行う。トグルパタン生成処理の詳細は後述する。

【0032】

続くステップＳ１０２５ではＣＰＵ７１は、全ての経路を処理したか否かを判断し、全ての経路を処理したと判断する場合はステップＳ１０２５に進み、未処理の経路が存在すると判断する場合はステップＳ１０２３に戻る。最後のステップＳ１０２６ではＣＰＵ７１はトグルパタン生成処理において作成したテスト情報４００を出力して図６に示す処理を終了する。

【0033】

図７は、出力経路探索処理の詳細を示すフローチャートである。まずステップＳ１２０１ではＣＰＵ７１は、未処理の出力ピンを選択する。出力ピンとは、テスト対象のユーザ回路における出力であり図９に示す第２ユーザ回路２２２における「出力１」と「出力２」である。初回にステップＳ１２０１が実行された際には、「出力１」および「出力２」のいずれかが選択され、２回目に実行された際には１回目に選択されなかった方が選択される。以下では、本ステップにおいて選択した出力ピンを「選択ピン」と呼ぶ。

【0034】

続くステップＳ１２０２ではＣＰＵ７１は、選択ピンに接続されている論理ブロックを上流に向かって抽出する。ここでいう「上流」とは、ユーザ回路への入力側であり、図９に示す例における図示左側である。続くステップＳ１２０３ではＣＰＵ７１は、全ての入力端に至るまでの経路と論理ブロックを記録する。たとえば図９に示す例では第５ルックアップテーブルＬ５は入力が３つあるので、「出力２」から上流側に向かうと経路が３つに分岐しているが、その全てについて入力まで辿る。

【0035】

続くステップＳ１２０４ではＣＰＵ７１は、全ての出力ピンを選択したか否かを判断する。ＣＰＵ７１は、全ての出力ピンを選択したと判断する場合は図７に示す処理を終了し、選択していない出力ピンが存在すると判断する場合はステップＳ１２０１に戻る。以上が図７の説明である。この出力経路探索処理により、図９に示す例では第１の経路２２０Ａと、第２の経路２２０Ｂとが探索される。

【0036】

図８は、図６のステップＳ１０２４におけるトグルパタン生成処理の詳細を示すフローチャートである。なお本処理が実行される直前に図６のステップＳ１０２３において処理対象の経路が選択されている。まずステップＳ１３０１ではＣＰＵ７１は、処理対象の経路に含まれる全てのルックアップテーブル（ＬＵＴ）の出力を特定する。たとえば図９に示す例において「出力１」が選択されている場合にはＬＵＴの出力は、第４ルックアップテーブルＬ４の出力１つと、第１ルックアップテーブルＬ１の出力１つの合計２つが特定される。

【0037】

続くステップＳ１３０２ではＣＰＵ７１は、ステップＳ１３０１において特定した出力のうち、未処理であるＬＵＴの出力の１つを処理対象に選択する。続くステップＳ１３０３ではＣＰＵ７１は、選択した出力が属するＬＵＴのメモリ情報を読み込む。メモリ情報とは、ルックアップテーブルにおける入力値と出力値の対応表である。続くステップＳ１３０４ではＣＰＵ７１は、選択した出力の値をトグルさせるＬＵＴへの入力値を特定する。続くステップＳ１３０５ではＣＰＵ７１は、特定したＬＵＴへの入力値に対応するユーザ回路の入力値を特定して記録する。なお、本ステップにおいて特定して記録した入力値が入力情報４１０に用いられる。

【0038】

ステップＳ１３０３～Ｓ１３０６の具体例を説明する。たとえば図１０の上部に示すように第４ルックアップテーブルＬ４の出力を処理対象に選択した場合に、ステップＳ１３０３ではＣＰＵ７１は図示するようなメモリ情報を読み込む。ステップＳ１３０４ではＣＰＵ７１は、選択した出力をトグルさせる第４ルックアップテーブルＬ４への入力値として、「０」と「１」を特定する。続くステップＳ１３０５ではＣＰＵ７１は、第４ルックアップテーブルＬ４への入力値が「０」と「１」となる第２ユーザ回路２２２への入力を特定する。

【0039】

この特定のためにＣＰＵ７１は、まず、第４ルックアップテーブルＬ４の上流に存在する第１ルックアップテーブルＬ１のメモリ情報を読み込む。次にＣＰＵ７１は、出力の「０」に対応する「入力１」および「入力２」の値と、出力の「１」に対応する「入力１」および「入力２」の値とを特定して記録する。なおこの場合に、第１ルックアップテーブルＬ１の出力が「０」および「１」となる入力値は複数存在するが、ＣＰＵ７１はいずれを選択してもよい。また、図９に示す第２ユーザ回路２２２では「入力１」～「入力６」の６つの入力があり、ここで示した説明の範囲では「入力３」～「入力６」の値が特定されていないが、これらの値は任意である。

【0040】

さらに、後述するようにループ処理により次は第１ルックアップテーブルＬ１の出力を処理対象に選択した場合には、図１０に示す例では入力値の組合せが第４ルックアップテーブルＬ４の出力をトグルする場合と同一になる可能性がある。しかし本実施の形態では入力値の組合せが重複することを許容し、処理の簡潔さを優先する。以上がステップＳ１３０３～Ｓ１３０５の具体例の説明である。

【0041】

続くステップＳ１３０６ではＣＰＵ７１は、ステップＳ１３０５において特定したユーザ回路の入力値に対応するユーザ回路の出力値を特定して記録する。なお、本ステップにおいて特定して記録した出力値が期待値情報４２０に用いられる。続くステップＳ１３０７ではＣＰＵ７１は、ステップＳ１３０４において特定した入力値、ステップＳ１３０６において特定した出力値、ステップＳ１３０２において選択した処理対象の出力が属するルックアップテーブルの名称、の組合せをテスト情報４００の一部として記録する。

【0042】

ステップＳ１３０７では具体的には、ステップＳ１３０４において特定した入力値と任意の名称との組合せを入力情報４１０の新たなレコードとする。また、ステップＳ１３０６において特定した出力値と前述の任意の名称との組合せを期待値情報４２０の新たなレコードとする。さらに、前述の任意の名称とステップＳ１３０２において選択した処理対象の出力が属するルックアップテーブルの名称との組合せを異常個所特定情報４３０の新たなレコードとする。

【0043】

続くステップＳ１３０７ではＣＰＵ７１は、ステップＳ１３０１において特定した全ての出力を処理対象として選択したか否かを判断する。ＣＰＵ７１は、全ての出力を処理対象として選択したと判断する場合は図８の処理を終了し、未選択の出力が存在すると判断する場合はステップＳ１３０２に戻る。

【0044】

（１）演算装置７０は、テスト対象である第２ユーザ回路２２２と、第２ユーザ回路２２２におけるテスト箇所の信号がトグルする入力であるテスト入力をユーザ回路に入力するテストパタン印加部２１０と、第２ユーザ回路２２２の出力に基づき第２ユーザ回路２２２の異常の有無を判定する判定部２３０と、判定部２３０の判定に基づき第２ユーザ回路２２２におけるハードウエア異常の発生個所を特定する異常個所判定部５００とを備える。そのため、少ないテストパタンでハードウエア異常の発生個所を特定できる。

【0045】

（２）判定部２３０は、ユーザ回路の出力における変化の有無に基づきユーザ回路の異常の有無を判定する。そのため、判定部２３０は出力が「０」または「１」に固定される縮退を検出できる。

【0046】

（３）テスト箇所とは、ユーザ回路に含まれるルックアップテーブルのそれぞれの出力である。

【0047】

（変形例１）
上述した第１の実施の形態では、プログラマブルロジック部１００には第１ユーザ回路２２１、第２ユーザ回路２２２、および第３ユーザ回路２２３の３つのユーザ回路が含まれ、このうち第２ユーザ回路２２２のみがテストの対象となった。しかしユーザ回路の全体をテスト対象としてもよい。この場合には、図２における第１ユーザ回路２２１がユーザ回路への入力信号回路に置き換わり、図２における第３ユーザ回路２２３がユーザ回路への出力信号回路に置き換わる。

【0048】

（変形例２）
上述した第１の実施の形態では、プログラマブルロジック部１００にはテストパタン印加部２１０、判定部２３０、第１セレクタ２４１、および第２セレクタ２４２が含まれた。しかしこれらはテスト以外では不要のためプログラマブルロジック部１００に常時配されなくてもよい。その場合には、たとえば部分再構成によりテストパタン印加部２１０、判定部２３０、第１セレクタ２４１、および第２セレクタ２４２をプログラマブルロジック部１００に構成する再構成部およびテストパタン印加部２１０、判定部２３０、第１セレクタ２４１、および第２セレクタ２４２の回路情報を格納する回路記憶部が演算装置７０にさらに含まれる。

【0049】

（変形例３）
上述した第１の実施の形態では、判定部２３０はルックアップテーブルの出力が固定される不具合、いわゆる０／１縮退を検出した。しかし判定部２３０は、０／１縮退に加えて信号の変化が規定よりも遅い故障である遅延故障をさらに検出してもよい。期待値情報４２０には出力ごとの期待値が含まれているので、期待値がトグルする際の遅れ、具体的には無駄時間および時定数の少なくとも一方を評価する。

【0050】

本変形例によれば演算装置７０は次の作用効果を奏する。
（４）判定部２３０は、ユーザ回路の出力における変化の遅れに基づきユーザ回路の異常の有無を判定する。そのため判定部２３０は、遅延故障を検出できる。

【0051】

（変形例４）
上述した実施の形態では、図１に示す構成の全体を演算装置７０として説明した。しかし図１に示す構成は２以上のハードウエアにより実現されてもよい。たとえば、プログラマブルロジック部１００と、テスト制御部３００と、異常個所判定部５００とが、それぞれ別のハードウエア、たとえばＥＣＵやマイコンの一部として構成されてもよい。この場合には、図１に示す構成は演算システムと呼ぶことができる。

【0052】

（変形例５）
上述した第１の実施の形態では、トグルパタン生成処理において入力値の組合せが重複することを許容し、処理の簡潔さを優先した。しかし処理の簡潔さよりも入力値の総数が減少するようにトグルパタンを生成してもよい。

【0053】

―第２の実施の形態―
図１１を参照して、演算装置の第２の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。本実施の形態では、主に、異常個所判定部の判定結果を送信する点で、第１の実施の形態と異なる。

【0054】

図１１は、第２の実施の形態における演算装置７０Ａの機能構成図である。演算装置７０Ａは第１の実施の形態における演算装置７０の構成に加えて、異常診断結果を演算装置７０Ａの外部、たとえばサーバーやデータセンタに通知する送信部７００をさらに有する。送信部７００はたとえば、４Ｇや５Ｇに対応する無線通信モジュールである。

【0055】

上述した第２の実施の形態によれば、次の作用効果が得られる。
（５）演算装置７０Ａは、異常個所判定部５００の判定結果を送信する送信部７００を備える。そのため、異常箇所の通知をサーバーやデータセンタに通知でき、ログやデータ解析を行うことで、異常しやすい箇所の特定や設計へのフィードバックや、メンテナンスの容易化を実現することができる。

【0056】

―第３の実施の形態―
図１２を参照して、演算装置の第３の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。本実施の形態では、主に、演算装置が車両に設置され車両の乗員に異常を報知する点で、第１の実施の形態と異なる。

【0057】

図１２は、第３の実施の形態における演算装置７０Ｂの機能構成図である。演算装置７０Ｂは第１の実施の形態における演算装置７０の構成に加えて、演算装置７０Ｂが搭載される車両のドライバに判定結果を通知する通知部８００をさらに有する。通知部８００は、音声により通知するスピーカーでもよいし、光により通知するライトでもよいし、映像により通知する画像表示装置でもよい。通知部８００は、異常個所判定部５００の判定結果に基づき音声、光、および映像の少なくとも１つを用いて車両のドライバに判定結果を通知する。

【0058】

上述した第３の実施の形態によれば、次の作用効果が得られる。
（６）電子制御装置７０Ｂは、異常個所判定部５００の判定結果を車両の乗員に通知する通知部８００を備える。そのため、自動車の運用中におけるリアルタイムなドライバへの通知が可能となり、安全制御や注意喚起が可能になる。

【0059】

上述した各実施の形態および変形例において、機能ブロックの構成は一例に過ぎない。別々の機能ブロックとして示したいくつかの機能構成を一体に構成してもよいし、１つの機能ブロック図で表した構成を２以上の機能に分割してもよい。また各機能ブロックが有する機能の一部を他の機能ブロックが備える構成としてもよい。

【0060】

上述した各実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

【符号の説明】

【0061】

７０、７０Ａ、７０Ｂ…演算装置
８０…事前算出装置
１００…プログラマブルロジック部
２１０…テストパタン印加部
２２２…第２ユーザ回路
２３０…判定部
３００…テスト制御部
４００…テスト情報
４１０…入力情報
４２０…期待値情報
４３０…異常個所特定情報
５００…異常個所判定部
７００…送信部
８００…通知部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】