(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022163000
(43)【公開日】2022-10-25
(54)【発明の名称】マルチビットセル、マルチビット演算装置及びその方法
(51)【国際特許分類】
G06N 3/063 20060101AFI20221018BHJP
G06N 3/08 20060101ALI20221018BHJP
【ＦＩ】
G06N3/063
G06N3/08
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022065818
(22)【出願日】2022-04-12
(31)【優先権主張番号】10-2021-0048025
(32)【優先日】2021-04-13
(33)【優先権主張国・地域又は機関】KR
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＭＥＭＯＲＹ ＳＴＩＣＫ
２．ブルートゥース
３．ＢＬＵＥＴＯＯＴＨ
４．ＺＩＧＢＥＥ
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】明 成▲みん▼
(72)【発明者】
【氏名】鄭 丞哲
(72)【発明者】
【氏名】金 尚駿
(57)【要約】
【課題】マルチビット演算装置及びその方法を提供する。
【解決手段】マルチビットウェートに対応するウェート抵抗を保存するメモリ、ウェート抵抗からウェート電圧が生成されるように、メモリに電流を印加する電流源、互いに並列に連結され、メモリと直列に連結され、マルチビット入力に基づき、それぞれがウェート電圧及び第１固定電圧のうち１つの信号を出力する複数のマルチプレクサ、及び複数のマルチプレクサとそれぞれ連結され、それぞれが別個のウェートキャパシタンスを保存し、出力された信号とウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成する複数のキャパシタを含むマルチビットセルである。
【選択図】図４
【解決手段】マルチビットウェートに対応するウェート抵抗を保存するメモリ、ウェート抵抗からウェート電圧が生成されるように、メモリに電流を印加する電流源、互いに並列に連結され、メモリと直列に連結され、マルチビット入力に基づき、それぞれがウェート電圧及び第１固定電圧のうち１つの信号を出力する複数のマルチプレクサ、及び複数のマルチプレクサとそれぞれ連結され、それぞれが別個のウェートキャパシタンスを保存し、出力された信号とウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成する複数のキャパシタを含むマルチビットセルである。
【選択図】図４
【特許請求の範囲】
【請求項1】
マルチビットセルにおいて、
マルチビットウェートに対応するウェート抵抗を保存するメモリと、
前記ウェート抵抗からウェート電圧が生成されるように、前記メモリに電流を印加する電流源と、
互いに並列に連結され、前記メモリと直列に連結され、マルチビット入力に基づき、それぞれが前記ウェート電圧及び第１固定電圧のうち１つの信号を出力する複数のマルチプレクサと、
前記複数のマルチプレクサとそれぞれ連結され、それぞれが別個のウェートキャパシタンスを保存し、前記出力された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成する複数のキャパシタと、を含む、マルチビットセル。
マルチビットウェートに対応するウェート抵抗を保存するメモリと、
前記ウェート抵抗からウェート電圧が生成されるように、前記メモリに電流を印加する電流源と、
互いに並列に連結され、前記メモリと直列に連結され、マルチビット入力に基づき、それぞれが前記ウェート電圧及び第１固定電圧のうち１つの信号を出力する複数のマルチプレクサと、
前記複数のマルチプレクサとそれぞれ連結され、それぞれが別個のウェートキャパシタンスを保存し、前記出力された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成する複数のキャパシタと、を含む、マルチビットセル。
【請求項2】
前記メモリは、
前記マルチビットウェートのビット数に対応する個数の互いに直列に連結された複数の抵抗素子を含み、
前記マルチビットセルは、
前記抵抗素子それぞれをオン／オフ制御することにより、前記ウェート抵抗を調節する、請求項１に記載のマルチビットセル。
前記マルチビットウェートのビット数に対応する個数の互いに直列に連結された複数の抵抗素子を含み、
前記マルチビットセルは、
前記抵抗素子それぞれをオン／オフ制御することにより、前記ウェート抵抗を調節する、請求項１に記載のマルチビットセル。
【請求項3】
前記複数のマルチプレクサは、それぞれ、
１の入力または０の入力を受信し、
１の入力を受信することにより、前記ウェート電圧を出力し、
０の入力を受信することにより、前記第１固定電圧を出力する、請求項１に記載のマルチビットセル。
１の入力または０の入力を受信し、
１の入力を受信することにより、前記ウェート電圧を出力し、
０の入力を受信することにより、前記第１固定電圧を出力する、請求項１に記載のマルチビットセル。
【請求項4】
前記複数のマルチプレクサのいずれからも、前記第１固定電圧が出力される場合、前記マルチビットセルは、前記電流源をオフ制御することによって電力消耗を低減させる、請求項１に記載のマルチビットセル。
【請求項5】
前記出力された信号が伝達されるキャパシタの一端の反対端に伝達される第２固定電圧の大きさは、前記第１固定電圧の大きさと同一であり、
前記複数のキャパシタうち、前記第１固定電圧を伝達されるキャパシタは、両端の電位が同一であるので、０Ｖの電圧を印加され、０Ｃの電荷データを生成する、請求項１に記載のマルチビットセル。
前記複数のキャパシタうち、前記第１固定電圧を伝達されるキャパシタは、両端の電位が同一であるので、０Ｖの電圧を印加され、０Ｃの電荷データを生成する、請求項１に記載のマルチビットセル。
【請求項6】
前記ウェート抵抗は、前記マルチビットウェートが増大するほど線形的に増大するように設定され、前記第２固定電圧の大きさは、前記ウェート電圧との差等値が前記マルチビットウェートに比例するように設定される、請求項５に記載のマルチビットセル。
【請求項7】
前記マルチビットセルは、前記マルチビット入力のビット数に対応する個数の前記キャパシタを含み、
前記キャパシタは、それぞれ前記マルチビット入力の各桁数に対応する値のウェートキャパシタンスを保存する、請求項１に記載のマルチビットセル。
前記キャパシタは、それぞれ前記マルチビット入力の各桁数に対応する値のウェートキャパシタンスを保存する、請求項１に記載のマルチビットセル。
【請求項8】
前記マルチビット入力を構成する各桁の値が前記桁に対応する前記キャパシタのキャパシタと連結された前記マルチプレクサのマルチプレクサに入力される、請求項７に記載のマルチビットセル。
【請求項9】
前記複数のキャパシタは、
一端で前記出力された信号を伝達され、前記一端の反対端で第２固定電圧を伝達され、前記出力された信号につき、前記第２固定電圧を差等演算し、前記差等演算した値と前記ウェートキャパシタンスとを乗算演算することにより、前記電荷データを生成する、請求項１に記載のマルチビットセル。
一端で前記出力された信号を伝達され、前記一端の反対端で第２固定電圧を伝達され、前記出力された信号につき、前記第２固定電圧を差等演算し、前記差等演算した値と前記ウェートキャパシタンスとを乗算演算することにより、前記電荷データを生成する、請求項１に記載のマルチビットセル。
【請求項10】
前記複数のキャパシタそれぞれによって生成された電荷データを合算することによって生成される第１合算データを出力する、請求項１に記載のマルチビットセル。
【請求項11】
前記メモリは、異なるウェート抵抗を保存する第１メモリ及び第２メモリを含み、
前記マルチビットセルは、符号入力に基づき、前記第１メモリ及び前記第２メモリのうち、前記電流が印加される１つのメモリを決定する符号マルチプレクサをさらに含み、
前記決定されたメモリに保存されたウェート抵抗からウェート電圧を生成する、請求項１ないし１０のうちの何れか１項に記載のマルチビットセル。
前記マルチビットセルは、符号入力に基づき、前記第１メモリ及び前記第２メモリのうち、前記電流が印加される１つのメモリを決定する符号マルチプレクサをさらに含み、
前記決定されたメモリに保存されたウェート抵抗からウェート電圧を生成する、請求項１ないし１０のうちの何れか１項に記載のマルチビットセル。
【請求項12】
前記メモリは、第１ウェート抵抗を保存する第１メモリ、及び第２ウェート抵抗を保存する及び第２メモリを含み、
前記電流源は、第１ウェート電圧が生成されるように、前記第１メモリに電流を印加する第１電流源、及び第２ウェート電圧が生成されるように、前記第２メモリに電流を印加する第２電流源を含み、
前記複数のマルチプレクサは、符号入力が含まれた前記マルチビット入力に基づき、それぞれが前記第１ウェート電圧、前記第２ウェート電圧及び前記第１固定電圧のうちいずれか１つの信号を出力する、請求項１ないし１０のうちの何れか１項に記載のマルチビットセル。
前記電流源は、第１ウェート電圧が生成されるように、前記第１メモリに電流を印加する第１電流源、及び第２ウェート電圧が生成されるように、前記第２メモリに電流を印加する第２電流源を含み、
前記複数のマルチプレクサは、符号入力が含まれた前記マルチビット入力に基づき、それぞれが前記第１ウェート電圧、前記第２ウェート電圧及び前記第１固定電圧のうちいずれか１つの信号を出力する、請求項１ないし１０のうちの何れか１項に記載のマルチビットセル。
【請求項13】
マルチビット演算装置において、
請求項１０に記載のマルチビットセルを複数個含み、
前記マルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力する、マルチビット演算装置。
請求項１０に記載のマルチビットセルを複数個含み、
前記マルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力する、マルチビット演算装置。
【請求項14】
前記マルチビット演算装置は、
アナログデータである前記第２合算データをデジタルデータに変換するコンバータをさらに含み、
前記コンバータは、
比較器、複数の基準電圧セル及びＳＡＲ（successive approximation register）ロジックを含む、請求項１３に記載のマルチビット演算装置。
アナログデータである前記第２合算データをデジタルデータに変換するコンバータをさらに含み、
前記コンバータは、
比較器、複数の基準電圧セル及びＳＡＲ（successive approximation register）ロジックを含む、請求項１３に記載のマルチビット演算装置。
【請求項15】
マルチビット演算方法において、
マルチビットウェートに対応するウェート抵抗を保存するメモリに電流を印加することにより、前記ウェート抵抗からウェート電圧を生成する段階と、
それぞれが別個のウェートキャパシタンスを保存する複数のキャパシタに係わるマルチビット入力を受信する段階と、
前記マルチビット入力に基づき、前記複数のキャパシタそれぞれに、前記ウェート電圧及び第１固定電圧のうち１つの信号を出力する段階と、
前記出力された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、前記複数のキャパシタそれぞれに保存される電荷データを生成する段階と、を含む、マルチビット演算方法。
マルチビットウェートに対応するウェート抵抗を保存するメモリに電流を印加することにより、前記ウェート抵抗からウェート電圧を生成する段階と、
それぞれが別個のウェートキャパシタンスを保存する複数のキャパシタに係わるマルチビット入力を受信する段階と、
前記マルチビット入力に基づき、前記複数のキャパシタそれぞれに、前記ウェート電圧及び第１固定電圧のうち１つの信号を出力する段階と、
前記出力された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、前記複数のキャパシタそれぞれに保存される電荷データを生成する段階と、を含む、マルチビット演算方法。
【請求項16】
前記マルチビット演算方法は、
前記複数のキャパシタそれぞれに保存された電荷データを合算することによって生成される第１合算データを出力する段階をさらに含む、請求項１５に記載のマルチビット演算方法。
前記複数のキャパシタそれぞれに保存された電荷データを合算することによって生成される第１合算データを出力する段階をさらに含む、請求項１５に記載のマルチビット演算方法。
【請求項17】
前記マルチビット演算方法は、
前記第１合算データを出力する段階を複数のマルチビットセルそれぞれで遂行する段階と、
前記複数のマルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力する段階と、をさらに含む、請求項１６に記載のマルチビット演算方法。
前記第１合算データを出力する段階を複数のマルチビットセルそれぞれで遂行する段階と、
前記複数のマルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力する段階と、をさらに含む、請求項１６に記載のマルチビット演算方法。
【請求項18】
前記マルチビット演算方法は、
アナログデータである前記第２合算データをデジタルデータに変換する段階をさらに含む、請求項１７に記載のマルチビット演算方法。
アナログデータである前記第２合算データをデジタルデータに変換する段階をさらに含む、請求項１７に記載のマルチビット演算方法。
【請求項19】
プロセッサに請求項１５ないし１８のうちの何れか１項に記載の方法を実行させるコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マルチビットセル、マルチビット演算装置及びその方法に関する。
【背景技術】
【0002】
ニューラルネットワークの演算は、積算と加算とを反復するＭＡＣ（multiply-accumulate）演算（又は積和演算）を含むものでもある。該ニューラルネットワークの特定ノードにおいては、以前レイヤのノード値と、そこにマッピングされたウェートとが乗じられて合わせられた後、適切な活性関数の適用される演算が行われうる。そのような演算を行うために、所望の時点において、適切な入力とウェートとがローディングされるメモリアクセス動作（memory access operation）と、ロィングされた入力とウェートとを乗じて加えるＭＡＣ演算とが反復されうる。また、該ニューラルネットワーク以外の分野において、入力とウェートとに係わる演算が要求されうる。一般的に知られたデジタルコンピュータを利用し、入力及びウェートに係わる演算を処理する代わりに、他のハードウェアアーキテクチャを利用し、入力及びウェートに係わる演算の処理をさらに効率的に行うための方案が試みられている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第2020/0202204号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、マルチビットセル、マルチビット演算装置及びその方法を提供するところにある。また、前記方法をコンピュータで実行させるためのプログラムを記録したコンピュータで読み取り可能な記録媒体を提供するところにある。本実施形態がなすべき技術的課題は、前述のような技術的課題に限定されるものではなく、以下の実施形態から他の技術的課題が類推されうる。
【課題を解決するための手段】
【0005】
前述の技術的課題を解決するための手段として、一態様によるマルチビットセルは、マルチビットウェートに対応するウェート抵抗を保存するメモリと、前記ウェート抵抗からウェート電圧が生成されるように、前記メモリに電流を印加する電流源と、互いに並列に連結され、前記メモリと直列に連結され、マルチビット入力に基づき、それぞれが前記ウェート電圧及び第１固定電圧のうち一つの信号を出力する複数のマルチプレクサと、前記複数のマルチプレクサとそれぞれ連結され、それぞれが別個のウェートキャパシタンスを保存し、前記出力された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成する複数のキャパシタと、を含むものでもある。
【0006】
他の態様によるマルチビット演算装置は、前述のマルチビットセルを複数個含み、前記マルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力することができる。
【0007】
さらに他の態様によるマルチビット演算方法は、マルチビットウェートに対応するウェート抵抗を保存するメモリに電流を印加することにより、前記ウェート抵抗からウェート電圧を生成する段階と、それぞれが別個のウェートキャパシタンスを保存する複数のキャパシタに係わるマルチビット入力を受信する段階と、前記マルチビット入力に基づき、前記複数のキャパシタそれぞれに、前記ウェート電圧及び第１固定電圧のうち一つの信号を伝達する段階と、前記伝達された信号と前記ウェートキャパシタンスとに係わる演算を行うことにより、前記複数のキャパシタそれぞれに保存される電荷データを生成する段階と、を含むものでもある。
【0008】
さらに他の態様によるコンピュータで読み取り可能な記録媒体は、前述の方法をコンピュータで実行するためのプログラムを記録した記録媒体を含むものでもある。
【図面の簡単な説明】
【0009】
【図1】少なくとも一実施形態によるニューラルネットワークノードモデルを示す図である。
【図2】少なくとも一実施形態によるニューラルネットワークを示す図である。
【図3A】少なくとも一実施形態によるマルチビット演算装置について説明するための図面である。
【図3B】少なくとも一実施形態によるマルチビット演算装置について説明するための図面である。
【図4】少なくとも一実施形態によるマルチビットセルの構成を図示したブロック図である。
【図5】少なくとも一実施形態によるマルチビットセルの回路図である。
【図6】少なくとも一実施形態によるメモリの回路図である。
【図7】マルチプレクサのいずれもから第１固定電圧が出力される少なくとも一実施形態によるマルチビットセルの回路図である。
【図8】キャパシタがいずれも同一ウェートキャパシタンスを保存する少なくとも一実施形態によるマルチビットセルの回路図である。
【図9】マルチビットセルに複数のメモリが含まれる少なくとも一実施形態によるマルチビットセルの回路図である。
【図10】マルチビットセルに複数のメモリが含まれる少なくとも一実施形態によるマルチビットセルの回路図である。
【図11】少なくとも一実施形態によるマルチビットセルの動作方法を示すフローチャートである。
【図12】少なくとも一実施形態によるマルチビット演算装置の構成を示すブロック図である。
【図13】少なくとも一実施形態によるマルチビット演算装置の回路図である。
【図14】少なくとも一実施形態によるマルチビット演算時間とデジタル変換時間との関係を示したグラフである。
【図15】少なくとも一実施形態によるマルチビット演算装置の動作方法を示すフローチャートである。
【図16】少なくとも一実施形態によるマルチビット演算装置アレイの構成を示すブロック図である。
【図17】少なくとも一実施形態による電子システムを示すブロック図である。
【発明を実施するための形態】
【0010】
図面及び詳細な説明全体にわたり、特別な説明がない限り、同一であるか、あるいは類似した構成要素については、同一参照符号を使用する。図面は、縮尺が合っていない場合があり、図面の相対的な大きさ、比率及び構成要素の説明は、明確性、例示及び便宜さのために誇張されてもいる。
【0011】
以下の詳細な説明は、開示される方法、装置及び／またはシステムの包括的な理解を得るのに一助となるために提供される。ただし、開示される方法、装置及び／またはシステムの多様な変更、修正及び均等物は、本出願の開示内容を理解した後に明白になるであろう。例えば、本明細書で開示される動作の順序は、ただ例示であるのみ、本明細書に開示される動作に限定されるものではないが、特定順序によって必ず生じる動作を除いては、本出願の開示内容を理解した後で明確に知ることができる通りにも変更される。また、本出願の開示内容を理解した後、明瞭さ及び簡潔さを向上させるために、当業界に公知された特徴に係わる説明は、省略されうる。
【0012】
本実施形態で使用される用語は、本実施形態における機能を考慮しながら、可能な限り、現在汎用される一般的な用語を選択したが、それは、当技術分野の当業者の意図、判例、または新たな技術の出現などによっても異なる。また、特定の場合は、任意に選定された用語もあり、その場合、当該実施形態の説明部分において、詳細にその意味を記載するであろう。従って、本実施形態で使用される用語は、単純な用語の名称ではなく、その用語が有する意味と、本実施形態の全般にわたる内容とを基に定義されなければならない。
【0013】
本実施形態に係わる説明において、ある部分が、他の部分と連結されているとするとき、それは、直接連結されている場合だけではなく、その中間に、他の構成要素を挟んで電気的に連結されている場合も含む。また、ある部分がある構成要素を含むとするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
【0014】
本実施形態で使用される「構成される」または「含む」というような用語は、明細書上に記載されたさまざまな構成要素、またはさまざまな段階を必ずしもいずれも含むと解釈されるものではなく、そのうち一部構成要素または一部段階は、含まれず、または、さらなる構成要素または段階をさらに含んでもよいと解釈されなければならない。
【0015】
また、本明細書で使用される「第１」または「第２」というように、序数を含む用語は、多様な構成要素についての説明に使用することができるが、前記構成要素は、前記用語によって限定されるものではない。前記用語は、１つの構成要素を他の構成要素から区別する目的のみに使用される。
【0016】
以下の実施形態に係わる説明は、権利範囲を制限すると解釈されるものではなく、当該技術分野の当業者が容易に類推することができるものであるならば、本実施形態の権利範囲に属すると解釈されなければならないであろう。以下、添付された図面を参照しながら、ただ例示のための実施形態について詳細に説明する。
【0017】
図１は、少なくとも一実施形態によるニューラルネットワークノードモデルを図示する。
【0018】
生物学的ニューロン、または該生物学的ニューロンが互いに連結されて形成する生物学的神経網を模写し、膨大な量の情報を効率的に処理するためのコンピュータ装置を開発するための多様な試みが持続されている。ニューラルネットワークノードモデル１１は、ハードウェア演算装置またはハードウェア演算プロセッサによって実行されるニューロモーフィック演算の一例でもある。ニューラルネットワークノードモデル１１は、多数のニューロンからの情報につき、シナプティックウェートを乗じる乗算演算、シナプティックウェートが乗じられた値（ｗ０ｘ０、ｗ１ｘ１、ｗ２ｘ２）に係わる加算演算（Σ）、及び加算演算結果につき、特性関数（ｂ）及び活性関数（ｆ）を適用する演算を含むものでもある。ニューロモーフィック演算が実行されることにより、ニューロモーフィック演算結果が提供されうる。ここで、ｘ０、ｘ１、ｘ２、…のような値は、アクソン値（軸索値）に該当し、ｗ０、ｗ１、ｗ２、…のような値は、シナプティックウェートに対応しうる。ニューラルネットワークノードモデル１１のノード、値及び加重値は、それぞれ「ニューロン」、「アクソン値」及び「シナプス加重値」とも称されうるが、そのような参照は、ニューラルネットワークアキテクチャが計算的にマッピングされる方式または情報を直観的に認識する方式、及びヒトニューロンが作動する方式と係わって関連性を付与するためではない。すなわち、前記用語は、ニューラルネットワークノードモデル１１のハードウェア具現のノード、値及び加重値を称する技術用語であるのみである。
【0019】
図２は、少なくとも一実施形態によるニューラルネットワーク（例：ニューラルネットワーク２０）を図示する。
【0020】
図２を参照すれば、ノードが互いに連結されて形成する神経網を含んだニューラルネットワーク（neural network）、すなわち、ニューラルネットワーク２０の一例を図示する。ニューラルネットワーク２０は、ディープニューラルネットワーク（ＤＮＮ：deep neural network）の例示に該当しうる。説明の便宜のために、ニューラルネットワーク２０が２層の隠れ層（hidden layer）を含むように図示されているが、多様な層の隠れ層を含んでもよい。また、図２において、ニューラルネットワーク２０は、入力データを受信するための別途の入力レイヤ（input layer）２１を含むように図示されているが、入力データが隠れ層に直接入力されうる。
【0021】
ニューラルネットワーク２０において、出力レイヤ（output layer）を除いたレイヤのノードは、出力信号を伝送するためのリンクを介し、次のレイヤのノードとも連結される。それらリンクを介してノードには、以前レイヤに含まれたノードの加重された入力（weighted input）に係わる活性関数（activation function）の出力が入力されうる。加重された入力は、ノードの入力（ノード値）にウェートが乗じられたものであり、該入力は、アクソン値に該当し、該ウェートは、シナプティックウェートに該当する。該ウェートは、ニューラルネットワーク２０のパラメータとも称される。該活性関数は、シグモイド（sigmoid）、ハイパーボリックタンジェント（ｔａｎｈ: hyperbolic tangent）及びＲｅＬＵ（rectified linear unit）を含み、該活性関数により、ニューラルネットワーク２０に非線形性が形成されうる。
【0022】
そのようなニューラルネットワーク２０に含まれた任意の１ノード２２の出力は、下記数式１のように示すことができる。
【0023】
【数1】
【0024】
【0025】
ここで、図３Ａは、一実施形態によるマルチビット演算装置のアキテクチャについて説明するための図面であり、図３Ｂは、図３Ａのマルチビット演算装置によって遂行される演算を含むニューラルネットワークを例示的に図示する図面である。
【0026】
図３Ａを参照すれば、マルチビット演算装置３０は、並列に連結された複数のマルチビットセル、及びマルチビットセルに電圧または電流を印加する電源（electric power source）（例：電圧源または電流源）を含むものでもある。図３Ａには、図３Ｂのニューラルネットワークについて説明するための最小限の構成だけ表示され、マルチビット演算装置３０に含まれうる他の構成については、図１２を参照して後述する。
【0027】
マルチビットセルは、マルチビット演算装置３０に含まれ、マルチビット入力を受信する単位回路である。並列に連結されるマルチビットセルの数は、特別に制限されるものではないが、例えば、２の累乗個であってもよく、ここでは、説明の便宜のために、３個のマルチビットセルが並列に連結された構造について例示的に説明する。
【0028】
図３Ｂを参照すれば、第１レイヤに、３個ノード、第２レイヤに、２個ノードを有するニューラルネットワークを例示的に図示している。第１レイヤは、図２の入力レイヤ及び隠れ層のうち一つにもなる。第２レイヤは、第１レイヤの出力値とウェートとを乗じた値を伝達され、それを活性関数に入力した結果値をノード値として有し、そのノード値が、次のレイヤに入力としても提供される。具体的には、第２レイヤの第１ノードａ１においては、例えば、下記数式２のように、第１レイヤの出力値と、それぞれのリンクに該当するウェートとを乗じる３回の乗算演算、及びそれら結果値を合算する加算演算が行われる。ここでは、説明の便宜のために、活性関数に係わる内容は、省略する。
【0029】
【数2】
図３Ａに図示されたマルチビット演算装置３０は、数式２の演算に利用されうる装置である。図３Ａを参照すれば、それぞれの第１マルチビットセルないし第３マルチビットセルは、電源に対して異なる抵抗値を有することができる。第１マルチビットセルは、第１レイヤにおける第１ノードに対応し、類似して、第２マルチビットセル及び第３マルチビットセルは、第１レイヤにおける第２ノード及び第３ノードに対応しうる。
【0030】
電源に係わるマルチビットセルの抵抗値は、それぞれのマルチビットセルに印加される入力Ｘ１，Ｘ２，Ｘ３とウェートＷ１１，Ｗ２１，Ｗ３１とによっても決定される。入力及びウェートは、マルチビットでもある。ここで、入力「Ｘ１」は、第１ノード（第１レイヤ）の出力値またはノード値を称し、第１マルチビットセルに印加される入力を意味する。類似して、入力「Ｘ２」及び入力「Ｘ３」は、第２ノード及び第３ノードの入力またはノード値をそれぞれ称し、それぞれ第２マルチビットセル及び第３マルチビットセルに印加される入力を意味する。ウェート「Ｗ１１」において、左側「１」は、第１レイヤの第１ノードを称し、右側「１」は、第２レイヤの第１ノードを称する。ウェート「Ｗ１１」は、第１レイヤの第１ノードと、第２レイヤの第１ノードとのリンクに係わるウェートであり、第１マルチビットセルに印加されるウェートを意味する。類似して、ウェートＷ２１及びウェートＷ３１は、それぞれ第２マルチビットセル及び第３マルチビットセルに印加されるウェートを意味する。
【0031】
図４は、少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の構成を図示したブロック図である。
【0032】
図４を参照すれば、マルチビットセル１００は、メモリ１１０、電流源１２０、複数のマルチプレクサ１３０、及び複数のキャパシタ１３０を含んでもよい。図４に図示されたマルチビットセル１００には、本実施形態と係わる構成要素が図示されている。従って、本発明が属する技術分野において当業者であるならば、本開示内容を理解した後、非制限的な実施形態において、マルチビットセル１００には、図４に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということを理解することができるであろう。
【0033】
メモリ１１０は、マルチビットウェートを抵抗の形態で保存することができる。抵抗の形態でメモリ１１０に保存されたマルチビットウェートを、ウェート抵抗と言う。マルチビットウェートが３であり、それに対応する抵抗が１２ｋΩである場合、メモリ１１０は、１２ｋΩであるウェート抵抗の形態で、３であるマルチビットウェートを保存することができる。例えば、メモリ１１０は、不揮発性メモリでもあり、ＲｅＲＡＭ（resistive random access memory）、ＰＣＭ（phase change memory）及びＭＲＡＭ（magnetic random access memory）などに該当しうる。ただし、前述のメモリ１１０の種類は、例示に過ぎず、抵抗情報を保存することができる形態であるならば、制限なしに該当しうる。
【0034】
電流源１２０は、メモリ１１０に電流を印加することができる。電流源１２０は、抵抗または電圧の大きさに係わりなく、メモリ１１０に一定サイズの電流を印加することができる。例えば、電流源１２０は、マルチビットセル１００の動作点を設定する直流のバイアス電流を印加することができる。電流源１２０がメモリ１１０に印加する電流の大きさが同一であるとしても、メモリ１１０の抵抗の大きさにより、メモリ１１０の電圧は、異なりうる。電流源１２０がメモリ１１０に電流を印加することにより、メモリ１１０に保存されたウェート抵抗から、ウェート電圧が生成されうる。オームの法則により、ウェート抵抗に電流が乗じられることにより、ウェート電圧が生成されうる。ウェート電圧の非制限的な実施形態は、図５を参照し、以下においてさらに具体的に後述する。
【0035】
マルチビットセル１００は、マルチビット入力を受信することができる。マルチビット入力は、１または０だけで表現される１ビット入力とは異なり、複数個の入力を含むものでもある。例えば、該マルチビット入力は、マルチビット入力を表現する各桁の値によっても構成される。該マルチビット入力が３ビット入力である場合、マルチビット入力は、３’ｂ１０１のようにも表現され、２２桁の「１」、２１桁の「０」、及び２０桁の「１」によっても構成されるその場合、「１」、「０」及び「１」がマルチビット入力に含まれるそれぞれの入力値に該当しうる。マルチビットウェート、及びマルチビット入力のビット数は、同一でもある。
【0036】
マルチプレクサ１３１は、メモリ１１０と直列に連結され、ウェート電圧を入力され、他のラインを介し、固定電圧を入力されうる。該固定電圧は、マルチプレクサ１３１に固定して印加される一定サイズの電圧である。また、マルチプレクサ１３１は、マルチビット入力を構成する複数個の入力のうち一つを受信することができる。マルチプレクサ１３１は、受信した入力に基づき、ウェート電圧及び固定電圧のうち１つの信号を出力することができる。例えば、マルチプレクサ１３１は、１を受信する場合、ウェート電圧を出力し、０を受信する場合、固定電圧を出力することができる。その非制限的な実施形態については、図５を参照し、以下でさらに具体的に後述する。または、マルチプレクサ１３１は、多数の固定電圧を入力され、多数の入力に基づき、ウェート電圧、及び多数の固定電圧のうち１つの信号を出力することもできる。マルチプレクサ１３１は、１つの信号を出力し、キャパシタ１４１に伝達することができる。
【0037】
マルチプレクサ１３１は、複数個が互いに並列に連結されうる。複数のマルチプレクサ１３０は、メモリ１１０と直列に連結され、いずれも同一信号（ウェート電圧及び固定電圧）を入力されうる。マルチプレクサ１３０は、マルチビット入力を受信し、それに基づき、それぞれウェート電圧及び固定電圧のうち１つの信号を出力することができる。ウェート電圧及び固定電圧のうち、それぞれのマルチプレクサが出力する信号は、受信した入力の値によっても決定される。例えば、マルチビット入力が、３’ｂ１０１である場合、２２桁の「１」を受信したマルチプレクサと、２０桁の「１」を受信したマルチプレクサにおいては、互いに同一信号を出力し、２１桁の「０」を受信したマルチプレクサにおいては、異なる信号を出力することができる。
【0038】
キャパシタ１４１は、マルチプレクサ１３１と連結され、マルチプレクサ１３１から出力された信号を伝達されうる。キャパシタ１４１は、ウェートキャパシタンスを保存することができる。キャパシタ１４１は、伝達された信号とウェートキャパシタンスとに係わる演算を行うことにより、電荷データを生成することができる。キャパシタ１４１における演算については、図５を参照して具体的に後述する。
【0039】
キャパシタ１４１は、複数個が互いに並列に連結されうる。キャパシタ１３０それぞれは、マルチプレクサ１３０それぞれと直列にも連結される。従って、１つのキャパシタ１４１は、１つのマルチプレクサ１３１とも連結される。複数のキャパシタ１３０は、それぞれが別個のウェートキャパシタンスを保存することができる。ウェートキャパシタンスは、キャパシタごとにいずれも異なるか、いずれも同一であるか、あるいは一部だけ異なりうる。
【0040】
図５は、少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の回路図である。
【0041】
図５を参照すれば、マルチビットセル１００は、メモリ１１０、電流源１２０、複数のマルチプレクサ１３０、及び複数のキャパシタ１３０を含むものでもある。マルチビットセル１００は、マルチビット入力１５０を受信し、マルチビット入力１５０に含まれる個々の入力１５１は、各マルチプレクサ１３１にも入力される。
【0042】
図５に図示された回路図には、本実施形態と係わる構成要素だけが図示されている。従って、該回路図には、図５に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、当業者に自明であろう。
【0043】
図５の回路図を参照すれば、ウェート電圧及び第１固定電圧がマルチプレクサ１３１にも入力される。また、マルチビット入力１５０を構成する１つの入力１５１が、マルチプレクサ１３１に受信されうる。マルチプレクサ１３１に受信される１つの入力１５１は、マルチプレクサ１３１に対し、セレクタ（selector）信号（ＳＥＬ）として作用し、ウェート電圧及び第１固定電圧のうち１つの信号を、マルチプレクサ１３１から出力させることができる。
【0044】
マルチプレクサ１３１から出力された１つの信号は、キャパシタ１４１にも伝達される。キャパシタ１４１の左側端には、マルチプレクサ１３１から出力された１つの信号が伝達され、キャパシタ１４１の右側端には、第２固定電圧が伝達されうる。従って、キャパシタ１４１には、マルチプレクサ１３１から出力された１つの信号と、第２固定電圧との電位差を有する電圧が印加されうる。以下において、マルチビット入力１５０及びマルチビットウェートに係わる演算方法について具体的に後述する。
【0045】
メモリ１１０は、マルチビットウェートに対応するウェート抵抗を保存することができる。該マルチビットウェートの値ごとに対応するウェート抵抗の値は、異なりうる。該ウェート抵抗は、マルチビットウェートが増大するほど、線形的に増大するようにも設定される。例えば、該ウェート抵抗は、等差数列のように、マルチビットウェートが一定差で増大することにより、一定差で増大することができる。３ビットウェートに係わるウェート抵抗の一例は、表１のようにも示される。
【0046】
【表1】
マルチビットセル１００は、電流源１２０により、メモリ１１０に電流を印加することにより、ウェート抵抗からウェート電圧を生成することができる。メモリ１１０に保存されたウェート抵抗に電流が印加されれば、オームの法則により、電流とウェート抵抗が乗じられ、その結果として、ウェート電圧が生成されうる。電流源１２０は、一定サイズの電流を出力するので、該ウェート電圧は、ウェート抵抗に比例しうる。３ビットウェートに係わるウェート電圧の一例は、表２のようにも示される。
【0047】
【表2】
マルチビットセル１００は、１ビットの入力１５１を受信するキャパシタ１４１を複数個利用し、マルチビット入力１５０を受信することができる。キャパシタ１３０の個数及びウェートキャパシタンスは、マルチビット入力１５０の受信が可能になるようにも設定される。
【0048】
例えば、マルチビットセル１００は、マルチビット入力１５０のビット数に対応する個数のキャパシタ１３０を含み、キャパシタ１３０は、それぞれマルチビット入力１５０の各桁数に対応する値のウェートキャパシタンスを保存することができる。マルチビット入力１５０が３ビットである場合、マルチビット入力１５０は、３’ｂ０００ないし３’ｂ１１１とも表現される、マルチビット入力１５０の各桁数は、２０、２１及び２２でもある。その場合、マルチビットセル１００は、３個のキャパシタ１３０を含み、キャパシタ１３０は、それぞれ単位キャパシタンスの２０倍、単位キャパシタンスの２１倍、及び単位キャパシタンスの２２倍のウェートキャパシタンスを保存することができる。図５を参照すれば、３ビットのマルチビット入力１５０が印加され、３個のキャパシタ１３０が図示され、各キャパシタは、単位キャパシタンスの１倍、２倍及び４倍のキャパシタンスウェートを保存するところが図示される。
【0049】
キャパシタ１３０は、マルチプレクサ１３０を介し、マルチビット入力１５０を間接的に受信することができる。前述のように、マルチビット入力１５０は、複数の入力を含み、各入力は、対応するキャパシタと連結されたマルチプレクサにも受信される。マルチビット入力１５０を構成する各桁の値と対応するキャパシタと連結されたマルチプレクサに、各桁の値が入力されうる。例えば、マルチビット入力１５０が３ビットである場合、マルチビット入力１５０の２０桁の値は、単位キャパシタンスの１倍のキャパシタンスウェートを保存するキャパシタＣＡＰ０に間接的に入力され、２１桁の値は、単位キャパシタンスの２倍のキャパシタンスウェートを保存するキャパシタＣＡＰ１に間接的に入力され、２２桁の値は、単位キャパシタンスの４倍のキャパシタンスウェートを保存するキャパシタＣＡＰ２に間接的に入力されうる。マルチビット入力１５０の各桁の値は、マルチプレクサに直接入力され、該入力に基づき、マルチプレクサから出力される信号がキャパシタに伝達されるので、各桁の値は、キャパシタに間接的に入力されうる。
【0050】
マルチビット入力１５０が３’ｂ１１０（または、６）である場合、ＣＡＰ２に対応するマルチプレクサに１が入力され、ＣＡＰ１に対応するマルチプレクサに１が入力され、ＣＡＰ０に対応するマルチプレクサに０が入力されうる。３ビットであるマルチビット入力１５０の値により、各マルチプレクサに入力される値の一例は、表３のようにも示される。
【0051】
【表3】
そのようにマルチプレクサ１３０は、それぞれ１または０の入力を受信することができる。マルチプレクサ１３０において、「１」の入力を受信するマルチプレクサにおいては、ウェート電圧を出力し、「０」の入力を受信するマルチプレクサにおいては、第１固定電圧を出力することができる。ただし、それは、例示に過ぎず、マルチプレクサの設定により、０／１の論理を反転させても良いし、該マルチプレクサが他形態の入力を受信するか、あるいは該マルチプレクサが多数の入力に基づき、出力する信号を決定するというように、多様に変形されても実施される。表３の例により、マルチプレクサ１３０から各キャパシタに伝達された信号の一例は、表４のようにも示される。
【0052】
【表4】
キャパシタ１４１は、一端において、マルチプレクサ１３１から出力された信号を伝達され、一端の反対端において、第２固定電圧を伝達されうる。キャパシタ１４１は、マルチプレクサ１３１から出力された信号につき、第２固定電圧を差等演算（減算又は差分演算）することができる。従って、キャパシタ１４１は、ウェート電圧または第１固定電圧につき、第２固定電圧を差等演算することができる。差等値は、キャパシタ１４１両端の電位差であり、キャパシタ１４１に印加される電圧に該当しうる。例えば、該第１固定電圧が該第２固定電圧と同一値を有するように設定された場合、該第１固定電圧に対する第２固定電圧の差等値は、０Ｖに該当しうる。ただし、マルチビットセル１００の構造及び設定により、該第１固定電圧と該第２固定電圧は、異なる値にも設定され、その場合、該差等値は、０Ｖ以外の値に該当しうる。
【0053】
第２固定電圧の大きさは、ウェート電圧との差等値がマルチビットウェートに比例するようにも設定されるこ。表２の例において、該第２固定電圧は、ウェート電圧値の平均値である５２５ｍＶでもある。ウェート電圧、第２固定電圧、及びウェート電圧に対する第２固定電圧の差等値の関係を整理すれば、表５の通りである。
【0054】
【表5】
表５に表示されているように、第２固定電圧の大きさは、差等値とマルチビットウェートとが比例するようにも設定される。表５の例において、第１固定電圧も、第２固定電圧と同一に設定されうる。
【0055】
表６は、表２の例により、複数のマルチビットセル１００それぞれについて設定されたマルチビット入力１５０、マルチビットウェート、マルチビットウェートによるウェート電圧、及びウェート電圧に対する第２固定電圧の差等値を示す。
【0056】
【表6】
表６に表示されたマルチビット入力１５０及びマルチビットウェートの値は、３ビットを基準に任意に設定された値であり、多様にも変形される。表６の「行」は、１つのマルチビットセル１００に対応しうる。従って、表６には、１６個のマルチビットセル１００に係わる結果が表示される。
【0057】
第１固定電圧は、第２固定電圧と同一にも設定されるので、キャパシタ１３０において、第１固定電圧を伝達されるキャパシタは、両端の電位が同一であり、電位差が０Ｖでもある。その場合、該キャパシタは、０Ｖの電圧を印加され、０Ｃの電荷データを生成することができる。
【0058】
表７は、前述の表の例示により、マルチビットセル１００の各キャパシタで演算された差等値、すなわち、各キャパシタの両端の電位差を示す。
【0059】
【表7】
キャパシタ１４１は、差等値とウェートキャパシタンスとを乗算演算することにより、電荷データを生成することができる。すなわち、キャパシタ１４１は、Ｑ＝Ｃ×Ｖ演算により、ウェートキャパシタンスと差等値（電圧）とを乗算演算することにより、電荷データを生成することができる。
【0060】
表８は、表７の例により、各キャパシタで生成される電荷データを示す。
【0061】
【表8】
マルチビットセル１００は、キャパシタ１３０それぞれによって生成された電荷データを合算することによって生成される第１合算データを出力することができる。表８の例において、行１に対応するマルチビットセル１００は、－１００ｍＣの第１合算データを出力し、行４に対応するマルチビットセル１００は、１，２２５ｍＣの第１合算データを出力することができる。各行の第１合算データは、いずれも合算された後、デジタル信号に変換されうる。その非制限的な実施形態については、図１２を参照して以下で後述する。
【0062】
一方、マルチビット入力１５０とマルチビットウェートとの乗算演算結果と、第１合算データとを比較することにより、マルチビットセル１００の演算方法が検証されうる。行１のマルチビット入力１５０とマルチビットウェートとの積は、－４であり、行４のマルチビット入力１５０とマルチビットウェートとの積は、４９である。表５を参照すれば、ウェート電圧に対する第２固定電圧の差等値は、マルチビット入力１５０の２５倍であることを確認することができる。ここで、行１の第１合算データは、－４×２５ｍＣであり、行４の第１合算データは、４９×２５ｍＣであるので、第１合算データは、前述の乗算演算結果に対応するということが確認される。
【0063】
従って、マルチビットセル１００は、マルチビット入力１５０とマルチビットウェートとを直接乗算演算せず、個別的なキャパシタンスウェートを保存する複数のキャパシタ１３０を介し、マルチビット入力１５０を受信し、マルチビットウェートを電圧ウェートに変換することにより、マルチビット演算を行うことができる。
【0064】
【0065】
図６を参照すれば、メモリ１１０は、複数の抵抗素子１１１を含むものでもある。
【0066】
メモリ１１０は、マルチビットウェートのビット数に対応する個数の抵抗素子１１１を含むものでもある。例えば、マルチビットウェートがＮビットである場合、メモリ１１０は、２Ｎ－１個の抵抗素子１１１を含むものでもある。図６の実施形態において、マルチビットウェートは、３ビットであり、メモリ１１０は、２３－１である７個の抵抗素子１１１を含むものでもある。
【0067】
抵抗素子１１１は、互いに直列にも連結される。抵抗素子１１１ａは、２個の抵抗値を保存することができるので、メモリ１１０は、直列に連結された２Ｎ－１個の抵抗素子１１１を利用し、２Ｎ個の抵抗値を有するようにも構成される。マルチビットセル１００は、抵抗素子１１１それぞれをオン／オフ制御することにより、ウェート抵抗を調節することができる。マルチビットセル１００は、ＷＲ＿ＳＥＬ信号を介し、各抵抗素子のオン／オフを決定し、Sub Bit-line［７：０］信号ラインを介し、各抵抗素子に、電流または電圧を印加することができる。
【0068】
例えば、マルチビットウェートとウェート抵抗との対応が、表１の例示であるような場合、１つの抵抗素子が７ｋΩを保存し、残り抵抗素子が１ｋΩを保存するか、あるいはそれぞれの抵抗素子が１ｋΩまたは２ｋΩを保存することができる。マルチビットセル１００は、直列に連結された抵抗素子１１１をオン／オフ制御することにより、メモリ１１０に、７ｋΩ、８ｋΩ、…、１３ｋΩ、１４ｋΩのうち１つのウェート抵抗を保存させることができる。従って、メモリ１１０から、１ｋΩ単位で、７ｋΩから１４ｋΩまでのウェート抵抗が表現されうる。
【0069】
抵抗素子１１１ａは、ＭＴＪ（magnetic tunnel junction）またはＭＲＡＭに該当しうる。ただし、それは、例示に過ぎず、抵抗を保存し、トランジスタによる制御を受ける素子であるならば、制限なしに抵抗素子に該当しうる。
【0070】
図７は、マルチプレクサ（例：マルチプレクサ１３０）のいずれからも、第１固定電圧が出力される少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の回路図である。
【0071】
図７を参照すれば、マルチビットセル１００において、ウェート電圧が使用されない場合、電流源１２０が非活性化され（disabled）、第１固定電圧だけがマルチプレクサ１３０に印加されうる。
【0072】
例えば、マルチビット入力１５０が０である場合、マルチビットセル１００において、ウェート電圧が使用されず、第１固定電圧だけがマルチプレクサ１３０に印加されうる。マルチビット入力１５０が０である場合は、マルチビット入力１５０を構成する個々の入力１５１がいずれも０である場合を意味する。マルチビット入力１５０が３ビットである場合、０であるマルチビット入力１５０は、３’ｂ０００のようにも表現される。マルチプレクサ１３０には、いずれも０の入力が受信されうる。マルチプレクサ１３０は、０の入力に応答し、第１固定電圧を出力することができる。ウェート電圧がキャパシタ１３０に伝達されないので、ウェート電圧を生成するための電流源１２０が動作する必要がない。従って、マルチビットセル１００は、電流源１２０をオフ制御することにより、マルチビットセル１００の電力消耗を低減させることができる。例えば、マルチビットセル１００は、電流源１２０を制御するイネーブル（enable）信号であるＩ＿ＥＮ信号を利用し、電流源１２０から印加される電流を０μＡに制御することができる。
【0073】
ただし、マルチビットセル１００の構造及び設定により、マルチビット入力１５０が０である場合以外にも、多様な場合、マルチプレクサ１３０のいずれも第１固定電圧を出力することができる。マルチプレクサ１３０のいずれからも第１固定電圧が出力される場合、マルチビットセル１００において、ウェート電圧が使用されないので、電流源１２０がオフ制御され、マルチビットセル１００の電力消耗が低減されうる。
【0074】
図８は、キャパシタ（例：キャパシタ１３０）が、いずれも同一ウェートキャパシタンスを保存する少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の回路図である。
【0075】
図８を参照すれば、キャパシタ１３０は、いずれも単位キャパシタンスのウェートキャパシタンスを保存することができる。
【0076】
マルチビットセル１００は、マルチビット入力１５０のビット数に対応する個数のキャパシタ１３０を含むものでもある。例えば、マルチビットセル１００は、Ｎビットのマルチビット入力１５０につき、２Ｎ－１個のキャパシタ１３０を含むものでもある。ここで、キャパシタ１３０に保存されるウェートキャパシタンスは、いずれも単位キャパシタンスでもある。２Ｎ－１個のキャパシタ１３０には、０ないし２Ｎ－１の値を有するマルチビット入力１５０が受信されうる。
【0077】
図８の実施形態のような構造において、マルチビットセル１００は、多様なフォーマットの入力を受信することができる。例えば、マルチビットセル１００は、温度計コード（thermometer code）入力、２進数入力及び３進数入力のような多様なフォーマットの入力を受信することができる。
【0078】
図９は、マルチビットセルに複数のメモリが含まれる少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の回路図である。
【0079】
図９を参照すれば、メモリ１１０は、異なるウェート抵抗を保存する第１メモリ１１０ａ及び第２メモリ１１０ｂを含み、マルチビットセル１００は、符号（sign）入力１５２を受信する符号マルチプレクサ１３２をさらに含むことにもなる。
【0080】
第１メモリ１１０ａ及び第２メモリ１１０ｂのウェート抵抗は、同一絶対値の異なる符号を有するか、あるいは同一符号の異なる値を有するというように、多様にも設定される。符号マルチプレクサ１３２は、第１メモリ１１０ａ及び第２メモリ１１０ｂとも連結される。マルチビットセル１００は、符号マルチプレクサ１３２を介し、マルチビット入力１５０以外に、符号入力１５２も受信することができる。符号マルチプレクサ１３２は、符号入力１５２に基づき、第１メモリ１１０ａ及び第２メモリ１１０ｂのうち、電流源１２０からの電流が印加される１つのメモリ１１０を決定することができる。符号マルチプレクサ１３２は、決定されたメモリ１１０に電流が印加されるように、決定されたメモリ１１０及び電流源１２０からのラインを連結することができる。マルチビットセル１００は、符号入力１５２に基づき、決定されたメモリ１１０に保存されたウェート抵抗から、ウェート電圧を生成することができる。
【0081】
マルチビットセル１００は、異なるウェート抵抗を保存する複数のメモリ１１０を含むことにより、さらに多様な入力を受信し、多様なウェートに係わる演算を行うことができる。第１メモリ１１０ａの抵抗ウェートが正数であり、第２メモリ１１０ｂの抵抗ウェートが負数である場合、マルチビットセル１００は、符号付き整数（signed integer）入力を受信し、それに係わる演算を行うことができる。
【0082】
図１０は、マルチビットセルに複数のメモリが含まれる少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の回路図である。
【0083】
図１０を参照すれば、メモリ１１０は、異なるウェート抵抗を保存する第１メモリ１１０ａ及び第２メモリ１１０ｂを含み、電流源１２０は、第１メモリ１１０ａに電流を印加する第１電流源１２０ａ、及び第２メモリ１１０ｂに電流を印加する第２電流源１２０ｂを含むものでもある。マルチビットセル１００は、符号入力を含むマルチビット入力１５０を受信することができる。
【0084】
第１メモリ１１０ａは、第１ウェート抵抗を保存し、第２メモリ１１０ｂは、第２ウェート抵抗を保存することができる。第１ウェート抵抗及び第２ウェート抵抗は、同一絶対値の異なる符号を有するか、あるいは同一符号の異なる値を有するというように、多様にも設定される。
【0085】
第１電流源１２０ａ及び第２電流源１２０ｂは、同一サイズの電流を印加することができる。第１電流源１２０ａは、第１ウェート電圧が生成されるように、第１メモリ１１０ａに電流を印加し、第２電流源１２０ｂは、第２ウェート電圧が生成されるように、第２メモリ１１０ｂに電流を印加することができる。
【0086】
マルチプレクサ１３０は、符号入力が含まれたマルチビット入力１５０に基づき、それぞれが、第１ウェート電圧、第２ウェート電圧及び第１固定電圧のうち１つの信号を出力することができる。例えば、マルチプレクサ１３１は、入力の絶対値が０である場合、第１固定電圧を出力し、１である場合、符号入力に基づき、第１ウェート電圧及び第２ウェート電圧のうち１つの信号を決定することができる。
【0087】
マルチビットセル１００は、異なるウェート抵抗を保存する複数のメモリ１１０を含むことにより、さらに多様な入力を受信し、多様なウェートに係わる演算を行うことができる。第１メモリ１１０ａの抵抗ウェートが正数であり、第２メモリ１１０ｂの抵抗ウェートが負数である場合、マルチビットセル１００は、符号付き整数（signed integer）入力を受信し、それに係わる演算を行うことができる。
【0088】
図１１は、少なくとも一実施形態によるマルチビットセル（例：マルチビットセル１００）の動作方法を示すフローチャートである。
【0089】
図１１を参照すれば、マルチビットセルの動作方法は、図４に図示されたマルチビットセルにおいて、時系列的に処理される段階によって構成される。従って、以下で省略された内容であるとしても、図４ないし図１０を参照し、マルチビットセルについて述べられた内容は、図４の方法にも適用されるということが分かる。
【0090】
段階１１１０において、マルチビットセルは、マルチビットウェートに対応するウェート抵抗を保存するメモリに電流を印加することにより、ウェート抵抗からウェート電圧を生成することができる。
【0091】
メモリは、マルチビットウェートのビット数に対応する個数の互いに直列に連結された抵抗素子を含むものでもある。マルチビットセルは、抵抗素子それぞれをオン／オフ制御することにより、ウェート抵抗を調節することができる。
【0092】
ウェート抵抗は、マルチビットウェートが増大するほど線形的に増大するようにも設定される。
【0093】
段階１１２０において、マルチビットセルは、それぞれが別個のウェートキャパシタンスを保存する複数のキャパシタに係わるマルチビット入力を受信することができる。
【0094】
マルチビット入力を構成する各桁の値が、桁に対応するキャパシタと連結されたマルチプレクサにも入力される。
【0095】
段階１１３０において、マルチビットセルは、マルチビット入力に基づき、複数のキャパシタそれぞれに、ウェート電圧及び基準電圧のうち１つの信号を伝達することができる。
【0096】
複数のマルチプレクサは、それぞれ１または０の入力を受信し、複数のマルチプレクサのうち、１を受信するマルチプレクサにおいては、ウェート電圧を出力し、０を受信するマルチプレクサにおいては、第１固定電圧を出力することができる。
【0097】
マルチビット入力が０である場合、複数のマルチプレクサは、いずれも第１固定電圧を出力し、マルチビットセルは、電流源をオフ制御することにより、電力消耗を低減させることができる。
【0098】
出力された信号が伝達されるキャパシタの一端の反対端に伝達される第２固定電圧の大きさは、第１固定電圧の大きさと同一であり、第２固定電圧の大きさは、ウェート電圧との差等値が、マルチビットウェートに比例するようにも設定される。
【0099】
マルチビットセルは、マルチビット入力のビット数に対応する個数のキャパシタを含み、キャパシタは、それぞれマルチビット入力の各桁数に対応する値のウェートキャパシタンスを保存することができる。
【0100】
段階１１４０において、マルチビットセルは、伝達された信号とウェートキャパシタンスとに係わる演算を行うことにより、複数のキャパシタそれぞれに保存される電荷データを生成することができる。
【0101】
複数のキャパシタのうち、第１固定電圧を伝達されるキャパシタは、両端の電位が同一であるので、０Ｖの電圧を印加され、０Ｃの電荷データを生成することができる。
【0102】
複数のキャパシタは、一端で出力された信号を伝達され、一端の反対端で第２固定電圧を伝達され、出力された信号につき、第２固定電圧を差等演算し、差等値とウェートキャパシタンスとを乗算演算することにより、電荷データを生成することができる。
【0103】
マルチビットセルは、複数のキャパシタそれぞれによって生成された電荷データを合算することによって生成される第１合算データを出力することができる。
【0104】
一実施形態において、メモリは、異なるウェート抵抗を保存する第１メモリ及び第２メモリを含むものでもある。マルチビットセルは、符号入力に基づき、第１メモリ及び第２メモリのうち、電流が印加される１つのメモリを決定する符号マルチプレクサをさらに含むことにもなる。マルチビットセルは、決定されたメモリに保存されたウェート抵抗から、ウェート電圧を生成することができる。
【0105】
他の実施形態において、メモリは、第１ウェート抵抗を保存する第１メモリ、及び第２ウェート抵抗を保存する及び第２メモリを含むものでもある。電流源は、同一サイズの電流を印加する第１電流源及び第２電流源を含むものでもある。該第１電流源は、第１ウェート電圧が生成されるように、第１メモリに電流を印加し、該第２電流源は、第２ウェート電圧が生成されるように、第２メモリに電流を印加することができる。複数のマルチプレクサは、符号入力が含まれたマルチビット入力に基づき、それぞれが第１ウェート電圧、第２ウェート電圧及び第１固定電圧のうち１つの信号を出力することができる。
【0106】
図１２は、少なくとも一実施形態によるマルチビット演算装置（例：マルチビット演算装置１２００）の構成を図示したブロック図である。
【0107】
図１２を参照すれば、マルチビット演算装置１２００は、複数のマルチビットセル２００及びコンバータ３００を含むものでもある。コンバータ３００は、比較器３１０、複数の基準電圧セル３２０、及びＳＡＲ（successive approximation register）ロジック３３０を含むものでもある。図１２に図示されたマルチビット演算装置１２００には、本実施形態と係わる構成要素だけが図示されている。従って、マルチビット演算装置１２００には、図１２に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、当業者に自明である。図１２のマルチビットセル１００は、図４のマルチビットセル１００に対応しうる。
【0108】
マルチビット演算装置１２００は、複数のマルチビットセル２００を含むものでもある。マルチビット演算装置１２００は、マルチビットセル２００それぞれから出力された第１合算データをいずれも合算することにより、第２合算データを生成することができる。マルチビット演算装置１２００は、第２合算データを出力し、コンバータ３００に入力することができる。コンバータ３００は、アナログデータである第２合算データをデジタルデータに変換することができる。
【0109】
図１３は、少なくとも一実施形態によるマルチビット演算装置（例：マルチビット演算装置１２００）の回路図である。
【0110】
図１３を参照すれば、複数のマルチビットセル２００が互いに並列に連結され、マルチビットセル２００の個数に対応する個数の基準電圧セル３２０も、互いに並列にも連結される。
【0111】
マルチビット演算装置１２００は、アナログデータである第２合算データをデジタルデータに変換することができる。マルチビット演算装置１２００は、第２合算データをデジタルデータに変換するために、比較器３１０に入力することができる。比較器３１０は、第２合算データの最小値から最大値までの範囲が、所定個数に分けられたデータを保存し、それに基づき、第２合算データを分類することができる。比較器３１０は、所定の個数に分けられた範囲のうち、第２合算データの値が属する特定範囲を示すデータを出力することができる。
【0112】
ＳＡＲロジック３３０は、基準電圧セル３２０から伝達された基準電圧データに基づき、比較器３１０から伝達されたデータをデジタルデータに変換することができる。ＳＡＲロジック３３０は、比較器３１０から伝達されたデータと、基準電圧データの大きさとを比較することにより、デジタル変換を行うことができる。例えば、ＳＡＲロジック３３０は、比較器３１０から伝達されたデータが基準電圧データより大きければ、ビット値を維持し、小さければ、ビット値を消す方式を反復することにより、デジタル変換を行うことができる。
【0113】
一方、図１３に図示されたマルチビット演算装置の回路図は、例示に過ぎず、複数のマルチビットセル２００と、複数の基準電圧セル３２０は、互いに分離されうる。例えば、複数のマルチビットセル２００と、複数の基準電圧セル３２０は、それぞれ別個の電圧源または電流源から信号を印加されうる。
【0114】
図１４は、少なくとも一実施形態によるマルチビット演算時間とデジタル変換時間との関係を示したグラフである。
【0115】
図１４に図示されているように、マルチビット演算を介し、電荷データ、第１合算データ及び第２合算データが生成されるマルチビット演算時間と第２合算データとをデジタルデータに変換するデジタル変換時間は、分離されうる。該マルチビット演算装置は、マルチビット演算とデジタル変換とを異なる時間において行うことにより、演算効率及び電力効率を上昇させることができる。
【0116】
マルチビット演算時間においては、マルチビットセルにおいて、マルチビット演算が行われるように、マルチビットセルにサンプル電圧が印加され、マルチビット入力が受信されうる。マルチビットセルそれぞれから第１合算データが出力されれば、マルチビット演算装置は、第１合算データを合算することにより、第２合算データを生成することができる。
【0117】
デジタル変換時間においては、マルチビットセルに印加されるサンプル電圧がオフになり、ＳＡＲロジックを含むコンバータが動作しうる。コンバータは、アナログデータである第２合算データをデジタルデータに変換することができる。
【0118】
図１５は、少なくとも一実施形態によるマルチビット演算装置（例：マルチビット演算装置１２００）の動作方法を示すフローチャートである。
【0119】
図１５を参照すれば、マルチビット演算装置の動作方法は、図１２に図示されたマルチビット演算装置において、時系列的に処理される段階によって構成される。従って、以下で省略された内容であるとしても、図１２ないし図１４を参照し、マルチビット演算装置について述べられた内容は、図１５の方法にも適用されるということが分かる。
【0120】
段階１５１０において、複数のマルチビットセルそれぞれは、第１合算データを出力することができる。
【0121】
段階１５２０において、マルチビット演算装置は、複数のマルチビットセルそれぞれから出力された前記第１合算データを合算することによって生成される第２合算データを出力することができる。
【0122】
段階１５３０において、マルチビット演算装置は、アナログデータである前記第２合算データをデジタルデータに変換することができる。
【0123】
マルチビット演算装置は、アナログデータである第２合算データをデジタルデータに変換するコンバータを含むものでもある。該コンバータは、比較器、複数の基準電圧セル及びＳＡＲロジックを含むものでもある。
【0124】
図１６は、少なくとも一実施形態によるマルチビット演算装置アレイ（例：マルチビット演算装置アレイ１６００）の構成を図示したブロック図である。
【0125】
図１６を参照すれば、マルチビット演算装置アレイ１６００は、複数のマルチビット演算装置１１００ａ～１１００ｎを含むものでもある。各マルチビット演算装置１１００ａは、コンバータ３００ａを含み、コンバータ３００ａは、デジタルデータ３０１ａを出力することができる。図１４に図示されたマルチビット演算装置アレイ１６００には、本実施形態と係わる構成要素だけが図示されている。従って、マルチビット演算装置アレイ１６００には、図１６に図示された構成要素以外に、他の汎用的な構成要素がさらに含まれてもよいということは、当業者に自明である。図１６のマルチビット演算装置１１００ａ及びコンバータ３００ａは、図１２のマルチビット演算装置１１００及びコンバータ３００に対応しうる。
【0126】
マルチビット演算装置１１００ａ～１１００ｎそれぞれは、マルチビットセルから出力された第２合算データを変換することにより、デジタルデータを生成して出力することができる。マルチビット演算装置アレイ１６００は、マルチビット演算装置１１００ａ～１１００ｎそれぞれから出力されたデジタルデータ３０１ａ～３０１ｎを結合することにより、マルチビット演算装置アレイ１６００への入力に係わる最終演算結果を出力することができる。マルチビット演算装置アレイ１６００は、例えば、入力レイヤ及び出力レイヤを含む多数のレイヤによって構成される図２のニューラルネットワーク２０に対応しうる。
【0127】
図１７は、少なくとも一実施形態による電子システム（例：電子システム１７００）を示すブロック図である。
【0128】
図１７を参照すれば、電子システム１７００は、マルチビット演算装置１７３０を基に、入力データを分析して有効な情報を抽出し、抽出された情報を基に、状況判断を行うか、あるいは電子システム１７００が搭載される電子デバイスの構成を制御することができる。例えば、電子システム１７００は、ドローン（drone）・先進運転支援システム（ＡＤＡＳ：advanced driver assistance system）のようなロボット装置、スマートＴＶ（television）、スマートフォン、医療デバイス、モバイルデバイス、映像表示デバイス、計測デバイス、ＩｏＴ（internet of things）デバイスなどにも適用され、それ以外にも、多様な種類の電子デバイスに搭載されうる。
【0129】
電子システム１７００は、マルチビット演算装置１７３０に加え、ＣＰＵ（central processing unit）１７１０、ＲＡＭ（random access memory）１７２０、外部メモリ１７４０、センサモジュール１７５０及び通信モジュール（Ｔｘ／Ｒｘ module）１７６０を含むものでもある。さらには、電子システム１７００は、入出力モジュール、保安モジュール、電力制御装置などをさらに含んでもよい。電子システム１７００のハードウェア構成のうち一部は、半導体チップにも搭載される。マルチビット演算装置１７３０は、先に図面で説明されたマルチビット演算装置が、オンチップ（on-chip）タイプに具現されたものであるか、あるいは先に図面で説明されたマルチビット演算装置を一部として含む装置でもある。
【0130】
ＣＰＵ １７１０は、電子システム１７００の全般的な動作を制御する。ＣＰＵ １７１０は、１つのプロセッサコア（single core）を含むか、あるいは複数のプロセッサコア（multi-core）を含むものでもある。ＣＰＵ １７１０は、外部メモリ１７４０に保存されたプログラム及び／またはデータを処理または実行することができる。ＣＰＵ １７１０は、外部メモリ１７４０に保存されたプログラムを実行することにより、マルチビット演算装置１７３０の機能を制御することができる。ＣＰＵ １７１０の機能は、ＧＰＵ（graphics processing unit）、ＡＰ（application processor）などとしても具現される。
【0131】
ＲＡＭ １７２０は、プログラム、データまたは命令（instruction）を一時的に保存することができる。例えば、外部メモリ１７４０に保存されたプログラム及び／またはデータは、ＣＰＵ １７１０の制御コードまたは起動コードにより、ＲＡＭ １７２０に一時的に保存されうる。ＲＡＭ １７２０は、ＤＲＡＭ（dynamic random access memory）またはＳＲＡＭ（static random access memory）のようなメモリデバイスにも具現される。
【0132】
マルチビット演算装置１７３０は、受信される入力データを基に、マルチビット演算を行い、遂行結果を基に、情報信号を生成することができる。マルチビット演算装置１７３０は、ニューロモーフィック装置またはニューラルネットワーク装置で使用されうる。ニューラルネットワークは、ＣＮＮ（convolutional neural network）、ＲＮＮ（recurrent neural network）、Deep Belief Networks、Restricted Boltzman Machinesなどを含んでもよいが、それに制限されるものではない。マルチビット演算装置１７３０は、ニューラルネットワーク専用ハードウェアアクセラレータ（hardware accelerator）に該当しうる。なお、マルチビット演算装置１７３０は、ニューロモーフィックまたはニューラルネットワーク以外にも、マルチビット入力及びマルチビットウェートに係わる演算を行う多様なシステムにも適用される。
【0133】
情報信号は、音声認識信号、事物認識信号、映像認識信号、生体情報認識信号のような多様な種類の認識信号を含むものでもある。例えば、マルチビット演算装置１７３０は、ビデオストリームに含まれるフレームデータを入力データとして受信し、フレームデータが示すイメージに含まれた事物に係わる認識信号を生成することができる。電子システム１７００が搭載された電子装置の種類または機能により、マルチビット演算装置１７３０は、多様な種類の入力データを受信することができ、入力データによる認識信号を生成することができる。
【0134】
外部メモリ１７４０は、データを保存するための保存場所であり、ＯＳ（operating system）、各種プログラム及び各種データを保存することができる。外部メモリ１７４０は、揮発性メモリまたは不揮発性メモリを含むものでもある。該不揮発性メモリは、ＲＯＭ（read-only memory）、ＰＲＯＭ（programmable read only memory）、ＥＰＲＯＭ（erasable programmable read only memory）、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、フラッシュメモリ、ＰＲＡＭ（phase change random access memory）、ＭＲＡＭ（magnetic random access memory）、ＲＲＡＭ（resistive random access memory）、ＦｅＲＡＭ（ferroelectric random access memory）などを含む。該揮発性メモリは、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、ＳＤＲＡＭ（synchronous dynamic random access memory）などを含む。外部メモリ１７４０は、例えば、ＨＤＤ（hard disk drive）、ＳＳＤ（solid static drive）、ＣＦ（compact flash）、ＳＤ（secure digital）、Micro－ＳＤ（micro secure digital）、Mini－ＳＤ（mini secure digital）、ｘＤ（extreme digital）またはメモリスティック（memory stick）を含むものでもある。
【0135】
センサモジュール１７５０は、電子システム１７００が搭載される電子装置周辺の情報を収集することができる。センサモジュール１７５０は、電子装置の外部から、信号（例えば、映像信号、音声信号、磁気信号、生体信号、タッチ信号など）をセンシングまたは受信し、センシングまたは受信された信号をデータに変換することができる。そのために、センサモジュール１７５０は、センシング装置、例えば、マイク、撮像装置、イメージセンサ、ＬｉＤＡＲ（light detection and ranging）センサ、超音波センサ、赤外線センサ、バイオセンサまたはタッチセンサのような多様な種類のセンシング装置でもある。
【0136】
センサモジュール１７５０は、変換されたデータをマルチビット演算装置１７３０に、入力データとして提供することができる。例えば、センサモジュール１７５０は、イメージセンサを含み、電子装置の外部環境を撮影し、ビデオストリームを生成し、ビデオストリームの連続するデータフレームを、マルチビット演算装置１７３０に入力データとして順に提供することができる。しかしながら、それに制限されるものではなく、センサモジュール１７５０は、多様な種類のデータを、マルチビット演算装置１７３０に提供することができる。
【0137】
通信モジュール１７６０は、外部装置と通信することができる多様な有線または無線のインターフェースを具備することができる。例えば、通信モジュール１７６０は、有線近距離通信網（ＬＡＮ：local area network）、Ｗｉ－Ｆｉ（wireless fidelity）のような無線近距離通信網（ＷＬＡＮ：wireless local area network）、ブルートゥース（Bluetooth）のような無線個人通信網（ＷＰＡＮ：wireles spersonal area network）、無線ＵＳＢ（universal serial bus）、Zigbee、ＮＦＣ（near field communication）、ＲＦＩＤ（radio frequency identification）、ＰＬＣ（power line communication）、または３Ｇ（３ｒｄ generation）・４Ｇ（４ｔｈ generation）・ＬＴＥ（long term evolution）・５Ｇ（５ｔｈ generation）のような移動通信網（mobile cellular network）に接続可能な通信インターフェースなどを含むものでもある。
【0138】
電子システム１７００は、プロセッサ、プログラムデータを保存して実行するメモリデバイス、ディスクドライブのような永久保存部（permanent storage）、外部装置と通信する通信ポートだけではなく、タッチパネル・キー（key）・ボタンのようなユーザインターフェース装置などをさらに含んでもよい。ソフトウェアモジュールまたはアルゴリズムによって具現される方法は、プロセッサ上で実行可能なコンピュータで読み取り可能なコードまたはプログラム命令でもって、コンピュータで読み取り可能な記録媒体上にも保存される。
【0139】
なお、前述の図１１及び図１５の動作方法は、その方法を実行する命令語を含む１以上のプログラムが記録されたコンピュータで読み取り可能な記録媒体にも記録される。コンピュータで読み取り可能な可能記録媒体の例には、ハードディスク、フロッピィーディスク及び磁気テープのような磁気媒体（magnetic media）；ＣＤ－ＲＯＭ（compact disc read-only memory）、ＤＶＤ（digital versatile disc）のような光記録媒体（optical media）；フロプティカルディスク（floptical disk）のような磁気・光媒体（magneto-optical media）；及びＲＯＭ、ＲＡＭ、フラッシュメモリのようなプログラム命令を保存して遂行するように特別に構成されたハードウェア装置が含まれる。プログラム命令語の例には、コンパイラによって作われるような機械語コードだけではなく、インタープリタなどを使用し、コンピュータによって実行されうる高級言語コードを含む。
【0140】
以上において、本実施形態について詳細に説明したが、本発明の権利範囲は、それらに限定されるものではなく、特許請求の範囲で定義している本発明の基本概念を利用した当業者のさまざまな変形及び改良形態も、本発明の権利範囲に属するのである。
【符号の説明】
【0141】
１００ マルチビットセル
１１０ メモリ
１２０ 電流源
１３０ 複数のマルチプレクサ
１３１ マルチプレクサ
１４０ 複数のキャパシタ
１４１ キャパシタ
１１０ メモリ
１２０ 電流源
１３０ 複数のマルチプレクサ
１３１ マルチプレクサ
１４０ 複数のキャパシタ
１４１ キャパシタ
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】