▶ テキサス インスツルメンツ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022163176
(43)【公開日】2022-10-25
(54)【発明の名称】高線形性位相補間器
(51)【国際特許分類】
H03K 5/00 20060101AFI20221018BHJP
H03K 5/04 20060101ALI20221018BHJP
【ＦＩ】
H03K5/00 S
H03K5/04
【審査請求】有
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022128801
(22)【出願日】2022-08-12
(62)【分割の表示】P 2019545898の分割
【原出願日】2017-11-08
(31)【優先権主張番号】15/346,524
(32)【優先日】2016-11-08
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】バヘル ハルーン
(72)【発明者】
【氏名】ウェンティン ゾウ
(72)【発明者】
【氏名】カイ イウ タム
(72)【発明者】
【氏名】レザ ホシュヤー
(72)【発明者】
【氏名】アリ キアエイ
(57)【要約】 （修正有）
【課題】オペレーションの全範囲にわたって高い線形性を有する位相補間器及び位相補間を実施する方法を提供する。
【解決手段】分数周波数分周器（ＦＦＤ）は、出力信号と入力クロック信号エッジとの間の所望の位相差を示す位相値パラメータを生成する制御ロジックと、位相値パラメータに比例する第１の電圧をコンデンサ上で生成するため、第１の電流源４０１からの位相値パラメータに比例する電流で、第１の時間期間の間充電され、更に、第１の電圧によりオフセットされる電圧ランプを形成するため、第２の電流源４０２からの一定値を有する電流で、第２の時間期間の間、充電される第１のコンデンサＣ１と、を含む高線形性位相補間器（ＰＩ）１０７と、基準電圧ＶＲＥＦと、第２の時間期間の間、充電コンデンサＣ１により生成されるＰＩＯＵＴの電圧ランプと比較し、出力クロック信号１２０を出力するコンパレータ１１０と、を含む。
【選択図】図４
【解決手段】分数周波数分周器（ＦＦＤ）は、出力信号と入力クロック信号エッジとの間の所望の位相差を示す位相値パラメータを生成する制御ロジックと、位相値パラメータに比例する第１の電圧をコンデンサ上で生成するため、第１の電流源４０１からの位相値パラメータに比例する電流で、第１の時間期間の間充電され、更に、第１の電圧によりオフセットされる電圧ランプを形成するため、第２の電流源４０２からの一定値を有する電流で、第２の時間期間の間、充電される第１のコンデンサＣ１と、を含む高線形性位相補間器（ＰＩ）１０７と、基準電圧ＶＲＥＦと、第２の時間期間の間、充電コンデンサＣ１により生成されるＰＩＯＵＴの電圧ランプと比較し、出力クロック信号１２０を出力するコンパレータ１１０と、を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
位相補間を実施するための方法であって、前記方法が、
出力信号と入力クロックエッジとの間の所望の位相差を示す位相値パラメータを生成すること、
第１のコンデンサ上で前記位相値パラメータに比例する第１の電圧を生成するため、前記位相値パラメータに比例する第１の電流で、第１の時間期間の間、前記第１のコンデンサを充電すること、
前記第１の電圧によりオフセットされる電圧ランプを形成するため、一定値を有する第２の電流で前記入力クロックエッジに関連する第２の時間期間の間、前記第１のコンデンサを充電すること、
第２の時間期間の間、基準電圧を前記電圧ランプと比較すること、及び、
前記電圧ランプが前記基準電圧に等しいときに一度前記出力信号をアサートすること、
を含む、方法。
出力信号と入力クロックエッジとの間の所望の位相差を示す位相値パラメータを生成すること、
第１のコンデンサ上で前記位相値パラメータに比例する第１の電圧を生成するため、前記位相値パラメータに比例する第１の電流で、第１の時間期間の間、前記第１のコンデンサを充電すること、
前記第１の電圧によりオフセットされる電圧ランプを形成するため、一定値を有する第２の電流で前記入力クロックエッジに関連する第２の時間期間の間、前記第１のコンデンサを充電すること、
第２の時間期間の間、基準電圧を前記電圧ランプと比較すること、及び、
前記電圧ランプが前記基準電圧に等しいときに一度前記出力信号をアサートすること、
を含む、方法。
【請求項2】
請求項１に記載の方法であって、更に、
前記第２の時間期間の後、前記第１のコンデンサをリセットすることを含む、方法。
前記第２の時間期間の後、前記第１のコンデンサをリセットすることを含む、方法。
【請求項3】
請求項１に記載の方法であって、
前記基準電圧が、
一定値を有する第３の電流で第３の時間期間の間、第２のコンデンサを充電すること、及び
前記第２の時間期間の後、前記第１のコンデンサ及び前記第２のコンデンサをリセットすること、
により生成される、方法。
前記基準電圧が、
一定値を有する第３の電流で第３の時間期間の間、第２のコンデンサを充電すること、及び
前記第２の時間期間の後、前記第１のコンデンサ及び前記第２のコンデンサをリセットすること、
により生成される、方法。
【請求項4】
請求項１に記載の方法であって、
前記第２の電流が、Ｉトータルの値を有し、前記第１の電流が、（ｌ－α）Ｉトータルの値を有し、ここで、αが前記位相値パラメータに比例する、方法。
前記第２の電流が、Ｉトータルの値を有し、前記第１の電流が、（ｌ－α）Ｉトータルの値を有し、ここで、αが前記位相値パラメータに比例する、方法。
【請求項5】
請求項４に記載の方法であって、
前記第３の電流が前記第２の電流値分数である値を有する、方法。
前記第３の電流が前記第２の電流値分数である値を有する、方法。
【請求項6】
請求項１に記載の方法であって、更に、
付加的な一定値ペデスタル（ｐｅｄｅｓｔａｌ）電流で、第１の時間期間の間、前記第１のコンデンサを充電することを含む、方法。
付加的な一定値ペデスタル（ｐｅｄｅｓｔａｌ）電流で、第１の時間期間の間、前記第１のコンデンサを充電することを含む、方法。
【請求項7】
請求項１に記載の方法であって、更に、
付加的な一定値ペデスタル電流で、第２の時間期間の間、前記第１のコンデンサを充電することを含む、方法。
付加的な一定値ペデスタル電流で、第２の時間期間の間、前記第１のコンデンサを充電することを含む、方法。
【請求項8】
位相補間回路であって、
位相値パラメータに比例する第１の定電流を生成するように構成される第１の可変電流源、
第２の定電流を生成するように構成される第２の可変電流源であって、前記第１の定電流及び前記第２の定電流の和が所定の固定値であるようにする、前記第２の可変電流源、
第１のスイッチデバイスにより前記第１の電流源に、及び第２のスイッチデバイスにより前記第２の電流源に結合される、ランプコンデンサ、及び
前記第１の電流源及び前記第２の電流源により前記ランプコンデンサ上で生成される電圧を受信するように結合される第１の入力と、基準電圧に結合される第２の入力と、位相シフトされた出力信号を提供するための出力とを備えるコンパレータ回路、
を含む、位相補間回路。
位相値パラメータに比例する第１の定電流を生成するように構成される第１の可変電流源、
第２の定電流を生成するように構成される第２の可変電流源であって、前記第１の定電流及び前記第２の定電流の和が所定の固定値であるようにする、前記第２の可変電流源、
第１のスイッチデバイスにより前記第１の電流源に、及び第２のスイッチデバイスにより前記第２の電流源に結合される、ランプコンデンサ、及び
前記第１の電流源及び前記第２の電流源により前記ランプコンデンサ上で生成される電圧を受信するように結合される第１の入力と、基準電圧に結合される第２の入力と、位相シフトされた出力信号を提供するための出力とを備えるコンパレータ回路、
を含む、位相補間回路。
【請求項9】
請求項８に記載の位相補間回路であって、
前記第１の電流源が、（ｌ－α）ＩＯに等しい電流を生成するように構成され、前記第２の電流源が、（α）ＩＯに等しい電流を生成するように構成され、ここで、αが、前記出力信号と入力クロックエッジとの間の所望の位相差を示す位相値パラメータである、位相補間回路。
前記第１の電流源が、（ｌ－α）ＩＯに等しい電流を生成するように構成され、前記第２の電流源が、（α）ＩＯに等しい電流を生成するように構成され、ここで、αが、前記出力信号と入力クロックエッジとの間の所望の位相差を示す位相値パラメータである、位相補間回路。
【請求項10】
請求項８に記載の位相補間回路であって、更に、
前記基準電圧を生成するために第３のスイッチデバイスにより電流源に結合される基準コンデンサを含む、位相補間回路。
前記基準電圧を生成するために第３のスイッチデバイスにより電流源に結合される基準コンデンサを含む、位相補間回路。
【請求項11】
請求項８に記載の位相補間回路であって、更に、
前記ランプコンデンサを周期的に設定するため、前記ランプコンデンサに及び接地基準に結合される別のスイッチデバイスを含む、位相補間回路。
前記ランプコンデンサを周期的に設定するため、前記ランプコンデンサに及び接地基準に結合される別のスイッチデバイスを含む、位相補間回路。
【請求項12】
請求項８に記載の位相補間回路であって、更に、
前記基準コンデンサを周期的にリセットするため、接地基準に及び前記基準コンデンサに結合される別のスイッチデバイスを含む、位相補間回路。
前記基準コンデンサを周期的にリセットするため、接地基準に及び前記基準コンデンサに結合される別のスイッチデバイスを含む、位相補間回路。
【請求項13】
請求項８に記載の位相補間回路であって、更に、
別のスイッチデバイスにより前記ランプコンデンサに結合され、一定のペデスタル電流を生成するように構成される第３の電流源を含む、位相補間回路。
別のスイッチデバイスにより前記ランプコンデンサに結合され、一定のペデスタル電流を生成するように構成される第３の電流源を含む、位相補間回路。
【請求項14】
請求項１３に記載の位相補間回路であって、更に、
別のスイッチデバイスにより前記ランプコンデンサに結合され、別の一定のペデスタル電流を生成するように構成される第４の電流源を含む、位相補間回路。
別のスイッチデバイスにより前記ランプコンデンサに結合され、別の一定のペデスタル電流を生成するように構成される第４の電流源を含む、位相補間回路。
【請求項15】
システムであって、
出力クロック信号を生成するように構成される分数周波数分周器（ＦＦＤ）モジュールであって、前記出力クロック信号の各位相が、入力クロック信号の位相の分数に等しく、前記ＦＦＤが、
前記出力クロック信号の位相を定義するために必要とされる前記入力クロック信号のフル位相の数を示す数Ｎを提供するように構成され、及び前記出力信号の前記位相を定義するために必要とされる前記入力クロック信号分数の位相を示す位相値パラメータを提供するように構成される制御ロジック、
前記入力クロック信号を受信するように結合され、前記数Ｎを受信するように前記制御ロジックに結合されるカウンタであって、前記カウンタが、前記入力クロックのＮ位相を計数する度にＮ番目のクロック信号をアサートするように構成される出力を有する前記カウンタ、及び
前記制御ロジックから前記位相パラメータを受信するように、及び前記カウンタから前記Ｎ番目クロック信号を受信するように結合される位相補間器モジュール（ＰＩ）、
を含み、
前記ＰＩモジュールが、
前記位相値パラメータに比例する第１の定電流を生成するように構成される第１の可変電流源と、
第２の定電流を生成するように構成される第２の可変電流源であって、前記第１の定電流及び前記第２の定電流の和が所定の固定値であるようにする、前記第２の可変電流源と、
第１のスイッチデバイスにより前記第１の電流源に及び第２のスイッチデバイスにより前記第２の電流源に結合されるランプコンデンサと、
前記第１の電流源及び前記第２の電流源により前記ランプコンデンサ上に生成される電圧を受信するように結合される第１の入力と、基準電圧に結合される第２の入力と、前記位相シフトされた出力クロック信号を提供するための出力とを備えるコンパレータ回路と、
を含む、システム。
出力クロック信号を生成するように構成される分数周波数分周器（ＦＦＤ）モジュールであって、前記出力クロック信号の各位相が、入力クロック信号の位相の分数に等しく、前記ＦＦＤが、
前記出力クロック信号の位相を定義するために必要とされる前記入力クロック信号のフル位相の数を示す数Ｎを提供するように構成され、及び前記出力信号の前記位相を定義するために必要とされる前記入力クロック信号分数の位相を示す位相値パラメータを提供するように構成される制御ロジック、
前記入力クロック信号を受信するように結合され、前記数Ｎを受信するように前記制御ロジックに結合されるカウンタであって、前記カウンタが、前記入力クロックのＮ位相を計数する度にＮ番目のクロック信号をアサートするように構成される出力を有する前記カウンタ、及び
前記制御ロジックから前記位相パラメータを受信するように、及び前記カウンタから前記Ｎ番目クロック信号を受信するように結合される位相補間器モジュール（ＰＩ）、
を含み、
前記ＰＩモジュールが、
前記位相値パラメータに比例する第１の定電流を生成するように構成される第１の可変電流源と、
第２の定電流を生成するように構成される第２の可変電流源であって、前記第１の定電流及び前記第２の定電流の和が所定の固定値であるようにする、前記第２の可変電流源と、
第１のスイッチデバイスにより前記第１の電流源に及び第２のスイッチデバイスにより前記第２の電流源に結合されるランプコンデンサと、
前記第１の電流源及び前記第２の電流源により前記ランプコンデンサ上に生成される電圧を受信するように結合される第１の入力と、基準電圧に結合される第２の入力と、前記位相シフトされた出力クロック信号を提供するための出力とを備えるコンパレータ回路と、
を含む、システム。
【請求項16】
請求項１５に記載のシステムであって、更に、
前記入力クロック信号を提供するため前記カウンタに結合される出力を備える発振器回路を含む、システム。
前記入力クロック信号を提供するため前記カウンタに結合される出力を備える発振器回路を含む、システム。
【請求項17】
請求項１５に記載のシステムであって、更に、
前記入力クロック信号を受信するように結合される複数の前記ＦＦＤモジュールを含む、システム。
前記入力クロック信号を受信するように結合される複数の前記ＦＦＤモジュールを含む、システム。
【請求項18】
請求項１７に記載のシステムであって、
前記システムが単一の集積回路上に形成される、システム。
前記システムが単一の集積回路上に形成される、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して位相補間器に関し、更に特定して言えば、オペレーションの全範囲にわたって高い線形性を有する位相補間器に関連する。
【背景技術】
【0002】
位相補間器（ＰＩ）は、基準クロック信号のエッジから、特定された時間量、補間することにより基準クロック信号から位相シフトされたクロック信号を生成するために用いられ得る。
【0003】
例えば、位相補間器は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）通信インタフェースのクロック及びデータ回復（ＣＤＲ）ループに用いることができる。ＰＩは、回復されたクロック位相をデータサンプリングウィンドウにおける適切な位置にシフトするため、位相ロックループ（ＰＬＬ）とデータサンプラーとの間に介在され得る。ＰＩは、それぞれ、同相及び直交位相（Ｉ－Ｑ）である同じ周波数の２つのクロックを受信し得、その位相が、２つの入力位相の重み付けされた和であるクロック出力を生成し得る。理想的なＰＩは、０から３６０度までのフルサイクルに対し、多数の等しく間隔が開けられた位相ステップを生成することが可能であり得る。
【0004】
典型的に、ＳｅｒＤｅｓ応用例は、正しく動作するために高度に線形なＰＩを必要としない。
【発明の概要】
【0005】
高線形性位相補間器の記載される例において、制御ロジックが、出力信号と入力クロックエッジとの間の所望の位相差を示す位相値パラメータを生成し得る。第１のコンデンサが、位相値パラメータに比例する第１の電流で、第１の時間期間の間、充電され得、第１のコンデンサ上で位相値パラメータに比例する第１の電圧を生成する。第１のコンデンサは更に、第１の電圧によりオフセットされる電圧ランプを形成するため、一定値を有する第２の電流で、第２の時間期間の間、充電され得る。第２の時間期間の間、基準電圧が電圧ランプと比較され得る。出力信号は、電圧ランプが基準電圧に等しいときに一度アサートされ得る。
【図面の簡単な説明】
【0006】
【0007】
【図2】複数の分数周波数分周器を含む例示のクロック生成器システムのブロック図である。
【0008】
【図3】従来の位相補間器の概略である。
【0009】
【図4】改善された位相補間器の実施例を図示する概略図である。
【図5】改善された位相補間器の実施例を図示するタイミング図である。
【図6】改善された位相補間器の実施例を図示する概略である。
【図7】改善された位相補間器の実施例を図示するタイミング図である。
【0010】
【図8】非線形性における更なる改善を図示するグラフである。
【0011】
【図9】位相補間器の別の実施例を示す概略図である。
【0012】
【0013】
【0014】
【図12】高線形性位相補間器のオペレーションを説明するフローチャートである。
【発明を実施するための形態】
【0015】
図面において、同様の要素は、一貫性のため同様の参照数字で示す。
【0016】
例示の実施例は、従来のＳｅｒＤｅｓ応用例より良好な線形性を必要とする応用例のための高解像度の高線形性位相補間器を提供し得る。例えば、このような応用例は、高精度クロック生成器を含み得る。
【0017】
例示の実施例において、改善された位相補間器により、直交入力信号及び同相フィードバックの必要性がなくなる。必要とされる入力及び制御信号は、デジタルロジックにより容易に生成され得る。
【0018】
一実施例において、約９７．６ｆｓ（フェムト秒）の時間解像度を生成するため、２００ｐｓ（ピコ秒）の期間にわたって１１ビットの解像度を有する位相補間器が提供され得る。例えば、このような解像度は、ＳｅｒＤｅｓ応用例において用いられる従来の位相補間器の積分非直線性（ＩＮＬ）より４０倍良好であり得る。
【0019】
図１Ａは、高線形性位相補間器１０７を含む例示の分数周波数分周器（ＦＦＤ）１００のブロック図である。ＦＦＤ１００は、入力クロック信号１０２の特定された分数に等しい周波数を有する出力クロック信号１２０を生成するように動作し得る。入力クロック信号１０２は、この例示の実施例において１０ＭＨｚから１０ＧＨｚまでの範囲の値を有するように選択され得る。他の実施例において、異なる範囲の入力クロック周波数がサポートされ得る。この例では約１００Ｈｚ～１ＧＨｚの範囲から選択され得る周波数の出力クロック信号１２０が生成され得る。
【0020】
デジタル制御回路要素１０４は、出力クロック信号１２０と入力クロック信号１０２との間の特定の分周比を選択するように、有線で又はプログラム可能な方式で構成され得る。例えば、制御回路要素１０４は、ＦＦＤ１００に結合されるプロセッサ上で実行されるソフトウェア又はファームウェアによりロードされるレジスタを含み得る。
【0021】
ＦＦＤ１００は、出力クロック信号１２０の所望の概略期間である入力クロック１０２の特定された数のクロック周期を計数すること、及びその後、出力クロック信号１０２のエッジ間の正確な期間長さを生成するためにクロック信号１２０のエッジ間の時間量を補間することにより動作する。ＦＦＤ１００のオペレーションは本願において簡単に記載されており、ＦＦＤ１００のようなＦＦＤのオペレーションの詳細な説明が、２０１６年９月３０日出願のＨｏｓｈｙａｒらの米国特許出願ＵＳ１５／２８１，６１７、発明の名称「直接分割での分数周波数クロック分周器」において提供され、これは参照のため本願に組み込まれている。
【特許文献1】米国特許出願ＵＳ１５／２８１，６１７
【0022】
図１Ｂは、１３．７５の例示の分周比のためのＦＦＤ１００のオペレーションを図示するタイミング図である。周波数分周器１０３は、デジタル制御ロジック１０４によって提供される制御パラメータＮ１０５に応答して入力クロック信号１０２のエッジの数Ｎを計数し、「Ｎ番目のクロック」信号ＶＩＰ、Ｖ２Ｐを生成するように構成される。この実施例において、周波数分周器は、入力クロック信号１０２の立ち上がり及び立ち下がりエッジ両方を計数する。位相補間器１０７は、位相パラメータαにより特定されるような入力クロック１０２の２つのエッジ間を補間するように構成される。例えば、１３．７５の分周比が特定される場合、制御ロジック１０４は、カウンタ１０３に、入力クロック１０２の１３エッジ（Ｎ＝１３）を計数するよう指令し得、ＰＩ １０７に、その後、中間クロック信号ＣＬＫｐ１１９をアサートする前に、入力クロック１０２の期間の０．７５（α＝０．７５）を補間するように指令し得る。次の出力期間において、制御ロジックはその後、カウンタ１０３に１３入力期間を計数するよう指令し得、ＰＩ １０７にその後入力クロック１０２の半分の周期の間補間するように指令し得る。中間クロック信号１１９はその後、５０％デューティサイクル及び入力クロック１０２の１３．７５期間の期間で出力クロック信号１２０を形成するため、１１１で周波数において２で分周され得る。このプロセスはその後、出力クロック信号１２０の各周期の間、反復される。通常、分数周波数比は、出力クロック信号と入力クロック信号との間のエッジ関係を継続的に変化させるので、各期間は異なる量の位相補間を必要とし得る。
【0023】
この例では、パラメータαは１１ビットデジタル値（０～２０４７）である。別の例において、αは、１１ビットより高い又は低い解像度を有し得る。位相補間器１０７は、パラメータαにより示される要求される位相シフト量と相関する電圧ＰＩｏｕｔ １０９を生成する。ＰＩｏｕｔ １０９は、コンパレータ１１０により基準電圧Ｖｒｅｆ １０８と比較され得る。出力クロック信号１２０上の遷移は、後述により詳細に記載されるように、ＰＩｏｕｔがＶｒｅｆに等しいときコンパレータ１１０により生成される。
【0024】
図２は、一つ又は複数の分数周波数分周器１００（１）～１００（ｎ）を含む、例示のクロック生成器システム２００のブロック図である。例えば、システム２００は、既知の又は今後開発される半導体処理手法を用いて単一の集積回路（ＩＣ）上に製造される。また、例えば、位相ロックループ（ＰＬＬ）回路２１０が、水晶２１４制御された発振器２１２の制御の下で固定周波数基準クロック信号２０２を生成するために用いられ得る。幾つかの例において、水晶２１４は、ＩＣ２００の外に位置し得る。別の実施例において、例えば、ＭＥＭＳ共振器、マルチバイブレーター、リング発振器、遅延ライン発振器を備える発振器など、他のタイプの既知の又は後に開発されるクロック生成回路が用いられ得る。別の例において、基準クロック２０２が、オンチップソースからの代わりに、外部ソースから提供され得る。
【0025】
このようにして、単一のＩＣが、単一の基準クロック信号から全て合成された異なる周波数の複数のクロック信号を提供し得る。
【0026】
後述により詳細に記載されるように、再び図１を参照すると、位相補間器１０７は、高度に線形な方式の値の範囲にわたってパラメータαに応答して位相シフトを生成する。本記載において、「非線形性」は、アナログデジタルコンバータ（ＡＤＣ）に対して通常用いられるものと同様の方式で記載され得る。ＡＤＣの非線形性を標準的に表すため、製造業者は、ＡＤＣ伝達関数を介して最良適合線と呼ばれる線を描き得る。この線からの最大偏差は、「積分非線形性（ＩＮＬ）」と呼ばれ、これは、フルスケールのパーセンテージ又はＬＳＢｓ（最下位ビット）で表され得る。ＩＮＬは、各ステップの中心から、ＡＤＣが理想的である場合ステップの中心であり得る線上の地点まで測定される。「差動」という用語は、２つの連続するレベル間のＡＤＣが取る値を指す。充電入力信号に応答して、ＡＤＣサンプル信号及びＡＤＣの出力はバイナリ数のストリームである。理想的なＡＤＣは、如何なるレベルをスキップすることなく、及び２つ又は３つのＬＳＢｓを過ぎて同じ小数を保持することなく、１最下位ビット（ＬＳＢ）ステップアップ又はダウンし得る。差動非線形性（ＤＮＬ）は、全伝達関数にわたって、一つのＬＳＢから２つの連続するレベル間の最大偏差と定義される。
【0027】
図３は、従来の位相補間器（ＰＩ）３００の概略である。２０１５年５月のＳｏｕｌｉｏｕｔｉｓらの「線形性が改善された位相補間器」に記載されるように位相補間器の一般的なオペレーションは既知である。従来の位相補間器（ＰＩ）は、充電電流をコンデンサ３０４に提供する加算回路のオペレーションを制御するために直交制御信号Ｉ、Ｉｚ、Ｑ、及びＱｚを必要とし得る。例えばこの実装などの幾つかの実装は更に、同相フィードバック（ＣＭＦＢ）を必要とする。しかし、デバイス３０２、３０３への充電電流の一部は、失われ得、それにより、非線形性がつくられる。ＰＩ３００などのシンプルなＰＩ回路は、６０ＬＳＢ又はそれ以上のＩＮＬ誤差を有し得、１ＬＳＢが１００ｆｓであるとき、ＩＮＬ誤差は６０００ｆｓより大きくなり得る。
【非特許文献1】“Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ ｗｉｔｈ Ｉｍｐｒｏｖｅｄ Ｌｉｎｅａｒｉｔｙ，”Ｓｏｕｌｉｏｕｔｉｓ ｅｔ ａｌ．， Ｍａｙ ２０１５
【0028】
図４は、再び図１を参照して、ＰＩ １０７に対して用いられ得る改善された位相補間器４００を更に詳細に図示する概略図である。図５は、ＰＩ ４００のオペレーションを図示するタイミング図である。上述したように、パラメータαは、図１における制御回路要素１０４などの制御回路要素によって提供され得る。パラメータαは、例えば、命令の実行、他の制御ロジック、初期化回路要素、又は有線制御ロジックなどにより、制御ロジック１０４内の又は制御ロジック１０４に結合されるレジスタにロードされ得る。この例では、パラメータαは、出力クロック信号１２０の位相を入力クロック信号１０２に対してシフトするための時間期間のパーセンテージを表す、０．０～１．０の範囲の値を有する分数値である。
【0029】
各補間サイクルの間、第１の電流源４０１が、（１－α）に比例する電流を生成するように構成され、第２の電流源４０２が、（α）に比例する電流を生成するように構成される。例えば、電流源４０１、４０２は、デジタルアナログコンバータ（ＤＡＣ）を用いて実装され得る。この例では、１２ビットの解像度のＤＡＣが用いられ得、他の実施例が一層高い又は一層低い解像度のＤＡＣを用い得る。電流源は、再び図１を参照すると制御回路要素１０４などの、制御回路要素によって制御され得る。
【0030】
第１の時間期間５０１の間、電流源４０１からの電流は、ＭＯＳデバイスＭ１を介してランプコンデンサＣ１に提供され、一方、電流源４０２からの電流は、ＭＯＳデバイスＭ４を介して抵抗器Ｒ１により消散される。電流源４０１からの電流は、ランプコンデンサＣ１を充電し、要求された位相シフトに比例するＰＩｏｕｔ電圧を時間５３１において生成するため、第１の時間期間５０１の間、（１－α）に比例する傾斜でランプアップする電圧ＰＩｏｕｔを生成する。
【0031】
第２の時間期間５０２の間、電流源４０２からの（α）に比例する電流はまた、期間５０２の間にコンデンサＣ１に提供される総電流が（α）＋（１－α）＝１に比例するように、ＭＯＳデバイスＭ３を介してランプコンデンサＣ１に提供される。そのため、期間５０２の間、パラメータαとは関係なく一定のレートの充電が生成される。そのため、時間期間５０２の間、電圧ＰＩｏｕｔが、パラメータαとは関係のない傾斜でランプアップし、時間５３１においてＰＩｏｕｔ電圧だけオフセットされる。このようにして、２ステップ電圧ランプ信号が生成され、第１のステップが時間５３１における要求される位相シフトに比例する電圧大きさを生成し、第２のステップが、要求された位相シフトを有する出力信号が、時間５３１における電圧大きさに基づいて生成されるようにする。
【0032】
第３の時間期間５０３の間、電流源４０１からの電流は、ランプコンデンサＣ１が時間期間５０３の間、（α）に比例するレートで充電するように、ＭＯＳデバイスＭ２により抵抗器Ｒ１に迂回され得る。このようにして、ランプコンデンサＣ１は、パラメータαの値に関係なく、補間サイクルの各反復の間、５１０において示されるものと同じフル充電電圧レベルまで充電される。
【0033】
フル充電電圧５１０の１／２の値を有する基準電圧Ｖｒｅｆが提供され得、これは５３１における最大電圧に対応する。第２の時間期間５０２の間ＰＩｏｕｔをＶｒｅｆと比較することにより、入力クロック１０２に関連して、パラメータαに対して極めて線形である位相シフトを有するクロック信号１２０が生成され得る。例えば、α＝０であるとき、クロック信号１２０は時間５２０にアサートされ、これは、入力クロック信号１０２に対して０度の位相シフトを有する。α＝０．５であるとき、クロック信号１２０は時間５２１にアサートされ、これは、入力クロック信号１０２に対して１８０度の位相シフトを有する。同様に、α＝１．０であるとき、クロック信号１２０は時間５２２にアサートされ、これは、入力クロック信号１０２に対して３６０度の位相シフトを有する。そのため、０～３６０度の間の任意の位相シフト量が、パラメータαの対応する選択により生成され得る。
【0034】
時間期間５０４の間、ランプコンデンサＣ１は、ＭＯＳデバイスＭ７により放電され得る。
【0035】
この例では、基準電圧Ｖｒｅｆが、時間期間５０４の間コンデンサＣ２を充電するように構成される第３の電流源４０３により生成される。コンデンサＣ２は、時間期間５０３の後半の間、リセットされ得る。このようにして、プロセス変動により生じるミスマッチがなくなるように、ＰＩ回路４００の残りと同じ状況下で基準電圧Ｖｒｅｆが生成される。
【0036】
図６は、再び図１を参照すると、ＰＩ １０７として用いられ得る、改善された位相補間器６００の別の実装を図示する概略図である。図７は、ＰＩ ６００のオペレーションを図示するタイミング図である。ＰＩ ６００は、タイミング信号Ｓ１～Ｓ５によって図７に示すように制御されるスイッチデバイス６３０～６３９のセットと共に実装され得る。ＰＩ ６００のオペレーションは、図４、５に関して記載されるようなＰＩ ４００のものに類似する。スイッチ６３０～６３９は、例えば、バイポーラ半導体デバイス、電界効果デバイスなど、既知の又は後に開発されるデバイスを用いて実装され得る。
【0037】
各補間サイクルの間、第１の電流源６０１が、（１－α）に比例する電流を生成するように構成され、第２の電流源６０２が、（α）に比例する電流を生成するように構成される。第１の時間期間７０１の間、電流源６０１からの電流は、スイッチデバイス６３１を介してランプコンデンサＣ２に提供され、一方、電流源６０２からの電流は、スイッチデバイス６３７及び６３８を介して抵抗器Ｒ２により消散される。電流源６０１からの電流は、ランプコンデンサＣ２を充電し、要求された位相シフトに比例するＰＩｏｕｔ電圧を期間７０１の終わりに生成するため、第１の時間期間７０１の間、（１－α）に比例する傾斜でランプアップする電圧ＰＩｏｕｔを生成する。
【0038】
第２の時間期間７０２の間、電流源６０２からの（α）に比例する電流はまた、期間７０２の間にコンデンサＣ２に提供される総電流が（α）＋（１－α）＝１に比例するように、スイッチデバイス６３６を介してランプコンデンサＣ２に提供される。そのため、期間７０２ａの間、パラメータαとは関係なく、一定のレートの充電が生成される。そのため、時間期間７０２の間、パラメータαとは関係い傾斜で電圧ＰＩｏｕｔがランプアップする。
【0039】
第３の時間期間７０３の間、電流源６０１からの電流は、コンデンサＣ２が、時間期間７０３の間（α）に比例するレートで充電するように、スイッチデバイス６３２及び６３３により抵抗器Ｒ１に迂回され得る。このようにして、ランプコンデンサＣ２が、パラメータαの値に関係なく、補間サイクルの各反復の間、７１０で示されるものと同じフル充電電圧レベルまで充電される。
【0040】
フル充電電圧７１０の１／２の値を有する基準電圧Ｖｒｅｆが提供され得る。第２の時間期間７０２の間、ＰＩｏｕｔをＶｒｅｆと比較することにより、パラメータαに対して極めて線形である、入力クロック７１２に対する位相シフトを有するクロック信号６２０が生成され得る。例えば、α＝０であるとき、クロック信号６２０は時間７２０にアサートされ、これは、入力クロック信号７１２に対して０度の位相シフトを有する。α＝０．５であるとき、クロック信号６２０は時間７２１にアサートされ、これは、入力クロック信号７１２に対して１８０度の位相シフトを有する。同様に、α＝１．０であるとき、クロック信号６２０は時間７２２にアサートされ、これは、入力クロック信号７１２に対して３６０度の位相シフトを有する。そのため、０～３６０度の間の任意の位相シフト量が、パラメータαの対応する選択により生成され得る。
【0041】
時間期間７０４の間、コンデンサＣ２は、スイッチデバイス６３９により放電される。
【0042】
この例では、基準電圧Ｖｒｅｆは、スイッチ６３０及び６３５を介して時間期間７０５の間コンデンサＣ１を充電するように構成される電流源６０１及び６０２両方からの電流により生成される。コンデンサＣ１は、この例ではスイッチ６３４により時間期間７０４の後半の間リセットされる。別の例において、コンデンサＣ１は、時間期間７０３の後半の間リセットされ得、時間期間７０４の間、充電される。このようにして、プロセス変動により生じるミスマッチがなくなるように、ＰＩ回路６００の残りと同じ状況下で基準電圧Ｖｒｅｆが生成される。
【0043】
図８は、図４のＰＩ回路１０７及び図６のＰＩ回路６００において生じ得る非線形性を図示するグラフである。再び図５のタイミング図を参照すると、パラメータαがそれぞれその最小又は最大近くにある値を有するとき、タイミングポイント５３１及び５３２における信号スイッチングにより生じるグリッチ干渉が非線形誤差を生じさせ得る。プロットライン８０１は、タイミングポイント５３１及び５３２間の理想的な線形応答曲線を表す。プロットライン８０２は、タイミングポイント５３１及び５３２辺りの信号グリッチに起因するあり得る応答曲線を表す。８０３で示されるＩＮＬ大きさが生じ得る。例示の実施例は、位相補間器が、タイミングポイント８３１及び８３２間の領域などのより線形な領域において動作され得るようにする。この場合、この領域における理想的な線形応答８０４は、８０５において示されるように、ずっと低いＩＮＬ大きさとなる。
【0044】
図９は、再び図１を参照すると、ＰＩ １０７として用いられ得る位相補間器の別の実施例９００を図示する概略図である。図１０は、ＰＩ ９００のオペレーションを図示するタイミング図である。ＰＩ ９００は、再び図４を参照すると、それが、（１－α）に比例する電流を生成するように構成される第１の電流源９０１、及び、（α）に比例する電流を生成するように構成される第２の電流源９０２を有するという点で、ＰＩ ４００に類似する。しかし、電流源９０１及び９０２は、各々、０．５ Ｉ（０）の値を有する基準電流を用いる。下側電流値を補償するため、第１の時間期間１００１及び第２の時間期間１００２は、入力クロック１０１２の２つの期間にわたる。
【0045】
充電コンデンサＣ１により生成されるＰＩｏｕｔの電圧ランプを付加的な一定の量シフトする「ペデスタル（ｐｅｄｅｓｔａｌ）電流」を提供するため、第２のセットの電流源９０４、９０５が含まれる。この実施例において、電流源９０４、９０５は、０．２５ Ｉ（０）の定電流を提供する。
【0046】
第１の時間期間１００１の間、電流源９０１及び９０４からの電流は、ＭＯＳデバイスＭ１を介してランプコンデンサＣ１に提供され、一方、電流源９０２及び９０５からの電流は、ＭＯＳデバイスＭ４を介して抵抗器Ｒ１により消散される。電流源９０１、９０４からの電流は、ランプコンデンサＣ１を充電し、要求された位相シフトに比例するＰＩｏｕｔ電圧を時間１０３１において生成するため、入力クロック１０１２の２つの期間である、第１の時間期間１００１の間、（１－α）に比例する傾斜でランプアップする電圧ＰＩｏｕｔを生成する。
【0047】
第２の時間期間１００２の間、電流源９０２からの（α）に比例する電流及び電流源９０５からの固定電流も、期間１００２の間にランプコンデンサＣ１に提供される総電流が（α）＋（１－α）＝１に比例するように、ＭＯＳデバイスＭ３を介してランプコンデンサＣ１に提供される。そのため、期間１００２の間、パラメータαとは関係ない一定のレートの充電が生成される。そのため、電圧ＰＩｏｕｔが、時間期間１００２の間、パラメータαとは関係ない傾斜でランプアップする。
【0048】
フル充電電圧１０１０の約０．５の値を有する基準電圧Ｖｒｅｆが提供され得る。第２の時間期間１００２の中央部分のみであるサンプリング期間１０３０の間ＰＩｏｕｔをＶｒｅｆと比較することにより、パラメータαに対して極めて線形である、入力クロック１０１２の立ち下がりエッジに対する位相シフトを有するクロック信号９２０が生成され得る。例えば、α＝０であるとき、クロック信号９２０は時間１０２０にアサートされ、これは、入力クロック信号１０１２の立ち下がりエッジに対して０度の位相シフトを有する。α＝０.５であるとき、クロック信号１０２０は時間１０２１にアサートされ、これは、入力クロック信号１０１２の立ち下がりエッジに対して１８０度の位相シフトを有する。同様に、α＝１．０であるとき、クロック信号９２０は時間１０２２にアサートされ、これは、入力クロック信号１０２の立ち下がりエッジに対して３６０度の位相シフトを有する。そのため、０～３６０度の間の任意の位相シフト量が、パラメータαの対応する選択により生成され得る。また、低減されたサンプリング期間１０３０は、制御信号のスイッチングにより生じ得るグリッチングを避ける。
【0049】
時間期間１００３の間、コンデンサＣ１は、ＭＯＳデバイスＭ７により放電され得る。
【0050】
この例では、基準電圧Ｖｒｅｆは、時間期間１００４の間コンデンサＣ２を充電するように構成される第３の電流源９０３により生成される。コンデンサＣ２は、ＭＯＳデバイスＭ８により時間期間１００３の間リセットされ得る。このようにして、プロセス変動によって生じるミスマッチがなくなるように、ＰＩ回路９００の残りと同じ状況下で基準電圧Ｖｒｅｆが生成される。
【0051】
図１１は、ＰＩ ９００のシミュレートされたオペレーションを図示するグラフであり、１ＬＳＢが１００ｆｓに対応する。この例では、ＰＩ ９００は、１２０ｆｓのみの最大ＩＮＬを示し、これは、図１１に図示するように、１．２ＬＳＢに対応する。これは、図３に図示される従来のデバイスの６０００ｆｓの最大ＩＮＬ誤差に匹敵する。
【0052】
図１２は、図３～図１０に関連して上述したような、高線形性位相補間器のオペレーションを説明するフローチャートである。図１及び図２に関して記載されるように、高線形性位相補間器が、固定基準周波数から正確な分数周波数クロック信号を生成するために用いられ得る。
【0053】
出力信号と入力クロック信号エッジとの間の所望の位相差を示す位相値パラメータが、位相補間器に結合される制御ロジックにより生成され得る（１２０２）。
【0054】
コンデンサ上に位相値パラメータに比例する第１の電圧を生成するように、第１の時間期間の間、位相値パラメータに比例する第１の電流で第１のコンデンサが充電され得る（１２０４）。上記により詳細に記載されるように、ＤＡＣにより制御される電流源が、第１の電流を生成するために用いられ得る。位相値パラメータは、ＤＡＣを制御するために用いられ得る。例えば、位相値は、１２ビットＤＡＣに提供される１２ビットデジタル値であり得る。
【0055】
第１のコンデンサは、第１の電圧でオフセットされた電圧ランプを形成するため、第２の時間期間の間、一定値を有する第２の電流で更に充電され得る（１２０６）。上述したように、第２の電流源はまた、制御のためＤＡＣを用いて実装され得る。
【0056】
第２の時間期間の間、基準電圧が電圧ランプと比較され得る（１２０８）。上述したように、図４におけるコンパレータ１１０などのコンパレータが、この比較のために用いられ得る。
【0057】
出力信号は、その後、位相値パラメータにより特定される位相量、入力クロックからオフセットされた出力信号を生成するため、電圧ランプが基準電圧に等しいときに一度アサートされ得る（１２１０）。
【0058】
更に詳細に上述したように、別の時間期間の間第２のコンデンサを充電するように構成される電流源により、基準電圧が生成され得る（１２１２）。第２のコンデンサは、各補間サイクルの終わりにリセットされ得る。このようにして、ミスマッチによって生じるプロセス変動がなくなるように、ＰＩ回路の残りと同じ状況下で基準電圧が生成され得る。
【0059】
他の実施例
再び図４を参照すると、別の例示の実施例において、電流源４０１は（α）Ｉ０の値を有し得、電流源４０２は（ｌ－α）Ｉ０の値を有し得る。
再び図４を参照すると、別の例示の実施例において、電流源４０１は（α）Ｉ０の値を有し得、電流源４０２は（ｌ－α）Ｉ０の値を有し得る。
【0060】
別の実施例において、電流源４０１は、パラメータαに比例する電流値を有し得、電流源４０２はＩ１の定電流値を有し得る。この場合、固定傾斜のランプ電圧が、サンプル期間５０２の間、電流源４０２のみにより生成されるように、電流源４０１からの電流は、時間期間５０２の間、抵抗器Ｒ１に向けられ得る。
【0061】
別の実施例において、電流源の種々の組み合わせが、第１の時間期間の間、要求される位相シフト量に比例する電圧傾斜を生成し、サンプリング時間期間の間、固定傾斜を有する付加的な電圧傾斜を生成するように構成され得る。
【0062】
種々の実施例において、ランプコンデンサは、ディスクリートコンデンサ、ＭＯＳデバイス、複数のデバイスなどとして実装され得る。
【0063】
別の実施例において、位相シフトを判定するための２ステップランプ信号が、誘導性デバイスを用いる２ステップランプを有する電流を生成することなど、デバイス特性の別のタイプを用いて生成され得る。
【0064】
本願において分数周波数クロック生成器システムが記載されているが、他のシステムが、例えば、ＳｅｒＤｅｓインタフェースのためのクロック回復、ＰＬＬの周波数制御などの機能に対して、本明細書に開示する高線形性位相補間器を具現化し得る。
【0065】
本記載において、用語「結合する」及びその派生語は、間接的、直接的、光学的、及び／又はワイヤレス電気的接続を意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、そのような接続は、直接的な電気的接続を介して、他のデバイス又は接続を介する間接的な電気的接続を介して、光学的電気的接続を介して、及び／又は、ワイヤレス電気的接続を介してなされ得る。
【0066】
方法ステップは、本明細書では順次図示され及び／又は説明され得るが、示された及び／又は説明された工程の一つ又は複数が、省かれ得、反復され得、同時に実施され得、及び／又は異なる順で実施され得る。
【0067】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【手続補正書】
【提出日】2022-09-06
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、
第１の電流出力を有する第１の電流源であって、前記第１の電流出力に第１の電流を提供するように構成される、前記第１の電流源と、
第２の電流出力を有する第２の電流源であって、前記第２の電流出力に第２の電流を提供するように構成される、前記第２の電流源と、
電力端子に結合される第１のキャパシタ端子と第２のキャパシタ端子とを有する第１のキャパシタと、
第１のスイッチ制御入力を有する第１のスイッチであって、前記第１の電流出力と前記第２のキャパシタ端子との間に結合される、前記第１のスイッチと、
第２のスイッチ制御入力を有する第２のスイッチであって、前記第２の電流出力と前記第２のキャパシタ端子との間に結合される、前記第２のスイッチと、
クロック入力と、前記第１のスイッチ制御入力に結合される第１のスイッチ制御出力と、前記第２のスイッチ制御入力に結合される第２のスイッチ制御出力とを有するクロック分周器回路であって、
前記クロック入力において入力クロック信号を受信し、
前記入力クロック信号の状態に応答して第１の期間と第２の期間と第３の期間とを決定し、
前記第１の期間に前記第１のスイッチをイネーブルして前記第２のスイッチをディセーブルし、
前記第２の期間に前記第１及び第２のスイッチをイネーブルし、
前記第３の期間に前記第１のスイッチをディセーブルする、
ように構成される、前記クロック分周器回路と、
前記第２のキャパシタ端子に結合されるランプ入力と、基準入力と、クロック出力とを有するクロック生成回路であって、前記第１のランプ入力に結合される第１の比較器入力と、前記基準入力に結合される第２の比較器入力と、前記クロック出力に結合される比較器出力とを有する比較器を含み、前記入力クロック信号からの位相シフトを有する出力クロック信号を提供するように構成され、前記位相シフトの量が前記第１の電流と前記第２の電流とに基づく、前記クロック生成回路と、
を含む、装置。
第１の電流出力を有する第１の電流源であって、前記第１の電流出力に第１の電流を提供するように構成される、前記第１の電流源と、
第２の電流出力を有する第２の電流源であって、前記第２の電流出力に第２の電流を提供するように構成される、前記第２の電流源と、
電力端子に結合される第１のキャパシタ端子と第２のキャパシタ端子とを有する第１のキャパシタと、
第１のスイッチ制御入力を有する第１のスイッチであって、前記第１の電流出力と前記第２のキャパシタ端子との間に結合される、前記第１のスイッチと、
第２のスイッチ制御入力を有する第２のスイッチであって、前記第２の電流出力と前記第２のキャパシタ端子との間に結合される、前記第２のスイッチと、
クロック入力と、前記第１のスイッチ制御入力に結合される第１のスイッチ制御出力と、前記第２のスイッチ制御入力に結合される第２のスイッチ制御出力とを有するクロック分周器回路であって、
前記クロック入力において入力クロック信号を受信し、
前記入力クロック信号の状態に応答して第１の期間と第２の期間と第３の期間とを決定し、
前記第１の期間に前記第１のスイッチをイネーブルして前記第２のスイッチをディセーブルし、
前記第２の期間に前記第１及び第２のスイッチをイネーブルし、
前記第３の期間に前記第１のスイッチをディセーブルする、
ように構成される、前記クロック分周器回路と、
前記第２のキャパシタ端子に結合されるランプ入力と、基準入力と、クロック出力とを有するクロック生成回路であって、前記第１のランプ入力に結合される第１の比較器入力と、前記基準入力に結合される第２の比較器入力と、前記クロック出力に結合される比較器出力とを有する比較器を含み、前記入力クロック信号からの位相シフトを有する出力クロック信号を提供するように構成され、前記位相シフトの量が前記第１の電流と前記第２の電流とに基づく、前記クロック生成回路と、
を含む、装置。
【請求項2】
請求項１に記載の装置であって、
前記位相シフトの量と前記第１の電流と前記第２の電流とが調整可能であり、
前記位相シフトの量の範囲が前記入力クロック信号のサイクル期間内である、装置。
前記位相シフトの量と前記第１の電流と前記第２の電流とが調整可能であり、
前記位相シフトの量の範囲が前記入力クロック信号のサイクル期間内である、装置。
【請求項3】
請求項１に記載の装置であって、
前記クロック分周器回路が、前記第３の期間に前記第２のスイッチをイネーブルするように更に構成される、装置。
前記クロック分周器回路が、前記第３の期間に前記第２のスイッチをイネーブルするように更に構成される、装置。
【請求項4】
請求項１に記載の装置であって、
前記第１の期間が前記入力クロック信号の第１のサイクル期間であり、前記第２の期間が前記入力クロック信号の第２のサイクル期間であり、前記第３の期間が前記入力クロックの第３のサイクル期間である、装置。
前記第１の期間が前記入力クロック信号の第１のサイクル期間であり、前記第２の期間が前記入力クロック信号の第２のサイクル期間であり、前記第３の期間が前記入力クロックの第３のサイクル期間である、装置。
【請求項5】
請求項１に記載の装置であって、
前記基準入力に結合される基準出力を有する基準生成器であって、
前記第１及び第２の期間に前記基準出力に第１の基準電圧を提供し、
前記第２の期間の後に前記基準出力に第２の基準電圧を提供する、
ように構成される、前記基準生成器を更に含み、
前記クロック生成回路が、
前記第２のキャパシタ端子における第１の電圧と前記第１の基準電圧との間の第１の比較に応答して前記出力クロック信号の第１のエッジを生成し、
前記第２のキャパシタ端子における前記第１の電圧と前記第２の基準電圧との間の第２の比較に応答して前記出力クロック信号の第２のエッジを生成する、
ように更に構成される、装置。
前記基準入力に結合される基準出力を有する基準生成器であって、
前記第１及び第２の期間に前記基準出力に第１の基準電圧を提供し、
前記第２の期間の後に前記基準出力に第２の基準電圧を提供する、
ように構成される、前記基準生成器を更に含み、
前記クロック生成回路が、
前記第２のキャパシタ端子における第１の電圧と前記第１の基準電圧との間の第１の比較に応答して前記出力クロック信号の第１のエッジを生成し、
前記第２のキャパシタ端子における前記第１の電圧と前記第２の基準電圧との間の第２の比較に応答して前記出力クロック信号の第２のエッジを生成する、
ように更に構成される、装置。
【請求項6】
請求項５に記載の装置であって、
第３のスイッチ制御入力を有する第３のスイッチであって、前記第２の電流端子と前記電力端子との間に結合される、前記第３のスイッチを更に含み、
前記クロック分周器回路が、前記第３のスイッチ制御入力に結合される第３のスイッチ制御出力を更に有し、
前記クロック分周器回路が、前記第１、第２及び第３の期間に前記第３のスイッチをディセールブし、前記第３の期間の後に前記第３のスイッチをイネーブルするように更に構成される、装置。
第３のスイッチ制御入力を有する第３のスイッチであって、前記第２の電流端子と前記電力端子との間に結合される、前記第３のスイッチを更に含み、
前記クロック分周器回路が、前記第３のスイッチ制御入力に結合される第３のスイッチ制御出力を更に有し、
前記クロック分周器回路が、前記第１、第２及び第３の期間に前記第３のスイッチをディセールブし、前記第３の期間の後に前記第３のスイッチをイネーブルするように更に構成される、装置。
【請求項7】
請求項１に記載の装置であって、
第１の電流制御出力と第２の電流制御出力とを有するデジタル制御回路であって、前記第１の電流制御出力に第１の電流制御信号を提供し、前記第２の電流制御出力に第２の電流制御信号を提供するように構成される、前記デジタル制御回路を更に含み、
前記第１の電流源が、前記第１の電流制御出力に結合される第１の電流制御入力を更に有し、前記第１の電流源が、前記第１の電流制御信号に応答して前記第１の電流出力に第１の電流を提供するように構成され、
前記第２の電流源が、前記第２の電流制御出力に結合される第２の電流制御入力を更に有し、前記第２の電流源が、前記第２の電流制御信号に応答して前記第２の電流出力に第２の電流を提供するように構成される、装置。
第１の電流制御出力と第２の電流制御出力とを有するデジタル制御回路であって、前記第１の電流制御出力に第１の電流制御信号を提供し、前記第２の電流制御出力に第２の電流制御信号を提供するように構成される、前記デジタル制御回路を更に含み、
前記第１の電流源が、前記第１の電流制御出力に結合される第１の電流制御入力を更に有し、前記第１の電流源が、前記第１の電流制御信号に応答して前記第１の電流出力に第１の電流を提供するように構成され、
前記第２の電流源が、前記第２の電流制御出力に結合される第２の電流制御入力を更に有し、前記第２の電流源が、前記第２の電流制御信号に応答して前記第２の電流出力に第２の電流を提供するように構成される、装置。
【請求項8】
請求項７に記載の装置であって、
前記第２の電流制御信号が、前記位相シフトの量と前記入力クロック信号のサイクル期間との間の第１の割合を表し、
前記第１の電流制御信号が第２の割合を表し、前記第１及び第２の割合の和が１に等しい、装置。
前記第２の電流制御信号が、前記位相シフトの量と前記入力クロック信号のサイクル期間との間の第１の割合を表し、
前記第１の電流制御信号が第２の割合を表し、前記第１及び第２の割合の和が１に等しい、装置。
【請求項9】
請求項７に記載の装置であって、
前記第２の電流制御信号が、前記位相シフトの量と前記入力クロック信号のサイクル期間との間の第１の割合を表し、
前記第１の電流制御信号が第２の割合を表し、前記第１の及び第２の割合の和が１／２に等しい、装置。
前記第２の電流制御信号が、前記位相シフトの量と前記入力クロック信号のサイクル期間との間の第１の割合を表し、
前記第１の電流制御信号が第２の割合を表し、前記第１の及び第２の割合の和が１／２に等しい、装置。
【請求項10】
請求項９に記載の装置であって、
第３の電流出力を有する第３の電流源であって、前記第３の電流出力に第３の電流を提供するように構成される、前記第３の電流源と、
第４の電流出力を有する第４の電流源であって、前記第４の電流出力に前記第３の電流と等しい第４の電流を提供するように構成される、前記第４の電流源と、
を更に含み、
前記第１のスイッチが、前記第３の電流出力と前記第２のキャパシタ端子との間に更に結合され、
前記第２のスイッチが、前記第４の電流出力と前記第２の電流端子との間に更に結合される、装置。
第３の電流出力を有する第３の電流源であって、前記第３の電流出力に第３の電流を提供するように構成される、前記第３の電流源と、
第４の電流出力を有する第４の電流源であって、前記第４の電流出力に前記第３の電流と等しい第４の電流を提供するように構成される、前記第４の電流源と、
を更に含み、
前記第１のスイッチが、前記第３の電流出力と前記第２のキャパシタ端子との間に更に結合され、
前記第２のスイッチが、前記第４の電流出力と前記第２の電流端子との間に更に結合される、装置。
【請求項11】
請求項１０に記載の装置であって、
前記クロック分周器回路が、前記第３の期間に前記第２のスイッチをディセーブルするように更に構成される、装置。
前記クロック分周器回路が、前記第３の期間に前記第２のスイッチをディセーブルするように更に構成される、装置。
【請求項12】
請求項１に記載の装置であって、
第３のスイッチ制御入力を有する第３のスイッチであって、前記第１の電流出力と前記電力端子との間に結合される、前記第３のスイッチと、
第４のスイッチ制御入力を有する第４のスイッチであって、前記第２の電流出力と前記電力端子との間に結合される、前記第４のスッチと、
を更に含む、装置。
第３のスイッチ制御入力を有する第３のスイッチであって、前記第１の電流出力と前記電力端子との間に結合される、前記第３のスイッチと、
第４のスイッチ制御入力を有する第４のスイッチであって、前記第２の電流出力と前記電力端子との間に結合される、前記第４のスッチと、
を更に含む、装置。
【請求項13】
請求項１２に記載の装置であって、
第３の電流出力を有する第３の電流源と、
前記電力端子に結合される第３のキャパシタ端子と前記基準入力に結合される第４のキャパシタ端子とを有する第２のキャパシタと、
第６のスイッチ制御入力を有する第６のスイッチであって、前記第３の電流出力と前記第４のキャパシタ端子との間に結合される、前記第６のスイッチと、
第７のスイッチ制御入力を有する第７のスイッチであって、前記第３及び第４のキャパシタ端子の間に結合される、前記第７のスイッチと、
を更に含む、装置。
第３の電流出力を有する第３の電流源と、
前記電力端子に結合される第３のキャパシタ端子と前記基準入力に結合される第４のキャパシタ端子とを有する第２のキャパシタと、
第６のスイッチ制御入力を有する第６のスイッチであって、前記第３の電流出力と前記第４のキャパシタ端子との間に結合される、前記第６のスイッチと、
第７のスイッチ制御入力を有する第７のスイッチであって、前記第３及び第４のキャパシタ端子の間に結合される、前記第７のスイッチと、
を更に含む、装置。
【請求項14】
請求項１３に記載の装置であって、
前記クロック分周器回路が、前記第３、第４、第５、第６及び第７のスイッチのそれぞれの前記第３、第４、第５、第６及び第７のスイッチ制御入力に結合される第３、第４、第５、第６及び第７のスイッチ制御出力を更に有し、
前記クロック分周器回路が、
前記第１の期間において、前記第３のスイッチをディセーブルし、前記第４のスイッチをイネーブルし、前記第５のスイッチをイネーブルし、前記第６及び第７のスイッチをディセーブルし、
前記第２の期間において、前記第３及び第４のスイッチをディセーブルし、前記第５のスイッチをイネーブルし、前記第６及び第７のスイッチをディセーブルし、
前記第３の期間において、前記第３のスイッチをイネーブルし、前記第５のスイッチをイネーブルし、前記第６のスイッチをディセーブルし、前記第７のスイッチをイネーブルし、
前記第３の期間の後に、前記第３のスイッチをイネーブルし、前記第５のスイッチをディセールブし、前記第６のスイッチをイネーブルし、前記第７のスイッチをディセーブルする、
ように更に構成される、装置。
前記クロック分周器回路が、前記第３、第４、第５、第６及び第７のスイッチのそれぞれの前記第３、第４、第５、第６及び第７のスイッチ制御入力に結合される第３、第４、第５、第６及び第７のスイッチ制御出力を更に有し、
前記クロック分周器回路が、
前記第１の期間において、前記第３のスイッチをディセーブルし、前記第４のスイッチをイネーブルし、前記第５のスイッチをイネーブルし、前記第６及び第７のスイッチをディセーブルし、
前記第２の期間において、前記第３及び第４のスイッチをディセーブルし、前記第５のスイッチをイネーブルし、前記第６及び第７のスイッチをディセーブルし、
前記第３の期間において、前記第３のスイッチをイネーブルし、前記第５のスイッチをイネーブルし、前記第６のスイッチをディセーブルし、前記第７のスイッチをイネーブルし、
前記第３の期間の後に、前記第３のスイッチをイネーブルし、前記第５のスイッチをディセールブし、前記第６のスイッチをイネーブルし、前記第７のスイッチをディセーブルする、
ように更に構成される、装置。
【請求項15】
請求項１に記載の装置であって、
前記第２の電流出力と前記電力端子との間に直列に結合される第３及び第４のスイッチを更に含む、装置。
前記第２の電流出力と前記電力端子との間に直列に結合される第３及び第４のスイッチを更に含む、装置。
【請求項16】
請求項１５に記載の装置であって、
前記電力端子に結合される第３のキャパシタ端子と前記基準入力に結合される第４のキャパシタ端子とを有する第２のキャパシタと、
前記第２の電流出力と前記第４のキャパシタ端子との間に結合される第５のスイッチと、
前記第１の電流出力と前記第４のキャパシタ端子との間に結合される第６のスイッチと、
前記第１の電流出力と前記電力端子との間に直列に結合される第７及び第８のスイッチと、
を更に含む、装置。
前記電力端子に結合される第３のキャパシタ端子と前記基準入力に結合される第４のキャパシタ端子とを有する第２のキャパシタと、
前記第２の電流出力と前記第４のキャパシタ端子との間に結合される第５のスイッチと、
前記第１の電流出力と前記第４のキャパシタ端子との間に結合される第６のスイッチと、
前記第１の電流出力と前記電力端子との間に直列に結合される第７及び第８のスイッチと、
を更に含む、装置。
【請求項17】
請求項１６に記載の装置であって、
前記第３、第４、第５、第６、第７及び第８のスイッチが、それぞれ、第３、第４、第５、第６、第７及び第８のスイッチ制御入力を有し、
前記クロック分周器回路が、
前記第１の期間の前の第４の期間において、前記第１及び第２のスイッチをディセーブルし、前記第３、第４、第５、第６、第７及び第８のスイッチをイネーブルし、
前記第１の期間において、前記第１のスイッチをイネーブルし、前記第２のスイッチをディセーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチの少なくとも１つをディセーブルし、
前記第２の期間において、前記第１及び第２のスイッチをイネーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチの少なくとも１つをディセーブルし、
前記第３の期間において、前記第１のスイッチをディセーブルし、前記第２のスイッチをイネーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチをイネーブルする、
ように更に構成される、装置。
前記第３、第４、第５、第６、第７及び第８のスイッチが、それぞれ、第３、第４、第５、第６、第７及び第８のスイッチ制御入力を有し、
前記クロック分周器回路が、
前記第１の期間の前の第４の期間において、前記第１及び第２のスイッチをディセーブルし、前記第３、第４、第５、第６、第７及び第８のスイッチをイネーブルし、
前記第１の期間において、前記第１のスイッチをイネーブルし、前記第２のスイッチをディセーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチの少なくとも１つをディセーブルし、
前記第２の期間において、前記第１及び第２のスイッチをイネーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチの少なくとも１つをディセーブルし、
前記第３の期間において、前記第１のスイッチをディセーブルし、前記第２のスイッチをイネーブルし、前記第３及び第４のスイッチの少なくとも１つをディセーブルし、前記第５及び第６のスイッチをディセーブルし、前記第７及び第８のスイッチをイネーブルする、
ように更に構成される、装置。