(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022163385
(43)【公開日】2022-10-26
(54)【発明の名称】半導体デバイス及び半導体デバイスの製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20221019BHJP
H01L 21/8234 20060101ALI20221019BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301D
H01L29/78 301S
H01L27/088 C
H01L27/088 B
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021068262
(22)【出願日】2021-04-14
(71)【出願人】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】110001210
【氏名又は名称】弁理士法人ＹＫＩ国際特許事務所
(72)【発明者】
【氏名】田矢 真敏
(72)【発明者】
【氏名】石田 浩
(72)【発明者】
【氏名】熊谷 裕弘
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AA05
5F048AB10
5F048AC01
5F048BA01
5F048BB03
5F048BB05
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5F048BG13
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5F140AA25
5F140AB01
5F140AC21
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5F140BD05
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5F140BD09
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5F140BD19
5F140BE07
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5F140BF04
5F140BF05
5F140BF08
5F140BF11
5F140BF14
5F140BF15
5F140BF18
5F140BG12
5F140BG28
5F140BH17
5F140BH30
5F140CB04
5F140CB07
5F140CB08
5F140CE07
5F140CF00
(57)【要約】
【課題】高耐圧電界効果トランジスタ（ＨＶＭＯＳ）を含む半導体デバイスの特性を向上させる。
【解決手段】基板１０と基板１０内においてソース領域１６ｂ及びドレイン領域１８と基板１０上に形成され厚さが６０ｎｍ以上であるゲート絶縁層２６とゲート絶縁層２６上に形成されたゲート電極２８とを備え、ドレイン領域１８はソース領域１６ｂよりゲート電極２８から離れた位置に配置され、ゲート電極２８に対してソース領域１６ｂとドレイン領域１８が非対称とされているＨＶＭＯＳであり、ゲート絶縁層２６は、ソース領域１６ｂ側においてゲート電極２８よりもマージン距離Ｘ１だけ拡げられた拡張絶縁領域を有し、ソース領域１６ｂからゲート電極２８の間には拡張絶縁領域以外の絶縁領域を有さず、ソース領域１６ｂからゲート絶縁層２６の拡張絶縁領域下を介してゲート電極２８下の基板１０内の領域まで延設された拡張ソース領域１６ａを有する構成とする。
【選択図】図１
【解決手段】基板１０と基板１０内においてソース領域１６ｂ及びドレイン領域１８と基板１０上に形成され厚さが６０ｎｍ以上であるゲート絶縁層２６とゲート絶縁層２６上に形成されたゲート電極２８とを備え、ドレイン領域１８はソース領域１６ｂよりゲート電極２８から離れた位置に配置され、ゲート電極２８に対してソース領域１６ｂとドレイン領域１８が非対称とされているＨＶＭＯＳであり、ゲート絶縁層２６は、ソース領域１６ｂ側においてゲート電極２８よりもマージン距離Ｘ１だけ拡げられた拡張絶縁領域を有し、ソース領域１６ｂからゲート電極２８の間には拡張絶縁領域以外の絶縁領域を有さず、ソース領域１６ｂからゲート絶縁層２６の拡張絶縁領域下を介してゲート電極２８下の基板１０内の領域まで延設された拡張ソース領域１６ａを有する構成とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型であるソース領域及びドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上であるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
を備え、
前記ドレイン領域は前記ソース領域より前記ゲート電極から離れた位置に配置され、前記ゲート電極に対して前記ソース領域と前記ドレイン領域が非対称とされている非対称電界効果トランジスタであり、
前記ゲート絶縁層は、前記ソース領域側において前記ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記ソース領域から前記ゲート絶縁層の前記拡張絶縁領域下を介して前記ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有することを特徴とする半導体デバイス。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型であるソース領域及びドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上であるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
を備え、
前記ドレイン領域は前記ソース領域より前記ゲート電極から離れた位置に配置され、前記ゲート電極に対して前記ソース領域と前記ドレイン領域が非対称とされている非対称電界効果トランジスタであり、
前記ゲート絶縁層は、前記ソース領域側において前記ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記ソース領域から前記ゲート絶縁層の前記拡張絶縁領域下を介して前記ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有することを特徴とする半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、
前記基板内において前記第２導電型であるドリフト領域が形成され、
前記ドレイン領域は、前記ドリフト領域内に配置され、
前記拡張ソース領域は、前記基板の表面から前記ドリフト領域よりも浅いことを特徴とする半導体デバイス。
前記基板内において前記第２導電型であるドリフト領域が形成され、
前記ドレイン領域は、前記ドリフト領域内に配置され、
前記拡張ソース領域は、前記基板の表面から前記ドリフト領域よりも浅いことを特徴とする半導体デバイス。
【請求項3】
請求項１又は２に記載の半導体デバイスであって、
前記ゲート絶縁層と前記ゲート電極が重なり合った領域から前記ドレイン領域の前記ゲート電極側の端部又はその近傍に亘って前記基板内に形成された絶縁領域を有することを特徴とする半導体デバイス。
前記ゲート絶縁層と前記ゲート電極が重なり合った領域から前記ドレイン領域の前記ゲート電極側の端部又はその近傍に亘って前記基板内に形成された絶縁領域を有することを特徴とする半導体デバイス。
【請求項4】
請求項１～３のいずれか１項に記載の半導体デバイスであって、
前記ゲート絶縁層の厚さは、１００ｎｍ以下であることを特徴とする半導体デバイス。
前記ゲート絶縁層の厚さは、１００ｎｍ以下であることを特徴とする半導体デバイス。
【請求項5】
請求項１～４のいずれか１項に記載の半導体デバイスであって、
前記拡張ソース領域は、前記基板内に形成された前記第１導電型のウェル領域内に形成され、
前記ソース領域は、前記拡張ソース領域内に形成されていることを特徴とする半導体デバイス。
前記拡張ソース領域は、前記基板内に形成された前記第１導電型のウェル領域内に形成され、
前記ソース領域は、前記拡張ソース領域内に形成されていることを特徴とする半導体デバイス。
【請求項6】
請求項１～５のいずれか１項に記載の半導体デバイスであって、
前記非対称電界効果トランジスタの動作電圧は２５Ｖ以上４０Ｖ以下であることを特徴とする半導体デバイス。
前記非対称電界効果トランジスタの動作電圧は２５Ｖ以上４０Ｖ以下であることを特徴とする半導体デバイス。
【請求項7】
請求項１～６のいずれか１項に記載の半導体デバイスであって、
前記基板を共通として、前記非対称電界効果トランジスタの前記ゲート絶縁層の厚さより薄い第２のゲート絶縁層を有する電界効果トランジスタであって、当該電界効果トランジスタを構成する前記第２のゲート電極に対して第２のソース領域及び第２のドレイン領域が対称となるように配置された対称電界効果トランジスタを含むことを特徴とする半導体デバイス。
前記基板を共通として、前記非対称電界効果トランジスタの前記ゲート絶縁層の厚さより薄い第２のゲート絶縁層を有する電界効果トランジスタであって、当該電界効果トランジスタを構成する前記第２のゲート電極に対して第２のソース領域及び第２のドレイン領域が対称となるように配置された対称電界効果トランジスタを含むことを特徴とする半導体デバイス。
【請求項8】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタは、ゲート長が１００ｎｍ以下であることを特徴とする半導体デバイス。
前記対称電界効果トランジスタは、ゲート長が１００ｎｍ以下であることを特徴とする半導体デバイス。
【請求項9】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタは、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイス。
前記対称電界効果トランジスタは、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイス。
【請求項10】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタとして、
ゲート長が１００ｎｍ以下である第１の電界効果トランジスタと、
ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下である第２の電界効果トランジスタと、
を含むことを特徴とする半導体デバイス。
前記対称電界効果トランジスタとして、
ゲート長が１００ｎｍ以下である第１の電界効果トランジスタと、
ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下である第２の電界効果トランジスタと、
を含むことを特徴とする半導体デバイス。
【請求項11】
半導体デバイスの製造方法であって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、
前記基板内において第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記第２ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、
前記基板内において第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記第２ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項12】
半導体デバイスの製造方法であって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、
前記基板内において前記第２導電型であるウェル領域と、
前記ウェル領域内において前記第１導電型の第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記ウェル領域を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、
前記基板内において前記第２導電型であるウェル領域と、
前記ウェル領域内において前記第１導電型の第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記ウェル領域を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項13】
請求項１１又は１２に記載の半導体デバイスの製造方法であって、
前記半導体デバイスは、さらに、
前記基板内において第３ソース領域及び第３ドレイン領域と、
前記基板上に形成された第３ゲート絶縁層と、
前記第３ゲート絶縁層上に形成された第３ゲート電極と、
を備え、前記第２電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第２電界効果トランジスタよりも低い動作電圧を有する第３電界効果トランジスタを含み、
前記第１ソース領域の少なくとも一部と前記第３ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
前記半導体デバイスは、さらに、
前記基板内において第３ソース領域及び第３ドレイン領域と、
前記基板上に形成された第３ゲート絶縁層と、
前記第３ゲート絶縁層上に形成された第３ゲート電極と、
を備え、前記第２電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第２電界効果トランジスタよりも低い動作電圧を有する第３電界効果トランジスタを含み、
前記第１ソース領域の少なくとも一部と前記第３ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項14】
請求項１３に記載の半導体デバイスの製造方法であって、
前記第３電界効果トランジスタのゲート長は１００ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
前記第３電界効果トランジスタのゲート長は１００ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
【請求項15】
請求項１１～１４のいずれか１項に記載の半導体デバイスの製造方法であって、
前記第１ゲート絶縁層の厚さは、６０ｎｍ以上１００ｎｍ以下であり、
前記第２ゲート絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
前記第１ゲート絶縁層の厚さは、６０ｎｍ以上１００ｎｍ以下であり、
前記第２ゲート絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス及び半導体デバイスの製造方法に関する。
【背景技術】
【0002】
小型のパネルディスプレイのドライバＩＣでは、動作電圧が２５Ｖ～４０Ｖ程度の非対称高耐圧電界効果トランジスタ（ＨＶＭＯＳ：High Voltage Metal Oxide Semiconductor）が必要とされている。
【0003】
図１４に、従来の非対称ＨＶＭＯＳ２００の構造の断面図を示す。図１４では、例として、Ｎ型の非対称ＨＶＮＭＯＳを示している。非対称ＨＶＭＯＳ２００は、Ｐ型の半導体基板１０、Ｎ型のドリフト領域１２、Ｐ型のガードリング領域１４、高濃度Ｎ型のソース領域１６、高濃度Ｎ型のドレイン領域１８、高濃度Ｐ型のタップ領域２０、絶縁領域２２、絶縁領域２４、ゲート絶縁層２６及びポリシリコン等のゲート電極２８を含んで構成される。非対称ＨＶＭＯＳ２００では、６０ｎｍ～１００ｎｍの比較的厚いゲート絶縁層２６が形成される。ゲート絶縁層２６の面積はその上に形成されるゲート電極２８の面積よりも大きく、ゲート絶縁層２６のソース領域１６側の端部はゲート電極２８を越えて０．１μｍ～０．２μｍほどの距離Ｘ１だけソース領域１６に向けて横方向に延設される。非対称ＨＶＭＯＳ２００では、ソース領域１６がゲート絶縁層２６を超えてゲート電極２８の領域下まで伸びており、ゲート電極２８のソース領域１６側の端部からドリフト領域１２内に形成された絶縁領域２２の端部までがチャネル領域Ｃとなる。すなわち、ソース領域１６がチャネル領域Ｃまで直接延設されている。
【0004】
現在のチップ設計では、図１５に示すように、高耐圧のＨＶＭＯＳと低耐圧の電界効果トランジスタ（ＬＶＭＯＳ：Low Voltage Metal Oxide Semiconductor）は同じ半導体基板１０に統合されることが多い。なお、図１５では、ＨＶＭＯＳについて本願において重要であるソース領域１６側の構造のみを示している。
【0005】
ＬＶＭＯＳは、Ｐ型のウェル領域３０内に形成された高濃度Ｎ型のソース領域３２及びドレイン領域３４、ソース領域３２及びドレイン領域３４から拡がった低濃度Ｎ型の拡張領域３６、ソース領域３２からドレイン領域３４に跨がって形成されたゲート絶縁層３８、ゲート絶縁層３８上に形成されたポリシリコン等のゲート電極４０から構成される。ＬＶＭＯＳは、絶縁領域２４によって半導体基板１０上の他の素子から絶縁される。
【0006】
ＨＶＭＯＳの高濃度Ｎ型のソース領域１６とＬＶＭＯＳの高濃度Ｎ型のソース領域３２／ドレイン領域３４は同じイオン注入プロセスによって形成される。すなわち、燐や砒素等のＮ型ドーパントをＨＶＭＯＳのソース領域１６及びドレイン領域１８にイオン注入すると同時にＬＶＭＯＳのソース領域３２及びドレイン領域３４にイオン注入する処理が行われる。ソース領域１６へのイオン注入は、ゲート電極２８からソース領域１６側へＸ１の距離だけ延設されたゲート絶縁層２６を突き抜けて基板１０に到達し、チャネル領域まで至るソース領域１６を形成することができる。
【0007】
特許文献１及び２には、対称型のＨＶＭＯＳを含む半導体デバイスが開示されている。当該文献では、同一基板上にゲート酸化膜の厚さを変えることによって高耐圧、中耐圧及び低耐圧の３つの異なる耐電圧を有するＭＯＳを形成する方法が開示されている。
【0008】
また、特許文献３には、非対称のソース領域及びドレイン領域を有するＨＶＮＭＯＳが開示されている。当該構成では、ソース領域にソース拡張領域が設けられている。当該構成では、高電圧領域と低電圧領域のソース拡張領域が同じイオン注入工程で形成される。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許公開第２００６／０９９７５３号公報
【特許文献2】米国特許公開第２００８／２９９７２９号公報
【特許文献3】特開２０１１－１０８７５８号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
ＨＶＭＯＳとＬＶＭＯＳとが同一の基板上に形成された半導体集積デバイスでは、ＬＶＭＯＳの要件に沿って注入条件が最適化される。組み合わせるＬＶＭＯＳの微細化が進むほど、ゲート電極４０の幅が短く（例えば、１００ｎｍ未満）、高濃度Ｎ型のソース領域３２やドレイン領域３４の接合深さが浅くなるように製造される。そのためにはソース領域３２やドレイン領域３４を形成するためのドーパントのイオン注入エネルギーを下げる必要がある。その結果、ＨＶＭＯＳのソース領域１６に対して同時にドーパントのイオン注入を行おうとすると、イオン注入エネルギーがＨＶＭＯＳのゲート絶縁層２６のソース領域１６側において距離Ｘ１を超えて拡がることが困難になる。その結果、ＨＶＮＭＯＳのソース領域１６とゲート電極２８下に形成されたチャネル領域Ｃとの間にギャップが生ずるおそれがある。このギャップは、ＨＶＭＯＳにおいて閾値電圧Ｖｔｈを高くし、動作電流Ｉｄを低下させる原因になり、ＨＶＭＯＳの動作性能を低下させる可能性がある。
【0011】
特許文献１及び２に開示されている構成は、対称構造のＨＶＭＯＳである。対称構造のＨＶＭＯＳではソース領域とドレイン領域の下に形成された低濃度ドープ領域は主に電界を緩和するために使用され、動作電圧に応じた適切な幅が必要である。したがって、本願発明における非対称構造のＨＶＮＭＯＳとは異なる。具体的には、非対称構造のＨＶＮＭＯＳでは、ソース領域１６とガードリング領域１４の電圧は同じであり、電界を緩和するためのＬＤＤ領域は必要ない。
【0012】
また、特許文献３では、高電圧領域のゲート絶縁層は低電圧領域のゲート絶縁層と同じくらい薄い（約７ｎｍ）構成とされており、ゲート絶縁層の端部はゲート電極を超えるまで横方向に延設されていない。これに対して、本願発明の対象としている非対称構造のＨＶＭＯＳは、ＬＶＭＯＳとは異なるゲート絶縁層の厚さを有し、ＨＶＭＯＳのゲート絶縁層の端部はゲート電極を越えて横方向に延設される構成を有する。
【0013】
以上のように、特許文献１～３に開示された半導体デバイスの構造は、本願が対象とするＨＶＭＯＳを含む半導体デバイスとは異なる構造を有するものであり、本願が対象とするＨＶＭＯＳを含む半導体デバイスに適用できるものではない。
【課題を解決するための手段】
【0014】
本発明の１つの態様は、半導体デバイスであって、第１導電型の半導体の基板と、前記基板内において前記第１導電型と反対の第２導電型であるソース領域及びドレイン領域と、前記基板上に形成され、厚さが６０ｎｍ以上であるゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備え、前記ドレイン領域は前記ソース領域より前記ゲート電極から離れた位置に配置され、前記ゲート電極に対して前記ソース領域と前記ドレイン領域が非対称とされている非対称電界効果トランジスタであり、前記ゲート絶縁層は、前記ソース領域側において前記ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、前記ソース領域から前記ゲート絶縁層の前記拡張絶縁領域下を介して前記ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有することを特徴とする半導体デバイスである。
【0015】
ここで、前記基板内において前記第２導電型であるドリフト領域が形成され、前記ドレイン領域は、前記ドリフト領域内に配置され、前記拡張ソース領域は、前記基板の表面から前記ドリフト領域よりも浅いことが好適である。
【0016】
また、前記ゲート絶縁層と前記ゲート電極が重なり合った領域から前記ドレイン領域の前記ゲート電極側の端部又はその近傍に亘って前記基板内に形成された絶縁領域を有することが好適である。
【0017】
また、前記ゲート絶縁層の厚さは、１００ｎｍ以下であることが好適である。
【0018】
また、前記拡張ソース領域は、前記基板内に形成された前記第１導電型のウェル領域内に形成され、前記ソース領域は、前記拡張ソース領域内に形成されていることが好適である。
【0019】
また、前記非対称電界効果トランジスタの動作電圧は２５Ｖ以上４０Ｖ以下であることが好適である。
【0020】
また、前記基板を共通として、前記非対称電界効果トランジスタの前記ゲート絶縁層の厚さより薄い第２のゲート絶縁層を有する電界効果トランジスタであって、当該電界効果トランジスタを構成する前記第２のゲート電極に対して第２のソース領域及び第２のドレイン領域が対称となるように配置された対称電界効果トランジスタを含むことが好適である。
【0021】
また、前記対称電界効果トランジスタは、ゲート長が１００ｎｍ以下であることが好適である。
【0022】
また、前記対称電界効果トランジスタは、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下であることが好適である。
【0023】
また、前記対称電界効果トランジスタとして、ゲート長が１００ｎｍ以下である第１の電界効果トランジスタと、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下である第２の電界効果トランジスタと、を含むことが好適である。
【0024】
本発明の別の態様は、第１導電型の半導体の基板と、前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成された第１ゲート電極と、を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、前記基板内において第２ソース領域及び第２ドレイン領域と、前記基板上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成された第２ゲート電極と、を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、を含む半導体デバイスの製造方法であり、前記拡張ソース領域と前記第２ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法である。
【0025】
本発明の別の態様は、半導体デバイスの製造方法であって、第１導電型の半導体の基板と、前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成された第１ゲート電極と、を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有する第１電界効果トランジスタと、前記基板内において前記第２導電型であるウェル領域と、前記ウェル領域内において前記第１導電型の第２ソース領域及び第２ドレイン領域と、前記基板上に形成された第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成された第２ゲート電極と、を備え、前記第１電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、を含む半導体デバイスの製造方法であり、前記拡張ソース領域と前記ウェル領域を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法である。
【0026】
ここで、前記半導体デバイスは、さらに、前記基板内において第３ソース領域及び第３ドレイン領域と、前記基板上に形成された第３ゲート絶縁層と、前記第３ゲート絶縁層上に形成された第３ゲート電極と、を備え、前記第２電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第２電界効果トランジスタよりも低い動作電圧を有する第３電界効果トランジスタを含み、前記第１ソース領域の少なくとも一部と前記第３ソース領域の少なくとも一部を同一の製造工程にて形成することが好適である。
【0027】
また、前記第３電界効果トランジスタのゲート長は１００ｎｍ以下であることが好適である。
【0028】
また、前記第１ゲート絶縁層の厚さは、６０ｎｍ以上１００ｎｍ以下であり、前記第２ゲート絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることが好適である。
【発明の効果】
【0029】
本発明によれば、高耐圧電界効果トランジスタ（ＨＶＭＯＳ）を含む半導体デバイスの特性を向上させることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
【図2】本発明の実施の形態における半導体デバイスの基本構成を示す平面模式図である。
【図3】本発明の実施の形態における半導体デバイスの基本構成における好適な寸法を示す図である。
【図4】本発明の実施の形態における半導体デバイスの基本構成を示す断面模式図である。
【図5】本発明の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。
【図6】本発明の実施の形態における半導体デバイスの基本構成の製造方法を示す図である。
【図7】本発明の実施の形態における半導体デバイスの変形例の構成を示す断面模式図する図である。
【図8】本発明の実施の形態における半導体デバイスの変形例の製造方法を示す図である。
【図9】本発明の実施の形態における半導体デバイスの変形例の製造方法を示す図である。
【図10】半導体デバイスのＨＶＭＯＳのソース領域における濃度プロファイルのシミュレーション結果を示す図である。
【図11】半導体デバイスのＨＶＭＯＳのソース領域における濃度プロファイルのシミュレーション結果を示す図である。
【図12】半導体デバイスのＨＶＭＯＳのソース－ゲート電圧Ｖｇｓに対するドレイン－ソース電流Ｉｄｓの関係を示すシミュレーション結果を示す図である。
【図13】半導体デバイスのＨＶＭＯＳのゲート絶縁層の膜厚に対する閾値電圧及びドレイン－ソース電流Ｉｄｓの関係を示すシミュレーション結果を示す図である。
【図14】従来の半導体デバイスの基本構成を示す断面模式図である。
【図15】従来の半導体デバイスの基本構成を示す断面模式図である。
【発明を実施するための形態】
【0031】
［基本構成］
図１は、本発明の実施の形態における半導体デバイス１００に含まれる非対称高耐圧電界効果トランジスタ（ＨＶＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳ）の基本構成の断面模式図を示す。図２は、ＨＶＭＯＳの基本構成の平面模式図を示す。ＨＶＭＯＳは、例えば、動作電圧が２５Ｖ以上４０Ｖ以下であることが好適である。ＨＶＭＯＳは、例えば、ディスプレイドライバに用いられる。図３は、ＨＶＭＯＳの各部の寸法を示す。
図１は、本発明の実施の形態における半導体デバイス１００に含まれる非対称高耐圧電界効果トランジスタ（ＨＶＭＯＳ：Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳ）の基本構成の断面模式図を示す。図２は、ＨＶＭＯＳの基本構成の平面模式図を示す。ＨＶＭＯＳは、例えば、動作電圧が２５Ｖ以上４０Ｖ以下であることが好適である。ＨＶＭＯＳは、例えば、ディスプレイドライバに用いられる。図３は、ＨＶＭＯＳの各部の寸法を示す。
【0032】
なお、図１及び図２は半導体デバイス１００に含まれるＨＶＭＯＳの基本構成を説明するための模式図であり、ＨＶＭＯＳを構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。また、図２では、説明を明確にするためにＨＶＭＯＳの構成の一部（主として絶縁体層）を除外して記載している。
【0033】
また、以下の説明において、各部の好適な寸法は、ＨＶＭＯＳの基本構成の断面模式図においてチャネルの移動方向に沿った長さ方向（Ｘ方向）及び膜厚方向（Ｚ方向）に沿った寸法を示す。なお、幅方向（Ｙ方向）に沿った寸法は、ＨＶＭＯＳにおいて必要とされる最大容量等に応じて適宜設定すればよい。
【0034】
ＨＶＭＯＳは、半導体基板１０、ドリフト領域１２、ガードリング領域１４、拡張ソース領域１６ａ、ソース領域１６ｂ、ドレイン領域１８、タップ領域２０、絶縁領域２２、絶縁領域２４、ゲート絶縁層２６及びゲート電極２８を含んで構成される。
【0035】
以下、半導体デバイス１００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳとして説明する。この場合、以下の説明において、第１導電型はｐ型であり、第１導電型の反対の第２導電型はｎ型である。ただし、半導体デバイス１００に含まれるＨＶＭＯＳは、ｎ型チャネルのＨＶＭＯＳに限定されるものではなく、ｐ型チャネルのＨＶＭＯＳとしてもよい。この場合、第１導電型はｎ型であり、第１導電型の反対の第２導電型はｐ型として読み替えればよい。
【0036】
半導体基板１０は、ＨＶＭＯＳが表面に形成される基板である。半導体基板１０は、例えばシリコン基板することができる。半導体基板１０は、第１導電型とする。
【0037】
ドリフト領域１２は、ＨＶＭＯＳの動作時において空乏層が形成されてキャリアがドリフトされる領域である。ドリフト領域１２は、第１導電型とは反対の第２導電型とする。ドリフト領域１２のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。ドリフト領域１２は、その一端がゲート電極２８下の中央付近であり、他端がゲート電極２８の端部から２．５μｍ以上４μｍ以下まで離れた位置とすることが好適である。
【0038】
ガードリング領域１４は、ＨＶＭＯＳのドリフト領域１２、ゲート絶縁層２６及びゲート電極２８を含むデバイス領域を取り囲み、他の素子からＨＶＭＯＳを分離するためのウェルである。ガードリング領域１４は、第１導電型とする。ガードリング領域１４のドーパント濃度は、１×１０１６／ｃｍ３以上５×１０１７／ｃｍ３以下とすることが好適である。また、拡張ソース領域１６ａ及びソース領域１６ｂが設けられる側のガードリング領域１４はゲート絶縁層２６及びゲート電極２８に重なり合う領域まで延設され、当該領域はＨＶＭＯＳの第１導電型のウェルとして機能する。
【0039】
拡張ソース領域１６ａ及びソース領域１６ｂは、ＨＶＭＯＳのソースとなる領域である。拡張ソース領域１６ａは、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。拡張ソース領域１６ａのドーパント濃度は、１×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下とすることが好適である。拡張ソース領域１６ａは、ガードリング領域１４内においてゲート絶縁層２６及びゲート電極２８に重畳した領域まで延設される。すなわち、拡張ソース領域１６ａは、ゲート電極２８下のチャネル領域Ｃに至るまで延設される。具体的には、拡張ソース領域１６ａは、０．０５μｍ以上０．１５μｍ以下の範囲においてゲート電極２８と重畳させることが好適である。また、拡張ソース領域１６ａは、半導体基板１０の表面からドリフト領域１２よりも浅い領域に形成される。
【0040】
ＨＶＭＯＳの拡張ソース領域１６ａは、ソース領域１６ｂとＨＶＭＯＳのチャネル領域Ｃとを繋ぐ領域として機能する。したがって、ＨＶＭＯＳの拡張ソース領域１６ａを設けることによって、非対称ＨＶＭＯＳの閾値電圧Ｖｔｈのばらつきを抑制し、非対称ＨＶＭＯＳの特性を安定化させることができる。
【0041】
ソース領域１６ｂは、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。ソース領域１６ｂのドーパント濃度は、拡張ソース領域１６ａよりも高濃度とされ、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好適である。ソース領域１６ｂは、拡張ソース領域１６ａと連続するように形成される。本実施の形態では、ソース領域１６ｂは、拡張ソース領域１６ａ内において、絶縁領域２４の端部からゲート絶縁層２６の端部付近又は端部よりもゲート電極２８側に至るまで延設される。ソース領域１６ｂの長さ（Ｘ方向）は、０．６μｍ以上０．９μｍ以下とすることが好適である。
【0042】
ドレイン領域１８は、ＨＶＭＯＳのドレインとなる領域である。ドレイン領域１８は、ドリフト領域１２内においてゲート絶縁層２６及びゲート電極２８から離れた領域に配置される。具体的には、ドレイン領域１８は、拡張ソース領域１６ａ及びソース領域１６ｂよりゲート電極２８から離れた位置に配置される。すなわち、ゲート電極２８に対して拡張ソース領域１６ａ及びソース領域１６ｂとドレイン領域１８とが非対称となるように配置される。ドレイン領域１８は、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。ドレイン領域１８のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好適である。ドレイン領域１８の長さ（Ｘ方向）は、０．３μｍ以上０．５μｍ以下とすることが好適である。
【0043】
タップ領域２０は、ガードリング領域１４に電圧を印加するための領域である。タップ領域２０は、ガードリング領域１４内に形成され、ドリフト領域１２、ゲート絶縁層２６及びゲート電極２８を含むデバイス領域を取り囲むように配置される。タップ領域２０は、ガードリング領域１４と同じ導電型、すなわち第１導電型とする。タップ領域２０のドーパント濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下とすることが好適である。タップ領域２０の長さ（Ｘ方向）は、０．３μｍ以上０．５μｍ以下とすることが好適である。
【0044】
絶縁領域２２は、ドレイン領域１８とゲート電極２８との間の電界を緩和するために設けられる絶縁体領域である。絶縁領域２２は、これに限定されるものではないが、シャロートレンチアイソレーション領域（ＳＴＩ領域）とすることができる。半導体基板１０がシリコンである場合、絶縁領域２２は、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）等とすることができる。絶縁領域２２は、ドリフト領域１２内においてゲート絶縁層２６及びゲート電極２８と重なり合う領域からドレイン領域１８に近接する領域までに亘って配置される。絶縁領域２２の半導体基板１０の深さ方向への厚さは２５０ｎｍ以上３００ｎｍ以下とすることが好適である。また、絶縁領域２２の長さ（Ｘ方向）は、２μｍ以上３μｍ以下とすることが好適である。また、絶縁領域２２の長さ（Ｘ方向）の中央の位置がゲート電極２８の端部付近に位置するように配置することが好適である。
【0045】
絶縁領域２４は、ＨＶＭＯＳの構成要素を互いに絶縁するための領域である。半導体基板１０がシリコンである場合、絶縁領域２４は、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）等とすることができる。ソース領域１６ｂとタップ領域２０との間に設けられた絶縁領域２４の長さ（Ｘ方向）は、０．４μｍ以上０．８μｍ以下とすることが好適である。また、ドレイン領域１８とタップ領域２０との間に設けられた２４の長さ（Ｘ方向）は、１．８μｍ以上３．２μｍとすることが好適である。
【0046】
ゲート絶縁層２６は、ＨＶＭＯＳのゲートを構成する絶縁層である。半導体基板１０がシリコンである場合、ゲート絶縁層２６は、シリコン酸化層（ＳｉＯ２）、シリコン窒化層（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯｘＮｙ）とすることができる。ゲート絶縁層２６は、ガードリング領域１４のウェル領域、ドリフト領域１２の一部及び絶縁領域２２に亘る領域上に設けられる。ゲート絶縁層２６の膜厚は、ＨＶＭＯＳの動作電圧範囲を２５Ｖ～４０Ｖ程度にするためには６０ｎｍ以上１００ｎｍ以下とすることが好適である。
【0047】
ゲート電極２８は、ゲート絶縁層２６にゲート電圧を印加するための電極である。ゲート電極２８は、多結晶シリコン層、金属層、シリサイド又はこれらの積層構造とすることができる。ゲート電極２８は、ゲート絶縁層２６上の領域に設けられる。ゲート電極２８を多結晶シリコン層とした場合、ゲート電極２８の膜厚は１００ｎｍ以上２００ｎｍ以下とすることが好適である。ゲート電極２８のゲート領域の長さは２μｍ以上３μｍ以下とする。また、ゲート電極２８の端部は絶縁領域２２の中央付近まで延設することが好適である。なお、半導体基板１０に対してゲート絶縁層２６を介してゲート電極２８が設けられている領域のうち、ゲート電極２８の拡張ソース領域１６ａ側の端部からドリフト領域１２の端部までの領域がチャネル領域Ｃである。
【0048】
半導体デバイス１００では、少なくともソース領域１６ｂ側において、ゲート絶縁層２６の領域はゲート電極２８の領域に対して重ね合わせのマージン距離Ｘ１だけ広い拡張絶縁領域を有する。マージン距離Ｘ１は、例えば、０．１μｍ～０．２μｍとすることが好適である。
【0049】
本実施の形態における半導体デバイス１００では、図４に示すように、ＨＶＭＯＳのみならず、中耐圧電界効果トランジスタ（ＭＶＭＯＳ：Middle Voltage Metal Oxide Semiconductor）及び低耐圧電界効果トランジスタ（ＬＶＭＯＳ：Low Voltage Metal Oxide Semiconductor）が同じ半導体基板１０に形成されている。なお、図４では、ＨＶＭＯＳについて本願において重要である拡張ソース領域１６ａ及びソース領域１６ｂ側の構造のみを示している。
【0050】
ＭＶＭＯＳ及びＬＶＭＯＳは、Ｎ型の半導体基板１０の表面領域に形成されたＰ型のウェル領域３０、ウェル領域３０内に形成された高濃度Ｎ型のソース領域３２及びドレイン領域３４、ソース領域３２及びドレイン領域３４から拡がり、ソース領域３２及びドレイン領域３４より低濃度のＮ型の拡張領域３６、ソース領域３２からドレイン領域３４に跨がって形成されたゲート絶縁層３８、ゲート絶縁層３８上に形成されたポリシリコン等のゲート電極４０から構成される。ＭＶＭＯＳ及びＬＶＭＯＳは、絶縁領域２４によって半導体基板１０上の他の素子から絶縁される。
【0051】
一般的に半導体デバイス１００において、ＨＶＭＯＳは動作電圧範囲が２５Ｖ～４０Ｖ程度であり、ＭＶＭＯＳは動作電圧範囲が５Ｖ～７Ｖ程度であり、ＬＶＭＯＳは動作電圧範囲が１．２Ｖ～１．５Ｖ程度である。このような動作電圧範囲では、例えば、ＭＶＭＯＳのゲート絶縁層３８の厚さは１０ｎｍ～２０ｎｍ程度とされ、ＬＶＭＯＳのゲート絶縁層３８の厚さは４ｎｍ以下とされる。ただし、半導体デバイス１００におけるＨＶＭＯＳ、ＭＶＭＯＳ及びＬＶＭＯＳの動作電圧範囲やゲート絶縁層３８の厚さはこれらに限定されるものではない。すなわち、半導体デバイス１００において、ＭＶＭＯＳの動作電圧範囲がＨＶＭＯＳの動作電圧範囲より小さければよく、ＬＶＭＯＳの動作電圧範囲がＭＶＭＯＳの動作電圧範囲がより小さければよい。また、半導体デバイス１００において、ＭＶＭＯＳのゲート絶縁層３８の厚さがＨＶＭＯＳのゲート絶縁層２６の厚さより薄ければよく、ＬＶＭＯＳのゲート絶縁層３８の厚さがＭＶＭＯＳのゲート絶縁層３８の厚さより薄ければよい。
【0052】
また、半導体デバイス１００では、ＬＶＭＯＳのゲート長が１００ｎｍ以下であることが好適である。
【0053】
ＭＶＭＯＳに拡張領域３６を設けることによって、ＭＶＭＯＳのドレイン領域３４の電界を緩和することができる。同様に、ＬＶＭＯＳに拡張領域３６を設けることによって、ＬＶＭＯＳのドレイン領域３４の電界を緩和することができる。
【0054】
［製造方法］
図５及び図６は、半導体デバイス１００の製造方法を示す。図５及び図６は半導体デバイス１００の製造方法を示す断面模式図であり、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
図５及び図６は、半導体デバイス１００の製造方法を示す。図５及び図６は半導体デバイス１００の製造方法を示す断面模式図であり、半導体デバイス１００を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0055】
以下、ｎ型チャネルのＨＶＭＯＳ、ＭＶＭＯＳ及びＬＶＭＯＳを含む半導体デバイス１００の製造方法について説明する。半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。なお、ｐ型チャネルのＨＶＭＯＳを含む半導体デバイス１００とする場合、第１導電型をｎ型、第２導電型をｐ型として読み替えればよい。
【0056】
ステップＳ１０では、ドリフト領域１２及びガードリング領域１４が形成される。ドリフト領域１２及びガードリング領域１４は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
【0057】
半導体基板１０の表面においてドリフト領域１２に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。第２導電型がｎ型である場合、レジスト層をマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた２段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、燐Ｐを２００ｋｅＶ以上３００ｋｅＶ以下のイオン注入エネルギーで１×１０１２以上２×１０１２／ｃｍ２以下の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、６００ｋｅＶ以上７００ｋｅＶ以下のイオン注入エネルギーで４×１０１２以上６×１０１２／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0058】
また、ガードリング領域１４へのドーパントのイオン注入処理が行われる。半導体基板１０においてガードリング領域１４に対応する領域が開口領域となるようにレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。第１導電型がｐ型である場合、レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。ここでは、浅い領域へのイオン注入と、当該浅い領域へのイオン注入よりも高い注入エネルギーを用いたより深い領域へのイオン注入とを組み合わせた２段階注入を行うことが好適である。例えば、浅い領域へのイオン注入では、ボロンＢを１００ｋｅＶ以上１５０ｋｅＶ以下のイオン注入エネルギーで１×１０１２以上２×１０１２／ｃｍ２以下の密度となるようにイオン注入する。また、より深い領域へのイオン注入では、３００ｋｅＶ以上４００ｋｅＶ以下のイオン注入エネルギーで１×１０１３以上２×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0059】
その後、イオン拡散処理が行われる。ドリフト領域１２及びガードリング領域１４へドーパントを注入した後、半導体基板１０を９００℃～１３００℃程度の高温でアニール（加熱）することによって半導体基板１０内にドーパントを拡散させる。例えば、１１００℃で５時間～７時間のアニール処理を行う。ただし、加熱温度及び時間は、ＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。第２導電型のドーパントが拡散した領域はドリフト領域１２となり、第１導電型のドーパントが拡散した領域はガードリング領域１４となる。
【0060】
ステップＳ１２では、絶縁領域２２及び絶縁領域２４が形成される。絶縁領域２２及び絶縁領域２４は、マスクを利用した既存のＬＯＣＯＳプロセス又はＳＴＩプロセスによって形成することができる。ＬＯＣＯＳプロセスでは、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）をマスクとして、酸素（Ｏ２）を供給しつつ半導体基板１０を加熱することによって半導体基板１０の表面においてマスクの開口領域を熱酸化することによって絶縁領域２２又は絶縁領域２４を形成することができる。また、ＳＴＩプロセスでは、開口領域をトレンチエッチングし、その溝内に高密度プラズマＣＶＤ等を用いて絶縁膜を埋め込んだ後、当該領域を化学機械研磨法（ＣＭＰ）で平坦化することで絶縁領域２２又は絶縁領域２４を形成することができる。
【0061】
ステップＳ１４では、ゲート絶縁層２６が形成される。ゲート絶縁層２６は、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、ゲート絶縁層２６は、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた熱酸化法により形成してもよい。レジストを用いたフォトリソグラフィ及びエッチングを適用して、半導体基板１０の表面においてガードリング領域１４及びドリフト領域１２の一部並びに絶縁領域２２の一部に跨がる領域にゲート絶縁層２６が残るように形成される。ＨＶＭＯＳの動作電圧範囲を２５Ｖ～４０Ｖ程度とする場合、ゲート絶縁層２６の膜厚は６０ｎｍ以上１００ｎｍ以下とすることが好適である。
【0062】
ステップＳ１６では、ＭＶＭＯＳ及びＬＶＭＯＳにおけるウェル領域３０並びにゲート絶縁層３８が形成される。ＭＶＭＯＳ及びＬＶＭＯＳにおけるウェル領域３０は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
【0063】
半導体基板１０の表面においてＬＶＭＯＳのウェル領域３０に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。イオン注入では、ボロンＢを１５０ｋｅＶ以上２５０ｋｅＶ以下のイオン注入エネルギーで１．５×１０１３以上２．５×１０１３／ｃｍ２以下の密度となるようにイオン注入、ボロンＢを８０ｋｅＶ以上１２０ｋｅＶ以下のイオン注入エネルギーで４×１０１２以上１×１０１３／ｃｍ２以下の密度となるようにイオン注入、さらにボロンＢを７ｋｅＶ以上２０ｋｅＶ以下のイオン注入エネルギーで１×１０１３以上３×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＬＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0064】
また、半導体基板１０の表面においてＭＶＭＯＳのウェル領域３０に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。イオン注入では、ボロンＢを１５０ｋｅＶ以上２５０ｋｅＶ以下のイオン注入エネルギーで１．５×１０１３以上２．５×１０１３／ｃｍ２以下の密度となるようにイオン注入、ボロンＢを８０ｋｅＶ以上１２０ｋｅＶ以下のイオン注入エネルギーで４×１０１２以上１×１０１３／ｃｍ２以下の密度となるようにイオン注入、さらにボロンＢを２０ｋｅＶ以上３０ｋｅＶ以下のイオン注入エネルギーで１×１０１２以上３×１０１２／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＭＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0065】
その後、イオン活性化処理が行われる。ＭＶＭＯＳ及びＬＶＭＯＳのウェル領域３０へドーパントを注入した後、半導体基板１０を９００℃～１１００℃程度の高温でアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０５０℃で３０秒～６０秒のアニール処理を行う。ただし、加熱温度及び時間は、ＭＶＭＯＳ及びＬＶＭＯＳのサイズや特性に応じて適宜設定すればよい。第１導電型のドーパントが活性化した領域はＭＶＭＯＳ及びＬＶＭＯＳのウェル領域３０となる。
【0066】
続いて、半導体基板１０の表面においてＭＶＭＯＳ及びＬＶＭＯＳのウェル領域３０が形成された領域上にＭＶＭＯＳ及びＬＶＭＯＳのゲート絶縁層３８が形成される。ゲート絶縁層３８は、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた熱酸化法により形成することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、半導体基板１０の表面においてＬＶＭＯＳのウェル領域３０内に形成されたＭＶＭＯＳのゲート絶縁層３８を除去した後にＬＶＭＯＳのゲート絶縁層３８を形成する。ＭＶＭＯＳの動作電圧範囲を５Ｖ～７Ｖ程度とする場合、ＭＶＭＯＳのゲート絶縁層３８の膜厚は１０ｎｍ～２０ｎｍ程度とすることが好適である。また、ＬＶＭＯＳの動作電圧範囲を１．２Ｖ～１．５Ｖ程度とする場合、ＬＶＭＯＳのゲート絶縁層３８の厚さは４ｎｍ以下とすることが好適である。
【0067】
ステップＳ１８では、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０が形成される。さらに、ＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６が形成される。
【0068】
ＨＶＭＯＳのゲート絶縁層２６上にゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート絶縁層３８上にゲート電極４０が形成される。ゲート電極２８及びゲート電極４０の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２８及びゲート電極４０を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０が必要な領域に形成される。このとき、ゲート絶縁層２６の領域は、ゲート電極２８の領域よりマージン距離Ｘ１（＝０．１μｍ～０．２μｍ程度の重ねマージン分）だけ広くされる。
【0069】
次に、ＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６のためのイオン注入処理が行われる。図５に示すように、ＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳが形成される領域以外の領域にマスクとして機能するレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。そして、第２導電型がｎ型である場合、レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、燐Ｐを６０ｋｅＶ以上１００ｋｅＶ以下のイオン注入エネルギーで１×１０１３以上３×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。
【0070】
その後、イオン活性化処理が行われる。ＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６へドーパントを注入した後、半導体基板１０を９００℃～１０５０℃程度の高温でアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０秒～３０秒のアニール処理を行う。ただし、加熱温度及び時間は、ＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はＨＶＭＯＳの拡張ソース領域１６ａ及びＭＶＭＯＳの拡張領域３６となる。
【0071】
ここで、ＭＶＭＯＳの拡張領域３６に対するドーパントのイオン注入エネルギーを適切に設定することによって、ゲート電極２８が重畳されていないゲート絶縁層２６のマージン距離Ｘ１下の半導体基板１０内にも同時にドーパントをイオン注入することができる。例えば、ＭＶＭＯＳの拡張領域３６に対するドーパントのイオン注入エネルギーを６０ｋｅＶ以上１００ｋｅＶとすることで、６０ｎｍ～１００ｎｍの膜厚を有するゲート絶縁層２６を通して半導体基板１０にドーパントをイオン注入することができる。そして、イオン活性化処理を施すことによって、ＭＶＭＯＳの拡張領域３６を形成すると同時に、距離Ｘ１を超えてゲート電極２８下のチャネル領域Ｃに到達するＨＶＭＯＳの拡張ソース領域１６ａをガードリング領域１４内に形成することができる。これにより、半導体デバイス１００の製造工程数を少なくすることができる。また、ゲート電極２８の端部に対してＨＶＭＯＳの拡張ソース領域１６ａが自己整合（セルフアライメント）で形成されるので、ゲート長さの変化に対してＨＶＭＯＳの拡張ソース領域１６ａの配置の精度を高めることができる。
【0072】
なお、ＨＶＭＯＳの拡張ソース領域１６ａとＭＶＭＯＳの拡張領域３６とはその機能が異なる。すなわち、ＨＶＭＯＳの拡張ソース領域１６ａは、ソース領域１６ｂとＨＶＭＯＳのチャネル領域Ｃとを繋ぐ領域として機能する。したがって、ＨＶＭＯＳの拡張ソース領域１６ａを設けることによって、非対称ＨＶＭＯＳの閾値電圧Ｖｔｈのばらつきを抑制することができる。一方、ＭＶＭＯＳの拡張領域３６は、ＭＶＭＯＳのドレイン領域３４の電界を緩和する領域として機能する。
【0073】
ステップＳ２０では、ＬＶＭＯＳの拡張領域３６が形成される。ＬＶＭＯＳの拡張領域３６が形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、第２導電型がｎ型である場合、レジスト層をマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、砒素Ａｓを２ｋｅＶ以上４ｋｅＶ以下のイオン注入エネルギーで６×１０１４以上２×１０１５／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＬＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0074】
その後、イオン活性化処理が行われる。ＬＶＭＯＳの拡張領域３６へドーパントを注入した後、半導体基板１０を１０００℃～１０５０℃程度の高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。ただし、加熱温度及び時間は、ＬＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はＬＶＭＯＳの拡張領域３６となる。
【0075】
ステップＳ２２では、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０の側面に絶縁体からなるサイドウォールＳが形成される。サイドウォールＳは、テトラエトキシシラン（ＴＥＯＳ）を用いた化学気相成長法（ＣＶＤ）により形成することができる。また、サイドウォールＳは、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた化学気相成長法（ＣＶＤ）により形成してもよい。エッチングを適用して、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０の側面にサイドウォールＳが残るように形成される。
【0076】
ステップＳ２４では、ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４が形成される。ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
【0077】
半導体基板１０の表面においてＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、そして、第２導電型がｎ型である場合、レジスト層をマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、砒素Ａｓを２０ｋｅＶ以上２５ｋｅＶ以下のイオン注入エネルギーで２×１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下の密度となるようにイオン注入する。さらに、燐Ｐを２０ｋｅＶ以上３０ｋｅＶ以下のイオン注入エネルギーで３×１０１３以上１×１０１４／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0078】
このように、ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４に対してドーパントのイオン注入を同時に行うことで半導体デバイス１００の製造工程数を少なくすることができる。
【0079】
ステップＳ２６では、ＨＶＭＯＳのタップ領域２０が形成される。ＨＶＭＯＳのタップ領域２０は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。
【0080】
半導体基板１０の表面においてＨＶＭＯＳのタップ領域２０に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。イオン注入では、二フッ化ボロンＢＦ２を５ｋｅＶ以上１０ｋｅＶ以下のイオン注入エネルギーで２×１０１５以上３×１０１５／ｃｍ２以下の密度となるようにイオン注入する。さらに、例えば、ボロンＢを５ｋｅＶ以上１０ｋｅＶ以下のイオン注入エネルギーで２×１０１３以上５×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0081】
その後、イオン活性化処理が行われる。ＨＶＭＯＳのタップ領域２０へドーパントを注入した後、半導体基板１０を１０００℃～１０５０℃程度の高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。ドーパントが活性化した領域はＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＭＶＭＯＳ及びＬＶＭＯＳのソース領域３２及びドレイン領域３４並びにＨＶＭＯＳのタップ領域２０となる。
【0082】
［変形例］
図７は、半導体デバイス１００の変形例における半導体デバイス１０２の構成の断面模式図を示す。半導体デバイス１０２も、非対称構造のＨＶＭＯＳ、対象構造のＭＶＭＯＳ及びＬＶＭＯＳを含んで構成される。
図７は、半導体デバイス１００の変形例における半導体デバイス１０２の構成の断面模式図を示す。半導体デバイス１０２も、非対称構造のＨＶＭＯＳ、対象構造のＭＶＭＯＳ及びＬＶＭＯＳを含んで構成される。
【0083】
なお、図７では、半導体デバイス１０２のＨＶＭＯＳにおいて重要である拡張ソース領域１６ａ及びソース領域１６ｂ側の構造のみを示している。また、図７は半導体デバイス１０２の基本構成を説明するための模式図であり、半導体デバイス１０２を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0084】
半導体デバイス１０２のＨＶＭＯＳは、半導体基板１０、ドリフト領域１２、ガードリング領域１４、拡張ソース領域１６ａ、ソース領域１６ｂ、ドレイン領域１８、タップ領域２０、絶縁領域２２、絶縁領域２４、ゲート絶縁層２６及びゲート電極２８を含んで構成される。
【0085】
半導体デバイス１０２は、半導体デバイス１００と拡張ソース領域１６ａが異なっている。拡張ソース領域１６ａは、ＨＶＭＯＳのソースの一部を構成する領域である。拡張ソース領域１６ａは、ドリフト領域１２と同じ導電型、すなわち第２導電型とする。拡張ソース領域１６ａのドーパント濃度は、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下とすることが好適である。拡張ソース領域１６ａは、ガードリング領域１４内において絶縁領域２４の領域下からゲート絶縁層２６及びゲート電極２８に重畳した領域まで延設される。すなわち、拡張ソース領域１６ａは、ゲート電極２８下のチャネル領域Ｃに至るまで延設される。
【0086】
また、半導体デバイス１０２では、ＨＶＭＯＳのみならず、中耐圧電界効果トランジスタ（ＭＶＭＯＳ：Middle Voltage Metal Oxide Semiconductor）及び低耐圧電界効果トランジスタ（ＬＶＭＯＳ：Low Voltage Metal Oxide Semiconductor）が同じ半導体基板１０に形成されている。
【0087】
半導体デバイス１０２のＭＶＭＯＳでは、Ｐ型の半導体基板１０にＮ型のウェル領域３０ｂが形成され、当該Ｎ型のウェル領域３０ｂ内に高濃度Ｐ型のソース領域３２ｂ及びドレイン領域３４ｂ、ソース領域３２ｂ及びドレイン領域３４ｂから拡がったソース領域３２ｂ及びドレイン領域３４ｂより低濃度のＰ型の拡張領域３６ｂ、ソース領域３２ｂからドレイン領域３４ｂに跨がって形成されたゲート絶縁層３８、ゲート絶縁層３８上に形成されたポリシリコン等のゲート電極４０から構成される。
【0088】
［製造方法］
図８及び図９は、半導体デバイス１０２の製造方法を示す。図８及び図９は半導体デバイス１０２の製造方法を示す断面模式図であり、半導体デバイス１０２を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
図８及び図９は、半導体デバイス１０２の製造方法を示す。図８及び図９は半導体デバイス１０２の製造方法を示す断面模式図であり、半導体デバイス１０２を構成する各部を強調して示しており、各部の平面方向の寸法及び厚さ方向の寸法は実際の比を示していない場合がある。
【0089】
半導体基板１０は、第１導電型としてｐ型にドーピングされたシリコン基板として説明する。なお、ｐ型チャネルのＨＶＭＯＳを含む半導体デバイス１０２とする場合、第１導電型をｎ型、第２導電型をｐ型として読み替えればよい。
【0090】
ステップＳ３０では、ドリフト領域１２及びガードリング領域１４が形成される。ドリフト領域１２及びガードリング領域１４は、ドーパントのイオン注入処理及びアニールによる拡散処理によって形成される。当該ステップにおける処理は、半導体デバイス１００の製造方法におけるステップＳ１０と同様であるので説明を省略する。
【0091】
ステップＳ３２では、絶縁領域２２及び絶縁領域２４が形成される。当該ステップにおける処理は、半導体デバイス１００の製造方法におけるステップＳ１２と同様であるので説明を省略する。
【0092】
ステップＳ３４では、ゲート絶縁層２６が形成される。当該ステップにおける処理は、半導体デバイス１００の製造方法におけるステップＳ１４と同様であるので説明を省略する。
【0093】
ステップＳ３６では、ＬＶＭＯＳにおけるウェル領域３０が形成される。また、ＭＶＭＯＳのウェル領域３０ｂ及びＨＶＭＯＳの拡張ソース領域１６ａへのイオン注入処理が行われる。
【0094】
半導体基板１０の表面においてＬＶＭＯＳのウェル領域３０に対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。イオン注入では、ボロンＢを１５０ｋｅＶ以上２５０ｋｅＶ以下のイオン注入エネルギーで１．５×１０１３以上２．５×１０１３／ｃｍ２以下の密度となるようにイオン注入、ボロンＢを８０ｋｅＶ以上１２０ｋｅＶ以下のイオン注入エネルギーで４×１０１２以上１×１０１３／ｃｍ２以下の密度となるようにイオン注入、さらにボロンＢを７ｋｅＶ以上２０ｋｅＶ以下のイオン注入エネルギーで１×１０１３以上３×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＬＶＭＯＳのサイズや特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0095】
半導体基板１０の表面においてＭＶＭＯＳのウェル領域３０ｂ及びＨＶＭＯＳの拡張ソース領域１６ａに対応する領域が開口領域であるマスクとして機能するレジスト層Ｒを形成する。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。ここで、レジスト層Ｒは、後述するゲート絶縁層２６のマージン距離Ｘ１となる領域も開口部となるように形成される。レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。イオン注入では、燐Ｐを４００ｋｅＶ以上６００ｋｅＶ以下のイオン注入エネルギーで１．５×１０１３以上２．５×１０１３／ｃｍ２以下の密度となるようにイオン注入、燐Ｐを２００ｋｅＶ以上３００ｋｅＶ以下のイオン注入エネルギーで５×１０１２以上１×１０１３／ｃｍ２以下の密度となるようにイオン注入、さらに燐Ｐを６０ｋｅＶ以上８０ｋｅＶ以下のイオン注入エネルギーで１×１０１２以上３×１０１２／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＭＶＭＯＳのウェル領域３０ｂ及びＨＶＭＯＳの拡張ソース領域１６ａとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。
【0096】
その後、イオン活性化処理が行われる。ＬＶＭＯＳのウェル領域３０並びにＭＶＭＯＳのウェル領域３０ｂ及びＨＶＭＯＳの拡張ソース領域１６ａへドーパントを注入した後、半導体基板１０を９００℃～１１００℃程度の高温でアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。例えば、１０５０℃で３０秒～６０秒のアニール処理を行う。ただし、加熱温度及び時間は、ＭＶＭＯＳ及びＬＶＭＯＳのサイズや特性に応じて適宜設定すればよい。これによって、ＬＶＭＯＳのウェル領域３０並びにＭＶＭＯＳのウェル領域３０ｂ及びＨＶＭＯＳの拡張ソース領域１６ａが形成される。
【0097】
ここで、一般的にＭＶＭＯＳのウェル領域３０ｂに対するドーパントのイオン注入エネルギーでは６０ｎｍ～１００ｎｍの厚さのゲート絶縁層２６を容易に透過するので、ゲート絶縁層２６のマージン距離Ｘ１下の半導体基板１０内にも同時にドーパントをイオン注入することができる。そして、イオン活性化処理を施すことによって、ＭＶＭＯＳのウェル領域３０ｂを形成すると同時に、距離Ｘ１を超えてゲート電極２８下のチャネル領域Ｃに到達するＨＶＭＯＳの拡張ソース領域１６ａをガードリング領域１４内に形成することができる。これにより、半導体デバイス１０２の製造工程数を少なくすることができる。
【0098】
ステップＳ３８では、ＭＶＭＯＳ及びＬＶＭＯＳのゲート絶縁層３８が形成される。さらに、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０が形成される。
【0099】
半導体基板１０の表面においてＭＶＭＯＳのウェル領域３０ｂ及びＬＶＭＯＳのウェル領域３０が形成された領域上にＭＶＭＯＳ及びＬＶＭＯＳのゲート絶縁層３８が形成される。ゲート絶縁層３８は、酸素（Ｏ２）等の酸素含有ガスや窒素（Ｎ２）等の窒素含有ガスを用いた熱酸化法により形成することができる。フォトエッチングプロセスを使用することにより、半導体基板１０の表面上にＬＶＭＯＳのゲート絶縁層３８及びＭＶＭＯＳのゲート絶縁層３８を形成する。ＬＶＭＯＳのゲート絶縁層３８は、ＬＶＭＯＳのウェル領域３０上に配置される。ＭＶＭＯＳのゲート絶縁層３８は、ＭＶＭＯＳのウェル領域３０ｂ上に配置される。例えば、半導体基板１０の表面のパッド酸化物層を最初に除去し、パターン化されたフォトレジスト層をマスクとして使用して熱酸化によってＭＶＭＯＳのウェル領域３０ｂ上にＭＶＭＯＳのゲート絶縁層３８を形成し、フォトレジスト層を除去する。その後、別のパターン化されたフォトレジスト層をマスクとして使用して、熱酸化によってＬＶＭＯＳのウェル領域３０上にＬＶＭＯＳのゲート絶縁層３８を形成する。ＭＶＭＯＳの動作電圧範囲を５Ｖ～７Ｖ程度とする場合、ＭＶＭＯＳのゲート絶縁層３８の膜厚は１０ｎｍ～２０ｎｍ程度とすることが好適である。また、ＬＶＭＯＳの動作電圧範囲を１．２Ｖ～１．５Ｖ程度とする場合、ＬＶＭＯＳのゲート絶縁層３８の厚さは４ｎｍ以下とすることが好適である。
【0100】
また、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０が形成される。ＨＶＭＯＳのゲート絶縁層２６上にゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート絶縁層３８上にゲート電極４０が形成される。ゲート電極２８及びゲート電極４０の形成方法は、特に限定されるものではないが、多結晶シリコン層とする場合にはシラン（ＳｉＨ４）等のシリコン含有ガスを用いた化学気相成長法（ＣＶＤ法）とすることができる。ゲート電極２８及びゲート電極４０を金属層とする場合、蒸着法、スパッタリング法、化学気相成長法（ＣＶＤ法）等を適用することができる。レジストを用いたフォトリソグラフィ及びエッチングを適用して、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０が必要な領域に形成される。このとき、ゲート絶縁層２６の領域は、ゲート電極２８の領域よりマージン距離Ｘ１（＝０．１μｍ～０．２μｍ程度の重ねマージン分）だけ広くされる。
【0101】
ステップＳ４０では、ＭＶＭＯＳの拡張領域３６ｂ及びＬＶＭＯＳの拡張領域３６が形成される。
【0102】
ＭＶＭＯＳの拡張領域３６ｂのためのイオン注入処理が行われる。ＭＶＭＯＳの拡張領域３６ｂが形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。イオン注入では、ボロンＢを１５ｋｅＶ以上２５ｋｅＶ以下のイオン注入エネルギーで１×１０１３以上３×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＭＶＭＯＳの拡張領域３６ｂとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0103】
また、ＬＶＭＯＳの拡張領域３６のためのイオン注入処理が行われる。ＬＶＭＯＳの拡張領域３６が形成される領域以外の領域にマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、砒素Ａｓを２ｋｅＶ以上４ｋｅＶ以下のイオン注入エネルギーで６×１０１４以上２×１０１５／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＬＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0104】
その後、イオン活性化処理が行われる。ＭＶＭＯＳの拡張領域３６ｂ及びＬＶＭＯＳの拡張領域３６へドーパントを注入した後、半導体基板１０を１０００℃～１０５０℃程度の高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。ただし、加熱温度及び時間は、ＭＶＭＯＳの拡張領域３６ｂ及びＬＶＭＯＳの拡張領域３６として必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はＭＶＭＯＳの拡張領域３６ｂ及びＬＶＭＯＳの拡張領域３６となる。
【0105】
ステップＳ４２では、ＨＶＭＯＳのゲート電極２８並びにＭＶＭＯＳ及びＬＶＭＯＳのゲート電極４０の側面に絶縁体からなるサイドウォールＳが形成される。当該ステップにおける処理は、半導体デバイス１００の製造方法におけるステップＳ２２と同様であるので説明を省略する。
【0106】
ステップＳ４４では、ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４を形成するためのイオン注入処理が行われる。
【0107】
半導体基板１０の表面においてＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４に対応する領域が開口領域であるマスクとして機能するレジスト層Ｒを形成する（図９のステップＳ４４参照）。レジスト層Ｒは、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層Ｒをマスクとして、ｎ型ドーパント（燐Ｐ又は砒素Ａｓ）を半導体基板１０の表面にイオン注入する。ここでは、砒素Ａｓを２０ｋｅＶ以上２５ｋｅＶ以下のイオン注入エネルギーで２×１０１５／ｃｍ２以上５×１０１５／ｃｍ２以下の密度となるようにイオン注入する。さらに、燐Ｐを２０ｋｅＶ以上３０ｋｅＶ以下のイオン注入エネルギーで３×１０１３以上１×１０１４／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４として必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層Ｒは除去する。
【0108】
ステップＳ４６では、ＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂを形成するためのイオン注入処理が行われる。
【0109】
半導体基板１０の表面においてＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂに対応する領域が開口領域であるマスクとして機能するレジスト層を形成する。レジスト層は、フォトリソグラフィ技術を用いてパターニングすることができる。そして、レジスト層をマスクとして、ｐ型ドーパント（ボロンＢ又は二フッ化ボロンＢＦ２）を半導体基板１０の表面にイオン注入する。ここでは、イオン注入では、二フッ化ボロンＢＦ２を５ｋｅＶ以上１０ｋｅＶ以下のイオン注入エネルギーで２×１０１５以上３×１０１５／ｃｍ２以下の密度となるようにイオン注入する。さらに、例えば、ボロンＢを５ｋｅＶ以上１０ｋｅＶ以下のイオン注入エネルギーで２×１０１３以上５×１０１３／ｃｍ２以下の密度となるようにイオン注入する。ただし、イオン注入されるドーパントの密度、注入深さ等はＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂとして必要な特性に応じて適宜設定すればよい。イオン注入後、レジスト層は除去する。
【0110】
その後、イオン活性化処理が行われる。ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４並びにＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂへドーパントを注入した後、半導体基板１０を１０００℃～１０５０℃程度の高温でスパイクアニール（加熱）することによって半導体基板１０内のドーパントを活性化させる。ただし、加熱温度及び時間は、ＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４並びにＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂとして必要な特性に応じて適宜設定すればよい。ドーパントが活性化した領域はＨＶＭＯＳのソース領域１６ｂ及びドレイン領域１８並びにＬＶＭＯＳのソース領域３２及びドレイン領域３４並びにＨＶＭＯＳのタップ領域２０並びにＭＶＭＯＳのソース領域３２ｂ及びドレイン領域３４ｂとなる。
【0111】
［本実施の形態における半導体デバイスの特性］
図１０及び図１１は、従来の非対称ＨＶＭＯＳの構造及び本実施の形態における半導体デバイス１００の構造とした場合のソース領域近傍のドーパントの２次元濃度プロファイルをＴＣＡＤシミュレーションした結果を示す。当該シミュレーションは、ＬＶＭＯＳのゲート長が１００ｎｍ以下となり、ＬＶＭＯＳのソース領域３２及びドレイン領域３４のイオン注入エネルギーが小さくされた場合について想定したものである。図１０（ａ）は、従来の非対称ＨＶＭＯＳの構造においてゲート絶縁層２６の厚さを７７ｎｍとした場合のドーパントの２次元濃度プロファイルを示す。また、図１０（ｂ）は、本実施の形態における半導体デバイス１００の構造においてゲート絶縁層２６の厚さを７７ｎｍとした場合の２次元濃度プロファイルを示す。図１１（ａ）は、従来の非対称ＨＶＭＯＳの構造においてゲート絶縁層２６の厚さを８７ｎｍとした場合のドーパントの２次元濃度プロファイルを示す。また、図１１（ｂ）は、本実施の形態における半導体デバイス１００の構造においてゲート絶縁層２６の厚さを８７ｎｍとした場合の２次元濃度プロファイルを示す。
図１０及び図１１は、従来の非対称ＨＶＭＯＳの構造及び本実施の形態における半導体デバイス１００の構造とした場合のソース領域近傍のドーパントの２次元濃度プロファイルをＴＣＡＤシミュレーションした結果を示す。当該シミュレーションは、ＬＶＭＯＳのゲート長が１００ｎｍ以下となり、ＬＶＭＯＳのソース領域３２及びドレイン領域３４のイオン注入エネルギーが小さくされた場合について想定したものである。図１０（ａ）は、従来の非対称ＨＶＭＯＳの構造においてゲート絶縁層２６の厚さを７７ｎｍとした場合のドーパントの２次元濃度プロファイルを示す。また、図１０（ｂ）は、本実施の形態における半導体デバイス１００の構造においてゲート絶縁層２６の厚さを７７ｎｍとした場合の２次元濃度プロファイルを示す。図１１（ａ）は、従来の非対称ＨＶＭＯＳの構造においてゲート絶縁層２６の厚さを８７ｎｍとした場合のドーパントの２次元濃度プロファイルを示す。また、図１１（ｂ）は、本実施の形態における半導体デバイス１００の構造においてゲート絶縁層２６の厚さを８７ｎｍとした場合の２次元濃度プロファイルを示す。
【0112】
図１０（ａ）及び図１１（ａ）に示されるように、ゲート絶縁層２６の厚さが７７ｎｍ及び８７ｎｍのいずれにおいても、従来の非対称ＨＶＭＯＳの構造の場合にはソース領域におけるドーパントの拡がりが十分でなく、ゲート電極２８に対するゲート絶縁層２６の幅のマージン距離Ｘ１を超えてゲート電極２８下のチャネル領域Ｃまでドーパントが拡がらなかった。一方、図１０（ｂ）及び図１１（ｂ）に示されるように、ゲート絶縁層２６の厚さが７７ｎｍ及び８７ｎｍのいずれにおいても、拡張ソース領域１６ａを設けた本実施の形態における半導体デバイス１００の構造の場合には拡張ソース領域１６ａ及びソース領域１６ｂにおける電界の拡がりが大きくなり、ゲート電極２８に対するゲート絶縁層２６の幅のマージン距離Ｘ１を超えてゲート電極２８下のチャネル領域Ｃまで十分にドーパントが拡がった。
【0113】
図１２は、従来の非対称ＨＶＭＯＳの構造及び本実施の形態における半導体デバイス１００の構造とした場合のゲート－ソース電圧（Ｖｇｓ）とドレイン－ソース電流（Ｉｄｓ）との関係をＴＣＡＤシミュレーションした結果を示す。図１２（ａ）は、従来の非対称ＨＶＭＯＳの構造に対するゲート－ソース電圧（Ｖｇｓ）とドレイン－ソース電流（Ｉｄｓ）との関係を示す。図１２（ｂ）は、半導体デバイス１００の構造に対するゲート－ソース電圧（Ｖｇｓ）とドレイン－ソース電流（Ｉｄｓ）との関係を示す。
【0114】
従来の非対称ＨＶＭＯＳの構造では、ゲート絶縁層２６の厚さを７７ｎｍから８７ｎｍへ増加させると、ゲート－ソース電圧（Ｖｇｓ）とドレイン－ソース電流（Ｉｄｓ）との関係が大きく変動した。これに対して、本実施の形態における半導体デバイス１００の構造では、ゲート絶縁層２６の厚さを７７ｎｍから８７ｎｍへ増加させたとしてもゲート－ソース電圧（Ｖｇｓ）とドレイン－ソース電流（Ｉｄｓ）との関係の変動は従来の非対称ＨＶＭＯＳの構造より小さくなった。
【0115】
図１３（ａ）及び図１３（ｂ）は、それぞれ従来の非対称ＨＶＭＯＳの構造及び本実施の形態の半導体デバイス１００におけるゲート絶縁層２６の膜厚と閾値電圧（Ｖｔｈ）とドレイン－ソース電流（Ｉｄｓ）との関係を示す。
【0116】
図１３（ａ）に示されるように、本実施の形態の半導体デバイス１００におけるゲート絶縁層２６の膜厚の変化に対する閾値電圧（Ｖｔｈ）の変化の幅は、従来の非対称ＨＶＭＯＳの構造における閾値電圧（Ｖｔｈ）の変化の幅より小さくなった。すなわち、本実施の形態の半導体デバイス１００では、ゲート絶縁層２６の膜厚に対して閾値電圧（Ｖｔｈ）を安定にすることができた。
【0117】
また、図１３（ｂ）に示されるように、本実施の形態の半導体デバイス１００におけるゲート絶縁層２６の膜厚の変化に対するドレイン－ソース電流（Ｉｄｓ）の変化の幅は、従来の非対称ＨＶＭＯＳの構造におけるドレイン－ソース電流（Ｉｄｓ）の変化の幅より小さくなった。すなわち、本実施の形態の半導体デバイス１００では、ゲート絶縁層２６の膜厚に対してドレイン－ソース電流（Ｉｄｓ）を安定にすることができた。
【0118】
なお、ゲート絶縁層２６の膜厚に対してのみならず、マージン距離Ｘ１のばらつきに対しても閾値電圧（Ｖｔｈ）やソース－ドレイン電流（Ｉｄｓ）の素子毎のバラツキを抑制することができる。
【0119】
以上のように、本発明によれば、非対称構造のＨＶＭＯＳを含む半導体デバイスの特性を向上させる。すなわち、非対称構造のＨＶＭＯＳを含む半導体デバイスにおいて閾値電圧（Ｖｔｈ）やソース－ドレイン電流（Ｉｄｓ）の素子毎のバラツキを抑制し、デバイス性能を安定化させることができる。特に、ＬＶＭＯＳのゲート長が１００ｎｍ以下であるような構成において有効である。また、そのような良好な特性を有する非対称構造のＨＶＭＯＳとＭＶＭＯＳ及びＬＶＭＯＳを含む半導体デバイスにおいて製造工程を簡素化することを可能とし、製造コストを低減させることができる。
【符号の説明】
【0120】
１０ 半導体基板、１２ ドリフト領域、１４ ガードリング領域、１６ ソース領域、１６ａ 拡張ソース領域、１６ｂ ソース領域、１８ ドレイン領域、２０ タップ領域、２２ 絶縁領域、２４ 絶縁領域、２６ ゲート絶縁層、２８ ゲート電極、３０ ウェル領域、３０ｂ ウェル領域、３２ ソース領域、３２ｂ ソース領域、３４ ドレイン領域、３４ｂ ドレイン領域、３６ 拡張領域、３６ｂ 拡張領域、３８ ゲート絶縁層、４０ ゲート電極、１００，１０２ 半導体デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【手続補正書】
【提出日】2022-09-21
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体デバイスであって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型であるソース領域及びドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上であるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、
前記ドレイン領域は前記ソース領域より前記ゲート電極から離れた位置に配置され、前記ゲート電極に対して前記ソース領域と前記ドレイン領域が非対称とされている非対称電界効果トランジスタであり、
前記ゲート絶縁層は、前記ソース領域側において前記ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記ソース領域から前記ゲート絶縁層の前記拡張絶縁領域下を介して前記ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記ソース領域は、前記拡張ソース領域内に形成されていることを特徴とする半導体デバイス。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型であるソース領域及びドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上であるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、
前記ドレイン領域は前記ソース領域より前記ゲート電極から離れた位置に配置され、前記ゲート電極に対して前記ソース領域と前記ドレイン領域が非対称とされている非対称電界効果トランジスタであり、
前記ゲート絶縁層は、前記ソース領域側において前記ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記ソース領域から前記ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記ソース領域から前記ゲート絶縁層の前記拡張絶縁領域下を介して前記ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記ソース領域は、前記拡張ソース領域内に形成されていることを特徴とする半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスであって、
前記基板内において前記第２導電型であるドリフト領域が形成され、
前記ドレイン領域は、前記ドリフト領域内に配置され、
前記拡張ソース領域は、前記基板の表面から前記ドリフト領域よりも浅いことを特徴とする半導体デバイス。
前記基板内において前記第２導電型であるドリフト領域が形成され、
前記ドレイン領域は、前記ドリフト領域内に配置され、
前記拡張ソース領域は、前記基板の表面から前記ドリフト領域よりも浅いことを特徴とする半導体デバイス。
【請求項3】
請求項１又は２に記載の半導体デバイスであって、
前記ゲート絶縁層と前記ゲート電極が重なり合った領域から前記ドレイン領域の前記ゲート電極側の端部又はその近傍に亘って前記基板内に形成された絶縁領域を有することを特徴とする半導体デバイス。
前記ゲート絶縁層と前記ゲート電極が重なり合った領域から前記ドレイン領域の前記ゲート電極側の端部又はその近傍に亘って前記基板内に形成された絶縁領域を有することを特徴とする半導体デバイス。
【請求項4】
請求項１～３のいずれか１項に記載の半導体デバイスであって、
前記ゲート絶縁層の厚さは、１００ｎｍ以下であることを特徴とする半導体デバイス。
前記ゲート絶縁層の厚さは、１００ｎｍ以下であることを特徴とする半導体デバイス。
【請求項5】
請求項１～４のいずれか１項に記載の半導体デバイスであって、
前記拡張ソース領域は、前記基板内に形成された前記第１導電型のウェル領域内に形成されていることを特徴とする半導体デバイス。
前記拡張ソース領域は、前記基板内に形成された前記第１導電型のウェル領域内に形成されていることを特徴とする半導体デバイス。
【請求項6】
請求項１～５のいずれか１項に記載の半導体デバイスであって、
前記非対称電界効果トランジスタの動作電圧は２５Ｖ以上４０Ｖ以下であることを特徴とする半導体デバイス。
前記非対称電界効果トランジスタの動作電圧は２５Ｖ以上４０Ｖ以下であることを特徴とする半導体デバイス。
【請求項7】
請求項１～６のいずれか１項に記載の半導体デバイスであって、
前記基板を共通として、前記非対称電界効果トランジスタの前記ゲート絶縁層の厚さより薄い第２のゲート絶縁層を有する電界効果トランジスタであって、当該電界効果トランジスタを構成する前記第２のゲート絶縁層に対して第２のソース領域及び第２のドレイン領域が対称となるように配置された対称電界効果トランジスタを含むことを特徴とする半導体デバイス。
前記基板を共通として、前記非対称電界効果トランジスタの前記ゲート絶縁層の厚さより薄い第２のゲート絶縁層を有する電界効果トランジスタであって、当該電界効果トランジスタを構成する前記第２のゲート絶縁層に対して第２のソース領域及び第２のドレイン領域が対称となるように配置された対称電界効果トランジスタを含むことを特徴とする半導体デバイス。
【請求項8】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタは、ゲート長が１００ｎｍ以下であることを特徴とする半導体デバイス。
前記対称電界効果トランジスタは、ゲート長が１００ｎｍ以下であることを特徴とする半導体デバイス。
【請求項9】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタは、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイス。
前記対称電界効果トランジスタは、ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイス。
【請求項10】
請求項７に記載の半導体デバイスであって、
前記対称電界効果トランジスタとして、
ゲート長が１００ｎｍ以下である第１の電界効果トランジスタと、
ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下である第２の電界効果トランジスタと、
を含むことを特徴とする半導体デバイス。
前記対称電界効果トランジスタとして、
ゲート長が１００ｎｍ以下である第１の電界効果トランジスタと、
ゲート絶縁層の厚さが１０ｎｍ以上２０ｎｍ以下である第２の電界効果トランジスタと、
を含むことを特徴とする半導体デバイス。
【請求項11】
半導体デバイスの製造方法であって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記第１ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記第１ソース領域は、前記拡張ソース領域内に形成されている第１電界効果トランジスタと、
前記基板内において第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第２ゲート絶縁層は前記第１電界効果トランジスタの前記第１ゲート絶縁層の厚さより薄く、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記第２ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記第１ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記第１ソース領域は、前記拡張ソース領域内に形成されている第１電界効果トランジスタと、
前記基板内において第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第２ゲート絶縁層は前記第１電界効果トランジスタの前記第１ゲート絶縁層の厚さより薄く、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記第２ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項12】
半導体デバイスの製造方法であって、
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記ソース領域は、前記拡張ソース領域内に形成されている第１電界効果トランジスタと、
前記基板内において前記第２導電型であるウェル領域と、
前記ウェル領域内において前記第１導電型の第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第２ゲート絶縁層は前記第１電界効果トランジスタの前記第１ゲート絶縁層の厚さより薄く、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記ウェル領域を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
第１導電型の半導体の基板と、
前記基板内において前記第１導電型と反対の第２導電型である第１ソース領域及び第１ドレイン領域と、
前記基板上に形成され、厚さが６０ｎｍ以上である第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された第１ゲート電極と、
前記ゲート絶縁層下に設けられたチャネル領域と、
前記ドレイン領域と前記チャネル領域との間に絶縁領域と、
を備え、前記第１ドレイン領域は前記第１ソース領域より前記第１ゲート電極から離れた位置に配置され、前記第１ゲート電極に対して前記第１ソース領域と前記第１ドレイン領域が非対称とされており、
前記第１ゲート絶縁層は、前記第１ソース領域側において前記第１ゲート電極よりもマージン距離だけ拡げられた拡張絶縁領域を有し、
前記第１ソース領域から前記第１ゲート電極の間には前記拡張絶縁領域以外の絶縁領域を有さず、
前記第１ソース領域から前記第１ゲート絶縁層の前記拡張絶縁領域下を介して前記第１ゲート電極下の前記基板内の領域まで延設された前記第２導電型の拡張ソース領域を有し、
前記ソース領域は、前記拡張ソース領域内に形成されている第１電界効果トランジスタと、
前記基板内において前記第２導電型であるウェル領域と、
前記ウェル領域内において前記第１導電型の第２ソース領域及び第２ドレイン領域と、
前記基板上に形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された第２ゲート電極と、
を備え、前記第２ゲート絶縁層は前記第１電界効果トランジスタの前記第１ゲート絶縁層の厚さより薄く、前記第１電界効果トランジスタよりも低い動作電圧を有する第２電界効果トランジスタと、
を含む半導体デバイスの製造方法であり、
前記拡張ソース領域と前記ウェル領域を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項13】
請求項１１又は１２に記載の半導体デバイスの製造方法であって、
前記半導体デバイスは、さらに、
前記基板内において第３ソース領域及び第３ドレイン領域と、
前記基板上に形成された第３ゲート絶縁層と、
前記第３ゲート絶縁層上に形成された第３ゲート電極と、
を備え、前記第２電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第２電界効果トランジスタよりも低い動作電圧を有する第３電界効果トランジスタを含み、
前記第１ソース領域の少なくとも一部と前記第３ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
前記半導体デバイスは、さらに、
前記基板内において第３ソース領域及び第３ドレイン領域と、
前記基板上に形成された第３ゲート絶縁層と、
前記第３ゲート絶縁層上に形成された第３ゲート電極と、
を備え、前記第２電界効果トランジスタの前記ゲート絶縁層の厚さより薄いゲート絶縁層を有し、前記第２電界効果トランジスタよりも低い動作電圧を有する第３電界効果トランジスタを含み、
前記第１ソース領域の少なくとも一部と前記第３ソース領域の少なくとも一部を同一の製造工程にて形成することを特徴とする半導体デバイスの製造方法。
【請求項14】
請求項１３に記載の半導体デバイスの製造方法であって、
前記第３電界効果トランジスタのゲート長は１００ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
前記第３電界効果トランジスタのゲート長は１００ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
【請求項15】
請求項１１～１４のいずれか１項に記載の半導体デバイスの製造方法であって、
前記第１ゲート絶縁層の厚さは、６０ｎｍ以上１００ｎｍ以下であり、
前記第２ゲート絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイスの製造方法。
前記第１ゲート絶縁層の厚さは、６０ｎｍ以上１００ｎｍ以下であり、
前記第２ゲート絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体デバイスの製造方法。