特開 2022-163554 炭化珪素半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022163554

(43)【公開日】2022-10-26

(54)【発明の名称】炭化珪素半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221019BHJP

   H01L 29/12 20060101ALI20221019BHJP

   H01L 21/336 20060101ALI20221019BHJP

   H01L 29/06 20060101ALI20221019BHJP

   H01L 21/322 20060101ALI20221019BHJP

   H01L 21/28 20060101ALI20221019BHJP

   H01L 29/417 20060101ALI20221019BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 653A

H01L29/78 652G

H01L29/78 658H

H01L29/78 652K

H01L29/78 652P

H01L29/06 301G

H01L29/78 658A

H01L21/322 L

H01L21/28 301B

H01L29/50 M

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2021068560

(22)【出願日】2021-04-14

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】熊田 恵志郎

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA03

4M104BB01

4M104BB02

4M104BB03

4M104BB09

4M104BB14

4M104BB21

4M104BB40

4M104DD37

4M104DD43

4M104DD65

4M104EE03

4M104EE16

4M104EE17

4M104FF02

4M104FF04

4M104FF17

4M104FF18

4M104FF35

4M104GG09

(57)【要約】

【課題】製造コストの低減ができ、信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供する。
【解決手段】ｎ型のドリフト層２の上面に設けられたｎ型の電流拡散層３と、この上面に設けられたｐ型のベース領域６と、電流拡散層３の内部に設けられたｐ型のゲート底部保護領域４ｂと、電流拡散層３の内部にゲート底部保護領域４ｂと離間し、ベース領域６の下面に接するｐ型のベース底部埋込領域（４ａ，５ａ）と、ベース領域６を貫通しゲート底部保護領域４ｂに達するトレンチ９ａの内部に設けられた絶縁ゲート型電極構造（１１，１２ａ）と、ドリフト層２の底部に設けられ、少数キャリアを結晶欠陥により再結合する下部再結合領域２４と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素基板の上に設けられた第１導電型のドリフト層と、
前記ドリフト層の上面に設けられ、前記ドリフト層より高不純物濃度の第１導電型の電流拡散層と、
前記電流拡散層の上面に設けられた第２導電型のベース領域と、
前記電流拡散層の内部に設けられた第２導電型のゲート底部保護領域と、
前記電流拡散層の内部に前記ゲート底部保護領域と離間し、前記ベース領域の下面に接する第２導電型のベース底部埋込領域と、
前記ベース領域を貫通し前記ゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造と、
前記ドリフト層の底部に設けられ、前記ドリフト層に注入された少数キャリアを結晶欠陥により再結合する下部再結合領域と、
を備えることを特徴とする炭化珪素半導体装置。

【請求項2】

前記ベース底部埋込領域の底面に接するように設けられ、前記ベース領域から注入される少数キャリアを結晶欠陥により再結合する上部再結合領域をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記上部再結合領域は、前記結晶欠陥として水素又はヘリウムからなる再結合中心を有し、前記ベース底部埋込領域の前記底面及び底面端部を覆うように前記ドリフト層の上部に設けられることを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項4】

前記上部再結合領域の側面は、前記ベース底部埋込領域の前記底面端部から前記ゲート底部保護領域側に、前記ベース底部埋込領域と前記ゲート底部保護領域との間の幅の１／２以下の幅で突出し、
前記上部再結合領域は、前記結晶欠陥の面密度が５×１０¹⁰ｃｍ^-2以上２×１０¹¹ｃｍ^-2以下の範囲で、厚さが０．２μｍ以上０．５μｍ以下の範囲であることを特徴とする請求項２又は３に記載の炭化珪素半導体装置。

【請求項5】

前記下部再結合領域は、少数キャリアを再結合する水素又はヘリウムからなる再結合中心を有し、前記ベース底部埋込領域の下方に選択的に設けられることを特徴とする請求項１～４のいずれか１項に記載の炭化珪素半導体装置。

【請求項6】

隣り合う前記下部再結合領域間の領域が、前記ゲート底部保護領域に対向する位置に設けられ、
隣り合う前記下部再結合領域間の幅を前記ゲート底部保護領域の幅よりも大きくし、平面視において、前記下部再結合領域の端部は、前記ベース底部埋込領域と前記ゲート底部保護領域との間の前記ゲート底部保護領域側に位置することを特徴とする請求項５に記載の炭化珪素半導体装置。

【請求項7】

前記下部再結合領域が、前記ドリフト層の底部全面に設けられることを特徴とする請求項１～４のいずれか１項に記載の炭化珪素半導体装置。

【請求項8】

前記下部再結合領域は、前記結晶欠陥の面密度が５×１０¹¹ｃｍ^-2以上２×１０¹²ｃｍ^-2以下の範囲で、厚さが０．５μｍ以上１．０μｍ以下の範囲であることを特徴とする請求項１～７のいずれか１項に記載の炭化珪素半導体装置。

【請求項9】

前記ゲート底部保護領域の底面及び底面端部を覆うように設けられ、少数キャリアを結晶欠陥により再結合するゲート底部再結合領域を更に備えることを特徴とする請求項１～８のいずれか１項に記載の炭化珪素半導体装置。

【請求項10】

前記絶縁ゲート型電極構造が設けられた活性部の端部から、該活性部の周囲に配置された外周部に延在する前記ベース底部埋込領域の底面全体に接するように、前記上部再結合領域が延在することを特徴とする請求項２～９のいずれか１項に記載の炭化珪素半導体装置。

【請求項11】

前記上部再結合領域の上部に、前記ベース底部埋込領域の前記底面に接する第１導電型の部分電流拡散層を更に有することを特徴とする請求項２～１０のいずれか１項に記載の炭化珪素半導体装置。

【請求項12】

前記上部再結合領域は、前記結晶欠陥として、チタン、バナジウム、クロム、マンガン、鉄、白金及び金から選ばれる少なくとも１の重金属からなる再結合中心を有し、前記ベース底部埋込領域の底部に局在するように設けられることを特徴とする請求項２に記載の炭化珪素半導体装置。

【請求項13】

前記炭化珪素基板の上面に、前記ドリフト層の下面に接するように前記ドリフト層よりも高不純物濃度の第１導電型のバッファ層を更に備えることを特徴とする請求項１～１２のいずれか１項に記載の炭化珪素半導体装置。

【請求項14】

第１導電型の炭化珪素基板の上にエピタキシャル成長させた第１導電型のドリフト層の上面に前記ドリフト層よりも高不純物濃度の第１導電型の電流拡散層、前記電流拡散層の上面に第２導電型のベース領域、前記電流拡散層の底部に前記ベース領域より高不純物濃度の第２導電型のゲート底部保護領域、前記電流拡散層の内部に前記ゲート底部保護領域と離間し、前記ベース領域の下面に接する前記ベース領域より高不純物濃度の第２導電型のベース底部埋込領域、及び前記ベース領域を貫通し前記ゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造を形成した後、前記炭化珪素基板の下面を研磨することにより活性部に素子構造を形成する工程と、
研磨した前記炭化珪素基板の前記下面より前記ドリフト層底部に水素又はヘリウムを選択的にイオン注入して、前記ドリフト層底部に、少数キャリアを結晶欠陥により再結合する下部再結合領域を形成する工程と、
を含むことを特徴とする炭化珪素半導体装置の製造方法。

【請求項15】

研磨した前記炭化珪素基板の前記下面より前記ドリフト層上部に水素又はヘリウムを選択的にイオン注入して、前記ベース底部埋込領域の底面に接するように、少数キャリアを結晶欠陥により再結合する上部再結合領域を選択的に形成する工程を、
さらに含むことを特徴とする請求項１４に記載の炭化珪素半導体装置の製造方法。

【請求項16】

前記上部再結合領域は、前記ベース底部埋込領域の前記底面及び底面端部を覆うように形成されることを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。

【請求項17】

前記下部再結合領域は、前記ベース底部埋込領域の下方に選択的に形成されることを特徴とする請求項１４～１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、炭化珪素（ＳｉＣ）半導体装置及びその製造方法に関する。

【背景技術】

【0002】

市販の炭化珪素（ＳｉＣ）単結晶基板には、基底面転位（ＢＰＤ）をはじめとする多数の転位が含まれる。このような転位は、基板上にＳｉＣ単結晶をエピタキシャル成長させたエピタキシャル基板に引き継がれる。そのため、エピタキシャル基板に形成された半導体装置の特性に悪影響を与えることが知られている。

【0003】

ＭＯＳ電界効果トランジスタ（ＦＥＴ）等のＳｉＣ半導体装置においては、エピタキシャル基板にｐｎ接合を有する内蔵ダイオードが設けられる。基底面転位は、ターンオフ時にバイポーラ動作を行う内蔵ダイオードの順方向特性の劣化の原因となる。例えば、バイポーラ動作時に順方向通電により発生する少数キャリア、例えばｎ型半導体における正孔は、エピタキシャル基板の中を拡散する。少数キャリアが基底面転位で再結合して再結合エネルギを基底面転位に与えると、基底面転位を起点としてエピタキシャル基板中に積層欠陥が拡張する。積層欠陥が拡張すると、内蔵ダイオードに順方向電流を流したとき、順方向電圧が上昇して順方向抵抗が増大する。このように、素子特性が劣化すると、発生する損失が経時的に増加し、発熱量も大きくなるため、半導体装置の故障の原因となる。

【0004】

積層欠陥は、ｎ型の基板とｎ型エピタキシャル成長層であるドリフト層との界面から拡張する。基板とドリフト層の間に高濃度のｎ⁺型のバッファ層を配置することで、表面電極側から注入される正孔をバッファ層中で再結合させることができる。再結合エネルギはバッファ層中で放出されるので、積層欠陥の拡張は防止できる。しかし、高耐圧を保持するためには、バッファ層は１０μｍ程度の厚さが要求され、エピタキシャル基板の製造コストが増大する。

【0005】

特許文献１には、基板とｎ型境界層との界面近傍に水素イオン（プロトン）を注入して再結合中心（ライフタイムキラー）を設ける方法が提案されている。特許文献１の方法では、再結合中心は基板とｎ型境界層との界面全面に導入されるためＭＯＳＦＥＴのオン抵抗が劣化してしまう。特許文献２には、プレーナ型ＭＯＳＦＥＴのベース領域底部のｐｎ接合界面にプロトン又はヘリウムイオンを注入して再結合中心を設けて内蔵ダイオードの逆回復損失を低減する方法が提案されている。特許文献２の方法では、再結合中心がベース領域底部に設けられるため、ドリフト層に注入される正孔を十分に低減することは困難である。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１９－１０２４９３号公報

【特許文献2】国際公開第２０１６／０３９０７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、上記課題を鑑み、製造コストの低減ができ、信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明の一態様は、（ａ）第１導電型のＳｉＣ基板の上に設けられた第１導電型のドリフト層と、（ｂ）ドリフト層の上面に設けられ、ドリフト層より高不純物濃度の第１導電型の電流拡散層と、（ｃ）電流拡散層の上面に設けられた第２導電型のベース領域と、（ｄ）電流拡散層の内部に設けられた第２導電型のゲート底部保護領域と、（ｅ）電流拡散層の内部にゲート底部保護領域と離間し、ベース領域の下面に接する第２導電型のベース底部埋込領域と、（ｆ）ベース領域を貫通しゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造と、（ｇ）ドリフト層の底部に設けられ、ドリフト層に注入された少数キャリアを結晶欠陥により再結合する下部再結合領域と、を備えるＳｉＣ半導体装置であることを要旨とする。

【0009】

本発明の他の態様は、（ａ）第１導電型の基板の上にエピタキシャル成長させた第１導電型のドリフト層の上面にドリフト層よりも高不純物濃度の第１導電型の電流拡散層、電流拡散層の上面に第２導電型のベース領域、電流拡散層の底部にベース領域より高不純物濃度の第２導電型のゲート底部保護領域、電流拡散層の内部にゲート底部保護領域と離間し、ベース領域の下面に接するベース領域より高不純物濃度の第２導電型のベース底部埋込領域、及びベース領域を貫通しゲート底部保護領域に達するトレンチの内部に設けられた絶縁ゲート型電極構造を形成した後、基板の下面を研磨することにより活性部に素子構造を形成する工程と、（ｂ）研磨した基板の下面よりドリフト層底部にプロトン又はヘリウムを選択的にイオン注入して、ドリフト層の底部に、少数キャリアを結晶欠陥により再結合する下部再結合領域を形成する工程と、を含むＳｉＣ半導体装置の製造方法であることを要旨とする。

【発明の効果】

【0010】

本発明によれば、製造コストの低減ができ、信頼性の低下を防止することが可能なＳｉＣ半導体装置及びその製造方法を提供できる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係るＳｉＣ半導体装置の一例を示す平面概略図である。

【図2】図１中のＡ－Ａ線方向から見た断面概略図である。

【図3】従来の半導体装置における積層欠陥拡張の一例を示す断面概略図である。

【図4】従来のＳｉＣ半導体装置の積層欠陥拡張のための構造の一例を示す断面概略図である。

【図5】図４の半導体装置における再結合促進を説明するための断面概略図である。

【図6】図２中のＢ部分の拡大図である。

【図7】本発明の実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面概略図である。

【図8】本発明の実施形態に係る半導体装置の製造方法の図７に引き続く工程の一例を説明するための断面概略図である。

【図9】本発明の実施形態に係る半導体装置の製造方法の図８に引き続く工程の一例を説明するための断面概略図である。

【図10】本発明の実施形態に係る半導体装置の製造方法の図９に引き続く工程の一例を説明するための断面概略図である。

【図11】本発明の実施形態に係る半導体装置の製造方法の図１０に引き続く工程の一例を説明するための断面概略図である。

【図12】本発明の実施形態に係る半導体装置の製造方法の図１１に引き続く工程の一例を説明するための断面概略図である。

【図13】本発明の実施形態に係る半導体装置の製造方法の図１２に引き続く工程の一例を説明するための断面概略図である。

【図14】本発明の実施形態に係る半導体装置の製造方法の図１３に引き続く工程の一例を説明するための断面概略図である。

【図15】本発明の実施形態に係る半導体装置の製造方法の図１４に引き続く工程の一例を説明するための断面概略図である。

【図16】本発明の実施形態に係る半導体装置の製造方法の図１５に引き続く工程の一例を説明するための断面概略図である。

【図17】本発明の実施形態に係る半導体装置の製造方法の図１６に引き続く工程の一例を説明するための断面概略図である。

【図18】本発明の実施形態に係るＳｉＣ半導体装置の他の例を示す断面概略図である。

【図19】本発明の実施形態に係るＳｉＣ半導体装置の他の例を示す断面概略図である。

【図20】本発明の実施形態に係るＳｉＣ半導体装置の他の例を示す断面概略図である。

【図21】本発明のその他の実施形態に係るＳｉＣ半導体装置の一例を示す断面概略図である。

【図22】本発明のその他の実施形態に係るＳｉＣ半導体装置の再結合領域の形成工程の一例を説明するための断面概略図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0013】

本明細書においてＭＯＳトランジスタのソース領域は絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域として選択可能な「一方の主領域（第１主領域）」である。又、ＭＯＳ制御静電誘導サイリスタ（ＳＩサイリスタ）などのサイリスタにおいては、一方の主領域はカソード領域として選択可能である。ＭＯＳトランジスタのドレイン領域は、ＩＧＢＴにおいてはコレクタ領域を、サイリスタにおいてはアノード領域として選択可能な半導体装置の「他方の主領域（第２主領域）」である。本明細書において単に「主領域」と言うときは、当業者の技術常識から妥当な第１主領域又は第２主領域のいずれかを意味する。

【0014】

また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。またｎやｐに付す＋や－は、＋及び－が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じｎとｎとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。

【0015】

＜ＳｉＣ半導体装置の構造＞
ＳｉＣ結晶には結晶多形が存在し、主なものは立方晶の３Ｃ、及び六方晶の４Ｈ、６Ｈである。室温における禁制帯幅は３Ｃ－ＳｉＣでは２．２３ｅＶ、４Ｈ－ＳｉＣでは３．２６ｅＶ、６Ｈ－ＳｉＣでは３．０２ｅＶの値が報告されている。本発明の実施形態では、４Ｈ－ＳｉＣを用いて説明する。

【0016】

本発明の実施形態に係るＳｉＣ半導体装置を製造するＳｉＣ半導体基板（基板）１００は、図１に示すように、複数のチップ領域１０１とダイシングライン１０２とからなる。例えば、チップ領域１０１は、矩形状の平面形状を有し、マトリックス状に基板１００に配置される。ダイシングライン１０２は、チップ領域１０１のそれぞれを囲むように格子状に配置される。チップ領域１０１には、図２に示すように、活性素子を含む活性部１０１ａと、耐圧構造を有する外周部１０１ｂとが設けられる。図２では、活性素子として第１導電型（ｎ^－型）のドリフト層２の上部に設けられたトレンチゲート構造のＭＯＳＦＥＴを、耐圧構造として電界緩和領域２０ａ、２０ｂを含む場合を例示している。

【0017】

図２に示すように、ドリフト層２の上面には第２導電型（ｐ型）のベース領域６が配置されている。ドリフト層２及びベース領域６はＳｉＣからなるエピタキシャル成長層（以下において「エピタキシャル層」と略記する。）でそれぞれ構成されている。ベース領域６の上部には、ベース領域６よりも高不純物濃度のｐ^＋型のベースコンタクト領域８が選択的に設けられている。ベース領域６の上部には、ベースコンタクト領域８に接するように、ドリフト層２よりも高不純物濃度のｎ^＋型の第１主領域（ソース領域）７が選択的に設けられている。

【0018】

ソース領域７及びベース領域６の上面からベース領域６を貫通して、幅が１μｍ以下のトレンチ９ａが設けられている。つまりトレンチ９ａの側面には、ソース領域７及びベース領域６が接している。トレンチ９ａの底面及び側面にはゲート絶縁膜１１が設けられている。トレンチ９ａ内にはゲート絶縁膜１１を介してゲート電極１２ａが埋め込まれ、絶縁ゲート型電極構造（１１、１２ａ）を構成する。ゲート絶縁膜１１としては、二酸化珪素膜（ＳｉＯ_２膜）の他、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ_３Ｎ_４）膜、アルミニウム酸化物（Ａｌ_２Ｏ_３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ_２Ｏ_３）膜、ハフニウム酸化物（ＨｆＯ_２）膜、ジルコニウム酸化物（ＺｒＯ_２）膜、タンタル酸化物（Ｔａ_２Ｏ_５）膜、ビスマス酸化物（Ｂｉ_２Ｏ_３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜などが採用可能である。ゲート電極１２ａの材料としては、例えば燐（Ｐ）やボロン（Ｂ）などの不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）が使用可能である。

【0019】

ドリフト層２の上部には、ドリフト層２よりも高不純物濃度のｎ型の電流拡散層（ＣＳＬ）３が選択的に設けられている。トレンチ９ａの底部は電流拡散層３に達する。電流拡散層３は必ずしも設ける必要はない。電流拡散層３を設けない場合、トレンチ９ａの底部はドリフト層２に達する。電流拡散層３の内部には、トレンチ９ａの底部に接するように、ｐ^＋型のゲート底部保護領域４ｂが設けられている。電流拡散層３の内部には、ベースコンタクト領域８の下方において、ゲート底部保護領域４ｂと同程度の深さで、ゲート底部保護領域４ｂから離間してｐ^＋型の第１埋込領域４ａが設けられている。電流拡散層３の上部には、第１埋込領域４ａの上面とベース領域６の下面に接するようにｐ^＋型の第２埋込領域５ａが設けられている。第２埋込領域５ａも、ベースコンタクト領域８の下方に設けられる。第１埋込領域４ａと第２埋込領域５ａでベース底部埋込領域（４ａ，５ａ）が構成される。また、トレンチの奥行き方向において選択的に、第１埋込領域４ａとゲート底部保護領域４ｂとを接続するｐ^＋型の接続部４ｄが設けられている。ベース底部埋込領域（４ａ，５ａ）の第１埋込領域４ａの底面に接するように上部再結合領域２６が設けられる。上部再結合領域２６は、第１埋込領域４ａの底面及び底面端部を覆うように設けることが好ましい。

【0020】

ゲート電極１２ａの上面には層間絶縁膜１３が配置される。層間絶縁膜１３としては、硼素（Ｂ）及び燐（Ｐ）を添加したシリコン酸化膜（ＢＰＳＧ）が用いられる。しかし、層間絶縁膜１３としては、燐（Ｐ）を添加した酸化珪素膜（ＰＳＧ）、「ＮＳＧ」と称される燐（Ｐ）や硼素（Ｂ）を含まないノンドープのＳｉＯ_２膜、硼素（Ｂ）を添加した酸化珪素膜（ＢＳＧ）、Ｓｉ_３Ｎ_４膜などでもよい。またこれらの積層膜でもよい。

【0021】

層間絶縁膜１３の間に露出したソース領域７及びベースコンタクト領域８に物理的に接するようにソースコンタクト層１４が設けられる。層間絶縁膜１３及びソースコンタクト層１４を覆うようにバリアメタル層１５ａが設けられる。第１主電極（ソース電極）１６ａは、バリアメタル層１５ａ及びソースコンタクト層１４を介してソース領域７及びベースコンタクト領域８に電気的に接続される。例えば、ソースコンタクト層１４がニッケルシリサイド（ＮｉＳｉ_ｘ）膜、バリアメタル層１５ａが窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜、ソース電極１６ａがアルミニウム（Ａｌ）膜やアルミニウム－シリコン（Ａｌ－Ｓｉ）膜で構成できる。ソース電極１６ａは、ゲート表面電極（図示省略）と分離して配置されている。

【0022】

活性部１０１ａの外周部１０１ｂ側において、ベース領域６の上部にはベースコンタクト領域８ａが設けられる。ベースコンタクト領域８ａの上面には、フィールド酸化膜１０を介して配線層１２ｂが配置され、配線層１２ｂの上面にはバリアメタル層１５ｂを介してゲート電極パッド１６ｂが配置されている。図示を省略するが、ゲート電極パッド１６ｂは配線層１２ｂを介してゲート電極１２ａに電気的に接続されている。層間絶縁膜１３及びフィールド酸化膜１０は、外周部１０１ｂ側に延在する。また、活性部１０１ａの外周部１０１ｂ側には、ベース領域６の下面に接するように第２埋込領域５ｂ及び第１埋込領域４ｃからなるベース底部埋込領域（４ｃ，５ｂ）が延在している。ベース底部埋込領域（４ｃ，５ｂ）の第１埋込領域４ｃの底面に接するように上部再結合領域２６ａが設けられる。

【0023】

ドリフト層２の下には、ｎ^＋型のバッファ層２２及びｎ^＋型の第２主領域（ドレイン領域）１が配置されている。ドレイン領域１はＳｉＣ半導体基板（基板）で構成されている。ベース底部埋込領域（４ａ，５ａ）の下方において、ドリフト層２の底部には下部再結合領域２４が選択的に設けられる。隣り合う下部再結合領域２４間の空隙は、ゲート底部保護領域４ｂに対向するように配置されている。また、ベース底部埋込領域（４ｃ，５ｂ）の下方のドリフト層２の底部には、外周部１０１ｂに延在するように下部再結合領域２４ａが設けられる。

【0024】

ドレイン領域１の下面には第２主電極（ドレイン電極）１７が配置されている。ドレイン電極１７としては、例えば金（Ａｕ）からなる単層膜や、Ｔｉ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）などの金属膜を積層してもよい。また、ドレイン領域１とドレイン電極１７との間に、ドレインコンタクト層が設けられてもよい。ドレインコンタクト層は、例えばニッケルシリサイド（ＮｉＳｉ_ｘ）膜である。

【0025】

図２に示すように、外周部１０１ｂには、ベース領域６の上面からベース領域６を貫通して第１埋込領域４ｃに達するメサ溝９ｂが設けられている。１つのチップ領域１０１におけるメサ溝９ｂの幅は、例えば５μｍ以上、２００μｍ以下の範囲である。外周部１０１ｂには、メサ溝９ｂの底面に露出するように、電界緩和領域２０ａ、２０ｂが終端構造として設けられる。電界緩和領域２０ａ、２０ｂのそれぞれは、例えば、ジャンクション・ターミネーション・エクステンション（ＪＴＥ）構造であり、ｐ型の複数の空間変調部が設けられている。電界緩和領域２０ａ、２０ｂのそれぞれはＪＴＥ構造に限定されず、ｐ型の複数のガードリングを同心リング状に設けてもよい。また、外周部１０１ｂの外側端部において、ドリフト層２の上部にｎ^＋型のチャネルストッパを同心リング状に設けてもよい。なお、ｎ^＋型のチャネルストッパの代わりに、ｐ^＋型のチャネルストッパを設けてもよい。

【0026】

例えば、ドリフト層２は、不純物濃度が１×１０¹⁵ｃｍ^-3以上２×１０¹⁶ｃｍ^-3以下で、厚さは、１μｍ以上数１００μｍ以下であり、後述する内蔵ダイオードの耐圧仕様に応じて最適な厚さと不純物密度が選ばれる。ベース領域６の不純物濃度は１×１０¹⁷ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下である。ベースコンタクト領域８の不純物濃度は５×１０¹⁸ｃｍ^-3以上５×１０²⁰ｃｍ^-3以下、ソース領域７の不純物濃度は５×１０¹⁸ｃｍ^-3以上５×１０²⁰ｃｍ^-3以下である。電流拡散層３の不純物濃度は５×１０¹⁶ｃｍ^-3以上５×１０¹⁷ｃｍ^-3以下で、ゲート底部保護領域４ｂ、ベース底部埋込領域（４ａ，５ａ）の第１埋込領域４ａ及び第２埋込領域５ａは同程度の不純物濃度を有し、１×１０¹⁷ｃｍ^-3以上、１×１０¹⁹ｃｍ^-3以下である。バッファ層２２は、不純物濃度が５×１０¹⁷ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下で、厚さが０．５μｍ以上１μｍ以下である。ドレイン領域１の不純物濃度は１×１０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下である。

【0027】

実施形態に係る半導体装置の動作時は、ソース電極１６ａをアース電位として、ドレイン電極１７に正電圧を印加し、ゲート電極１２ａに閾値以上の正電圧を印加すると、ベース領域６のトレンチ９ａの側面側に反転層（チャネル）が形成されてオン状態となる。反転層は、ベース領域６がゲート電極１２ａに対向する位置に挟まれたゲート絶縁膜１１とベース領域６との界面となるトレンチ９ａの側面に露出したベース領域６の表面に形成される。オン状態では、ドレイン電極１７からドレイン領域１、ドリフト層２、電流拡散層３、ベース領域６の反転層及びソース領域７を経由してソース電極１６ａへ電流が流れる。一方、ゲート電極１２ａに印加される電圧が閾値未満の場合、ベース領域６に反転層が形成されないため、オフ状態となり、ドレイン電極１７からソース電極１６ａへ電流が流れない。

【0028】

また、図２に示すように、ｐ型のベース領域６がｎ型のドリフト層２の上部に形成されることにより、ｐｎ接合の内蔵ダイオード（ボディダイオード）が形成される。即ち、ベースコンタクト領域８、ベース領域６、ベース底部埋込領域（４ａ，５ａ）、電流拡散層３、ドリフト層２、バッファ層２２及びドレイン領域１で内蔵ダイオードが構成される。半導体基板からなるドレイン領域１は内蔵ダイオードの「カソード領域」として機能し、バッファ層２２上のドリフト層２及び電流拡散層３は、キャリアがドリフト走行する「走行領域」として機能する。また、ベースコンタクト領域８、ベース領域６及びベース底部埋込領域（４ａ，５ａ）は、内蔵ダイオードの「アノード領域」として機能する。このため、ドレイン領域１の下面に設けられたドレイン電極１７は「カソード電極」として機能し、ドレイン領域１に供給されたキャリアを、ドレイン電極１７を介して外部回路に供給する。ベースコンタクト領域８の上面に設けられたソース電極１６ａは内蔵ダイオードの「アノード電極」として機能し、外部回路からソース電極１６ａを介してベースコンタクト領域８及びベース領域６にキャリアを供給する。ドレイン領域１から供給される多数キャリア（電子）がドリフト層２をドリフト電界で走行する。そして、ベースコンタクト領域８からベース領域６を通ってドリフト層２に少数キャリア（正孔）が注入される。

【0029】

通常のＳｉＣ基板中には、基底面転位が１０００個／ｃｍ²台で存在している。図３に示すように、ｎ^＋型の基板１ｓ上にｎ^＋型のバッファ層２２ｓ及びｎ^－型のエピタキシャル層２ｓをエピタキシャル成長すると、基底面転位４０ｔの大部分はバッファ層２２ｓ内で貫通転位４２に転換される。バッファ層２２ｓは転移変換層として機能し、厚さは１μｍ程度以下とされる。一方、一部の基底面転位４０ｓは、基板１ｓからバッファ層２２ｓを越えてエピタキシャル層３ｓに伝播する。このようなエピタキシャル基板（１ｓ,２ｓ，３ｓ）を用いてｐｎダイオードを形成すると、通電により、基板１ｓとバッファ層２２ｓの界面近傍の基底面転位４０ｓが積層欠陥の拡張の起点となり得る。即ち、エピタキシャル層２ｓの上部に形成したｐ型アノード領域から、正孔がエピタキシャル層２ｓに注入されることにより、基底面転位４０ｓが積層欠陥の拡張の起点となる。なお、基底面転位４０ｔから転換された貫通転位４２は、積層欠陥に拡張しない。

【0030】

例えば、ｎ型のエピタキシャル層２ｓに「少数キャリア」として正孔４４がｐｎダイオードのアノード領域から注入される。順方向通電により生成された伝導帯の多数キャリアである電子が基底面転位４０ｓから生じた積層欠陥の電子準位、即ち再結合中心で正孔４４と再結合することにより、積層欠陥の拡張が起こる。再結合中心による再結合エネルギは小さいため、積層欠陥に到達する正孔密度が閾値以上とならないと積層欠陥の拡張は起こらない。閾値の正孔密度は、１×１０¹⁵ｃｍ^-3程度といわれている。エピタキシャル層２ｓは低不純物密度であり、エピタキシャル層２ｓに注入された正孔の拡散深さは１０μｍ程度である。したがって、ｐｎダイオードの走行領域として厚さが１０μｍ程度のエピタキシャル層２ｓを用いる場合、アノード領域から注入された正孔は、十分高い密度でバッファ層２２ｓ内から基板１ｓ内に到達し得る。バッファ層２２ｓと基板１ｓとの界面近傍に局在する基底面転位４０ｓを起点として、積層欠陥４６がエピタキシャル層２ｓ内で拡張することになる。積層欠陥は高抵抗領域となるため、電流は積層欠陥のない領域を流れることになる。その結果、ｐｎダイオードにおいて、オン電圧（順方向電圧）の増加やオン抵抗の増加等の順方向特性の劣化を招いてしまう。

【0031】

従来の半導体装置では、図４に示すように、バッファ層２２とドリフト層２との間に数μ程度のｎ^＋型の再結合促進層３４を設けている。例えば、ドリフト層２を１０μｍ程度とし、再結合促進層３４を３μｍ～７μｍとする。図５は、図４に示した半導体装置のドレイン領域１、バッファ層２２、再結合促進層３４及びドリフト層２からなるｎ型の積層構造を示す拡大図である。図５に示すように、図２の内蔵ダイオードのアノード領域からドリフト層２内に注入された少数キャリアの正孔４４は再結合促進層３４内で多数キャリアの電子と再結合して消失する。そのため、ドレイン領域１に存在する基底面転位４０ｔ、４０ｓは、共に貫通転位４２に転換され、積層欠陥に拡張することが防止される。正孔４４の再結合を十分に促進するためには、再結合促進層３４を十分厚くエピタキシャル成長させる必要があり、製造コストの増加を招く。

【0032】

図６は、図２に示した半導体装置のＢ部分の拡大図である。図６に示すように、実施形態に係る半導体装置では、少数キャリアの正孔を再結合する再結合中心としての結晶欠陥を有する上部再結合領域２６及び下部再結合領域２４が設けられている。結晶欠陥は、イオン注入された軽元素イオン、例えばプロトン（水素イオン）又はヘリウムイオンからなる。上部再結合領域２６は、ベース底部埋込領域（４ａ，５ａ）の第１埋込領域４ａの底面及び底面端部を覆うように選択的に設けられ、対向するゲート底部保護領域４ｂ側に突出幅Ｄｃで突出している。下部再結合領域２４は、ベース底部埋込領域（４ａ，５ａ）の下方のドリフト層２の底部にバッファ層２２の上面に接し、互いに離間幅Ｄｓで離間して選択的に設けられる。ここで下部再結合領域２４は、ドリフト層２の内部にとどまり、バッファ層２２にかからないように設けてよい。これにより、基板の転位を変換するというバッファ層２２の機能を維持することができる。ただし、少数キャリアである正孔をバッファ層２２に到達させないためには、下部再結合領域２４の底部とバッファ層２２の底部とは３μｍ以下であると良い。

【0033】

上部再結合領域２６では、ベース領域６から、特にベース底部埋込領域（４ａ，５ａ）を通ってドリフト層２に注入される正孔を結晶欠陥により再結合させる。上部再結合領域２６の側面の突出幅Ｄｃは、ベース底部埋込領域（４ａ，５ａ）とゲート底部保護領域４ｂとの間の電流拡散幅Ｄｐの１／２以下が望ましい。突出幅Ｄｃが０以下、即ちベース底部埋込領域（４ａ，５ａ）の幅よりも小さくなると、ベース底部埋込領域（４ａ，５ａ）を通してドリフト層２に注入される正孔を十分には低減できない。また、結晶欠陥を含む上部再結合領域２６は高抵抗となるため、突出幅Ｄｃが半導体装置の主電流路を含む電流拡散幅Ｄｐの１／２より大きくなると、ＭＯＳＦＥＴのオン抵抗や内蔵ダイオードの順方向電圧が増加してしまう。また、上部再結合領域２６は、結晶欠陥、即ち注入されたプロトン又はヘリウムの面密度が、５×１０¹⁰ｃｍ^-2以上２×１０¹¹ｃｍ^-2以下の範囲で、厚さは０．２μｍ以上０．５μｍ以下であることが望ましい。このような面密度及び厚さの範囲であれば、正孔の再結合を十分に行え、且つＭＯＳＦＥＴのオン抵抗や内蔵ダイオードの順方向電圧の増加を抑制することができる。

【0034】

下部再結合領域２４では、ベース領域６から上部再結合領域２６で再結合されずにドリフト層２に注入される正孔を結晶欠陥により再結合させる。隣り合う下部再結合領域２４間の領域をゲート底部保護領域４ｂに対向する位置に設ける。すなわち、下部再結合領域２４はベース底部埋込領域（４ａ，５ａ）に対向する位置に、ベース底部埋込領域（４ａ，５ａ）よりも広い幅で設けられる。隣り合う下部再結合領域２４間の離間幅Ｄｓは、オン抵抗の増加を抑制するために、ゲート底部保護領域４ｂの幅Ｄｇよりも大きくしてゲート底部保護領域４ｂ直下のドリフト層２の領域を高抵抗化させないことが望ましい。また、正孔を十分に再結合させるために、離間幅Ｄｓを（Ｄｇ＋Ｄｐ）以下として、下部再結合領域２４の側面を第１埋込領域４ａとゲート底部保護領域４ｂとの間の１／２よりゲート底部保護領域４ｂ側に位置させることが望ましい。すなわち、下部再結合領域２４の端部は、平面視において、ベース底部埋込領域（４ａ，５ａ）とゲート底部保護領域４ｂとの間のゲート底部保護領域４ｂに近い側に位置する。また、下部再結合領域２４は、結晶欠陥、即ち注入されたプロトン又はヘリウムの面密度が、５×１０¹¹ｃｍ^-2以上２×１０¹²ｃｍ^-2以下で、厚さは０．５μｍ以上１．０μｍ以下であることが望ましい。このような面密度及び厚さの範囲であれば、正孔の再結合を十分に行え、且つＭＯＳＦＥＴのオン抵抗や内蔵ダイオードの順方向電圧の増加を抑制することができる。

【0035】

＜ＳｉＣ半導体装置の製造方法＞
次に、図７～図１７の工程断面図を用いて、実施形態に係るＳｉＣ半導体装置の製造方法を、トレンチゲート型ＭＯＳＦＥＴの場合を一例に説明する。なお、以下に述べるトレンチゲート型ＭＯＳＦＥＴの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。

【0036】

まず、窒素（Ｎ）などのｎ型不純物が添加されたｎ^＋型のＳｉＣ半導体基板（基板）１ｐを用意する。基板１ｐの上面に、ｎ^－型のドリフト層２ｐをエピタキシャル成長させる。次に、ドリフト層２ｐの上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜１３０をイオン注入用マスクとして用いて、ドリフト層２ｐの上面側から、窒素（Ｎ）などのｎ型不純物イオンをドリフト層２の活性部１０１ａに選択的に多段イオン注入する。このようにして、図７に示すように、ドリフト層２ｐの活性部１０１ａにｎイオン注入層３ｐが形成される。

【0037】

フォトレジスト膜１３０を除去後、ＣＶＤ技術などにより、ｎイオン注入層３ｐ及びドリフト層２ｐの上面にＳｉＯ₂からなる酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜１４０をイオン注入のマスクとして用いて、ｎイオン注入層３ｐにアルミニウム（Ａｌ）などのｐ型不純物イオンを多段イオン注入する。その結果、図８に示すように、ｎイオン注入層３ｐの内部に第１埋込領域４ａ、ゲート底部保護領域４ｂ及び第１埋込領域４ｃが選択的に形成される。図示しないが、この工程により図２に示した接続部４ｄも形成される。

【0038】

酸化膜１４０を除去後、第１埋込領域４ａ、４ｃ、ゲート底部保護領域４ｂ及びドリフト層２ｐの上面にｎ型のエピタキシャル層５ｅを成長させる。そのエピタキシャル層５ｅの表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入のマスクとして用いて、エピタキシャル層５ｅの上面側から、窒素（Ｎ）などのｎ型不純物イオンを活性部１０１ａのエピタキシャル層５ｅの上部に選択的に多段イオン注入してｎイオン注入層５ｐを形成する。

【0039】

イオン注入用マスクとして用いたフォトレジスト膜を除去後、ＣＶＤ技術などにより、図９に示すｎイオン注入層５ｐとエピタキシャル層５ｅとの上面にＳｉＯ₂からなる酸化膜を堆積する。酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜１５０をイオン注入のマスクとして用いて、ｎイオン注入層５ｐに選択的にアルミニウム（Ａｌ）などのｐ型不純物イオンを多段イオン注入する。その結果、図９に示すように、第１埋込領域４ａ、４ｃの上にそれぞれ第２埋込領域５ａ、５ｂがｎイオン注入層５ｐに選択的に形成される。

【0040】

酸化膜１５０を除去後、第２埋込領域５ａ、５ｂ、ｎイオン注入層５ｐ及びエピタキシャル層５ｅの上面にｐ型のエピタキシャル層６ｐをエピタキシャル成長させる。成長させたエピタキシャル層６ｐの表面にＣＶＤ技術などによりＳｉＯ₂からなる酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜をエッチングマスクとして、ドライエッチング技術などにより、外周部１０１ｂにおいて、エピタキシャル層６ｐ、第２埋込領域５ｂの一部、及びエピタキシャル層５ｅを選択的にエッチングする。その結果、図１０に示すように、メサ溝９ｂが形成される。活性部１０１ａにはエピタキシャル層６ｐ、第２埋込領域５ａ、ｎイオン注入層５ｐ及び第２埋込領域５ｂが残存し、外周部１０１ｂでは、メサ溝９ｂの底面に第１埋込領域４ｃの端部とドリフト層２の上面が露出する。

【0041】

エッチングマスクとして用いた酸化膜を除去後、エピタキシャル層６ｐの上面及びメサ溝９ｂの底面にＣＶＤ技術などによりＳｉＯ₂からなる酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜をイオン注入のマスクとして用いて、エピタキシャル層６ｐの上面側から、燐（Ｐ）などのｎ型不純物イオンをエピタキシャル層６ｐに多段イオン注入する。その結果、活性部１０１ａにおいて、エピタキシャル層６ｐの上部にｎイオン注入層が形成される。

【0042】

イオン注入用マスクとして用いた酸化膜を除去後、ｎイオン注入層の上面及びメサ溝９ｂの底面にＣＶＤ技術などにより酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜をイオン注入のマスクとして用いて、ｎイオン注入層の上面側から、アルミニウム（Ａｌ）などのｐ型不純物イオンをｎイオン注入層に選択的に多段イオン注入する。その結果、図１１に示すソース領域７及びベースコンタクト領域８、８ａがベース領域６の上部に形成される。ソース領域７がｎイオン注入層５ｐの上方に形成され、ソース領域７に接するベースコンタクト領域８が第２埋込領域５ａの上方に形成される。また、ベースコンタクト領域８ａが第２埋込領域５ｂの上方に形成される。

【0043】

イオン注入用マスクとして用いた酸化膜を除去後、ソース領域７、ベースコンタクト領域８、８ａの上面、及びメサ溝９ｂの底面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をイオン注入のマスクとして用いて、メサ溝９ｂの上面側から、アルミニウム（Ａｌ）などのｐ型不純物イオンをメサ溝９ｂの底面に選択的に多段イオン注入して電界緩和領域２０ａ、２０ｂを形成する。イオン注入用マスクとして用いたフォトレジスト膜を除去後、図１１に示すように、メサ溝９ｂの底面に露出するように、電界緩和領域２０ａ、２０ｂが終端構造として設けられる。

【0044】

引き続き、ソース領域７、ベースコンタクト領域８、８ａの上面、及びメサ溝９ｂの底面にＣＶＤ技術などにより酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術及びドライエッチング技術などを用いて酸化膜をパターニングする。パターニングされた酸化膜をエッチングマスクとして用いて、ドライエッチング技術により、トレンチ９ａを選択的に形成する。図１２に示すように、ｎイオン注入層３ｐとｎイオン注入層５ｐとからなるｎ型の電流拡散層３がドリフト層２の上面に形成され、トレンチ９ａはソース領域７及びベース領域６を貫通して、電流拡散層３に形成されたゲート底部保護領域４ｂに達する。

【0045】

酸化膜を除去後、トレンチ９ａ及びメサ溝９ｂを覆うように、カーボンスパッタ技術などにより、カーボン（Ｃ）膜を成膜する。その後、熱処理を行ってイオン注入されたｎ型不純物イオン及びｐ型不純物イオンを一斉に活性化させる。カーボン膜を除去後の露出面に、ＣＶＤ技術などにより、ＳｉＯ₂からなる酸化膜を堆積する。この酸化膜の上面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、酸化膜を選択的に除去して、メサ溝９ｂの底面からベースコンタクト領域８ａの上面に延在するように図１３に示すフィールド酸化膜１０を形成する。

【0046】

熱酸化法又は化学気相成長（ＣＶＤ）技術などにより、トレンチ９ａの底面及び側面、並びにソース領域７及びベースコンタクト領域８の上面に、ＳｉＯ_２膜などのゲート絶縁膜を形成する。次に、ＣＶＤ技術などにより、トレンチ９ａを埋めるように、燐（Ｐ）やボロン（Ｂ）などの不純物を高濃度で添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、フォトリソグラフィ技術及びドライエッチングにより、ポリシリコン層の一部及びゲート絶縁膜の一部を選択的に除去して、図１３に示す絶縁ゲート型電極構造（１１、１２ａ）を形成する。絶縁ゲート型電極構造（１１、１２ａ）は、ゲート絶縁膜１１と、ポリシリコン層からなるゲート電極１２ａとで構成される。また、メサ溝９ｂの近傍において、フィールド酸化膜１０の上面に、ゲート電極１２ａに電気的に接続された配線層１２ｂを形成する。次に、ＣＶＤ技術などにより、ゲート電極１２ａ及びゲート絶縁膜１１からなる絶縁ゲート型電極構造（１１、１２ａ）の上面に絶縁膜を堆積する。この絶縁膜として、ボロン燐ガラス（ＢＰＳＧ）やＮＳＧなどが用いられる。そして、フォトリソグラフィ技術及びドライエッチング技術などにより、堆積した絶縁膜の一部を選択的に除去する。この結果、図１３に示すように、層間絶縁膜１３にソース電極コンタクトホール及びゲート電極パッドコンタクトホールが開口される。図示を省略しているが、ソース電極コンタクトホールとは異なる箇所において、ゲート電極１２ａに接続されたゲート表面電極の一部が露出するように、ゲートコンタクトホールも層間絶縁膜１３に開口される。

【0047】

スパッタリング法又は蒸着法などによりＮｉ膜などの金属層を堆積して、フォトリソグラフィ技術及びＲＩＥ技術などを用いて金属層をパターニングする。その後、高速熱処理（ＲＴＡ）、例えば１０００℃程度で熱処理をすることでソースコンタクト層１４を形成する。次に、スパッタリング技術などによりＴｉＮ膜などの金属層を堆積し、フォトリソグラフィ技術及びＲＩＥ技術などを用いて金属層をパターニングしてバリアメタル層１５ａ、１５ｂを形成する。この結果、図１４に示すように、ソースコンタクト層１４がソース領域７及びベースコンタクト領域８の上面に形成され、バリアメタル層１５ａが層間絶縁膜１３を被覆するように形成される。また、バリアメタル層１５ｂが層間絶縁膜１３から露出した配線層１２ｂの上面に形成される。次に、スパッタリング法などによりＡｌ膜などの金属層を堆積する。フォトリソグラフィ技術とＲＩＥ技術などを用いてＡｌ膜などの金属層をパターニングしてソース電極１６ａ、ゲート電極パッド１６ｂ及びゲート表面電極（図示省略）のパターンを形成する。このようにして、ソース電極１６ａとゲート表面電極のパターンが分離され、ゲート電極パッド１６ｂが配線層１２ｂを介してゲート電極１２ａに電気的に接続される。

【0048】

次に、図１５に示すように、素子構造が形成された基板１ｐの上面側に接着剤２００を塗布してガラス板２１０に貼り合わせる。化学機械研磨（ＣＭＰ）などにより基板１ｐの下面を研磨して厚さを１００μｍ以下、例えば５０μｍ程度に調整をして、ドレイン領域１を形成する。その後、ドレイン領域１の下面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜２２０をイオン注入のマスクとして用いて、ドリフト層２の上部にプロトン（水素（Ｈ）イオン）又はヘリウム（Ｈｅ）イオンを選択的に多段イオン注入する。その結果、図１６に示すように、上部再結合領域２６が第１埋込領域４ａに、上部再結合領域２６ａが第１埋込領域４ｂにそれぞれ接するようにドリフト層２の上部に選択的に形成される。上部再結合領域２６の幅を第１埋込領域４ａの底面の幅よりも広くして、上部再結合領域２６によって第１埋込領域４ａの底面端部が覆われるように形成する。

【0049】

引き続き、フォトレジスト膜２２０を除去後、ドレイン領域１の下面にフォトレジスト膜を塗布し、フォトリソグラフィ技術などを用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜２３０をイオン注入のマスクとして用いて、ドリフト層２の上部にプロトン（水素（Ｈ）イオン）又はヘリウム（Ｈｅ）イオンを選択的に多段イオン注入する。その結果、図１７に示すように、ドリフト層２の底部にバッファ層２２の上面に接するように下部再結合領域２４、２４ａが形成される。下部再結合領域２４、２４ａの底部は、バッファ層２２に対して３μｍ以下の範囲で離れていてもよい。下部再結合領域２４は、ゲート底部保護領域４ｂの直下の位置が下部再結合領域２４の間の位置に対応するように、第１埋込領域４ａの下方に選択的に形成される。また、下部再結合領域２４ａは、第１埋込領域４ｃの下方から、外周部１０１ｂに延在するように形成される。

【0050】

フォトレジスト膜２３０を除去後、接着剤２００を除去してガラス板２１０から素子構造を分離する。スパッタリング法又は蒸着法などにより、ドレイン領域１の下面の全面にＡｕなどからなるドレイン電極１７を形成する。このようにして、図２に示したトレンチゲート型半導体装置が完成する。

【0051】

実施形態に係る半導体装置の製造方法では、正孔を再結合する結晶欠陥の生成工程は、注入された不純物イオンの活性化や電極形成などの高温熱処理を含む工程の後に実施される。そのため、生成された結晶欠陥が、高温熱処理により消滅することを抑制することができる。また、ドレイン領域１は、基板１ｐを１００μｍ以下の厚さに研磨して形成されているので、ドレイン領域１の下面からドリフト層２の中に水素やヘリウムなどの軽元素イオンを高濃度で再現性よくイオン注入することが可能となる。

【0052】

上述の説明では、図２に示した実施形態に係る半導体装置は、下部再結合領域２４が第１埋込領域４ａの下方に位置するようにドリフト層２の底部に選択的に形成されている。しかし、図１８に示すように、ドリフト層２の底部全面に、バッファ層２２の上面に接する下部再結合領域２４ｂを設けてもよい。この場合、下部再結合領域２４ｂでの正孔の再結合を増大させることは可能であるが、ＭＯＳＦＥＴのオン抵抗や内蔵ダイオードの順方向電圧の増加を招きやすくなる。そのため、下部再結合領域２４ｂに含まれる結晶欠陥の面密度を低減するか、下部再結合領域２４ｂの厚さを薄くすることが望ましい。なお、下部再結合領域２４ｂは外周部１０１ｂに延在して設けてもよい。

【0053】

また、図１９に示すように、ゲート底部保護領域４ｂの底面に接するように上部再結合領域２６ａを設けてもよい。上部再結合領域２６ａは、上部再結合領域２６と離間して設けられる。上部再結合領域２６ａの幅をゲート底部保護領域４ｂよりも広くして、上部再結合領域２６ａによってゲート底部保護領域４ｂの底面転部が覆われるようにする。ゲート底部保護領域４ｂはフローティングで使用されることもあるが、一般的にはベース底部埋込領域（４ａ，５ａ）の第１埋込領域４ａに接続される。本例でも、接続部４ｄによりゲート底部保護領域４ｂと第１埋込領域４ａを接続しているが、接続部４ｄの底部にも上部再結合領域２６ｃを設けて、上部再結合領域２６と上部再結合領域２６ａとをつなげてもよい。このように上部再結合領域２６ａ，２６ｃを設けることにより、ベース領域６からゲート底部保護領域４ｂを経由してドリフト層２に注入される正孔を上部再結合領域２６ａにおいて再結合させて減少させることが可能となる。ゲート底部保護領域４ｂの側面から第１埋込領域４ａ側へ突出した上部再結合領域２６ａの突出幅Ｄｔは、０より大きく、電流拡散幅Ｄｐの１／２以下が望ましい。このような範囲であれば、正孔の再結合を増大させ、且つＭＯＳＦＥＴのオン抵抗や内蔵ダイオードの順方向電圧の増加を抑制することが可能となる。なお、上部再結合領域２６ａ，２６ｃの厚さや照射イオンの面密度は、上部再結合領域２６と同じでよい。

【0054】

また、図２０に示すように、上部再結合領域２６の上部に第１埋込領域４ａの底面に接するようにｎ^＋型の部分電流拡散層２８を設けてもよい。例えば、部分電流拡散層２８の不純物濃度は５×１０¹⁷ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下である。部分電流拡散層２８は電流拡散機能を有するが、第１埋込領域４ａからの正孔の注入を低減することが可能である。

【0055】

（その他の実施形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0056】

上述のように、実施形態では水素（Ｈ）やヘリウム（Ｈｅ）などの軽元素イオンを用いて結晶欠陥を生成しているが、限定されない。例えば、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、白金（Ｐｔ）及び金（Ａｕ）などの重金属イオンであってもよい。図２１に示すように、重金属イオンを用いる上部再結合領域２６ｂは、ベース底部埋込領域（４ａ，５ａ）の第１埋込領域４ａの底部に結晶欠陥が局在するように設けることが望ましい。重金属イオンを用いる場合、イオン注入の注入深さが小さくなるため、図１６で示したようにドレイン領域１の下面からイオン注入を行うことは困難である。そのため、図２２に示すように、図８の第１埋込領域４ａのｐ型不純物イオンを注入する工程の前に重金属イオンを注入して上部再結合領域２６ｂを形成する。イオン注入用のマスクは、酸化膜１４０を用いることができる。イオン注入した重金属そのものが結晶欠陥を構成するので、活性化熱処理等の高温工程でも結晶欠陥は残存する。なお、重金属イオン注入を第１埋込領域４ａのｐ型不純物イオン注入工程の直後に実施してもよい。

【0057】

このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0058】

１…ドレイン領域（第２主領域）
１ｐ，１００…ＳｉＣ半導体基板（基板）
２、２ｐ…ドリフト層
２ｓ、３ｓ、５ｅ、６ｐ…エピタキシャル層
３…電流拡散層
３ｐ，５ｐ…ｎイオン注入層
（４ａ，５ａ）…ベース底部埋込領域
４ａ、４ｃ…第１埋込領域
４ｂ…ゲート底部保護領域
４ｄ…接続部
５ａ、５ｂ…第２埋込領域
６…ベース領域
７…ソース領域（第１主領域）
８、８ａ…ベースコンタクト領域
９ａ…トレンチ
９ｂ…メサ溝
１０…フィールド酸化膜
１１…ゲート絶縁膜
（１１、１２ａ）…絶縁ゲート型電極構造
１２ａ…ゲート電極
１２ｂ…配線層
１３…層間絶縁膜
１４…ソースコンタクト層
１５ａ、１５ｂ…バリアメタル層
１６ａ…ソース電極（第１主電極）
１６ｂ…ゲート電極パッド
１７…ドレイン電極（第２主電極）
２０ａ、２０ｂ…電界緩和領域
２２…バッファ層
２４、２４ａ、２４ｂ…下部再結合領域
２６、２６ａ、２６ｂ、２６ｃ…上部再結合領域
２８…部分電流拡散層
３４…再結合促進層
３１ａ、３１ｂ…マスク
４０ｓ、４０ｔ…基底面転位
４２…貫通転位
４４…少数キャリア（正孔）
４６…積層欠陥
１０１…チップ領域
１０１ａ…活性部
１０１ｂ…外周部
１０２…ダイシングライン
１３０、２２０、２３０…フォトレジスト膜
１４０、１５０…酸化膜
２００…接着剤
２１０…ガラス板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】