特開 2022-163582 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022163582

(43)【公開日】2022-10-26

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20221019BHJP

   H01L 29/12 20060101ALI20221019BHJP

   H01L 21/336 20060101ALI20221019BHJP

   H01L 29/739 20060101ALI20221019BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652T

H01L29/06 301G

H01L29/06 301V

H01L29/78 658E

H01L29/78 655F

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2021068596

(22)【出願日】2021-04-14

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】喜田 弘文

(57)【要約】

【課題】 周辺領域の耐圧を確保しつつ、周辺領域のサイズを小さくすることができる技術を提供する。
【解決手段】 半導体装置（１０、１００）は、半導体基板（１２）と、上部電極（７０）と、下部電極（７２）、を備えている。半導体基板が、半導体基板を上から見たときに、素子領域（６０）と、素子領域の周囲に配置された周辺領域（６２）を有している。周辺領域が、半導体基板の上面に露出するｎ型のドリフト領域（３４）と、それぞれが、素子領域の周囲を一巡しており、半導体基板の上面に露出しており、ドリフト領域によって互いから分離されている複数の耐圧保持領域（４２）、を有している。複数の耐圧保持領域が、複数の第１耐圧保持領域（４２ａ）と、複数の第１耐圧保持領域よりもｐ型不純物濃度が低い複数の第２耐圧保持領域（４２ｂ）を有している。第１耐圧保持領域と第２耐圧保持領域が、交互に配置されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体装置（１０、１００）であって、
半導体基板（１２）と、
前記半導体基板の上面に接する上部電極（７０）と、
前記半導体基板の下面に接する下部電極（７２）、
を備えており、
前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域（６０）と、前記素子領域の周囲に配置された周辺領域（６２）を有し、
前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有し、
前記周辺領域が、
前記半導体基板の上面に露出するｎ型のドリフト領域（３４）と、
それぞれが、前記素子領域の周囲を一巡しており、前記半導体基板の前記上面に露出しており、前記ドリフト領域によって互いから分離されている複数の耐圧保持領域（４２）、
を有し、
前記複数の耐圧保持領域が、複数の第１耐圧保持領域（４２ａ）と、前記複数の第１耐圧保持領域よりもｐ型不純物濃度が低い複数の第２耐圧保持領域（４２ｂ）を有し、
前記第１耐圧保持領域と前記第２耐圧保持領域が、交互に配置されている、
半導体装置。

【請求項2】

前記第１耐圧保持領域の幅が、前記半導体基板の前記上面から下側に向かうにつれて広くなっており、
前記第２耐圧保持領域の幅が、前記半導体基板の前記上面から下側に向かうにつれて狭くなっている、請求項１の半導体装置。

【請求項3】

前記半導体基板が、窒化ガリウムによって構成されている、請求項１又は２の半導体装置。

【請求項4】

半導体装置の製造方法であって、
ｎ型のドリフト領域（３４）と前記ドリフト領域上に配置された第１ｐ型領域（８０）を有する半導体基板の前記第１ｐ型領域の上面をエッチングすることにより、前記第１ｐ型領域の前記上面を上から見たときに同心状に伸びる複数の環状溝（８４）を前記環状溝のそれぞれが前記第１ｐ型領域を貫通して前記ドリフト領域まで達するように形成する工程と、
前記複数の環状溝の内面を覆うｎ型領域（８６）をエピタキシャル成長によって形成する工程と、
前記複数の環状溝の内部に前記第１ｐ型領域よりもｐ型不純物濃度が低い第２ｐ型領域（８８）をエピタキシャル成長によって形成する工程、
を備える、製造方法。

【請求項5】

前記複数の環状溝を形成する工程では、前記各環状溝の幅が、前記半導体基板の上面から下側に向かうにつれて狭くなるようにエッチングを実施する、請求項３の製造方法。

【請求項6】

前記半導体基板が、窒化ガリウムによって構成されている、請求項４又は５の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、半導体装置及びその製造方法に関する。

【0002】

特許文献１には、半導体基板と、上部電極と、下部電極を有する半導体装置が開示されている。この半導体基板は、素子領域と周辺領域を有している。素子領域は、半導体基板を上から見たときに、半導体基板の中央部に配置されており、上部電極と下部電極の間に電流を流す素子を有する。周辺領域は、素子領域の周囲に配置されている。周辺領域は、ｎ型のドリフト領域と、ｐ型の複数の耐圧保持領域を有している。各耐圧保持領域は、素子領域の周囲を一巡しており、半導体基板の上面に露出しており、ドリフト領域によって互いから分離されている。

【0003】

この半導体装置がオフすると、素子領域から周辺領域（すなわち、半導体基板の中央部から外周側）に向かってドリフト領域内に空乏層が広がる。周辺領域内に伸びる空乏層が最も内周側の耐圧保持領域に達すると、その耐圧保持領域からさらに外周側に空乏層が伸びる。このように、空乏層は、複数の耐圧保持領域を経由しながら外周側に伸びる。これにより、半導体装置の耐圧が保持される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－９２１６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の各耐圧保持領域は、互いに等しいｐ型不純物濃度を有する。ここで、周辺領域の耐圧を確保するために、耐圧保持領域のｐ型不純物濃度を高くすると、周辺領域内のドリフト領域に広がる空乏層の幅が大きくなる。空乏層が半導体基板の外周端に達すると、外周端に電界が加わり、耐圧が低くなる。この場合、十分な耐圧を確保するためには、周辺領域の幅（素子領域の外周縁から半導体基板の外周端までの距離）を大きく確保する必要があり、半導体装置のサイズが大きくなってしまう。一方で、耐圧保持領域のｐ型不純物濃度を低くすると、周辺領域内のドリフト領域に広がる空乏層の幅が小さくなり、周辺領域の耐圧が低下する。本明細書では、周辺領域の耐圧を確保しつつ、周辺領域のサイズを小さくすることができる技術を提供する。

【課題を解決するための手段】

【0006】

本明細書が開示する半導体装置（１０、１００）は、半導体基板（１２）と、前記半導体基板の上面に接する上部電極（７０）と、前記半導体基板の下面に接する下部電極（７２）、を備えている。前記半導体基板が、前記半導体基板を上から見たときに、前記上部電極と前記半導体基板との接触面と重複する素子領域（６０）と、前記素子領域の周囲に配置された周辺領域（６２）を有している。前記素子領域が、前記上部電極と前記下部電極の間に電流を流すことが可能な素子を有している。前記周辺領域が、前記半導体基板の上面に露出するｎ型のドリフト領域（３４）と、それぞれが、前記素子領域の周囲を一巡しており、前記半導体基板の前記上面に露出しており、前記ドリフト領域によって互いから分離されている複数の耐圧保持領域（４２）、を有している。前記複数の耐圧保持領域が、複数の第１耐圧保持領域（４２ａ）と、前記複数の第１耐圧保持領域よりもｐ型不純物濃度が低い複数の第２耐圧保持領域（４２ｂ）を有している。前記第１耐圧保持領域と前記第２耐圧保持領域が、交互に配置されている。

【0007】

上記の半導体装置では、周辺領域において、第１耐圧保持領域と、第１耐圧保持領域よりもｐ型不純物濃度が低い第２耐圧保持領域が、交互に配置されている。ｐ型不純物濃度が比較的低い第２耐圧保持領域を配置することによって、周辺領域内のドリフト領域への空乏層の広がりが全体的に抑制される。その結果、従来と比較して周辺領域の幅を小さくすることができる。一方、第１耐圧保持領域のｐ型不純物濃度は比較的高いので、第１耐圧保持領域を配置することによって周辺領域の耐圧を確保することができる。このように、この半導体装置では、第１耐圧保持領域と第２耐圧保持領域を交互に配置することにより、ドリフト領域内における空乏層の広がりと、周辺領域の耐圧とのバランスを適切に制御することができる。このため、この半導体装置では、周辺領域の耐圧を確保しつつ、周辺領域のサイズを小さくすることができる。

【0008】

本明細書が開示する半導体装置の製造方法は、ｎ型のドリフト領域（３４）と前記ドリフト領域上に配置された第１ｐ型領域（８０）を有する半導体基板の前記第１ｐ型領域の上面をエッチングすることにより、前記第１ｐ型領域の前記上面を上から見たときに同心状に伸びる複数の環状溝（８４）を前記環状溝のそれぞれが前記第１ｐ型領域を貫通して前記ドリフト領域まで達するように形成する工程と、前記複数の環状溝の内面を覆うｎ型領域（８６）をエピタキシャル成長によって形成する工程と、前記複数の環状溝の内部に前記第１ｐ型領域よりもｐ型不純物濃度が低い第２ｐ型領域（８８）をエピタキシャル成長によって形成する工程、を備えている。

【0009】

この製造方法では、環状溝によって分離された複数の環状の第１ｐ型領域のそれぞれを、ｐ型不純物濃度が高い耐圧保持領域として機能させることができ、複数の環状溝内に形成された第２ｐ型領域のそれぞれを、ｐ型不純物濃度が低い耐圧保持領域として機能させることができる。

【図面の簡単な説明】

【0010】

【図1】実施例１の半導体装置の平面図。

【図2】図１のＩＩ－ＩＩ線における断面図。

【図3】半導体装置がオフしているときの図２の断面における電位分布を示す図。

【図4】実施例１の半導体装置の製造工程を説明するための図。

【図5】実施例１の半導体装置の製造工程を説明するための図。

【図6】実施例１の半導体装置の製造工程を説明するための図。

【図7】実施例１の半導体装置の製造工程を説明するための図。

【図8】実施例１の半導体装置の製造工程を説明するための図。

【図9】実施例２の半導体装置の図２に対応する断面図。

【図10】実施例２の半導体装置の製造工程を説明するための図。

【発明を実施するための形態】

【0011】

本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

【0012】

本明細書が開示する一例の構成では、前記第１耐圧保持領域の幅が、前記半導体基板の前記上面から下側に向かうにつれて広くなっていてもよく、前記第２耐圧保持領域の幅が、前記半導体基板の前記上面から下側に向かうにつれて狭くなっていてもよい。

【0013】

本明細書が開示する一例の構成では、前記半導体基板が、窒化ガリウムによって構成されていてもよい。

【0014】

本明細書が開示する一例の製造方法では、前記複数の環状溝を形成する工程では、前記各環状溝の幅が、前記半導体基板の上面から下側に向かうにつれて狭くなるようにエッチングを実施してもよい。

【0015】

上記の構成では、形成された環状溝の幅が、半導体基板の上面に向かって広くなる。このため、続く工程において、環状溝内にｎ型領域や第２ｐ型領域をエピタキシャル成長させる際に、環状溝の内面にｎ型領域を好適に被覆することができるとともに、環状溝の内部を第２ｐ型領域で好適に充填することができる。このため、第２ｐ型領域の内部等にボイドが形成されることを抑制することができる。

【0016】

本明細書が開示する一例の製造方法では、前記半導体基板が、窒化ガリウムによって構成されていてもよい。

【0017】

窒化ガリウムは、イオン注入によりｐ型の領域を形成することが難しい。このため、本明細書に開示する製造方法は、窒化ガリウムによって構成された半導体基板を用いて半導体装置を製造する際に特に有用である。

【0018】

（実施例１）
図１及び図２に示す実施例１の半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置１０は、半導体基板１２と電極、絶縁層等を備えている。図１に示すように、半導体基板１２は、素子領域６０と、周辺領域６２を有している。素子領域６０は、素子として機能する（すなわち、主電流が流れる）領域であり、半導体基板１２の中央部に配置されている。周辺領域６２は、素子領域６０の周囲に配置されている。周辺領域６２は、素子領域６０と半導体基板１２の外周端１２ｃとの間の領域である。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。また、素子領域６０内の構造の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＧａＮ（窒化ガリウム）によって構成されている。ただし、半導体基板１２の材料は特に限定されず、例えば、ＳｉＣ（炭化シリコン）やＳｉ（シリコン）といった他の半導体材料を採用してもよい。

【0019】

図２に示すように、半導体基板１２の上面１２ａには、ゲート絶縁膜２４と、周辺絶縁膜４６が配置されている。ゲート絶縁膜２４は、素子領域６０内の半導体基板１２の上面１２ａの一部を覆っている。周辺絶縁膜４６は、周辺領域６２内の半導体基板１２の上面１２ａの略全域を覆うとともに、素子領域６０の一部に跨って半導体基板１２の上面１２ａを覆っている。

【0020】

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、素子領域６０内において、半導体基板１２の上面１２ａの一部に接している。上部電極７０は、ゲート絶縁膜２４及び周辺絶縁膜４６が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、ソース電極として機能する。ゲート絶縁膜２４の上面には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４を介して半導体基板１２の上面１２ａに対向している。ゲート電極２６は、ゲート絶縁膜２４を介して、ゲート絶縁膜２４に接する範囲のボディ領域３２（後述）に対向している。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域に形成されている。下部電極７２は、ドレイン電極として機能する。

【0021】

図２に示すように、素子領域６０では、半導体基板１２の内部に、複数のソース領域３０、複数のボディ領域３２、ＪＦＥＴ領域３３、ドリフト領域３４、ドレイン領域３５が設けられている。

【0022】

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０からゲート絶縁膜２４に跨って接している。ソース領域３０は、上部電極７０にオーミック接触している。

【0023】

各ボディ領域３２は、ｐ型領域である。各ボディ領域３２は、対応するソース領域３０の周囲に配置されている。ボディ領域３２は、半導体基板１２の上面１２ａに露出している。ボディ領域３２は、ゲート絶縁膜２４、上部電極７０、及び周辺絶縁膜４６に接している。ボディ領域３２は、上部電極７０にオーミック接触している。

【0024】

ＪＦＥＴ領域３３は、ｎ型領域である。ＪＦＥＴ領域３３は、２つのボディ領域３２に挟まれた範囲に配置されている。ＪＦＥＴ領域３３は、ボディ領域３２によってソース領域３０から分離されている。ＪＦＥＴ領域３３は、半導体基板１２の上面１２ａに露出している。ＪＦＥＴ領域３３は、ゲート絶縁膜２４に接している。

【0025】

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２及びＪＦＥＴ領域３３の下側に配置されている。ドリフト領域３４は、ボディ領域３２及びＪＦＥＴ領域３３に対して下側から接している。ドリフト領域３４は、ボディ領域３２によってソース領域３０から分離されている。後述するように、ドリフト領域３４は、周辺領域６２内にも配置されている。ドリフト領域３４は、素子領域６０から周辺領域６２に跨って配置されている。

【0026】

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４と同様、素子領域６０から周辺領域６２に跨って配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

【0027】

図２に示すように、周辺領域６２では、半導体基板１２の内部に、ドリフト領域３４、ドレイン領域３５、及び複数の耐圧保持領域４２が設けられている。

【0028】

周辺領域６２内のドリフト領域３４は、半導体基板１２の上面１２ａに露出している。ドリフト領域３４は、周辺絶縁膜４６に接している。ドレイン領域３５の構成は、素子領域６０内のドレイン領域３５の構成と同様である。

【0029】

各耐圧保持領域４２は、ｐ型領域である。各耐圧保持領域４２は、図１に示すように、素子領域６０の周囲を一巡しており、同心状に配置されている。各耐圧保持領域４２は、半導体基板１２の上面１２ａに露出している。各耐圧保持領域４２は、周辺絶縁膜４６に接している。各耐圧保持領域４２は、ドリフト領域３４によって互いから分離されている。耐圧保持領域４２は、複数の第１耐圧保持領域４２ａと、複数の第２耐圧保持領域４２ｂを有している。第２耐圧保持領域４２ｂは、第１耐圧保持領域４２ａよりも低いｐ型不純物濃度を有している。第１耐圧保持領域４２ａと第２耐圧保持領域４２ｂは、交互に配置されている。各第１耐圧保持領域４２ａは、２つの第２耐圧保持領域４２ｂに挟まれた範囲に配置されており、各第２耐圧保持領域４２ｂは、２つの第１耐圧保持領域４２ａに挟まれた範囲に配置されている。なお、耐圧保持領域４２の数は特に限定されず、確保すべき耐圧に応じて適宜設定することができる。

【0030】

次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、半導体装置１０と負荷（例えば、モータ）と電源が直列に接続される。半導体装置１０と負荷の直列回路に対して、電源電圧が印加される。下部電極７２側が上部電極７０よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２（ソース領域３０とＪＦＥＴ領域３３の間に位置するボディ領域３２）にチャネルが形成される。すると、上部電極７０から、ソース領域３０、チャネル、ＪＦＥＴ領域３３、ドリフト領域３４、及びドレイン領域３５を介して下部電極７２へ電子が流れることにより、半導体装置１０がオンする。ゲート電極２６の電位をオフ電位（ゲート閾値よりも低い電位）まで低下させると、チャネルが消失し、電子の流れが停止して、半導体装置１０がオフする。このように、半導体装置１０は、ゲート電極２６の電位に基づいて、上部電極７０と下部電極７２の間に流れる電流を制御することができる。

【0031】

半導体装置１０がオフすると、ボディ領域３２とドリフト領域３４及びＪＦＥＴ領域３３との界面のｐｎ接合に逆電圧が印加されるので、このｐｎ接合からドリフト領域３４内及びＪＦＥＴ領域３３内に空乏層が広がる。素子領域６０内では、半導体基板１２の上面１２ａから下面１２ｂ側に向かって空乏層が広がる。素子領域６０内のドリフト領域３４は、ボディ領域３２から広がる空乏層によって空乏化される。空乏化されたドリフト領域３４によって、ボディ領域３２とドレイン領域３５の間の電圧が保持される。

【0032】

周辺領域６２内では、半導体基板１２の中央側から外周側（すなわち、図２の左側から右側）に向かって空乏層が広がる。周辺領域６２内に伸びる空乏層が最も内周側の耐圧保持領域４２に達すると、その耐圧保持領域４２からさらに外周側に空乏層が伸びる。このように、各耐圧保持領域４２は、空乏層の外周側への伸展を促進する。周辺領域６２では、空乏層が、複数の耐圧保持領域４２を経由しながら外周側に伸び、半導体基板１２の外周端１２ｃ近傍まで伸展する。半導体装置１０がオフすると、半導体基板１２の外周端１２ｃは、下部電極７２と略同電位となる。このため、ボディ領域３２と外周端１２ｃの間に電位差が生じる。周辺領域６２内の空乏化されたドリフト領域３４によって、ボディ領域３２と外周端１２ｃの間の電位差が保持される。

【0033】

上述したように、複数の耐圧保持領域４２は、ｐ型不純物濃度が比較的高い第１耐圧保持領域４２ａと、ｐ型不純物濃度が比較的低い第２耐圧保持領域４２ｂとによって構成されている。ｐ型不純物濃度が低い第２耐圧保持領域４２ｂを配置することによって、周辺領域６２内のドリフト領域３４への空乏層の広がりが全体的に抑制される。したがって、本実施例では、第２耐圧保持領域４２ｂを配置することによって、周辺領域６２の幅を従来よりも小さくすることができる。一方で、第１耐圧保持領域４２ａのｐ型不純物濃度が高いので、第１耐圧保持領域４２ａを配置することによって、周辺領域６２の耐圧を確保することができる。

【0034】

なお、空乏層が各耐圧保持領域４２に到達すると、各耐圧保持領域４２の内部にも空乏層が広がる。ｐ型不純物濃度が高い第１耐圧保持領域４２ａは、ほとんど空乏化されない。このため、各第１耐圧保持領域４２ａの内部では、電位差がほとんど生じない。一方、ｐ型不純物濃度が低い第２耐圧保持領域４２ｂの内部には、広い範囲に空乏層が広がる。

【0035】

図３は、半導体装置１０がオフしているときの半導体装置１０内の電位分布を示している。図３中の破線は、等電位線である。上述したように、半導体装置１０がオフすると、空乏化された素子領域６０内のドリフト領域３４によってボディ領域３２とドレイン領域３５の間の電圧が保持される。このため、素子領域６０内では、横方向に等電位線が伸びる。また、空乏化された周辺領域６２内のドリフト領域３４によってボディ領域３２と外周端の間の電位差が保持される。このため、周辺領域６２内では、縦方向に等電位線が伸びる。周辺領域６２内の等電位線は、湾曲して素子領域６０内の等電位線と繋がっている。

【0036】

上述したように、ｐ型不純物濃度が高い第１耐圧保持領域４２ａはほとんど空乏化せず、第１耐圧保持領域４２ａでは電位差が生じないので、等電位線が第１耐圧保持領域４２ａ内にほとんど進入しない。一方、第２耐圧保持領域４２ｂは空乏化するので、等電位線が第２耐圧保持領域４２ｂ内を通過するように分布する。このように、ｐ型不純物濃度が低い第２耐圧保持領域４２ｂを配置しても、第２耐圧保持領域４２ｂ内に電位差が生じるため、周辺領域６２の耐圧を確保することができる。

【0037】

以上に説明したように、半導体装置１０では、従来と比較して、周辺領域６２の耐圧を確保しつつ、周辺領域６２の幅を小さくすることができる。

【0038】

次に、半導体装置１０の製造方法について説明する。まず、図４に示すように、ｎ型のドレイン領域３５と、ドレイン領域３５上に配置されたｎ型のドリフト領域３４と、ドリフト領域３４上に配置された第１ｐ型領域８０を有する半導体基板１２ｘを準備する。例えば、ドレイン領域３５の表面にエピタキシャル成長によってドリフト領域３４を形成し、ドリフト領域３４の表面にエピタキシャル成長によって第１ｐ型領域８０を形成することで半導体基板１２ｘを製造することができる。

【0039】

次に、図５に示すように、半導体基板１２ｘの上面に複数の開口６３ａを有するマスクを形成する。各開口６３ａは、素子領域６０内におけるＪＦＥＴ領域３３、及び、周辺領域６２内における第２耐圧保持領域４２ｂに対応する位置にそれぞれ形成される。そして、マスク６３を介して、半導体基板１２ｘの上面をエッチングする。これにより、素子領域６０内に、第１ｐ型領域８０を貫通してドリフト領域３４まで達する凹部８２を形成するとともに、周辺領域６２内に第１ｐ型領域８０を貫通してドリフト領域３４まで達する複数の環状溝８４を形成する。各環状溝８４は、半導体基板１２ｘを上から見たときに、同心状に伸びる環状に形成される。また、各環状溝８４は、第２耐圧保持領域４２ｂの幅よりも広い幅を有するように形成される。

【0040】

次に、図６に示すように、凹部８２内と環状溝８４内に、ドリフト領域３４と略等しいｎ型不純物濃度を有するｎ型領域８６をエピタキシャル成長によって形成する。素子領域６０内では、凹部８２を埋め込むようにｎ型領域８６を成長させる。一方、周辺領域６２内では、各環状溝８４の内面を覆うようにｎ型領域８６を成長させる。すなわち、各環状溝８４の内部全体が埋め込まれないようにｎ型領域８６を形成する。なお、凹部８２の幅は、各環状溝８４の幅よりも狭い。このため、ｎ型領域８６をエピタキシャル成長させることにより、各環状溝８４よりも早く凹部８２内全体にｎ型領域８６が充填される。

【0041】

次に、図７に示すように、各環状溝８４の内部に、第１ｐ型領域８０よりもｐ型不純物濃度が低い第２ｐ型領域８８を、エピタキシャル成長によって形成する。ここでは、各環状溝８４を埋め込むように第２ｐ型領域８８を形成する。なお、図７に示す工程は、図６に示すｎ型領域８６の成長途中でドーパントガスを切り換えることによって、図６に示す工程に連続して実施される。

【0042】

次に、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、第１ｐ型領域８０が露出するまで、第２ｐ型領域８８及びｎ型領域８６を除去する。これにより、素子領域６０内に位置するボディ領域３２及びＪＦＥＴ領域３３、周辺領域６２内に位置する第１耐圧保持領域４２ａ及び第２耐圧保持領域４２ｂが形成される。

【0043】

その後、ソース領域３０をイオン注入等によって形成し、ゲート絶縁膜２４、周辺絶縁膜４６、ゲート電極２６、上部電極７０、及び下部電極７２を従来公知の方法によって形成することで、図１及び図２に示す半導体装置１０が完成する。

【0044】

この製造方法では、複数の環状溝８４によって分離された複数の環状の第１ｐ型領域８０のそれぞれを、第１耐圧保持領域４２ａとして機能させることができるとともに、複数の環状溝８４内に形成された第２ｐ型領域８８のそれぞれを、第２耐圧保持領域４２ｂとして機能させることができる。また、最内周に位置する環状溝８４よりも内周側の第１ｐ型領域８０を、ボディ領域３２として機能させることができる。このように、この製造方法では、ボディ領域３２と第１耐圧保持領域４２ａを同じ第１ｐ型領域８０から形成することができ、製造工数を低減することができる。

【0045】

また、この製造方法では、図６に示すように、環状溝８４の内面をｎ型領域８６で覆った後、ドーパントガスを切り換えることによって、連続して第２ｐ型領域８８を環状溝８４内に形成する。このため、例えば、ｎ型領域８６で環状溝８４内を充填した後、第２ｐ型領域８８を形成するための別の環状溝を再度形成するといった工程を省略することができる。従って、製造工数を低減することができ、効率良く半導体装置１０を製造することができる。

【0046】

なお、ＧａＮ系半導体（ガリウムと窒素の化合物を主材料とする半導体）は、イオン注入によってｐ型の領域を形成することが難しい。この製造方法では、ｐ型のボディ領域３２及び耐圧保持領域４２（すなわち、第１ｐ型領域８０及び第２ｐ型領域８８）をエピタキシャル成長によって形成する。このように、上述した製造方法は、ＧａＮ系半導体に対して特に有用な技術であり、半導体装置１０を好適に製造することができる。

【0047】

（実施例２）
次に、実施例２の半導体装置１００について説明する。実施例２の半導体装置１００は、周辺領域６２の耐圧保持領域１４２の構成が実施例１のそれと異なっている。その他の構成については、実施例１と同様である。

【0048】

図９に示すように、半導体装置１００の周辺領域６２では、第１耐圧保持領域１４２ａの幅が、半導体基板１２の上面１２ａから下側に向かうにつれて広くなっている。半導体基板１２の上面１２ａから下側に向かって、第１耐圧保持領域１４２ａの両側面が、半導体基板１２の上面１２ａに対して広がるように傾斜している。また、第２耐圧保持領域１４２ｂの幅が、半導体基板１２の上面１２ａから下側に向かうにつれて狭くなっている。半導体基板１２の上面１２ａから下側に向かって、第２耐圧保持領域１４２ｂの両側面が、半導体基板１２の上面１２ａに対して狭まるように傾斜している。

【0049】

実施例２の半導体装置１００は、実施例１の図５に示す工程を変更することによって製造することができる。半導体装置１００の製造方法では、図１０に示すように、複数の環状溝１８４を形成する際に、各環状溝１８４の幅が、半導体基板１２ｘの上面から下側に向かうにつれて狭くなるようにエッチングを実施する。その後、実施例１の図６以降の工程（ｎ型領域８６及び第２ｐ型領域８８の形成等）を実施することにより、半導体装置１００を製造することができる。

【0050】

実施例２の製造方法では、各環状溝１８４の幅が半導体基板１２ｘの上面から下側に向かうにつれて狭くなるように各環状溝１８４が形成される。このため、続くｎ型領域８６の形成や第２ｐ型領域８８の形成において、各環状溝１８４内を好適に被覆及び充填することができ、ｎ型領域８６や第２ｐ型領域８８内にボイドが発生することを抑制することができる。

【0051】

上述した各実施例では、素子領域６０内にＭＯＳＦＥＴが形成されていたが、素子領域６０内に形成される素子の構造は特に限定されない。例えば、素子領域６０内にＩＧＢＴが形成されていてもよい。また、上述した各実施例では、プレーナ型のゲート電極を有する半導体装置について説明したが、例えば、トレンチ型のゲート電極を有する半導体装置において、本明細書に開示する技術を適用してもよい。

【0052】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

【符号の説明】

【0053】

１０：半導体装置
１２：半導体基板
２４：ゲート絶縁膜
２６：ゲート電極
３０：ソース領域
３２：ボディ領域
３３：ＪＦＥＴ領域
３４：ドリフト領域
３５：ドレイン領域
４２ａ：第１耐圧保持領域
４２ｂ：第２耐圧保持領域
４６：周辺絶縁膜
６０：素子領域
６２：周辺領域
７０：上部電極
７２：下部電極
８０：第１ｐ型領域
８２：凹部
８４：環状溝
８６：ｎ型領域
８８：第２ｐ型領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】