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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022163611
(43)【公開日】2022-10-26
(54)【発明の名称】検出装置
(51)【国際特許分類】
G06F 3/041 20060101AFI20221019BHJP
G06F 3/042 20060101ALI20221019BHJP
【ＦＩ】
G06F3/041 430
G06F3/042 471
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021068635
(22)【出願日】2021-04-14
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】加藤 博文
(72)【発明者】
【氏名】小島 義貴
(57)【要約】
【課題】様々な使用状況や適用部位に対応可能な検出装置を提供する。
【解決手段】検出装置１は、複数の光センサが設けられたセンサ基板２１と、光センサを制御する制御回路が設けられた制御基板１２１と、センサ基板２１と制御基板１２１とを電気的に接続する配線７３が設けられたフレキシブルプリント基板７１と、を備える。フレキシブルプリント基板７１は、センサ基板２１と制御基板１２１との間の長さを変更するための複数の切断指示線７４が設けられている。
【選択図】図１２Ｄ
【解決手段】検出装置１は、複数の光センサが設けられたセンサ基板２１と、光センサを制御する制御回路が設けられた制御基板１２１と、センサ基板２１と制御基板１２１とを電気的に接続する配線７３が設けられたフレキシブルプリント基板７１と、を備える。フレキシブルプリント基板７１は、センサ基板２１と制御基板１２１との間の長さを変更するための複数の切断指示線７４が設けられている。
【選択図】図１２Ｄ
【特許請求の範囲】
【請求項1】
複数の光センサが設けられたセンサ基板と、
前記光センサを制御する制御回路が設けられた制御基板と、
前記センサ基板と前記制御基板とを電気的に接続する配線が設けられたフレキシブルプリント基板と、
を備え、
前記フレキシブルプリント基板は、前記センサ基板と前記制御基板との間の長さを変更するための複数の切断指示線が設けられている、
検出装置。
前記光センサを制御する制御回路が設けられた制御基板と、
前記センサ基板と前記制御基板とを電気的に接続する配線が設けられたフレキシブルプリント基板と、
を備え、
前記フレキシブルプリント基板は、前記センサ基板と前記制御基板との間の長さを変更するための複数の切断指示線が設けられている、
検出装置。
【請求項2】
前記制御基板には、前記フレキシブルプリント基板を接続するコネクタが設けられ、
前記フレキシブルプリント基板は、前記配線と前記コネクタの接点とを電気的に接続するパッドが複数設けられた端子部を備える、
請求項１に記載の検出装置。
前記フレキシブルプリント基板は、前記配線と前記コネクタの接点とを電気的に接続するパッドが複数設けられた端子部を備える、
請求項１に記載の検出装置。
【請求項3】
複数の前記パッドは、複数の前記切断指示線に沿って設けられ、
前記端子部は、複数の前記切断指示線ごとにそれぞれ設けられている、
請求項２に記載の検出装置。
前記端子部は、複数の前記切断指示線ごとにそれぞれ設けられている、
請求項２に記載の検出装置。
【請求項4】
前記配線は、前記センサ基板に電源を供給する電源配線及びグランド配線を含む、
請求項１から３の何れか一項に記載の検出装置。
請求項１から３の何れか一項に記載の検出装置。
【請求項5】
前記切断指示線は、前記フレキシブルプリント基板を貫通する複数のドットで構成されるドット列を含む、
請求項４に記載の検出装置。
請求項４に記載の検出装置。
【請求項6】
隣り合う前記ドットの間隔は、前記電源配線のうちの少なくとも１つ、及び、前記グランド配線のうちの少なくとも１つの幅よりも大きく、且つ、隣り合う電源配線とグランド配線との間には、少なくとも１つのドットが設けられている、
請求項５に記載の検出装置。
請求項５に記載の検出装置。
【請求項7】
前記フレキシブルプリント基板の一方の面に設けられた電源配線と、前記フレキシブルプリント基板の他方の面に設けられたグランド配線とは、平面視においてずれて配置されている、
請求項４から６の何れか一項に記載の検出装置。
請求項４から６の何れか一項に記載の検出装置。
【請求項8】
前記フレキシブルプリント基板には、複数の前記切断指示線に対応して設けられた複数の切断検出用配線が設けられ、
前記制御基板は、複数の前記切断検出用配線の有無に応じて、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
前記制御基板は、複数の前記切断検出用配線の有無に応じて、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
【請求項9】
前記フレキシブルプリント基板には、複数の前記切断指示線に対応して設けられた複数の抵抗が直列接続された直列抵抗回路が設けられ、
前記制御基板は、前記直列抵抗回路の出力に基づき、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
前記制御基板は、前記直列抵抗回路の出力に基づき、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
【請求項10】
前記フレキシブルプリント基板には、複数の前記切断指示線に対応して設けられた複数の抵抗が並列接続された並列抵抗回路が設けられ、
前記制御基板は、前記並列抵抗回路の出力に基づき、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
前記制御基板は、前記並列抵抗回路の出力に基づき、複数の前記切断指示線の何れにおいて切断されたかを判定する切断部位判定回路を備える、
請求項３から７の何れか一項に記載の検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、検出装置に関する。
【背景技術】
【0002】
指紋パターンや静脈などの血管パターンを検出可能な光センサが知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－３２００５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
光センサは、上述した静脈などの血管パターンの他、脈波や、脈波から得られる血中酸素飽和度等、被検出体の種々の生体情報を検出することが要求されている。また、検出対象とする被検出体の生体情報や状況に応じて、最適な構成とすることが要求される。例えば、光センサと、光センサをコントロールするコントローラとは、例えば、フレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuits）によって接続される構成が考えられる。このような構成では、例えば、被検出体の指を撮像して生体情報を取得する場合や、被検出体の手首を撮像して生体情報を取得する場合、生体情報を取得する対象者の体格の違い、あるいは、臨床にて生体情報を取得する場合や、対象者が運動しているときの生体情報を取得する場合等、様々な使用状況や生体情報を取得する際の適用部位に応じたＦＰＣを用意する必要がある。
【0005】
本発明は、様々な使用状況や適用部位に対応可能な検出装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様に係る検出装置は、複数の光センサが設けられたセンサ基板と、前記光センサを制御する制御回路が設けられた制御基板と、前記センサ基板と前記制御基板とを電気的に接続する配線が設けられたフレキシブルプリント基板と、を備え、前記フレキシブルプリント基板は、前記センサ基板と前記制御基板との間の長さを変更するための複数の切断指示線が設けられている。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0009】
図１は、実施形態に係る検出装置を示す平面図である。図１に示すように、検出装置１は、センサ基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１２２と、電源回路１２３と、第１光源６１及び第２光源６２と、を有する。図１では、第１光源基材５１に複数の第１光源６１が設けられ、第２光源基材５２に複数の第２光源６２が設けられる例を示したが、図１に示す第１光源６１及び第２光源６２の配置は、あくまで一例であり適宜変更することができる。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の第１光源６１及び複数の第２光源６２が配置されていてもよい。この場合、複数の第１光源６１を含むグループと、複数の第２光源６２を含むグループとが、第２方向Ｄｙに並んで配置されていてもよいし、第１光源６１と第２光源６２とが交互に第２方向Ｄｙに配置されていてもよい。また、第１光源６１及び第２光源６２が設けられる光源基材は１つ又は３つ以上であってもよい。さらには、第１光源６１及び第２光源６２は、同種の光源であっても良い。あるいは、複数の第１光源６１及び複数の第２光源６２は、例えば、検出領域ＡＡの直下に設けられた、いわゆる直下型の光源であっても良い。
【0010】
センサ基板２１には、フレキシブルプリント基板（ＦＰＣ：Flexible Printed Circuits）７１（以下、「ＦＰＣ７１」とも称する）を介して制御基板１２１が電気的に接続される。制御基板１２１には、検出回路４８、制御回路１２２、電源回路１２３、及び出力回路１２６が設けられている。なお、ＦＰＣ７１に検出回路４８が設けられている態様であっても良い。
【0011】
本開示において、ＦＰＣ７１は、検出装置１の使用状況やアプリケーション等に応じて長さを変更することができる。ＦＰＣ７１の長さを変更するための構成については後述する。
【0012】
制御回路１２２は、例えばロジック制御信号を出力する制御ＩＣ（Control Integrated Circuit）を含む。制御回路１２２は、例えばＦＰＧＡ（Field Programmable Gate Array）等のＰＬＤ（Programmable Logic Device）を含む態様であっても良い。
【0013】
制御回路１２２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。また、制御回路１２２は、第１光源６１及び第２光源６２に制御信号を供給して、第１光源６１及び第２光源６２の点灯又は非点灯を制御する。
【0014】
電源回路１２３は、センサ電源電位ＶＤＤＳＮＳ（図４参照）等の電圧信号をセンサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に供給する。また、電源回路１２３は、電源電圧を第１光源６１及び第２光源６２に供給する。
【0015】
出力回路１２６は、例えばＵＳＢコントローラＩＣであり、制御回路１２２と外部の上位制御装置（不図示）との間の通信制御を行う。
【0016】
センサ基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の光センサＰＤ（図４参照）が設けられた領域である。周辺領域ＧＡは、検出領域ＡＡの外周と、センサ基板２１の端部との間の領域であり、光センサＰＤが設けられない領域である。
【0017】
ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、ゲート線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。
【0018】
なお、第１方向Ｄｘは、センサ基板２１と平行な面内の一方向である。第２方向Ｄｙは、センサ基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、センサ基板２１の法線方向である。
【0019】
複数の第１光源６１は、第１光源基材５１に設けられ、第２方向Ｄｙに沿って配列される。複数の第２光源６２は、第２光源基材５２に設けられ、第２方向Ｄｙに沿って配列される。第１光源基材５１及び第２光源基材５２は、それぞれ、制御基板１２１に設けられた端子部１２４、１２５を介して、制御回路１２２及び電源回路１２３と電気的に接続される。
【0020】
複数の第１光源６１及び複数の第２光源６２は、例えば、無機ＬＥＤ（Light Emitting Diode）や、有機ＥＬ（ＯＬＥＤ：Organic Light Emitting Diode）等が用いられる。複数の第１光源６１及び複数の第２光源６２は、それぞれ異なる波長の第１光及び第２光を出射する。あるいは、複数の第１光源６１及び複数の第２光源６２は、同一の波長の光を出射する態様であっても良い。
【0021】
第１光源６１から出射された第１光は、例えば、主に指Ｆｇ等の被検出体の表面で反射されセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の表面の凹凸の形状を検出することで指紋を検出することができる。第２光源６２から出射された第２光は、例えば、指Ｆｇや手首等の被検出体の内部で反射し又は指Ｆｇや手首等を透過してセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇや手首等の内部の生体に関する情報を検出できる。生体に関する情報は、例えば、指Ｆｇや手首や掌の脈波、脈拍、血管像等である。すなわち、検出装置１は、指紋や、脈波、脈拍、静脈などの血管パターンを含む、生体に関する情報を検出する検出装置として構成される。
【0022】
第１光は、５２０ｎｍ以上６００ｎｍ以下、例えば５００ｎｍ程度の波長を有し、第２光は、７８０ｎｍ以上９５０ｎｍ以下、例えば８５０ｎｍ程度の波長を有していてもよい。この場合、第１光は、青色又は緑色の可視光（青色光又は緑色光）であり、第２光は、赤外光である。センサ部１０は、第１光源６１から出射された第１光に基づいて、指紋を検出することができる。第２光源６２から出射された第２光は、指Ｆｇ等の被検出体の内部で反射し又は指Ｆｇ等を透過・吸収されてセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の内部の生体に関する情報として、脈波や、静脈等の血管像（血管パターン）を検出できる。
【0023】
又は、第１光は、６００ｎｍ以上７００ｎｍ以下、例えば６６０ｎｍ程度の波長を有し、第２光は、７８０ｎｍ以上９５０ｎｍ以下、例えば８５０ｎｍ程度の波長を有していてもよい。この場合、第１光は、赤色の可視光（赤色光）であり、第２光は、赤外光である。センサ部１０は、第１光源６１から出射された第１光及び第２光源６２から出射された第２光に基づいて、センサ部１０は、生体に関する情報として、脈波、脈拍や血管像に加えて、血中酸素濃度を検出することができる。このように、検出装置１は、第１光源６１及び複数の第２光源６２を有し、第１光に基づいた検出と、第２光に基づいた検出とを行うことで、種々の生体に関する情報を検出することができる。
【0024】
【0025】
センサ部１０は、複数の光センサＰＤを有する。センサ部１０が有する光センサＰＤはフォトダイオードであり、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号Ｖｇｃｌにしたがって検出を行う。
【0026】
検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、検出制御部１１は、各種制御信号を第１光源６１及び第２光源６２に供給して、それぞれの点灯及び非点灯を制御する。
【0027】
ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の光センサＰＤを選択する。
【0028】
信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御部１１から供給される選択信号ＡＳＷに基づいて、選択された信号線ＳＧＬと検出回路４８とを電気的に接続する。これにより、信号線選択回路１６は、光センサＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。
【0029】
検出部４０は、検出回路４８と、信号処理部４４と、記憶部４６と、検出タイミング制御部４７とを備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、検出回路４８と、信号処理部４４と、が同期して動作するように制御する。
【0030】
検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Analog Front End）である。検出回路４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
【0031】
本開示において、信号処理部４４は、制御回路１２２に含まれる。信号処理部４４は、検出回路４８の出力信号に基づいて、センサ部１０により検出された信号の処理を行う論理回路である。
【0032】
本開示において、記憶部４６は、制御回路１２２に含まれる。記憶部４６は、信号処理部４４で処理された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
【0033】
次に、検出装置１の回路構成例について説明する。図３は、検出装置を示す回路図である。図３に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。複数の部分検出領域ＰＡＡには、それぞれ光センサＰＤが設けられている。
【0034】
ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。また、図３では説明を分かりやすくするために、８本のゲート線ＧＣＬを示しているが、あくまで一例であり、ゲート線ＧＣＬは、Ｍ本（Ｍは８以上、例えばＭ＝２５６）配列されていてもよい。
【0035】
信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡの光センサＰＤに接続される。また、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。なお、以下の説明において、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）を区別して説明する必要がない場合には、単に信号線ＳＧＬと表す。
【0036】
また、説明を分かりやすくするために、１２本の信号線ＳＧＬを示しているが、あくまで一例であり、信号線ＳＧＬは、Ｎ本（Ｎは１２以上、例えばＮ＝２５２）配列されていてもよい。また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。
【0037】
ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、制御回路１２２（図１参照）から受け取る。ゲート線駆動回路１５は、各種制御信号に基づいて、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線ＧＣＬに接続された複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌが供給され、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。
【0038】
なお、ゲート線駆動回路１５は、指紋の検出及び異なる複数の生体に関する情報（脈波、脈拍、静脈等の血管像、血中酸素濃度等、以下、単に「生体情報」とも称する）のそれぞれの検出モードごとに、異なる駆動を実行してもよい。例えば、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを束ねて駆動してもよい。
【0039】
具体的には、ゲート線駆動回路１５は、制御信号に基づいて、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）のうち、所定数のゲート線ＧＣＬを同時に選択する。例えば、ゲート線駆動回路１５は、６本のゲート線ＧＣＬ（１）からゲート線ＧＣＬ（６）を同時に選択し、ゲート駆動信号Ｖｇｃｌを供給する。ゲート線駆動回路１５は、選択された６本のゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌを供給する。これにより、第１方向Ｄｘ及び第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡを含むブロック単位ＰＡＧ１、ＰＡＧ２が、それぞれ検出対象として選択される。ゲート線駆動回路１５は、所定数のゲート線ＧＣＬを束ねて駆動し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給する。
【0040】
信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれ検出回路４８に接続される。
【0041】
ここで、信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）を第１信号線ブロックとし、信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。
【0042】
具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、それぞれ信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）に対応する第３スイッチング素子ＴｒＳと接続される。また、選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ（１）に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ（７）に対応する第３スイッチング素子ＴｒＳと、に接続される。選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ（２）に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ（８）に対応する第３スイッチング素子ＴｒＳと、に接続される。
【0043】
制御回路１２２（図１参照）は、選択信号ＡＳＷを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックでそれぞれ１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、検出回路４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。
【0044】
なお、信号線選択回路１６は、複数の信号線ＳＧＬを束ねて検出回路４８に接続してもよい。具体的には、制御回路１２２（図１参照）は、選択信号ＡＳＷを同時に選択信号線Ｌｓｅｌに供給する。信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて複数の信号線ＳＧＬ（例えば６本の信号線ＳＧＬ）を選択し、複数の信号線ＳＧＬと検出回路４８とを接続する。これにより、ブロック単位ＰＡＧ１、ＰＡＧ２で検出された信号が検出回路４８に出力される。この場合、ブロック単位ＰＡＧ１、ＰＡＧ２に含まれる複数の部分検出領域ＰＡＡ（光センサＰＤ）からの信号が統合されて検出回路４８に出力される。
【0045】
ゲート線駆動回路１５及び信号線選択回路１６の動作により、ブロック単位ＰＡＧ１、ＰＡＧ２ごとに検出を行うことで、１回の検出で得られる検出信号Ｖｄｅｔの強度が向上するのでセンサ感度を向上させることができる。
【0046】
図３に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。
【0047】
制御回路１２２は、リセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１２３は、基準信号ＣＯＭを基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａ（図４参照）に基準信号ＣＯＭが供給される。
【0048】
図４は、実施形態に係る検出装置の複数の部分検出領域を示す回路図である。なお、図４では、検出回路４８の回路構成も併せて示している。図４に示すように、部分検出領域ＰＡＡは、光センサＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒ１と、第４スイッチング素子Ｔｒ４とを含む。容量素子Ｃａは、光センサＰＤに形成される容量（センサ容量）であり、等価的に光センサＰＤと並列に接続される。さらに、信号線容量Ｃｃは、信号線ＳＧＬに形成される寄生容量であり、等価的に、信号線ＳＧＬと、光センサＰＤのアノード及び容量素子Ｃａの一端側との間に形成される。
【0049】
図４では、複数のゲート線ＧＣＬのうち、第２方向Ｄｙに並ぶ２つのゲート線ＧＣＬ（ｍ）、ＧＣＬ（ｍ＋１）を示す。また、複数の信号線ＳＧＬのうち、第１方向Ｄｘに並ぶ２つの信号線ＳＧＬ（ｎ）、ＳＧＬ（ｎ＋１）を示す。部分検出領域ＰＡＡは、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域である。
【0050】
第１スイッチング素子Ｔｒは、光センサＰＤに対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。
【0051】
第１方向Ｄｘに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのゲートは、ゲート線ＧＣＬに接続される。第２方向Ｄｙに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、光センサＰＤのカソード及び容量素子Ｃａに接続される。
【0052】
光センサＰＤのアノードには、電源回路１２３からセンサ電源信号ＶＤＤＳＮＳが供給される。また、信号線ＳＧＬ及び容量素子Ｃａには、電源回路１２３から、信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準信号ＣＯＭが供給される。
【0053】
部分検出領域ＰＡＡに光が照射されると、光センサＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介して検出回路４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、又はブロック単位ＰＡＧ１、ＰＡＧ２ごとに光センサＰＤに照射される光の光量に応じた信号を検出できる。
【0054】
検出回路４８は、読み出し期間Ｐｄｅｔ（図６参照）にスイッチＳＳＷがオンになり、信号線ＳＧＬと接続される。検出回路４８の検出信号増幅部４２は、信号線ＳＧＬから供給された電流の変動を電圧の変動に変換して増幅する。検出信号増幅部４２の非反転入力部（＋）には、固定された電位を有する基準電位（Ｖｒｅｆ）が入力され、反転入力端子（－）には、信号線ＳＧＬが接続される。実施形態では、基準電位（Ｖｒｅｆ）電圧として基準信号ＣＯＭと同じ信号が入力される。また、検出信号増幅部４２は、容量素子Ｃｂ及びリセットスイッチＲＳＷを有する。リセット期間Ｐｒｓｔ（図６参照）において、リセットスイッチＲＳＷがオンになり、容量素子Ｃｂの電荷がリセットされる。
【0055】
次に、光センサＰＤの構成について説明する。図５Ａは、センサ部の概略断面構成を示す断面図である。図５Ａに示すように、センサ部１０は、センサ基板２１と、ＴＦＴ層２２と、絶縁層２３と、光センサＰＤと、絶縁層２４ａ、２４ｂ、２４ｃ、２５を備える。
【0056】
センサ基板２１は、絶縁性の基材であり、例えば、ガラスや樹脂材料が用いられる。センサ基板２１は、平板状に限定されず、曲面を有していてもよい。この場合、センサ基板２１は、フィルム状の樹脂であってもよい。
【0057】
センサ基板２１は、第１面と、第１面の反対側の第２面とを有する。第１面に、ＴＦＴ層２２、絶縁層２３、光センサＰＤ、絶縁層２４、２５の順に積層される。
【0058】
ＴＦＴ層２２は、上述したゲート線駆動回路１５や信号線選択回路１６等の回路が設けられる。また、ＴＦＴ層２２には、第１スイッチング素子Ｔｒ等のＴＦＴ（Thin Film Transistor）や、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線が設けられる。センサ基板２１及びＴＦＴ層２２は、所定の検出領域ごとにセンサを駆動する駆動回路基板であり、バックプレーン又はアレイ基板とも呼ばれる。
【0059】
絶縁層２３は、有機絶縁層であり、ＴＦＴ層２２の上に設けられる。絶縁層２３は、ＴＦＴ層２２に形成される第１スイッチング素子Ｔｒや、各種導電層で形成される凹凸を平坦化する平坦化層である。
【0060】
光センサＰＤは、絶縁層２３の上に設けられる。光センサＰＤは、下部電極３５、半導体層３１及び上部電極３４を有し、この順で積層される。
【0061】
下部電極３５は、絶縁層２３の上に設けられ、コンタクトホールＨ１を介してＴＦＴ層２２の第１スイッチング素子Ｔｒと電気的に接続される。下部電極３５は、光センサＰＤのカソードであり、検出信号Ｖｄｅｔを読み出すための電極である。下部電極３５は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料が複数積層された積層膜であってもよい。下部電極３５は、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料であってもよい。
【0062】
半導体層３１は、アモルファスシリコン（ａ－Ｓｉ）である。半導体層３１は、ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃを含む。ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃは、光電変換素子の一具体例である。図５Ａでは、センサ基板２１の表面に垂直な方向において、ｎ型半導体層３２ｃ、ｉ型半導体層３２ａ及びｐ型半導体層３２ｂの順に積層されている。ただし、反対の構成、つまり、ｐ型半導体層３２ｂ、ｉ型半導体層３２ａ及びｎ型半導体層３２ｃの順に積層されていてもよい。また半導体層３１は、有機半導体からなる光電変換素子であってもよい。
【0063】
ｎ型半導体層３２ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３２ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３２ａは、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃよりも低い導電性を有する。
【0064】
上部電極３４は、光センサＰＤのアノードであり、電源信号ＶＤＤＳＮＳを光電変換層に供給するための電極である。上部電極３４は、例えばＩＴＯ等の透光性導電層であり、光センサＰＤごとに複数設けられる。
【0065】
絶縁層２３の上に絶縁層２４ａ及び絶縁層２４ｂが設けられている。絶縁層２４ａは、上部電極３４の周縁部を覆い、上部電極３４と重なる位置に開口が設けられている。接続配線３６は、上部電極３４のうち、絶縁層２４ａが設けられていない部分で上部電極３４と接続される。絶縁層２４ｂは、上部電極３４及び接続配線３６を覆って絶縁層２４ａの上に設けられる。絶縁層２４ｂの上に平坦化層である絶縁層２４ｃが設けられる。絶縁層２４ｃの上に絶縁層２５が設けられる。ただし、絶縁層２５は、なくてもよい。
【0066】
図５Ｂは、第１変形例に係る検出装置のセンサ部の概略断面構成を示す断面図である。図５Ｂに示すように、第１変形例の検出装置１Ａにおいて、光センサＰＤＡは、絶縁層２３ａの上に設けられる。絶縁層２３ａは、絶縁層２３を覆って設けられた無機絶縁層であり、例えば窒化シリコン（ＳｉＮ）で形成される。光センサＰＤＡは、光電変換層３１Ａと、下部電極３５（カソード電極）と、上部電極３４（アノード電極）と、を有する。センサ基板２１の第１面Ｓ１に垂直な方向において、下部電極３５、光電変換層３１Ａ、上部電極３４の順に積層される。
【0067】
光電変換層３１Ａは、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。光電変換層３１Ａの材料として、有機材料が用いられる。具体的には、光電変換層３１Ａとして、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl C61-butyric acid methyl ester）、ＣｕＰｃ（銅フタロシアニン：Copper Phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。
【0068】
光電変換層３１Ａは、これらの低分子有機材料を用いて蒸着型（Dry Process）で形成することができる。この場合、光電変換層３１Ａは、例えば、ＣｕＰｃとＦ１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ６０との積層膜であってもよい。光電変換層３１Ａは、塗布型（Wet Process）で形成することもできる。この場合、光電変換層３１Ａは、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。光電変換層３１Ａは、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。
【0069】
下部電極３５と、上部電極３４とは、光電変換層３１Ａを挟んで対向する。上部電極３４は、例えば、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料が用いられる。下部電極３５は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。
【0070】
下部電極３５の膜厚を制御することで、透光性を有する半透過型電極として下部電極３５を形成できる。例えば、下部電極３５は、膜厚１０ｎｍのＡｇ薄膜で形成することで、６０％程度の透光性を有する。この場合、光センサＰＤＡは、センサ基板２１の両面側から照射される光、例えば第１面Ｓ１側から照射される光Ｌ１及び第２面Ｓ２側から照射される光の両方を検出できる。
【0071】
図５Ｂでは図示を省略するが、上部電極３４を覆って絶縁層２４が設けられてもよい。絶縁層は、パッシベーション膜であり、光センサＰＤＡを保護するために設けられている。
【0072】
図５Ｂに示すように、ＴＦＴ層２２には、光センサＰＤＡに電気的に接続される第１スイッチング素子Ｔｒが設けられる。第１スイッチング素子Ｔｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４、８５を有する。光センサＰＤＡの下部電極３５は、絶縁層２３、２３ａに設けられたコンタクトホールＨ１１を介して、第１スイッチング素子Ｔｒのドレイン電極８３と電気的に接続される。
【0073】
第１スイッチング素子Ｔｒは、半導体層８１の上側及び下側の両方にゲート電極８４、８５が設けられた、いわゆるデュアルゲート構造である。ただし、これに限定されず、第１スイッチング素子Ｔｒはトップゲート構造でもよく、ボトムゲート構造でもよい。
【0074】
なお、図５Ｂでは、周辺領域ＧＡに設けられた第２スイッチング素子ＴｒＡ及び端子部を、模式的に示している。第２スイッチング素子ＴｒＡは、例えば、ゲート線駆動回路１５（図１参照）に設けられたスイッチング素子である。第２スイッチング素子ＴｒＡは、半導体層８６、ソース電極８７、ドレイン電極８８及びゲート電極８９を有する。第２スイッチング素子ＴｒＡは、半導体層８６の上側にゲート電極８９が設けられた、いわゆるトップゲート構造である。半導体層８６の下側で、半導体層８６とセンサ基板２１との間には、遮光層９０が設けられる。ただし、これに限定されず、第２スイッチング素子ＴｒＡはボトムゲート構造でもよく、デュアルゲート構造でもよい。
【0075】
第１スイッチング素子Ｔｒの半導体層８１と、第２スイッチング素子ＴｒＡの半導体層８６とは、異なる層に設けられる。第１スイッチング素子Ｔｒの半導体層８１は、例えば酸化物半導体である。第２スイッチング素子ＴｒＡの半導体層８６は、例えばポリシリコンである。
【0076】
次に、検出装置１の動作例について説明する。図６は、検出装置の動作例を表すタイミング波形図である。図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。図８は、図６における読み出し期間の動作例を表すタイミング波形図である。図９は、図６における行読み出し期間ＶＲに含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。図１０は、検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。
【0077】
図６に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１２３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、センサ電源信号ＶＤＤＳＮＳを光センサＰＤのアノードに供給する。センサ電源信号ＶＤＤＳＮＳは光センサＰＤのアノード－カソード間に逆バイアスを印加する信号である。例えば、光センサＰＤのカソードには実質０．７５Ｖの基準信号ＣＯＭがされているが、アノードに実質－１．２５Ｖのセンサ電源信号ＶＤＤＳＮＳを印加することにより、アノード－カソード間は実質２．０Ｖで逆バイアスされる。制御回路１２２は、リセット信号ＲＳＴ２を”Ｈ”とした後にゲート線駆動回路１５にスタート信号ＳＴＶおよびクロック信号ＣＫを供給し、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、制御回路１２２は、基準信号ＣＯＭをリセット回路１７に供給し、リセット信号ＲＳＴ２によってリセット電圧を供給するための第４スイッチング素子ＴｒＲをオンさせる。これにより各信号線ＳＧＬにはリセット電圧として基準信号ＣＯＭが供給される。基準信号ＣＯＭは、例えば０．７５Ｖとされる。
【0078】
リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ｛Ｖｇｃｌ（１）～Ｖｇｃｌ（Ｍ）｝をゲート線ＧＣＬに順次供給する。ゲート駆動信号Ｖｇｃｌは、高レベル電圧である電源電圧ＶＤＤと低レベル電圧である電源電圧ＶＳＳとを有するパルス状の波形を有する。図６では、Ｍ本（例えばＭ＝２５６）のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）が順次供給され、複数の第１スイッチング素子Ｔｒは各行毎に順次導通され、リセット電圧が供給される。リセット電圧として例えば、基準信号ＣＯＭの電圧０．７５Ｖが供給される。
【0079】
具体的には、図７に示すように、ゲート線駆動回路１５は、期間Ｖ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６のいずれか１つ（図７では選択信号ＡＳＷ１）を、信号線選択回路１６に供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが検出回路４８に接続される。この結果、第３スイッチング素子ＴｒＳと検出回路４８との間の接続配線にもリセット電圧（基準信号ＣＯＭ）が供給される。
【0080】
同様に、ゲート線駆動回路１５は、期間Ｖ（２）、…、Ｖ（Ｍ－１）、Ｖ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。
【0081】
これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＣＯＭが供給される。この結果、容量素子Ｃａの容量がリセットされる。尚、部分的にゲート線、および信号線ＳＧＬを選択することにより部分検出領域ＰＡＡのうち一部の容量素子Ｃａの容量をリセットすることも可能である。
【0082】
露光するタイミングの例として、ゲート線非選択時露光制御方法と常時露光制御方法がある。ゲート線非選択時露光制御方法においては、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、検出対象の全ての光センサＰＤにリセット電圧が供給される。その後、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬが低電圧（第１スイッチング素子Ｔｒがオフ）になると露光が開始され、露光期間Ｐｅｘの間に露光が行われる。露光が終了すると前述のように検出対象の光センサＰＤに接続されたゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、読み出し期間Ｐｄｅｔに読み出しが行われる。常時露光制御方法においては、リセット期間Ｐｒｓｔ、読み出し期間Ｐｄｅｔにおいても露光を行う制御（常時露光制御）をすることも可能である。この場合は、リセット期間Ｐｒｓｔにゲート駆動信号Ｖｇｃｌ（１）がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘ（１）が開始する。ここで、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝とは光センサＰＤから容量素子Ｃａへ充電される期間とされる。リセット期間Ｐｒｓｔに容量素子Ｃａにチャージされた電荷が光照射によって光センサＰＤに逆方向電流（カソードからアノードへ）が流れ、容量素子Ｃａの電位差は減少する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、開始のタイミング及び終了のタイミングが異なっている。露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号Ｖｇｃｌが高レベル電圧の電源電圧ＶＤＤから低レベル電圧の電源電圧ＶＳＳに変化したタイミングで開始される。また、露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号Ｖｇｃｌが電源電圧ＶＳＳから電源電圧ＶＤＤに変化したタイミングで終了する。各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）の露光時間の長さは等しい。
【0083】
ゲート線非選択時露光制御方法において、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及では、各部分検出領域ＰＡＡで、光センサＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。
【0084】
読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。尚、リセット信号はリセット期間Ｐｒｓｔのみ高レベル電圧としてもよい。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）を順次供給する。
【0085】
具体的には、図８に示すように、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時に検出回路４８に接続される。この結果、検出信号Ｖｄｅｔが部分検出領域ＰＡＡごとに検出回路４８に供給される。
【0086】
同様に、ゲート線駆動回路１５は、行読み出し期間ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。すなわち、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）、ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）ごとに、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。各ゲート駆動信号Ｖｇｃｌが高レベル電圧となる期間ごとに、信号線選択回路１６は選択信号ＡＳＷに基づいて、順次信号線ＳＧＬを選択する。信号線選択回路１６は、信号線ＳＧＬごとに順次、１つの検出回路４８に接続する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号Ｖｄｅｔを検出回路４８に出力することができる。
【0087】
以下、図９を参照して、図６における１つのゲート駆動信号Ｖｇｃｌ（ｊ）の供給期間である行読み出し期間ＶＲ中の動作例について説明する。図６では、最初のゲート駆動信号Ｖｇｃｌ（１）に行読み出し期間ＶＲの符号を付しているが、他のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ）についても同様である。ｊは、１からＭのいずれかの自然数である。
【0088】
図９および図４に示すように、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）は予め基準電位（Ｖｒｅｆ）電圧にリセットされている。基準電位（Ｖｒｅｆ）電圧はリセット電圧とされ、例えば０．７５Ｖとされる。次にゲート駆動信号Ｖｇｃｌ（ｊ）がハイレベルとなり当該行の第１スイッチング素子Ｔｒがオンし、各行の信号線ＳＧＬは当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧になる。ゲート駆動信号Ｖｇｃｌ（ｊ）の立ち上がりから期間ｔ１の経過後、選択信号ＡＳＷ（ｋ）がハイになる期間ｔ２が生じる。選択信号ＡＳＷ（ｋ）がハイになって第３スイッチング素子ＴｒＳがオンすると、当該第３スイッチング素子ＴｒＳを介して検出回路４８と接続されている部分検出領域ＰＡＡの容量（容量素子Ｃａ）に充電された電荷により、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）（図４参照）が当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧に変化する（期間ｔ３）。図９の例では期間ｔ３のようにこの電圧はリセット電圧から下がっている。その後、スイッチＳＳＷがオン（ＳＳＷ信号のハイレベルの期間ｔ４）すると当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷が検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動し、検出信号増幅部４２の出力電圧は容量素子Ｃｂに蓄積された電荷に応じた電圧となる。このとき検出信号増幅部４２の反転入力部はオペアンプのイマジナリショート電位となるため、基準電位（Ｖｒｅｆ）に戻っている。検出信号増幅部４２の出力電圧はＡ／Ｄ変換部４３で読み出す。図９の例では、各列の信号線ＳＧＬに対応する選択信号ＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）、…の波形がハイになって第３スイッチング素子ＴｒＳを順次オンさせ、同様の動作を順次行うことで当該ゲート線ＧＣＬに接続された部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷を順次読み出している。なお図９におけるＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）…は、例えば、図９におけるＡＳＷ１からＡＳＷ６のいずれかである。
【0089】
具体的には、スイッチＳＳＷがオンになる期間ｔ４が生じると、部分検出領域ＰＡＡの容量（容量素子Ｃａ）から検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動する。このとき検出信号増幅部４２の非反転入力（＋）は、基準電位（Ｖｒｅｆ）電圧（例えば、０．７５［Ｖ］）にバイアスされている。このため、検出信号増幅部４２の入力間のイマジナリショートにより第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）も基準電位（Ｖｒｅｆ）電圧になる。また、容量素子Ｃｂの電圧は、選択信号ＡＳＷ（ｋ）に応じて第３スイッチング素子ＴｒＳがオンした箇所の部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧となる。検出信号増幅部４２の出力は、イマジナリショートによって第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）が基準電位（Ｖｒｅｆ）電圧になった後に、容量素子Ｃｂの容量に応じた電圧になり、この出力電圧をＡ／Ｄ変換部４３で読み取る。なお、容量素子Ｃｂの電圧とは、例えば、容量素子Ｃｂを構成するコンデンサに設けられる２つの電極間の電圧である。
【0090】
なお、期間ｔ１は、例えば２０［μｓ］である。期間ｔ２は、例えば６０［μｓ］である。期間ｔ３は、例えば４４．７［μｓ］である。期間ｔ４は、例えば０．９８［μｓ］である。
【0091】
図１０に示すように、期間ｔ（１）、期間ｔ（２）、期間ｔ（３）、期間ｔ（４）のそれぞれにおいて、検出装置１は、上述したリセット期間Ｐｒｓｔ、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及び読み出し期間Ｐｄｅｔを実行する。リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔにおいて、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順次走査する。以下の説明において、各期間ｔでの検出、すなわち、リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔでゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで走査され、各列の信号線ＳＧＬから検出信号Ｖｄｅｔを取得する検出を、１フレームの検出と表す。
【0092】
制御回路１２２は、検出対象に応じて光源の点灯、非点灯を制御することができる。図１０では、期間ｔ（１）及び期間ｔ（３）に第１光源６１が点灯され、期間ｔ（２）及び期間ｔ（４）に第２光源６２が点灯される例を示している。すなわち、図１０に示す例において、制御回路１２２は、１フレームの検出ごとに、第１光源６１と第２光源６２とを交互に点灯、非点灯を切り換える。これに限らず、例えば、制御回路１２２は、所定期間ごとに第１光源６１及び第２光源６２の点灯、非点灯を切り換えてもよいし、いずれか一方を連続して点灯してもよい。
【0093】
なお、図６から図１０では、ゲート線駆動回路１５がゲート線ＧＣＬを個別に選択する例を示したが、これに限定されない。ゲート線駆動回路１５は、２以上の所定数のゲート線ＧＣＬを同時に選択し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給してもよい。また、信号線選択回路１６も、２以上の所定数の信号線ＳＧＬを同時に１つの検出回路４８に接続してもよい。また更には、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを間引いて走査してもよい。
【0094】
図８に示すように、行読み出し期間ＶＲ（１）において、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６が、信号線選択回路１６に順次供給される。すなわち、時刻ｔ１１で選択信号ＡＳＷ１が低レベル電圧になった後も、時刻ｔ１３でゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧になるまでの露光期間Ｐｅｘ－１に、継続して露光される。露光期間Ｐｅｘ－１に応じた電荷が、光センサＰＤから、選択信号ＡＳＷ１に対応する信号線ＳＧＬ（１）にチャージされる。
【0095】
同様に、各選択信号ＡＳＷ１、…、ＡＳＷ６に応じた露光期間Ｐｅｘ－１、…、Ｐｅｘ－６のそれぞれで、各信号線ＳＧＬに電荷がチャージされる。例えば、露光期間Ｐｅｘ－６は時刻ｔ１２で選択信号ＡＳＷ６が低レベル電圧になった後、時刻ｔ１３でゲート駆動信号Ｖｇｃｌ（１）が低レベル電圧になるまでの期間であり、列ごとに露光期間Ｐｅｘが異なる。
【0096】
そして、次の行読み出し期間ＶＲ（２）では、２行目の検出信号Ｖｄｅｔに、前の行読み出し期間ＶＲ（１）の露光期間Ｐｅｘ－１（ＳＧＬ（１））・・・・Ｐｅｘ－６（ＳＧＬ（６））の期間でチャージされた電荷分が合計された信号が、検出回路４８に供給される。
【0097】
上述したように、本開示において、ＦＰＣ７１は、検出装置１の使用状況やアプリケーション等に応じて長さを変更することができる。例えば、検出対象が指Ｆｇであるか手首であるか、臨床にて生体情報を取得するか、あるいは、検査対象者が運動しているときの生体情報を取得するか、検査対象者の体格の違い、さらには、検出装置１が用いられるシステムの全体構成等の差異によって、ＦＰＣ７１の長さを最適化する必要がある。
【0098】
以下、検出装置１のＦＰＣ７１の長さを変更可能とする構成について説明する。図１１は、実施形態に係る検出装置において、ＦＰＣの長さを変更可能とする構成の一例を示す概略図である。
【0099】
図１１に示すように、本実施形態において、検出装置１のＦＰＣ７１には、センサ基板２１と制御基板１２１との間の複数個所に、切断可能であることを示す切断指示線７４が設けられている。また、ＦＰＣ７１は、複数の切断指示線７４ごとに、それぞれ端子部７２が設けられている。具体的には、ＦＰＣ７１の制御基板１２１側の端部、及び、切断指示線７４のセンサ基板２１側、すなわち、各切断指示線７４で切断した際にＦＰＣ７１の制御基板１２１側の端部となる箇所には、制御基板１２１と接続するための端子部７２が設けられている。各切断指示線７４は、例えばＦＰＣ７１にシルク印刷される態様であっても良い。
【0100】
【0101】
センサ基板２１の各配線（不図示）と、ＦＰＣ７１の各配線７３とは、例えば異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）を用いて電気的に接続される。
【0102】
制御基板１２１には、コネクタ１２７が設けられている。ＦＰＣ７１の端部の端子部７２（図１２では、端子部７２ａ）がコネクタ１２７に差し込まれることで、ＦＰＣ７１と制御基板１２１とが接続される。具体的に、制御基板１２１の各配線（不図示）と、ＦＰＣ７１の各配線７３とは、ＦＰＣ７１の各配線７３に設けられた端子部７２（図１２では、端子部７２ａ）の各パッドがコネクタ１２７の各接点（不図示）と接触することで、電気的に接続される。
【0103】
ＦＰＣ７１の各配線７３は、制御基板１２１の各構成部と電気的に接続される。具体的に、ＦＰＣ７１の各配線７３は、それぞれコネクタ１２７の各接点を介して、検出回路４８、制御回路１２２、電源回路１２３、出力回路１２６と接続される。
【0104】
【0105】
【0106】
【0107】
図１１に示すように、検出装置１のＦＰＣ７１のセンサ基板２１と制御基板１２１との間の複数個所に切断指示線７４を設け、各切断部位Ａ，Ｂ，Ｃ，Ｄでそれぞれ切断指示線７４ａ、切断指示線７４ｂ、切断指示線７４ｃ、切断指示線７４ｄに沿って切断することで、図１２Ａ、図１２Ｂ、図１２Ｃ、図１２Ｄに示すように、ＦＰＣ７１の長さを変更することができる。これにより、ＦＰＣ７１の長さを、検出装置１の使用状況や生体情報を取得する際の適用部位に応じて最適化することができる。
【0108】
図１３Ａ及び図１３Ｂは、ＦＰＣの各切断指示線における断面図の例を示す図である。図１３Ａでは、ＦＰＣ７１の片面に各配線７３を設けた例を示している。図１３Ｂでは、ＦＰＣ７１の両面に各配線７３を設けた例を示している。図１３Ａ及び図１３Ｂにおいて、各配線７３ａはグランド配線を示し、各配線７３ｂは電源配線を示している。また、各配線７３ｃは、各種信号配線を示している。電源配線７３ｂは、例えば、電源回路１２３からセンサ部１０に供給される基準信号ＣＯＭ、センサ電源信号ＶＤＤＳＮＳ等の配線を含む。信号配線７３ｃは、センサ部１０から出力される光センサＰＤの検出信号Ｖｄｅｔ等の配線を含む。センサ部１０と検出回路４８との間の接続に用いられる信号配線７３ｃは、例えば、８ｍｍ幅の範囲に７０本～８０本の信号配線７３ｃが設けられる。
【0109】
ＦＰＣ７１の両面に各配線７３を設けた場合、切断指示線７４に沿ってＦＰＣ７１を切断した際に、ＦＰＣ７１の基材が変形して各面に設けた配線がショートする可能性がある。図１３Ｂに示すように、ＦＰＣ７１の基材を挟んで対向する各配線を同電位の配線とすることで、異なる電位の配線がＦＰＣ７１を切断した際にショートすることを防ぐことができる。具体的には、図１３Ｂに示すように、例えば、グランド配線７３ａの裏面にグランド配線７３ａを配置し、電源配線７３ｂの裏面に電源配線７３ｂを配置する。このような態様とすることで、ＦＰＣ７１の一方の面に設けられた電源配線７３ｂと、ＦＰＣ７１の他方の面に設けられたグランド配線７３ａとは、平面視においてずれて配置される。これにより、ＦＰＣ７１を切断した際に、ＦＰＣ７１の一方の面に設けられた電源配線７３ｂと、ＦＰＣ７１の他方の面に設けられたグランド配線７３ａとがショートすることを防ぐことができる。
【0110】
図１４は、切断指示線の断面図である。図１４に示すように、切断指示線７４は、例えば、各配線７３の間に、ＦＰＣ７１の基材を貫通するドット列で構成される態様であっても良い。この場合、図１４に示すように、隣り合うドットｄの間隔Ｓは、グランド配線７３ａ及び電源配線７３ｂの幅Ｗよりも大きく、且つ、グランド配線７３ａと電源配線７３ｂとの間には、少なくとも１つのドットｄが設けられていることが望ましい。これにより、切断指示線７４に沿ってＦＰＣ７１を切断した際に、隣り合うグランド配線７３ａと電源配線７３ｂとがショートすることを防ぐことができる。
【0111】
図１５Ａ、図１５Ｂ、及び図１５Ｃは、端子部に設けられるパッドの配置例を示す図である。図１５Ａ及び図１５Ｂは、ＦＰＣ７１を一方面から見たときのパッドＰの配置例を示している。図１５Ｃは、ＦＰＣ７１の両面にパッドＰを設けた場合の切断指示線７４に沿う断面図を示している。
【0112】
端子部７２に設けられるパッドＰは、例えば、図１５Ａに示すように、切断指示線７４に沿って一列に並ぶ態様であっても良いし、例えば、図１５Ｂに示すように、切断指示線７４に沿って千鳥配置とした態様であっても良い。また、図１５Ｃに示すように、ＦＰＣ７１の両面にパッドＰが設けられる態様であっても良い。なお、図１５Ａ及び図１５Ｂに示すように、パッドが並ぶ端子部７２の表面には、絶縁性の保護シールＳＴが貼り付けられた態様であることが好ましい。さらに、図１５Ｃに示すように、ＦＰＣ７１の両面にパッドＰを設ける場合には、両面のパッドＰが互い違いになるように配置される態様であっても良い。なお、絶縁性の保護シールＳＴに代えて、絶縁性材料が塗布される態様であっても良い。
【0113】
ここで、ＦＰＣ７１の長さを変更すると、センサ部１０と検出回路４８との間の配線長が変化する。センサ部１０と検出回路４８との間の配線長が変化すると、信号配線７３ｃの容量成分や抵抗成分が変化する。具体的には、センサ部１０と検出回路４８との間の配線長が長くなると、信号配線７３ｃの容量成分や抵抗成分が大きくなる。信号配線７３ｃの容量成分や抵抗成分の変化に伴い、センサ部１０から出力される信号の波形が変化すると、後段の制御回路１２２の信号処理部４４における処理後のデータ値に影響を及ぼし、適切な制御を行えない可能性がある。
【0114】
以下、制御回路１２２がＦＰＣ７１の切断部位を判断して適切な制御を行うための構成について説明する。
【0115】
【0116】
図１６に示すように、変形例１に係る切断部位判定回路２００は、切断検出部２１０と、比較部２２０と、判定部２３０と、を備える。
【0117】
切断検出部２１０は、第１抵抗２１１ａ，２１１ｂ，２１１ｃ，２１１ｄと、第２抵抗２１２ａ，２１２ｂ，２１２ｃ，２１２ｄと、切断検出用配線７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄと、を含む。変形例１において、第１抵抗２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ及び第２抵抗２１２ａ，２１２ｂ，２１２ｃ，２１２ｄは、制御基板１２１上に設けられる。なお、変形例１では、第１抵抗２１１ａ，２１１ｂ，２１１ｃ，２１１ｄの抵抗値をｒ１とし、第２抵抗２１２ａ，２１２ｂ，２１２ｃ，２１２ｄの抵抗値をｒ２としている。
【0118】
切断検出用配線７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄは、図１７に示すように、それぞれ切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄに対応して、ＦＰＣ７１上に設けられる。具体的に、切断検出用配線７３ｄａは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄ、切断指示線７４ｃ、切断指示線７４ｂ、切断指示線７４ａを跨ぎ、再び、切断指示線７４ａ、切断指示線７４ｂ、切断指示線７４ｃ、切断指示線７４ｄを跨いで制御基板１２１に戻る。切断検出用配線７３ｄｂは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄ、切断指示線７４ｃ、切断指示線７４ｂを跨ぎ、再び、切断指示線７４ｂ、切断指示線７４ｃ、切断指示線７４ｄを跨いで制御基板１２１に戻る。切断検出用配線７３ｄｃは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄ、切断指示線７４ｃを跨ぎ、再び、切断指示線７４ｃ、切断指示線７４ｄを跨いで制御基板１２１に戻る。切断検出用配線７３ｄｄは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄを跨ぎ、再び、切断指示線７４ｄを跨いで制御基板１２１に戻る。
【0119】
変形例１において、切断部位判定回路２００は、切断検出用配線７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄの電圧レベルに応じて、複数の切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄの何れにおいて切断されたかを判定する。
【0120】
第１抵抗２１１ａと第２抵抗２１２ａとは、切断検出用配線７３ｄａを介して直列接続されている。第１抵抗２１１ａ、第２抵抗２１２ａ、及び切断検出用配線７３ｄａからなる直列回路は、第１抵抗２１１ａ側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２ａ側の端部がグランド電位ＧＮＤに接続されている。切断検出用配線７３ｄａと第２抵抗２１２ａとの接続点における検出電位ＶＤｏｕｔ（Ａ）が、比較部２２０に出力される。
【0121】
第１抵抗２１１ｂと第２抵抗２１２ｂとは、切断検出用配線７３ｄｂを介して直列接続されている。第１抵抗２１１ｂ、第２抵抗２１２ｂ、及び切断検出用配線７３ｄｂからなる直列回路は、第１抵抗２１１ｂ側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２ｂ側の端部がグランド電位ＧＮＤに接続されている。切断検出用配線７３ｄｂと第２抵抗２１２ｂとの接続点における検出電位ＶＤｏｕｔ（Ｂ）が、比較部２２０に出力される。
【0122】
第１抵抗２１１ｃと第２抵抗２１２ｃとは、切断検出用配線７３ｄｃを介して直列接続されている。第１抵抗２１１ｃ、第２抵抗２１２ｃ、及び切断検出用配線７３ｄｃからなる直列回路は、第１抵抗２１１ｃ側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２ｃ側の端部がグランド電位ＧＮＤに接続されている。切断検出用配線７３ｄｃと第２抵抗２１２ｃとの接続点における検出電位ＶＤｏｕｔ（Ｃ）が、比較部２２０に出力される。
【0123】
第１抵抗２１１ｄと第２抵抗２１２ｄとは、切断検出用配線７３ｄｄを介して直列接続されている。第１抵抗２１１ｄ、第２抵抗２１２ｄ、及び切断検出用配線７３ｄｄからなる直列回路は、第１抵抗２１１ｄ側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２ｄ側の端部がグランド電位ＧＮＤに接続されている。切断検出用配線７３ｄｄと第２抵抗２１２ｄとの接続点における検出電位ＶＤｏｕｔ（Ｄ）が、比較部２２０に出力される。
【0124】
比較部２２０及び判定部２３０は、制御基板１２１上に設けられる。なお、比較部２２０及び判定部２３０は、いずれか一方あるいは双方が制御回路１２２に含まれる態様であっても良い。
【0125】
比較部２２０は、ボルテージフォロワ回路２２１ａ，２２１ｂ，２２１ｃ，２２１ｄと、コンパレータ回路２２２ａ，２２２ｂ，２２２ｃ，２２２ｄと、を備えている。
【0126】
検出電位ＶＤｏｕｔ（Ａ）は、ボルテージフォロワ回路２２１ａに入力される。ボルテージフォロワ回路２２１ａの出力は、コンパレータ回路２２２ａに入力される。検出電位ＶＤｏｕｔ（Ｂ）は、ボルテージフォロワ回路２２１ｂに入力される。ボルテージフォロワ回路２２１ｂの出力は、コンパレータ回路２２２ｂに入力される。検出電位ＶＤｏｕｔ（Ｃ）は、ボルテージフォロワ回路２２１ｃに入力される。ボルテージフォロワ回路２２１ｃの出力は、コンパレータ回路２２２ｃに入力される。検出電位ＶＤｏｕｔ（Ｄ）は、ボルテージフォロワ回路２２１ｄに入力される。ボルテージフォロワ回路２２１ｄの出力は、コンパレータ回路２２２ｄに入力される。なお、図１６に示す比較部２２０の構成は一例であって、図１６に示す構成とは異なる構成を採用することも可能である。比較部２２０の構成によって本開示が限定されるものではない。
【0127】
比較部２２０は、切断検出部２１０から出力される検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）のそれぞれと比較基準電位ＶＣｒｅｆとを比較し、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）を判定部２３０に出力する。判定部２３０は、比較部２２０から出力される判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）に基づき、ＦＰＣ７１の切断部位を判定し、判定結果を制御回路１２２に出力する。
【0128】
次に、変形例１に係る切断部位判定回路２００の動作について説明する。図１８は、変形例１に係る切断部位判定回路における各判定信号と切断部位との関係を示す図である。
【0129】
ＦＰＣ７１が切断指示線７４ａに沿って切断部位Ａで切断され、制御基板１２１に接続されているとき、切断検出用配線７３ｄａのみが導通し、切断検出用配線７３ｄｂ，７３ｄｃ，７３ｄｄが非導通となる。このとき、検出電位ＶＤｏｕｔ（Ａ）は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となり、検出電位ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）は、グランド電位ＧＮＤとなる。
【0130】
変形例１では、比較基準電位ＶＣｒｅｆをＶｄｃ×ｒ２／（ｒ１＋ｒ２）＞ＶＣｒｅｆとなるように設定する。このとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図１８に示すように、「Ｌ」、「Ｈ」、「Ｈ」、「Ｈ」となる。判定部２３０は、ＦＰＣ７１が切断部位Ａで切断されていることを示す判定結果を制御回路１２２に出力する。
【0131】
ＦＰＣ７１が切断指示線７４ｂに沿って切断部位Ｂで切断され、制御基板１２１に接続されているとき、切断検出用配線７３ｄａ，７３ｄｂが導通し、切断検出用配線７３ｄｃ，７３ｄｄが非導通となる。このとき、検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ）は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となり、検出電位ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）は、グランド電位ＧＮＤとなる。
【0132】
このとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図１８に示すように、「Ｌ」、「Ｌ」、「Ｈ」、「Ｈ」となる。判定部２３０は、ＦＰＣ７１が切断部位Ｂで切断されていることを示す判定結果を制御回路１２２に出力する。
【0133】
ＦＰＣ７１が切断指示線７４ｃに沿って切断部位Ｃで切断され、制御基板１２１に接続されているとき、切断検出用配線７３ｄａ，７３ｄｂ，７３ｄｃが導通し、切断検出用配線７３ｄｄのみが非導通となる。このとき、検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ）は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となり、検出電位ＶＤｏｕｔ（Ｄ）は、グランド電位ＧＮＤとなる。
【0134】
このとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図１８に示すように、「Ｌ」、「Ｌ」、「Ｌ」、「Ｈ」となる。判定部２３０は、ＦＰＣ７１が切断部位Ｃで切断されていることを示す判定結果を制御回路１２２に出力する。
【0135】
ＦＰＣ７１が切断指示線７４ｄに沿って切断部位Ｄで切断され、制御基板１２１に接続されているとき、全ての切断検出用配線７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄが導通となる。このとき、検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となる。
【0136】
このとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図１８に示すように、「Ｌ」、「Ｌ」、「Ｌ」、「Ｌ」となる。判定部２３０は、ＦＰＣ７１が切断部位Ｄで切断されていることを示す判定結果を制御回路１２２に出力する。
【0137】
上述した変形例１の構成により、制御回路１２２がＦＰＣ７１の切断部位を判断して適切な制御を行うことができる。
【0138】
【0139】
図１９に示すように、変形例２に係る切断部位判定回路２００Ａは、切断検出部２１０Ａと、比較部２２０Ａと、判定部２３０Ａと、を備える。
【0140】
切断検出部２１０Ａは、第１抵抗７５と、第２抵抗２１２Ａと、を含む。変形例２において、第１抵抗７５は、抵抗７５ａ，７５ｂ，７５ｃ，７５ｄからなる直列抵抗回路である。第１抵抗７５は、図２０に示すように、それぞれ切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄに対応する抵抗７５ａ，７５ｂ，７５ｃ，７５ｄが直列接続されてＦＰＣ７１上に設けられる。具体的に、抵抗７５ａ，７５ｂ，７５ｃ，７５ｄは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄ、切断指示線７４ｃ、切断指示線７４ｂ、切断指示線７４ａを跨ぎ、再び、切断指示線７４ａ、切断指示線７４ｂ、切断指示線７４ｃ、切断指示線７４ｄを跨いで制御基板１２１に戻る配線上に設けられる。抵抗７５ａは、切断指示線７４ａのセンサ基板２１側に設けられる。抵抗７５ｂは、切断指示線７４ａと切断指示線７４ｂとの間に設けられる。抵抗７５ｃは、切断指示線７４ｂと切断指示線７４ｃとの間に設けられる。抵抗７５ｄは、切断指示線７４ｃと切断指示線７４ｄとの間に設けられる。
【0141】
変形例２において、切断部位判定回路２００Ａは、抵抗７５ａ，７５ｂ，７５ｃ，７５ｄからなる直列抵抗回路の出力に基づき、複数の切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄの何れにおいて切断されたかを判定する。
【0142】
また、変形例２において、第２抵抗２１２Ａは、制御基板１２１上に設けられる。なお、変形例２では、第１抵抗７５を構成する抵抗７５ａ，７５ｂ，７５ｃ，７５ｄの抵抗値をｒ１とし、第２抵抗２１２Ａの抵抗値をｒ２としている。
【0143】
切断検出部２１０Ａは、第１抵抗７５と第２抵抗２１２Ａとが直列接続されて構成される。第１抵抗７５及び第２抵抗２１２Ａからなる直列回路は、第１抵抗７５側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２Ａ側の端部がグランド電位ＧＮＤに接続されている。第１抵抗７５と第２抵抗２１２Ａとの接続点における検出電位ＶＤｏｕｔ（Ｘ）（Ｘは、Ａ，Ｂ，Ｃ，Ｄ）が、比較部２２０Ａに出力される。
【0144】
比較部２２０Ａ及び判定部２３０Ａは、制御基板１２１上に設けられる。なお、比較部２２０Ａ及び判定部２３０Ａは、いずれか一方あるいは双方が制御回路１２２に含まれる態様であっても良い。
【0145】
比較部２２０Ａは、ボルテージフォロワ回路２２１と、コンパレータ回路２２２ａ，２２２ｂ，２２２ｃ，２２２ｄと、を備えている。
【0146】
検出電位ＶＤｏｕｔ（Ｘ）は、ボルテージフォロワ回路２２１に入力される。ボルテージフォロワ回路２２１の出力は、コンパレータ回路２２２ａ，２２２ｂ，２２２ｃ，２２２ｄに入力される。なお、図１９に示す比較部２２０Ａの構成は一例であって、図１９に示す構成とは異なる構成を採用することも可能である。比較部２２０Ａの構成によって本開示が限定されるものではない。
【0147】
比較部２２０Ａは、切断検出部２１０Ａから出力される検出電位ＶＤｏｕｔ（Ｘ）と、第１比較基準電位ＶＣｒｅｆａ、第２比較基準電位ＶＣｒｅｆｂ、第３比較基準電位ＶＣｒｅｆｃ、第１比較基準電位ＶＣｒｅｆｄのそれぞれと比較し、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）を判定部２３０Ａに出力する。判定部２３０Ａは、比較部２２０Ａから出力される判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）に基づき、ＦＰＣ７１の切断部位を判定し、判定結果を制御回路１２２に出力する。
【0148】
次に、変形例２に係る切断部位判定回路２００Ａの動作について説明する。図２１は、変形例２に係る切断部位判定回路における各判定信号と切断部位との関係を示す図である。
【0149】
ＦＰＣ７１が切断指示線７４ａに沿って切断部位Ａで切断され、制御基板１２１に接続されているとき、第１抵抗７５の抵抗値Ｒ１は、抵抗７５ａの抵抗値ｒ１となる（Ｒ１＝ｒ１）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ａ））は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となる。
【0150】
ＦＰＣ７１が切断指示線７４ｂに沿って切断部位Ｂで切断され、制御基板１２１に接続されているとき、第１抵抗７５の抵抗値Ｒ１は、抵抗７５ａ，７５ｂの合成抵抗値２×ｒ１となる（Ｒ１＝２×ｒ１）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｂ））は、Ｖｄｃ×ｒ２／（２×ｒ１＋ｒ２）となる。
【0151】
ＦＰＣ７１が切断指示線７４ｃに沿って切断部位Ｃで切断され、制御基板１２１に接続されているとき、第１抵抗７５の抵抗値Ｒ１は、抵抗７５ａ，７５ｂ，７５ｃの合成抵抗値３×ｒ１となる（Ｒ１＝３×ｒ１）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｃ））は、Ｖｄｃ×ｒ２／（３×ｒ１＋ｒ２）となる。
【0152】
ＦＰＣ７１が切断指示線７４ｄに沿って切断部位Ｄで切断され、制御基板１２１に接続されているとき、第１抵抗７５の抵抗値Ｒ１は、抵抗７５ａ，７５ｂ，７５ｃ，７５ｄの合成抵抗値４×ｒ１となる（Ｒ１＝４×ｒ１）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｄ））は、Ｖｄｃ×ｒ２／（４×ｒ１＋ｒ２）となる。
【0153】
変形例２では、第１比較基準電位ＶＣｒｅｆａ、第２比較基準電位ＶＣｒｅｆｂ、第３比較基準電位ＶＣｒｅｆｃ、第４比較基準電位ＶＣｒｅｆｄ、検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）の大小関係を、ＶＣｒｅｆａ＞ＶＤｏｕｔ（Ａ）＞ＶＣｒｅｆｂ＞ＶＤｏｕｔ（Ｂ）＞ＶＣｒｅｆｃ＞ＶＤｏｕｔ（Ｃ）＞ＶＣｒｅｆｄ＞ＶＤｏｕｔ（Ｄ）となるように設定する。
【0154】
ＦＰＣ７１が切断指示線７４ａに沿って切断部位Ａで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２１に示すように、「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」となる。判定部２３０Ａは、ＦＰＣ７１が切断部位Ａで切断されていることを示す判定結果を制御回路１２２に出力する。
【0155】
ＦＰＣ７１が切断指示線７４ｂに沿って切断部位Ｂで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２１に示すように、「Ｈ」、「Ｈ」、「Ｌ」、「Ｌ」となる。判定部２３０Ａは、ＦＰＣ７１が切断部位Ｂで切断されていることを示す判定結果を制御回路１２２に出力する。
【0156】
ＦＰＣ７１が切断指示線７４ｃに沿って切断部位Ｃで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２１に示すように、「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」となる。判定部２３０Ａは、ＦＰＣ７１が切断部位Ｃで切断されていることを示す判定結果を制御回路１２２に出力する。
【0157】
ＦＰＣ７１が切断指示線７４ｄに沿って切断部位Ｄで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２１に示すように、「Ｈ」、「Ｈ」、「Ｈ」、「Ｈ」となる。判定部２３０Ａは、ＦＰＣ７１が切断部位Ｄで切断されていることを示す判定結果を制御回路１２２に出力する。
【0158】
上述した変形例２の構成により、制御回路１２２がＦＰＣ７１の切断部位を判断して適切な制御を行うことができる。
【0159】
【0160】
図２２に示すように、変形例３に係る切断部位判定回路２００Ｂは、切断検出部２１０Ｂと、比較部２２０Ｂと、判定部２３０Ｂと、を備える。
【0161】
切断検出部２１０Ｂは、第１抵抗７６と、第２抵抗２１２Ｂと、を含む。変形例３において、第１抵抗７６は、抵抗７６ａ，７６ｂ，７６ｃ，７６ｄからなる並列抵抗回路である。第１抵抗７６は、図２３に示すように、それぞれ切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄに対応する抵抗７６ａ，７６ｂ，７６ｃ，７６ｄが並列接続されてＦＰＣ７１上に設けられる。具体的に、抵抗７６ａ，７６ｂ，７６ｃ，７６ｄは、制御基板１２１から延びてＦＰＣ７１の切断指示線７４ｄ、切断指示線７４ｃ、切断指示線７４ｂ、切断指示線７４ａを跨ぐ２本の配線の間に設けられる。抵抗７６ａは、切断指示線７４ａのセンサ基板２１側に設けられる。抵抗７６ｂは、切断指示線７４ａと切断指示線７４ｂとの間に設けられる。抵抗７６ｃは、切断指示線７４ｂと切断指示線７４ｃとの間に設けられる。抵抗７６ｄは、切断指示線７４ｃと切断指示線７４ｄとの間に設けられる。
【0162】
変形例３において、切断部位判定回路２００Ｂは、抵抗７６ａ，７６ｂ，７６ｃ，７６ｄからなる並列抵抗回路の出力に基づき、複数の切断指示線７４ａ，７４ｂ，７４ｃ，７４ｄの何れにおいて切断されたかを判定する。
【0163】
また、変形例３において、第２抵抗２１２Ｂは、制御基板１２１上に設けられる。なお、変形例３では、第１抵抗７６を構成する７６ａ，７６ｂ，７６ｃ，７６ｄの抵抗値をｒ１とし、第２抵抗２１２Ｂの抵抗値をｒ２としている。
【0164】
切断検出部２１０Ｂは、第１抵抗７６と第２抵抗２１２Ｂとが直列接続されて構成される。第１抵抗７６及び第２抵抗２１２Ｂからなる直列回路は、第１抵抗７６側の端部に電源回路１２３から電源電圧Ｖｄｃが供給され、第２抵抗２１２Ｂ側の端部がグランド電位ＧＮＤに接続されている。第１抵抗７６と第２抵抗２１２Ｂとの接続点における検出電位ＶＤｏｕｔ（Ｘ）（Ｘは、Ａ，Ｂ，Ｃ，Ｄ）が、比較部２２０Ｂに出力される。
【0165】
比較部２２０Ｂ及び判定部２３０Ｂは、制御基板１２１上に設けられる。なお、比較部２２０Ｂ及び判定部２３０Ｂは、いずれか一方あるいは双方が制御回路１２２に含まれる態様であっても良い。
【0166】
比較部２２０Ｂは、ボルテージフォロワ回路２２１と、コンパレータ回路２２２ａ，２２２ｂ，２２２ｃ，２２２ｄと、を備えている。
【0167】
検出電位ＶＤｏｕｔ（Ｘ）は、ボルテージフォロワ回路２２１に入力される。ボルテージフォロワ回路２２１の出力は、コンパレータ回路２２２ａ，２２２ｂ，２２２ｃ，２２２ｄに入力される。なお、図２２に示す比較部２２０Ｂの構成は一例であって、図２２に示す構成とは異なる構成を採用することも可能である。比較部２２０Ｂの構成によって本開示が限定されるものではない。
【0168】
比較部２２０Ｂは、切断検出部２１０Ｂから出力される検出電位ＶＤｏｕｔ（Ｘ）と、第１比較基準電位ＶＣｒｅｆａ、第２比較基準電位ＶＣｒｅｆｂ、第３比較基準電位ＶＣｒｅｆｃ、第１比較基準電位ＶＣｒｅｆｄのそれぞれと比較し、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）を判定部２３０Ｂに出力する。判定部２３０Ｂは、比較部２２０Ｂから出力される判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）に基づき、ＦＰＣ７１の切断部位を判定し、判定結果を制御回路１２２に出力する。
【0169】
次に、変形例３に係る切断部位判定回路２００Ｂの動作について説明する。図２４は、変形例３に係る切断部位判定回路における各判定信号と切断部位との関係を示す図である。
【0170】
ＦＰＣ７１が切断指示線７４ａに沿って切断部位Ａで切断され、制御基板１２１に接続されているとき、第１抵抗７６の抵抗値Ｒ１は、抵抗７６ａの抵抗値ｒ１となる（Ｒ１＝ｒ１）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ａ））は、Ｖｄｃ×ｒ２／（ｒ１＋ｒ２）となる。
【0171】
ＦＰＣ７１が切断指示線７４ｂに沿って切断部位Ｂで切断され、制御基板１２１に接続されているとき、第１抵抗７６の抵抗値Ｒ１は、抵抗７６ａ，７６ｂの合成抵抗値ｒ１／２となる（Ｒ１＝ｒ１／２）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｂ））は、Ｖｄｃ×ｒ２／（ｒ１／２＋ｒ２）となる。
【0172】
ＦＰＣ７１が切断指示線７４ｃに沿って切断部位Ｃで切断され、制御基板１２１に接続されているとき、第１抵抗７６の抵抗値Ｒ１は、抵抗７６ａ，７６ｂ，７６ｃの合成抵抗値ｒ１／３となる（Ｒ１＝ｒ１／３）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｂ））は、Ｖｄｃ×ｒ２／（ｒ１／３＋ｒ２）となる。
【0173】
ＦＰＣ７１が切断指示線７４ｄに沿って切断部位Ｄで切断され、制御基板１２１に接続されているとき、第１抵抗７６の抵抗値Ｒ１は、抵抗７６ａ，７６ｂ，７６ｃ，７６ｄの合成抵抗値ｒ１／４となる（Ｒ１＝ｒ１／４）。このとき、検出電位ＶＤｏｕｔ（Ｘ）（＝ＶＤｏｕｔ（Ｂ））は、Ｖｄｃ×ｒ２／（ｒ１／４＋ｒ２）となる。
【0174】
変形例３では、第１比較基準電位ＶＣｒｅｆａ、第２比較基準電位ＶＣｒｅｆｂ、第３比較基準電位ＶＣｒｅｆｃ、第４比較基準電位ＶＣｒｅｆｄ、検出電位ＶＤｏｕｔ（Ａ），ＶＤｏｕｔ（Ｂ），ＶＤｏｕｔ（Ｃ），ＶＤｏｕｔ（Ｄ）の大小関係を、ＶＣｒｅｆａ＞ＶＤｏｕｔ（Ｄ）＞ＶＣｒｅｆｂ＞ＶＤｏｕｔ（Ｃ）＞ＶＣｒｅｆｃ＞ＶＤｏｕｔ（Ｂ）＞ＶＣｒｅｆｄ＞ＶＤｏｕｔ（Ａ）となるように設定する。
【0175】
ＦＰＣ７１が切断指示線７４ａに沿って切断部位Ａで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２４に示すように、「Ｈ」、「Ｈ」、「Ｈ」、「Ｈ」となる。判定部２３０Ｂは、ＦＰＣ７１が切断部位Ａで切断されていることを示す判定結果を制御回路１２２に出力する。
【0176】
ＦＰＣ７１が切断指示線７４ｂに沿って切断部位Ｂで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２４に示すように、「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」となる。判定部２３０Ｂは、ＦＰＣ７１が切断部位Ｂで切断されていることを示す判定結果を制御回路１２２に出力する。
【0177】
ＦＰＣ７１が切断指示線７４ｃに沿って切断部位Ｃで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２４に示すように、「Ｈ」、「Ｈ」、「Ｌ」、「Ｌ」となる。判定部２３０Ｂは、ＦＰＣ７１が切断部位Ｃで切断されていることを示す判定結果を制御回路１２２に出力する。
【0178】
ＦＰＣ７１が切断指示線７４ｄに沿って切断部位Ｄで切断され、制御基板１２１に接続されているとき、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）は、図２４に示すように、「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」となる。判定部２３０Ｂは、ＦＰＣ７１が切断部位Ｄで切断されていることを示す判定結果を制御回路１２２に出力する。
【0179】
上述した変形例３の構成により、制御回路１２２がＦＰＣ７１の切断部位を判断して適切な制御を行うことができる。
【0180】
なお、上述した各変形例における判定結果の利用目的により本開示が限定されるものではない。例えば、上述した各変形例において、検出装置１の起動時の判定結果として、制御基板１２１にＦＰＣが接続されていない場合、具体的には、例えば、変形例１において、判定信号ＬＧｏｕｔ（Ａ），ＬＧｏｕｔ（Ｂ），ＬＧｏｕｔ（Ｃ），ＬＧｏｕｔ（Ｄ）が「Ｈ」、「Ｈ」、「Ｈ」、「Ｈ」となった場合には、外部の上位制御装置（不図示）にセンサ基板２１の付け直しを促すメッセージを表示させる態様であっても良い。
【0181】
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
【符号の説明】
【0182】
１ 検出装置
１０ センサ部
１１ 検出制御部
１５ ゲート線駆動回路
１６ 信号線選択回路
２１ センサ基板
４０ 検出部
４８ 検出回路
６１ 第１光源（光源）
６２ 第２光源（光源）
７１ フレキシブルプリント基板（ＦＰＣ）
７２，７２ａ，７２ｂ，７２ｃ，７２ｄ 端子部
７３ 配線
７３ａ グランド配線
７３ｂ 電源配線
７３ｃ 信号配線
７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄ 切断検出用配線
７４，７４ａ，７４ｂ，７４ｃ，７４ｄ 切断指示線
７５，７６ 第１抵抗
１２２ 制御回路
１２３ 電源回路
１２６ 出力回路
２００，２００Ａ，２００Ｂ 切断部位判定回路
２１０，２１０Ａ，２１０Ｂ 切断検出部
２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ 第１抵抗
２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ，２１２Ａ，２１２Ｂ 第２抵抗
２２０，２２０Ａ，２２０Ｂ 比較部
２２１，２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ ボルテージフォロワ回路
２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ コンパレータ回路
２３０，２３０Ａ，２３０Ｂ 判定部
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＤ 光センサ
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子
Ｖｇｃｌ ゲート駆動信号
１０ センサ部
１１ 検出制御部
１５ ゲート線駆動回路
１６ 信号線選択回路
２１ センサ基板
４０ 検出部
４８ 検出回路
６１ 第１光源（光源）
６２ 第２光源（光源）
７１ フレキシブルプリント基板（ＦＰＣ）
７２，７２ａ，７２ｂ，７２ｃ，７２ｄ 端子部
７３ 配線
７３ａ グランド配線
７３ｂ 電源配線
７３ｃ 信号配線
７３ｄａ，７３ｄｂ，７３ｄｃ，７３ｄｄ 切断検出用配線
７４，７４ａ，７４ｂ，７４ｃ，７４ｄ 切断指示線
７５，７６ 第１抵抗
１２２ 制御回路
１２３ 電源回路
１２６ 出力回路
２００，２００Ａ，２００Ｂ 切断部位判定回路
２１０，２１０Ａ，２１０Ｂ 切断検出部
２１１ａ，２１１ｂ，２１１ｃ，２１１ｄ 第１抵抗
２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ，２１２Ａ，２１２Ｂ 第２抵抗
２２０，２２０Ａ，２２０Ｂ 比較部
２２１，２２１ａ，２２１ｂ，２２１ｃ，２２１ｄ ボルテージフォロワ回路
２２２ａ，２２２ｂ，２２２ｃ，２２２ｄ コンパレータ回路
２３０，２３０Ａ，２３０Ｂ 判定部
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＤ 光センサ
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子
Ｖｇｃｌ ゲート駆動信号
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図14】
【図15A】
【図15B】
【図15C】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】