▶ エックス－ファブ グローバル サービシーズ ゲーエムベーハーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022016384
(43)【公開日】2022-01-21
(54)【発明の名称】パワーエレクトロニクス用途のための半導体素子
(51)【国際特許分類】
H01L 29/78 20060101AFI20220114BHJP
H01G 4/33 20060101ALI20220114BHJP
H01L 29/739 20060101ALI20220114BHJP
H01L 21/3205 20060101ALI20220114BHJP
H01L 21/822 20060101ALI20220114BHJP
H01L 21/82 20060101ALI20220114BHJP
【ＦＩ】
H01L29/78 652M
H01G4/33 102
H01L29/78 652F
H01L29/78 652S
H01L29/78 655G
H01L21/88 Z
H01L27/04 C
H01L21/82 F
【審査請求】未請求
【請求項の数】26
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021113594
(22)【出願日】2021-07-08
(31)【優先権主張番号】10 2020 118 340.2
(32)【優先日】2020-07-10
(33)【優先権主張国・地域又は機関】DE
(31)【優先権主張番号】10 2020 127 640.0
(32)【優先日】2020-10-20
(33)【優先権主張国・地域又は機関】DE
(71)【出願人】
【識別番号】521302755
【氏名又は名称】エックス－ファブ グローバル サービシーズ ゲーエムベーハー
【氏名又は名称原語表記】Ｘ－ＦＡＢ Ｇｌｏｂａｌ Ｓｅｒｖｉｃｅｓ ＧｍｂＨ
【住所又は居所原語表記】Ｈａａｒｂｅｒｇｓｔｒ． ６７， ９９０９７ Ｅｒｆｕｒｔ， Ｇｅｒｍａｎｙ
(74)【代理人】
【識別番号】110002871
【氏名又は名称】特許業務法人坂本国際特許商標事務所
(72)【発明者】
【氏名】レルナー、ラルフ
(72)【発明者】
【氏名】ハンゼン、ニス－ハウケ
【テーマコード（参考）】
5E082
5F033
5F038
5F064
【Ｆターム（参考）】
5E082AB10
5E082EE05
5E082EE23
5E082FG03
5E082FG22
5F033HH08
5F033MM21
5F033QQ07
5F033QQ13
5F033RR30
5F033UU03
5F033VV10
5F033VV11
5F033WW01
5F033WW02
5F033WW08
5F038AC04
5F038AC05
5F038AC10
5F038AV15
5F038BH03
5F038BH15
5F038CA06
5F064BB35
5F064CC09
5F064CC23
5F064DD14
5F064EE32
5F064EE33
5F064FF27
5F064FF32
5F064FF34
5F064FF45
(57)【要約】 （修正有）
【課題】半導体モジュールに集積するための半導体素子及び該素子を有するパワーモジュールの動作方法を提供する。
【解決手段】半導体素子１は、第１側が複数の凹部１１を有する半導体層１０と、半導体層１０の第１側に載置され、凹部１１に係合する、絶縁層１２（１２ａ、１２ｂ）と、半導体素子１の接触のために絶縁層１２ａ、１２ｂに載置されている、第１導電層１４（１４ａ、１４ｂ）と、半導体素子１の接触のため半導体層１０の第１側の向かい側に位置する第２側に載置されている第２導電層１６と、を有する。第１導電層１４（１４ａ、１４ｂ）は、複数の切欠き２０と、複数の部分領域２４と、を有する。
【選択図】図１Ｂ
【解決手段】半導体素子１は、第１側が複数の凹部１１を有する半導体層１０と、半導体層１０の第１側に載置され、凹部１１に係合する、絶縁層１２（１２ａ、１２ｂ）と、半導体素子１の接触のために絶縁層１２ａ、１２ｂに載置されている、第１導電層１４（１４ａ、１４ｂ）と、半導体素子１の接触のため半導体層１０の第１側の向かい側に位置する第２側に載置されている第２導電層１６と、を有する。第１導電層１４（１４ａ、１４ｂ）は、複数の切欠き２０と、複数の部分領域２４と、を有する。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
パワーモジュールに集積するための半導体素子（１、２）であって、
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側が複数の凹部（１１）を有する、半導体層と、
（ｂ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記凹部（１１）に係合する、絶縁層と、
（ｃ）前記半導体素子（１、２）の接触のための第１導電層（１４；１４ａ、１４ｂ）であって、前記絶縁層（１２ａ、１２ｂ）に載置されている、第１導電層（１４；１４ａ、１４ｂ）と、
（ｄ）前記半導体素子（１、２）の接触のための第２導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置されている第２導電層（１６）と、を備え、
前記第１導電層（１４；１４ａ、１４ｂ）が複数の切欠き（２０、２０）と複数の部分領域（２４）とを有し、狭くされた横断面を有する少なくとも１つの領域（２２、２２）を残してそれぞれ１つの部分領域（２４）が少なくとも１つの切欠き（２０）によって包囲されている、半導体素子（１、２）。
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側が複数の凹部（１１）を有する、半導体層と、
（ｂ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記凹部（１１）に係合する、絶縁層と、
（ｃ）前記半導体素子（１、２）の接触のための第１導電層（１４；１４ａ、１４ｂ）であって、前記絶縁層（１２ａ、１２ｂ）に載置されている、第１導電層（１４；１４ａ、１４ｂ）と、
（ｄ）前記半導体素子（１、２）の接触のための第２導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置されている第２導電層（１６）と、を備え、
前記第１導電層（１４；１４ａ、１４ｂ）が複数の切欠き（２０、２０）と複数の部分領域（２４）とを有し、狭くされた横断面を有する少なくとも１つの領域（２２、２２）を残してそれぞれ１つの部分領域（２４）が少なくとも１つの切欠き（２０）によって包囲されている、半導体素子（１、２）。
【請求項2】
前記第１導電層（１４；１４ａ、１４ｂ）の前記部分領域（２４）の少なくともいくつかが、狭くされた横断面を有する複数の領域（２２、２２）を残して複数の切欠き（２０、２０）によって包囲される、請求項１に記載の半導体素子。
【請求項3】
前記第１導電層（１４；１４ａ、１４ｂ）における前記狭くされた横断面を有する領域（２２）がそれぞれ１００．０ｎｍ～１．０μｍの高さ（ｈＡ）、及び５０．０ｎｍ～５．０μｍの幅（ｂＡ）を有する、請求項１又は請求項２に記載の半導体素子。
【請求項4】
前記狭くされた横断面を有する領域（２２）がそれぞれ同じ高さ（ｈＡ）、及び同じ幅（ｂＡ）を有する、請求項１～請求項３のいずれか１項に記載の半導体素子。
【請求項5】
前記第１導電層（１４；１４ａ、１４ｂ）の前記それぞれ１つの部分領域（２４）は、凹部（１１）の開口を少なくとも部分的に覆うか、若しくは完全に覆うか、又はそれぞれ径方向に前記凹部（１１）の前記それぞれの開口の縁を越えて延在する、請求項１～請求項４のいずれか１項に記載の半導体素子。
【請求項6】
前記第１導電層（１４；１４ａ、１４ｂ）の前記それぞれ１つの部分領域（２４）は、関連する凹部（１１）の複数の開口を少なくとも部分的に覆うか、若しくは完全に覆うか、又はそれぞれ径方向に前記開口の縁を越えて延在する、請求項１～請求項４のいずれか１項に記載の半導体素子。
【請求項7】
前記切欠き（２０）は、部分円形、円形、矩形、又は多角形の基本形状を有する、請求項１～請求項６のいずれか１項に記載の半導体素子。
【請求項8】
パワーモジュールに集積するための半導体素子（３）であって、
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側がトレンチとしての複数の凹部（１１）を有する、半導体層と、
（ｂ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記トレンチ（１１）内に延びる、絶縁層と、
（ｃ）前記半導体素子（３）の接触のための第１導電層（１４；１４ａ、１４ｂ）であって、前記絶縁層（１２；１２ａ、１２ｂ）に載置され、前記トレンチ（１１）内に延びるが、前記トレンチを埋めない（３４）、第１導電層（１４；１４ａ、１４ｂ）と、
（ｄ）第２導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置される第２導電層（１６）と、を備え、
前記絶縁層（１２）は、前記トレンチ（１１）の開口領域に厚肉部（３０）を有し、それぞれの厚肉部（３０）が、前記第１導電層（１４；１４ａ、１４ｂ）における狭くされた横断面を有する導電領域（３２）を規定する、半導体素子。
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側がトレンチとしての複数の凹部（１１）を有する、半導体層と、
（ｂ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記トレンチ（１１）内に延びる、絶縁層と、
（ｃ）前記半導体素子（３）の接触のための第１導電層（１４；１４ａ、１４ｂ）であって、前記絶縁層（１２；１２ａ、１２ｂ）に載置され、前記トレンチ（１１）内に延びるが、前記トレンチを埋めない（３４）、第１導電層（１４；１４ａ、１４ｂ）と、
（ｄ）第２導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置される第２導電層（１６）と、を備え、
前記絶縁層（１２）は、前記トレンチ（１１）の開口領域に厚肉部（３０）を有し、それぞれの厚肉部（３０）が、前記第１導電層（１４；１４ａ、１４ｂ）における狭くされた横断面を有する導電領域（３２）を規定する、半導体素子。
【請求項9】
前記第１導電層（１４）における前記狭くされた横断面を有する領域（３２）がそれぞれ１００．０ｎｍ～２．０μｍの第１直径（ｄ１）を有する、請求項８に記載の半導体素子。
【請求項10】
各トレンチ（１１）が少なくとも区分的に、前記それぞれのトレンチ（１１）の開口領域に第２直径（ｄ２）を有し、前記狭くされた横断面を有する前記導電領域（３２）の第１直径（ｄ１）と前記第２直径（ｄ２）の比（ｄ１：ｄ２）は１：２～１：２０である、請求項８又は請求項９に記載の半導体素子。
【請求項11】
前記絶縁層（１２；１２ａ、１２ｂ）が区分的に第１層厚（ｔ１）を有し、前記絶縁層の前記厚肉部（３０）が第２層厚（ｔ２）を有し、前記第１層厚（ｔ１）と前記第２層厚（ｔ２）の比（ｔ１：ｔ２）は１００：１０５～１００：１５０である、請求項８～請求項１０のいずれか１項に記載の半導体素子。
【請求項12】
少なくとも１つのスイッチオフ可能なパワー半導体を有するパワーモジュールに集積するための半導体素子（１、２、３）であって、
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側がトレンチとしての複数の凹部（１１）を有する、半導体層と、
（ｂ）導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置されている、導電層（１６）と、
（ｃ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記トレンチ（１１）内に延びる、絶縁層と、
（ｄ）前記半導体素子（３）の接触のための別の導電層（１４；１４ａ、１４ｂ）と、を備え、前記別の導電層（１４；１４ａ、１４ｂ）が前記絶縁層（１２）に載置され、前記別の導電層（１４；１４ａ、１４ｂ）が複数の狭小箇所（２２、３２）を有する、半導体素子（１、２、３）。
（ａ）半導体層（１０）であって、前記半導体層（１０）の第１側がトレンチとしての複数の凹部（１１）を有する、半導体層と、
（ｂ）導電層（１６）であって、前記半導体層（１０）の前記第１側の向かい側に位置する第２側に載置されている、導電層（１６）と、
（ｃ）絶縁層（１２；１２ａ、１２ｂ）であって、前記半導体層（１０）の前記第１側に載置され、前記トレンチ（１１）内に延びる、絶縁層と、
（ｄ）前記半導体素子（３）の接触のための別の導電層（１４；１４ａ、１４ｂ）と、を備え、前記別の導電層（１４；１４ａ、１４ｂ）が前記絶縁層（１２）に載置され、前記別の導電層（１４；１４ａ、１４ｂ）が複数の狭小箇所（２２、３２）を有する、半導体素子（１、２、３）。
【請求項13】
前記狭小箇所（２２、３２）の各々が、面積の小さい区分（２４）を面積の大きい、又はより大きい区分と導電接続するが、電気的に切り離すべく分離することもできる、請求項１２に記載の半導体素子。
【請求項14】
前記狭小箇所（３２）の少なくともいくつかが前記凹部（１１）内に位置する、請求項１２又は請求項１３に記載の半導体素子。
【請求項15】
前記絶縁層（１２）は、前記凹部（１１）の開口領域に厚肉部（３０）を有する、請求項１４に記載の半導体素子。
【請求項16】
前記凹部（１１）の開口領域における前記厚肉部（３０）は、前記別の導電層（１４；１４ａ、１４ｂ）の前記狭小箇所（３２）と対応する、請求項１５に記載の半導体素子。
【請求項17】
前記狭小箇所（２２）は、前記半導体層（１０）の前記第１側で、前記凹部（１１）の外側又は上側に位置する、請求項１２に記載の半導体素子。
【請求項18】
１つの狭小箇所（２２）が複数の凹部（１１）に割り当てられている、請求項１２、請求項１３、又は請求項１７に記載の半導体素子。
【請求項19】
複数の狭小箇所（２２）が１つの凹部（１１）に割り当てられている、請求項１２、請求項１３、又は請求項１７に記載の半導体素子。
【請求項20】
前記狭小箇所（２２、３２）が電流の流れによって分断又は切断されるように形成されている、請求項１～請求項１９のいずれか１項に記載の半導体素子。
【請求項21】
前記面積が小さいほうの区分（２４）の各々は、前記面積が大きいほうの区分（１４ｂ）に対して１／１０未満、又は１／１００未満の導電面積を占める、請求項１３に記載の半導体素子。
【請求項22】
前記狭小箇所（３２）の各々の下方に、前記凹部（１１）において中空空間（３４）が形成されている、請求項１４又は請求項１５に記載の半導体素子。
【請求項23】
前記狭小箇所（３２）の１つの溶解が材料を溶かし、前記材料は、その下に位置する前記当該凹部（１１）における前記中空空間（３４）に入る、請求項２０及び請求項２２に記載の半導体素子。
【請求項24】
多層半導体素子を有する、好ましくは請求項１～請求項２３のいずれか１項に記載の半導体素子（１、２、３）を有するパワーモジュールの動作方法であって、
（ａ）前記多層半導体素子の導電層（１４；１４ａ、１４ｂ）における電気的接続導電路としての狭小箇所（２２、３２）は、所定の閾値より大きい電流の場合に溶解して電気を通さなくなり、
（ｂ）それによってコンデンサとして機能する故障した素子が個別化され、前記多層半導体素子のコンデンサとして機能する並列接続された複数の素子から絶縁される、方法。
（ａ）前記多層半導体素子の導電層（１４；１４ａ、１４ｂ）における電気的接続導電路としての狭小箇所（２２、３２）は、所定の閾値より大きい電流の場合に溶解して電気を通さなくなり、
（ｂ）それによってコンデンサとして機能する故障した素子が個別化され、前記多層半導体素子のコンデンサとして機能する並列接続された複数の素子から絶縁される、方法。
【請求項25】
前記閾値が２０．０ｍＡ～５００．０ｍＡである、請求項２４に記載の方法。
【請求項26】
前記狭小箇所（３２）の１つの溶解が材料を溶かし、前記材料は、前記狭小箇所（３２）の下に位置する中空空間（３４）に入る、請求項２４又は請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワーエレクトロニクスに使用するための、又はパワーモジュールに集積するための半導体素子に関する。
【背景技術】
【0002】
パワーモジュールは、大きい（１Ａ～数千Ａ）電流及び／又は高い（少なくとも２４Ｖを超える、しかし典型的には１００Ｖより高い）電圧のスイッチングのためのパワーエレクトロニクスに形成及び設計されている（半導体）素子又はパワー半導体からなる。パワー半導体の例はパワーダイオード、サイリスタ、又はパワーＭＯＳＦＥＴ、ＧＴＯ及びＩＧＢＴ素子などのパワートランジスタである。電気回路には、電気回路内の不都合な発振を減衰する、又はスパイク電流若しくはスパイク電圧を逃がす、及びそれに伴い防ぐために、いわゆるスナバ（Ｓｎｕｂｂｅｒ回路、Ｂｏｕｃｈｅｒｏｔ回路）が用いられる。不都合な発振又はスパイク電圧は、特に電流の流れが突然遮断され、誘導性負荷がスイッチオフされた場合に生じる。
【0003】
上記の素子は４層構造をもつものとしても理解され、スナバが関係するのは主にこの素子のスイッチオフ（Ａｂｓｃｈａｌｔｅｎ）又はターンオフ（Ａｕｓｓｃｈａｌｔｅｎ）であり、素子のスイッチオンにはあまり関係しない。
【0004】
スナバは、電子機器において、例えばＲＣスナバ回路として実現される。ＲＣスナバ回路は、コンデンサと抵抗を直列接続したものである。機能的には、このスナバ回路は回路技術の受動的な負荷軽減回路であり、スイッチング（オフ）するパワー半導体に負荷がかからないようにする。実際、パワースイッチング回路には誘導成分が、それが寄生的であるとしても必ず存在するため、誘導性負荷を知っていて誘導性負荷を扱う者は、この受動回路の重要性を容易に理解できる。
【0005】
従来技術から、集積されたＲＣスナバ回路、すなわちコンデンサ及び抵抗が１つの素子に集積される種々の半導体素子が知られ、実現されている。
【0006】
米国特許第７，７３８，２２６号明細書又は米国特許第８，５６３，３８８号明細書は、それぞれ集積されたＲＣスナバ素子を開示する。素子は、一方の側（前側）に複数のトレンチを有するシリコン基板（抵抗成分）を備えている。トレンチを有するシリコン基板の側が絶縁層（容量成分）で被覆されている。導電材料は、トレンチを有するシリコン基板の側に接触のために載置され、さらに被覆されたトレンチに充填される。シリコン基板のトレンチを有する側の向かい側に位置する側（裏側）にも同様に素子の接触のために導電材料が載置されている。
【0007】
米国特許出願公開第２０１９／００７０４１号明細書又は米国特許第８，７０５，２５７号明細書は、パワーモジュールにおける上記の素子の使用を示す。
【0008】
米国特許第８，３３０，２４７号明細書、米国特許第９，４５５，１５１号明細書又は米国特許第９，９１７，１４６号明細書は、基板裏側のトレンチ、及び絶縁層又は付加的トレンチの特定の実施形態を示す。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第７，７３８，２２６号明細書
【特許文献2】米国特許第８，５６３，３８８号明細書
【特許文献3】米国特許出願公開第２０１９／００７０４１号明細書
【特許文献4】米国特許第８，７０５，２５７号明細書
【特許文献5】米国特許第８，３３０，２４７号明細書
【特許文献6】米国特許第９，４５５，１５１号明細書
【特許文献7】米国特許第９，９１７，１４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明の課題は、パワー半導体とともに利用する際の高い安全レベルを保証すると同時に長寿命の半導体素子を提供することである。
【課題を解決するための手段】
【0011】
上記課題は、請求項１に記載の半導体素子、請求項８に記載の半導体素子、及び請求項１２に記載の半導体素子によって解決される。請求項２４に記載の方法も解決を可能にする。
【0012】
第１の発明において、パワーモジュールに集積するための半導体素子は、半導体層と、絶縁層と、半導体素子の接触のための第１導電層と、半導体素子の接触のための第２導電層と、を備えている。半導体層は、複数の凹部を有する第１側を備えている。半導体層の第１側には絶縁層が載置され、凹部に係合する。第１導電層は、絶縁層に載置され、第２導電層は、半導体層の第１側の向かい側に位置する第２側に載置されている。
【0013】
第１導電層は複数の切欠きを有し、複数の切欠きは、狭くされた横断面を有する領域を残して第１導電層のそれぞれ１つの部分領域を包囲する。
【0014】
第１導電層は、複数の切欠きと複数の部分領域とを有することもでき、それぞれ１つの部分領域が、狭くされた横断面を有する少なくとも１つの領域を残して少なくとも１つの切欠きによって包囲される。
【0015】
半導体素子は、マイクロエレクトロニクス素子であり得る。それに相応して、半導体素子の個々の（薄）層は、それぞれナノ領域からミクロ領域の層厚を有することができる。
【0016】
半導体層は、シリコンを含み、好ましくはシリコンからなり得る。
【0017】
半導体層における凹部（トレンチ）を、例えば深堀反応性イオンエッチング（英語 Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ－ＤＲＩＥ）によって作製することができる。
【0018】
好ましくは、半導体層は、半導体層にグリッド（Ｒａｓｔｅｒ）に配置することができる数百個の互いに等しい凹部を備えることができる。
【0019】
絶縁層は、誘電体を備え、好ましくは誘電体であり得る。例えば、絶縁層はセラミック、プラスチック又はプラスチック混合物、及び電解質（二重）層又は酸化物層を備え得る。
【0020】
接触のための第１導電層及び第２導電層は、それぞれ金属を含むか、好ましくは金属から、さらに好ましくはアルミニウムからなり得る。
【0021】
第１導電層及び第２導電層を介して半導体素子を接触させること、及び他の（半導体）素子と接続することができる。
【0022】
第１導電層における切欠きの数は凹部の数に相当し得る。各切欠きが１つの凹部に割り当てられ得る。切欠きは互いに等しく、及び／又は第１導電層にグリッドに配置され得る。
【0023】
狭くされた横断面を有する領域をそれぞれ１つの切欠きによって規定することができ、好ましくは複数の切欠きが横断面のそれぞれの幅を規定することができる。横断面の（ｚ方向）高さは、第１導電層の（平坦）区分の層厚によって決定され得る。狭くされた横断面を有するすべての領域の代わりに、狭くされた領域を有する横断面の幅及び長さがそれぞれの切欠きによって決定され得る。この場合、狭くされたとは、狭くされた横断面を有する領域の（ｘ方向）長さが、第１導電層の長さより何倍も小さいこと、及び狭くされた横断面を有する領域の（ｙ方向）幅が第１導電層の幅より何倍も小さいことを意味し得る。
【0024】
例えば切欠きの曲線の長さに比してウェブ幅も狭くされる。「狭くされた」という概念をより具体的に言い換えると、ウェブ幅は残りの（残部）ウェブより長い。
【0025】
しかし第１導電層における切欠きの数を凹部の数より小さくすることもできる。例えば、１つの切欠きを２つの凹部に割り当てることができる。
【0026】
第１導電層における１つ又は複数の部分領域は、狭くされた横断面を有する複数の領域を残して、相応にそれぞれ複数の切欠きによって包囲され得る。その際、それぞれの部分領域に割り当てられている狭くされた横断面を有する複数の領域のように、それぞれ複数の切欠きが１つの部分領域に割り当てられている。
【0027】
例えば、２つの切欠きは、第１導電層に狭くされた横断面を有する２つの領域が残る範囲でのみ第１導電層の１つの部分領域を包囲することができる。
【0028】
第１導電層における狭くされた横断面を有する領域は、それぞれ１００．０ｎｍ～１．０μｍの高さ、及び５０．０ｎｍ～５．０μｍの幅を有することができる。高さが４００．０ｎｍ～８００．０ｎｍであり、幅が１．０μｍ～２．０μｍであり得ることが好ましい。
【0029】
狭くされた横断面を有する領域は、それぞれ同じ高さ及び幅を有することができる。
【0030】
狭くされた横断面を有する領域の幅及び高さ（及び長さ）によって、半導体素子の支障のない動作を損なうことなく領域に通すことができる電流の量を設定又は調整することができる。
【0031】
第１導電層における各凹部を（トレンチ）コンデンサとみなすことができる。これに相応して、半導体素子は、互いに並列接続された複数の（トレンチ）コンデンサを備え得る。狭くされた横断面を有する領域を、規定された接続導電路（Ｖｅｒｂｉｎｄｕｎｇｓｌｅｉｔｂａｈｎｅｎ）とみなすことができる。特定の（限界）電流密度を超えた場合、例えば絶縁層の部分領域が機能しなくなった場合に、狭くされた横断面を有する個々の領域、又は狭くされた横断面を有する個別化された領域が溶断することができ、それにより１つの、又は個別化されたトレンチコンデンサを電気的に絶縁することができ、それによりパワーモジュールに集積された半導体素子を引き続き動作させることができ、その際、パワーモジュールの他の電子素子は損害をこうむらない。
【0032】
第１導電層におけるすべての凹部を一工程で、例えばエッチング工程で作製することができる。
【0033】
第１導電層におけるそれぞれ１つの部分領域は、凹部のそれぞれ１つの開口を少なくとも部分的に覆う、好ましくは完全に覆うことができ、さらに好ましくはそれぞれ径方向に凹部のそれぞれの開口の縁を越えて延在し得る。
【0034】
第１導電層におけるそれぞれ１つの部分領域が関連する凹部の少なくとも部分的に複数の開口を覆う、好ましくは完全に覆うこともでき、さらに好ましくはそれぞれ径方向に開口の縁を越えて延在し得る。
【0035】
切欠きは、円形（円環形）、部分円形、矩形、又は多角形の基本形状を有することができる。これに相応して、第１導電層における（解放された）部分領域は円形、矩形、又は多角形の基本形状を有することができる。
【0036】
複数の切欠きが１つの部分領域に割り当てられる場合、部分領域ごとに切欠きの全体を見ることができる。
【0037】
別の本発明によるパワーモジュールに集積するための半導体素子は、半導体層と、絶縁層と、半導体素子の接触のための第１導電性半導体層と、半導体素子の接触のための第２導電層とを備えている。半導体層は、トレンチとしての複数の凹部を有する第１側を有する。絶縁層は、半導体層の第１側に載置され、トレンチ内に延びる。半導体素子の接触のための第１導電層は絶縁層に載置され、トレンチ内に延びるが、トレンチを埋めない。第２導電層は、半導体層の第１側の向かい側に位置する第２側に載置される。
【0038】
絶縁層は、第１導電層における狭くされた横断面を有する導電領域をそれぞれ規定するために、トレンチの開口領域に厚肉部を有する。
【0039】
半導体層の第１側におけるトレンチとしての１つの凹部又は複数の凹部を、エッチング法によって、例えば深堀反応性イオンエッチング（ＤＲＩＥ）によって作製することができる。
【0040】
半導体層に複数のトレンチが存在し得ることが好ましい。これらのトレンチを唯一のエッチング工程で作製することができる。
【0041】
トレンチは、半導体層においてグリッドに配置され得る。
【0042】
絶縁層における各厚肉部は、凹部のそれぞれの側壁から見て径方向内方に隆起状に（ｗｕｌｓｔｆｏｒｍｉｇ）に延在し得る。開口領域の近傍（縁近く）に、この場合、それぞれ１つの厚肉部が凹部の上３分の１のところに配置されていることを意味し得る。
【0043】
好ましくは、厚肉部は、それぞれ、第１導電層が載置される工程でトレンチにおける中空空間が厚肉部の下に形成されるように、トレンチの開口領域に配置されている。このそれぞれの中空空間は、第１導電層における閉じ込め部（Ｅｉｎｓｃｈｌｕｓｓ）とみなすことができ、例えばガスが充填され得る。
【0044】
第１導電層における狭くされた横断面を有する領域は、１００．０ｎｍ～２．０μｍの第１直径をそれぞれ有することができる。３００．０ｎｍ～７００．０ｎｍの範囲であることが好ましい。この場合、第１直径は、狭くされた横断面有する領域がそれぞれ有する最小の直径であり得る。
【0045】
各トレンチは、区分的に第２直径を有することができる。第１直径と第２直径の比は、１：２～１：２０であり得る。１：５～１：１５の範囲であることが好ましい。すなわち第１直径は、第２直径より最大で２０倍小さく、これにはトレンチの開口領域に穴加工された（ａｂｇｅｓｅｎｋｔｅ）狭小箇所の狭まり（Ｖｅｒｅｎｇｕｎｇ）が関係する。狭小箇所は、第１の発明のｘ－ｙ平面に位置する（狭くされた横断面を有する）領域に相当する。
【0046】
絶縁層（又は絶縁層の、トレンチに係合する部分）は、区分的に第１層厚を有することができ、絶縁層の厚肉部は、区分的に第２層厚を有することができる。第１層厚と第２層厚の比は１００：１０５～１００：１５０であり得る。１００：１１０～１００：１１５であることが好ましい。
【0047】
狭くされた横断面を有する各領域は、この領域が特定の閾値電流を通すことができるように形成されていることが好ましい。この閾値を上回る電流が、狭くされた横断面を有する領域の材料を（少なくとも）部分的に溶かすことができ、それにより電流の流れが可能でなくなる。トレンチコンデンサはコンデンサのアレイから切り離され、その損傷にもとづく保護されるべきパワー半導体の損傷は引き起され得ない。
【0048】
別の本発明による半導体素子は、少なくとも１つのスイッチオフ可能なパワー半導体を有するパワーモジュールに集積するように企図されている。半導体素子は、半導体層と、導電層と、絶縁層と、別の導電層とを備えている。半導体層は、トレンチとしての複数の凹部を有する第１側を具備する。導電層は、半導体層の第１側の向かい側に位置する第２側に載置されている。絶縁層は、半導体層の第１側に載置され、トレンチ内に延びる。
【0049】
別の導電層は、絶縁層に載置され、複数の狭小箇所を有する。狭小箇所は、それぞれのトレンチコンデンサの電流負荷能力を決定する。群としての複数のトレンチコンデンサが別の導電層の部分領域に割り当てられている場合、この群の電流負荷能力が設定される。
【0050】
狭小箇所の各々は、面積の小さい区分を面積の大きい区分と導電接続するが、これを（小さい区分を）電気的に切り離すべく分離することもできる。
【0051】
電気的分離は、例えば、動作中に狭小箇所の１つにおいて特定の電流密度を超えた場合、かつ、このことが１つの狭小箇所を溶断せしめる電力高（Ｌｅｉｓｔｕｎｇｓｕｍｓａｔｚ）をもたらす場合に行うことができる。面積が小さい（より小さい）区分を、相応に狭小箇所によって面積が大きい区分から分離することができる。
【0052】
各狭小箇所は、８０ｍＷ～２０００ｍＷ、好ましくは２００ｍＷ～８００ｍＷの最大電力を伝送することができる。
【0053】
狭小箇所の少なくともいくつかが凹部内に位置し得る。
【0054】
絶縁層は、凹部の開口領域に厚肉部を有することができる。
【0055】
凹部の開口領域における厚肉部は、別の導電層の狭小箇所に対応し得る。
【0056】
凹部において狭小箇所の各々の下方に中空空間を形成することができる。
【0057】
狭小箇所の１つの溶解が材料を溶かすことができ、材料は、その下に位置する当該凹部における中空空間内に入る。
【0058】
これに代えて、狭小箇所は半導体層の第１側で、凹部の外側又は上側に位置し得る。
【0059】
狭小箇所は、それぞれ凹部の開口の上側及び外側に配置され得る。
【0060】
１つの狭小箇所を複数の凹部に割り当てることができる。このようにすることで、負荷軽減コンデンサ（Ｅｎｔｌａｓｔｕｎｇｓｋｏｎｄｅｎｓａｔｏｒ）の電気的に結合された群が形成される。
【0061】
１つの狭小箇所をそれぞれ１つの凹部にだけ割り当てることもできる。
【0062】
狭小箇所は、好ましくは、これらの狭小箇所が、電流の流れによって、特に電流負荷能力（選択された金属の溶解電流密度としての）を上回る閾値を上回る高さの電流の流れによって分断（ｄｕｒｃｈｔｒｅｎｎｔ）又は切断（ａｕｆｇｅｔｒｅｎｎｔ）されるように形成され得る。溶解電流密度は、負荷が１／１００ｓ（すなわち１０ｍｓ）かかった後に導体温度（狭小箇所の温度）が（選択された金属の）溶解温度に上昇する（Ｍｕｌｌｅｒ－Ｈｉｌｄｅｂｒａｎｄによる値、ｈｔｔｐｓ：／／ｄｅ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｅｌｅｋｔｒｉｓｃｈｅ＿Ｓｔｒｏｍｄｉｃｈｔｅ、２０１９年７月１９日、１７：０４時点のバージョン）電流密度（ここでは狭小箇所における）であり、直流で示され、表皮効果なし。
【0063】
面積が小さいほうの区分の各々は、面積が大きいほうの区分に対して１／１０未満から１／１００未満の面積を占める。
【0064】
多層半導体素子、好ましくは上記の半導体素子の１つを有するパワーモジュールの提案される動作方法は、多層半導体素子の導電層における電気的接続導電路としての狭小箇所が、所定の閾値より大きい電流の場合に溶解して電気を通さなくなり、それによってコンデンサとして機能する故障した素子が個別化され、多層半導体素子のコンデンサとして機能する並列接続された複数の素子から絶縁される、ことを包含する。
【0065】
半導体素子は、以下の１つであり得る。
【0066】
少なくとも１つのスイッチオフ可能なパワー半導体を有するパワーモジュールに集積される半導体素子であって、
（ａ）半導体層であって、半導体層の第１側がトレンチとしての複数の凹部を有する、半導体層と、
（ｂ）導電層であって、半導体層の第１側の向かい側に位置する第２側に載置されている、導電層と、
（ｃ）絶縁層であって、半導体層の第１側に載置され、トレンチ内に延びる、絶縁層と、
（ｄ）半導体素子の接触のための別の導電層と、を備え、別の導電層が絶縁層に載置され、別の導電層が複数の狭小箇所を有する、半導体素子。
（ａ）半導体層であって、半導体層の第１側がトレンチとしての複数の凹部を有する、半導体層と、
（ｂ）導電層であって、半導体層の第１側の向かい側に位置する第２側に載置されている、導電層と、
（ｃ）絶縁層であって、半導体層の第１側に載置され、トレンチ内に延びる、絶縁層と、
（ｄ）半導体素子の接触のための別の導電層と、を備え、別の導電層が絶縁層に載置され、別の導電層が複数の狭小箇所を有する、半導体素子。
【0067】
パワーモジュールに集積される半導体素子であって、
（ａ）半導体層であって、半導体層の第１側がトレンチとしての複数の凹部を有する、半導体層と、
（ｂ）絶縁層であって、半導体層の第１側に載置され、トレンチ内に延びる、絶縁層と、
（ｃ）半導体素子の接触のための第１導電層であって、絶縁層に載置され、トレンチ内に延びるが、トレンチを埋めない、第１導電層と、
（ｄ）第２導電層であって、半導体層の第１側の向かい側に位置する第２側に載置される第２導電層と、を備え、
絶縁層は、トレンチの開口領域に厚肉部を有し、それぞれの厚肉部が、第１導電層における狭くされた横断面を有する導電領域を規定する、半導体素子。
（ａ）半導体層であって、半導体層の第１側がトレンチとしての複数の凹部を有する、半導体層と、
（ｂ）絶縁層であって、半導体層の第１側に載置され、トレンチ内に延びる、絶縁層と、
（ｃ）半導体素子の接触のための第１導電層であって、絶縁層に載置され、トレンチ内に延びるが、トレンチを埋めない、第１導電層と、
（ｄ）第２導電層であって、半導体層の第１側の向かい側に位置する第２側に載置される第２導電層と、を備え、
絶縁層は、トレンチの開口領域に厚肉部を有し、それぞれの厚肉部が、第１導電層における狭くされた横断面を有する導電領域を規定する、半導体素子。
【0068】
パワーモジュールに集積される半導体素子であって、
（ａ）半導体層であって、半導体層（１０）の第１側が複数の凹部を有する、半導体層と、
（ｂ）絶縁層であって、半導体層の第１側に載置され、凹部に係合する、絶縁層と、
（ｃ）半導体素子の接触のための第１導電層であって、絶縁層に載置されている、第１導電層と、
（ｄ）半導体素子の接触のための第２導電層であって、半導体層の第１側の向かい側に位置する第２側に載置されている第２導電層と、を備え、
第１導電層が複数の切欠きと複数の部分領域とを有し、狭くされた横断面を有する少なくとも１つの領域を残してそれぞれ１つの部分領域が少なくとも１つの切欠きによって包囲されている、半導体素子。
（ａ）半導体層であって、半導体層（１０）の第１側が複数の凹部を有する、半導体層と、
（ｂ）絶縁層であって、半導体層の第１側に載置され、凹部に係合する、絶縁層と、
（ｃ）半導体素子の接触のための第１導電層であって、絶縁層に載置されている、第１導電層と、
（ｄ）半導体素子の接触のための第２導電層であって、半導体層の第１側の向かい側に位置する第２側に載置されている第２導電層と、を備え、
第１導電層が複数の切欠きと複数の部分領域とを有し、狭くされた横断面を有する少なくとも１つの領域を残してそれぞれ１つの部分領域が少なくとも１つの切欠きによって包囲されている、半導体素子。
【0069】
前述の閾値は、２０．０ｍＡ～５００．０ｍＡであり得る。閾値は、５０．０ｍＡ～２００．０ｍＡであることが好ましい。
【0070】
狭小箇所の１つの溶解は、狭小箇所の材料を溶かし、材料は、狭小箇所の下に位置する中空空間内に入り得る。
【0071】
本発明の実施形態を実施例を用いて説明するが、図による限定又はより具体的な形態が特許請求の範囲に含められていない限り、これらの限定又は具体化をその中に読み取るようにではない。図における同じ参照符号は同じ要素を示す。
【図面の簡単な説明】
【0072】
【図1A】半導体素子１のコンタクト層１４における複数の円環状で閉じていない切欠き２０を有する半導体素子１の模式的部分上面図である。
【図1B】半導体素子１の第１の模式的なＡ－Ａ線断面図である。
【図1C】狭小箇所２２とも呼ばれる、切欠き２０の２つの自由端間の領域２２における半導体素子１の第２の模式的なＢ－Ｂ線断面図である。
【図2】少なくとも１つの狭小箇所２２を具備する、半導体素子１のコンタクト層１４における少なくとも１つの、好ましくはすべての切欠き２０の可能な基本形の模式的上面図である。
【図3A】半導体素子２のコンタクト層１４における複数の楕円リング状の切欠き２０を有する別の半導体素子２の模式的部分上面図である。
【図3B】半導体素子２の模式的なＣ－Ｃ線断面図である。
【図4A】半導体素子３のコンタクト層１４に切欠きのない一実施形態による別の半導体素子３の模式的断面図である。
【図4B】狭くされた横断面を有し、狭小箇所２２とも呼ばれる領域３２を明確化するための半導体素子３の模式的なＤ－Ｄ線断面図である。
【発明を実施するための形態】
【0073】
図１Ａは、半導体素子１のコンタクト層１４における複数の円環状の切欠き２０を有する半導体素子１の模式的部分（区分）上面図である。切欠き２０は閉じていない。コンタクト層１４の区分２２は残っている。
【0074】
方位を表すためにｘ－ｙ－ｚ座標系がプロットされている。ｚ軸は高さ方向である。ｘ－ｙ軸は、トレンチコンデンサが配分して配置される平面を画定する。
【0075】
図１Ａには、半導体素子１のコンタクト層１４に全部で９個の切欠き２０が示されている。しかし半導体素子は、９個より多い切欠き２０、好ましくはそれぞれ区分２２を有する数百個の切欠き２０を有することができる。
【0076】
半導体素子１の第１導電層としてのコンタクト層１４における切欠き２０によって、第１導電層１４において狭くされた横断面を有する領域２２が規定される。ここには（結合）ウェブ２２が示されている。その他には、第１導電層１４における（又は第１導電層から）小さいほうの部分領域２４が解放される。この場合「解放される」とは、それぞれ１つの（側）面が、第１導電層におけるそれぞれの切欠きによってｚ軸に対して平行に「引き離される（ｓｅｐａｒｉｅｒｔ）」又は区切られる（ａｂｇｅｇｒｅｎｚｔ）ことを意味し、その際、部分領域２４は、狭小箇所２２（「ウェブ」とも呼ばれる）のみによって残りの第１導電層と導電的に接続された状態である。その他には、相応の切欠き２０が部分領域２４を区切り、それぞれの切欠き２０の端部２０ａ及び２０ｂは互いに近づき、それに伴い（ウェブとしての）狭小箇所２２の横方向の延在を規定する。
【0077】
それぞれに部分領域２４は、切欠き２０によって解放され、かつ狭くされた導電性横断面のみで第１導電層１４の平坦な領域１４ａに結合されている第１導電層１４の平坦な領域を指す。後からより詳しく説明されるように、導電結合は、狭小箇所２２として規定された解放部（Ｆｒｅｉｓｔｅｌｌｕｎｇ）が除去される（Ｆｒｅｉｌｅｇｕｎｇ）場合、すなわち物理的に切り離される場合に非導電性になるように企図されている
【0078】
後から説明されるように、平坦な領域１４ａ及び指状の形状を有する領域１４ｂを備える第１導電層１４は機能的と解されるべきである。
【0079】
【0080】
図１Ｂにおいて、半導体素子１が複数の層から構成されていることが見て取れる。ｚ方向に見て最下の層１６は、半導体素子１の第２導電層として、半導体素子１の電気的接触のために用いられる。
【0081】
第２導電層１６の上又は上方には半導体層１０が配置されている。半導体層１０は複数の凹部１１を有し、ここには３個の凹部が示されている。しかし半導体層１０は、３個よりはるかに多い凹部１１を有することができ、好ましくは半導体層は数百個の凹部１１を有することができる。
【0082】
半導体層１０上に絶縁層１２が設けられている。絶縁層１２は、半導体層１０の表面に相応して、平坦でｘ、ｙ平面に対して平行の領域１２ａと、凹部１１の形に外輪郭が相当するか、又は凹部１１に係合する領域１２ｂとを有する。
【0083】
凹部１１の数は切欠き２０の数に相当し得る。
【0084】
凹部１１の数を、切欠き２０の数より大きくすることができる。
【0085】
断面図では、図１Ｂの凹部１１はＵ字形を有する（２Ｄ、ｘ、ｚ平面）。
【0086】
凹部１１は指状の形状を有することができる（３Ｄ視）。指状とは、トレンチとして半導体層１０内に穴加工された各凹部１１が円筒形区分と半円形区分とを有し得ることを意味する。凹部１１の開口のｚ方向に見て上の縁輪郭は、相応して円筒形区分によって規定されている（円形の縁輪郭）。
【0087】
凹部１１は別のジオメトリを有することもできる。例えば凹部１１をトレンチとして形成することができる。
【0088】
凹部１１は、半導体層１０に均等に、すなわち互いに等間隔に（ｘ、ｙ平面）配置され得る。
【0089】
半導体層１０は、半導体素子の最大層厚を有する。凹部１１は、半導体層１０内に半導体層１０の層厚の半分を越えるまで延在することができる。
【0090】
半導体層は、ｘ、ｙ平面に対して平行に延びる（半導体層は平坦）。
【0091】
半導体層１０上に絶縁層１２が設けられている。絶縁層１２は、半導体層１０の表面構造に相応して平坦な領域１２ａ（ｘ、ｙ平面に対して平行）と、凹部１１に係合するか、又は、凹部の側壁を覆う指状の形を有する領域１２ｂとを有する。
【0092】
絶縁層１２は、均一な層厚を有することができる。
【0093】
絶縁層１２に第１導電層１４が載置されている。図１Ｂにおいて、第１導電層１４が絶縁層１２の表面構造に相応して、平坦領域１４ａ（ｘ、ｙ平面に対して平行）と凹部１１に係合して、凹部を（充填材料として）埋める指状の形状を有する領域１４ｂとに分かれることが見て取れる。
【0094】
部分的に破線で縁を付けて灰色にされた領域は、ここではｘ、ｙ平面で見て狭くされた横断面を有する領域２２の位置を示す。
【0095】
部分領域２４は、第１導電層１４の平坦な領域を指し、この平坦な領域は、切欠き２０によって解放され、かつ切欠き２０に対応する凹部１１内の充填材料１４ｂを考慮することなしに、狭くされた横断面を有するそれぞれの領域２２のみで第１導電層１４の平坦領域１４ａに結合されている。
【0096】
この例では、各切欠き２０又は各部分領域２４がそれぞれ１つの凹部１１に割り当てられている。第１導電層１４における各部分領域２４は、ｘ、ｙ平面において径方向に、被覆された凹部１１の開口を越えて延在する。
【0097】
切欠き２０は、それぞれ区分的に絶縁層１２の平坦領域１２ａと指状に穴加工された区分１２ｂとを規定するように第１導電層に配置されている。
【0098】
すなわち絶縁層１２は機能的と解されるべきである。
【0099】
図１Ｃにおいて、第１導電層におけるそれぞれ狭くされた横断面を有するすべての領域２２の代わりに、狭くされた横断面を有する領域２２が幅ｂＡと高さｈＡを有し、すなわち横断面ｈＡ＊ｂＡを有することが見て取れる。
【0100】
幅ｂＡ及び高さｈＡは、切欠き２０よりも狭くされた横断面が特定の高さの電流を通すことができるように形成されている。狭くされた横断面を有する領域２２は、この電流までは損傷なしに電流を通すことができる。特定の高さの電流を超える電流は、狭くされた横断面を有する領域２２を溶融又は昇華せしめることになり、それによりこの領域に電流を通すことができなくなる。
【0101】
狭くされた横断面を有する領域２２の長さも導電の遮断の時点に影響を及ぼすことができ、相応に調整され得る。
【0102】
狭くされた横断面を有する領域２２の高さｈＡは、実質的に、第１導電層１４の平坦領域１４ａの層厚によって決定され、好ましくは平坦領域１４ａの層厚に相当し得る。
【0103】
狭くされた横断面を有する領域２２の溶融又は昇華によって、半導体素子１内の（トレンチ）コンデンサとして作用する要素である半導体素子１の領域が、残りの半導体素子１から電気的に十分に絶縁され得る。小さい部分領域の解放から、当該トレンチコンデンサの切り離し、又は除去（Ｆｒｅｉｌｉｅｇｅｎ）に至る場合、狭小箇所を破壊する電流が誤作動、特に（ＲＣ回路の）スナバ回路網の短絡の原因になり得ると言うことができる。他の並列接続されたトレンチコンデンサは、無傷で引き続き動作する。
【0104】
図２において、半導体素子のコンタクト層１４における切欠き２０の可能な基本形状の模式的上面図が示されている。この場合、基本形状は、例えば半導体素子１などの半導体素子の第１導電層１４におけるすべての切欠き２０の代わりをする。
【0105】
円形の切欠き２０（第一列、第１形）は、すでに図１Ａに示され説明された形に相当する。
【0106】
切欠き２０は、別の基本形状も有することもできる。切欠き２０は、三角形（第一列、第２形）、正方形若しくは矩形（第一列、第３形）、又は五角形若しくは多角形（第一列、第４形）の基本形状を有することができる。凹部１１は、例えばトレンチとして丸くない形を有することもできる。
【0107】
これまで、凹部１１に１つの切欠き２０が割り当てられている例について考察した。しかし凹部１１に複数の切欠き２０を割り当てることもでき、あるいは複数の凹部が１つの解放された部分領域２４を規定することができる。
【0108】
このことは図２の第２列に例示的に示されている。図２の第２列の第１形は、依然として円形の基本形状を有するが、２つの半リング形の切欠き２０によって形成され、これらの２つの半リング形の切欠きが、第１導電層における狭くされた横断面を有する２つの領域２２を規定する。電流負荷能力が２倍になる。
【0109】
切欠き２０の他の実施形態についても同じことが当てはまる。種々異なる基本形状（三角形、矩形、多角形等々）は実質的に変わらないが、２つ又は２つより多い切欠き２０によって形成される。部分領域２４が形成又は解放される切欠き２０の数によって、狭くされた横断面を有する領域２２の数、すなわち狭小箇所の数も相応に決定される。
【0110】
図３Ａは、半導体素子２のコンタクト層１４における６個の楕円リング形の切欠き２０を有する半導体素子２の模式的部分上面図を示す。コンタクト層１４は、半導体素子２の第１導電層である。
【0111】
半導体素子２の第１導電層１４における切欠き２０は、狭くされた横断面を有する領域２２を残して、第１導電層１４におけるそれぞれ部分領域２４を包囲する。切欠き２０によって、部分領域２４が片側で解放される。
【0112】
半導体素子２の断面図（Ｃ－Ｃ線断面）が図３Ｂに示される。
【0113】
図３Ｂの断面図から、半導体素子２が図１Ａ、図１Ｂ、及び図１Ｃからの半導体素子１と同じ層構成を有するが、それぞれ１つの切欠き２０が２つの凹部１１を包囲する、又は１つの切欠き２０が２つの凹部１１に割り当てられているという点で相違することが見て取れる。
【0114】
切欠き２０は、それぞれ２つより多い凹部１１にも割り当てられ得る。機能は図１と同じである。その場合、トレンチコンデンサの分離は、この例では２つであるトレンチコンデンサの群の電気的分離に相当する。
【0115】
図４Ａは、半導体素子３の第１コンタクト層１４に切欠きのない代替的実施形態による半導体素子３の模式的断面図を示す。
【0116】
半導体素子３は、層構造又は層構成を有する。ｚ方向に見て最下の層１６は、半導体素子３の接触のための第２導電層である。第２導電層１６には半導体層１０が載置されている。
【0117】
半導体層１０上に絶縁層１２が設けられている。絶縁層１２は、半導体層１０の表面に相応して、平坦でｘ、ｙ平面に対して平行の領域１２ａと、凹部１１の形に外輪郭が相当するか、又は凹部１１に係合する領域１２ｂとを有する。
【0118】
半導体層１０は複数の凹部１１を有し、ここでは全部で３個の凹部１１が示されている。
【0119】
半導体素子３は、３個より多い凹部１１を有することができ、好ましくは半導体素子３は、数百個の凹部１１を有することができる。
【0120】
凹部１１は、半導体層１０に互いに等間隔に（ｘ、ｙ平面）配置され得る。
【0121】
凹部１１は、片側に半導体層１０の層厚の半分を越えるまで延在するか、又は半導体層１０内に延び得る（負のｚ方向）。
【0122】
凹部１１は、好ましくは指状の形状を有する。これは各凹部１１が区分的に円筒形領域を有し、かつ半球形に形成されている領域を有することを指す。凹部１１の開口は、相応に円形の縁輪郭を有する。
【0123】
凹部は別の形状を有することができ、例えば直方体又はトレンチの形状を有することができる。凹部１１は半導体層１０の表面積を拡大する。
【0124】
半導体層１０上に絶縁層１２が設けられている。絶縁層１２は、半導体層１０の表面に相応して、平坦でｘ、ｙ平面に対して平行の領域１２ａと、凹部１１の形に外輪郭が相当するか、又は凹部１１に係合する領域１２ｂとを有する。これに加えて、各凹部１１の各開口領域における絶縁層１２は、凹部１１のそれぞれの円筒形領域から径方向内方（凹部１１の軸線の方向）に延在する厚肉部３０を有する。
【0125】
絶縁層１２は、厚肉領域３０を除いて均一な層厚ｔ１を有する。厚肉部は最大層厚ｔ２を有する。層厚ｔ１は、厚肉部の層厚ｔ２より小さい。
【0126】
絶縁層１２の表面ジオメトリに相応して、第１導電層としての第１コンタクト層１４が、被覆された凹部１１に係合する領域１４ｂと、ｘ、ｙ平面に対して平行の領域１４ａとを有する。
【0127】
絶縁層１２における厚肉部３０にもとづいて、第１導電層１４又は被覆された凹部１１に係合する領域１４ｂは、それぞれ狭くされた横断面を有する領域３２を凹部１１ごとに有する。
【0128】
第１導電層１４を、例えば絶縁層１２上に成長させるか、又は堆積させることができる（熱酸化、気相から堆積させた酸化物又は窒化物、気相堆積、スパッタリングなど）。
【0129】
方法にもとづいて、第１導電層１４の導電材料が狭くされた横断面を有する領域３２を通って到達及び沈積するが、これは、狭くされた横断面を有する領域３２が載置された材料によって閉鎖され、それにより、それぞれ１つの、導電性材料が充填されない（ガス閉じ込め部）中空空間３４が狭くされた横断面を有する領域３２の下方にできるまでの間だけである。それに相応して、絶縁層１２が被覆された凹部１１には導電層１４の材料が部分的にしか充填され得ない。
【0130】
狭くされた横断面を有する各領域３２は、特に予め指定された強度又は大きさの電流のみを損傷なく通すことができるように形成され得る。狭くされた横断面を有する領域３２の１つに電流閾値を上回る電流が流れた場合、このことが狭くされた横断面を有する領域３２の溶融につながる。それによって、狭くされた横断面を有する領域３２に電流を通すことができなくなる。
【0131】
領域３２の溶融した材料は、第１半導体層１４の材料が充填されていない中空空間３４に堆積することができる。それによって、狭くされた横断面を有する領域３２に電流を通すことができなくなる。
【0132】
半導体素子３の（部分）断面図（Ｄ－Ｄ線断面）が図４Ｂに示される。
【0133】
図４Ｂにおいて、全部で９個の凹部１１の断面が示されている。上述したように、半導体素子３は、はるかに多い凹部１１を有することができる（図示せず）。
【0134】
各指状の凹部１１は、少なくとも区分的に（凹部の区分的な円筒形区分に）絶縁直径ｄ２を有する。狭くされた横断面を有する領域３２は、その中に導電直径ｄ１を有する。
【0135】
凹部の直径ｄ２は、狭くされた横断面を有する領域３２の直径ｄ１より大きい。２つの直径の比は、特に、第１導電層１４の狭くされた横断面を有する領域３２（狭小箇所）が特定の強度の電流を損傷なしに通すことができるように設計され得る。換言すると、この電流閾値を上回ると狭小箇所３２が解ける。
【0136】
上述したように、狭くされた横断面を有する領域３２の１つにおいて限界電流を越えた場合、直径ｄ１における材料が溶融し、それにより半導体素子の領域が残りの半導体素子から電気的に絶縁される。
【符号の説明】
【0137】
１、２、３ 半導体素子
１０ 半導体層
１１ 凹部
１２、１２ａ、１２ｂ 絶縁層
１４、１４ａ、１４ｂ 第１導電層
１６ 第２導電層
２０ 切欠き
２２ 狭くされた横断面を有する領域、狭小箇所
２４ 部分領域
３０ 厚肉部
３２ 狭くされた横断面を有する領域、狭小箇所
３４ 中空空間
１０ 半導体層
１１ 凹部
１２、１２ａ、１２ｂ 絶縁層
１４、１４ａ、１４ｂ 第１導電層
１６ 第２導電層
２０ 切欠き
２２ 狭くされた横断面を有する領域、狭小箇所
２４ 部分領域
３０ 厚肉部
３２ 狭くされた横断面を有する領域、狭小箇所
３４ 中空空間
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【外国語明細書】