特開 2022-164018 情報処理装置の制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022164018

(43)【公開日】2022-10-27

(54)【発明の名称】情報処理装置の制御回路

(51)【国際特許分類】

   G06F 3/00 20060101AFI20221020BHJP

   G09G 5/00 20060101ALI20221020BHJP

   H03K 19/0175 20060101ALN20221020BHJP

【ＦＩ】

G06F3/00 A

G09G5/00 555D

G06F3/00 Y

H03K19/0175 220

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021069217

(22)【出願日】2021-04-15

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】山口 幸訓

(72)【発明者】

【氏名】中村 啓輔

【テーマコード（参考）】

5C182

5J056

【Ｆターム（参考）】

5C182AB20

5C182BA37

5C182BC02

5C182BC05

5C182BC22

5C182DA32

5C182DA63

5J056AA04

5J056BB32

5J056DD13

5J056DD28

5J056DD55

5J056EE03

5J056FF08

5J056GG12

(57)【要約】      （修正有）

【課題】ＶＧＡディスプレイなどのモニターから情報処理装置に不正に流入する電位を制御することで電源ラインの電位上昇の抑制が可能な情報処理装置の制御回路を提供する。
【解決手段】ライン外観検査装置・架線検側装置などに使用される情報処理装置である産業用コントローラ１０において、ＰチャンネルＦＥＴ１５のドレインＤ１とソースＳ１は、信号ラインＨｓｙｎｃ（及びＶｓｙｎｃ）のに接続されている。ＰチャンネルＦＥＴ１５のドレインＤ１はＶＧＡ出力ＩＣ１２側に接続され、ソースＳ１はＶＧＡコネクタ３側に接続され、ゲートＧ１は信号ラインから抵抗Ｒ１を介して接続され、ゲートＧ１のゲートピンよりＮチャンネルＦＥＴ１６のドレインＤ２に接続される。ＮチャンネルＦＥＴ１６のソースＳ２にはＧＮＤ１７が接続される一方、ゲートＧ２に抵抗（１０ｋΩ以上）Ｒ２を介してゲート電源（＋５Ｖ）Ｅ１が接続される。
【選択図】図２

【特許請求の範囲】

【請求項1】

モニターの制御信号用の出力回路と、
前記出力回路の電源電圧と、
前記モニター用の接続インタフェースとしての端子と、
を備えた情報処理装置の電源ＯＦＦ時に前記端子を介して前記モニターから流入する電位を制御する回路であって、
前記出力回路側から前記端子側に出力される制御信号の信号ラインにＰ型チャンネルの電界効果トランジスタ（ＰチャンネルＦＥＴと省略する。）を備え、
前記ＰチャンネルＦＥＴは、ソースを前記端子側に接続され、ドレインを前記出力回路側に接続され、ゲートを前記信号ラインに接続されている
ことを特徴とする情報処理装置の制御回路。

【請求項2】

前記情報処理装置の電源ＯＦＦ後に前記モニターから電位が流れ込んだときに前記ＰチャンネルＦＥＴのゲートの電位が上昇し、
前記ＰチャンネルＦＥＴがＯＮとなって前記ソースと前記ドレインとの間の接続が切れる
ことを特徴とする請求項１記載の情報処理装置の制御回路。

【請求項3】

前記ＰチャンネルＦＥＴのゲートピンにドレインを接続されたＮ型チャンネルの電界効果トランジスタ（ＮチャンネルＦＥＴと省略する。）をさらに備え、
前記ＮチャンネルＦＥＴは、ソースにグランドが接続されている一方、ゲートにゲート電源が接続されている
ことを特徴とする請求項１または２記載の情報処理装置の制御回路。

【請求項4】

前記情報処理装置の電源ＯＮ時に前記ＮチャンネルＦＥＴをＯＮにすることで前記Ｐ型チャンネルＦＥＴをＯＦＦにし、
前記Ｐ型チャンネルＦＥＴの前記ソースと前記ドレインとの間を接続することを特徴とする請求項３記載の情報処理装置の制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば産業用コントローラなどの情報処理装置に接続されたモニターから流入する電位を制御する回路に関する。

【背景技術】

【0002】

図１（ａ）中の１は、ライン外観検査装置・架線検側装置などに使用される産業用コントローラを示している。この産業用コントローラ１のモニターには、非特許文献１のＶＧＡディスプレイ２が使用されることが少なくない。

【0003】

このときＶＧＡディスプレイ２の接続には、ＶＧＡ規格に準拠したＶＧＡコネクタ（ＶＧＡ端子，アナログＲＧＢ端子，Ｄ－ＳＵＢ端子とも呼ぶ。）３が用いられている。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】“ＶＧＡ端子” ウキペディア，［ｏｎｌｉｎｅ］，令和３年４月１日検索，インターネット<URL:https://ja.wikipedia.org/wiki/VGA%E7%AB%AF%E5%AD%90>

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＶＧＡディスプレイ２の殆どのモデルは規格に沿った振る舞いをするため、図１（ｂ）に示すように、産業用コントローラ１を電源ＯＦＦした場合にＶＧＡコネクタ３を介した電位上昇を発生させることはない。

【0006】

ところが、一部のＶＧＡディスプレイ２については、図１（ｃ）に示すように、産業用コントローラ１を電源ＯＦＦした際にディスプレイ走査線制御信号の信号ラインより電位の上昇が確認され、抵抗を通じて産業用コントローラ１内部への電位の回り込みが報告されている（以下、報告されたＶＧＡディスプレイ２を不正ディスプレイ２と呼ぶ。）。

【0007】

状況としては、不正ディスプレイ２により産業用コントローラ１の電源ＯＦＦ時に走査線を制御する「Ｈｓｙｎｃ（Ｈｏｒｉｚｏｎｔａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｓｉｇｎａｌ）：水平同期信号」と「Ｖｓｙｎｃ（Ｖｅｒｔｉｃａｌ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）：垂直同期信号」の信号ラインに電位が確認されている。

【0008】

具体的には「Ｈｓｙｎｃ」の信号ラインに５Ｖ程度の入力が確認され、同「Ｖｓｙｎｃ」に３Ｖ程度の入力が確認され、不正ＶＧＡディスプレイ２ｂからＶＧＡケーブルを伝わって産業用コントローラ１内に流れ込んでしまっていた。

【0009】

そのため、前記各信号ラインに接続されているプルアップ抵抗を介して産業用コントローラ１の電源ラインの電位を上昇させ、産業用コントローラ１内部の回路が意図しない動作をするおそれがある。

【0010】

本発明は、このような従来の問題を解決するためになされ、ＶＧＡディスプレイなどのモニターから情報処理装置に不正に流入する電位を制御することで電源ラインの電位上昇を抑制することを解決課題としている。

【課題を解決するための手段】

【0011】

（１）本発明は、モニターの制御信号用の出力回路と、
前記出力回路の電源電圧と、
前記モニター用の接続インタフェースとしての端子と、
を備えた情報処理装置の電源ＯＦＦ時に前記端子を介して前記モニターから流入する電位を制御する回路であって、
前記出力回路側から前記端子側に出力される制御信号の信号ラインにＰ型チャンネルの電界効果トランジスタ（ＰチャンネルＦＥＴと省略する。）を備え、
前記ＰチャンネルＦＥＴは、ソースを前記端子側に接続され、ドレインを前記出力回路側に接続され、ゲートを前記信号ラインに接続されていることを特徴としている。

【0012】

（２）本発明の一態様は、前記情報処理装置の電源ＯＦＦ後に前記モニターから電位が流れ込んだときに前記ＰチャンネルＦＥＴのゲートの電位が上昇し、
前記ＰチャンネルＦＥＴがＯＮとなって前記ソースと前記ドレインとの間の接続が切れることを特徴としている。

【0013】

（３）本発明の他の態様は、前記ＰチャンネルＦＥＴのゲートピンにドレインを接続されたＮ型チャンネルの電界効果トランジスタ（ＮチャンネルＦＥＴと省略する。）をさらに備え、
前記ＮチャンネルＦＥＴは、ソースにグランドが接続されている一方、ゲートにゲート電源が接続されている
ことを特徴としている。

【0014】

（４）本発明のさらに他の態様は、前記情報処理装置の電源ＯＮ時に前記ＮチャンネルＦＥＴをＯＮにすることで前記Ｐ型チャンネルＦＥＴをＯＦＦにし、
前記Ｐ型チャンネルＦＥＴの前記ソースと前記ドレインとの間を接続することを特徴としている。

【発明の効果】

【0015】

本発明によれば、モニターから情報処理装置に不正に流入する電位が制御され、電源ラインの電位上昇を抑制することができる。

【図面の簡単な説明】

【0016】

【図1】（ａ）は通常のＶＧＡディスプレイ電源ＯＮ時の状態図、（ｂ）は同電源ＯＦＦ時の状態図、（ｃ）は不正ディスプレイ電源ＯＦＦ時の状態図。

【図2】本発明の実施形態に係る情報処理装置に実装された制御回路の構成図。

【発明を実施するための形態】

【0017】

以下、本発明の実施形態に係る情報処理装置の制御回路を説明する。ここではライン外観検査装置・架線検側装置などの機器に組み込まれる小型の産業用コントローラへの適用例を説明する。

【0018】

図２中の１０は前記産業用コントローラを示し、１１は前記産業用コントローラ１０に実装された前記制御回路を示している。前記産業用コントローラ１０は、図１と同様にＶＧＡコネクタ３にＶＧＡディスプレイ２が接続され、ホスト側のＶＧＡ出力ＩＣ（回路）１２からＶＧＡコネクタ３を介して「ＲＧＢ（Ｒｅｄ／Ｇｒｅｅｎ／Ｂｌｕｅ）」のアナログ信号がＶＧＡディスプレイ２に出力され、ＶＧＡ出力ＩＣ１２に電源（＋３．３Ｖ）Ｅ２が供給されている。

【0019】

前記制御回路１１は、ホスト側のＶＧＡ出力ＩＣ１２からＶＧＡコネクタ３側に出力されるディスプレイ走査線制御信号（「Ｈｓｙｎｃ」・「Ｖｓｙｎｃ」）の信号ライン毎に構成されている。なお、図２中は「Ｈｓｙｎｃ」の信号ラインのみが表示されているが、「Ｖｓｙｎｃ」も同様に構成されているものとする。

【0020】

具体的には前記制御回路１１は、Ｐ型チャンネルの電界効果トランジスタ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：以下、ＰチャンネルＦＥＴと省略する。）１５と、Ｎ型チャンネルの電界効果トランジスタ（以下、ＮチャンネルＦＥＴと省略する。）１６と、を備えている。

【0021】

ＰチャンネルＦＥＴ１５のドレインＤ１とソースＳ１は、それぞれ前記信号ラインに接続されている。すなわち、ドレインＤ１はＶＧＡ出力ＩＣ１２側に接続され、ソースＳ１はＶＧＡコネクタ３側に接続され、ゲートＧ１は前記信号ラインから抵抗Ｒ１を介して接続され、ゲートＧ１のゲートピンよりＮチャンネルＦＥＴ１６のドレインＤ２に接続されている。

【0022】

また、ＮチャンネルＦＥＴ１６のソースＳ２にはＧＮＤ１７が接続されている一方、ゲートＧ２に抵抗（１０ｋΩ以上）Ｒ２を介してゲート電源（＋５Ｖ）Ｅ１が接続されている。

【0023】

前述のように不正ディスプレイを産業用コントローラ１０に接続した場合、電源ＯＦＦ時に前記制御信号の信号ラインに不正な電位（「Ｈｓｙｎｃ」＝５Ｖ程度, 「Ｖｓｙｎｃ」＝３Ｖ程度）が確認されている。

【0024】

このとき前記制御回路１１によれば、産業用コントローラ１０内に前記電位が流れ込むと抵抗Ｒ１を介してゲートＧ１の電位が上昇し、前記信号ラインと同電位となることで産業用コントローラ１０側のＰチャンネルＦＥＴ１５がＯＮとなり、ドレインＤ１－ソースＳ１間の接続が切れる。

【0025】

その結果、前記制御回路１１によれば、産業用コントローラ１０内に不正に流入する前記電位が制御され、前記電位の産業用コントローラ１０内への回り込みが防止される。したがって、不正ディスプレイ２が接続された際、産業用コントローラ１０内部の電源ラインの上昇が防止され、この点で産業用コントローラ１０の内部回路が不意な動作を引き起こすことなく、該ディスプレイ２を問題なく使用することが可能となる。

【0026】

一方、産業用コントローラ１０の電源ＯＮ時には、抵抗Ｒ２を介してＮチャンネルＦＥＴ１６をＯＮにすることでゲートＧ１の電位を「０」にし、ＰチャンネルＦＥＴ１５をＯＦＦにする。これによりＰチャンネルＦＥＴ１５のドレインＤ１－ソースＳ１間が接続され、前記信号ラインが有効となり、ＶＧＡ出力ＩＣ１２からＶＧＡディスプレイ２に映像が出力される。

【0027】

このように前記制御回路１１によれば、産業用コントローラ１０内に不正に流入する前記電位が制御され、前記電位の産業用コントローラ１０内への回り込みを防止することができる。したがって、不正ディスプレイ２が接続された際、産業用コントローラ１０内部の電源ラインの上昇が防止される。この点で産業用コントローラ１０の内部回路が不意な動作を引き起こさないようにでき、問題なく使用することが可能となる。

【0028】

なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で変形して実施することができる。例えばＶＧＡコネクタ３だけでなく、ＶＧＡ出力ができればＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕａｌ Ｉｎｔｅｒｆａｃｅ）コネクタであってもよい。

【符号の説明】

【0029】

２…ディスプレイ
３…ＶＧＡコネクタ
１０…産業用コントローラ
１１…制御回路
１２…ＶＧＡ出力ＩＣ
１５…Ｐ型チャンネルの電界効果トランジスタ（ＰチャンネルＦＥＴ）
１６…Ｎ型チャンネルの電界効果トランジスタ（ＮチャンネルＦＥＴ）
１７…ＧＮＤ
Ｄ１，Ｄ２…ドレイン
Ｅ１，Ｅ２…電源
Ｇ１，Ｇ２…ゲート
Ｓ１，Ｓ２…ソース
Ｒ１，Ｒ２…抵抗

【図1】

【図2】