特開 2022-164409 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022164409

(43)【公開日】2022-10-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03F 1/26 20060101AFI20221020BHJP

【ＦＩ】

H03F1/26

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021069880

(22)【出願日】2021-04-16

(71)【出願人】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】巽 泰三

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AC41

5J500AC54

5J500AC92

5J500AF17

5J500AH09

5J500AH25

5J500AH29

5J500AH33

5J500AK09

5J500AK29

5J500AM13

5J500AS01

5J500AT01

5J500LV07

5J500RU03

(57)【要約】      （修正有）

【課題】高周波信号を増幅する増幅回路を備える半導体装置において、外部端子によらずに、安定したＮＦ特性が得られるようにする。
【解決手段】半導体装置において、ＬＮＡ回路１２０は、高周波信号が入力される入力端子Ｒｘ＿ｉｎと、高周波信号が増幅された信号が出力される出力端子Ｒｘ＿ｏｕｔと、第１の電源端子ＶＳＳと、第１のトランジスタＱ１と、第２のトランジスタＱ２と、第２の電源端子Ｖｃｃと、第１の抵抗素子Ｒ５０１と、を含む。第１のトランジスタのゲート端子とドレイン端子は、第１の抵抗素子を介して接続され、高周波信号の周波数帯域よりも低い低周波数領域にて、第１の抵抗素子のインピーダンスは、第１のトランジスタのゲート端子とドレイン端子間の寄生容量のインピーダンスより低く、第１の抵抗素子のインピーダンスは、第１のトランジスタのゲート端子とソース端子間の寄生容量のインピーダンスより低い。
【選択図】図５Ｂ

【特許請求の範囲】

【請求項1】

高周波信号が入力される入力端子と、
前記高周波信号が増幅された信号が出力される出力端子と、
第１の電源端子と、
第１のトランジスタと、
第２のトランジスタと、
第２の電源端子と、
第１の抵抗素子と、
を備え、
前記第１のトランジスタのゲート端子は、前記入力端子と接続され、
前記第１のトランジスタのソース端子は、前記第１の電源端子と接続され、
前記第１のトランジスタのドレイン端子は、前記第２の電源端子と直流的に接続され、また、
前記第１のトランジスタのドレイン端子は、前記出力端子と接続され、
前記第１のトランジスタのゲート端子とドレイン端子は、前記第１の抵抗素子を介して接続され、
前記第２のトランジスタのソース端子は、前記第１の電源端子と接続され、
前記第２のトランジスタのゲート端子とドレイン端子とは第１のノードにて短絡され、前記第１のノードと前記第１のトランジスタのゲート端子とは直流的に接続され、
前記高周波信号の周波数帯域よりも低い低周波数領域にて、
前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ドレイン端子間の寄生容量のインピーダンスより低く、
前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ソース端子間の寄生容量のインピーダンスより低い
半導体装置。

【請求項2】

前記高周波信号の周波数帯域にて、
前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ドレイン端子間の寄生容量のインピーダンスより低い
請求項１に記載の半導体装置。

【請求項3】

前記第２のトランジスタのソース端子と前記第１の電源端子との間に接続される第２の抵抗素子をさらに備える、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第１のトランジスタと前記第２のトランジスタとが、同一の半導体基板に形成される、請求項１から請求項３のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

アンテナ端子等から入力された高周波信号を増幅するＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）等の増幅回路を備えた半導体装置が広く用いられている。

【0003】

特許文献１には、無線通信用の増幅回路において、カレントミラー回路を利用して、適切なバイアス信号を増幅回路に供給する構成が開示されている。

【0004】

ＬＮＡは、入力信号を増幅して、出力信号として後段の回路に出力する増幅回路である。ここで、ＬＮＡの重要な特性として、入力信号と出力信号のＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）の比を示すＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）特性、及び発振に対する余裕度を示すＫ値（Ｋ－Ｆａｃｔｏｒ）がある。所望のＮＦ特性を満たすためには、ＬＮＡに適切なバイアス電流を流す必要があるが、バイアス電流は、温度のばらつき、製造ばらつき等の影響を受けるため、従来の半導体装置では、外部端子を用いてバイアス電流を制御していた。

【0005】

ＮＦ特性の値は、値が低いほど出力信号に含まれるノイズ成分が低いことを示しており、回路の特性としては好ましい。また、Ｋ値は、値が低いほど回路動作が不安定で、回路が発振する可能性が高く、値が大きいほど回路動作が安定していることを示しており、回路の特性としては好ましい。一般的には、Ｋ値が１．０を超えると整合回路によらずに発振しないことを示すと考えられている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許第１０１５８３２７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、このような、外部端子は、実装面積を削減するための妨げとなる。
そこで、本開示は、高周波信号を増幅する増幅回路を備える半導体装置において、外部端子によらずに、安定したＮＦ特性が得られるようにする。

【課題を解決するための手段】

【0008】

本開示に係る半導体装置は、高周波信号が入力される入力端子と、前記高周波信号が増幅された信号が出力される出力端子と、第１の電源端子と、第１のトランジスタと、第２のトランジスタと、第２の電源端子と、第１の抵抗素子と、を備え、前記第１のトランジスタのゲート端子は、前記入力端子と接続され、前記第１のトランジスタのソース端子は、前記第１の電源端子と接続され、前記第１のトランジスタのドレイン端子は、前記第２の電源端子と直流的に接続され、また、前記第１のトランジスタのドレイン端子は、前記出力端子と接続され、前記第１のトランジスタのゲート端子とドレイン端子は、前記第１の抵抗素子を介して接続され、前記第２のトランジスタのソース端子は、前記第１の電源端子と接続され、前記第２のトランジスタのゲート端子とドレイン端子とは第１のノードにて短絡され、前記第１のノードと前記第１のトランジスタのゲート端子とは直流的に接続され、前記高周波信号の周波数帯域よりも低い低周波数領域にて、前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ドレイン端子間の寄生容量のインピーダンスより低く、前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ソース端子間の寄生容量のインピーダンスより低い。

【発明の効果】

【0009】

本開示によれば、高周波信号を増幅する増幅回路を備える半導体装置において、外部端子によらずに、安定したＮＦ特性が得られるようになる。

【図面の簡単な説明】

【0010】

【図1】図１は、一実施形態に係る半導体装置のブロック図の一例を示す図である。

【図2】図２は、ＦＥＴのＮＦ特性とＶｇｓとの関係について説明するための図である。

【図3】図３は、ＦＥＴの製造ばらつきによる影響について説明するための図である。

【図4】図４は、カレントミラー回路を適用したＬＮＡ回路の回路構成の例を示す図である。

【図5A】図５Ａは、第１の実施形態に係るＬＮＡ回路の回路構成の例を示す図（１）である。

【図5B】図５Ｂは、第１の実施形態に係るＬＮＡ回路の回路構成の例を示す図（２）である。

【図6】図６は、抵抗素子を付加していないＦＥＴアンプＡの回路の例を示す図である。

【図7】図７は、抵抗素子を付加していないＦＥＴアンプＡの等価回路を示す図である。

【図8】図８は、ＦＥＴアンプのＫ値の周波数特性の例を示す図である。

【図9】図９は、抵抗素子を付加したＦＥＴアンプＢの回路の例を示す図である。

【図10】図１０は、抵抗素子を付加したＦＥＴアンプＢの等価回路を示す図（１）である。

【図11】図１１は、抵抗素子を付加したＦＥＴアンプＢの等価回路を示す図（２）である。

【図12】図１２は、第１の実施形態に係るＬＮＡ回路のＮＦ特性のシミュレーション結果の例を示す図である。

【図13】図１３は、第１の実施形態に係るＬＮＡ回路のＫ値のシミュレーション結果の例を示す図である。

【図14】図１４は、第２の実施形態に係るＬＮＡ回路の回路構成の例を示す図である。

【図15】図１５は、従来の半導体装置のブロック図の例を示す図である。

【図16】図１６は、従来のＬＮＡ回路の回路構成の例を示す図である。

【発明を実施するための形態】

【0011】

初めに、本開示の実施形態の概要について説明する。

【0012】

＜本開示の実施形態の概要＞
（１）本開示の実施形態に係る半導体装置は、高周波信号が入力される入力端子と、前記高周波信号が増幅された信号が出力される出力端子と、第１の電源端子と、第１のトランジスタと、第２のトランジスタと、第２の電源端子と、第１の抵抗素子と、を備え、前記第１のトランジスタのゲート端子は、前記入力端子と接続され、前記第１のトランジスタのソース端子は、前記第１の電源端子と接続され、前記第１のトランジスタのドレイン端子は、前記第２の電源端子と直流的に接続され、また、前記第１のトランジスタのドレイン端子は、前記出力端子と接続され、前記第１のトランジスタのゲート端子とドレイン端子は、前記第１の抵抗素子を介して接続され、前記第２のトランジスタのソース端子は、前記第１の電源端子と接続され、前記第２のトランジスタのゲート端子とドレイン端子とは第１のノードにて短絡され、前記第１のノードと前記第１のトランジスタのゲート端子とは直流的に接続され、前記高周波信号の周波数帯域よりも低い低周波数領域にて、前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ドレイン端子間の寄生容量のインピーダンスより低く、前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ソース端子間の寄生容量のインピーダンスより低い。

【0013】

上記の構成により、高周波信号を増幅する増幅回路を備える半導体装置において、外部端子によらずに、安定したＮＦ特性が得られるようになる。例えば、本開示に係る半導体装置によれば、前記第２のトランジスタのゲート幅に対する前記第１のトランジスタのゲート幅の比と、第１の抵抗の抵抗値とにより、第１のトランジスタに流れる第２の電流を、外部端子によらずに決定することができる。また、本実施形態に係る半導体装置は、例えば、製造ばらつき等により、トランジスタの閾値電圧Ｖｔｈが変動した場合でも、第２の電流の電流値の変動を抑制することができるので、安定したＮＦ（Ｎｏｉｓｅ Ｆｉｇｕｒｅ）特性を得ることができる。さらに、本実施形態に係る半導体装置は、第１の抵抗素子により負帰還がかかるため、増幅回路の発振に対する安定度（Ｋ値）を向上させることができる。

【0014】

（２）前記高周波信号の周波数帯域にて、前記第１の抵抗素子のインピーダンスは、前記第１のトランジスタの前記ゲート端子と前記ドレイン端子間の寄生容量のインピーダンスより低い。

【0015】

（３）好ましくは、前記半導体装置は、前記第２のトランジスタのソース端子と前記第１の電源端子との間に接続される第２の抵抗素子をさらに備える。

【0016】

半導体装置は、例えば、ＦＥＴの最小レイアウトの制限等により、第２のトランジスタのゲート幅に対する第１のトランジスタのゲート幅の比が、第１の電流対する第２の電流の比より小さくなってしまう場合がある。このような場合、半導体装置は、第２の抵抗素子の抵抗値を利用して、カレントミラー回路の機能を維持することができる。

【0017】

（４）好ましくは、前記半導体装置は、前記第１のトランジスタと前記第２のトランジスタとが、同一の半導体基板に形成される。半導体装置は、各回路を同一の半導体基板上に形成する、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｉｔ）で構成することにより、実装面積を小型化することができる。

【0018】

＜本開示の実施形態の詳細＞
本開示に係る半導体装置の実施形態について、以下に図面を参照しつつ説明する。以下の説明では、同一の要素または対応する要素には同一の符号を付し、それらについては説明を省略する場合がある。

【0019】

＜従来の半導体装置の構成＞
本開示に係る半導体装置１００の構成について説明する前に、従来の半導体装置の構成の概要ついて説明する。

【0020】

図１５は、従来の半導体装置のブロック図の例を示す図である。半導体装置１は、無線通信装置において、フロントエンド用の回路として用いられ、例えば、ＳＷ（Ｓｗｉｔｃｈ）回路１０、ＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）回路２０、及びＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）回路３０等を有する。

【0021】

ＳＷ回路１０は、無線通信装置の制御部等から出力される制御電圧Ｖｃ１、及びＶｃ２の電圧レベルに応じて、半導体装置１のＲＦ＿ｉｎ／ｏｕｔ端子を、ＬＮＡ回路２０、又はＰＡ回路３０に、選択的に接続するスイッチである。

【0022】

ＬＮＡ回路２０は、入力端子Ｒｘ＿ｉｎ１０２に入力された受信信号を増幅して、出力端子であるＲｘ＿ｏｕｔ端子１０３から、後段の回路に出力する増幅回路である。図１５の例では、ＬＮＡ回路２０に流すバイアス電流を外部から変更できるように、外部端子Ｖｂｉａｓ＿１、Ｖｂａｉａｓ＿２が設けられている。

【0023】

ＰＡ回路３０は、前段の回路から、入力端子であるＴｘ＿ｉｎ端子１０４に入力される送信信号を増幅して、ＳＷ回路１０に出力する増幅回路である。図１５の例では、ＰＡ回路３０に流すバイアス電流を外部から調整できるように、外部端子ＰＡ＿ｂｉａｓ１、ＰＡ＿ｂｉａｓ２が設けられている。

【0024】

Ｖｃｃ端子は、ＳＷ回路１０、ＬＮＡ回路２０、及びＰＡ回路３０等に接続され、各回路に電源電圧を供給する。Ｖｓｓ端子は、ＳＷ回路１０、ＬＮＡ回路２０、及びＰＡ回路３０等に接続され、各回路をグランド電位（回路グランド）に接続する。

【0025】

（従来のＬＮＡ回路の構成）
図１６は、従来のＬＮＡ回路の回路構成の例を示している。図１６に示すＬＮＡ回路２０は、トランジスタＴｒ１で構成される増幅回路と、トランジスタＴｒ２で構成される増幅回路との２段構成になっている。

【0026】

トランジスタＴｒ１、Ｔｒ２は、例えば、ＧａＡｓ（ガリウムヒ素） ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、又はＧａＮ（窒化ガリウム） ＦＥＴ等のＦＥＴである。トランジスタＴｒ１、Ｔｒ２のソース端子は、それぞれ、インダクタ素子Ｌ１、Ｌ２を介して、グランド電位の電源端子であるＶｓｓに接続されている。また、トランジスタＴｒ１、Ｔｒ２のドレイン端子は、それぞれ、高周波用のチョークコイルＲＦＣ１、ＲＦＣ２を介して、ドレイン電圧を印加するための電源端子であるＶｃｃに接続されている。さらに、トランジスタＴｒ１、Ｔｒ２のゲート端子は、それぞれ、高周波用のチョークコイルＲＦＣ２、ＲＦＣ４を介して、ゲート電圧を印加するための外部端子であるＶｂｉａｓ＿１、Ｖｂｉａｓ＿２に接続されている。

【0027】

整合回路Ｍ１～Ｍ４は、各増幅回路の入力インピーダンス、又は出力インピーダンスを整合するマッチング回路であり、例えば、遅延線路、インダクタ素子などのパッシブ素子によって構成される。上記の構成により、トランジスタＴｒ１、Ｔｒ２は、それぞれ、ゲート端子に入力される入力電力を増幅して、ドレイン端子から出力するソース接地型のＦＥＴアンプを構成している。

【0028】

図１６に示すＬＮＡ回路２０では、外部端子Ｖｂｉａｓ＿１、Ｖｂｉａｓ＿２を用いて、外部からトランジスタＴｒ１、Ｔｒ２のゲートバイアス電圧を印加している。しかし、実装面積を小型化するためには、外部端子によらずに、例えば、ＭＭＩＣ内の自己バイアス機能により、トランジスタＴｒ１、Ｔｒ２のバイアス電流を制御することが望ましい。しかし、従来の技術では、外部端子を用いずに、ＭＭＩＣ内の自己バイアス機能により、温度変化、及び製造ばらつきに対して安定したＮＦ特性を得ることには困難を伴っていた。

【0029】

そこで、本開示では、外部端子によらずに、ＭＭＩＣ内の自己バイアス機能により、安定したＮＦ特性が得られるＬＮＡ回路、及びＬＮＡ回路を含む半導体装置について開示する。

【0030】

＜半導体装置の構成＞
図１は、一実施形態に係る半導体装置のブロック図の一例を示す図である。本開示の一実施形態に係る半導体装置１００は、例えば、マイクロ波帯（６ＧＨｚ～９０ＧＨｚ）等の無線通信装置において、フロントエンド用の回路として用いられるＭＭＩＣである。半導体装置１００は、例えば、ＳＷ回路１１０、ＬＮＡ回路１２０、及びＰＡ回路１３０等を有する。ただし、図１に示す半導体装置１００の構成は一例である。例えば、半導体装置１００は、ＳＷ回路１１０とＬＮＡ回路１２０を有するものであっても良いし、ＬＮＡ回路１２０のみを有するもの等であっても良い。

【0031】

ＳＷ回路１１０は、無線通信装置の制御部等から出力される制御電圧Ｖｃ１、及びＶｃ２の論理に応じて、半導体装置１００のＲＦ＿ｉｎ／ｏｕｔ端子１０１を、ＬＮＡ回路１２０、又はＰＡ回路１３０に選択的に接続する。図１の例では、ＳＷ回路１１０は、ＲＦ＿ｉｎ／ｏｕｔ端子１０１をＬＮＡ回路１２０の入力端子Ｒｘ＿ｉｎ１０２に接続している。この場合、ＲＦ＿ｉｎ／ｏｕｔ端子１０１は、受信信号を入力する入力端子として機能する。

【0032】

ＬＮＡ回路１２０は、ＬＮＡ回路１２０の入力端子Ｒｘ＿ｉｎ１０２に入力される受信信号を増幅して、Ｒｘ＿ｏｕｔ端子（出力端子）１０３から後段の回路に出力する増幅回路である。本開示の一実施形態に係る半導体装置１００は、図１に示すように、図１５で説明した従来の半導体装置１に設けられていた外部端子Ｖｂｉａｓ＿１、Ｖｂａｉａｓ＿２を有していない。

【0033】

ＰＡ回路１３０は、前段の回路から、Ｔｘ＿ｉｎ端子１０４に入力される送信信号を増幅して、ＳＷ回路１１０に出力する増幅回路である。ＰＡ回路１３０が出力可能な最大電力、及び歪み等の電気的特性は、ＰＡ回路１３０に流すバイアス電流によってそれら特性が変化することが知られている。本開示の一実施形態に係る半導体装置１００においても、図１に示すように、ＰＡ回路１３０に流すバイアス電流を外部から調整できるように、外部端子ＰＡ＿ｂｉａｓ１、ＰＡ＿ｂｉａｓ２が設けられている。

【0034】

Ｖｃｃ端子１０５は、ＳＷ回路１０、ＬＮＡ回路２０、及びＰＡ回路３０等に接続され、各回路に電源電圧を供給する電源端子（第２の電源端子）である。Ｖｓｓ端子１０６は、ＳＷ回路１０、ＬＮＡ回路２０、及びＰＡ回路３０等に接続され、各回路をグランド電位（回路グランド）に接続する電源端子（第１の電源端子）である。

【0035】

（ＬＮＡ回路のＮＦ特性について）
ＬＮＡ回路１２０に関する重要な特性として、ＬＮＡ回路１２０で発生する雑音の量を示すＮＦ特性、及びＬＮＡ回路２０の発振に対する余裕度を示すＫ値（Ｋ ｆａｃｔｏｒ）がある。このうち、ＮＦ特性は、ＬＮＡ回路１２０を構成するＦＥＴに流すバイアス電流によって特性が変化することが知られている。

【0036】

図２は、ＦＥＴのＮＦ特性とＶｇｓとの関係について説明するための図である。図２に示すグラフにおいて、横軸はソース接地型のＦＥＴアンプにおけるＦＥＴのソース－ゲート間電圧であるＶｇｓを示している。また、縦軸は、ＦＥＴのドレイン－ソース間を流れる電流であるＩｄｓ、及びＮＦ特性の値を示している。図２の実線２０１で示すように、ＦＥＴのＩｄｓの値は、Ｖｇｓの値が、ＦＥＴの閾値電圧Ｖｔｈを超えるあたりから、Ｖｇｓの値にほぼ比例して電流値が大きくなる。一方、図２の破線２０２で示すように、ＦＥＴのＮＦ特性の値は、Ｖｇｓの値がＶｔｈを超えるあたりに向かい、Ｉｄｓの増加に伴ってＮＦ特性の値が小さくなり、Ｖｇｓの値がＶｇｓ＿ｏｐｔを超えるあたりからは、Ｉｄｓの増加に伴って、ＮＦ特性の値が大きくなる。これは、一般的なＦＥＴの特性として、Ｖｇｓの増加に伴いＦＥＴの高周波動作が向上するものの、Ｖｇｓの値がある程度大きくなる（＝Ｖｇｓ＿ｏｐｔ）と、ＦＥＴの高周波動作が飽和することから、ゲート雑音係数、及びドレイン雑音係数等のノイズの増加が支配的になることによると考えられる。

【0037】

ＬＮＡ回路１２０のＮＦ特性は、無線通信装置の受信感度に大きく影響するため、ＮＦ特性の値がより低い値になるように設計することが求められる。具体的には、図２において、ＮＦの値が最小となるバイアス電流Ｉｄｓ＿ｏｐｔが流れるように、ＦＥＴのゲート電圧をＶｇｓ＿ｏｐｔに設定することが重要になる。しかし、ＦＥＴは、例えば、製造ばらつき、及び温度依存性等により、閾値電圧Ｖｔｈが変動する。

【0038】

図３は、ＦＥＴの製造ばらつきによる影響について説明するための図である。図３は、図２と同様に、横軸がＶｇｓ、縦軸がＩｄｓ、及びＮＦ特性を示している。図３に示すように、ＦＥＴの製造ばらつきにより、閾値電圧Ｖｔｈが変動すると、ＦＥＴのドレイン電流を、ＮＦ特性の値が最小となるＩｄｓ＿ｏｐｔに設定するためのゲート電圧Ｖｇｓ＿ｏｐｔが変動する。そのため、ゲート電圧Ｖｇｓを一定の値に設定するだけでは、ＦＥＴの閾値電圧Ｖｔｈばらつきによって、図３に示すようにＮＦ特性が変動してしまうことになる。従って、ＬＮＡ回路１２０は、ＦＥＴの閾値電圧Ｖｔｈがばらついても、ドレイン電流Ｉｄｓの値を、Ｉｄｓ＿ｏｐｔに維持する機能を有することが望ましい。

【0039】

特許文献１には、ＦＥＴの製造ばらつきによるドレイン電流Ｉｄｓの変動を抑制するために、カレントミラー回路を適用したＬＮＡ回路について述べられている。

【0040】

（カレントミラー回路を適用したＬＮＡ回路）
図４は、カレントミラー回路を適用したＬＮＡ回路の回路構成の例を示す図である。図４に示すＬＮＡ回路４００において、トランジスタＴｒ１は、ソース接地型のＦＥＴアンプを構成しており、入力端子４０１から入力される信号を増幅して、出力端子４０２から出力する。トランジスタＴｒ２は、トランジスタＴｒ１とカレントミラー回路を構成するＦＥＴであり、ゲート端子及びドレイン端子が、高周波用のチョークコイルＲＦＣを介して、トランジスタＴｒ１のゲート端子に直流的に接続されている。

【0041】

図４において、トランジスタＴｒ２には、式（１）に示すように、Ｉｒｅｆ端子４１２から入力されるリファレンス電流Ｉｒｅｆと同じドレイン電流Ｉｄｓ２が流れる。
Ｉｄｓ２＝Ｉｒｅｆ ・・・（１）

【0042】

また、トランジスタＴｒ１には、トランジスタＴｒ２のゲート幅に対するトランジスタＴｒ１のゲート幅の比に応じて、トランジスタＴｒ２のドレイン電流Ｉｄｓ２に比例したドレイン電流Ｉｄｓ１が流れる。この関係は、例えば、トランジスタＴｒ１のゲート幅をＷｇ＿ｔｒ１とし、トランジスタＴｒ２のゲート幅をＷｇ＿ｔｒ２とすると、次の式（２）で表される。
Ｗｇ＿ｔｒ１／Ｗｇ＿ｔｒ２＝Ｉｄｓ１／Ｉｄｓ２ ・・・（２）

【0043】

上記の式（１）、（２）より、リファレンス電流Ｉｒｅｆを、Ｉｒｅｆ端子４１２に供給することにより、トランジスタＴｒ１のドレイン電流Ｉｄｓ１を、次の式（３）を満たすＮＦ特性の値が最小となるＩｄｓ＿ｏｐｔに設定することができることが判る。
Ｉｄｓ＿ｏｐｔ＝（Ｗｇ＿ｔｒ１／Ｗｇ＿ｔｒ２）×Ｉｒｅｆ ・・・（３）

【0044】

なお、式（３）の（Ｗｇ＿ｔｒ１／Ｗｇ＿ｔｒ２）は、分子と分母がそれぞれ製造ばらつきに応じて同じ方向に増減すると想定し、この項は製造ばらつきによらず一定になると仮定する。従って、リファレンス電流Ｉｒｅｆの値を一定に維持することができれば、トランジスタＴｒ１のドレイン電流Ｉｄｓの値を、Ｉｄｓ＿ｏｐｔに維持することができる。

【0045】

しかし、この方法では、半導体装置１００にＩｒｅｆ端子４１２が外部端子として残る。また、半導体装置１００の内部でリファレンス電流Ｉｒｅｆを生成するためには、内部回路が増加する。そこで、本開示にかかる半導体装置１００は、外部端子によらずに、安定したＮＦ特性が得られるようにするため、以下に示すようなＬＮＡ回路を有している。

【0046】

［第１の実施形態］
＜ＬＮＡ回路の構成＞
図５Ａは、第１の実施形態に係るＬＮＡ回路の回路構成の例を示す図（１）である。図５Ａに示すＬＮＡ回路１２０は、ソース接地型のＦＥＴアンプを構成する第１のトランジスタＱ１と、第１のトランジスタＱ１とカレントミラー回路を構成する第２のトランジスタＱ２とを有する。

【0047】

第１のトランジスタＱ１は、例えば、ゲート長６０ｎｍ～６００ｎｍ程度、ゲート幅３０μｍ～３００μｍ程度のＧａＡｓ ＦＥＴ、又はＧａＮ ＦＥＴ等のＦＥＴである。ただし、第１のトランジスタＱ１は、上記とは異なる構成のＦＥＴであっても良い。第１のトランジスタＱ１のゲート端子は、例えば、Ｒｘ＿ｉｎ１０２等の入力端子に接続される。図５Ａ、図５Ｂの例では、第１のトランジスタＱ１のゲート端子は、整合回路Ｍ５０１、及び容量素子Ｃ５０１を介して、Ｒｘ＿ｉｎ１０２、又はＲＦ＿ｉｎ／ｏｕｔ端子１０１等の入力端子に接続されている。このように、本開示において、接続されるとは、物理的に接続されている状態に限られず、例えば、他の素子、回路等を介して電気的に接続されている状態を含む。

【0048】

第１のトランジスタＱ１のソース端子は、インダクタ素子Ｌ５０１を介して、グランド電位（回路グランド）であるＶｓｓ端子（第１の電源端子）に接続されている。第１のトランジスタＱ１のドレイン端子は、例えば、整合回路Ｍ５０２、及び容量素子Ｃ５０２等を介して、Ｒｘ＿ｏｕｔ端子１０３等の出力端子に接続されている。また、第１のトランジスタＱ１のドレイン端子は、高周波用のチョークコイルＲＦＣ５０１を介して、電源電圧を供給するＶｃｃ端子（第２の電源端子）１０５に直流的に接続されている。さらに、第１のトランジスタＱ１のゲート端子とドレイン端子は、第１の抵抗素子Ｒ５０１を介して接続されている。

【0049】

第２のトランジスタＱ２は、例えば、第１のトランジスタＱ１と同じ半導体基板上に形成され、第１のトランジスタＱ１と同じゲート長を持つＦＥＴであるが、これに限られない。第２のトランジスタＱ２のソース端子は、例えば、Ｖｓｓ端子（第１の電源端子）に接続されている。第２のトランジスタＱ２のゲート端子とドレイン端子は短絡され、高周波用のチョークコイルＲＦＣ５０２を介して、第１のトランジスタＱ１のゲートに端子に直流的に接続されている。

【0050】

容量素子Ｃ５０１、及びＣ５０２は、直流カット用のキャパシタであり、例えば、整合回路Ｍ５０１、又は整合回路Ｍ５０２に含まれていても良い。整合回路Ｍ５０１は、第１のトランジスタＱ１で構成されるＦＥＴアンプの入力インピーダンスを、Ｒｘ＿ｉｎ１０２等の入力端子の、入力端子側から第１のトランジスタＱ１側を見込んだインピーダンスに整合させるマッチング回路である。また、整合回路Ｍ５０２は、第１のトランジスタＱ１で構成されるＦＥＴアンプの出力インピーダンスを、Ｒｘ＿ｏｕｔ端子１０３等の出力端子の、第１のトランジスタＱ１側から出力端子側を見込んだインピーダンスに整合させるマッチング回路である。整合回路Ｍ５０１、Ｍ５０２は、例えば、遅延線路、インダクタ素子などのパッシブ素子によって構成される。インダクタ素子Ｌ５０１は、第１のトランジスタＱ１の利得を設計上で設定するための線路素子等である。

【0051】

図５Ａに示すＬＮＡ回路１２０において、第１の抵抗素子Ｒ５０１を流れる電流Ｉｒ１は、第１のトランジスタＱ１のゲート端子の電圧をＶｇ、Ｖｃｃ端子１０５の電圧をＶｃｃ、第１の抵抗素子Ｒ５０１の抵抗値をＲ１とすると、次の式（４）で表される。
Ｉｒ１＝（Ｖｃｃ－Ｖｇ）／Ｒ１ ・・・（４）

【0052】

第２のトランジスタＱ２には、式（５）に示すように、第１の抵抗素子Ｒ５０１を流れる電流Ｉｒ１と同じドレイン電流Ｉｄ１が流れる。
Ｉｄ１＝Ｉｒ１ ・・・（５）

【0053】

第１のトランジスタＱ１には、第２のトランジスタＱ２のゲート幅に対する第１のトランジスタＱ１のゲート幅の比に応じて、第２のトランジスタＱ２のドレイン電流Ｉｄ１に比例したドレイン電流Ｉｄ２が流れる。この関係は、例えば、第１のトランジスタＱ１のゲート幅をＷｇ＿Ｑ１とし、第２のトランジスタＱ２のゲート幅をＷｇ＿Ｑ２とすると、次の式（６）で表される。
Ｗｇ＿Ｑ１／Ｗｇ＿Ｑ２＝Ｉｄ２／Ｉｄ１ ・・・（６）

【0054】

上記の式（５）、（６）より、次の式（７）を満たす電流Ｉｒ１が、第１のトランジスタＱドレイン電流Ｉｄ２を、Ｉｄｓ＿ｏｐｔに設定することができることが判る。
Ｉｄｓ＿ｏｐｔ＝（Ｗｇ＿Ｑ１／Ｗｇ＿Ｑ２）×Ｉｒ１ ・・・（７）

【0055】

さらに式（４）、（７）より、第１の抵抗素子Ｒ５０１を流れるように、第１の抵抗素子の抵抗値Ｒ１を設定することにより、次の式（８）が得られる。
Ｉｄｓ＿ｏｐｔ＝（Ｗｇ＿Ｑ１／Ｗｇ＿Ｑ２）×（Ｖｃｃ－Ｖｇ）／Ｒ１ ・・（８）

【0056】

なお、式（４）より、第１の抵抗素子Ｒ５０１を流れる電流Ｉｒ１の値は、第１の抵抗素子Ｒ５０１の製造ばらつきの影響を受けるが、薄膜金属抵抗素子を用いることにより製造バラツキは±５％と小さいため、電流Ｉｒ１への影響は小さい。また、電流Ｉｒ１の値は、第１のトランジスタＱ１の製造ばらつきの影響を受けるが、閾値電圧Ｖｔｈのばらつきが、（Ｖｃｃ－Ｖｇ）の値に与える影響としては、Ｖｃｃ＝４Ｖ、Ｖｇ＝±０．１５Ｖとした場合、±４％と小さいため、電流Ｉｒ１への影響は小さい。

【0057】

式（８）にも表されているように、第１の実施形態に係るＬＮＡ回路１２０によれば、第１のトランジスタＱ１のドレイン電流Ｉｄ２の値を、第１の抵抗素子Ｒ５０１の抵抗値Ｒ１によって変更することができる。従って、第１の抵抗素子Ｒ５０１が、第１のトランジスタＱ１によって構成される増幅回路のＮＦ特性がＩｄｓ＿ｏｐｔ（又は所定の値以下）となる抵抗値を有するように設計することにより、ＬＮＡ回路として好適なＮＦ特性を実現することができる。また、第１の実施形態に係るＬＮＡ回路１２０によれば、例えば、図４のＩｒｅｆ端子４１２、又は図１６のＶｂｉａｓ＿１、Ｖｂｉａｓ＿２等の外部端子が不要になるため、半導体装置１００の小型化を実現することができる。

【0058】

なお、低消費電力の半導体装置１００では、例えば、第１のトランジスタＱ１のゲート幅をＷｇ１とし、第２のトランジスタＱ２のゲート幅をＷｇ２とすると、第１のトランジスタＱ１のゲート幅のＷｇ１を、最小ルールに近い値に設定することがある。このような場合、ＦＥＴの最小レイアウトのルールの制限により、式（７）が、式（９）に示すような関係となってしまうことがある。
Ｉｄｓ＿ｏｐｔ＞（Ｗｇ＿Ｑ１／Ｗｇ＿Ｑ２）×Ｉｒ１ ・・・（９）

【0059】

このような場合、例えば、図５Ｂに示すように、第２の抵抗素子Ｒ５０２を付加することにより、第１のトランジスタＱ１、及び第２のトランジスタＱ２をカレントミラー回路としての機能を維持させることができる。

【0060】

図５Ｂは、第１の実施形態に係るＬＮＡ回路の回路構成の例を示す図である。図５Ｂに示すＬＮＡ回路は、図５Ａで説明したＬＮＡ回路１２０の構成に加えて、第２のトランジスタＱ２のソース端子とＶＳＳ端子の間に、第２の抵抗素子Ｒ５０２を有している。この第２の抵抗素子Ｒ５０２により、ＦＥＴが持つトータルのソース抵抗値Ｒｓ＝（真性Ｒｓ＋寄生Ｒｓ）の値を、式（１０）を満たすように調整する。これにより、第１のトランジスタＱ１、及び第２のトランジスタＱ２のカレントミラー回路としての機能をより安定に維持することができる。
（Ｒ２＋Ｒｓ＿Ｑ２）／（Ｒｓ＿Ｑ１）＝Ｉｄ２／Ｉｄ１ ・・・（１０）
ここで、Ｒ２は、第２の抵抗素子５０２の抵抗値、Ｒｓ＿Ｑ２は、第２のトランジスタＱ２に内在するソース抵抗値、Ｒｓ＿Ｑ１は、第１のトランジスタＱ１に内在するソース抵抗値を示す。

【0061】

このように、第１の実施形態に係るＬＮＡ回路１２０、及びＬＮＡ回路１２０を備える半導体装置１００によれば、外部端子によらずに、ＬＮＡ回路１２０のＩｄｓを、ＮＦ特性の値が最小となるＩｄｓ＿ｏｐｔに、安定して設定することができるようになる。

【0062】

さらに、第１の実施形態に係るＬＮＡ回路１２０、及びＬＮＡ回路１２０を備える半導体装置１００は、第１の抵抗素子Ｒ５０１が負帰還抵抗の役割をするため、発振の余裕度を示すＫ値を改善する効果も得られる。

【0063】

（Ｋ値の改善効果について）
ここでは、図５Ａ、５Ｂに示すような第１の実施形態に係るＬＮＡ回路１２０において、第１の抵抗素子Ｒ５０１が帰還抵抗として機能し、Ｋ値を改善する効果について説明する。

【0064】

図６は、抵抗素子を付加していないＦＥＴアンプＡの回路の例を示す図である。図６に示すＦＥＴアンプＡ６００は、ＦＥＴのソース端子がグランド電位のＶＳＳに接地され、Ｐｏｒｔ１から入力される信号を増幅してＰｏｒｔ２から出力する、ソース接地型のＦＥＴアンプのうち、入出力信号に関係する素子のみを図示している。

【0065】

図７は、抵抗素子を付加していないＦＥＴアンプＡの等価回路を示す図である。図６に示したＦＥＴアンプＡ６００の等価回路は、図７に示すように、トランジスタＴｒ１のゲート端子とドレイン端子間の寄生容量Ｃｇｄと、トランジスタＴｒ１のゲート端子とソース端子間の寄生容量Ｃｇｓと、相互コンダクタンスＧｍを持つ電流源により表すことができる。

【0066】

図８は、ＦＥＴアンプのＫ値の周波数特性の例を示す図である。図８に示すグラフにおいて、横軸は周波数を示しており、縦軸はＦＥＴアンプの安定性の指標であるＫ値を示している。Ｋ値は、次の式（１１）によって算出される。

【0067】

【数1】

ここで、Ｓ_１１は、Ｐｏｒｔ１から測定した反射係数、Ｓ２２は、Ｐｏｒｔ２から測定した反射係数、Ｓ２１は、Ｐｏｒｔ１からＰｏｒｔ２への順方向の電力利得、Ｓ１２は、Ｐｏｒｔ２からＰｏｒｔ１への逆方向の電力利得を示す。

【0068】

前述のように、Ｋ値は、値が低いほど不安定で発振する可能性が高いことを示しており、値が大きいほど安定していることを示している。また、Ｋ値が１．０を超えると整合回路によらずに発振しないことを示している。

【0069】

図８において、実線のグラフは、図６、７に示すように、抵抗素子を付加していないＦＥＴアンプＡ６００のＫ値の周波数特性を示している。例えば、図７において、Ｐｏｒｔ２からＰｏｒｔ１への帰還がＣｇｄによる帰還である場合、低周波数領域ではＣｇｄのインピーダンスが高くなり、Ｐｏｒｔ２とＰｏｒｔ１との間の電位が増加する正帰還となるため、Ｋ値は周波数が低くなるほど低下し、ＦＥＴアンプＡは不安定になる。

【0070】

図９は、抵抗素子を付加したＦＥＴアンプＢの回路の例を示す図である。図９示すＦＥＴアンプＢ９００は、図６に示したＦＥＴアンプＡ６００が有するトランジスタＴｒ１のゲート端子とドレイン端子との間に抵抗素子Ｒｆ１を接続した構成を有している。

【0071】

図１０は、抵抗素子を付加したＦＥＴアンプＢの等価回路を示す図である。図９に示したＦＥＴアンプＢ９００の等価回路は、図１０に示すように、トランジスタＴｒ１のゲート端子とドレイン端子間の寄生容量Ｃｇｄと、トランジスタＴｒ１のゲート端子とソース端子間の寄生容量Ｃｇｓと、相互コンダクタンスＧｍを持つ電流源と、抵抗素子Ｒｆ１とにより表すことができる。また、Ｒｆ１を追加したことにより、図１０の式（Ａ）、（Ｂ）が満たされるような低周波数領域では、トランジスタＴｒ１の寄生容量Ｃｇｄ、Ｃｇｓによるインピーダンスの値は、抵抗素子Ｒｆ１の値に比べ相対的に低くなり、無視することができる。この場合、ＦＥＴアンプＢ９００の等価回路は、図１１に示すようになる。

【0072】

図１１は、抵抗素子を付加したＦＥＴアンプＢの低周波数領域における等価回路を示す図である。この図は、低周波領域（例えば、１ＧＨｚ以下）におけるＦＥＴアンプＢ９００の等価回路を示している。図１１に示す等価回路では、抵抗素子Ｒｆ１は、ＦＥＴアンプＢ９００の負帰還を構成している。このとき、ＦＥＴアンプＢ９００は、低周波数領域におけるＣｇｓ、Ｃｇｄのインピーダンスの値が、抵抗素子Ｒｆ１の値に比べ相対的に無視できる程度の大きさであるため、Ｐｏｒｔ２からＰｏｒｔ１への帰還が正帰還となることがない。

【0073】

図８において、破線のグラフは、図９に示すように、抵抗素子を付加したＦＥＴアンプＢ９００のＫ値の周波数特性を示している。上述したように、抵抗素子を付加したＦＥＴアンプＢ９００は、低周波数領域ではＰｏｒｔ２からＰｏｒｔ１への帰還が正帰還となることがないため、Ｇｍの利得による発振の可能性はなくなり、Ｋ値は１．０前後の値となる。

【0074】

例えば、Ｃｇｓ＝１００ｆＦである場合、周波数１ＧＨｚにおいて、図１０の式（ｂ）の右辺は３ｋΩとなる。従って、抵抗素子Ｒｆ１の抵抗値が３ｋΩとより十分に小さい場合、ＦＥＴアンプＢは、低周波数領域で完全に安定する。一方、抵抗素子Ｒｆ１の抵抗値が、３ｋΩに対して十分に小さいとは言えない場合でも、Ｋ値は、抵抗素子Ｒｆ１がない場合と比べて高い値となるので、ＦＥＴアンプＢ９００の安定性が向上する。このように、抵抗素子Ｒｆ１を付加したＦＥＴアンプＢ９００は、低周波数領域で安定度が向上する。

【0075】

なお、抵抗素子Ｒｆ１を付加したＦＥＴアンプＢ９００は、高周波信号を増幅する周波数帯域（例えば、２８ＧＨｚ等）では、Ｒｆ１＞＞１／（ｊωＣｇｓ）となるため、抵抗素子Ｒｆ１による特性変化は無視できる程度となる。

【0076】

＜シミュレーション結果＞
続いて、第１の実施形態に係るＬＮＡ回路１２０のシミュレーション結果を示す。ここでは、図５Ｂに示すようなＬＮＡ回路１２０において、トランジスタＱ１のゲート長を約１５０ｎｍ、ゲート幅を５０μｍとし、第１の抵抗素子Ｒ５０１の抵抗値を４．３ｋΩとした。また、第２のトランジスタＱ２のゲート長を約１５０ｎｍ、ゲート幅を３０μｍとし、第２の抵抗素子Ｒ５０２の値を２Ωとして、シミュレーションを行った。

【0077】

（ＮＦ特性）
図１２は、第１の実施形態に係るＬＮＡ回路のＮＦ特性のシミュレーション結果を示している。図１２において、横軸は、ＦＥＴの閾値電圧Ｖｔｈのばらつき、つまり製造ばらつきを表しており、縦軸はＮＦ特性の最小値を示している。また、第１の実線１２０１は、第１の実施形態に係るＬＮＡ回路１２０のＴａ＝２５℃における、閾値電圧Ｖｔｈの変化に対応するＮＦ特性の最小値の変化を示している。第２の実線１２０２は、第１の実施形態に係るＬＮＡ回路１２０のＴａ＝１０５℃における、閾値電圧Ｖｔｈの変化に対応するＮＦ特性の最小値の変化を示している。第３の点線１２０３は、例えば、ＬＮＡ回路を、図６に示すように抵抗素子を付加していないＦＥＴアンプＡの構成とし、固定のＶｇ電圧を印加した場合のＴａ＝２５℃における、閾値電圧Ｖｔｈの変化に対応するＮＦ特性の最小値の変化を示している。第４の点線１２０４は、例えば、ＬＮＡ回路を、図６に示すように抵抗素子を付加していないＦＥＴアンプＡの構成とし、固定のＶｇ電圧を印加した場合のＴａ＝１０５℃における、閾値電圧Ｖｔｈの変化に対応するＮＦ特性の最小値の変化を示している。

【0078】

図１２に示すように、第１の実施形態に係るＬＮＡ回路１２０は、固定のＶｇ電圧を印加したＬＮＡ回路と比較して、閾値電圧Ｖｔｈが変動した場合でも、ＮＦ特性の最小値の変化が抑制されていることが判る。また、第１の実施形態に係るＬＮＡ回路１２０は、固定のＶｇ電圧を印加したＬＮＡ回路と比較して、温度が変化した場合でも、ＮＦ特性の最小値の変化が抑制されていることも判る。

【0079】

（Ｋ値）
図１３は、第１の実施形態に係るＬＮＡ回路のＫ値のシミュレーション結果を示す図である。ここでは、回路動作が最も不安定になるＴａ＝－４０℃の厳しい条件で、Ｋ値の周波数特性をシミュレーションした。図１３において、横軸は、周波数を示しており、縦軸はＫ値を示している。また、第１の線１３０１は、第１の実施形態に係るＬＮＡ回路１２０のＴａ＝－４０℃における、Ｋ値の周波数特性を示している。第２の線１３０２は、例えば、ＬＮＡ回路を、図６に示すように抵抗素子を付加していないＦＥＴアンプＡの構成とし、固定のＶｇ電圧を印加した場合のＴａ＝－４０℃における、Ｋ値の周波数特性を示している。

【0080】

第２の線１３０２を見ると、固定のＶｇ電圧を印加したＬＮＡ回路は、周波数１０ＭＨｚ～１ＧＨｚの範囲でＫ値が０．５を下回り不安定になっていることが判る。一方、第１の線１３０１を見ると、第１の実施形態に係るＬＮＡ回路１２０は、周波数１ＧＨｚ以下の低周波数領域では、Ｋ値が１．０を超える値を維持している。また、第１の実施形態に係るＬＮＡ回路１２０は、図１３に示す全ての周波数において、Ｋ値が０．５以上の値となっている。

【0081】

［第２の実施形態］
第１の実施形態では、半導体装置１００に含まれるＬＮＡ回路１２０は、１段のＦＥＴアンプにより構成される場合の例について説明したが、ＬＮＡ回路１２０は、例えば、図１４に示すように２段のＦＥＴアンプにより構成されるものであっても良い。

【0082】

図１４は、第２の実施形態に係るＬＮＡ回路の回路構成の例を示す図である。図１４の例では、図５Ｂで説明した第１の実施形態に係るＬＮＡ回路１２０の後段に、２段目のＦＥＴアンプが追加されている。これにより、第１のトランジスタＱ１のドレインは、整合回路Ｍ５０２、容量素子Ｃ５０２、及び第２のＦＥＴアンプ１５０１を介して、Ｒｘ＿ｏｕｔ端子１０３等の出力端子に接続されている。

【0083】

第２のＦＥＴアンプ１５０１は、一例として、図５Ｂに示した第１の実施形態に係るＬＮＡ回路２０と同じで良い。図１４の例では、第２のＦＥＴアンプ１５０１は、第３のトランジスタＱ３と、第３のトランジスタＱ３とカレントミラー回路を構成する第４のトランジスタＱ４とを有している。また、第２のＦＥＴアンプ１５０１は、第１の実施形態に係るＬＮＡ回路２０と同様に、抵抗素子Ｒ１４０１、Ｒ１４０２、インダクタ素子Ｌ１４０１、高周波用のチョークコイルＲＦＣ１４０１、１４０２、及び容量素子Ｃ１４０１等を備えている。

【0084】

ただし、図１４に示す第２の実施形態に係るＬＮＡ回路１２０の構成は一例である。例えば、整合回路Ｍ１４０１は、整合回路Ｍ５０２と統合して、１つの整合回路としても良い。また、受信回路のＮＦ特性は、初段のＬＮＡ回路のＮＦ特性が支配的なので、第２のＦＥＴアンプ１５０１は、外部端子が不要な他の形式のＦＥＴアンプを適用しても良い。

【0085】

図１に示した本開示に係る半導体装置１００は、例えば、図５Ａ、５Ｂに示すような第１の実施形態に係るＬＮＡ回路１２０、又は図１４に示すような第２の実施形態に係るＬＮＡ回路１２０を有する。従って、本開示の各実施形態によれば、高周波信号を増幅する増幅回路を備える半導体装置１００において、外部端子によらずに、安定した特性が得られるようになる。なお、本開示にかかる半導体装置は、図１に示す半導体装置１００の構成に限られず、例えば、図５Ａ、５Ｂに示すような第１の実施形態に係るＬＮＡ回路１２０、又は図１４に示すような第２の実施形態に係るＬＮＡ回路１２０を含む、様々な構成の半導体装置であって良い。

【0086】

以上、本開示の実施形態などについて説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範囲内において、各種の変更、修正、置換、付加、削除、および組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。

【符号の説明】

【0087】

１、１００ 半導体装置
１０１ ＲＦ＿ｉｎ／ｏｕｔ端子（入力端子の一例）
１０２ Ｒｘ＿ｉｎ（入力端子の一例）
１０３ Ｒｘ＿ｏｕｔ端子
１０４ Ｔｘ＿ｉｎ端子
１０５ Ｖｃｃ端子（第２の電源端子）
１０６ Ｖｓｓ端子（第１の電源端子）
１０、１１０ ＳＷ回路
２０、１２０ ＬＮＡ回路
３０、１３０ ＰＡ回路
２０１ 実線
４００ ＬＮＡ回路
４０１ 入力端子
４０２ 出力端子
４１２ Ｉｒｅｆ端子
６００ ＦＥＴアンプＡ
１２０１ 第１の実線
１２０２ 第２の実線
１２０３ 第３の点線
１２０４ 第４の点線
１３０１ 第１の線
１３０２ 第２の線
Ｃ５０１、Ｃ５０２、Ｃ１４０１ 容量素子
Ｃｇｄ、Ｃｇｓ 内部容量
Ｇｍ 相互コンダクタンス
Ｌ５０１、Ｌ１４０１ インダクタ素子
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 整合回路
Ｍ５０１、Ｍ５０２、Ｍ１４０１、Ｍ１４０２ 整合回路
Ｑ１ 第１のトランジスタ
Ｑ２ 第２のトランジスタ
Ｑ３ 第３のトランジスタ
Ｑ４ 第４のトランジスタ
Ｒ５０１ 第１の抵抗素子
Ｒ５０２ 第２の抵抗素子
Ｒ１４０１ 第３の抵抗素子
Ｒ１４０２ 第４の抵抗素子
Ｒｆ１ 抵抗素子
ＲＦＣ１、ＲＦＣ２、ＲＦＣ３、ＲＦＣ４ チョークコイル
ＲＦＣ５０１、ＲＦＣ５０２、ＲＦＣ１４０１、ＲＦＣ１４０２ チョークコイル
Ｔｒ１、Ｔｒ２ トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】