知財求人 - 知財ポータルサイト「IP Force」
▶ サンディスク テクノロジーズ インコーポレイテッドの特許一覧
特開2022-164558クロスポイントアレイ内の電圧クランプを用いた強制電流アクセス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022164558
(43)【公開日】2022-10-27
(54)【発明の名称】クロスポイントアレイ内の電圧クランプを用いた強制電流アクセス
(51)【国際特許分類】
G11C 11/16 20060101AFI20221020BHJP
G11C 13/00 20060101ALI20221020BHJP
H01L 21/8239 20060101ALI20221020BHJP
H01L 43/08 20060101ALI20221020BHJP
【ＦＩ】
G11C11/16 240
G11C11/16 230
G11C13/00 270F
G11C13/00 270G
G11C13/00 480D
G11C13/00 400B
H01L27/105 447
H01L43/08 Z
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022010426
(22)【出願日】2022-01-26
(31)【優先権主張番号】17/232,924
(32)【優先日】2021-04-16
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】511242535
【氏名又は名称】サンディスク テクノロジーズ エルエルシー
【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】マイケル・トラン
(72)【発明者】
【氏名】ワード・パーキンソン
(72)【発明者】
【氏名】マイケル・グロービズ
(72)【発明者】
【氏名】ネイサン・フランクリン
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA11
4M119BB01
4M119CC05
4M119DD42
4M119EE22
4M119EE27
5F092AA13
5F092AC12
5F092AD03
5F092AD25
5F092BB23
5F092BB36
5F092BB43
5F092BB53
5F092BB55
5F092BC04
(57)【要約】 （修正有）
【課題】強制電流手法を使用するときに、クロスポイントアレイ内の２つの選択された導電線間の電圧差を制限する装置、方法及び不揮発性メモリシステムを提供する。
【解決手段】装置において、選択されたワード線電圧は、選択されたワード線の領域を通して及び選択されたビット線の領域を通してアクセス電流を駆動しながら、電圧限界にクランプされる。アクセス電流は、メモリセルに過度のストレスを与えないようにしながらも、メモリセルを正常に読み出すか又は書き込むのに十分な電圧を許容するように、メモリセルを通って流れる。選択されたワード線で許可される最大電圧は、クロスポイントメモリアレイ内の選択されたメモリセルの場所に依存する。これにより、ＩＲ降下がより大きいメモリセルが適切な電圧を受け取りながら、ＩＲ降下がより小さいメモリセルに過剰なストレスを与えないことが可能となる。
【選択図】図２０
【解決手段】装置において、選択されたワード線電圧は、選択されたワード線の領域を通して及び選択されたビット線の領域を通してアクセス電流を駆動しながら、電圧限界にクランプされる。アクセス電流は、メモリセルに過度のストレスを与えないようにしながらも、メモリセルを正常に読み出すか又は書き込むのに十分な電圧を許容するように、メモリセルを通って流れる。選択されたワード線で許可される最大電圧は、クロスポイントメモリアレイ内の選択されたメモリセルの場所に依存する。これにより、ＩＲ降下がより大きいメモリセルが適切な電圧を受け取りながら、ＩＲ降下がより小さいメモリセルに過剰なストレスを与えないことが可能となる。
【選択図】図２０
【特許請求の範囲】
【請求項1】
装置であって、
クロスポイントメモリアレイに接続するように構成された制御回路であって、前記クロスポイントメモリアレイが、複数の第１の導電線と、複数の第２の導電線と、前記第１の導電線のうちの１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、各メモリセルが、メモリ素子と選択素子とを備える、制御回路を備え、
前記制御回路が、
選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分と、を通して、アクセス電流を強制的に流すことであって、前記選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に接続されている、流すことと、
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、前記アクセス電流を強制的に流しながら、前記選択された第１の導電線と前記選択された第２の導電線との間の最大電圧差を電圧限界に制限することと、を行うように構成されている、装置。
クロスポイントメモリアレイに接続するように構成された制御回路であって、前記クロスポイントメモリアレイが、複数の第１の導電線と、複数の第２の導電線と、前記第１の導電線のうちの１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、各メモリセルが、メモリ素子と選択素子とを備える、制御回路を備え、
前記制御回路が、
選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分と、を通して、アクセス電流を強制的に流すことであって、前記選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に接続されている、流すことと、
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、前記アクセス電流を強制的に流しながら、前記選択された第１の導電線と前記選択された第２の導電線との間の最大電圧差を電圧限界に制限することと、を行うように構成されている、装置。
【請求項2】
前記制御回路が、
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項3】
前記制御回路が、
前記アクセス電流が流れる前記選択された第１の導電線の前記第１の部分と、前記アクセス電流が流れる前記選択された第２の導電線の前記第２の部分との抵抗に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記アクセス電流が流れる前記選択された第１の導電線の前記第１の部分と、前記アクセス電流が流れる前記選択された第２の導電線の前記第２の部分との抵抗に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項4】
前記選択されたメモリセルが、前記クロスポイントメモリアレイ内の複数のゾーンのうちの１つに存在し、各ゾーンが、前記ゾーン内のメモリセルにアクセスするときにアクセス電流が強制的に流される、前記第１の導電線のうちの１つの第１の領域と、前記第２の導電線のうちの１つの第２の領域と、を備える経路に沿った電流抵抗（ＩＲ）降下を特徴とし、
前記制御回路は、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記制御回路は、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項5】
前記制御回路が、
前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を下回るときに、前記アクセス電流を一定の電流に保持し、かつ
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、強制的に流される前記アクセス電流を低減して、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を超えることを防ぐように、更に構成されている、請求項１に記載の装置。
前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を下回るときに、前記アクセス電流を一定の電流に保持し、かつ
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、強制的に流される前記アクセス電流を低減して、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を超えることを防ぐように、更に構成されている、請求項１に記載の装置。
【請求項6】
前記制御回路が、
一定の大きさの電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差を前記電圧限界に制限するように、前記一定の大きさの電流の一部分を前記選択された第１の導電線からそらすように構成されている、電圧クランプと、を備える、請求項１に記載の装置。
一定の大きさの電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差を前記電圧限界に制限するように、前記一定の大きさの電流の一部分を前記選択された第１の導電線からそらすように構成されている、電圧クランプと、を備える、請求項１に記載の装置。
【請求項7】
前記装置が、前記クロスポイントメモリアレイを更に備え、前記選択素子が、
閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを備え、前記閾値切替セレクタが、前記それぞれのメモリセルの前記メモリ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間の電圧を確立して、前記選択されたメモリセル内の前記閾値切替セレクタをオンにするように更に構成されている、請求項１に記載の装置。
閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを備え、前記閾値切替セレクタが、前記それぞれのメモリセルの前記メモリ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間の電圧を確立して、前記選択されたメモリセル内の前記閾値切替セレクタをオンにするように更に構成されている、請求項１に記載の装置。
【請求項8】
前記装置が、
前記クロスポイントメモリアレイを備える第１の半導体ダイと、
前記第１の半導体ダイに固着された第２の半導体ダイと、を更に備え、前記第２の半導体ダイが前記制御回路を備える、請求項１に記載の装置。
前記クロスポイントメモリアレイを備える第１の半導体ダイと、
前記第１の半導体ダイに固着された第２の半導体ダイと、を更に備え、前記第２の半導体ダイが前記制御回路を備える、請求項１に記載の装置。
【請求項9】
前記アクセス電流が、読み出しアクセス電流及び書き込みアクセス電流のうちの１つを含み、前記制御回路が、前記読み出しアクセス電流を前記選択されたメモリセルを通して強制的に流すことに応答して、前記選択されたメモリセルの状態を判定するように構成され、前記制御回路が、前記書き込みアクセス電流を前記選択されたメモリセルを通して強制的に流すことによって、前記選択されたメモリセルの状態を変更するように構成されている、請求項１に記載の装置。
【請求項10】
各メモリセルが、前記選択素子と直列である磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を備える、請求項１に記載の装置。
【請求項11】
クロスポイントメモリアレイを動作させる方法であって、
電流源によって、一定の大きさのアクセス電流を生成することと、
制御回路によって、前記クロスポイントメモリアレイ内の選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことであって、前記クロスポイントメモリアレイが、複数のワード線と、複数のビット線と、前記ワード線のうちの１つと前記ビット線のうちの１つとの間に各々接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、を備え、前記選択されたメモリセルが選択されたワード線と選択されたビット線との間に存在する、流すことと、
電圧クランプによって、前記選択されたメモリセルを通って流れる前記一定の大きさのアクセス電流の一部分をそらして、前記選択されたメモリセルの両端の電圧を電圧限界に制限することと、を含む、方法。
電流源によって、一定の大きさのアクセス電流を生成することと、
制御回路によって、前記クロスポイントメモリアレイ内の選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことであって、前記クロスポイントメモリアレイが、複数のワード線と、複数のビット線と、前記ワード線のうちの１つと前記ビット線のうちの１つとの間に各々接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、を備え、前記選択されたメモリセルが選択されたワード線と選択されたビット線との間に存在する、流すことと、
電圧クランプによって、前記選択されたメモリセルを通って流れる前記一定の大きさのアクセス電流の一部分をそらして、前記選択されたメモリセルの両端の電圧を電圧限界に制限することと、を含む、方法。
【請求項12】
前記制御回路によって、前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を判定することと、
前記制御回路によって、制御信号を前記電圧クランプに発行して、前記選択されたメモリセルの両端の前記電圧を前記電圧限界に制限することと、を更に含む、請求項１１に記載の方法。
前記制御回路によって、制御信号を前記電圧クランプに発行して、前記選択されたメモリセルの両端の前記電圧を前記電圧限界に制限することと、を更に含む、請求項１１に記載の方法。
【請求項13】
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの前記場所に基づいて、前記電圧限界を判定することが、
前記制御回路によって、前記アクセス電流が流れる前記選択されたワード線の一部分の第１のトラック抵抗と、前記アクセス電流が流れる前記選択されたビット線の一部分の第２のトラック抵抗と、に基づいて前記電圧限界を選択することであって、前記電圧限界が、第１のトラック抵抗と第２のトラック抵抗とを合わせたものに対して正の依存性を有する、選択すること、を含む、請求項１２に記載の方法。
前記制御回路によって、前記アクセス電流が流れる前記選択されたワード線の一部分の第１のトラック抵抗と、前記アクセス電流が流れる前記選択されたビット線の一部分の第２のトラック抵抗と、に基づいて前記電圧限界を選択することであって、前記電圧限界が、第１のトラック抵抗と第２のトラック抵抗とを合わせたものに対して正の依存性を有する、選択すること、を含む、請求項１２に記載の方法。
【請求項14】
前記選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことが、
前記選択されたメモリセルの両端の前記電圧が前記電圧限界を下回るときに、前記選択されたメモリセルを通して前記一定の大きさのアクセス電流のすべてを強制的に流すこと、を含む、請求項１１に記載の方法。
前記選択されたメモリセルの両端の前記電圧が前記電圧限界を下回るときに、前記選択されたメモリセルを通して前記一定の大きさのアクセス電流のすべてを強制的に流すこと、を含む、請求項１１に記載の方法。
【請求項15】
不揮発性メモリシステムであって、
複数の第１の導電線と、複数の第２の導電線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを、備える、クロスポイントメモリアレイであって、各ＭＲＡＭセルが、前記複数の第１の導電線のうちの１つのクロスポイントと前記複数の第２の導電線のうちの対応する１つとの間に存在する、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに結合された制御回路であって、前記制御回路が、
前記クロスポイントメモリアレイの選択された第１の導電線に選択電圧を印加することと、
前記選択された第１の導電線に前記選択電圧を印加しながら、一定の大きさのアクセス電流の少なくとも一部分を、前記クロスポイントメモリアレイの選択された第２の導電線に提供することであって、選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に存在する、提供することと、
前記選択された第１の導電線に前記選択電圧を提供しながら、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の最大電圧を電圧限界に制限することと、を行う、制御回路と、を備える、不揮発性メモリシステム。
複数の第１の導電線と、複数の第２の導電線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを、備える、クロスポイントメモリアレイであって、各ＭＲＡＭセルが、前記複数の第１の導電線のうちの１つのクロスポイントと前記複数の第２の導電線のうちの対応する１つとの間に存在する、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに結合された制御回路であって、前記制御回路が、
前記クロスポイントメモリアレイの選択された第１の導電線に選択電圧を印加することと、
前記選択された第１の導電線に前記選択電圧を印加しながら、一定の大きさのアクセス電流の少なくとも一部分を、前記クロスポイントメモリアレイの選択された第２の導電線に提供することであって、選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に存在する、提供することと、
前記選択された第１の導電線に前記選択電圧を提供しながら、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の最大電圧を電圧限界に制限することと、を行う、制御回路と、を備える、不揮発性メモリシステム。
【請求項16】
前記制御回路が、
前記一定の大きさのアクセス電流の前記一部分を前記選択された第２の導電線からそらして、前記アクセス電流が流れる前記選択された第１の導電線の第１の部分に沿った第１の電流抵抗（ＩＲ）降下と、前記アクセス電流が流れる前記選択された第２の導電線の第２の部分に沿った第２のＩＲ降下と、に依存する電圧限界に前記選択された第２の導電線上の前記最大電圧を制限する、請求項１５に記載の不揮発性メモリシステム。
前記一定の大きさのアクセス電流の前記一部分を前記選択された第２の導電線からそらして、前記アクセス電流が流れる前記選択された第１の導電線の第１の部分に沿った第１の電流抵抗（ＩＲ）降下と、前記アクセス電流が流れる前記選択された第２の導電線の第２の部分に沿った第２のＩＲ降下と、に依存する電圧限界に前記選択された第２の導電線上の前記最大電圧を制限する、請求項１５に記載の不揮発性メモリシステム。
【請求項17】
前記選択されたメモリセルが、前記クロスポイントメモリアレイ内の複数のゾーンのうちの１つに存在し、各ゾーンが、前記ゾーン内のメモリセルにアクセスするときに前記アクセス電流が流れる、前記第１の導電線のうちの１つの第１の領域と、前記第２の導電線のうちの１つの第２の領域と、を備える経路に沿ったトラック抵抗を特徴とし、
前記制御回路が、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように構成されている、請求項１５に記載の不揮発性メモリシステム。
前記制御回路が、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように構成されている、請求項１５に記載の不揮発性メモリシステム。
【請求項18】
前記制御回路が、
前記一定の大きさのアクセス電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の電圧を前記電圧限界に制限するように構成されている、電圧クランプと、を備える、請求項１５に記載の不揮発性メモリシステム。
前記一定の大きさのアクセス電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の電圧を前記電圧限界に制限するように構成されている、電圧クランプと、を備える、請求項１５に記載の不揮発性メモリシステム。
【請求項19】
前記電圧クランプと前記クロスポイントメモリアレイの前記複数の第２の導電線との間に結合された復号回路であって、前記制御回路からの制御信号に応答して、前記電流源及び前記電圧クランプを前記選択された第２の導電線に接続するように構成されている、復号回路、を更に備える、請求項１８に記載の不揮発性メモリシステム。
【請求項20】
各メモリセルが、閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを更に備え、前記閾値切替セレクタが、前記それぞれのメモリセルのＭＲＡＭ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間に電圧を発生させ、前記選択されたメモリセル内の前記閾値切替セレクタをオンにする、請求項１５に記載の不揮発性メモリシステム。
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間に電圧を発生させ、前記選択されたメモリセル内の前記閾値切替セレクタをオンにする、請求項１５に記載の不揮発性メモリシステム。
【発明の詳細な説明】
【背景技術】
【0001】
メモリは、携帯電話、デジタルカメラ、個人情報端末、医療用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの様々な電子デバイスに広く使用されている。メモリは、不揮発性メモリ又は揮発性メモリを含み得る。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。
【0002】
クロスポイント型アーキテクチャを有するメモリアレイでは、第１の組の導電線が基板の表面を横切って延び、第２の組の導電線が第１の組の導電線の上に形成され、第１の組の導電線に垂直な方向に基板上を延びる。メモリセルは、２組の導電線のクロスポイント接合部に配置される。クロスポイント型アーキテクチャのメモリセルは、典型的には、可逆的抵抗性メモリセルである。可逆的抵抗性セルは、プログラム可能な抵抗を有する材料から形成される。バイナリ手法では、各クロスポイントにおけるメモリセルは、高及び低の２つの抵抗状態のうちの１つにプログラムすることができる。いくつかの手法では、２つを超える抵抗状態が使用される場合がある。
【図面の簡単な説明】
【0003】
同様に番号付けされた要素は、異なる図で共通の構成要素を指す。
【0004】
【図1】ホストに接続された不揮発性メモリシステムの一実施形態のブロック図である。
【0005】
【図2】フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、フロントエンドプロセッサ回路は、メモリコントローラの一部である。
【0006】
【図3】バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施形態では、バックエンドプロセッサ回路は、メモリコントローラの一部である。
【0007】
【図4】メモリパッケージの一実施形態のブロック図である。
【0008】
【図5A】メモリダイの一実施形態のブロック図である。
【0009】
【図5B】制御ダイ及びメモリ構造ダイを含む集積メモリアセンブリの一実施形態のブロック図である。
【0010】
【図6A】基板上に積層された集積メモリアセンブリの実施形態の側面図を示す。
【0011】
【図6B】基板上に積層された集積メモリアセンブリの実施形態の側面図を示す。
【0012】
【図7A】クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態の斜視図を示す。
【0013】
【0014】
【図7D】クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態の斜視図を示す。
【0015】
【図8】ＭＲＡＭメモリセルの構造の実施形態を示す。
【0016】
【図9】クロスポイントアレイで実装されるＭＲＡＭメモリセル設計の実施形態をより詳細に示す。
【0017】
【図10A】スピントルクトランスファー（spin torque transfer、ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【図10B】スピントルクトランスファー（ＳＴＴ）機構を使用することによるＭＲＡＭメモリセルの書き込みを示す。
【0018】
【図11A】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【図11B】クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す。
【0019】
【図12A】クロスポイントアーキテクチャを有するメモリアレイの実施形態を示す。
【0020】
【図12B】クロスポイントメモリアレイ内のモジュールの実施形態を示す。
【0021】
【図13】メモリセル切替電圧のいくつかのプロットを示す。
【0022】
【図14】ＭＲＡＭセル直径に対する必要な書き込み電流の散布図を示す。
【0023】
【図15A】必要な書き込み電圧対ＭＲＡＭセル直径を示すグラフである。
【0024】
【図15B】メモリセルのストレスを低減するためにどのように電圧クランプを使用され得るかを示すグラフである。
【0025】
【図16】クロスポイントアレイにおける強制電流手法を使用するときに、選択されたワード線電圧をクランプするプロセスの一実施形態のフローチャートを示す。
【0026】
【図17】選択されたメモリセルの場所に依存する電圧に最大選択ワード線電圧をクランプするプロセスの一実施形態のフローチャートを示す。
【0027】
【図18】２つの異なるメモリセルに関連付けられたトラック抵抗を示すクロスポイントアレイの一部分の概略図である。
【0028】
【図19】クロスポイントアレイが２つのゾーンに分割されている例を示す。
【0029】
【図20】ワード線を通して電流を強制的に流しながら、ワード線上の電圧をクランプするための構成要素のブロック図である。
【0030】
【図21】電流源及び電圧クランプの一実施形態の概略図である。
【0031】
【図22】電圧クランプの別の実施形態の概略図である。
【0032】
【図23】電流生成器の一実施形態を示すブロック図である。
【0033】
【図24】クロスポイントアレイ内のメモリセルにアクセスするための強制電流手法を使用するときに、選択されたワード線上の電圧をクランプするプロセスの一実施形態のフローチャートを示す図である。
【発明を実施するための形態】
【0034】
本明細書では、強制電流アクセスを使用するときに、クロスポイントメモリアレイの電圧をクランプする技術が開示される。強制電流アクセスは、メモリセルを読み出す及び／又は書き込むために使用され得る。一実施形態では、選択されたビット線に選択電圧を印加しながら、選択されたワード線を通して電流を強制的に流すことで、メモリセルにアクセスする。アクセス電流は、選択されたワード線の一部分を通って、選択されたメモリセルを通って、また選択されたビット線の一部分を通って流れる。アクセス電流に応答して、選択されたメモリセルの両端に電圧が発現する。選択されたメモリセルの両端の電圧は、アクセス電流の大きさ及びメモリセルの抵抗に依存する。
【0035】
いくつかの実施形態では、クロスポイントアレイ内のメモリセルは、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、ＭＲＡＭ）セルである。ＭＲＡＭセルは、データを記憶するために電子電荷を使用するいくつかの他のメモリ技術とは対照的に、記憶されるデータを表すために磁化を使用する。データのビットは、ＭＲＡＭセル内の磁気素子（「自由層」）の磁化方向を変化させることによって、ＭＲＡＭセルに書き込まれ、ビットは、ＭＲＡＭセルの抵抗を測定することによって読み出される（低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表す）。本明細書で使用される場合、磁化方向は、ＭＲＡＭの別の素子（「基準層」）によって設定された基準方向に対して磁気モーメントが配向される方向である。いくつかの実施形態では、低抵抗は、平行状態又はＰ状態と称され、高抵抗は、逆平行状態又はＡＰ状態と呼ばれる。ＭＲＡＭは、スピン伝達トルク効果を使用して、Ｐ状態からＡＰ状態まで磁化の方向を変更することができ、その逆も同様であり、書き込みには通常、バイポーラ動作が必要とされる。
【0036】
ＭＲＡＭセルには、製造プロセスの制約に起因して磁気素子の直径に差が生じることがある。ある従来の手法では、電圧源を使用して、ＭＲＡＭセルなどの可逆的抵抗性メモリセルを書き込む。電圧源は、切替電圧が磁気素子の直径に比較的依存しないため、ＭＲＡＭセルのばらつきを補償することができる。しかしながら、いくつかの実施形態では、ＭＲＡＭセルは、プログラム可能な抵抗素子と直列の閾値切替セレクタを有する。閾値切替セレクタの例は、オボニック閾値スイッチ（Ovonic Threshold Switch、ＯＴＳ）である。電圧源を使用すると、そのような閾値切替セレクタのばらつきを補償することができる。強制電流手法は、そのような閾値切替セレクタのばらつきを補償することができる。強制電流手法はまた、ワード線及びビット線の抵抗による選択されたワード線及び選択されたビット線両端の電圧降下などの問題を補償することができる。しかしながら、強制電流手法は、より小さい直径のＭＲＡＭセルにストレスを与える可能性がある。したがって、強制電流手法が耐久性に悪影響を与える可能性がある。
【0037】
ＭＲＡＭセルを正常に書き込むためには、十分に大きな書き込み電流が必要である。代替的に、ＭＲＡＭセルを正常に書き込むために十分に大きな書き込み電圧が必要である。同様に、ＭＲＡＭセルを正常に読み出すためには、十分に大きな読み出し電流が必要である。代替的に、ＭＲＡＭセルを正常に読み出すために十分に大きな読み出し電圧が必要である。例えば、書き込み電圧が十分に大きくない場合は、ビットエラー率がエラー訂正回路で訂正できる範囲を超えてしまう。しかしながら、例えば、書き込み電圧が高すぎる場合、可逆的抵抗性メモリセルに過度のストレスがかかり、耐久性が低下する。
【0038】
本明細書で開示される技術は、強制電流手法を使用するときに、クロスポイントアレイ内の２つの選択された導電線間の電圧差を制限するためのものである。一実施形態では、選択されたワード線電圧は、選択されたワード線の一部分を通して、かつ選択されたビット線の一部分を通って選択されたメモリセルにアクセス電流（電流力）を駆動しながら、電圧限界（電圧準拠）にクランプされる。アクセス電流が選択されたメモリセルに流れることで、選択されたメモリセルを許容可能なビットエラー率で正常に読み書きすることができ、電圧限界がメモリセルに過度のストレスがかかることを避ける一助となる。許容できるビットエラー率とは、メモリセル群から読み出されたデータのエラーをエラー訂正アルゴリズムが訂正できることを意味し、ビットエラー率が高すぎないことが条件となる。
【0039】
選択されたワード線の一部分と選択されたビット線の一部分に電流が流れることで、ワード線とビット線の抵抗により、多少の電圧降下が発生することとなる。本明細書では、この電圧降下は、（タイルワイヤ）ＩＲ降下（又は電流抵抗降下）と呼ばれる。ＩＲ降下の量は、クロスポイントメモリアレイ内の選択されたメモリセルの場所（例えば、ｘワイヤ（例えば、ワード線）上のドライバとｙワイヤ（例えば、ビット線）上のドライバからのメモリセルの距離）に依存する。セル）。いくつかの実施形態では、選択されたワード線と選択されたビット線との間で許可される最大電圧は、クロスポイントメモリアレイ内の選択されたメモリセルの場所に依存する。例えば、ＩＲ降下が大きい場合、最大電圧はより高いレベルに設定され、事実上、位置又は「ゾーン」によって電圧準拠を調整する。これにより、ＩＲ降下がより大きなメモリセルが適切な電圧を受け取ることを可能にし、その一方で、ＩＲ降下がより小さなメモリセルには過剰なストレスが与えられることを回避するのに役立つ。
【0040】
本明細書で使用され得るように、「頂部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例示目的のためであるに過ぎず、参照された項目が位置及び向きにおいて交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な許容範囲内で変化し得ることを意味する。
【0041】
図１は、ホスト１２０に接続された不揮発性メモリシステム（又はより簡潔には「メモリシステム」）１００の一実施形態のブロック図である。メモリシステム１００は、クロスポイントアレイ内の同時マルチビットアクセス（すなわち、複数のメモリセルの同時アクセス）のために、本明細書に提示される技術を実装することができる。多くの異なる種類のメモリシステムを、本明細書で提案される技術とともに使用することができる。例示的なメモリシステムは、ソリッドステートドライブ（「solid state drives、ＳＳＤ」）、メモリカード、及び埋め込みメモリデバイスを含む。しかしながら、他のタイプのメモリシステムも使用することができる。
【0042】
図１のメモリシステム１００は、コントローラ１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ／ＭＲＡＭ）１０６を備える。一実施形態では、メモリコントローラ１０２は、ローカルメモリ１０６内のクロスポイントアレイ内のメモリセルへのアクセスを提供する。例えば、コントローラ１０２は、ローカルメモリ１０６内のＭＲＡＭセルのクロスポイントアレイ内のアクセスを提供し得る。メモリコントローラ１０２及びローカルメモリ１０６の組み合わせは、本明細書ではメモリシステムと呼ばれ得る。メモリコントローラ１０２は、フロントエンドプロセッサ（Front-End Processor、ＦＥＰ）回路１１０と、１つ以上のバックエンドプロセッサ（Back-End Processor、ＢＥＰ）回路１１２と、を備える。一実施形態では、ＦＥＰ回路１１０は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別個のＡＳＩＣ上に実装される。他の実施形態では、統合コントローラＡＳＩＣは、フロントエンド機能及びバックエンド機能の両方を組み合わせることができる。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のＡＳＩＣは、メモリコントローラ１０２がチップ上のシステム（「System on a Chip、ＳｏＣ」）として製造されるように、同一の半導体上に実装される。ＦＥＰ回路１１０及びＢＥＰ回路１１２は両方とも、自身のプロセッサを含む。一実施形態では、ＦＥＰ回路１１０及びＢＥＰ回路１１２は、ＦＥＰ回路１１０がマスターであり各ＢＥＰ回路１１２がスレーブである、マスタースレーブ構成として機能する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行する、フラッシュ変換層（Flash Translation Layer、ＦＴＬ）又はメディア管理層（Media Management Layer、ＭＭＬ）を実装する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求時にメモリパッケージ／ダイ内のメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し、消去、及びプログラミングプロセスを実行することができる。更に、ＢＥＰ回路１１２は、バッファ管理、ＦＥＰ回路１１０が必要とする特定の電圧レベルの設定、エラー訂正（error correction、ＥＣＣ）、メモリパッケージへのトグルモードインターフェースの制御などを行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それ自体のメモリパッケージの組を担当する。
【0043】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、メモリコントローラ１０２は、１つ以上の不揮発性メモリダイに接続されている。一実施形態では、メモリパッケージは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ又はＲＲＡＭなど）又は相変化メモリ（phase change memory、ＰＣＭ）に基づくストレージクラスメモリ（storage class memory、ＳＣＭ）などのタイプのメモリを含むことができる。一実施形態では、メモリコントローラ１０２は、メモリパッケージ１０４内のクロスポイントアレイ内のメモリセルへのアクセスを提供する。
【0044】
メモリコントローラ１０２は、例えば、ＣＸＬ（Compute Express Link）などのプロトコルを実装するインターフェース１３０を介してホストシステム１２０と通信する。メモリシステム１００と協働するために、ホストシステム１２０は、バス１２８に沿って接続されたホストプロセッサ１２２と、ホストメモリ１２４と、ＰＣＩｅインターフェース１２６とを含む。ホストメモリ１２４は、ホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、不揮発性メモリ、又は別の種類のストレージであり得きる。ホスト１２０は、メモリシステム１００の外部にあり、メモリシステム１００とは別個である。一実施形態では、メモリシステム１００はホストシステム１２０内に埋め込まれる。ホストプロセッサ１２２及びホストメモリ１２４の組み合わせは、本明細書ではメモリシステムと称され得る。
【0045】
図２は、ＦＥＰ回路１１０の一実施形態のブロック図である。図２は、ホストシステム１２０と通信するＰＣＩｅインターフェース１５０と、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２とを示す。ホストプロセッサ１５２は、実装に好適な、当該技術分野において既知の任意のタイプのプロセッサであり得る。ホストプロセッサ１５２は、ネットワークオンチップ（network-on-chip、ＮＯＣ）１５４と通信している。ＮＯＣは、典型的にはＳｏＣ内のコア間の、集積回路上の通信サブシステムである。ＮＯＣは、同期及び非同期クロックドメインにまたがるか、又はロックされていない非同期論理を使用することができる。ＮＯＣ技術は、ネットワーキング理論及び方法をオンチップ通信に適用し、従来のバス及びクロスバー相互接続に顕著な改善をもたらす。ＮＯＣは、他の設計と比較して、ＳｏＣのスケーラビリティ及び複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤ及びリンクは、多くの信号によって共有される。ＮＯＣ内のすべてのリンクが異なるデータパケット上で同時に動作することができるため、高レベルの並列性が達成される。したがって、統合サブシステムの複雑性が増大し続けると、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号ワイヤ、共有バス、又はブリッジを有するセグメント化バス）と比較して、向上した性能（スループットなど）及びスケーラビリティをもたらす。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭコントローラ１６２はＮＯＣ１５４に接続され、これと通信している。ＤＲＡＭコントローラ１６２は、ＤＲＡＭ（例えば、図１のＤＲＡＭ１０６）を動作させこれと通信するために使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。一実施形態では、ＭＲＡＭ（例えば、図１のＭＲＡＭ１０６）を動作させこれと通信するために使用されるＭＲＡＭコントローラがある。一実施形態では、ＲｅＲＡＭ（例えば、図１のＲｅＲＡＭ１０６）を動作させこれと通信するために使用されるＭＲＡＭコントローラがある。メモリプロセッサ１５６は、ＦＥＰ回路を動作させ、様々なメモリ動作を実行するために使用される。また、ＮＯＣと通信するのは、２つのＰＣＩｅインターフェース１６４、１６６である。図２の実施形態では、ＳＳＤコントローラは、２つのＢＥＰ回路１１２を含む。したがって、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２のうちの１つと通信する。他の実施形態では、２つより多い又は少ないＢＥＰ回路１１２が存在し得る。したがって、３つ以上のＰＣＩｅインターフェースが存在し得る。
【0046】
ＦＥＰ回路１１０はまた、メモリ管理（例えば、ガベージコレクション、ウェアレベリング、負荷バランシングなど）、論理アドレスから物理アドレスへのアドレス変換、ホストとの通信、ＤＲＡＭ（ローカル揮発性メモリ）の管理、及びＳＳＤ（又は他の不揮発性記憶システム）の全体動作の管理を実行するメディア管理層（ＭＭＬ）１５８を含むことができる。メディア管理層ＭＭＬ１５８は、メモリエラー、及びホストとのインターフェースを処理することができるメモリ管理の一部として統合することができる。具体的には、ＭＭＬは、ＦＥＰ回路１１０内のモジュールであってもよく、メモリ管理の内部を担当してもよい。具体的には、ＭＭＬ１５８は、ホストからの書き込みをダイのメモリ構造（例えば、以下の図５Ａ及び図５Ｂの５０２）への書き込みに変換するメモリデバイスファームウェア内のアルゴリズムを含んでよい。ＭＭＬ１５８は、１）メモリの耐久性が限られている場合があること、２）メモリ構造がページの倍数単位でのみ書き込むことができること、及び／又は３）メモリ構造はブロックとして消去されない限り書き込むことができないことを理由に必要とされ得る。ＭＭＬ１５８は、ホストにとって可視でない可能性がある、メモリ構造のこれらの潜在的制約を理解する。したがって、ＭＭＬ１５８は、ホストからの書き込みをメモリ構造内への書き込みに変換しようと試みる。
【0047】
図３は、ＢＥＰ回路１１２の一実施形態のブロック図である。図３は、ＦＥＰ回路１１０と通信する（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）ためのＰＣＩｅインターフェース２００を示す。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信している。一実施形態では、２つのＮＯＣを、１つの大きなＮＯＣに組み合わせることができる。各ＮＯＣ（２０２／２０４）は、ＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、ＳＲＡＭ（２３０／２６０）、バッファ（２３２／２６２）、プロセッサ（２２０／２５０）、及びデータ経路コントローラ（２２２／２５２）に接続される。ＥＣＣエンジン２２６／２５６は、当該技術分野において既知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、データをＸＯＲ演算するために使用され、その結果、データは、プログラミングエラーがある場合に復元することができる方法で組み合わされ、記憶され得る。データ経路コントローラ２２２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続される。したがって、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加のチャネルのためのインターフェース２５８と関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルのそれぞれについて、１つのスケジューラ、バッファ、及びＴＭインターフェースが存在する。プロセッサは、当該技術分野において既知の任意の標準的プロセッサであり得る。データ経路コントローラ２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他のタイプのコントローラであり得る。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用ハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実装され得る。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
【0048】
図４は、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ２９２を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェースと通信するためのトグルモードインターフェース２９６に接続する（例えば、図３を参照）。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小型コントローラを含むことができる。メモリパッケージは、１つ以上のメモリダイを有することができる。一実施形態では、各メモリパッケージは、８つ又は１６個のメモリダイを含むが、他の数のメモリダイもまた実装することができる。本明細書に記載の技術は、特定の数のメモリダイに限定されない。
【0049】
図５Ａは、本明細書に記載された技術を実装することができるメモリダイ２９２の一例を示すブロック図である。メモリダイ２９２は、以下に記載するメモリセルのうちのいずれかを含むことができるメモリアレイ５０２を含む。メモリアレイ５０２のアレイ分界線は、行として編成されたワード線の様々な層、及び列として編成されたビット線の様々な層を含む。しかしながら、他の配向もまた、実装することができる。メモリダイ２９２は、行制御回路５２０を含み、その出力５０８は、メモリアレイ５０２のそれぞれのワード線に接続されている。行制御回路５２０は、Ｍ行アドレス信号のグループ、及びシステム制御ロジック５６０からの１つ以上の様々な制御信号を受信し、典型的には、行デコーダ５２２、アレイ終端ドライバ５２４、及びブロック選択回路５２６のような回路を、読み出し動作及び書き込み動作の両方に対して含むことができる。行制御回路５２０はまた、読み出し／書き込み回路を含んでもよい。一実施形態では、行制御回路５２０は、各々がメモリアレイ５０２のワード線の状態（例えば、電圧）を感知するための回路を含むセンス増幅器５２８を有する。一実施形態では、ワード線電圧を感知することによって、クロスポイントアレイ内のメモリセルの状態が決定される。メモリダイ２９２はまた、列制御回路５１０も含み、その入力／出力５０６は、メモリアレイ５０２のそれぞれのビット線に接続されている。アレイ５０２に対して単一のブロックのみが示されているが、メモリダイは、個別にアクセスすることができる複数のアレイ又は「タイル」を含むことができる。列制御回路５１０は、Ｎ列アドレス信号のグループ、及びシステム制御ロジック５６０からの１つ以上の様々な制御信号を受信し、典型的には、列デコーダ５１２、アレイ終端受信器又はドライバ５１４、ブロック選択回路５１６、並びに読み出し／書き込み回路及びＩ／Ｏマルチプレクサなどの回路を含むことができる。
【0050】
システム制御ロジック５６０は、ホストシステムからのデータ及び命令を受信し、ホストシステムに出力データ及びステータスを提供する。他の実施形態では、システム制御ロジック５６０は、別個のコントローラ回路からデータ及び命令を受信し、出力データをそのコントローラ回路に提供し、コントローラ回路がホストシステムと通信する。いくつかの実施形態では、システム制御ロジック５６０は、メモリ動作のダイレベル制御を提供するステートマシン５６２を含むことができる。一実施形態では、ステートマシン５６２は、ソフトウェアによってプログラム可能である。他の実施形態では、ステートマシン５６２は、ソフトウェアを使用せず、ハードウェア（例えば電気回路）内に完全に実装される。別の実施形態では、ステートマシン５６２は、マイクロコントローラ又はマイクロプロセッサによって置き換えられる。システム制御ロジック５６０はまた、メモリ動作中にメモリ５０２の行及び列に供給される電力及び電圧を制御する電力制御モジュール５６４を含むことができ、調整電圧を生成するためのチャージポンプ及びレギュレータ回路を含むことができる。システム制御ロジック５６０は、メモリアレイ５０２を動作させるためのパラメータを記憶するために使用され得る記憶装置５６６を含む。
【0051】
コマンド及びデータは、メモリコントローラインターフェース５６８（「通信インターフェース」とも呼ばれる）を介してメモリコントローラ１０２とメモリダイ２９２との間で転送される。メモリコントローラインターフェース５６８は、メモリコントローラ１０２と通信するための電気的インターフェースである。メモリコントローラインターフェース５６８の例は、トグルモードインターフェースを含む。他のＩ／Ｏインターフェースも使用され得る。例えば、メモリコントローラインターフェース５６８は、メモリコントローラ１０２用のメモリインターフェース２２８／２５８のトグルモードインターフェースに接続するトグルモードインターフェースを実装してもよい。一実施形態では、メモリコントローラインターフェース５６８は、コントローラ１０２に接続する１組の入力ピン及び／又は出力（Ｉ／Ｏ）ピンを含む。別の実施形態では、インターフェースは、ＤＤＲ５若しくはＬＰＤＤＲ５などのＪＥＤＥＣ標準のＤＤＲｎ若しくはＬＰＤＤＲｎ、又はより小さいページ及び／若しくは緩和タイミングを有するそのサブセットである。
【0052】
いくつかの実施形態では、システム制御ロジック５６０を含むメモリダイ２９２の素子のすべては、単一ダイの一部として形成され得る。他の実施形態では、システム制御ロジック５６０の一部又はすべては、異なるダイ上に形成され得る。
【0053】
一実施形態では、メモリ構造５０２は、ウェハなどの単一の基板上に複数のメモリレベルが形成される不揮発性メモリセルの三次元メモリアレイを含む。メモリ構造は、シリコン（又は他の種類の）基板上に配置された活性エリアを有するメモリセルの１つ以上の物理的レベルに、モノリシックに形成される任意の種類の不揮発性メモリを含み得る。別の実施形態では、メモリ構造５０２は、不揮発性メモリセルの二次元メモリアレイを含む。
【0054】
メモリ構造５０２に含まれるメモリアレイアーキテクチャ又はメモリセルの正確な種類は、上記の例に限定されない。多くの異なる種類のメモリアレイアーキテクチャ又はメモリ技術を使用して、メモリ構造３２６を形成することができる。本明細書で提案される新たに特許請求される実施形態の目的には、特定の不揮発性メモリ技術は必要とされない。メモリ構造５０２のメモリセルに適した技術の他の例として、ＲｅＲＡＭメモリ（抵抗ランダムアクセスメモリ）、磁気抵抗メモリ（例えば、ＭＲＡＭ、スピントランスファートルクＭＲＡＭ、スピン軌道トルクＭＲＡＭ）、ＦｅＲＡＭ、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造５０２のメモリセルアーキテクチャに適した技術の例として、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層型二次元アレイ、垂直ビット線アレイなどが挙げられる。
【0055】
ＲｅＲＡＭクロスポイントメモリの一例として、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイに配置された可逆抵抗切替素子が挙げられる。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含み得る。導電性ブリッジメモリ素子はまた、プログラム可能なメタライゼーションセルと呼ばれ得る。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質薄膜を有する、２つの固体金属電極を含んでもよく、一方は、比較的不活性であり（例えば、タングステン）、他方は、電気化学的に活性である（例えば、銀又は銅）。温度が上昇すると、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に対して広範囲のプログラミング閾値を有し得る。
【0056】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、磁気記憶素子を用いてデータを記憶する。素子は、薄い絶縁層によって分離された、各々が磁化を保持することができる２つの強磁性層から形成される。電界制御型ＭＲＡＭでは、２つの層のうちの１つは、特定の極性に設定された永久磁石である。他方の層の磁化は、メモリを記憶するために外場の磁化と一致するように変更することができる。他のタイプのＭＲＡＭセルでも可能である。メモリデバイスは、ＭＲＡＭセルのグリッドから構築され得る。プログラミングのための一実施形態では、各メモリセルは、互いに直角に、セルに平行に、一方はセルの上に、かつ一方はセルの下に配置された１対の書き込み線の間にある。一部のＭＲＡＭセルでは、電流がそれらを通過すると、誘導磁場が生成される。ＭＲＡＭベースのメモリ実施形態について、以下でより詳細に論じる。
【0057】
相変化メモリ（ＰＣＭ）は、カルコゲナイドガラスのユニークな挙動を利用する。一実施形態は、レーザパルス（又は別の光源からの光パルス）でゲルマニウム原子の配位状態を単純に変化させることによって、非熱的相変化を達成するために、ＧｅＴｅ－Ｓｂ２Ｔｅ３超格子を使用する。メモリセルは、ＰＣＭ材料の配位を変化させたり、又はアモルファス状態と結晶状態との間でそれを切り替えたりすることができる電流パルスによってプログラムされる。本書では「パルス」の使用には方形パルスを必要としないが、（連続的又は非連続的な）音の振動若しくはバースト、電流、電圧光、又はその他の波を含む。また、書き込みのために強制的に流される電流は、例えば、ピーク値まで急速に駆動され、次いで、例えば、５００ｎｓのエッジ率で直線的にランプ状に下げることができる。そのようなピーク電流を強制的に流すことは、ワード線又はビット線に沿ったメモリセルの位置によって異なるゾーン化された電圧準拠によって制限され得る。
【0058】
当業者であれば、本明細書に記載されるこの技術は単一の特定のメモリ構造、メモリ構築又は材料組成に限定されず、本明細書に記載され、当業者によって理解されるように、技術の趣旨及び範囲内で、多くの関連するメモリ構造をカバーすることを、理解するであろう。
【0059】
図５Ａの素子は、メモリ構造５０２及び他の素子のすべてを含む周辺回路の２つの部分にグループ化することができる。メモリ回路の重要な特性はその容量であり、その容量は、メモリ構造５０２に与えられるメモリダイ２９２の面積を増加させることによって増加され得る。しかし、これにより、周辺回路に利用可能なメモリダイの面積が減少する。これは、これらの周辺素子に非常に厳しい制限を課す可能性がある。例えば、利用可能なエリア内にセンス増幅器回路を収める必要性は、センス増幅器設計アーキテクチャに対する著しい制限となり得る。システム制御ロジック５６０に関して、エリアの利用可能性の減少は、オンチップで実装することができる利用可能な機能を制限する可能性がある。その結果、メモリダイ２９２の設計における基本的なトレードオフは、メモリ構造５０２に当てられる面積の量、及び周辺回路に当てられる面積の量である。そのようなトレードオフは、ワード線及びビット線上の駆動回路間のメモリのより大きなｘ－ｙアレイを使用することで、より多くのＩＲ降下をもたらし得、これは、ワード線及びビット線に沿ったメモリセル位置による電圧限界の使用及び電圧準拠のゾーン化からより多くの利益を得ることができる。
【0060】
メモリ構造５０２及び周辺回路がしばしば対立する別のエリアは、これらの領域の形成に関与するプロセスに含まれるが、これは、これらの領域が異なるプロセス技術を含むことが多く、単一のダイに異なる技術を有することのトレードオフであるためである。例えば、このようなセンス増幅器回路、チャージポンプ、ステートマシン内の論理素子、及びシステム制御ロジック５６０内の他の周辺回路は、ＰＭＯＳデバイスを使用することが多い。場合によっては、メモリ構造は、ＣＭＯＳデバイスに基づくこととなる。ＣＭＯＳダイを製造するためのプロセス動作は、多くの態様において、ＮＭＯＳ技術に関して最適化されたプロセス動作とは異なる。
【0061】
これらの制限を改善するために、以下に記載される実施形態は、図５Ａの素子を別個に形成されたダイ上に分離することができ、その後、ダイは互いに接合される。図５Ｂは、メモリ構造ダイ５８０及び制御ダイ５９０を有する集積メモリアセンブリ５７０を示す。メモリ構造５０２は、メモリ構造ダイ５８０上に形成され、１つ以上の制御回路を含む周辺回路素子の一部又は全部が、制御ダイ５９０上に形成される。例えば、メモリ構造ダイ５８０は、ＭＲＡＭメモリ、ＰＣＭメモリ、ＲｅＲＡＭメモリ、又は他のメモリタイプのメモリセルのアレイなどのメモリ素子のみから形成され得る。周辺回路の一部又は全部は、デコーダ及びセンス増幅器などの素子を含む場合であっても、その後、制御ダイに移され得る。これにより、半導体ダイの各々をその技術に従って個別に最適化することが可能になる。これにより、周辺素子のためのより多くの空間が可能になり、これで、メモリセルアレイを保持する同じダイのマージンに制限されていたならば容易に組み込むことができなかった、追加の機能を組み込むことができる。次いで、２つのダイは、接合されたマルチダイ集積メモリアセンブリ内で一緒に結合することができ、一方のダイ上のアレイは、他方のダイ上の周辺素子に接続されている。以下では、１つのメモリダイ及び１つの制御ダイの集積メモリアセンブリに焦点を当てるが、他の実施形態は、例えば２つのメモリダイ及び１つの制御ダイなどの追加のダイを使用することができる。
【0062】
図５Ａの５０２と同様に、図５Ｂのメモリダイ５８０は、複数の独立してアクセス可能なアレイ又は「タイル」を含むことができる。システム制御ロジック５６０、行制御回路５２０、及び列制御回路５１０は、制御ダイ５９０内に配置される。いくつかの実施形態では、列制御回路５１０のすべて又は一部、及び行制御回路５２０のすべて又は一部は、メモリ構造ダイ５８０上に配置される。いくつかの実施形態では、システム制御ロジック５６０内の回路の一部は、メモリ構造ダイ５８０上に配置される。
【0063】
図５Ｂは、電気経路５９２を通してメモリ構造ダイ５８０上のメモリ構造５０２に結合された制御ダイ５９０上の列制御回路５１０を示す。例えば、電気経路５９２は、列デコーダ５１２、ドライバ回路５１４、及びブロック選択部５１６とメモリ構造５０２のビット線との間の電気的接続を提供し得る。電気経路は、制御ダイ５９０内の列制御回路５１０から、メモリ構造５０２のビット線に接続されているメモリ構造ダイ５８０の対応するパッドに接合されている制御ダイ５９０上のパッドを通って延びてもよい。メモリ構造５０２の各ビット線は、列制御回路５１０に接続する１対のボンドパッドを含む電気経路５９２内に対応する電気経路を有してもよい。同様に、行デコーダ５２２、アレイドライバ５２４、ブロック選択部５２６、及びセンス増幅器５２８を含む行制御回路５２０は、電気経路５９４を通してメモリ構造５０２に結合される。電気経路５９４の各々は、例えば、ワード線に対応し得る。更に、制御ダイ５９０とメモリダイ５８０との間に追加の電気経路が設けられてもよい。
【0064】
本文書の目的のために、「制御回路」という語句は、コントローラ１０２、システム制御ロジック５６０、列制御回路５１０、行制御回路５２０、マイクロコントローラ、ステートマシン、ホストプロセッサ１２２、及び／又は他の制御回路、又は不揮発性メモリを制御するために使用される他の類似回路のうちの１つ以上を含むことができる。制御回路は、ハードウェアのみ、又はハードウェアとソフトウェア（ファームウェアを含む）との組み合わせを含むことができる。例えば、本明細書に記載する機能を実行するためにファームウェアによってプログラムされたコントローラは、制御回路の一例である。制御回路は、プロセッサ、ＦＧＡ、ＡＳＩＣ、集積回路、又は他の種類の回路を含むことができる。そのような制御回路は、電源などの一定の電圧へ駆動するトランジスタ（ゲートから電源へ）を通したノードの接続による直接駆動などのドライバを含み得る。そのような制御回路は、経路上のトランジスタを部分的にオンにするところの電流源ドライバを含み、読み出し電流、又は書き込み順方向電流若しくは書き込み逆方向電流などの一定量の電流を制限する電流ミラーで制御され得る。
【0065】
本明細書の目的のために、「装置」という用語は、ホストシステム１２０、ホストプロセッサ１２２及びホストメモリ１２４の組み合わせ、メモリシステム１００、メモリコントローラ１０２、メモリコントローラ１０２とローカルメモリ１０６との組み合わせ、メモリパッケージ１０４、集積メモリアセンブリ５７０、及び／又は制御ダイ５９０の１つ以上を含むことができるが、これらに限定されない。
【0066】
以下の説明では、図５Ａ及び図５Ｂのメモリアレイ５０２は、クロスポイントアーキテクチャの文脈で論じられる。クロスポイントアーキテクチャでは、下にある基板に対して第１の方向に走る、ワード線などの導電線又はワイヤの第１のセットと、下にある基板に対して第２の方向に走る、ビット線などの導電線又はワイヤの第２のセットと、を含む。メモリセルは、ワード線とビット線との交点に配置される。これらのクロスポイントにおけるメモリセルは、上述のものを含むいくつかの技術のいずれかに従って形成することができる。以下の説明では、主に選択可能なメモリビットを構成するために、オボニック閾値スイッチ（ＯＴＳ）などのセレクタと各々直列に配置されたＭＲＡＭメモリセルを用いたクロスポイントアーキテクチャに基づく実施形態に焦点を当てる。
【0067】
いくつかの実施形態では、集積メモリアセンブリ５７０内に、２つ以上の制御ダイ５９０及び２つ以上のメモリ構造ダイ５８０が存在する。いくつかの実施形態では、集積メモリアセンブリ５７０は、複数の制御ダイ５９０及び複数のメモリ構造ダイ５８０のスタックを含む。図６Ａは、基板６０２上に積層された集積メモリアセンブリ５７０（例えば、制御ダイ５９０及びメモリ構造ダイ５８０を備えたスタック）の実施形態の側面図を示す。集積メモリアセンブリ５７０は、３つの制御ダイ５９０及び３つのメモリ構造ダイ５８０を有する。いくつかの実施形態では、３つより多いメモリ構造ダイ５８０及び３つより多い制御ダイ５９０が存在する。
【0068】
各制御ダイ５９０は、メモリ構造ダイ５８０のうちの少なくとも１つに固定（例えば、結合）される。各制御ダイ５９０は、制御ダイ５９０の主面上に、いくつかのボンドパッド６７４を有する。各メモリ構造ダイ５８０は、メモリ構造ダイ５８０の主面上にいくつかのボンドパッド６７０を有する。ボンドパッド対６７０／６７４があることに留意されたい。一実施形態では、ボンドパッド６７０のパターンは、ボンドパッド６７４のパターンと一致する。一部の実施形態では、ボンドパッド６７０及び／又は６７４は、フリップチップボンドパッドである。このため、ボンドパッド６７０、６７４は、メモリダイ５８０を制御ダイ５９０に電気的及び物理的に結合する。また、ボンドパッド６７０、６７４は、メモリダイ５８０と制御ダイ５９０との間の内部信号転送を可能にする。したがって、メモリダイ５８０及び制御ダイ５９０は、ボンドパッドによって一緒に接合される。
【0069】
ボンドパッド６７０、６７４は、例えば、銅、アルミニウム、及びこれらの合金から形成されてもよい。ボンドパッド６７０、６７４と主面との間にライナー６４８が存在してもよい。ライナーは、例えば、チタン／窒化チタンスタックで形成されてもよい。ボンドパッド６７０、６７４及びライナーは、蒸着及び／又はめっき技術によって適用されてもよい。ボンドパッド及びライナーは合わせて７２０ｎｍの厚さを有してもよいが、更なる実施形態では、この厚さはより大きくても小さくてもよい。
【0070】
ボンドパッドは、内部信号転送を可能にする。本明細書では、「内部信号転送」は、制御ダイ５９０とメモリダイ５８０との間の信号転送を意味する。内部信号転送は、制御ダイ５９０上の回路がメモリダイ５８０内のメモリ動作を制御することを可能にする。したがって、ボンドパッド６７０、６７４は、メモリ動作信号転送のために使用され得る。本明細書では、「メモリ動作信号転送」は、メモリダイ５８０内のメモリ動作に関係する任意の信号を指す。メモリ動作信号転送は、電圧を提供すること、電流を提供すること、電圧を受け取ること、電流を受け取ること、電圧を感知すること、及び／又は電流を感知することを含み得るが、これらに限定されない。
【0071】
図６Ａに示されるものよりも多くのより多くのボンドパッドが存在し得る。一緒に結合された２つのダイ５８０、５９０の間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層６４８で充填される。この固定層６４８は、ダイ５８０、５９０間の電気的接続を保護し、更にダイを一緒に固定する。様々な材料を固定層６４８として使用し得るが、実施形態では、Ｃａｌｉｆｏｒｎｉａ，ＵＳＡにオフィスを構えるＨｅｎｋｅｌ Ｃｏｒｐ．のＨｙｓｏｌエポキシ樹脂とし得る。
【0072】
集積メモリアセンブリ５７０は、例えば、ステップオフセットで積層され得、各レベルのボンドパッドは、被覆されておらず、上からアクセス可能である。ボンドパッドに接続されたワイヤボンド６０６は、制御ダイ５９０を基板６０２に接続する。いくつかのこのようなワイヤボンドは、各制御ダイ５９０の全幅にわたって（すなわち、図６Ａのページ内に）形成され得る。
【0073】
シリコンビア（through silicon via、ＴＳＶ）６１２を通じたメモリ構造ダイを使用して、メモリ構造ダイ５８０を通じて信号をルーティングし得る。シリコンビア（ＴＳＶ）６１４を通じた制御ダイを使用して、制御ダイ５９０を通して信号をルーティングし得る。ＴＳＶ６１２、６１４は、半導体ダイ５８０、５９０内の集積回路の形成前、形成中、又は形成後に形成されてもよい。ＴＳＶは、ウェハを貫通する孔をエッチングすることによって形成されてもよい。次いで、孔は、金属拡散に対するバリアで裏打ちされてもよい。バリア層は、次にシード層で裏打ちされてもよく、シード層は、銅などの導電体でめっきされてもよいが、アルミニウム、スズ、ニッケル、金、ドープポリシリコン、及びこれらの合金又は組み合わせなどの他の好適な材料を使用することができる。
【0074】
はんだボール６０８は、任意選択的に、基板６０２の下面上のコンタクトパッド６１０に固着され得る。はんだボール６０８は、集積メモリアセンブリ５７０をプリント回路基板などのホストデバイスに電気的及び機械的に結合するために使用され得る。集積メモリアセンブリ５７０がＬＧＡパッケージとして使用される場合、はんだボール６０８は省略され得る。はんだボール６０８は、集積メモリアセンブリ５７０とメモリコントローラ１０２の間のインターフェースの一部を形成し得る。
【0075】
図６Ｂは、基板６０２上に積層された集積メモリアセンブリ５７０の実施形態の側面図を示す。集積メモリアセンブリ５７０は、３つの制御ダイ５９０及び３つのメモリ構造ダイ５８０を有する。いくつかの実施形態では、３つよりも多いメモリ構造ダイ５８０及び３つよりも多い制御ダイ５９０が存在する。この実施例では、各制御ダイ５９０は、少なくとも１つのメモリ構造ダイ５８０に結合されている。任意選択的に、制御ダイ５９０は、２つのメモリ構造ダイ５８０に結合され得る。
【0076】
ボンドパッド６７０、６７４の一部が示されている。更に多くのボンドパッドが存在し得る。一緒に結合された２つのダイ５８０、５９０の間の空間は、エポキシ又は他の樹脂若しくはポリマーから形成され得る固体層６４８で充填される。図６Ａの実施例とは対照的に、図６Ｂの集積メモリアセンブリ５７０は、ステップオフセットを有していない。シリコンビア（ＴＳＶ）６１２を通じたメモリ構造ダイを使用して、メモリ構造ダイ５８０を通じて信号をルーティングし得る。シリコンビア（ＴＳＶ）６１４を通じた制御ダイを使用して、制御ダイ５９０を通して信号をルーティングし得る。
【0077】
はんだボール６０８は、任意選択的に、基板６０２の下面上のコンタクトパッド６１０に固着され得る。はんだボール６０８は、集積メモリアセンブリ５７０をプリント回路基板などのホストデバイスに電気的及び機械的に結合するために使用され得る。集積メモリアセンブリ５７０がＬＧＡパッケージとして使用される場合、はんだボール６０８は省略され得る。
【0078】
上で簡潔に考察されるように、制御ダイ５９０及びメモリ構造ダイ５８０は、一緒に接合されてもよい。各ダイ５８０、５９０上のボンドパッドを使用して、２つのダイを一緒に接合することができる。一部の実施形態では、ボンドパッドは、はんだ又は他の追加材料なしで、いわゆるＣｕ～Ｃｕ接合プロセスにおいて互いに直接接合される。Ｃｕ～Ｃｕ接合プロセスでは、ボンドパッドは、高度に平坦であるように制御され、周囲の微粒子がほとんどない高度に制御された環境で形成され、微粒子は、そうしないと、ボンドパッド上に沈降し、密接な接合を妨げる可能性がある。このような適切に制御された条件下で、ボンドパッドは、互いに位置合わせされ、互いに押し付けられて、表面張力に基づいて相互接合を形成する。このような接合は室温で形成されてもよいが、熱が適用されてもよい。Ｃｕ～Ｃｕ接合を使用する実施形態では、ボンドパッドは、約６μｍ平方であり得、６μｍ～６μｍのピッチで互いに離間され得る。このプロセスは、本明細書ではＣｕ～Ｃｕ接合と称されるが、この用語はまた、ボンドパッドがＣｕ以外の材料で形成される場合にも適用され得る。
【0079】
ボンドパッドの面積が小さい場合、半導体ダイを一緒に接合することは困難となり得る。ボンドパッドのサイズ及びボンドパッド間ピッチは、ボンドパッドを含む半導体ダイの表面上にフィルム層を提供することによって、更に低減され得る。フィルム層は、ボンドパッドの周囲に設けられる。ダイが一緒になると、ボンドパッドは互いに接合し得、それぞれのダイ上のフィルム層が互いに接合し得る。このような接合技法は、ハイブリッド接合と称されることがある。ハイブリッド接合を使用する実施形態では、ボンドパッドは、約６μｍ平方であり得、１μｍ～６μｍのピッチで互いに離間され得る。いっそうより小さいサイズ及びピッチを有するボンドパッドを提供する接合技法が使用されてもよい。
【0080】
上述したように、一部の実施形態は、ダイ５８０、５９０の表面上にフィルムを含み得る。このようなフィルムが最初に提供されない場合、ダイ間の空間は、エポキシ又は他の樹脂若しくはポリマーでアンダーフィルされてもよい。アンダーフィル材料は液体として塗布されてもよく、それはその後固体層に固化する。このアンダーフィルステップは、ダイ５８０、５９０間の電気的接続を保護し、更にダイを一緒に固定する。様々な材料をアンダーフィル材料として使用し得るが、実施形態では、Ｃａｌｉｆｏｒｎｉａ，ＵＳＡにオフィスを構える、Ｈｅｎｋｅｌ Ｃｏｒｐ．のＨｙｓｏｌエポキシ樹脂であってもよい。
【0081】
図７Ａは、クロスポイントアーキテクチャを形成するメモリアレイの一部分の一実施形態の斜視図を示す。図７Ａのメモリアレイ５０２は、図５Ａ又は図５Ｂのメモリアレイ５０２の実装の一例であり、メモリダイ２９２又はメモリ構造ダイ５８０は、複数のそのようなアレイ構造を含むことができる。ビット線ＢＬ１～ＢＬ５は、ダイの下にある基板（図示せず）に対して第１の方向（ページ内に延びるものとして表される）に配置され、ワード線ＷＬ１～ＷＬ５は、第１の方向に垂直な第２の方向に配置される。図７Ａは、ワード線ＷＬ１～ＷＬ５及びＢＬ１～ＢＬ５が両方とも基板に対して水平方向に延び、一方で、それらうちの２つが７０１において示されているメモリセルが、メモリセルを通る電流（Ｉｃｅｌｌにおいて示されるような）が垂直方向に延びるように配向されている水平クロスポイント構造の例である。図７Ｄに関して以下に説明するような、メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。
【0082】
図７Ａに示すように、メモリアレイ５０２は、複数のメモリセル７０１を含む。メモリセル７０１は、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ、又はプログラム可能な抵抗を有する他の材料を使用して実装することができるような書き換え可能メモリセルを含んでもよい。以下の説明はＭＲＡＭメモリセルに焦点を当てているが、説明の大部分は、より一般的に適用することができる。第１のメモリレベルのメモリセル内の電流は、矢印Ｉｃｅｌｌによって示されるように上方に流れるものとして示されているが、電流は、以下でより詳細に説明するように、いずれの方向にも流れることができる。
【0083】
図７Ｂ及び図７Ｃは、図７Ａのクロスポイント構造の側面図及び上面図をそれぞれ示す図である。図７Ｂの側面図は、１つの下部ワイヤ、すなわちワード線ＷＬ１、及び上部ワイヤすなわちビット線ＢＬ１～ＢＬｎを示す。各上部ワイヤと下部ワイヤとの間のクロスポイントは、ＭＲＡＭメモリセル７０１であるが、ＰＣＭ、ＲｅＲＡＭ、ＦｅＲＡＭ、又は他の技術を使用することもできる。図７Ｃは、Ｍ本の下部ワイヤＷＬ１～ＷＬＭ及びＮ本の上部ワイヤＢＬ１～ＢＬＮのクロスポイント構造を示す上面図である。バイナリ実施形態では、各クロスポイントにおけるＭＲＡＭセルは、高低の２つの抵抗状態のうちの１つにプログラムすることができる。ＭＲＡＭメモリセル設計の実施形態及びそれらのプログラミングのための技術について、以下により詳細に説明する。いくつかの実施形態では、これらのワイヤのセットは、「タイル」として連続的に配列され、そのようなタイルが、ワード線（Word Line、ＷＬ）方向に隣接し、かつビット線方向に直交するように対になり、モジュールが作成され得る。そのようなモジュールは、２×２のタイルを組み合わせて４つのタイルを形成し、タイル間のＷＬドライバは、ＷＬが線のほぼ中央のドライバを横切って連続して走る「中央駆動」され得る。同様に、ＢＬドライバは、ＢＬ方向に対になり中央駆動されるタイル対の間に位置してもよく、それにより、ドライバ及びそのエリアは、一対のタイル間で共有される。４つのタイルを有するモジュールの一実施形態が図１２Ｂに示されており、以下で説明される。
【0084】
図７Ａのクロスポイントアレイは、ワード線及びビット線の１つの層を有する実施形態を示し、ＭＲＡＭ又は他のメモリセルは、２組の導電線の交差部に配置される。メモリダイの記憶密度を高めるために、そのようなメモリセル及び導電線の複数の層を形成することができる。２層の例を図７Ｄに示す。
【0085】
図７Ｄは、クロスポイントアーキテクチャを形成する２レベルメモリアレイの一部分の実施形態の斜視図を示す。図７Ａと同様に、図７Ｄは、ワード線ＷＬ１、１～ＷＬ１、４及びビット線ＢＬ１～ＢＬ５の第１の層のクロスポイントで接続されたアレイ５０２のメモリセル７０１の第１の層７１８を示す。メモリセル７２０の第２の層は、ビット線ＢＬ１～ＢＬ５の上、及びこれらのビット線とワード線ＷＬ２、１～ＷＬ２、４の第２の組との間に形成される。図７Ｄは、メモリセルの２つの層７１８及び７２０を示しているが、この構造は、ワード線及びビット線の追加の交互する層を通って上方に拡張することができる。実施形態に応じて、図７Ｄのアレイのワード線及びビット線は、各層内の電流がワード線層からビット線層に、又はその逆の方向に流れるように、読み出し又はプログラム動作のためにバイアスをかけられ得る。２つの層は、所与の動作のために各層において同じ方向の電流の流れを有するように、又は反対方向の電流の流れを有するように、正又は負の方向におけるドライバセレクションによって構築することができる。
【0086】
クロスポイントアーキテクチャの使用は、設置面積の小さいアレイを可能にし、そのようなアレイのいくつかを単一のダイ上に形成することができる。各クロスポイントにおいて形成されたメモリセルは、抵抗タイプのメモリセルであってもよく、データ値は、異なる抵抗レベルとして符号化される。実施形態に応じて、メモリセルは、低抵抗状態又は高抵抗状態のいずれか一方を有するバイナリ値であってもよく、又は低抵抗状態と高抵抗状態の中間の追加の抵抗を有することができるマルチレベルセル（multi-level cell、ＭＬＣ）であってもよい。本明細書に記載のクロスポイントアレイは、図４のメモリダイ２９２、図１のローカルメモリ１０６、及び／又は図１のホストメモリ１２４で使用することができる。抵抗タイプのメモリセルは、ＲｅＲＡＭ、ＰＣＭ、ＦｅＲＡＭ、又はＭＲＡＭなど、上記の技術の多くに従って形成することができる。以下の説明は、主に、バイナリ値ＭＲＡＭメモリセルを有するクロスポイントアーキテクチャを使用するメモリアレイの文脈で提示されるが、説明の多くはより一般的に適用することができる。
【0087】
図８は、ＭＲＡＭセルの構造の実施形態を示す。ＭＲＡＭセルは、下部電極８０１と、この例では酸化マグネシウム（magnesium oxide、ＭｇＯ）８０５の分離層又はトンネル層によって分離された１対の磁性層（基準層８０３及び自由層８０７）と、次いでスペーサ８０９によって自由層８０７から分離された上部電極８１１とを含む。別の実施形態では、基準層８０３及び自由層８０７の場所は、基準層８０３がＭｇＯ８０５の上で、自由層８０７がＭｇＯ８０５の下で切り替えられる。いくつかの実施形態では、下部電極８０１はワード線と呼ばれ、上部電極８１１はビット線と呼ばれる。他の実施形態では、下部電極８０１はビット線と呼ばれ、上部電極８１１はワード線と呼ばれる。メモリセルの状態は、基準層８０３及び自由層８０７の磁化の相対的な配向に基づいており、２つの層が同じ方向に磁化されている場合、メモリセルは平行（Ｐ）低抵抗状態（low resistance state、ＬＲＳ）であり、２つの層が反対の配向を有する場合、メモリセルは逆平行（anti-parallel、ＡＰ）高抵抗状態（high resistance state、ＨＲＳ）である。ＭＬＣの実施形態は、追加の中間状態を含む。基準層８０３の配向は固定され、図８の例では上向きに配向される。基準層８０３はまた、固定層又はピンド層としても知られている。
【0088】
データは、自由層８０７を同じ配向又は反対の配向のいずれかにプログラミングすることによってＭＲＡＭメモリセルに書き込まれる。ＭＲＡＭメモリセルのアレイは、それらの自由層のすべてが、そのそれらの基準層と同じである磁場配向を有する低抵抗状態に設定することにより、ＭＲＡＭメモリセルのすべてを初期状態又は消去状態に置くことができる。次いで、各メモリセルは、磁場を基準層８０３の反対側に反転させることによって、その自由層８０７を高抵抗状態にすることによって、メモリセルの各々を選択的にプログラミング（「書き込み」ともいう）。基準層８０３は、自由層８０７をプログラミングする際にその配向を維持するように形成される。基準層８０３は、合成反強磁性層及び追加の基準層を含む、より複雑な設計を有することができる。簡潔にするために、図及び説明は、これらの追加の層を省略し、セル内のトンネル磁気抵抗に主に関与する固定された磁性層にのみ焦点を当てる。
【0089】
図８の実施形態では、ＭＲＡＭセルにアクセスするために強制電流手法が使用される。強制電流手法は、ＭＲＡＭセルを読み出す、又は書き込むために使用され得る。強制電流手法では、アクセス電流（例えば、Ｉｒｅａｄ又はＩｗｒｉｔｅ）は、電流源８１３によって下部電極８０１を通して駆動される。電流源８１３は、下部電極８０１のドライバ回路の一部である。電圧（例えば、Ｖｓｅｌｅｃｔ）が上部電極８１１に提供される。アクセス電流は、第１の導電線（例えば、ワード線）の一部分を通って、選択されたメモリセルを通って、第２の導電線（例えば、ビット線）の一部分を通って駆動される。アクセス電流が流れる際に、第１の導電線と第２の導電線との間に電圧差がある。典型的には、導電線に沿っていくつかのＩＲ降下があるため、この電圧差は、導電線の場所に依存し得る。例えば、選択されたメモリセルが導電線に接続するところの電圧差は、典型的には導電線の端部間の電圧差とは異なる。本明細書では、「読み出し電流」（Ｉｒｅａｄ）及び「書き込み電流」（Ｉｗｒｉｔｅ）という用語は、ＭＲＡＭセルを通して駆動されるアクセス電流に関連して使用される。書き込み電流は、ＭＲＡＭセルの状態を変化させることとなる。一例として、約３０ｕＡの書き込み電流は、ＲＡ１０Ωμｍ２の臨界寸法（Critical Dimension、ＣＤ）が約２０ナノメートルのＭＲＡＭセルに使用され得る。読み出し電流は、３０ｎｓ以下の限られた時間であれば、書き込み電流の約半分でよい。ＭＲＡＭセルを通って一方向に流れる書き込み電流は、ＡＰ状態のＭＲＡＭセルをＡＰ状態からＰ状態に変更する。ＭＲＡＭセルを通って逆の方向に流れる書き込み電流は、Ｐ状態のＭＲＡＭセルをＰ状態からＡＰ状態に変更する。一般に、読み出し電流は、ＭＲＡＭセルの状態をＰ状態からＡＰ状態又はＡＰ状態からＰ状態に変化させないように十分に低く設定されることが好ましい。
【0090】
本明細書で定義されるように、アクセス電流は、正の大きさ（若しくは方向）又は負の大きさを有し得る。所与の点において第１の導電線（例えば、ワード線）を通して駆動される正の大きさのアクセス電流は、所与の点において第１の導電線を通して駆動される負の大きさのアクセス電流と反対方向に流れる。したがって、アクセス電流は、アクセス電流が正の大きさを有するものとして定義されるか、又は負の大きさを有するものとして定義されるかに応じて、いずれかの方向においてもＭＲＡＭセルを通って流れることができる。図８は、正の方向に流れる電流を示すが、電流は反対の（負の）方向に流れることも可能である。
【0091】
図１０Ａに関連して以下でより詳細に論じられるように、いくつかの実施形態では、読み出し電流は、ＡＰ２Ｐ方向、又は代替的にはＰ２ＡＰ方向に印加され得る。いくつかの実施形態では、ＭＲＡＭセルは、自己参照型読み出し（self-referenced-read、ＳＲＲ）を実行することによって読み出される。一実施形態では、ＳＲＲは、第１の読み出し（ＡＰ２Ｐ方向のＲｅａｄ１）、Ｐ状態への書き込み、及び第２の読み出し（ＡＰ２Ｐ方向のＲｅａｄ２）を有する。ＡＰ２Ｐ方向のＲｅａｄ１によるメモリセルの電圧レベルは、例えば、コンデンサ上に、又はアナログ・デジタル変換器や、例えば、Ｒｅａｄ２で使用されるまでＳＲＡＭなどのメモリに記憶されたビットにより、デジタルビットに変換することによって記憶される。（書き込み後の）ＡＰ２Ｐ方向のＲｅａｄ２に起因する感知された電圧レベルは、ＡＰ２Ｐ方向のＲｅａｄ１による電圧レベルと比較される。電圧レベルの十分な変化、例えば１００ｍＶ以上の変化は、ＭＲＡＭセルが元々ＡＰ状態であったことを示す。電圧の変化が１００ｍＶ未満である場合、ＭＲＡＭセルは元々Ｐ状態であった。代替的に、ＳＲＲは、第１の読み出し（Ｐ２ＡＰ方向のＲｅａｄ１）、ＡＰ状態への書き込み、及び第２の読み出し（Ｐ２ＡＰ方向のＲｅａｄ２）を有する。Ｐ２ＡＰ方向のＲｅａｄ１によるメモリセルの電圧レベルが記憶される。Ｐ２ＡＰ方向のＲｅａｄ２に起因する電圧レベルは、Ｐ２ＡＰ方向のＲｅａｄ１に起因する電圧レベルと比較される。電圧レベルの十分な変化は、ＭＲＡＭセルが元々Ｐ状態であったことを示す。いくつかの実施形態では、Ｒｅａｄ１及びＲｅａｄ２に同じ極性が使用され、Ｒｅａｄ１とＲｅａｄ２との間でセレクタを切り替えることを回避する。
【0092】
一実施形態では、ＭＲＡＭセルは、例えば、１５マイクロアンペア（μＡ）の電流を下部電極８０１へ通して駆動しながら、例えば０Ｖを上部電極８１１に印加することによって読み出される。この読み出し電流は、下部電極８０１から上部電極８１１に流れる。この読み出しは、Ｐ２ＡＰ方向のＲｅａｄ１又はＲｅａｄ２であり得ることに留意されたい。いくつかの実施形態では、データは、バイポーラ書き込み動作を使用してＭＲＡＭセルに書き込まれる。一実施形態では、ＭＲＡＭセルは、例えば、下部電極８０１を通して－３０μＡの書き込み電流を駆動しながら、例えば３Ｖを上部電極８１１に印加することによって、ＡＰ状態からＰ状態に書き込まれる。この書き込み電流は、上部電極８１１から下部電極８０１に流れる。一実施形態では、ＭＲＡＭセルは、例えば、下部電極８０１を通して３０μＡの電流を駆動しながら、例えば０Ｖを上部電極８１１に印加することによって、Ｐ状態からＡＰ状態に書き込まれる。この書き込み電流は、下部電極８０１から上部電極８１１に流れる。
【0093】
図８の手法の代替として、選択電圧を下部電極８０１に印加し、アクセス電流を上部電極８１１へ通して印加することができる。そのような一実施形態では、下部電極８０１に例えば３Ｖを印加し、上部電極８１１に例えば－１５μＡの読み出し電流を流すことにより、ＭＲＡＭセルを読み出す。この読み出し電流は、下部電極８０１から上部電極８１１に流れる。
【0094】
一実施形態では、ＭＲＡＭセルは、例えば、上部電極８１１を通して３０μＡの書き込み電流を駆動しながら、例えば－３Ｖを下部電極８０１に印加することによって、ＡＰ状態からＰ状態に書き込まれる。この電子電流は、下部電極８０１から上部電極８１１に流れる。一実施形態では、ＭＲＡＭセルは、例えば、上部電極８１１を通してー３０μＡの電流を駆動しながら、例えば０Ｖを下部電極８０１に印加することによって、Ｐ状態からＡＰ状態に書き込まれる。この電子電流は、上部電極８１１から下部電極８０１に流れる。
【0095】
図９は、クロスポイントアレイで実装され得るＭＲＡＭメモリセル設計の実施形態をより詳細に示す。クロスポイントアレイに置かれるとき、ＭＲＡＭメモリセルの上部電極及び下部電極は、アレイの上部ワイヤ及び下部ワイヤである。本明細書に示される実施形態では、下部電極はワード線９０１であり、上部電極はメモリセルのビット線９１１であるが、いくつかの実施形態では、これらを反転させることができる。ワード線９０１とビット線９１１との間には、基準層９０３及び自由層９０７があり、これらもＭｇＯバリア９０５によって分離されている。図９に示される実施形態では、ＭｇＯキャップ９０８はまた自由層９０７の上部にも形成され、導電性スペーサ９０９が、ビット線９１１とＭｇＯキャップ９０８との間に形成される。基準層９０３は、別の導電性スペーサ９０２によってワード線９０１から分離されている。メモリセル構造の両側にはライナー９２１及び９２３があり、これらは同じ構造の一部であり得るが、図９の断面では分離して見える。ライナー９２１、９２３の両側には、クロスポイント構造のそうしないと空である領域を充填するために使用される充填材料９２５、９２７の一部が示されている。
【0096】
自由層設計９０７に関して、実施形態は約１～２ｎｍ程度の厚さを有するＣｏＦｅ又はＣｏＦｅＢ合金を含み、Ｉｒ層は、ＭｇＯバリア９０５に近い自由層内に散在させることができ、自由層９０７は、Ｔａ、Ｗ、又はＭｏでドープ又は散在することができる。基準層９０３の実施形態は、Ｉｒ又はＲｕスペーサ９０２と結合されたＣｏＦｅＢ及びＣｏＰｔ多層の二重層を含み得る。ＭｇＯキャップ９０８は任意選択であるが、自由層９０７の異方性を高めるために使用することができる。導電性スペーサは、とりわけ、Ｔａ、Ｗ、Ｒｕ、ＣＮ、ＴｉＮ、及びＴａＮなどの導電性金属であり得る。
【0097】
以下の説明は、主に、垂直なスピントランスファートルクＭＲＡＭメモリセルに関して行われ、図８及び図９の自由層８０７／９０７は、自由層の平面に垂直な、切り替え可能な磁化方向を含む。スピントランスファートルク（spin transfer torque、「ＳＴＴ」）は、磁気トンネル接合内の磁気層（magnetic tunnel junction、ＭＪＴ）の配向が、スピン偏極電流を使用して変更され得る効果である。電荷キャリア（電子など）は、キャリアに固有のわずかな量の角運動量であるスピンとして知られる特性を有する。電流は、一般に、非偏極である（例えば、５０％のスピン上向き電子及び５０％のスピン下向き電子からなる）。スピン偏極電流は、どちらかのスピンの電子がより多い電流である（例えば、過半量のスピン上向き電子、又は過半量のスピン下向き電子）。電流を厚い磁気層（通常、基準層と呼ばれる）に流すことによって、スピン偏極電流が生成され得る。このスピン偏極電流が、第２の磁気層（自由層）に方向付けられた場合、角運動量は、この第２の磁気層に伝達され、第２の磁気層の磁化方向を変化させることができる。これは、スピントランスファートルクと呼ばれる。図１０Ａ及び図１０Ｂは、ＭＲＡＭメモリへのプログラム又は書き込みのためのスピントランスファートルクの使用を示す。スピントランスファートルク磁気ランダムアクセスメモリ（Spin transfer torque magnetic random access memory、ＳＴＴ ＭＲＡＭ）は、他のＭＲＡＭの変型例よりも消費電力が低く、スケーラビリティが良好であるという利点を有する。トグルＭＲＡＭなどの他のＭＲＡＭ実装と比較して、ＳＴＴ切替技術は、相対的に低い電力を必要とし、隣接するビットの乱れの問題を実質的に排除し、より高いメモリセル密度（ＭＲＡＭセルサイズの低減）のためのより良好なスケーリングを有する。後者の課題もまた、自由層磁化及び基準層磁化が、平面内ではなく、膜面に対して垂直に配向されているＳＴＴ ＭＲＡＭに有利である。
【0098】
ＳＴＴ現象が電子挙動に関してより容易に記載されるように、図１０Ａ及び図１０Ｂ、並びにそれらの説明が電子電流に関して与えられ、ここで、書き込み電流の方向は、電子流の方向として定義される。したがって、図１０Ａ及び図１０Ｂを参照して、用語「書き込み電流」は、電子電流を指す。電子は負に帯電しているので、電子電流は、従来定義された電流とは反対の方向になり、電子電流は、従来の電流の流れのようにより高い電圧レベルからより低い電圧レベルに流れるのではなく、より低い電圧レベルからより高い電圧レベルに流れる。
【0099】
図１０Ａ及び図１０Ｂは、ＳＴＴメカニズムを使用することによるＭＲＡＭメモリセルの書き込みを示し、基準層及び自由層両方の磁化が垂直方向にある、ＳＴＴ切替ＭＲＡＭメモリセル１０００の一例の簡略化された概略図を示す。メモリセル１０００は、上部強磁性層１０１０、下部強磁性層１０１２、及びそれら２つの強磁性層の間の絶縁層としてのトンネルバリア（tunnel barrier、ＴＢ）１０１４を含む磁気トンネル接合（ＭＴＪ）１００２を含む。この例では、上部強磁性層１０１０は、自由層ＦＬであり、その磁化方向は、切り替え可能である。下部強磁性層１０１２は、基準（又は固定）層ＲＬであり、その磁化方向は、切り替え不可能である。自由層１０１０内の磁化が基準層ＲＬ１０１２内の磁化に対して平行である場合、メモリセル１０００の両端間抵抗は、相対的に低い。自由層ＦＬ１０１０内の磁化が基準層ＲＬ１０１２内の磁化に対して逆平行である場合、メモリセル１０００の両端間抵抗は、相対的に高い。メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み出される。その際、メモリセル１０００に取り付けられた導電体１００６／１００８を利用してＭＲＡＭデータを読み出す。設計によって、平行及び逆平行の両方の構成は、静穏状態及び／又は読み取り動作中において（十分に低い読み取り電流で）安定した状態を保つ。
【0100】
基準層ＲＬ１０１２及び自由層ＦＬ１０１０の両方について、磁化方向は、垂直方向にある（すなわち、自由層によって画定された平面に対して垂直であり、基準層によって画定された平面に対して垂直である）。図１０Ａ及び図１０Ｂは、基準層ＲＬ１０１２の磁化方向を上向きとして示し、自由層ＦＬ１０１０の磁化方向を、これは平面に対して垂直である上向きと下向きとの間で切り替え可能であるものとして示している。
【0101】
一実施形態では、トンネルバリア１０１４は、酸化マグネシウム（ＭｇＯ）で作製されているが、他の材料もまた、使用され得る。自由層１０１０は、強磁性金属であり、その磁化方向を変化／切り替えを行う能力を所有する。Ｃｏ、Ｆｅなどの遷移金属、及びそれらの合金に基づく多層を使用して、自由層１０１０を形成することができる。一実施形態では、自由層１０１０は、コバルト、鉄、及びホウ素の合金を含む。基準層１０１２は、コバルト及び白金、並びに／又はコバルト及び鉄の合金の複数層を含む、多くの異なる種類の材料であり得る（ただし、これらに限定されない）。
【0102】
図１０Ａに描写されているように、ＭＲＡＭメモリセルビット値を「設定する」（すなわち、自由層の磁化方向を選択する）ために、電子電流１０５０が、導体１００８から導体１００６に印加される（したがって、電流は逆方向に流れる）。電子の負電荷により、電子電流１０５０を生成するために、上部導体１００６は、下部導体１００８よりも高い電圧レベルに置かれる。電子電流１０５０内の電子は、基準層１０１２が強磁性金属であるため、その電子が基準層１０１２を通過するとき、スピン偏極される。スピン偏極電子がトンネルバリア１０１４両端間をトンネルするとき、角運動量保存により、結果として、自由層１０１０及び基準層１０１２の両方にスピントランスファートルクを与えることができるが、このトルクは、基準層１０１２の磁化方向に影響を及ぼすには、（設計上）不十分である。対照的に、自由層１０１０の初期磁化配向が基準層１０１２に対して逆平行（ＡＰ）である場合、このスピントランスファートルクは、基準層１０１２の磁化配向に対して平行（Ｐ）になるように、自由層１０１０内の磁化配向を切り替えるには（設計によって）十分であり、これは逆平行－平行（ＡＰ２Ｐ）書き込みと呼ばれる。次いで、平行である磁化は、このような電子電流がオフになる前後では、安定したままの状態である。
【0103】
対照的に、自由層１０１０磁化及び基準層１０１２磁化が、初期に平行である場合、自由層１０１０の磁化方向は、前述の場合とは反対方向の電子電流の印加によって、基準層１０１２に対して逆平行になるように切り替えられ得る。例えば、電子電流１０５２は、図１０Ｂに示すように、より高い電圧レベルを下部導体１００８上に配置することによって、導体１００６から導体１００８に印加される。これは、Ｐ状態の自由層１０１０をＡＰ状態に書き込み、平行－逆平行（Ｐ２ＡＰ）書き込みと呼ばれる。したがって、同じＳＴＴ物理特性によって、自由層１０１０の磁化方法は、電子電流方向（極性）の賢明な選択によって、２つの安定した配向のうちのいずれかに、確定的に設定されることができる。
【0104】
メモリセル１０００内のデータ（「０」又は「１」）は、メモリセル１０００の抵抗を測定することによって読み取られ得る。低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表すが、入れ替わりの規則が発生することもある。読み出し電流は、導体１００８から導体１００６に、図１０Ａの１０５０について示されるように流れる（「ＡＰ２Ｐ方向」）電子電流を印加することによって、メモリセルの両端に（例えば、ＭＪＴ１００２の両端に）印加することができ、代替的に、電子電流は、導体１００６から導体１００８に、図１０Ｂの１０５２に示されるように流れる（「Ｐ２ＡＰ方向」）ように印加することができる。より良い理解のために、電子電流は、従来定義された電流とは反対方向に流れる。読み出し動作では、電子電流が高すぎると、メモリセルに記憶されたデータをディスターブし、その状態を変更する可能性がある。例えば、電子電流Ｒｅａｄ１が図１０ＢのＰ２ＡＰ方向を使用する場合、電流又は電圧レベルの高すぎると、Ｒｅａｄ１時のビット電圧が記憶される前に、低抵抗Ｐ状態の任意のメモリセルを高抵抗ＡＰ状態に切り替える可能性がある。その結果、ＭＲＡＭメモリセルはいずれの方向にも読み出すことができるが、様々な実施形態において、書き込み動作の方向性は一方の読み出し方向を他方よりも好ましいものとすることができる。例えば、所与の読み出し電流について、Ｐ２ＡＰ方向にＳＲＲを行う方が、エラー率が小さくなる場合がある。
【0105】
【0106】
図７Ａ～図７Ｄのアレイ構造内の選択されたメモリセルを読み出すか書き込むかにかかわらず、選択されたメモリセルに対応するビット線及びワード線は、図１０Ａ又は図１０Ｂに関して示されるように、選択されたメモリセルの両端に電圧を印加し、電子の流れを誘導するようにバイアスをかけられる。いくつかの実施形態では、ワード線の少なくとも一部分を通る電流を駆動することによってワード線がバイアスされることに留意されたい。これはまた、アレイの選択されていないメモリセルにわたっても電圧を印加し、選択されていないメモリセルに電流を誘導する可能性がある。この浪費された電力消費は、高抵抗状態及び低抵抗状態の両方に対して比較的高い抵抗レベルを有するようにメモリセルを設計することによってある程度軽減することができるが、これは依然として電流及び電力消費の増加をもたらし、メモリセル及びアレイの設計に更なる設計上の制約を課す。本明細書では、「選択されたメモリセル」とは、アクセス（例えば、読み出しアクセス、書き込みアクセス）のためにメモリセルが選択されることを意味する。「選択されていないメモリセル」とは、メモリセルがアクセスのために選択されないことを意味する。所与のプロセスでは、ＭＲＡＭの順方向書き込み対逆方向書き込みで、書き込み電流がほぼ同じになる場合もあれば、低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）への書き込みでは、約２０ｎｍ及びＲＡ１０Ωμｍ２のＣＤの場合は、約２０％多くの電流が必要となり得る。
【0107】
この望ましくない電流漏れに対処するための１つの手法は、セレクタ素子を各ＭＲＡＭメモリセル又は他の抵抗（例えば、ＲｅＲＡＭ、ＰＣＭ）メモリセルと直列に配置することである。例えば、図７Ａ～図７Ｄの各抵抗メモリセル素子と直列に選択トランジスタを配置し、それにより、メモリセル７０１が、ここでは選択トランジスタとプログラム可能な抵抗との複合体となるようにすることができる。しかしながら、選択トランジスタを使用することで、選択されたメモリセルの対応するトランジスタをオンにすることができる追加の制御線及びセルエリアの導入が必要となる。加えて、トランジスタは、多くの場合、抵抗メモリ素子と同じようにはスケーリングされないので、メモリアレイがより小さいサイズに変わるにつれて、トランジスタベースのセレクタの使用が制限要因となり得る。
【0108】
セレクタトランジスタへの代替的な手法は、プログラム可能な抵抗素子と直列である閾値切替セレクタの使用である。閾値スイッチングセレクタは、その閾値電圧よりも低い電圧にバイアスされると高い抵抗を有し（オフ又は非導通状態にある）、その閾値電圧よりも高い電圧にバイアスされると低い抵抗を有する（オン又は導通状態にある）。閾値切替セレクタは、その電流が保持電流未満であるＩｈｏｌｄに低下させられるか、又は電圧が保持電圧未満であるＶｈｏｌｄに低下させられるまで、オンのままである。これが起こると、閾値切替セレクタはオフ状態に戻る。したがって、メモリセルをクロスポイントでプログラムするために、関連する閾値スイッチングセレクタをオンにしてメモリセルを設定又はリセットするのに十分な電圧が印加され、メモリセルを読み出すために、メモリセルの抵抗状態を判定することができる前に、閾値スイッチングセレクタがオンにされることによって、同様に起動されなければならない。閾値切替セレクタの一例は、オボニック閾値スイッチ（ＯＴＳ）のオボニック閾値切替材料である。例示的な閾値切替材料としては、Ｇｅ－Ｓｅ、Ｇｅ－Ｓｅ－Ｎ、Ｇｅ－Ｓｅ－Ａｓ、Ｇｅ－Ｓｅ－Ｓｂ－Ｎ、Ｇｅ５８Ｓｅ４２、ＧｅＴｅ６、Ｓｉ－Ｔｅ、Ｚｎ－Ｔｅ、Ｃ－Ｔｅ、Ｂ－Ｔｅ、Ｇｅ－Ａｓ－Ｔｅ－Ｓｉ－Ｎ、Ｇｅ－Ａｓ－Ｓｅ－Ｔｅ－Ｓｉ及びＧｅ－Ｓｅ－Ａｓ－Ｔｅが挙げられ、原子百分率は、各元素について数パーセントから９０パーセント超の範囲である。
【0109】
図１１Ａ及び１１Ｂは、クロスポイントアーキテクチャを有するＭＲＡＭメモリアレイに閾値切替セレクタを組み込むための実施形態を示す図である。図１１Ａ及び図１１Ｂの実施例は、図７Ｄに示されるような２層クロスポイントアレイにおける２つのＭＲＡＭセル（層１セル、層２セル）を側面図で示す。図１１Ａ及び１１Ｂは、ワード線１ １１００である下部の第１の導電線、ワード線２ １１２０である上部の第１の導電線、及びビット線１１１０である中間の第２の導電線を示す。これらの図では、提示を容易にするために、これらの線のすべてがページをわたって左から右に延びるように示されているが、クロスポイント配列では、これらは図７Ｄの斜視図により正確に表されており、ワード線又は第１の導電線又はワイヤは、下にある基板の表面に平行な１つの方向に延び、ビット線又は第２の導電線又はワイヤは、第１の方向にほぼ直交する基板の表面に平行な第２の方向に延びる。ＭＲＡＭメモリセルはまた、基準層、自由層、及び中間トンネルバリアのみを示す単純化された形態で表されるが、実際の実装では、典型的には、図９に関して上述した追加の構造を含む。
【0110】
自由層１１０１、トンネルバリア１１０３、及び基準層１１０５を含むＭＲＡＭ素子１１０２は、閾値切替セレクタ１１０９の上に形成され、ＭＲＡＭ素子１１０２と閾値切替セレクタ１１０９とのこの直列結合は、ビット線１１１０とワード線１ １１００との間に層１セルを一緒に形成する。ＭＲＡＭ素子１１０２と閾値切替セレクタ１１０９との直列結合は、閾値切替セレクタ１１０９両端のいくらかの電圧降下を除いて、閾値切替セレクタ１１０９がオンにされたときに、図１０Ａ及び図１０Ｂに関して主に上述したように動作する。しかしながら、最初に、閾値スイッチングセレクタ１１０９は、閾値スイッチングセレクタ１１０９の閾値電圧Ｖｔｈを上回る電圧を印加することによってオンにされる必要がある。次いで、バイアス電流又は電圧は、それが後続の読み出し又は書き込み動作中にオンになるように、閾値スイッチングセレクタ１１０９の保持電流又は保持電圧よりも十分に高く維持される必要がある。
【0111】
第２の層では、ＭＲＡＭ素子１１１２は、自由層１１１１、トンネルバリア１１１３を含み、基準層１１１５は、閾値切替セレクタ１１１９の上方に形成され、ＭＲＡＭ素子１１１２と閾値切替セレクタ１１１９との直列結合により、ビット線１１１０とワード線２ １１２０との間に層２セルが形成される。層２セルは、層１セルについて動作するが、下部導体はビット線１１１０に対応し、上部導体はここではワード線であって、ワード線２ １１２０である。追加の対の層は、ＷＬ１、ＢＬ１、ＷＬ２、ＷＬ３、ＢＬ２、ＷＬ４のパターンを有し、それらの間で別のビット線を同様に共有し得、又はＷＬ１、ＢＬ１、ＷＬ２、ＢＬ２などのパターンで別個のビット線を有する。
【0112】
図１１Ａの実施形態では、閾値切替セレクタ１１０９／１１１９はＭＲＡＭ素子１１０２／１１１２の下に形成されるが、代替実施形態では、閾値切替セレクタは、一方又は両方の層のＭＲＡＭ素子の上に形成され得る。図１０Ａ及び図１０Ｂに関して論じたように、ＭＲＡＭメモリセルは指向性である。図１１Ａでは、ＭＲＡＭ素子１１０２及び１１１２は同じ配向を有し、自由層１１０１／１１１１は（図示されていない基板に対して）基準層１１０５／１１１５の上にある。同じ構造を有する導電線間に層を形成することは、特に２つの層の各々、並びにより多くの層を有する実施形態における後続の層が同じプロセスシーケンスに従って形成され得るため、プロセスに関していくつかの利点を有することができる。
【0113】
図１１Ｂは、層２セルにおいて、基準層及び自由層の場所が逆であることを除いて、図１１Ａと同様に配置された代替の実施形態を示している。より具体的には、図１１Ａのようにワード線１ １１５０とビット線１１６０との間に、層セル１は、トンネルバリア１１５３の上に形成された自由層１１５１を有するＭＲＡＭ素子ｌを含み、トンネルバリア１１５３は基準層１１５５の上に形成され、ＭＲＡＭ素子１１５２は、閾値切替セレクタ１１５９の上に形成されている。図１１Ｂの実施形態の第２の層は、やはり、ビット線１１６０とワード線２ １１７０との間の閾値切替セレクタ１１６９の上に形成されたＭＲＡＭ素子１１６２を有するが、図１１Ａと比較すると、ＭＲＡＭ素子１１６２を反転させた状態で、ここではトンネルバリア１１６３の上に形成された基準層１１６１と、ここではトンネルバリア１１６３の下に形成された自由層１１６５とを有する。代替的に、ＭＲＡＭセル１１６２の構成を層１セルに使用し、ＭＲＡＭセル１１５２の構成を層２セルに使用してもよい。
【0114】
図１１Ｂの実施形態は、層を形成するための異なるプロセスシーケンスを必要とするが、いくつかの実施形態では利点を有することができる。具体的には、（基準及び自由層に関して）同じ方向での書き込み又は読み出し時には、ビット線は下部層及び上部層の両方に対して同じようにバイアスをかけられ、両方のワード線が同じようにバイアスをかけられるため、ＭＲＡＭ構造の方向性は、図１１Ｂの実施形態を魅力的にすることができる。例えば、層１及び層２のメモリセルの両方がＰ２ＡＰ方向（基準層及び自由層に関して）で感知される場合、ビット線層１１６０はＰ２ＡＰ方向などへとバイアスをかけられ、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方ともより高い電圧レベルへとバイアスをかけられる。同様に、書き込みに関して、高抵抗ＡＰ状態に書き込むために、ビット線１１６０は、上部セル及び下部セルの両方に対して低く（例えば、０Ｖ）バイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方ともより高い電圧レベルへとバイアスをかけられ、低抵抗Ｐ状態に書き込むために、ビット線１１６０は高電圧レベルへとバイアスをかけられ、ワード線１ １１５０及びワード線２ １１７０は両方とも低電圧レベルへとバイアスをかけられる。対照的に、図１１Ａの実施形態では、下部レベルに対して上部レベルでこれらの動作のいずれかを実行するために、ビット線及びワード線はそれらのバイアスレベルを反転させる必要がある。強制電流手法の一実施形態では、ワード線を通る電流を駆動することによって、ワード線が目標電圧にバイアスされることに留意されたい。
【0115】
ＭＲＡＭメモリセルからデータを読み出し又は書き込みするためには、メモリセルに電流を通過させることを伴う。閾値切替セレクタがＭＲＡＭ素子と直列に配置される実施形態では、電流がＭＲＡＭ素子を通過し得る前に、閾値切替セレクタ及びＭＲＡＭ素子の直列の組み合わせにわたって十分な電圧を印加して、電流ｘ選択トランジスタの抵抗降下とメモリセルの場所のアレイワイヤと電源ワイヤとで、閾値切替セレクタをオンにする必要がある。
【0116】
図１２Ａは、クロスポイントアーキテクチャを有するメモリアレイ５０２の実施形態を示す。アレイ５０２は、１組の第１の導電線１２０６ａ～１２０６ｈ及び１組の第２の導電線１２０８ａ～１２０８ｄを有する。一実施形態では、１組の第１の導電線１２０６ａ～１２０６ｈはワード線であり、１組の第２の導電線１２０８ａ～１２０８ｂはビット線である。説明を容易にするために、１組の第１の導電線１２０６ａ～１２０６ｈはワード線と呼ばれてもよく、１組の第２の導電線１２０８ａ～１２０８ｂはビット線と呼ばれてもよい。しかしながら、１組の第１の導電線１２０６ａ～１２０６ｈはビット線であってもよく、１組の第２の導電線１２０８ａ～１２０８ｂはワード線であってもよい。
【0117】
アレイ５０２は、いくつかのメモリセル７０１を有する。各メモリセル７０１は、第１の導電線１２０６のうちの１つと第２の導電線１２０８の対応する１つとの間に接続される。各メモリセル７０１は、閾値切替セレクタ素子１２０４と直列の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子１２０２を有する。したがって、各メモリセル（ビット）７０１はＭＲＡＭセル又はビットと呼ばれてもよい。閾値切替セレクタ１２０４は、閾値切替セレクタ１２０４の閾値電圧を超える電圧レベルの印加に応じて導電性になるように構成されている。
【0118】
各第１の導電線１２０６は、ＷＬドライバ１２１０ａ～１２１０ｈのうちの１つによって駆動され得る。例えば、第１の導電線１２０６ａはＷＬドライバ１２１０ａによって駆動され得、第１の導電線１２０６ｂはＷＬドライバ１２１０ｂによって駆動され得るなどである。各第２の導電線１２０８は、ＢＬドライバ１２１２ａ～１２１２ｄのうちの１つによって駆動される。例えば、第２の導電線１２０８ａは、ＢＬドライバ１２１２ａによって駆動され、第２の導電線１２０８ｂは、ＢＬドライバ１２１２ｂなどによって駆動され得るなどである。一実施形態では、ワード線及びビット線は、ワード線又はビット線の一方の端部から駆動される。図１２Ａは、ワード線及びビット線が一方の端部から駆動されるそのような実施形態を示す。代替の実施形態では、ビット線及び／又はワード線は中間点から駆動される。中間点からワード線又はビット線を駆動することで、最悪の場合のＩＲ降下を低減する。
【0119】
別個のドライバ１２１０が各ワード線１２０６に接続されて示されているが、各ワード線に対して別個のドライバ１２１０を有する必要はない。一実施形態では、同じドライバを使用して、現在選択されているどのワード線にもアクセス電流を提供することできる。このドライバは、駆動されるＷＬ１２０６を選択する復号回路によって選択されたワード線に接続され得る。ドライバ及び復号回路は、「グローバルノード」に接続され得る（図２０のグローバルノードＶＸを参照されたい）。しかしながら、図１２ＡのＷＬドライバ１２１０ａ～１２１０ｈの場所は、駆動されるワード線の場所（例えば、端部）を依然として示し得る。
【0120】
考察のために、メモリセル７０１ａは、アクセスのために選択されている。これは、読み出し又は書き込みアクセスであり得る。選択されたメモリセル７０１ａは、選択されたワード線１２０６ｇ及び選択されたビット線１２０８ｂのクロスポイントにある。他のメモリセルは、アクセスのために選択されない（すなわち、選択されていないメモリセルである）。他のすべてのワード線及び他のすべてのビット線は、それらを、駆動準拠電圧の約半分、例えば３．３Ｖの約１／２、例えば１．６５ＶのＶｍｉｄなど、を強制的に選択されていない電圧にすることで、選択されていないこととなる。メモリセル７０１を選択するために、選択されたビット線（例えば、ビット線１２０８ｂ）に選択電圧（Ｖｓｅｌｅｃｔ＿ＢＬ）が提供され、選択されたワード線（例えば、ワード線１２０６ｇ）を通してアクセス電流が駆動される。アクセス電流は、選択されたワード線の一部分の間や、選択されたメモリセルを通して、また選択されたビット線の一部分を通って流れ得る。選択されていないビット線（例えば、ビット線１２０８ａ、１２０８ｃ、１２０８ｄ）には、選択されていない電圧（Ｖｕｎｓｅｌ＿ＢＬ）が提供される。一実施形態では、Ｖｓｅｌｅｃｔ＿ＢＬは、選択されたメモリセル内の閾値切替セレクタ１２０４がオンになるような大きさ、例えば約０Ｖを有する。一方、Ｖｕｎｓｅｌ＿ＢＬは、選択されていないメモリセル内の閾値切替セレクタ１２０４がオンにならないような大きさ、例えば、１．６５Ｖを有する。ワード線ドライバ１２１０ｇは、選択されたワード線１２０６ｇの少なくとも一部分を通してアクセス電流（Ｉａｃｃｅｓｓ）を駆動する。このアクセス電流はまた、選択されたメモリセル７０１ａを通して、選択されたビット線１２０８ｂの一部分に流れ得る。このようなＷＬは、例えば３．３Ｖの準拠電圧を持つ電流源によって、読み出し時に１５ｕａ、書き込み時に３０ｕａで高駆動され得、ＷＬとＢＬとに沿ったメモリセルの位置によって調整（ゾーン化）され、メモリセルがＷＬとＢＬとのドライバにより近い位置にある場合は３．１Ｖ、ＷＬ及びＢＬ上のメモリセルの位置がＷＬ及びＢＬの各ドライバから更に離れている場合は３．３Ｖのいずれかになるようにされ得る。
【0121】
ＷＬドライバ１２１０は、電流をソースするか、又は電流をシンクするように構成されている。したがって、Ｉａｃｃｅｓｓは、選択されたワード線（及び選択されたビット線）を通していずれかの方向に流れることができる。本明細書で使用される慣例により、電流ドライバ１２１０が電流源として使用される場合、アクセス電流の大きさは正である。本明細書で使用される慣例により、電流ドライバ１２１０が電流シンクとして使用される場合、アクセス電流の大きさは負である。電流ドライバ１２１０が電流をソースするか又はシンクするかにかかわらず、本明細書では、これを選択されたワード線を通す電流の駆動と呼ぶ。一実施形態では、選択されていないワード線（例えば、１２０６ａ、１２０６ｂ、１２０６ｃ、１２０６ｄ、１２０６ｅ、１２０６ｆ、及び１２０６ｈ）を通して電流が駆動されることはない。なお、本明細書では、「選択されたワード線」は、例えば２０ｎｍのＣＤの場合、約３．３Ｖの電圧準拠で読み出し時に１５ｕａ又は書き込み時に３０ｕａで強制的に電流が流され、そのワード線が選択されたメモリセルに接続されることを意味し、そのようなセルは、約０Ｖの「選択された」ビット線に接続されることによって更に判定されることに留意されたい。選択されたワード線はまた、他のセル端子が１．６５ＶなどのＶｍｉｄで選択されていないビット線に接続されている場合、選択されていないメモリセルに接続され得る。「選択されていないワード線」は、ワード線が選択されていないメモリセルのみに接続されていることを意味する。言い換えれば、選択されていないワード線に接続するすべてのメモリセルは、選択されていないメモリセルであり、例えば、選択されていないＷＬがＶｍｉｄ１．６５Ｖで強制的に電流を流されるときや、例えば、選択されていないビット線がＶｍｉｄ１．６５Ｖで強制的に電流を流されるときなどが挙げられる。本明細書では、「選択されたビット線」は、ビット線が、例えば０Ｖで少なくとも１つの選択されたメモリセルに接続されていることを意味する。「選択されていないビット線」は、ビット線が選択されていないメモリセルのみに接続されていることを意味する。言い換えれば、選択されていないビット線に接続しているすべてのメモリセルは、選択されていないメモリセルである。上記のように、選択されたメモリセルとは、アクセスのために選択されたメモリセルである。選択されたメモリセルは、選択されたワード線と選択されたビット線との間に接続される。
【0122】
図１２Ａの例では、クロスポイントアレイ内で、ビット線よりも多くのワード線が存在する。一実施形態では、クロスポイントアレイ内で、ワード線よりも多くのビット線が存在する。一実施形態では、クロスポイントアレイ内で、ビット線の数はワード線の数に等しい。図１２Ａの例では、クロスポイントアレイ内にビット線の２倍の数のワード線があるが、異なる比率を使用することもできる。これにより、異なるタイルサイズが実現され得る。例えば、タイルは、１０２４本のＢＬ×２０４８本のＷＬを有することができ、これは、４つのタイル間でＷＬとＢＬを中央駆動することで、２０４８×４０９６個のセルのモジュールに構成することができる。
【0123】
図１２Ｂは、クロスポイントメモリアレイ内のモジュール１２５０を示す。このモジュールは、４つのタイル（タイルＡ、タイルＢ、タイルＣ、及びタイルＤ）を有する。各タイルはメモリセルを含み、図１２Ａに示される構成にほぼ類似し得る。ビット線は、タイルＡとタイルＣとの間で共有される。ビット線は、タイルＢとタイルＤとの間で共有される。ビット線は、ビット線ドライバ１２１２によって中央から駆動される。ワード線は、タイルＡとタイルＢとの間で共有される。ワード線は、タイルＣとタイルＤとの間で共有される。ワード線は、ワード線ドライバ１２１０によって中央から駆動される。この例では、タイルごとに「Ｎ」本のビット線と「Ｎ」本のワード線がある。一例として、Ｎは１０２４である。しかしながら、Ｎは、より大きくてもより小さくてもよい。また、タイル当たりのビット線の数が、タイル当たりのワード線の数に等しいことも必須ではない。再び図１２Ａを参照すると、示されているアレイは、モジュール１２５０の１つのタイルに対応し得、ワード線は別のタイルと共有され、ビット線は別のタイルと共有される。例えば、図１２Ａのアレイは、図１２ＢのタイルＤに対応し得る。しかしながら、図１２Ａの構成は、モジュール１２５０の１つのタイルである必要はない。
【0124】
いくつかの実施形態では、強制電流手法は、クロスポイントメモリアレイ内のメモリセルにアクセスするために使用される。強制電流手法が、ワード線抵抗及び／又はビット線抵抗に起因するＩＲ降下を自動的に補正するのに役立つ。いくつかの実施形態では、閾値切替セレクタが、メモリセルと直列に使用される。切替セレクタは、ワード線とビット線との間のメモリ素子と直列に接続される。したがって、切替セレクタ両端の任意の電圧は、メモリ素子の両端の電圧を低減する。典型的には、切替セレクタ間のオフセット電圧にいくらかのばらつきがある。強制電流手法は、閾値切替セレクタ間のオフセット電圧のばらつきを自動的に補正するのに役立つ。
【0125】
図１３はメモリセル切替電圧のいくつかのプロットを示す。メモリセルの切替電圧とは、メモリ素子の状態を切り替えるために、切替セレクタとメモリ素子との組み合わせにわたって印加する必要のある電圧である。各プロットは、同じセットのメモリセルに対するものであるが、切替セレクタについての異なる仮定のためのものである。３つのプロット１３０２、１３０４、１３０６のすべてにおいて、切替セレクタは、同じ平均オフセット電圧を有する。しかしながら、標準偏差は、各プロットによって異なる。プロット１３０２は、切替セレクタ間のオフセット電圧にばらつきがない理想的なケースのものである。しかしながら、メモリセル間の違いにより、メモリセルの切替電圧にいくらかのばらつきが依然として存在する。プロット１３０４では、オフセット電圧の標準偏差は１である。プロット１３０４では、オフセット電圧の標準偏差は２である。プロット１３０４及び１３０６は、切替セレクタ間のオフセット電圧におけるばらつきが大きければ大きいほど、メモリセル内の切替電圧のばらつきが大きくなることを実証している。
【0126】
電圧源がメモリセルを書き込むために使用される場合、書き込み電圧は、メモリセルの書き込みに高い書き込み電圧が必要な場合を考慮して、十分に高くなる必要がある。一部のメモリセルでは書き込み電圧が十分に高くない可能性もあるが、エラー訂正回路により一定数のエラーまでは訂正可能である。書き込みエラー率を目標エラー率に保つために、切替セレクタ間のオフセット電圧のばらつきが大きい場合、書き込み電圧を大きくする必要がある。
【0127】
しかしながら、メモリセルを書き込むための強制電流手法は、切替セレクタ内のオフセット電圧のばらつきの影響を受けない。例えば、一定の電流をメモリセルに強制的に流した場合、メモリ素子両端にかかる電圧は、電流及びメモリ素子の抵抗の関数である。したがって、強制電流手法は、切替セレクタ間のオフセット電圧のばらつきに起因する書き込みエラーを低減又は解消することができる。しかしながら、強制電流手法は、抵抗値の高い小さなメモリ素子の両端により高い電圧を印加することを通して、直径のより小さいＭＲＡＭセルにストレスを与える可能性がある。いくつかの実施形態では、強制電流手法を使用しながら、選択されたワード線電圧が電圧限界にクランプされ、メモリセルへのストレスが軽減される。
【0128】
図１４はＭＲＡＭセル直径に対する必要な書き込み電流の散布図を示す。ＭＲＡＭセルにおけるＭＴＪの書き込み電流密度は、セル直径に対してほぼ一定となり得る。したがって、書き込み電圧対ＭＲＡＭセル直径は、ほぼ一定であり得る。しかしながら、書き込み電流は、ＭＲＡＭセル直径でスケーリングされ得る。散布図１４１０は、ＭＲＡＭセルを書き込むために必要な電流量が、セル直径の関数であり得ることを示す。一般に、より小さい直径のＭＲＡＭセルは、より大きい直径のＭＲＡＭセルよりも小さい電流で書き込むことができる。書き込み電流が十分に大きくない場合、メモリセルがＡＰ状態からＰ状態又はＰ状態からＡＰ状態に切り替わらない可能性がある。書き込み電流の印加に応答して、メモリセルの状態が切り替わらない場合、これは書き込み不良と呼ばれる。線１４２０は、例示的な書き込み電流の大きさを表す。この大きさは、ほぼすべてのメモリセルに対して必要な書き込み電流よりも高くなるように設定される。しかしながら、少数のメモリセルは、必要な書き込み電流が書き込み電流１４２０よりも大きくなる可能性がある。書き込み電流１４２０の大きさは、書き込み不良の可能性が非常に低くなるように選択されてもよい。メモリシステム内のエラー訂正エンジンは、いくつかのエラーを補正することができるため、いくつかの書き込み不良が許容される。すなわち、いくつかの書き込み不良がある場合でも、エラーの総数が許容範囲内であれば、メモリシステムは依然として、メモリセルに記憶されたコードワードを復号することができることとなる。したがって、書き込み電流の大きさは、書き込み不良が許容範囲内に収まるように十分に高く設定される。この大きさは、最大の直径を有するメモリセルに大きく依存することになり、それらのセルは最も必要な書き込み電流を有する。しかしながら、この書き込み電流は、直径の小さいメモリセルにもストレスを与える可能性がある。
【0129】
ＭＲＡＭセルの書き込むための要件は、書き込み電圧の観点からも見ることができる。図１５Ａは、必要な書き込み電圧対ＭＲＡＭセル直径を示す。プロット１５０２内の領域は、メモリセルのグループに対する必要な書き込み電圧対セル直径の分布を表す。必要な書き込み電圧は、セル直径に著しく依存しないことに留意されたい。したがって、プロット１５０２の内側の領域は、異なる直径のメモリセルに対する必要な書き込み電圧を示す。プロット１５０４は、メモリセルを通って強制的に流されているターゲットアクセス電流が与えられたメモリセル両端に印加されることとなる実際の電圧のためのものである。プロット１５０４は、実際の書き込み電圧対メモリセル直径の分布である。印加された書き込み電圧は、メモリアクセスの強制的に流された電流を使用するとき、メモリセル直径に依存することに留意されたい。特に、メモリセルの直径が小さくなると、印加される書き込み電圧は大きくなる。書き込み電圧は、以下のように表すことができる。
Ｖａｐｐｌｉｅｄ＝Ｒ＊Ｉａｃｃｅｓｓ 式１
Ｖａｐｐｌｉｅｄ＝Ｒ＊Ｉａｃｃｅｓｓ 式１
【0130】
式１において、Ｉａｃｃｅｓｓは、ＭＲＡＭセルを通って強制的に流されるアクセス電流、及びＶａｐｐｌｉｅｄは、ＭＲＡＭセル両端に発現する電圧である。ＭＲＡＭセルの抵抗（Ｒ）は、セル直径が小さくなるにつれて大きくなる。したがって、Ｖａｐｐｌｉｅｄは、セル直径が小さくなるにつれて大きくなる。しかしながら、より小さい直径のメモリセルは、正常な書き込み動作のためにそのような高電圧を必要としない。したがって、より小さい直径のメモリセルは、Ｖａｐｐｌｉｅｄによって過剰なストレスを受ける可能性がある。３つの両端矢印１５３０ａ、１５３０ｂ、及び１５３０ｃは、一部のメモリセルに対して印加された電圧が必要以上に大きくなり得ることを示すためのものである。各両端矢印は、１つのメモリセルに対応する。したがって、３つの代表的なメモリセルの電圧過剰ストレスが図１５Ａに示されている。
【0131】
一実施形態では、選択されたメモリセルにアクセス電流を駆動しながら、選択されたワード線上の電圧を最大許容電圧にクランプする。これにより、選択されたメモリセルにストレスがかかることを避けると同時に、読み書きに必要なメモリセル両端の電圧を十分に確保することができる。更に、これは、高い書き込み電圧を必要としない、より小さい直径のＭＲＡＭセルのストレスを低減する。図１５Ｂは、メモリセルのストレスを低減するためにどのように電圧クランプを使用することができるかを示す。図１５Ｂは、再びプロット１５０２を示す。選択されたワード線の電圧は、印加電圧限界１５２０にクランプされる。いくつかの実施形態では、選択されたワード線を通ってアクセス電流を強制的に流しながら、選択されたビット線に選択電圧が印加される。例えば、ビット線が接地されている場合、選択されたワード線の電圧は、印加電圧限界１５２０にクランプされる。ビット線が異なる値で保持される場合、選択されたワード線の電圧は、ビット線の電圧を考慮して適切な値にクランプされ得る。
【0132】
プロット１５１５は、メモリセルを通って強制的に流されているアクセス電流が与えられたメモリセル両端に印加されることとなる実際の電圧のためのものである。プロット１５１５は、実際の書き込み電圧対メモリセル直径の分布である。プロット１５１５の印加された電圧は、いずれも印加電圧限界を超えない。これは、印加された電圧の一部がそのレベルを超えるプロット１５０４（図１５Ａを参照）とは対照的である。再び図１５Ｂの考察に戻ると、３つの両端矢印１５４０ａ、１５４０ｂ、及び１５４０ｃは、図１５Ａの同じ３つの例示的なセルに対応する。両端矢印１５４０ａ、１５４０ｂ、及び１５４０ｃの長さが（１５３０ａ、１５３０ｂ、及び１５３０ｃに対して）短いほど、これらのメモリセル上の電圧ストレスは著しく低減されているのと同時に、エラー率を低く（例えば、エラー訂正能力内に）保つのに十分な書き込み電圧を提供していることを示す。
【0133】
図１５Ｂはまた、電圧クランプレベル１５３０を示す。これは、必ずしもワード線に直接接続されていない電圧クランプの電圧を指す。したがって、印加電圧限界１５２０は、電圧クランプの電圧よりもわずかに高くなり得る。
【0134】
一実施形態では、選択されたワード線を通してアクセス電流を駆動しながら、選択されたワード線の電圧を電圧限界にクランプする。これにより、選択されたメモリセルに対するストレスを回避することができる。図１６は、クロスポイントアレイにおける強制電流手法を使用するときに、選択されたワード線電圧をクランプするプロセス１６００の一実施形態のフローチャートを示す。一実施形態では、メモリセルはＭＲＡＭセルである。しかしながら、メモリセルはＭＲＡＭセルである必要はない。一実施形態では、メモリセルは、セレクタ（例えば、閾値切替セレクタ）と直列であるメモリ素子（例えば、ＭＲＡＭ素子）を有する。図１２Ａは、例示の目的で参照される。ステップは、説明の便宜上、特定の順序で記載される。ステップは、図１６に示される順序で開始される必要はない。ステップの一部又は全部が同時に発生する可能性もある。一実施形態では、プロセス１６００は、メモリダイ２９２内の制御回路によって実行される。一実施形態では、プロセス１６００は、制御ダイ５９０内の制御回路によって実行される。制御回路は、例えば、システム制御論理回路５６０、行制御回路５２０、及び列制御回路５１０を含み得る。一実施形態では、プロセス１６００は、ホストシステム１２０内の制御回路（例、ホストプロセッサ１２２）によって実行される。
【0135】
ステップ１６０２は、選択されたビット線に選択電圧を提供することを含む。図１２Ａを参照すると、Ｖｓｅｌｅｃｔが選択されたビット線１２０８ｂに提供される。選択されていない電圧は、選択されていないビット線に提供される。
【0136】
ステップ１６０４は、選択されたワード線にアクセス電流を提供することを含む。図１２Ａを参照すると、Ｉａｃｃｅｓｓは、選択されたワード線１２０６ｇに駆動される。アクセス電流は、選択されていないワード線には提供されない。アクセス電流は、読み出し電流又は書き込み電流であり得る。アクセス電流は、選択されたワード線の一部分を通して、選択されたメモリセルを通して、また選択されたビット線の一部分を通って流れ得る。特に、アクセス電流は、ワード線が（電流ドライバによって）駆動される場所から、選択されたメモリセルまでの選択されたワード線の部分を流れてもよい。また、アクセス電流は、選択されたメモリセルから、電圧ドライバによってビット線が駆動されるところまで、選択されたビット線の部分を流れてもよい。
【0137】
ステップ１６０６は、選択されたワード線電圧上の最大電圧を電圧限界にクランプすることを含む。選択されたワード線に沿ったＩＲ降下が存在し得る。したがって、ステップ１６０６では、参照されるワード線電圧は、選択されたワード線の最大電圧である。選択されたワード線の電圧は、選択されたワード線にアクセス電流を提供しながら、かつ選択されたビット線に選択電圧を提供しながらクランプされる。したがって、ステップ１６０６は、選択された第１のワード線の一部分及び選択されたビット線の一部分を通してアクセス電流を強制的に流しながら、選択されたワード線と選択されたビット線との間の最大電圧差を電圧限界に制限する。上記のように、選択されたワード線及び選択されたビット線に沿ってＩＲ降下があり得る。
【0138】
ステップ１６０４の考察において述べたように、一実施形態では、アクセス電流は、読み出し電流である。この場合、選択されたメモリセルを通して読み出し電流を強制的に流すことに応答して、メモリセルの状態（例えば、Ｐ状態、ＡＰ状態）が判定され得る。ステップ１６０４の考察において述べたように、一実施形態では、アクセス電流は、書き込み電流である。この場合、選択されたメモリセルを通して書き込み電流を強制的に流すことによって、メモリセルの状態が（例えば、ＡＰ状態からＰ状態へ、又はＰ状態からＡＰ状態へ）変更され得る。プロセス１６００に対する多数の修正が可能である。一実施形態では、ワード線及びビット線の役割は逆である。例えば、アクセス電流は、ビット線に提供され得る。
【0139】
いくつかの実施形態では、電圧限界は、クロスポイントアレイ内の選択されたメモリセルの場所に依存する。図１７は、選択されたメモリセルの場所に依存する電圧に最大選択ワード線電圧をクランプするプロセス１７００の一実施形態のフローチャートを示す。いくつかの実施形態では、選択されたメモリセルは、ＭＲＡＭセルである。しかしながら、選択されたメモリセルは、ＭＲＡＭセルである必要はない。一実施形態では、選択されたメモリセルは、セレクタ（例えば、閾値切替セレクタ）と直列であるメモリ素子（例えば、ＭＲＡＭ素子）を有する。一実施形態では、プロセス１７００は、メモリダイ２９２内の制御回路によって実行される。一実施形態では、プロセス１７００は、制御ダイ５９０内の制御回路によって実行される。制御回路は、例えば、システム制御論理回路５６０、行制御回路５２０、及び列制御回路５１０を含み得る。一実施形態では、プロセス１７００は、ホスト１２０内の制御回路（例、ホストプロセッサ１２２）によって実行される。
【0140】
ステップ１７０２は、クロスポイントアレイ内の選択されたメモリセルの場所にアクセスすることを含む。一実施形態では、この場所はメモリセルのアドレスであり、メメモリセルが接続されるワード線及びビット線を定義する。一実施形態では、この場所はメモリセルが存在するゾーンである。ゾーンの更なる詳細は、図１９に関して示され、記載される。
【0141】
ステップ１７０４は、選択されたメモリセルの場所に基づいて電圧限界を判定することを含む。一実施形態では、電圧限界は、アクセス電流が流れる選択されたワード線の領域と、アクセス電流が流れる選択されたビット線の領域との抵抗に基づく。
【0142】
ステップ１７０６は、クランプ電圧を電圧限界に設定することを含む。一実施形態では、ステップ１７０６は、電圧クランプに制御信号を送信することを含む。例えば、システム制御論理５６０は、電圧クランプの制御ゲートに提供される電圧をもたらす制御信号を発行することができる。電圧クランプの実施形態の更なる詳細は、図２１及び図２２に関して示され、記載される。
【0143】
選択されたメモリセルの場所は、そのメモリセルに対するトラック抵抗に影響を与える。いくつかの実施形態では、電圧限界の大きさは、選択されたメモリセルに対するクロスポイントアレイのトラック抵抗に依存する。図１８は、２つの異なるメモリセルに対するトラック抵抗を示すクロスポイントアレイ５０２の一部分の概略図である。２つのセルは、必ずしも同時に選択されないことに留意されたい。各ワード線は、そのセグメントに対する抵抗を表す別個のセグメントに分解することができる。いくつかの点線ボックス１８１０ａ～１８１０ｉは、これらのワード線抵抗セグメントを表すように示されている。同様に、各ビット線は、そのセグメントに対する抵抗を表す別個のセグメントに分解することができる。いくつかの点線ボックス１８１２ａ～１８１２ｉは、これらのビット線抵抗セグメントを表すように示されている。図示を容易にするために、少数のワード線１８０６ａ、１８０６ｂ、及び１８０６ｃのみが示されている。図示を容易にするために、少数のビッド線１８０８ａ、１８０８ｂ、及び１８０８ｃのみが示されている。ワード線の端部に対する、ワード線ドライバ１８２０ａ、１８２０ｂ、及び１８２０ｃの場所が示されている。ビット線の端部に対する、ビット線ドライバ１８１８ａ、１８１８ｂ、及び１８１８ｃの場所が示されている。ワード線ドライバ及びビット線ドライバは、線の端部に位置する必要はない。一実施形態では、ワード線ドライバ及び／又はビット線ドライバは、ワード線又はビット線の中間点に位置する。
【0144】
メモリセル７０１ｂは、ＷＬ１８０６ａ及びビット線１８０８ａに接続されている。メモリセル７０１ｂは、トラック抵抗１８０２ｂに関連付けられている。トラック抵抗１８０２ｂは、抵抗１８１０ａ、メモリセル７０１ｂ、及び抵抗１８１２ａを含む。メモリセル７０１ｃは、ＷＬ１８０６ｃ及びビット線１８０８ｃに接続されている。メモリセル７０１ｂは、電流が提供されるワード線の両方の端部の近くにあり、かつ電圧が印加されるビット線の端部に近いという点で、近近（near-near）メモリセルの一例である。
【0145】
メモリセル７０１ｃは、トラック抵抗１８０２ｃに関連付けられている。トラック抵抗１８０２ｃは、抵抗１８１０ｇ、抵抗１８１０ｈ、抵抗１８１０ｉ、メモリセル７０１ｃ、抵抗１８１２ｉ、抵抗１８１２ｆ、及び抵抗１８１２ｃを含む。メモリセル７０１ｃは、電流が提供されるワード線の両方の端部から離れており、かつ電圧が印加されるビット線の端部からも離れているという点で、遠遠（far-far）メモリセルの一例である。
【0146】
例示のために、ワード線抵抗セグメント１８１０ａ～１８１０ｉの各々がＲ＿ＷＬであり、ビット線抵抗セグメント１８１２ａ～１８１２ｉの各々がＲ＿ＢＬである場合、メモリセル７０１ｂのトラック抵抗はＲ＿ＷＬ＋Ｒ＿ＢＬである。メモリセル７０１ｃのトラック抵抗は、３＊（Ｒ＿ＷＬ＋Ｒ＿ＢＬ）である。クロスポイントアレイは、典型的には、図１８の例よりも多くのビット線及びワード線を有する。したがって、遠遠メモリセルに関連するトラック抵抗は、近近メモリセルに関連するトラック抵抗よりもはるかに大きくなる可能性がある。
【0147】
いくつかの実施形態では、選択されたワード線がクランプされる電圧限界は、選択されたメモリセルが存在するゾーンに依存する。図１９はクロスポイントアレイが２つのゾーンに分割されている例を示す図である。この例では、１００本のワード線及び１００本のビット線が存在する。１つのワード線及び１つのビット線のみが示されている。ワード線の左端は、アクセス電流（図１９には示されていないドライバ）によって駆動される。ビット線の上端は、選択電圧（図１９には示されていないドライバ）によって駆動される。ゾーン１内のメモリセルのトラック抵抗は、ゾーン２内のメモリセルのトラック抵抗よりも高い。一実施形態では、電圧限界はゾーン１よりもゾーン２に対してより大きい。
【0148】
ＷＬの駆動端部及びＢＬの駆動端部の両方に近いメモリセルは、近近セルと呼ばれ、ゾーン１にある。ＷＬの駆動端部及びＢＬの駆動端部から離れているメモリセルは、遠遠セルと呼ばれ、ゾーン２にある。ＷＬの駆動端部から離れているが、ＢＬの駆動端部に近いメモリセル（遠近セル、a far-near cell）は、ゾーン１とゾーン２との間の境界近くにある。同様に、ＷＬの駆動端部に近いが、ＢＬの駆動端部から離れているメモリセル（近遠セル、a near-far cell）は、ゾーン１とゾーン２との間の境界近くにある。
【0149】
図１９に示されるゾーン概念は、より多くのゾーンに拡張され得る。ゾーンは、メモリセルに関連付けられたトラック抵抗を特徴とし得る。例えば、メモリセルは、トラック抵抗に基づいてランク付けすることができる。次いで、各ゾーンが同様のトラック抵抗を有するメモリセルを含むように、ランキングに基づいて、メモリセルに「ｎ」個のゾーンを形成することができる。
【0150】
図２０は、ワード線に電流を強制的に流しながら、ワード線上の電圧をクランプするための構成要素のブロック図である。電流源生成器２０１０は、電流源２０２０に提供される電流制御信号を生成及び出力する。一実施形態では、電流制御信号は、高精度の電圧である。電流源２０２０は、電流制御信号に応答して、一定の大きさの電流を出力する。電流源２０２０は、アクセス電流と称され得る読み出し電流又は書き込み電流を生成するために使用され得る。アクセス電流は、復号回路２０４０によって選択されたワード線に提供される。復号回路２０４０は、ＷＬアドレスを入力し、選択されたワード線にアクセス電流を提供する。ステートマシン５６２は、ＷＬアドレスを復号回路２０４０に提供し得る。一実施形態では、読み出し電流及び書き込み電流を生成するための別個の電流源２０２０が存在し、選択ロジックは、メモリ動作のための適切な電流源を選択する。一実施形態では、正の書き込み電流を生成するための第１の電流源と、負の書き込み電流を生成するための第２の電流源とが存在する。図２０には示されていないが、選択されたビット線に選択電圧を提供し得るビット線ドライバがある。アクセス電流は、選択されたワード線の一部分を通して、選択されたメモリセルを通して、また選択されたビット線の一部分を通って流れ得る。
【0151】
電圧クランプ２０３０は、「ＶＸ」とラベル付けされたノードで電圧をサンプリングし、これは、グローバルノードと呼ばれる。電圧クランプ２０３０は、グローバルノードＶＸの電圧が目標電圧限界を超えることを防ぐように、必要に応じて、選択されたワード線に進むアクセス電流の一部分をそらす。したがって、電圧クランプ２０３０は、選択されたワード線上の最大電圧が電圧限界を超えることを防ぐようにするために、必要に応じて、選択されたワード線に進むアクセス電流の一部分をそらす。電圧クランプ２０３０は、制御信号（「目標電圧限界」）を受信し、これにより、グローバルノードＶＸ上の最大許容電圧の大きさが選択可能になる。いくつかの実施形態では、目標限界電圧は、選択されたメモリセルが存在するゾーンに基づく。制御信号は、アナログ電圧であり得る。一実施形態では、制御信号は、ステートマシン５６２によって提供される。
【0152】
図２１は、電流源及び電圧クランプの一実施形態の概略図である。図２１では、電流源２０２０は、電流（Ｉ＿ｓｏｕｒｃｅ）を生成する。電流源は、電流生成トランジスタ２１０２及びオン／オフトランジスタ２１０４を含む。電流生成トランジスタ２１０２は、電流源生成器２０１０から電圧Ｒｅａｄ＿１Ｇを受信する。電流生成トランジスタ２１０２は、電流（Ｉ＿Ｓｏｕｒｃｅ）の目標の大きさを生成するのに適したサイズでスケーリングされる。一実施形態では、電流源２０２０は、約１５マイクロアンペアの読み出し電流を生成するために使用される。一実施形態では、電流源２０２０は、約３０マイクロアンペアの書き込み電流を生成するために使用される。
【0153】
オン／オフトランジスタ２１０４は、電流源２０２０によってＩ＿Ｓｏｕｒｃｅが出力されるかどうかを制御するために使用される。信号「Ｃｕｒｒｅｎｔ＿Ｏｎ＿ｏｆｆ」は、システム制御ロジック３６０によって提供され得る。オン／オフトランジスタ２１０４は、電流源が選択されたと仮定して、ノードＶＸにＩ＿Ｓｏｕｒｃｅを提供する。ノードＶＸは、Ｉ＿Ｓｏｕｒｃｅの少なくとも一部分が選択されたワード線に提供されるように、復号回路２０４０に接続される。
【0154】
電圧クランプ２０３０は、電圧クランプトランジスタ２１０６を含み、これは、グローバルノードＶＸで電圧をサンプリングする。電圧クランプトランジスタ２１０６のゲートは、制御信号「Ｖ＿ｃｌａｍｐ」を受信する。この制御信号は、グローバルノードＶＸ上で許容される電圧の大きさ、つまり選択されたワード線上で許容される電圧の大きさを設定するために使用される。グローバルノードＶＸは、復号回路２０４０経由で選択されたワード線に接続されているため、選択されたワード線上の電圧は、必ずしもグローバルノードＶＸの電圧と等しくない。しかしながら、復号回路２０４０を通して電流を通過させることに起因する電圧にいかなる違いがあっても、グローバルノードＶＸ上で許可される電圧に織り込み可能である。電圧クランプトランジスタ２１０６は、必要に応じて、Ｉ＿Ｓｏｕｒｃｅの一部分をそらして、グローバルノードＶＸの電圧が電圧限界を超えることを防ぐ。電流は、接地され、選択されたメモリ素子から離れるようにそらし得る。
【0155】
図２２は、電圧クランプ２０３０の別の実施形態の概略図である。この実施形態では、電圧クランプ２０３０は、フィードバックループを有する。電圧クランプトランジスタ２１０６は、グローバルノードＶＸに接続されているものとして再び示されている。この実施形態では、２つのフィードバックトランジスタ２２０２、２２０４が追加されている。フィードバックトランジスタは、グローバルノードＶＸにおける電圧の大きさの制御において追加の安定性を提供する。一実施形態では、フィードバックトランジスタは、クランプトランジスタ２１０６によってそらされた電流によるＶｔのばらつきを低減するために、高利得フィードバックを提供する。
【0156】
図２３は、電流源生成器２０１０の一実施形態の概略図である。電流源生成器２０１０は、電流源２０２０に提供される電圧Ｒｅａｄ＿１Ｇ（トランジスタ２３２０と２３３０との間）を出力する。いくつかの実施形態では、Ｒｅａｄ＿１Ｇは、読み出し電流源、正の電流書き込み源、及び負の電流書き込み源などの複数の種類の電流源に提供され得る。
【0157】
トランジスタ２３３０及び２３２２のゲートには、抵抗器２３１２及び２３１４による電圧がそれぞれ提供される。これらの抵抗電圧は、電流源２３０２、トランジスタ２３０４、トランジスタ２３０６、トランジスタ２３０８、及びトランジスタ２３１０、並びにコンデンサ２３１６及び２３１８を含む左側回路によって生成される。電流源２３０２は、約５マイクロアンペアであり得る。右側回路は、トランジスタ２３２０、２３３０、２３２２、２３２４、２３２６、及び２３２８を含む。いくつかの実施形態では、左側回路がバンク全体に使用され、右側回路の別バージョンが各タイルに使用される。電流源２３０２、例えば５ｕａは、タイルに分配されるトランジスタ２３０４のドレイン上の接地の上に約２Ｖｔの電圧を生成し得る。トランジスタ２３１０のゲートへのＶ＿ＰＡは、回路を活性化するために高く（例えば、Ｖ＿Ｐ）てもよく、又は回路が使用されていないときに電流が排除されるようにトランジスタ２３１０のゲートが接地になった場合には、回路を開放してもよい。トランジスタ２３０４のゲートは、タイルに分配され、ソース又はドレインを駆動しないことで、タイルへの降下を排除し、タイルに生じる電流をそれぞれ相対的に同じにすることができる。次に、約１．５Ｖ及び０Ｖの２つの分散電圧が、各タイルで右側の生成器に接続される。すなわち、トランジスタ２３３０のゲートは、約１．５Ｖであり、トランジスタ２３２２のゲートは、約０Ｖである。次に、これらのミラー回路は、Ｖ＿ＰでＳｔｅｐ１Ｔ、Ｒｅａｄ１Ｔ、又はＲｅａｄ１Ｔ＿ＮＸのいずれかが高くなることでオンになり得る。結果として、電流源２３０２の電流は、トランジスタ２３２０のドレインに駆動され、トランジスタ２３２０のゲートはＶ＿Ｐ－Ｖｔ、つまりＶ＿Ｐが３．３Ｖの場合は約２．５Ｖになることになる。
【0158】
図２４は、クロスポイントアレイ内のメモリセルにアクセスするための強制電流手法を使用するときに、選択されたワード線上の電圧をクランプするプロセス２４００の一実施形態のフローチャートを示す図である。プロセス２４００は、プロセス１６００の一実施形態についての更なる詳細を提供する。プロセス２４００を説明するとき、図２１～図２３の回路を参照する。しかしながら、プロセス２４００は、その回路に限定されない。
【0159】
ステップ２４０２は、一定の大きさを有するアクセス電流を生成することを含む。一実施形態では、図２３の電流源生成器２０１０と図２１の電流源２０２０との組み合わせが、一定の大きさのアクセス電流を生成する。図２１を参照すると、一定の大きさのアクセス電流は、Ｉ＿Ｓｏｕｒｃｅと呼ばれる。
【0160】
ステップ２４０４は、一定の大きさのアクセス電流の少なくとも一部分を選択されたワード線に提供することを含む。図２１を参照すると、Ｉ＿Ａｃｃｅｓｓが、復号回路２０４０を経由して選択されたワード線に提供される。Ｉ＿Ａｃｃｅｓｓは、Ｉ＿Ｓｏｕｒｃｅと同じ大きさを有する可能性があり、又は、図２１のＶＸ上の結果としての電圧が、Ｖｃｌａｍｐが電流をそらすところよりも高いかどうかに応じて、Ｉ＿Ｓｏｕｒｃｅよりも小さくてもよい。
【0161】
ステップ２４０６は、選択されたワード線の電圧をサンプリングすることを含む。図２１又は図２２を参照すると、電圧クランプ２０３０は、グローバルノードＶＸの電圧をサンプリングし、これは選択されたワード線の電圧をサンプリングする役割を果たす。
【0162】
ステップ２４０８は、選択されたワード線に進む電流をそらすかどうかの判定である。この判定は、電圧クランプトランジスタ２１０６がグローバルノードＶＸ上の電圧をサンプリングすることによって行われ得る。電流の一部をそらす場合、ステップ２４１０が実行される。ステップ２４１０は、選択されたワード線からアクセス電流の一部分をそらして、ワード線の電圧が電圧限界を超えることを防ぐようにすることを含む。図２１又は図２２を参照すると、電圧クランプトランジスタ２１０６は、Ｉ＿Ｓｏｕｒｃｅの一部分が選択されたワード線に進まないようにそらす。
【0163】
電流がそらされるべきではない場合、ステップ２４１２が実行される。ステップ２４１２は、一定のアクセス電流全体を選択されたワード線に提供することを含む。図２１又は図２２を参照すると、電圧クランプトランジスタ２１０６は、Ｉ＿Ｓｏｕｒｃｅのいずれも選択されたワード線に進むのをそらさない。
【0164】
上記を考慮して、第１の態様によれば、装置は、クロスポイントメモリアレイに接続するように構成された制御回路を備えることが分かり得る。クロスポイントメモリアレイは、複数の第１の導電線、複数の第２の導電線、及び第１の導電線のうちの１つと第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルを含む。各メモリセルは、メモリ素子及び選択素子を含む。制御回路は、選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分とを通してアクセス電流を強制的に流すことを行うように構成されている。選択されたメモリセルは、選択された第１の導電線と選択された第２の導電線との間に接続される。制御回路は、選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分と、を通して、アクセス電流を強制的に流しながら、選択された第１の導電線と選択された第２の導電線との間の最大電圧差を電圧限界に制限することを行うように構成されている。
【0165】
第２の態様では、第１の態様を更に進め、制御回路は、クロスポイントメモリアレイ内の選択されたメモリセルの場所に基づいて電圧限界を選択するように更に構成されている。
【0166】
第３の態様では、第１又は第２の態様を更に進め、制御回路は、アクセス電流が流れる選択された第１の導電線の第１の部分と、アクセス電流が流れる選択された第２の導電線の第２の部分との抵抗に基づいて電圧限界を選択するように更に構成されている。
【0167】
第４の態様では、第１～第３の態様のいずれかを更に進め、選択されたメモリセルは、クロスポイントメモリアレイ内の複数のゾーンのうちの１つに存在する。各ゾーンが、ゾーン内のメモリセルにアクセスするときにアクセス電流が強制的に流される、第１の導電線のうちの１つの第１の領域と、第２の導電線のうちの１つの第２の領域と、を備える経路に沿った電流抵抗（ＩＲ）降下を特徴とする。制御回路は、選択されたメモリセルがどのゾーンに存在するかに基づいて電圧限界を選択するように更に構成されている。
【0168】
第５の態様では、第１～第４の態様のいずれかを更に進め、制御回路は、選択された第１の導電線と選択された第２の導電線との間の最大電圧差が電圧限界を下回るときに、アクセス電流を一定の電流に保持するように更に構成されている。制御回路は、選択された第１の導電線の第１の部分、選択されたメモリセル、及び選択された第２の導電線の第２の部分を通して、強制的に流されるアクセス電流を低減して、選択された第１の導電線と選択された第２の導電線との間の最大電圧差が電圧限界を超えることを防ぐように更に構成されている。
【0169】
第６の態様では、第１～第５の態様のいずれかを更に進め、制御回路は、一定の大きさの電流を提供するように構成された出力を有する電流源を備える。制御回路は、電流源の出力に結合された電圧クランプを備える。電圧クランプは、選択された第１の導電線と選択された第２の導電線との間の最大電圧差を電圧限界に制限するように、一定の大きさの電流の一部分を選択された第１の導電線からそらすように構成されている。
【0170】
第７の態様では、第１～第６の態様のいずれかを更に進め、装置は、クロスポイントメモリアレイを更に備える。選択素子は、閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを備え、閾値切替セレクタが、それぞれのメモリセルのメモリ素子と直列に接続されている。制御回路は、選択された第１の導電線と選択された第２の導電線との間の電圧を確立して、選択されたメモリセル内の閾値切替セレクタをオンにするように更に構成されている。
【0171】
第８の態様では、第１～第７の態様のいずれかを更に進め、装置は、クロスポイントメモリアレイを備える第１の半導体ダイを更に備える。装置は、第１の半導体ダイに固着された第２の半導体ダイを更に備える。第２の半導体ダイは、制御回路を備える。
【0172】
第９の態様では、第１～第８の態様のいずれかを更に進め、アクセス電流は、読み出しアクセス電流及び書き込みアクセス電流のうちの１つである。制御回路は、読み出しアクセス電流を選択されたメモリセルを通して強制的に流すことに応答して、選択されたメモリセルの状態を判定するように構成されている。制御回路は、書き込みアクセス電流を選択されたメモリセルを通して強制的に流すことによって、選択されたメモリセルの状態を変更するように構成されている。
【0173】
第１０の態様では、第１～第９の態様のいずれかを更に進め、各メモリセルは、選択素子と直列である磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を備える。
【0174】
更なる態様は、クロスポイントメモリアレイを動作させる方法を含む。この方法は、電流源によって、一定の大きさのアクセス電流を生成することを含む。この方法は、制御回路によって、クロスポイントメモリアレイ内の選択されたメモリセルを通して一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことを含む。クロスポイントメモリアレイは、複数のワード線と、複数のビット線と、ワード線のうちの１つとビット線のうちの１つとの間に各々接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを備える。選択されたメモリセルは、選択されたワード線と選択されたビット線との間に存在する。この方法は、電圧クランプによって、選択されたメモリセルを通って流れる一定の大きさのアクセス電流の一部分をそらして、選択されたメモリセルの両端の電圧を電圧限界に制限することを含む。
【0175】
更なる態様は、複数の第１の導電線と、複数の第２の導電線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを備える、クロスポイントメモリアレイを含む、不揮発性メモリシステムを含む。各ＭＲＡＭセルは、複数の第１の導電線のうちの１つのクロスポイントと複数の第２の導電線のうちの対応する１つとの間に存在する。不揮発性メモリシステムは、クロスポイントメモリアレイに結合された制御回路を備える。制御回路は、クロスポイントメモリアレイの選択された第１の導電線に選択電圧を印加する。制御回路は、選択された第１の導電線に選択電圧を印加しながら、一定の大きさのアクセス電流の少なくとも一部分を、クロスポイントメモリアレイの選択された第２の導電線に提供する。選択されたメモリセルは、選択された第１の導電線と選択された第２の導電線との間に存在する。制御回路は、選択された第１の導電線に選択電圧を提供しながら、選択された第２の導電線から一定の大きさのアクセス電流の一部分をそらして、選択された第２の導電線上の最大電圧を電圧限界に制限する。
【0176】
本明細書の目的のために、明細書中の「実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態又は同一の実施形態について記述するために使用されることがある。
【0177】
本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、１つ以上の他の部分を介して）であり得る。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。２つのデバイスは、それらが互いの間で電子信号を交換することができるように直接的に又は間接的に接続されている場合、「通信状態」にある。
【0178】
本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。
【0179】
本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。
【0180】
前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、提案した技術の原理及びその実際の用途を最もよく説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、この技術を最も良いように利用することを可能にする。本範囲は、本明細書に添付の請求項によって定義されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【手続補正書】
【提出日】2022-08-03
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、
クロスポイントメモリアレイに接続するように構成された制御回路であって、前記クロスポイントメモリアレイが、複数の第１の導電線と、複数の第２の導電線と、前記第１の導電線のうちの１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、各メモリセルが、メモリ素子と選択素子とを備える、制御回路を備え、
前記制御回路が、
選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分と、を通して、アクセス電流を強制的に流すことであって、前記選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に接続されている、流すことと、
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、前記アクセス電流を強制的に流しながら、前記選択された第１の導電線と前記選択された第２の導電線との間の最大電圧差を電圧限界に制限することと、を行うように構成されている、装置。
クロスポイントメモリアレイに接続するように構成された制御回路であって、前記クロスポイントメモリアレイが、複数の第１の導電線と、複数の第２の導電線と、前記第１の導電線のうちの１つと前記第２の導電線のうちの１つとの間に各々接続された複数の不揮発性メモリセルと、を備え、各メモリセルが、メモリ素子と選択素子とを備える、制御回路を備え、
前記制御回路が、
選択された第１の導電線の第１の部分と、選択されたメモリセルと、選択された第２の導電線の第２の部分と、を通して、アクセス電流を強制的に流すことであって、前記選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に接続されている、流すことと、
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、前記アクセス電流を強制的に流しながら、前記選択された第１の導電線と前記選択された第２の導電線との間の最大電圧差を電圧限界に制限することと、を行うように構成されている、装置。
【請求項2】
前記制御回路が、
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項3】
前記制御回路が、
前記アクセス電流が流れる前記選択された第１の導電線の前記第１の部分と、前記アクセス電流が流れる前記選択された第２の導電線の前記第２の部分との抵抗に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記アクセス電流が流れる前記選択された第１の導電線の前記第１の部分と、前記アクセス電流が流れる前記選択された第２の導電線の前記第２の部分との抵抗に基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項4】
前記選択されたメモリセルが、前記クロスポイントメモリアレイ内の複数のゾーンのうちの１つに存在し、各ゾーンが、前記ゾーン内のメモリセルにアクセスするときに前記アクセス電流が強制的に流される、前記第１の導電線のうちの１つの第１の領域と、前記第２の導電線のうちの１つの第２の領域と、を備える経路に沿った電流抵抗（ＩＲ）降下を特徴とし、
前記制御回路は、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
前記制御回路は、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように更に構成されている、請求項１に記載の装置。
【請求項5】
前記制御回路が、
前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を下回るときに、前記アクセス電流を一定の電流に保持し、かつ
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、強制的に流される前記アクセス電流を低減して、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を超えることを防ぐように、更に構成されている、請求項１に記載の装置。
前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を下回るときに、前記アクセス電流を一定の電流に保持し、かつ
前記選択された第１の導電線の前記第１の部分と、前記選択されたメモリセルと、前記選択された第２の導電線の前記第２の部分と、を通して、強制的に流される前記アクセス電流を低減して、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差が前記電圧限界を超えることを防ぐように、更に構成されている、請求項１に記載の装置。
【請求項6】
前記制御回路が、
一定の大きさの電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差を前記電圧限界に制限するように、前記一定の大きさの電流の一部分を前記選択された第１の導電線からそらすように構成されている、電圧クランプと、を備える、請求項１に記載の装置。
一定の大きさの電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第１の導電線と前記選択された第２の導電線との間の前記最大電圧差を前記電圧限界に制限するように、前記一定の大きさの電流の一部分を前記選択された第１の導電線からそらすように構成されている、電圧クランプと、を備える、請求項１に記載の装置。
【請求項7】
前記装置が、前記クロスポイントメモリアレイを更に備え、前記選択素子が、
閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを備え、前記閾値切替セレクタが、前記それぞれのメモリセルの前記メモリ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間の電圧を確立して、前記選択されたメモリセル内の前記閾値切替セレクタをオンにするように更に構成されている、請求項１に記載の装置。
閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを備え、前記閾値切替セレクタが、前記それぞれのメモリセルの前記メモリ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間の電圧を確立して、前記選択されたメモリセル内の前記閾値切替セレクタをオンにするように更に構成されている、請求項１に記載の装置。
【請求項8】
前記装置が、
前記クロスポイントメモリアレイを備える第１の半導体ダイと、
前記第１の半導体ダイに固着された第２の半導体ダイと、を更に備え、前記第２の半導体ダイが前記制御回路を備える、請求項１に記載の装置。
前記クロスポイントメモリアレイを備える第１の半導体ダイと、
前記第１の半導体ダイに固着された第２の半導体ダイと、を更に備え、前記第２の半導体ダイが前記制御回路を備える、請求項１に記載の装置。
【請求項9】
前記アクセス電流が、読み出しアクセス電流及び書き込みアクセス電流のうちの１つを含み、前記制御回路が、前記読み出しアクセス電流を前記選択されたメモリセルを通して強制的に流すことに応答して、前記選択されたメモリセルの状態を判定するように構成され、前記制御回路が、前記書き込みアクセス電流を前記選択されたメモリセルを通して強制的に流すことによって、前記選択されたメモリセルの状態を変更するように構成されている、請求項１に記載の装置。
【請求項10】
各メモリセルが、前記選択素子と直列である磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を備える、請求項１に記載の装置。
【請求項11】
クロスポイントメモリアレイを動作させる方法であって、
電流源によって、一定の大きさのアクセス電流を生成することと、
制御回路によって、前記クロスポイントメモリアレイ内の選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことであって、前記クロスポイントメモリアレイが、複数のワード線と、複数のビット線と、前記ワード線のうちの１つと前記ビット線のうちの１つとの間に各々接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、を備え、前記選択されたメモリセルが選択されたワード線と選択されたビット線との間に存在する、流すことと、
電圧クランプによって、前記選択されたメモリセルを通って流れる前記一定の大きさのアクセス電流の一部分をそらして、前記選択されたメモリセルの両端の電圧を電圧限界に制限することと、を含む、方法。
電流源によって、一定の大きさのアクセス電流を生成することと、
制御回路によって、前記クロスポイントメモリアレイ内の選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことであって、前記クロスポイントメモリアレイが、複数のワード線と、複数のビット線と、前記ワード線のうちの１つと前記ビット線のうちの１つとの間に各々接続された複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルと、を備え、前記選択されたメモリセルが選択されたワード線と選択されたビット線との間に存在する、流すことと、
電圧クランプによって、前記選択されたメモリセルを通って流れる前記一定の大きさのアクセス電流の一部分をそらして、前記選択されたメモリセルの両端の電圧を電圧限界に制限することと、を含む、方法。
【請求項12】
前記制御回路によって、前記クロスポイントメモリアレイ内の前記選択されたメモリセルの場所に基づいて、前記電圧限界を判定することと、
前記制御回路によって、制御信号を前記電圧クランプに発行して、前記選択されたメモリセルの両端の前記電圧を前記電圧限界に制限することと、を更に含む、請求項１１に記載の方法。
前記制御回路によって、制御信号を前記電圧クランプに発行して、前記選択されたメモリセルの両端の前記電圧を前記電圧限界に制限することと、を更に含む、請求項１１に記載の方法。
【請求項13】
前記クロスポイントメモリアレイ内の前記選択されたメモリセルの前記場所に基づいて、前記電圧限界を判定することが、
前記制御回路によって、前記アクセス電流が流れる前記選択されたワード線の一部分の第１のトラック抵抗と、前記アクセス電流が流れる前記選択されたビット線の一部分の第２のトラック抵抗と、に基づいて前記電圧限界を選択することであって、前記電圧限界が、第１のトラック抵抗と第２のトラック抵抗とを合わせたものに対して正の依存性を有する、選択すること、を含む、請求項１２に記載の方法。
前記制御回路によって、前記アクセス電流が流れる前記選択されたワード線の一部分の第１のトラック抵抗と、前記アクセス電流が流れる前記選択されたビット線の一部分の第２のトラック抵抗と、に基づいて前記電圧限界を選択することであって、前記電圧限界が、第１のトラック抵抗と第２のトラック抵抗とを合わせたものに対して正の依存性を有する、選択すること、を含む、請求項１２に記載の方法。
【請求項14】
前記選択されたメモリセルを通して前記一定の大きさのアクセス電流の少なくとも一部分を強制的に流すことが、
前記選択されたメモリセルの両端の前記電圧が前記電圧限界を下回るときに、前記選択されたメモリセルを通して前記一定の大きさのアクセス電流のすべてを強制的に流すこと、を含む、請求項１１に記載の方法。
前記選択されたメモリセルの両端の前記電圧が前記電圧限界を下回るときに、前記選択されたメモリセルを通して前記一定の大きさのアクセス電流のすべてを強制的に流すこと、を含む、請求項１１に記載の方法。
【請求項15】
不揮発性メモリシステムであって、
複数の第１の導電線と、複数の第２の導電線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを、備える、クロスポイントメモリアレイであって、各ＭＲＡＭセルが、前記複数の第１の導電線のうちの１つのクロスポイントと前記複数の第２の導電線のうちの対応する１つとの間に存在する、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに結合された制御回路であって、前記制御回路が、
前記クロスポイントメモリアレイの選択された第１の導電線に選択電圧を印加することと、
前記選択された第１の導電線に前記選択電圧を印加しながら、一定の大きさのアクセス電流の少なくとも一部分を、前記クロスポイントメモリアレイの選択された第２の導電線に提供することであって、選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に存在する、提供することと、
前記選択された第１の導電線に前記選択電圧を提供しながら、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の最大電圧を電圧限界に制限することと、を行う、制御回路と、を備える、不揮発性メモリシステム。
複数の第１の導電線と、複数の第２の導電線と、複数の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルとを、備える、クロスポイントメモリアレイであって、各ＭＲＡＭセルが、前記複数の第１の導電線のうちの１つのクロスポイントと前記複数の第２の導電線のうちの対応する１つとの間に存在する、クロスポイントメモリアレイと、
前記クロスポイントメモリアレイに結合された制御回路であって、前記制御回路が、
前記クロスポイントメモリアレイの選択された第１の導電線に選択電圧を印加することと、
前記選択された第１の導電線に前記選択電圧を印加しながら、一定の大きさのアクセス電流の少なくとも一部分を、前記クロスポイントメモリアレイの選択された第２の導電線に提供することであって、選択されたメモリセルが、前記選択された第１の導電線と前記選択された第２の導電線との間に存在する、提供することと、
前記選択された第１の導電線に前記選択電圧を提供しながら、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の最大電圧を電圧限界に制限することと、を行う、制御回路と、を備える、不揮発性メモリシステム。
【請求項16】
前記制御回路が、
前記一定の大きさのアクセス電流の前記一部分を前記選択された第２の導電線からそらして、前記一定の大きさのアクセス電流が流れる前記選択された第１の導電線の第１の部分に沿った第１の電流抵抗（ＩＲ）降下と、前記一定の大きさのアクセス電流が流れる前記選択された第２の導電線の第２の部分に沿った第２のＩＲ降下と、に依存する前記電圧限界に前記選択された第２の導電線上の前記最大電圧を制限する、請求項１５に記載の不揮発性メモリシステム。
前記一定の大きさのアクセス電流の前記一部分を前記選択された第２の導電線からそらして、前記一定の大きさのアクセス電流が流れる前記選択された第１の導電線の第１の部分に沿った第１の電流抵抗（ＩＲ）降下と、前記一定の大きさのアクセス電流が流れる前記選択された第２の導電線の第２の部分に沿った第２のＩＲ降下と、に依存する前記電圧限界に前記選択された第２の導電線上の前記最大電圧を制限する、請求項１５に記載の不揮発性メモリシステム。
【請求項17】
前記選択されたメモリセルが、前記クロスポイントメモリアレイ内の複数のゾーンのうちの１つに存在し、各ゾーンが、前記ゾーン内のメモリセルにアクセスするときに前記一定の大きさのアクセス電流が流れる、前記第１の導電線のうちの１つの第１の領域と、前記第２の導電線のうちの１つの第２の領域と、を備える経路に沿ったトラック抵抗を特徴とし、
前記制御回路が、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように構成されている、請求項１５に記載の不揮発性メモリシステム。
前記制御回路が、前記選択されたメモリセルがどのゾーンに存在するかに基づいて、前記電圧限界を選択するように構成されている、請求項１５に記載の不揮発性メモリシステム。
【請求項18】
前記制御回路が、
前記一定の大きさのアクセス電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の電圧を前記電圧限界に制限するように構成されている、電圧クランプと、を備える、請求項１５に記載の不揮発性メモリシステム。
前記一定の大きさのアクセス電流を提供するように構成された出力を有する電流源と、
前記電流源の前記出力に結合された電圧クランプであって、前記選択された第２の導電線から前記一定の大きさのアクセス電流の一部分をそらして、前記選択された第２の導電線上の電圧を前記電圧限界に制限するように構成されている、電圧クランプと、を備える、請求項１５に記載の不揮発性メモリシステム。
【請求項19】
前記電圧クランプと前記クロスポイントメモリアレイの前記複数の第２の導電線との間に結合された復号回路であって、前記制御回路からの制御信号に応答して、前記電流源及び前記電圧クランプを前記選択された第２の導電線に接続するように構成されている、復号回路、を更に備える、請求項１８に記載の不揮発性メモリシステム。
【請求項20】
各メモリセルが、閾値切替セレクタであって、前記閾値切替セレクタの閾値電圧を超える電圧レベルの印加に応答して導通状態になるように構成された閾値切替セレクタを更に備え、前記閾値切替セレクタが、前記それぞれのメモリセルのＭＲＡＭ素子と直列に接続され、
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間に電圧を発生させ、前記選択されたメモリセル内の前記閾値切替セレクタをオンにする、請求項１５に記載の不揮発性メモリシステム。
前記制御回路が、前記選択された第１の導電線と前記選択された第２の導電線との間に電圧を発生させ、前記選択されたメモリセル内の前記閾値切替セレクタをオンにする、請求項１５に記載の不揮発性メモリシステム。