(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022164613
(43)【公開日】2022-10-27
(54)【発明の名称】グローバルシャッタアナログビニング画素行列
(51)【国際特許分類】
H04N 5/347 20110101AFI20221020BHJP
H01L 27/146 20060101ALI20221020BHJP
【ＦＩ】
H04N5/347
H01L27/146 A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022066742
(22)【出願日】2022-04-14
(31)【優先権主張番号】2103903
(32)【優先日】2021-04-15
(33)【優先権主張国・地域又は機関】FR
(71)【出願人】
【識別番号】515210514
【氏名又は名称】ピグザリス
(74)【代理人】
【識別番号】110001173
【氏名又は名称】弁理士法人川口國際特許事務所
(72)【発明者】
【氏名】マリー・ギヨン
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA14
4M118CA03
4M118DD04
4M118DD12
4M118FA06
4M118FA33
5C024CX06
5C024CX41
5C024CX43
5C024CX54
5C024GX03
5C024GX16
5C024GZ28
5C024GZ30
(57)【要約】
【課題】グローバルシャッタアナログビニング画素行列を提供する。
【解決手段】本発明の１つの主題は、４つの隣接画素の部分行列を含む画素行列である。部分行列の画素の各々は、光電効果素子及びメモリ点の組、検出ノード、トランスファーゲートを含む。ビニングステージは、前記組に接続され、且つ部分行列の隣接画素と共通である。部分行列毎に少なくとも１つの検出ノードは、部分行列の２つの隣接画素に共通である。画素行列は、部分行列毎に、共通の検出ノードに接続された少なくとも１つの読み出しステージを更に含む。
【選択図】図１
【解決手段】本発明の１つの主題は、４つの隣接画素の部分行列を含む画素行列である。部分行列の画素の各々は、光電効果素子及びメモリ点の組、検出ノード、トランスファーゲートを含む。ビニングステージは、前記組に接続され、且つ部分行列の隣接画素と共通である。部分行列毎に少なくとも１つの検出ノードは、部分行列の２つの隣接画素に共通である。画素行列は、部分行列毎に、共通の検出ノードに接続された少なくとも１つの読み出しステージを更に含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板に生成されたＮ行（Ｌｉ）及びＭ列（Ｃｊ）の画素行列（ＭＰ）であって、４つの隣接画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）、Ｐｘｌ（ｉ＋１），（ｊ＋１））の少なくとも１つの部分行列（Ｓ）を含み、
前記部分行列（Ｓ）の前記画素の各々は、
入射する電磁放射に応答して電荷を生成するための光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）及び前記生成された電荷を保存するための、前記光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）の出力に接続されたメモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の組、
－ 検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）、
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の出力と前記検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）との間に接続されたトランスファーゲート（Ｔ３、Ｔ５、Ｔ６、Ｔ４）、
－ ビニングステージ（ＳＯＭ１、ＳＯＭ２）
を含み、
前記ビニングステージは、前記組に接続され、且つ前記画素（Ｐｘｌｉｊ）の同じ行（Ｌｉ）に属する前記部分行列（Ｓ）の隣接画素（Ｐｘｌｉ，ｊ＋１）と共通であり、
部分行列（Ｓ）毎の少なくとも１つの検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）は、同じ列（Ｃｊ）に属する前記部分行列（Ｓ）の２つの隣接画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ）に共通であり、
前記画素行列は、部分行列（Ｓ）毎に、前記共通の検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）に接続された少なくとも１つの読み出しステージ（ＬＥＣＴｉｊ、ＬＥＣＴｉ，ｊ＋１）を更に含む、画素行列（ＭＰ）。
前記部分行列（Ｓ）の前記画素の各々は、
入射する電磁放射に応答して電荷を生成するための光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）及び前記生成された電荷を保存するための、前記光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）の出力に接続されたメモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の組、
－ 検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）、
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の出力と前記検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）との間に接続されたトランスファーゲート（Ｔ３、Ｔ５、Ｔ６、Ｔ４）、
－ ビニングステージ（ＳＯＭ１、ＳＯＭ２）
を含み、
前記ビニングステージは、前記組に接続され、且つ前記画素（Ｐｘｌｉｊ）の同じ行（Ｌｉ）に属する前記部分行列（Ｓ）の隣接画素（Ｐｘｌｉ，ｊ＋１）と共通であり、
部分行列（Ｓ）毎の少なくとも１つの検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）は、同じ列（Ｃｊ）に属する前記部分行列（Ｓ）の２つの隣接画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ）に共通であり、
前記画素行列は、部分行列（Ｓ）毎に、前記共通の検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）に接続された少なくとも１つの読み出しステージ（ＬＥＣＴｉｊ、ＬＥＣＴｉ，ｊ＋１）を更に含む、画素行列（ＭＰ）。
【請求項2】
前記光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）の各々は、ピン留めフォトダイオードである、請求項１に記載の画素行列（ＭＰ）。
【請求項3】
前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）の各々は、平行に配置された深分離トレンチ（ｄｔｉ１、ｄｔｉ２）の対によって形成される、請求項１又は２に記載の画素行列（ＭＰ）。
【請求項4】
前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ）の各々は、深分離トレンチ（ｄｔｉ３、ｄｔｉ４、ｄｔｉ５、ｄｔｉ６）の配置によって形成され、前記深分離トレンチは、２つの電荷トラップを形成し、第１のトラップは、前記メモリ点の入力を構成し、及び電荷担体を前記第１のトラップのものよりも大きい量でドーピングされた第２のトラップは、前記メモリ点の本体を構成する、請求項１～３のいずれか一項に記載の画素行列（ＭＰ）。
【請求項5】
前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ）の各々は、深分離トレンチ（ｄｔｉ３、ｄｔｉ４、ｄｔｉ５、ｄｔｉ６）の２つの対の配置によって形成され、前記深分離トレンチは、２つの電荷トラップを形成し、前記メモリ点の入力を構成する第１のトラップは、平行に配置され、且つ第１の距離によって隔てられた第１のトレンチの対によって形成され、及び前記メモリ点の本体を構成する第２のトラップは、平行に配置され、且つ第２の距離によって隔てられた第２のトレンチの対によって形成され、前記第１の距離は、前記第２の距離よりも小さい、請求項１～３のいずれか一項に記載の画素行列（ＭＰ）。
【請求項6】
前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）は、前記光電効果素子（ＥＰＥｉ，ｊ）の前記出力と、同じ行に属する前記部分行列（Ｓ）の隣接画素の前記光電効果素子の前記出力との間に接続され、
同じ列に属する前記部分行列（Ｓ）の前記画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）、Ｐｘｌ（ｉ＋１），（ｊ＋１））は、共通の検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）及び共通の読み出しステージ（ＬＥＣＴｉｊ、ＬＥＣＴｉ，ｊ＋１）を有する、請求項４又は５に記載の画素行列（ＭＰ）。
同じ列に属する前記部分行列（Ｓ）の前記画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）、Ｐｘｌ（ｉ＋１），（ｊ＋１））は、共通の検出ノード（ＳＮｉｊ、ＳＮｉ，ｊ＋１）及び共通の読み出しステージ（ＬＥＣＴｉｊ、ＬＥＣＴｉ，ｊ＋１）を有する、請求項４又は５に記載の画素行列（ＭＰ）。
【請求項7】
同一の列（Ｃｊ）の画素毎に、
－ 前記光電効果素子（ＥＰＥｉ，ｊ）によって生成された前記電荷を受け取るための前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 同じ行に属する前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１）を形成する前記深分離トレンチへの低電位
を印加するように構成された制御手段（ＣＯＮＴ）を含む、請求項６に記載の画素行列（ＭＰ）。
－ 前記光電効果素子（ＥＰＥｉ，ｊ）によって生成された前記電荷を受け取るための前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 同じ行に属する前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１）を形成する前記深分離トレンチへの低電位
を印加するように構成された制御手段（ＣＯＮＴ）を含む、請求項６に記載の画素行列（ＭＰ）。
【請求項8】
前記制御手段（ＣＯＮＴ）は、同一の列（Ｃｊ）の画素毎に同時に、
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 同じ行（Ｌｉ）に属する前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの高電位
を、前記部分行列（Ｓ）の同一の行（Ｌｉ、Ｌｉ＋１）に属する前記画素（Ｐｘｌｉ，ｊ、Ｐｘｌｉ，ｊ＋１）によって生成された電荷をビニングするために印加するように構成される、請求項７に記載の画素行列（ＭＰ）。
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 同じ行（Ｌｉ）に属する前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの高電位
を、前記部分行列（Ｓ）の同一の行（Ｌｉ、Ｌｉ＋１）に属する前記画素（Ｐｘｌｉ，ｊ、Ｐｘｌｉ，ｊ＋１）によって生成された電荷をビニングするために印加するように構成される、請求項７に記載の画素行列（ＭＰ）。
【請求項9】
前記部分行列（Ｓ）の画素の前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）は、前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の前記出力と、同じ行に属する前記部分行列（Ｓ）の前記画素の前記メモリ点の前記出力との間に接続され、
同じ列に属する前記部分行列（Ｓ）の前記画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）、Ｐｘｌ（ｉ＋１），（ｊ＋１））は、共通の検出ノード（ＳＮｉｊ）及び共通の読み出しステージ（ＬＥＣＴｉｊ）を有する、請求項４又は５に記載の画素行列（ＭＰ）。
同じ列に属する前記部分行列（Ｓ）の前記画素（Ｐｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）、Ｐｘｌ（ｉ＋１），（ｊ＋１））は、共通の検出ノード（ＳＮｉｊ）及び共通の読み出しステージ（ＬＥＣＴｉｊ）を有する、請求項４又は５に記載の画素行列（ＭＰ）。
【請求項10】
前記部分行列（Ｓ２）の画素の前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）は、前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）の前記出力と、同じ列に属する前記部分行列（Ｓ２）の前記画素の前記メモリ点の前記出力との間に接続され、同じ行に属する前記部分行列（Ｓ２）の第１の画素（Ｐｘｌｉ＋１，ｊ、Ｐｘｌｉ＋１，ｊ＋１）の対は、共通の検出ノード（ＳＮｉｊ）及び共通の読み出しステージ（ＬＥＣＴｉｊ）を共有し、
同じ列に属する部分行列（Ｓ２）の第２の画素（Ｐｘｌｉｊ、Ｐｘｌｉ＋１，ｊ）の対は、隣接部分行列（Ｓ１）と共有され、
前記隣接部分行列（Ｓ１）の第１の画素（Ｐｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊ＋１）の対は、前記部分行列（Ｓ２）の前記第１の画素の対と異なる行に配置される、請求項４又は５に記載の画素行列（ＭＰ）。
同じ列に属する部分行列（Ｓ２）の第２の画素（Ｐｘｌｉｊ、Ｐｘｌｉ＋１，ｊ）の対は、隣接部分行列（Ｓ１）と共有され、
前記隣接部分行列（Ｓ１）の第１の画素（Ｐｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊ＋１）の対は、前記部分行列（Ｓ２）の前記第１の画素の対と異なる行に配置される、請求項４又は５に記載の画素行列（ＭＰ）。
【請求項11】
前記制御手段（ＣＯＮＴ）は、前記部分行列（Ｓ）の画素毎に、
－ 前記光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）によって生成された前記電荷を受け取るための前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの高電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの低電位
を印加するように構成される、請求項９又は１０に記載の画素行列（ＭＰ）。
－ 前記光電効果素子（ＥＰＥｉ，ｊ、ＥＰＥｉ＋１，ｊ、ＥＰＥｉ，ｊ＋１、ＥＰＥｉ＋１，ｊ＋１）によって生成された前記電荷を受け取るための前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの高電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの低電位
を印加するように構成される、請求項９又は１０に記載の画素行列（ＭＰ）。
【請求項12】
前記制御手段（ＣＯＮＴ）は、第１の方向の隣接画素の対に同時に、
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 前記第１の方向と異なる第２の方向の前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの高電位
を、前記第２の方向の前記隣接画素によって生成された電荷をビニングするために印加するように構成される、請求項１１に記載の画素行列（ＭＰ）。
－ 前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ）を形成する前記深分離トレンチへの高電位、
－ 前記第１の方向と異なる第２の方向の前記部分行列（Ｓ）の前記隣接画素（Ｐｘｌｉ，ｊ＋１）に属する前記メモリ点（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１）を形成する前記深分離トレンチへの低電位、
－ 前記ビニングステージ（ＳＯＭ１、ＳＯＭ２）を形成する前記深分離トレンチへの高電位
を、前記第２の方向の前記隣接画素によって生成された電荷をビニングするために印加するように構成される、請求項１１に記載の画素行列（ＭＰ）。
【請求項13】
前記制御手段（ＣＯＮＴ）は、第１の方向の隣接画素の対、例えば同じ列（Ｃｊ）の２つの画素に対して、前記共通の読み出しステージ（ＬＥＣＴｉ，ｊ）で生成された電荷をビニングするために前記トランスファーゲート（Ｔ３、Ｔ４）に高電位を印加するように構成される、請求項８又は１２に記載の画素行列（ＭＰ）。
【請求項14】
各読み出しステージ（ＬＥＣＴｉｊ、ＬＥＣＴｉ，ｊ＋１）は、
前記検出ノード（ＳＮｉｊ）を、選択された供給電圧（ＶＲＥＦ）にリセットするために前記検出ノードに接続されたリセットトランジスタ（Ｔ７）、
共通のドレイン構成で接続された増幅トランジスタ（Ｔ８）であって、そのゲートは、前記検出ノード（ＳＮｉｊ）に接続される、増幅トランジスタ（Ｔ８）、
出力信号をサンプリングするために前記増幅トランジスタ（Ｔ８）の出力に接続された選択トランジスタ（Ｔ９）
を含む、請求項１～１３のいずれか一項に記載の画素行列（ＭＰ）。
前記検出ノード（ＳＮｉｊ）を、選択された供給電圧（ＶＲＥＦ）にリセットするために前記検出ノードに接続されたリセットトランジスタ（Ｔ７）、
共通のドレイン構成で接続された増幅トランジスタ（Ｔ８）であって、そのゲートは、前記検出ノード（ＳＮｉｊ）に接続される、増幅トランジスタ（Ｔ８）、
出力信号をサンプリングするために前記増幅トランジスタ（Ｔ８）の出力に接続された選択トランジスタ（Ｔ９）
を含む、請求項１～１３のいずれか一項に記載の画素行列（ＭＰ）。
【請求項15】
画像センサ（ＩＭＧ）であって、
請求項１～１４のいずれか一項に記載の画素行列（ＭＰ）、
前記画素のための制御信号を生成するための制御信号生成回路（ＣＯＮＴ）、
前記画素行列の各列の基部に配置されたサンプリング回路（Ｂ１）であって、前記対応する列の各画素の前記読み出しステージの出力に接続されたサンプリング回路（Ｂ１）、
前記画素行列の各列に電力を供給するための電力供給回路（Ｂ２）
を含む画像センサ（ＩＭＧ）。
請求項１～１４のいずれか一項に記載の画素行列（ＭＰ）、
前記画素のための制御信号を生成するための制御信号生成回路（ＣＯＮＴ）、
前記画素行列の各列の基部に配置されたサンプリング回路（Ｂ１）であって、前記対応する列の各画素の前記読み出しステージの出力に接続されたサンプリング回路（Ｂ１）、
前記画素行列の各列に電力を供給するための電力供給回路（Ｂ２）
を含む画像センサ（ＩＭＧ）。
【請求項16】
前記サンプリング回路（Ｂ１）は、相関二重サンプリング回路である、請求項１５に記載の画像センサ（ＩＭＧ）。
【請求項17】
グローバルシャッタ動作のために設計される、請求項１５又は１６に記載の画像センサ（ＩＭＧ）。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＣＭＯＳ技術を用いる能動画素行列に基づく画像センサに関する。
【背景技術】
【0002】
この種のセンサは、半導体材料の光電効果を用いて、取得した画像を再生するために、受信した光子を電気信号に変換する。画像センサには、２つの主な系統：ＣＣＤ（電荷結合素子）技術に基づくセンサ及びＣＭＯＳ（相補型金属酸化物半導体）技術に基づくセンサがある。
【0003】
ＣＭＯＳセンサは、ＣＣＤセンサと比較して、低い製造コストと組み合わせて、集積回路へのより簡単な集積を大規模に提供する。更に、より低いエネルギー消費でより高い処理速度が実現可能になり、この理由のため、携帯電話等の量産品にこの技術が採用されている。従って、ＣＭＯＳ技術にＣＣＤ技術の利点を付与して、基準となるＣＣＤ技術の性能に到達するか又はそれを超越することにより、ＣＭＯＳ技術の上述の利点を依然として維持しながら、ＣＭＯＳ技術を向上させることに主な利点がある。
【0004】
画素ビニングは、ｎ×ｍ画素からなるより大きい仮想マクロ画素を形成するために、隣接する画素の集団から出力信号をビニングするものであり、２つの正の整数ｎ又はｍの少なくとも一方は、２以上である。この技術は、単位画素の集団から信号を再生することにより、この特徴を含む画像センサの感度を向上させ、従って画像センサの信号対ノイズ比を向上させることを可能にする。画素ビニングは、電荷が転送された際に生成される電荷の追加に基づくＣＣＤセンサで共通に使用される。しかし、ＣＭＯＳ画像センサでは、従来、画素からの出力信号は、電荷領域ではなく、電圧領域で追加されるため、この特徴を実装することは、より困難である。電圧領域において、ビニングされた信号には、このように各画素により生じるノイズ、各々の読み出しチャネルに付随するノイズが２次加算されるため、ビニングされた画素の信号対ノイズ比は、非ビニングマクロ画素と同じサイズの均等な画素の信号対ノイズ比と比較してｎ×ｍの平方根だけ悪化する。
【0005】
画像センサの分野の技術的及び経済的事情により、ＣＭＯＳ技術を用いる能動画素行列に基づく画像センサに画素ビニングを実装する解決策の開発への関心は、当然のことである。
【0006】
業務用ビジョン、ロボティックス及び自動運転車並びに夜間ビジョン等、画像センサの新たな用途が出現している。これらの用途は、低明度及び／又は目標が動く条件下でＣＭＯＳ技術画像センサの優れた性能を必要とする。これらの新たな用途は、従来技術と比較して低い読み出しノイズを維持しながら多数の電荷を積分するセンサの能力を表す高ダイナミックレンジ（ＨＤＲ）の画像形成も必要とする。
【0007】
上記の説明に基づいて、特にこの機能の感度が大きく、信号対ノイズ比が高い利点と、このビニングを電圧領域で実行する場合のチャネルノイズの増大に関連する短所との間の妥協点を探る必要があるため、ＣＭＯＳ技術に基づく画像センサに画素ビニング機能を実装することが技術的課題となることが推察され得る。
【0008】
更に、ＣＭＯＳ技術画像センサは、２つの異なる動作モードで用いられ得る。第１の動作モードは、積分、電荷移動及び読み出しフェーズの時間が１行毎にずらされる回転シャッタモードである。第２の動作モードは、行列の全画素で光子の同時捕捉が可能なグローバルシャッタモードである。この動作モードは、動く目標により適している。従って、同じ状況において、グローバルシャッタ動作と互換性を保ったまま、ビニング解決策をＣＭＯＳ画像センサの画素電荷領域に適合させるという別の制約が生じる。
【0009】
従って、ピン留めフォトダイオードを用いるＣＭＯＳ技術がもたらす利点を依然として維持しながら、画素ビニング機能をＣＭＯＳ画像センサの電荷領域に実装し、且つグローバルシャッタ動作と互換性を保ったままこれを行う必要がある。これが必要であるのは、ビニングされたマクロ画素と均等なサイズの画素で信号対ノイズ比性能を実現するためである。
【0010】
米国特許出願公開第２０１４／０２６３９６４Ａ１号明細書は、ｎ×ｎ画素の組の検出ノードをプーリングすることにより、画素ビニングを実行することができる画素行列を含むＣＭＯＳ画像センサを記述している。この解決策の短所は、多数の画素の検出ノードをプーリングすることで、この画素の組を形成する各種のＭＯＳトランジスタに固有の浮遊容量の蓄積を介して得られる質量全体に関して、このノードでの静電容量の値が上昇することである。これは、画像センサの変換率（一般にＣＶＦと表記され、電子に関する変換利得を電圧で表す）を減らすが、その結果、この変換率により入力で返されるチャネルノイズが増える現象を有する。この解決策は、従って、信号対ノイズ比の観点から低明度の条件下での画像センサの性能を悪化させる短所を呈する。
【0011】
米国特許出願公開第２０１４／００２１８５８０Ａ１号明細書は、第１の画素のフォトダイオードと、第２の画素のフォトダイオードとの間に配置された、電荷を一時記憶する非対称ゲートを用いて画素ビニングを実行することができる画素行列を含むＣＭＯＳ画像センサを記述している。しかし、米国特許出願公開２０１４／００２１８５８０Ａ１号明細書が提案する解決策は、グローバルシャッタ動作モードと互換性を有さず、回転シャッタ動作に限定される。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】米国特許出願公開第２０１４／０２６３９６４Ａ１号明細書
【特許文献2】米国特許出願公開第２０１４／００２１８５８０Ａ１号明細書
【発明の概要】
【課題を解決するための手段】
【0013】
ＣＭＯＳ画像センサの感度を向上させる目的で画素ビニング機能を実装する既存の解決策の制約を克服するために、本発明は、改良された画素行列構造を提案する。提案される解決策は、画像センサに組み込まれたＣＭＯＳ技術を用いて形成され、電荷をビニングする手段を有する少なくとも１つの２×２の画素部分行列を含み、電荷領域における画素ビニングを実行可能にする画素行列からなる。
【0014】
本解決策は、低いチャネルノイズレベルと組み合わせることで、変換能力が優れていながら、より小型化された物理的な実装形態を有する点において、以前に開発された画素ビニング解決策と異なる。これは、高い感度及び高い信号対ノイズ比を必要とする低明度の条件下で画像センサの性能を向上させる。
【0015】
本発明は、画素ビニング機能とグローバルシャッタ動作との関連付けを可能にし、従って目標が動く場合に優れた性能を提供する利点も有する。
【0016】
本発明は、行列の画素の組から出力信号を読み出す読み出しフェーズを制御する制御信号を適合させることにより、画素行列のマクロ画素の電荷をビニングしない動作とも互換性を保つ。これは、この機能を撮像条件及び環境で使用する観点から当業者に利便性を提供する。
【0017】
本発明の１つの主題は、半導体基板に生成されたＮ行及びＭ列の画素行列であり、この行列は、４つの隣接画素の少なくとも１つの部分行列を含む。
【0018】
部分行列の画素の各々は、入射する電磁放射に応答して電荷を生成するための光電効果素子及び生成された電荷を保存するための、光電効果素子の出力に接続されたメモリ点の組と、検出ノードと、メモリ点の出力と検出ノードとの間に接続されたトランスファーゲートと、ビニングステージとを含む。ビニングステージは、前記組に接続され、且つ部分行列の同じ行に属する隣接画素と共通である。部分行列毎の少なくとも１つの検出ノードは、この部分行列の同じ列に属する２つの隣接画素に共通である。画素行列は、部分行列毎に、共通の検出ノードに接続された少なくとも１つの読み出しステージを更に含む。
【0019】
本発明の特定の一態様によれば、光電効果素子の各々は、ピン留めフォトダイオードである。
【0020】
本発明の特定の一態様によれば、ビニングステージの各々は、平行に配置された深分離トレンチの対によって形成される。
【0021】
本発明の特定の一態様によれば、メモリ点の各々は、深分離トレンチの配置によって形成される。深分離トレンチは、２つの電荷トラップを形成し、第１のトラップは、メモリ点の入力を構成し、及び電荷担体を第１のトラップのものより大きい量でドーピングされた第２のトラップは、メモリ点の本体を構成する。
【0022】
本発明の特定の一態様によれば、メモリ点の各々は、深分離トレンチの２つの対の配置によって形成される。深分離トレンチは、２つの電荷トラップを形成し、第１のトラップは、メモリ点の入力を構成し、それは、平行に配置され、且つ第１の距離によって隔てられた第１のトレンチの対によって形成され、及び第２のトラップは、メモリ点の本体を構成し、それは、平行に配置され、且つ第２の距離によって隔てられた第２のトレンチの対によって形成される。第１の距離は、第２の距離よりも小さい。
【0023】
本発明の特定の一態様によれば、ビニングステージは、光電効果素子の出力と、同じ行に属する部分行列の隣接画素の光電効果素子の出力との間に接続される。加えて、同じ列に属する部分行列の画素は、共通の検出ノード及び共通の読み出しステージを有する。
【0024】
本発明の特定の一態様によれば、上述の実施形態の制御手段は、同一の列の画素毎に、光電効果素子によって生成された電荷を受け取るためのメモリ点を形成する深分離トレンチへの高電位、同じ行に属する部分行列の隣接画素に属するメモリ点を形成する深分離トレンチへの低電位及びビニングステージを形成する深分離トレンチへの低電位を印加するように構成される。
【0025】
本発明の特定の一態様によれば、上述の実施形態の制御手段は、同一の列の画素毎に同時に、メモリ点を形成する深分離トレンチへの高電位、同じ行に属する部分行列の隣接画素に属するメモリ点を形成する深分離トレンチへの低電位及びビニングステージを形成する深分離トレンチへの高電位を、部分行列の同一の行に属する画素によって生成された電荷をビニングするために印加するように構成される。
【0026】
本発明の特定の一態様によれば、部分行列の画素のビニングステージは、メモリ点の出力と、同じ行に属する部分行列の画素のメモリ点の出力との間に接続される。加えて、同じ列に属する部分行列の画素は、共通の検出ノード及び共通の読み出しステージを有する。
【0027】
本発明の特定の一態様によれば、部分行列の画素のビニングステージは、メモリ点の出力と、同じ列に属する部分行列の画素のメモリ点の出力との間に接続される。同じ行に属する部分行列の第１の画素の対は、共通の検出ノード及び共通の読み出しステージを共有する。
【0028】
同じ列に属する部分行列の第２の画素の対は、別の隣接部分行列と共有される。隣接部分行列の第１の画素の対は、部分行列の第１の画素の対と異なる行に配置される。
【0029】
本発明の特定の一態様によれば、制御手段は、部分行列の画素毎に、光電効果素子によって生成された電荷を受け取るためのメモリ点を形成する深分離トレンチへの高電位及びビニングステージを形成する深分離トレンチへの低電位を印加するように構成される。
【0030】
本発明の特定の一態様によれば、制御手段は、第１の方向の隣接画素の対に同時に、メモリ点を形成する深分離トレンチへの高電位、第１の方向と異なる第２の方向の部分行列の隣接画素に属するメモリ点を形成する深分離トレンチへの低電位及びビニングステージを形成する深分離トレンチへの高電位を印加するように構成される。これにより、第２の方向の隣接画素によって生成された電荷のビニングが可能になる。
【0031】
本発明の特定の一態様によれば、制御手段は、第１の方向の隣接画素の対、例えば同じ列の２つの画素に対して、共通の読み出しステージで生成された電荷をビニングするためにトランスファーゲートに高電位を印加するように構成される。
【0032】
本発明の特定の一態様によれば、各読み出しステージは、検出ノードを、選択された供給電圧にリセットするために検出ノードに接続されたリセットトランジスタと、共通のドレイン構成で接続された増幅トランジスタであって、そのゲートは、検出ノードに接続される、増幅トランジスタと、出力信号をサンプリングするために増幅トランジスタの出力に接続された選択トランジスタとを含む。
【0033】
本発明の１つの主題は、特に、本発明の上述の各種の実施形態による画素行列と、画素のための制御信号を生成するための制御信号生成回路と、画素行列の各列の基部に配置されたサンプリング回路であって、対応する列の各画素の読み出しステージの出力に接続されたサンプリング回路と、画素行列の各列に電力を供給するための電力供給回路とを含む画像センサである。
【0034】
本発明の特定の一態様によれば、サンプリング回路は、相関二重サンプリング回路である。
【0035】
本発明の特定の一態様によれば、センサは、グローバルシャッタ動作のために設計される。
【0036】
本発明の他の特徴及び利点は、以下の添付図面を参照しながら以下の説明を精査することでより明らかになるであろう。
【図面の簡単な説明】
【0037】
【図1】本発明の第１の実施形態による画素部分行列の機能構成図を示す。
【図2a】対面する容量性深分離トレンチにより生じるビニングステージの一実施形態の断面図を示す。
【図3a】対面容量性深分離トレンチによって生成されるメモリ点の第１の実施形態の平面図を示す。
【図3b】対面する容量性深分離トレンチによって生成されたメモリ点の第２の実施形態の平面図を示す。
【図4】読み出しステージの回路図の一例を示す。
【図5】本発明の第１の実施形態による画素部分行列の物理的な実装形態の一例の平面図を示す。
【図8】本発明の第２の実施形態による画素部分行列の機能構成図を示す。
【図10】本発明の第３の実施形態による画素部分行列の機能構成図を示す。
【図13】本発明の任意の実施形態による画素行列を積分する画像センサの機能構成図を示す。
【発明を実施するための形態】
【0038】
図１は、半導体基板に形成された、ランクｉのＮ個の行Ｌｉ（ｉ＝１～Ｎ）及びランクｊのＭ個の列Ｃｊ（ｊ＝１～Ｍ）からなる画素行列に属する４つの画素の組のアーキテクチャを示す機能構成図である。４つの画素は画素行列内の座標に応じてそれぞれＰｘｌｉｊ、Ｐｘｌ（ｉ＋１），ｊ、Ｐｘｌｉ，（ｊ＋１）及びＰｘｌ（ｉ＋１），（ｊ＋１）と表記する。
【0039】
４つの画素のＰｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊ、Ｐｘｌｉ，ｊ＋１及びＰｘｌｉ＋１，ｊ＋１は、同一であり、仮想マクロ画素にシミュレートされるＳで表す２×２次元の対称部分行列を形成する。
【0040】
部分行列Ｓの４つの画素は、同じ行に属する部分行列Ｓの２つの画素（例えばＰｘｌｉ，ｊ、Ｐｘｌｉ，ｊ＋１）によって生成された電荷をビニングする第１の動作及び同じ列に属する部分行列の２つの画素（例えばＰｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊ）によって生成された電荷をビニングする第２の動作を実行する電荷移動手段をそれぞれ有する。部分行列Ｓの構造の対称性により、ある単位画素から別の単位画素への両方向でビニングを実行する可能性が生じる。
【0041】
部分行列Ｓを形成する画素Ｐｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊ、Ｐｘｌｉ，ｊ＋１及びＰｘｌｉ＋１，ｊ＋１のアーキテクチャを示すために、画素Ｐｘｌｉ，ｊの構成について例を挙げて以下に記述する。
【0042】
画素Ｐｘｌｉ，ｊは、入射する電磁放射に応答して電荷を生成及び保存する光電効果素子ＥＰＥｉ，ｊと、光電効果素子ＥＰＥｉ，ｊの出力に接続され、生成された電荷を保存するための、信号ＭＥＭ１により制御されるメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊと、共通の検出ノードＳＮｉ，ｊを、部分行列Ｓの同じ行に属する隣接画素Ｐｘｌｉ＋１，ｊに接続する、信号ＴＧｉにより制御されるトランスファーゲートＴ３と、部分行列Ｓの同じ行に属する隣接画素Ｐｘｌｉ，ｊ＋１と共通の信号ＢＩＮにより制御されるビニングステージＳＯＭ１とを含む。
【0043】
また、読み出しステージＬＥＣＴｉ，ｊは、電荷領域から電圧領域への遷移を行わせる検出ノードＳＮｉ，ｊに接続される。読み出しステージＬＥＣＴｉ，ｊは、関連付けられた画素に収集された電荷に対応する信号をフォーマット化する。読み出しステージＬＥＣＴｉ，ｊは、部分行列Ｓの同じ列に属する画素Ｐｘｌｉ＋１，ｊと共有される。
【0044】
上述のように、光電効果素子ＥＰＥｉ，ｊを用いて、入射する電磁放射に応答して電荷を生成する。この素子の例示的な一実施形態は、ピン留めフォトダイオードである。このフォトダイオードは、一般に、Ｐ＋ドーピングされた薄い層を、Ｐドーピングされた半導体基板内のＮドーピングされた拡散領域と接合することにより構築される。電磁放射に露出されると、入射光子は、半導体基板と相互作用して、接合部の空間電荷領域、より厳密には電子の場合に陰極に収集される電子－正孔対を生成する。ここでは、電荷積分フェーズに言及する。
【0045】
ビニングステージＳＯＭ１は、信号ＢＩＮにより制御されて、光電効果素子ＥＰＥｉ，ｊの出力を部分行列Ｓの行Ｌｉに属する光電効果素子ＥＰＥｉ，ｊ＋１に接続するスイッチのように挙動する。信号ＢＩＮに正のパルスを印加することは、ビニングステージの起動、従って２つの隣接する光電効果素子ＥＰＥｉ，ｊ、ＥＰＥｉ，ｊ＋１の出力間の電気接続の確立につながる。この接続の確立により、積分フェーズに続いて、光電効果素子ＥＰＥｉ，ｊ＋１より生成された電荷が隣接する光電効果素子ＥＰＥｉ，ｊ＋１に且つ逆向きに移動することが可能になる。
【0046】
第１のビニングステージＳＯＭ１と同一であり、同一の信号ＢＩＮにより制御される第２のビニングステージＳＯＭ２は、２つの光電効果素子ＥＰＥｉ＋１，ｊ、ＥＰＥｉ＋１，ｊ＋１の出力間に接続され、この両方は、光電効果素子ＥＰＥｉ＋１，ｊとＥＰＥｉ＋１，ｊ＋１との間において、従って行Ｐｘｌｉ＋１，ｊ、Ｐｘｌｉ＋１，ｊ＋１の２つの隣接画素間で電荷をビニングする同一機能を提供するために共に部分行列Ｓの後続行Ｌｉ＋１に属する。
【0047】
信号ＭＥＭ１により制御されるメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊは、信号ＭＥＭ１へのパルスの印加に続いて、光電効果素子ＥＰＥｉ，ｊの基板に収集された電荷を保存するように設計される。部分行列Ｓの画素の各々は、対応する光電効果素子の出力に接続されたメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊと同一のメモリ点を含む。メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１を実装することで画像センサのグローバルシャッタ動作が保証されるため、電荷積分フェーズを全ての画素に同時に実行して前記電荷をメモリ点に保存し、次いで保存された電荷の順次毎行読み出しを起動することが可能になる。
【0048】
ランクｊの列Ｃｊの画素に属するメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊは、同一の信号ＭＥＭ１により制御されるのに対して、ランクｊ＋１の列Ｃｊ＋１の画素に属するメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１は、同一の信号ＭＥＭ２により制御される。
【0049】
トランスファーゲートＴ３は、メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊと検出ノードＳＮｉ，ｊとの出力間に接続される。このゲートは、検出ノードＳＮｉ，ｊへの電荷の移動を制御する。具体的には、トランスファーゲートに接続された画素の外部の信号ＴＧｉが高水準にある場合、生成される電荷は、検出ノードＳＮｉ，ｊに拡散し得る。ゲートは、一般に、検出ノードＳＮｉ，ｊに接続されたＮ型浮遊拡散領域であるポリシリコンゲートに対応する。ここで、電荷を検出ノード、従って読み出しステージＬＥＣＴｉｊの入力に移動させる電荷移動フェーズに言及する。
【0050】
対称性により、トランスファーゲートＴ５、Ｔ６及びＴ４は、それぞれ画素Ｐｘｌｉ，ｊ＋１、Ｐｘｌｉ＋１，ｊ＋１及びＰｘｌｉ＋１，ｊに属する。制御信号ＴＧｉは、ランクｉの行Ｌｉに属するトランスファーゲートＴ３、Ｔ５の行アドレスに渡される。制御信号ＴＧｉ＋１は、ランクｉ＋１の行Ｌｉ＋１に属するトランスファーゲートＴ４及びＴ６で共有される。検出ノードＳＮｉ，ｊが画素Ｐｘｌｉ，ｊとＰｘｌｉ＋１，ｊとで共通であるため、２つのトランスファーゲートＴ４、Ｔ３を同時に起動することにより、これらの２つの画素から到達する電荷を共通の検出ノードＳＮｉ，ｊに蓄積し、次いで共通の読み出しステージＬＥＣＴｉ，ｊを介して読み出すことが可能になる。これは、次いで、ランクｊの列Ｃｊに属する画素によって生成された電荷のビニングを可能にする。
【0051】
対称性により、同一の垂直ビニング機能を、トランスファーゲートＴ５、Ｔ６の同時起動を介して、ランクｊ＋１の列Ｃｊ＋１に属する画素Ｐｘｌｉ，ｊ＋１、Ｐｘｌｉ＋１，ｊ＋１に実現することができる。
【0052】
読み出しステージＬＥＣＴｉ，ｊ、ＬＥＣＴｉ，ｊ＋１の主な役割は、変換された信号を検出ノードＳＮｉ，ｊ、ＳＮｉ，ｊ＋１のレベルとマッチングして、関連付けられた列に伝播されるようにすることである。これらは、従って、行列の各種画素を読み出す間にリセット及び順次アドレス指定機能を提供する。
【0053】
図２ａ、２ｂは、ビニングステージＳＯＭ１又はＳＯＭ２の物理的な実装形態の一例を軸ｘに沿った断面及び平面図として示す。
【0054】
図２ｂは、深トレンチ分離（一般に略語ＤＴＩで表す）を用いて半導体基板上に形成されたビニングステージＳＯＭ１又はＳＯＭ２の平面図を示す。深分離トレンチは、例えば、集積回路内の漏出電流を抑えるため、半導体基板のある領域を分離するために用いられるマイクロエレクトロニクス製造工程と互換な要素である。このような要素の容量性深分離トレンチと呼ばれる（容量性深トレンチ分離を略してＣＤＴＩとも呼ばれる）変型形態がある。この変型形態は、一般性を失うことなく本発明を説明するために用いられる。
【0055】
容量深分離トレンチＣＤＴＩを用いたビニングステージの実装形態を効果的に理解するために、それぞれｄｔｉ１、ｄｔｉ２と表記する容量深分離トレンチＣＤＴＩの対の、図２ｂの軸ｘに沿った断面図を図２ａに示す。ＣＤＴＩトレンチの構造は、半導体基板４をエッチングして深さが数マイクロメートル（３μＭ～６μＭ）及び幅が数百ナノメートル（１００ｎｍ～３００ｎｍ）の深トレンチを生成することにより製造される。絶縁層２、例えば酸化物が酸化工程を通してトレンチの内壁に形成され、次いで、トレンチは、ポリシリコン３で満たされる。得られた構造に電位を印加するように製造されたＣＤＴＩトレンチの表面に金属接点１が堆積される。
【0056】
図２ａ、２ｂのｄｔｉ１、ｄｔｉ２に示すように、ＣＤＴＩトレンチの対を対面して配置し、各トレンチの金属接点に同一電位を印加すること及び２つのＣＤＴＩトレンチ間をＮ型ドーピングすることにより、軸ｘに沿って２つのトレンチ間に静電電位井戸が生じ、この井戸は、電荷を蓄積可能であり、特にこの場合の電子をＮ型ドーピングと共に示す。２つのＣＤＴＩトレンチを対面して配置して得られた電位井戸の深さは、２つの要因：２つのトレンチ間の距離ｄ１及びトレンチｄｔｉ１、ｄｔｉ２の対間の空間に閉じ込められたドーピングのレベルに依存する。距離ｄ１の増大は、生成される電位井戸の深さの増大につながる。Ｎ型ドーピングが大きいほど、電位井戸の深さが更に増大する。
【0057】
有利には、ＣＤＴＩトレンチを用いることにより、２つの隣接するフォトダイオードの電荷の全てを単一のメモリノードに移動させることが可能になる。これは、トランジスタをビニングに用いた場合に不可能である。ＣＤＴＩトレンチを用いることにより、熱ノイズ（ｋＴＣ）を除去することが可能になるが、これは、電荷の流れを制御するのにトランジスタを用いる場合に不可能である。
【0058】
図２ｃは、２つのＣＤＴＩトレンチ（ｄｔｉ１、ｄｔｉ２）間で軸ｘに沿う区間での静電電位井戸２１を示し、これらのＣＤＴＩトレンチへの信号ＢＩＮを介した低電位の印加に続いてビニングステージを形成する。図２ｃは、２つのＣＤＴＩトレンチ（ｄｔｉ１、ｄｔｉ２）間で軸ｘに沿う区間の静電電位井戸２１も示し、これらのＣＤＴＩトレンチへの高電位の印加に続いてビニングステージを形成する。通常選択される慣例に従い、上から下に伸びる静電電位軸に増大する電位を示す。電子の電位井戸は、従って、採用された慣例によれば、最大値が電位井戸の底である下向きの静電電位の放物線関数に対応する。最大電位が高いほど、電子の電位井戸が深くなる。ＣＤＴＩトレンチｄｔｉ１、ｄｔｉ２に信号ＢＩＮを介して正のパルスを印加することにより、静電電位井戸２１のレベルを静電電位井戸２２の位置に移す。これは、電位障壁を移動させることに対応し、従ってダイオードの静電井戸が適切に配置される場合、上述の構造によって形成されたビニングステージを介して電荷が移動することができる。
【0059】
このＣＤＴＩトレンチ構造ｄｔｉ１、ｄｔｉ２を、光電効果素子に対応する２つのフォトダイオード間に実装することにより、ある画素から別の画素への電荷の移動を制御できるようになり、これは、２×２次元の部分行列Ｓの電荷をビニングする処理のステップを構成する。
【0060】
図３ａは、本発明による部分行列Ｓの画素で用いられるメモリ点の物理的な実装形態の一例の平面図を示す。
【0061】
メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊは、図３ａで説明したように、対面して配置されたＣＤＴＩトレンチ、すなわち（ｄｔｉ３、ｄｔｉ４）及び（ｄｔｉ５、ｄｔｉ６）の２つの対の構成からなる。深分離トレンチは、２つの電荷トラップを２つの垂直な方向に形成する。第１のトラップは、Ｎ型電荷担体がドーピングされたメモリ点の入力を構成し、Ｎ＋型ドーピングされるようにより高い量の電荷担体がドーピングされた第２のトラップは、メモリ点の本体を構成する。メモリ点を形成するＣＤＴＩトレンチの組、すなわちｄｔｉ１、ｄｔｉ２、ｄｔｉ３及びｄｔｉ４は、同一の制御信号ＭＥＭ１（又はＭＥＭ２）により制御される。メモリ点の入力と、メモリ点の本体との間のドーピングの差異により、２つの領域によって生成されたトラップ間に静電電位差が生じ、その結果、図３ｃに示す静電電位グラフ３１が生成される。
【0062】
代替的に、２つの領域間でのドーピングの差異を維持しながら、異なる方向であるが、メモリ点の本体の方向に垂直ではない方向にメモリ点の入力を実装することが可能である。
【0063】
代替的に、引き続き２つの領域間でのドーピング量の差異を維持しながら、図３ｂに示すようにメモリ点の本体と同一の方向にメモリ点の入力を実装することが可能である。
【0064】
代替的に、基板のドーピングの差ではなく、各領域（入力及び本体）を形成するトレンチ間の距離の差に基づいて、入力及び本体からなるメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊを形成することが可能である。具体的には、ｄ２を、メモリ点の入力を形成するトレンチｄｔｉ３及びｄｔ４間の距離とし、ｄ３を、メモリ点の本体を形成するトレンチｄｔｉ５及びｄｔ６間の距離とする。対面して配置されたトレンチの対について、２つのトレンチの距離の増大は、２つのトレンチ間に形成された電位井戸の深さの増大につながることを想起されたい。従って、ドーピング量が等しいことを前提として、メモリ点の入力を形成するトレンチ間の距離ｄ３が、メモリ点の本体を形成するトレンチ間の距離ｄ４より短い場合、図３ｃで記述したものと同一の静電電位グラフが得られる。従って、メモリ点は、ドーピング量の変化ではなく、構造の幾何学的変化に基づいて形成される。
【0065】
ＣＤＴＩトレンチに基づくビニングステージについて説明した原理と同様に、メモリ点を構成するトレンチに高電位を印加することで、電位障壁３１が、グラフ３２に示す障壁の位置までシフトするため、メモリ点の入力におけるトラップを通して電荷が移動でき、これらの電荷は、従って、本体の領域にトラップに保存され、従ってメモリ機能を形成する。
【0066】
図４は、本発明の実施形態の１つによる部分行列Ｓで用いられる読み出しステージＬＥＣＴｉ，ｊの例示的な一実装形態の回路図を示す。
【0067】
読み出しステージＬＥＣＴｉ，ｊは、ランクｉの同じ行Ｌｉに属する画素行列の他の読み出しステージの全てと共通の２つの入力信号ＲＳＴｉ、ＳＥＬｉを受信する。読み出しステージＬＥＣＴｉ，ｊにも基準電圧ＶＲＥＦが供給される。読み出しステージＬＥＣＴｉ，ｊは、検出ノードＳＮｉ，ｊにより収集された電荷を、導電行ＣＯＬｊに伝播される出力電圧Ｖｏｕｔに変換する。
【0068】
読み出しステージＬＥＣＴｉ，ｊは、検出ノードＳＮｉ，ｊと、検出ノードをリセットして画像センサの大域的スケールで相関二重サンプリングの実行を可能にする外部基準電圧ＶＲＥＦとの間に接続されたリセットトランジスタＱ１を含む。
【0069】
読み出しステージＬＥＣＴｉ，ｊは、出力信号を関連付けられた列の導電行とマッチングするために共通のドレイン構成に接続された増幅トランジスタＱ２も含む。
【0070】
読み出しステージＬＥＣＴｉ，ｊは、増幅トランジスタＱ２からの出力信号をサンプリングするために増幅トランジスタＱ２の出力に接続された選択トランジスタＱ３を含む。選択スイッチＴ５は、ＳＥＬｉと表記する行選択信号により制御される。画素が属する行を読み出すことが選択されると、トランジスタＱ３は、オン状態にあり、従って、信号Ｖｏｕｔは、導電行ＣＯＬｊを介してこの列の読み出しステージの出力まで伝播できる。
【0071】
図５は、図１に記述された第１の実施形態による部分行列Ｓの物理的な実装形態（レイアウト）の一例の平面図を示す。当業者は、半導体基板のマイクロエレクトロニクスの製造工程の各種のステップで用いるマスクを反映する、図１の説明のこの特定の図に記述された部分行列Ｓの各種要素を区別することができるであろう。
【0072】
【0073】
図６ｂ～６ｉは、図１に示す第１の実施形態による部分行列における電荷ビニングによる動作の各種ステップを示す。ステップ毎に、部分行列Ｓの画素によって生成される電荷の経路を部分行列Ｓの回路図のスケールだけでなく、画素部分行列Ｓ各種要素の半導体基板における電位の電位グラフのスケールでも示す。このアプローチにより、本発明に従って記述する構造におけるビニングによる動作を支配する物理的現象に対する理解を深めることができる。
【0074】
図６ａにおいて、以下のステップを識別することができる。
１．ステップＰＨ０：読み出しステージのリセット。
２．ステップＰＨ１：フォトダイオードによる電荷積分。
３．ステップＰＨ２：受信列の画素Ｐｘｌｉ，ｊ及びＰｘｌｉ＋１，ｊの電荷保存。
４．ステップＰＨ３：水平電荷ビニング。
５．ステップＰＨ４：垂直電荷ビニング及び読み出し。
１．ステップＰＨ０：読み出しステージのリセット。
２．ステップＰＨ１：フォトダイオードによる電荷積分。
３．ステップＰＨ２：受信列の画素Ｐｘｌｉ，ｊ及びＰｘｌｉ＋１，ｊの電荷保存。
４．ステップＰＨ３：水平電荷ビニング。
５．ステップＰＨ４：垂直電荷ビニング及び読み出し。
【0075】
この処理について段階的に記述する。
【0076】
ｔ０において、外部制御信号ＲＳＴｉでの立ち上がりエッジは、リセットステップＰＨ０を起動させて、各画素の検出ノードのＳＮの値を所定の電圧に強制設定する。このステップは、画素の電荷ビニングの機能に直接関与しないが、相関二重サンプリングと互換性を有する動作にリセットが必須であることは、当業者に明らかある。
【0077】
次に、電荷積分フェーズＰＨ１が起動され、全ての制御信号は、入射光線への露光に続いて、電荷をフォトダイオード内に蓄積するのに十分な持続時間にわたり低電位（論理レベル０に対応）に設定される。
【0078】
図６ｂは、部分行列Ｓを構成する画素に属する各種の光電効果素子による電荷パケット（破線楕円ＣＨｉ，ｊ、ＣＨｉ，ｊ＋１、ＣＨｉ＋１，ｊ、ＣＨｉ＋１，ｊ＋１）の生成を示す。
【0079】
図６ｃは、図６ｂに示すような部分行列Ｓの各種要素を半導体基板の体積内に積分する積分ステップＰＨ１の実行中における静電電位グラフの状態を示す。メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１を構成するＣＤＴＩトレンチへの（ＭＥＭ１＝０及びＭＥＭ２＝０の）低電位の印加は、メモリ点の入力における電位障壁の確立につながる。ビニングステージＳＯＭ１を構成するＣＤＴＩトレンチへの（ＢＩＮ＝０の）低電位の印加は、ビニングステージに電荷の伝播を阻害させる電位障壁の確立につながる。これは、従って、図６ｃに示すように、光電効果素子ＥＰＥｉ，ｊ、ＥＰＥｉ，ｊ＋１の体積内に電位井戸を生じさせる。生成された電荷ＣＨｉ，ｊ、ＣＨｉ，ｊ＋１がフォトダイオードで電位井戸に閉じ込められることが明らかに分かる。対称性により、積分ステップの実行中、２つの画素のＰｘｌｉ＋１，ｊ、Ｐｘｌｉ＋１，ｊ＋１に対して同一の静電電位グラフが得られる。
【0080】
一定時間の経過後、積分フェーズＰＨ１は、終了し、信号ＭＥＭ１の立ち上がりエッジは、ＰＨ２と表記する受信列Ｃｊの画素Ｐｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊの電荷を保存するステップを起動する。同時に、制御信号ＭＥＭ２は、低論理レベルに維持されるため、受信列Ｃｊの画素Ｐｘｌｉ，ｊ＋１、Ｐｘｌｉ＋１，ｊ＋１のフォトダイオードと、同一画素に属するメモリ点の入力との間で電位障壁が維持される。
【0081】
図６ｄ、６ｅは、信号ＭＥＭ１の立ち上がりエッジに続く、受信列Ｃｊの画素Ｐｘｌｉ，ｊ、Ｐｘｌｉ＋１，ｊからメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊへの電荷の動きを示す。図６ｅの静電電位グラフは、ＭＥＭ１＝１（高論理状態）である列Ｃｊの画素のメモリ点への電荷のこの移動（メモリ点とＣｊのフォトダイオードとの間の電位障壁を低下させる）及びＭＥＭ２＝０（低論理状態）である列Ｃｊ＋１の画素のフォトダイオードへの電荷の閉じ込め（メモリ点とＣｊ＋１のフォトダイオードとの間の電位障壁を維持する）を示す。
【0082】
ビニングステージＳＯＭ１、ＳＯＭ２を制御する制御信号ＢＩＮの起動及びＭＥＭ２を低電位レベルに維持することでステップＰＨ３が起動される。生成され、次いで画素Ｐｘｌｉ，ｊ＋１、Ｐｘｌｉ＋１，ｊ＋１のフォトダイオードに閉じ込められた電荷ＣＨｉ，ｊ＋１、ＣＨｉ＋１，ｊ＋１はビニングステージＳＯＭ１、ＳＯＭ２の各々を通過する。制御信号ＭＥＭ１が高電位に維持される（ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，＋１＋ｊの入力は、オン状態である）ため、ランクｊ＋１の列Ｃｊ＋１からのビニングステージを通過する電荷は、次いで、図６ｆに示すようにランクｊの列Ｃｊの画素のメモリ点に保存される。行方向でのビニングは、メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，＋１＋ｊで実行される。これには、読み出しステージの入力での浮遊容量を制限しながら、読み出しステージの利得が維持されるという利点がある。
【0083】
図６ｇの静電電位グラフ６０１は、光電効果素子ＥＰＥｉ，ｊ＋１から、中間ステップで光電効果素子ＥＰＥｉ，ｊに接近し、次いで図６ｇのグラフ６０２に示すようにＰＯＩＮＴ＿ＭＥＭｉ，ｊの本体に至る、ビニングステージＳＯＭ１を通過する電荷の移動を示す。対称性により、同一構成の電位障壁がランクｉ＋１の行の基板に得られるため、画素Ｐｘｌｉ，ｊ＋１のフォトダイオードから画素Ｐｘｌｉ，ｊ＋１のメモリ点まで電荷が移動することができる。
【0084】
従って、フェーズＰＨ３が完了すると、部分行列Ｓ内で水平ビニングが各行毎に実行される。構造の対称性により、当業者は、制御信号ＢＩＮ、ＭＥＭ１及びＭＥＭ２のシーケンスを調整することにより両方向で水平ビニングを実行することが可能になる。
【0085】
ｔ４における制御信号ＭＥＭ１の立ち下がりエッジは、後続の水平ビニング及び読み出しフェーズＰＨ４を起動する。これは、相関二重サンプリングと互換性を有するため、リセットされた値は、リセット信号ＲＳＴｉの立ち下がりエッジの直前にサンプリングされる。ｔ６において、２つの信号ＴＧｉ、ＴＧｉ＋１の２つの同時パルス（又はＲＳＴｉが低論理状態に維持される場合にはプログラミングに応じて連続するパルス）は、図６ｈ、６ｉに示すように、２つのトランスファーゲートＴ３、Ｔ４を、それらの電位障壁を下げることにより起動する。メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊに予め保存された電荷は、このように検出ノードＳＮｉ，ｊでグループ化される。部分行列Ｓの４つの画素によって生成された全ての電荷が合算されて、同一の検出ノードＳＮｉ，ｊに蓄積され、電圧に変換され、読み出しステージＬＥＣＴｉ，ｊにより適合されて、ペイロード信号がサンプリングされた後に画像センサのシステムレベルで相関二重サンプリングが実行される。
【0086】
部分行列の画素の電荷をビニングする処理（ビニング）の理解を容易にするために、ここで、相関二重サンプリングの処理の詳細を記述しない。当業者は、この種のサンプリングを用いる本発明による画素電荷ビニングの実装形態に必要な全ての要素を有する。
【0087】
【0088】
リセット及び積分フェーズＰＨ’０、ＰＨ’１は、図６ａのタイミング図と同一である。
【0089】
ｔ’１において、制御信号ＭＥＭ１、ＭＥＭ２の２つのパルスが部分行列Ｓを形成する画素に属する全てのメモリ点へのアクセスを開放する。各々のフォトダイオードによって生成された電荷は、従って、関連付けられたメモリ点に移動するため、グローバルシャッタ動作において電荷を保存するフェーズＰＨ’２を実行する。同じ行に属する２つの隣接する光電素子間の電位障壁を維持するために、信号ＢＩＮは、低論理状態に維持される。
【0090】
ｔ’２から、制御信号ＴＧｉ、ＴＧｉ＋１上の２つの連続的パルスにより、トランスファーゲートＴ３、Ｔ４、Ｔ５、Ｔ６を連続的に起動し、従って（読み出しステージＬＥＣＴｉ，ｊ、ＬＥＣＴｉ，ｊ＋１にそれぞれ伝播されるように）画素Ｐｘｌｉ，ｊの電荷を検出ノードＳＮｉ，ｊに、且つＰｘｌｉ＋１，ｊの電荷を検出ノードＳＮｉ，ｊ＋１に蓄積し、次いで第２に（読み出しステージＬＥＣＴｉ，ｊ、ＬＥＣＴｉ，ｊ＋１にそれぞれ伝播されるように）画素Ｐｘｌｉ，ｊ＋１の電荷を検出ノードＳＮｉ，ｊに、且つＰｘｌｉ＋１，ｊ＋１の電荷を検出ノードＳＮｉ，ｊ＋１に蓄積することができる。
【0091】
これは、従って、部分行列Ｓを形成する画素内でビニングを行わないグローバルシャッタ動作をもたらす。
【0092】
本発明の利点の１つは、提案する実装形態が電荷ビニングの有無に依らない動作を可能にすることである。
【0093】
図８は、本発明の第２の実施形態による画素部分行列の機能構成図を示す。
【0094】
部分行列Ｓの第２の実施形態は、部分行列Ｓのランクｉの行Ｌｉに属するメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１出力間でのビニングステージＳＯＭ１の接続及び部分行列Ｓのランクｉ＋１の行Ｌｉ＋１に属するメモリ点ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１の出力間でのビニングステージＳＯＭ２の接続が第１の実施形態と異なる。
【0095】
図８に記述する第２の実施形態は、実装時に行と列を反転できるという技術的利点を有する。また、同じ行に属するメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１に保存できる電荷はビニングステージＳＯＭ１により互いに分離されるため、数を増やすことが可能になる。（同じことは、メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１に言える）。
【0096】
【0097】
図９ｂ～９ｅは、第２の実施形態による部分行列Ｓにおける各種のビニングステップ実行中の電荷の経路を示す。
【0098】
リセット及び積分フェーズＰＨ’’０、ＰＨ’’１は、図６ａのタイミング図のもの（特にＰＨ０、ＰＨ１）と同一である。
【0099】
図９ｂに示すような部分行列Ｓの画素のフォトダイオードによる電荷積分に続いて、時点ｔ’’１において、信号ＭＥＭ１、ＭＥＭ２の２つのパルスは、部分行列Ｓの全ての画素のメモリ点の入力で電位障壁を開放する。電荷は、従って、図９ｃに示すように各種のメモリ点に保存され、ステップＰＨ’’２は、時点ｔ’’２で信号ＭＥＭ１、ＭＥＭ２の立ち下がりエッジにより終了する。
【0100】
ｔ’’３において、水平ビニングフェーズＰＨ’’３が信号ＢＩＮ、ＭＥＭ１の２つの同時パルスにより起動されて、メモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ＋１、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊ＋１に保存された電荷が上述と同一の物理的機構に基づいてメモリ点ＰＯＩＮＴ＿ＭＥＭｉ，ｊ、ＰＯＩＮＴ＿ＭＥＭｉ＋１，ｊにそれぞれ移動できるようになる。水平ビニングは、従って、図９ｄに示すようにフェーズＰＨ’’３後に実行される。
【0101】
ｔ’’４において、最後の読み出し及び垂直ビニングフェーズにおいて、ＰＨ’’４は、第１の実施形態のビニング動作で記述されたフェーズＰＨ４と同一である。このフェーズの結果を図９ｅに示す。
【0102】
図１０は、本発明による画素部分行列の第３の実施形態を示す。各々の画素は、追加的に、入力信号ＡＢにより制御され、且つ同一画素に属する光電効果素子に接続された反射防止トランジスタＴ７を積分する。制御信号ＡＢは、部分行列Ｓの全ての画素の反射防止トランジスタに共通である、このトランジスタにより、検出ノードＳＮｉ，ｊ、ＳＮｉ，ｊ＋１を通過することなく、フォトダイオードをゼロにリセットすることが可能になる。また、現在の画像の読み出し終了前に後続画像の積分を起動することも可能になる。ここで、「読み出しながら積分」（ＩＷＲ）に言及する。
【0103】
図１１は、同一サイズであり、正方形の形状係数を有する仮想マクロ画素が得られるように、２×２画素のビニングを実行可能な画素行列ＭＰを取得するための本発明の第１の実施形態による部分行列Ｓの例示的な一実装形態を示す。同一の列に属する部分行列Ｓの当接により、主導電行ＣＯＬｊを形成するために、読み出しステージ（ＬＥＣＴｉ，ｊ、ＬＥＣＴｉ＋１，ｊ、等）（ｊは、１～Ｍの任意の値である）の出力で信号を取り出す導電行（ＣＯＬｉ，ｊ、ＣＯＬｉ，ｊ＋１、等）を接続することが可能になる。画素行列ＭＰは、両方の空間次元にわたり当接動作を繰り返すことにより得られる。
【0104】
【0105】
部分行列は、互いに当接しないが、図１２の部分行列Ｓ１、Ｓ２に見られるように互いに共通の部分を共有する。部分行列Ｓ１は、列Ｃ’ｊ－１、Ｃ’ｊの画素からなる。部分行列Ｓ２は、列Ｃ’ｊ、Ｃ’ｊ＋１の画素からなる。部分行列Ｓ３は、列Ｃ’ｊ＋１、Ｃ’ｊ＋２の画素からなる。
【0106】
部分行列Ｓ１を例に取ると、ビニングステージ１２１、１２２は、図８に示すように、同一の行ではなく、同一の列に属する画素を接続する。また、部分行列Ｓ２は、部分行列Ｓ２のランクｉ＋１の行Ｌｉ＋１に属する２つの画素の共通の検出ノード１２４に接続された単一の読み出しステージ１２３を含む。一方、隣接部分行列Ｓ１は、部分行列Ｓ１に属するランクｉの行Ｌｉ＋１の２つの画素に共通の検出ノード１２６に接続された単一の読み出しステージ１２５を含む。部分行列Ｓ３についても同一の構成が得られ、隣接する部分行列Ｓ１、Ｓ２及びＳ３間で交互に対称な構造を生成する。
【0107】
本実施形態は、同一の画素部分行列内の行間で両方向でのビニングを実行できないが、他の実施形態と比較してより小型化された実装形態が得られる利点があることが強調される。
【0108】
【0109】
能動画素行列ＭＰは、本発明によって形成された少なくとも１つの部分行列Ｓを含む。この行列は、画素の行及び列からなる。図１３において、説明を簡素化するために、行列内に単一の部分行列Ｓを示す。
【0110】
画像センサＩＭＧは、画素に対する制御信号を生成する制御信号生成回路ＣＯＮＴも含む。この回路を用いて、画素毎に読み出しフェーズのための信号ＳＥＬｉ（ｉは１～Ｎ／２）、電荷移動フェーズのためのＴＧｉ（ｉは１～Ｎ）及び検出ノードのリセットのためのＲＳＴｉ（ｉは１～Ｎ／２）を生成することにより、行列ＭＰの能動画素の各種の動作フェーズを制御する。制御回路ＣＯＮＴは、水平及び垂直ビニングフェーズを管理する信号ＭＥＭ１、ＭＥＭ２及びＢＩＮも生成する。このブロックは、追加的に、２つの他の制御信号、具体的にはサンプリングフェーズを制御するＳＨＲ、ＳＨＳを生成する。
【0111】
画像センサは、画素行列の各列の基部に配置され、且つ対応する列の各画素の読み出しステージの出力に接続されたサンプリング回路Ｂ１も含む。この機能を実装するために相関二重サンプリング回路Ｂ１を用い得る。この相関二重サンプリング解決策により、注目する列の画素で生成されたｋＴＣノイズを除去しながら、同時に信号を読み出すことが可能になる。第１に、リセットに続いてサンプリングされた画素からの出力信号が保存される。保存されたサンプルは、リセット信号に対応する。第２に、画素を光に露光させた後にサンプリングされた信号が保存される。保存されたサンプルは、ペイロード信号に対応する。２つのサンプリングされた信号の減算により、ｋＴＣノイズを除去することが可能になる。この差分測定の結果ｏｕｔ＿ｄｉｆｆは、簡素化のために図１３に示していないアナログ対デジタル変換器に送信される。グローバル又は回転シャッタの場合、サンプルが常に１行毎に読み出される点に留意されたい。
【0112】
画像センサは、画素行列の各列に電力を供給する電力供給回路Ｂ２も含む。図１３において、これは、列の導体に接続された電流源である。この電流源は、列の全ての画素に共通であり、画素の読み出し中、増幅ステージのトランジスタにバイアスを掛けるために用いられる。
【0113】
本発明による能動画素行列を含む画像センサの他の変型形態も当業者に容易に想到されるであろう。
【0114】
本発明の記述により、電荷領域における画素ビニング機能の実装を可能にする２×２部分行列を介して、その行列アレイが形成されるＣＭＯＳ画像センサを実装することが可能になる。この特徴により、低明度の条件下で画像センサの感度を向上させると共に、画素行列内のチャネルノイズも減らすことが可能になる。次いで、画像センサの信号対ノイズ比を高めることも可能になる。
【0115】
本発明が記述する解決策は、このように、グローバルシャッタ動作との互換性を維持しながら、少なくとも電荷領域における画素ビニングの性能の点で従来技術と異なる。また、本発明は、従来技術による実装形態で用いる４つのプーリングされた出力ノードを共有する技術と比較して検出ノードの静電容量を低減させる利点がある。本発明による画像センサは、引き続き電荷ビニングを行わずに動作する可能性を残しているため、アナログ画素ビニングの起動を支配する制御信号のシーケンスを変更することにより、撮像環境の条件に応じてセンサの動作を適合させる柔軟性を当業者にもたらす。
【符号の説明】
【0116】
１ 金属接点
２ 絶縁層
３ ポリシリコン
４ 半導体基板
２１、２２ 静電電位井戸
３１、６０１ 静電電位グラフ
３２、６０２ グラフ
１２１、１２２ ビニングステージ
１２３、１２５ 読み出しステージ
１２４、１２６ 検出ノード
ＡＢ 制御信号
Ｂ１ サンプリング回路
Ｂ２ 電力供給回路
ＢＩＮ 制御信号
ＣＨｉ，ｊ 電荷パケット
ＣＯＬｊ 導電行
ＣＯＮＴ 制御回路
Ｃｊ 列
ｄ１ 距離
ｄｔｉ１～ｄｔｉ６ トレンチ
ＥＰＥｉ，ｊ 光電効果素子
ＩＭＧ 画像センサ
ＬＥＣＴｉ，ｊ 読み出しステージ
Ｌｉ 行
ＭＥＭ１、ＭＥＭ２ 制御信号
ＭＰ 能動画素行列
ＰＨ０ リセット
ＰＨ１ 電荷積分
ＰＨ２ 電荷保存
ＰＨ３ 水平電荷ビニング
ＰＨ４ 垂直電荷ビニング及び読み出し
ＰＯＩＮＴ＿ＭＥＭｉ，ｊ メモリ点
Ｐｘｌｉ，ｊ 画素
Ｑ１ リセットトランジスタ
Ｑ２ 増幅トランジスタ
Ｑ３ 選択トランジスタ
ＲＳＴｉ 入力信号
Ｓ、Ｓ１、Ｓ２、Ｓ３ 部分行列
ＳＥＬｉ 行選択信号
ＳＨＲ、ＳＨＳ 制御信号
ＳＮｉ，ｊ 検出ノード
ＳＯＭ１、ＳＯＭ２ ビニングステージ
Ｔ３～Ｔ６ トランスファーゲート
Ｔ７ 反射防止トランジスタ
ＴＧｉ 制御信号
ＶＲＥＦ 基準電圧
Ｖｏｕｔ 出力電圧
２ 絶縁層
３ ポリシリコン
４ 半導体基板
２１、２２ 静電電位井戸
３１、６０１ 静電電位グラフ
３２、６０２ グラフ
１２１、１２２ ビニングステージ
１２３、１２５ 読み出しステージ
１２４、１２６ 検出ノード
ＡＢ 制御信号
Ｂ１ サンプリング回路
Ｂ２ 電力供給回路
ＢＩＮ 制御信号
ＣＨｉ，ｊ 電荷パケット
ＣＯＬｊ 導電行
ＣＯＮＴ 制御回路
Ｃｊ 列
ｄ１ 距離
ｄｔｉ１～ｄｔｉ６ トレンチ
ＥＰＥｉ，ｊ 光電効果素子
ＩＭＧ 画像センサ
ＬＥＣＴｉ，ｊ 読み出しステージ
Ｌｉ 行
ＭＥＭ１、ＭＥＭ２ 制御信号
ＭＰ 能動画素行列
ＰＨ０ リセット
ＰＨ１ 電荷積分
ＰＨ２ 電荷保存
ＰＨ３ 水平電荷ビニング
ＰＨ４ 垂直電荷ビニング及び読み出し
ＰＯＩＮＴ＿ＭＥＭｉ，ｊ メモリ点
Ｐｘｌｉ，ｊ 画素
Ｑ１ リセットトランジスタ
Ｑ２ 増幅トランジスタ
Ｑ３ 選択トランジスタ
ＲＳＴｉ 入力信号
Ｓ、Ｓ１、Ｓ２、Ｓ３ 部分行列
ＳＥＬｉ 行選択信号
ＳＨＲ、ＳＨＳ 制御信号
ＳＮｉ，ｊ 検出ノード
ＳＯＭ１、ＳＯＭ２ ビニングステージ
Ｔ３～Ｔ６ トランスファーゲート
Ｔ７ 反射防止トランジスタ
ＴＧｉ 制御信号
ＶＲＥＦ 基準電圧
Ｖｏｕｔ 出力電圧
【図1】
【図2a】
【図2b】
【図2c】
【図3a】
【図3b】
【図3c】
【図4】
【図5】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図6f】
【図6g】
【図6h】
【図6i】
【図7】
【図8】
【図9a】
【図9b】
【図9c】
【図9d】
【図9e】
【図10】
【図11】
【図12】
【図13】
【外国語明細書】