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特開2022-164865炭化シリコン半導体装置及びその製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022164865
(43)【公開日】2022-10-27
(54)【発明の名称】炭化シリコン半導体装置及びその製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20221020BHJP
   H01L 29/12 20060101ALI20221020BHJP
   H01L 21/336 20060101ALI20221020BHJP
   H01L 29/739 20060101ALI20221020BHJP
【FI】
H01L29/78 652K
H01L29/78 652T
H01L29/78 653A
H01L29/78 652B
H01L29/78 658G
H01L29/78 658F
H01L29/78 655A
【審査請求】有
【請求項の数】9
【出願形態】OL
(21)【出願番号】P 2022139154
(22)【出願日】2022-09-01
(62)【分割の表示】P 2017215758の分割
【原出願日】2017-11-08
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】内海 誠
(72)【発明者】
【氏名】酒井 善行
(57)【要約】
【課題】オーミック電極に含まれる金属や水素原子等の拡散を防止できる半導体装置及びその製造方法を提供する。
【解決手段】第1導電型のドリフト領域2と、ドリフト領域2上に配置された第2導電型のベース領域3と、ベース領域3の上部に選択的に埋め込まれ、ドリフト領域2よりも高不純物密度で第1導電型の主電極領域4と、主電極領域4の深さより浅いレベルまで、主電極領域4の上面側にラウンド部を有し、ラウンド部からベース領域3を貫通して底部がドリフト領域2まで達するトレンチ9と、トレンチ9の内側に設けられた絶縁ゲート構造(6、7)と、を備える。ラウンド部の下端がベース領域から0.1μm以上離間している。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1導電型のドリフト領域と、
前記ドリフト領域上に配置された第2導電型のベース領域と、
前記ベース領域を貫通する少なくとも1本のトレンチと、
前記ベース領域の上部に選択的に設けられ、前記ドリフト領域よりも高不純物密度で第1導電型の主電極領域と、
を備え、
前記トレンチは、上面側の角部を丸めた曲面形状の部位であるラウンド部を有し、
前記ラウンド部の下端が前記ベース領域から0.1μm以上離間していることを特徴とする炭化シリコン半導体装置。
【請求項2】
前記トレンチは、幅が0.5~1.0μmであり、深さが1μm~2μmであることを特徴とする請求項1に記載の炭化シリコン半導体装置。
【請求項3】
前記トレンチは、ストライプ状に複数配列されていることを特徴とする請求項1または2に記載の炭化シリコン半導体装置。
【請求項4】
前記ドリフト領域は、エピタキシャル層を含み、
前記トレンチの下端は、前記エピタキシャル層に達していることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
【請求項5】
前記主電極領域に隣接して設けられ、前記ベース領域よりも高不純物密度で第2導電型のベースコンタクト領域を備えることを特徴とする請求項1から4のいずれか1項に記載の炭化シリコン半導体装置。
【請求項6】
前記トレンチの底面及び側面に設けられたゲート絶縁膜と、
前記トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲート電極の上に設けられた層間絶縁膜と、
前記層間絶縁膜に設けられたコンタクトホールと、
を備え、
前記コンタクトホールは、前記主電極領域および前記ベースコンタクト領域の少なくとも一部を露出させていることを特徴とする請求項5に記載の炭化シリコン半導体装置。
【請求項7】
前記コンタクトホールに埋め込まれる表面電極層と、
前記表面電極層の下に設けられる下地金属層と、
を備え、
前記下地金属層は、バリアメタルを含むことを特徴とする請求項6に記載の炭化シリコン半導体装置。
【請求項8】
前記ラウンド部の曲率半径の最小値は、前記主電極領域の深さよりも大きいことを特徴とする請求項1から7のいずれか1項に記載の炭化シリコン半導体装置。
【請求項9】
第1導電型のドリフト領域と、前記ドリフト領域上に配置された第2導電型のベース領域と、前記ベース領域を貫通する少なくとも1本のトレンチと、前記ベース領域の上部に選択的に設けられ、前記ドリフト領域よりも高不純物密度で第1導電型の主電極領域と、を含む炭化シリコン半導体装置の製造方法であって、
前記主電極領域を形成した後に、上面側の角部を丸めた曲面形状の部位であるラウンド部を有する前記トレンチを形成し、
前記ラウンド部の下端を前記ベース領域から0.1μm以上離間させることを特徴とする炭化シリコン半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化シリコン(SiC)を用いたトレンチゲート型半導体装置のトレンチ構造及びその製造方法に関する。
【背景技術】
【0002】
トレンチゲート型のMOSトランジスタでは、半導体層に掘り込まれたトレンチの側面にチャネル領域が形成される。トレンチゲート型MOSトランジスタは、平面型MOSトランジスタに比べてセルピッチの縮小によりチャネル密度を高くできるので、オン抵抗の低減が期待できる。SiC半導体層を用いる場合、トレンチ形成にはドライエッチングが用いられる。トレンチは半導体層にほぼ垂直に掘り込まれるので、開口部及び底部の角部がほぼ直角となる。また、トレンチ側面には荒れが発生しやすい。開口部及び底部の角部や側面の荒れがあると、電界集中によるゲート耐圧低下を招きやすくなる。
【0003】
特許文献1には、熱酸化工程を2回行うことにより、トレンチの開口部及び底部を丸めてラウンド形状とし、ゲート特性を改善することが提案されている。特許文献2には、アルゴン(Ar)あるいは水素(H2)などのガス雰囲気で熱処理を行うことにより、トレンチの開口部及び底部をラウンド形状とし、ゲート耐圧を改善することが記載されている。また、特許文献3にも、Ar雰囲気で熱処理を行い、トレンチの開口部及び底部をラウンド形状とすることが記載されている。
【0004】
上述のように、トレンチのラウンド化は、ゲート酸化膜の高耐圧化及び高信頼性化のためには必要である。特許文献1では、チャネル領域表面の加工及び洗浄方法として、熱酸化を用いているが、チャネル領域表面を過剰に熱酸化すると、SiC半導体層内部に酸素及び格子不整合の浸入が発生するため、チャネル抵抗が増加する。また、特許文献2及び3では、ガス雰囲気での熱処理を用いたラウンド化は、表面における原子の拡散や再配列を利用している。そのため、ソース領域からチャネル領域へのn型不純物の拡散、及びチャネル領域からのp型不純物の脱離が発生し、p型のトレンチ側面の一部がn型又はi型に変化する。そのため、チャネル領域のリークが多発する原因となる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平7-263692号公報
【特許文献2】特許第5209152号公報
【特許文献3】再表2016/038833号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記問題点を鑑み、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止し、電気的特性を安定させることが可能な信頼性の高いSiC半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の一態様は、(a)第1導電型のドリフト領域と、(b)ドリフト領域上に配置された第2導電型のベース領域と、(c)ベース領域を貫通する少なくとも1本のトレンチと、(d)ベース領域の上部に選択的に設けられ、ドリフト領域よりも高不純物密度で第1導電型の主電極領域と、を備え、(e)トレンチは、上面側の角部を丸めた曲面形状の部位であるラウンド部を有し、(f)ラウンド部の下端がベース領域から0.1μm以上離間しているSiC半導体装置であることを要旨とする。
【0008】
本発明の他の態様は、(a)第1導電型のドリフト領域と、(b)ドリフト領域上に配置された第2導電型のベース領域と、(c)ベース領域を貫通する少なくとも1本のトレンチと、(d)ベース領域の上部に選択的に設けられ、ドリフト領域よりも高不純物密度で第1導電型の主電極領域と、を含む炭化シリコン半導体装置の製造方法であって、(e)主電極領域を形成した後に、上面側の角部を丸めた曲面形状の部位であるラウンド部を有するトレンチを形成し、(f)ラウンド部の下端をベース領域から0.1μm以上離間させるSiC半導体装置の製造方法であることを要旨とする。
【発明の効果】
【0009】
本発明によれば、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止し、電気的特性を安定させることが可能な信頼性の高いSiC半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【0010】
図1】本発明の実施形態に係る半導体装置の一例を示す要部断面図である。
図2】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
図3】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図2に引き続く工程断面図である。
図4】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図3に引き続く工程断面図である。
図5】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図4に引き続く工程断面図である。
図6】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図5に引き続く工程断面図である。
図7】本発明の実施形態に係る半導体装置の製造方法の一例を説明するための図6に引き続く工程断面図である。
図8図7に示したトレンチの断面のSEM像である。
図9】本発明の実施形態に係るトレンチと比較例のトレンチの断面形状を説明する概略図である。
図10】本発明の実施形態に係る半導体装置のソース領域表面からのSIMS分析による不純物濃度分布を示す図である。
図11】本発明の実施形態に係る半導体装置と比較例の半導体装置のId-Vg特性を示す図である。
図12】本発明の実施形態に係る半導体装置と比較例の半導体装置の閾値電圧とオン抵抗の相関を示す図である。
図13】本発明の実施形態に係る半導体装置と比較例の半導体装置のラウンド形状及び電気特性の測定結果を示す表である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0012】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第1導電型がn型、第2導電型がp型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第1導電型をp型、第2導電型をn型としても構わない。またnやpに付す+や-は、+及び-が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じnとnとが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
【0013】
以下の説明において、「主電極領域」とは、オーミック電極がオーミック接触される「第2主電極領域」又は「第1主電極領域」のいずれかを包括的に含む概念である。例えば5×1017cm-3~1×1021cm-3程度の高不純物密度の半導体領域が「第2主電極領域」又は「第1主電極領域」のいずれかになる。通常3端子の半導体装置等には、キャリア走行領域を流れる主電流を放出する主電極領域と、主電流を構成しているキャリアを受け入れる主電極領域の2つがある。これらのいずれかを「第2主電極領域」、他を「第1主電極領域」として定義できる。即ち、「第2主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ(SIサイリスタ)やゲートターンオフサイリスタ(GTO)においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第1主電極領域」とは、FETやSITにおいては上記第2主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。IGBTにおいては上記第2主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。SIサイリスタやGTOにおいては上記第2主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、本発明の「第2主電極領域」がソース領域であれば、「第1主電極領域」はドレイン領域を意味する。「第2主電極領域」がエミッタ領域であれば、「第1主電極領域」はコレクタ領域を意味する。「第2主電極領域」がアノード領域であれば、「第1主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第2主電極領域」の機能と「第1主電極領域」の機能を交換可能である。
【0014】
(半導体装置)
本発明の実施形態に係る半導体装置としてトレンチゲートを有するMOSトランジスタを用いて説明する。本発明の実施形態に係る半導体装置は、図1に示すように、活性領域(1,2,3,4,5)、絶縁層膜(層間絶縁膜)8、表面電極層14、及び裏面電極層10を備える。活性領域(1,2,3,4,5)は、第1導電型(n型)のドレイン領域(第1主電極領域)1と、ドレイン領域1の上のキャリア走行領域(2,3)と、キャリア走行領域(2,3)上のソース領域(第2主電極領域)4を有する。キャリア走行領域(2,3)は、第1導電型(n型)のドリフト領域(第1半導体層)2と、第2導電型(p型)のベース層(第2半導体層)3を備える。ソース領域4は、キャリア走行領域(2,3)の上部に設けられ、キャリア走行領域(2,3)よりも高不純物密度の半導体領域である。本発明の実施形態では図1に示す構造の上部構造に着目しているので、ソース領域(第2主電極領域)4が「主電極領域」として定義される。主電極領域4に隣接して第2導電型(p型)のベースコンタクト領域5が配置されている。主電極領域4の上面には、表面電極層14が設けられる。ドレイン領域1は、キャリア走行領域(2,3)よりも高不純物密度の半導体領域である。ドレイン領域1の下面には、裏面電極層10が設けられる。
【0015】
ソース領域4の上面からベース領域3を貫通して底部がドリフト領域2に達するトレンチ9が設けられている。トレンチ9は、ソース領域4の深さより浅いレベルまで、ソース領域4の上面側にラウンド部を有している。「ラウンド部」とは、角部を丸めた曲面形状の部位を指す。トレンチ9の内側に、絶縁ゲート構造(6、7)が設けられる。絶縁ゲート構造(6,7)は、トレンチ9の底面及び側面に設けられたゲート絶縁膜6、及びトレンチ9内にゲート絶縁膜6を介して埋め込まれたゲート電極7を有する。なお、図1では1本のトレンチが示されているが、実際にはマルチチャネル構造を構成するように多数のトレンチを有していても構わない。ゲート電極7の上には、絶縁膜層(層間絶縁膜)8が主電極領域4の一部を露出するように選択的に配置され、絶縁膜層8中にコンタクトホールを設けている。なお、絶縁膜層8中には、ゲート電極7に対するコンタクトホールも開孔されるが、ゲート電極7側のオーミック電極の構造の説明は省略する。ソース領域4側のコンタクトホールにおいて、絶縁膜層8は両側のソース領域4の上面の一部を被覆している。ソース領域4の上面は、活性領域(1,2,3,4,5)の主面をなしている。
【0016】
トレンチ9は、幅が、例えば0.5μm~1μm程度、深さが、例えば1μm~2μm程度である。しかし、本発明のトレンチ9の幅や深さがこれらの値に限定されるものではないことは、以下の説明から理解できるであろう。本発明の実施形態においては、平面パターン上、各単位セル構造のトレンチ9がストライプ状に配列されているものとするが、これに限定されない。例えばトレンチ9が矩形の平面パターンや六角形等の多角形の平面パターンを有していてもよい。
【0017】
本発明の実施形態においては、ドレイン領域1はSiCからなる半導体基板(SiC基板)で構成され、キャリア走行領域(2,3)及び主電極領域4はSiCからなるエピタキシャル層(SiC層)で構成されるものとする。SiC結晶には結晶多形が存在し、主なものは立方晶の3C、及び六方晶の4H、6H及び立方晶である。室温における禁制帯幅は3C-SiCでは2.23eV、4H-SiCでは3.26eV、6H-SiCでは3.02eVの値が報告されている。本発明の実施形態では、4H-SiCを用いて説明する。また、活性領域(1,2,3,4,5)の主面としてSi面、チャネルとなるトレンチ9の側面としてはm面を用いて説明する。
【0018】
ゲート絶縁膜6としては、シリコン酸化膜(SiO2膜)などが用いられる。ゲート絶縁膜6の厚さは例えば20nm~150nm程度である。ゲート電極7としては、n型不純物を添加したポリシリコン層(ドープドポリシリコン層)などが用いられる。表面電極層14の材料としては、例えばアルミニウム(Al)や、Al-Si、Al-銅(Cu)、Al-Cu-Si等のAl合金が使用可能である。表面電極層14の下には、下地金属となるソースコンタクト層11及びバリアメタル層12が配置されている。ソースコンタクト層11は、ソース領域4の端部及びベースコンタクト領域5にそれぞれに金属学的に接するように配置されている。バリアメタル層12は、ソース領域4に金属学的に接し、ソース領域4から絶縁膜層8の側面及び上面を覆うように延在している。表面電極層14は、ソースコンタクト層11及びバリアメタル層12を覆うように配置されている。ソースコンタクト層11及びバリアメタル層12と表面電極層14の間には、上部バリアメタル層13を配置してもよい。上部バリアメタル層13は、チタン(Ti)/TiN/Tiの積層構造とするのがよい。例えば、ソースコンタクト層11がニッケルシリサイド(NiSi)膜、バリアメタル層12が窒化チタン(TiN)膜、表面電極層14がアルミニウム(Al)膜で構成できる。ソースコンタクト層11は、スパッタリング法又は蒸着法等によりNi膜等の金属層を堆積し、フォトリソグラフィ技術とRIE等を用いて金属層をパターニングし、RTAで例えば1000℃で熱処理をすることで形成する。バリアメタル層12は、スパッタリング法等によりTiN膜等の金属層を堆積し、フォトリソグラフィ技術とRIE等を用いて金属層をパターニングして形成する。裏面電極層10としては、例えば金(Au)からなる単層膜や、Al、ニッケル(Ni)、Auの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン(Mo)、タングステン(W)等の金属板を積層してもよい。
【0019】
絶縁膜層8としては、所謂「NSG」と称される燐(P)や硼素(B)を含まないシリコン酸化膜(SiO膜)が採用可能である。しかし、絶縁膜層8としては、燐を添加したシリコン酸化膜(PSG)、硼素を添加したシリコン酸化膜(BSG)、硼素およびリンを添加したシリコン酸化膜(BPSG)、シリコン窒化物(Si)膜等でもよい。又、絶縁膜層8a,8bとしては、これらのNSG膜、PSG膜、BSG膜、BPSG膜、Si膜等のうちから複数種を選択して組み合わせた複合膜が採用可能である。
【0020】
本発明の実施形態に係る半導体装置では、図1に示すように、トレンチ9は、ソース領域4の主面に設けられた開口部を有し、底面はドリフト領域2の上部に位置する。開口部及び底面のそれぞれの角部を丸めたラウンド部が設けられている。ラウンド部からなる曲面構造によりゲート電極構造の周辺の電解集中を抑制して、ゲート耐圧の低下を防止することができる。また、ソース領域4の主面側のラウンド部は、ベース領域3とは離間するようにソース領域4内に設けられている。そのため、後述するように、オン抵抗を低下させ、チャネルリークを防止することが可能となる。
【0021】
(半導体装置の製造方法)
次に、図2図7に示す工程断面図を用いて、本発明の実施形態に係る半導体装置の製造方法を、トレンチゲート型MOSFETの場合を一例に説明する。なお、以下に述べるトレンチゲート型MOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0022】
まず、図2に示すように、窒素(N)等のn型不純物が添加されたn+型の基板(SiC基板)1sを用意する。基板1sの上面に、n型のドリフト領域2をエピタキシャル成長させる。ドリフト領域2の上面に、イオン注入あるいはエピタキシャル成長などにより、ベース領域3を形成し、キャリア走行領域(2,3)の基本構造を実現する。
【0023】
図3に示すように、フォトリソグラフィ及びイオン注入などにより、ベース領域3の上部にn型不純物を高不純物密度で注入した不純物領域4a、及びp型不純物を高不純物密度で注入した不純物領域5aを選択的に形成する。SiC中の不純物元素の拡散係数が小さいので、イオン注入は加速電圧を変えて複数回実施する多段イオン注入が好ましい。次いで、フォトリソグラフィ及び反応性イオンエッチング(RIE)等のドライエッチングなどにより、不純物領域4aの上面に定義された開口部から、不純物領域4a及びベース領域3を貫通して底部がドリフト領域2の上部に達するトレンチ9を選択的に形成する。トレンチ9の開口部の角部9a、及び底部の角部9bは直角に近い角度で形成される。
【0024】
次いで、H2雰囲気で熱処理を行う。この熱処理により、図4に示すように、トレンチ9に角部9a、9bが丸められた角部9c、9dが形成される。開口部の角部9cの終端はベース領域3と離間し、ラウンド部がソース領域4の深さより浅いレベルまで、ソース領域の開口部側に設けられる。また、熱処理により、不純物領域4a、5aの不純物が活性化され、n型のソース領域4及びp型のベースコンタクト領域5がそれぞれ形成される。なお、ソース領域4及びベースコンタクト領域5を形成するための熱処理工程はトレンチ9を開口する前に施してもよいが、H2雰囲気で熱処理と2回の熱処理になるので好ましくない。ソース領域4及びベースコンタクト領域5を形成するための熱処理工程をトレンチ9の形成後に行う場合は、トレンチ9の形成時には、ソース領域4及びベースコンタクト領域5を実現する不純物イオンは活性化されていない。しかしながら、本発明では、このような不純物イオンが未だ活性化されていない状態を含めて、ソース領域4及びベースコンタクト領域5が形成されたものと便宜上みなす。このため、いずれの手順であっても、トレンチ9の形成の段階においては、ソース領域4及びベースコンタクト領域5がベース領域3の上部に埋め込まれているとみなすことができる。
【0025】
図5に示すように、熱酸化法により、トレンチ9の底面及び側面とベース領域3の上面に熱酸化膜を形成してフィールド絶縁膜16とする。熱酸化膜の厚さは、3nm~25nmであるので、必要に応じて、熱酸化を行った後にCVD絶縁膜を堆積して、トレンチ9の底面及び側面とベース領域3の上面にフィールド絶縁膜16を形成するようにしても良い。その後、フォトリソグラフィ及びウェットエッチング等により、トレンチ9以外の箇所のフィールド酸化膜16を除去し、トレンチ9の内部のフィールド酸化膜16をゲート絶縁膜6として定義する。
【0026】
図6に示すように、化学気相成長(CVD)法及びエッチバック法などにより、トレンチ9の内部にポリシリコンを埋め込み、絶縁ゲート構造(6、7)を形成する。その後、CVDなどにより、絶縁ゲート構造(6、7)、ソース領域4、及びベースコンタクト領域5の上面にSiO2膜等の絶縁膜を堆積する。フォトリソグラフィ及びドライエッチングなどにより、ゲート絶縁膜6及びゲート電極7の上に絶縁膜層8を選択的に形成する。図6に示すように、絶縁膜層8が存在しないコンタクトホールが設けられる。このコンタクトホールには、ソース領域4の一部及びベースコンタクト領域5が露出される。
【0027】
図7に示すように、化学機械研磨(CMP)などにより、基板1sの下面を研磨して厚み調整をして、ドレイン領域1を形成する。その後、スパッタリングあるいは真空蒸着などにより、図9に示すように、ドレイン領域1の下面にAuなどからなる裏面電極層(ドレイン電極層)10を形成する。更に、スパッタリングあるいは真空蒸着などにより、Alなどの金属膜を堆積し、表面電極層14を形成する。このようにして、本発明の実施形態に係る半導体装置が完成する。なお、基板1sの下面を研磨してドレイン領域1を形成する工程を、表面電極層14を形成する工程の後において実施し、その後、ドレイン領域1の下面にAuなどからなる裏面電極層10を形成する順番でも構わない。
【0028】
図8には、本発明の実施例のトレンチ9の断面SEM像を示す。図8に示すように、トレンチ9の開口部及び底部の角部9c、9dは丸められた曲面構造をなしている。トレンチ9の深さDtrは約1.62μm、ソース領域4の深さDsは約0.45μm、ラウンド部の深さDrは約0.35μmである。このように、ラウンド部を定義する曲面部分は、ソース領域4の深さより浅いレベルまで形成され、チャネル領域であるベース領域3とは約0.1μm離間していることがわかる。ラウンド部の深さDrは、ベース領域3とは約0.1μm以上離間していることが望ましい。ラウンド化の熱処理を長時間行うと、トレンチ9の内壁表面の原子の拡散や再配列が増加し、チャネル領域がn型あるいはi型に変化し、チャネル部のリークなどが発生する。したがって、ラウンド部の深さDrをソース領域4の深さDs以上にすると、電気特性の劣化を招いてしまう。
【0029】
図8に示した実施例を用いて、二次イオン質量分析法(SIMS)により、不純物分布の分析を行った結果を図10に示す。図10に示すように、ソース領域4の表面側にはn型不純物のリン(P)が約3×1019cm-3で分布している。ラウンド部の深さでは、約1×1018cm-3である。p型不純物のAlはソース領域4内では、約約1×1017cm-3以下で分布し、ベース領域3内では約0.1~3×1017cm-3で分布している。ソース領域4とベース領域3との境界では、PとAlの不純物密度は同程度の約1×1017cm-3である。
【0030】
図9には、図8で示した実施例「A」のトレンチ形状を、比較例「B」及び「C」と共に示す。上述のように、実施例Aでは、ラウンド化の熱処理後に、トレンチ9側面の表面除去処理としての熱酸化を1回実施している。比較例Bでは、ラウンド化熱処理だけで、熱酸化は実施していない。比較例Cでは、従来条件、即ちラウンド化の熱処理後に熱酸化を3回実施している。図9に示すように、トレンチの幅は、熱酸化を実施しない比較例Bが最も狭く、熱酸化を3回実施した比較例Cが最も広い。また、図9には、ラウンド部の曲線を近似した円弧のうち、最小の曲率半径の円を示している。この最小の局率半径の値は、ラウンド部の深さのレベルとほぼ対応していることを確認している。図9に示すように、実施例Aと比較例Bは、曲率半径の差は殆どない。比較例Cでは曲率半径が小さくなっている。曲率半径が小さくなるのは、m面とSi面の酸化速度の相違によるものである。電気特性を評価した結果、実施例Aは、オン抵抗が低く、チャネルのリークが少ない。比較例でBは、チャネルのリークが発生している。比較例Cでは、オン抵抗が増加している。なお、実施例Aのチャネル部の表面粗さは、最大断面高さRtで1.2nm以下であり、1回の熱酸化処理で十分平滑な表面を得ることができる。
【0031】
ラウンド化熱処理では、原子の拡散及び再配列によりトレンチ内壁表面がn型あるいはi型に変化する。このため、熱酸化処理でトレンチ内壁の除去を実施していない比較例Bでは、チャネルリークが発生してしまう。また、比較例Cの従来条件では、チャネル面であるトレンチ側面を除去・洗浄する熱酸化処理を3回行っている。このように熱酸化を過剰に行うと、チャネル領域の内部に酸素や格子不整合が侵入することによりチャネル抵抗が増加する。実施例Aでは、熱酸化処理を1回実施して、トレンチ内壁の側面を2nm~20nm除去している。その結果、実施の形態では、チャネルのリークが少なく、オン抵抗を低減することができた。除去する酸化膜の厚さが3nm~25nmであるので、SiCの厚さに換算する(2/3倍)と約2nm~約20nmになる。
【0032】
ラウンド部形成後に実施する表面除去処理としての熱酸化処理の回数の影響を調べるため、熱処理回数以外の熱処理条件を含め他の工程を同じにして半導体素子を試作して電気特性を評価している。熱処理は、従来条件では3回実施している。本発明の実施形態では、熱処理は1回だけ実施している。比較のため、熱処理を2回実施した例を追加している。ソース領域に形成されるラウンド部の深さを評価した結果、ラウンド部の深さは、熱酸化処理が1回、2回、及び3回実施した素子で、それぞれ約0.35μm、0.3μm、及び0.25μmであった。
【0033】
図11は、試作基板に設けられているモニタMOSトランジスタで測定したドレイン電流とゲート電圧の関係(Id―Vg特性)である。図11に示すように、熱酸化処理が1回から3回に増えるとドレイン電流が低下していることから、チャネル抵抗が増加していることがわかる。図12には、試作基板に作製された3mmチップの半導体装置の閾値電圧Vthと単位面積あたりのオン抵抗RonAとの相関を示す。図12に示したオン抵抗RonA及び閾値電圧Vthの値は、それぞれの分布の中央値である。図12に示すように、熱酸化処理が増えると、閾値電圧Vthが減少し、オン抵抗RonAが低下することがわかる。図12には、熱酸化処理が3回の従来素子のVth-RonA相関のトレンドも示している。従来素子では、閾値電圧Vthが増加すると、オン抵抗RonAは増加する傾向である。例えば、閾値電圧Vthが約5.2Vの場合、従来素子ではオン抵抗RonAは約3.9mΩcm2であるが、本発明の実施形態に相当する熱酸化処理が1回の条件ではオン抵抗RonAは約3.4mΩcm2と減少していることがわかる。
【0034】
図13は、熱酸化処理の回数を変えて試作した素子について、評価を行った結果を示す。図13に示すように、トレンチのラウンド部の深さは、従来素子で約0.25μmであるのに対し、熱酸化処理が2回及び1回の素子では、それぞれ約0.30μm及び約0.35μmと増加している。オン抵抗RonAは、熱酸化処理が1回、2回、及び3回のそれぞれで、約3.4mΩcm2、約3.6mΩcm2、及び約3.9mΩcm2となり、熱酸化処理の回数が増えると、オン抵抗が増加することがわかる。従来素子に対するチャネル抵抗の改善率は、熱酸化処理が1回及び2回で、それぞれ30%及び20%となっている。本発明の実施形態では、ラウンド化の熱処理を実施した後、チャネル領域の表面の除去処理として熱酸化処理を1回だけ実施している。その結果、ゲート耐圧の低下を抑制し、チャネル抵抗の増加を防止することができ、更に、チャネルリークを防止し、オン抵抗を低減することが可能となる。
【0035】
(その他の実施形態)
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0036】
例えば、上記の実施形態におい個別半導体素子であるMOSトランジスタを例示的に説明したが、本発明の適用の対象となる半導体装置は個別半導体素子に限定されるものではない。本発明の半導体装置は、例えば、半導体層の上に絶縁膜を介して電極が配置されているトレンチ構造を有するIGBT等の種々のトレンチ構造を有する半導体装置に適用可能である。
【0037】
このように、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0038】
1…ドレイン領域(第1主電極領域)
2…ドリフト領域(第1半導体層)
3…ベース領域(第2半導体層)
4…ソース領域(第2主電極領域)
5…ベースコンタクト領域
6…ゲート絶縁膜
7…ゲート電極
8…絶縁膜層(層間絶縁膜)
9…トレンチ
10…裏面電極層(ドレイン電極層)
11…ソースコンタクト層
12…バリアメタル層
13…上部バリアメタル層
14…表面電極層(ソース電極層)
図1
図2
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図6
図7
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図11
図12
図13