特開 2022-165746 ＤＣ／ＤＣコンバータおよびその制御回路、ならびに電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022165746

(43)【公開日】2022-11-01

(54)【発明の名称】ＤＣ／ＤＣコンバータおよびその制御回路、ならびに電子機器

(51)【国際特許分類】

   H02M 3/155 20060101AFI20221025BHJP

【ＦＩ】

H02M3/155 H

H02M3/155 B

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021071229

(22)【出願日】2021-04-20

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】徳岡 和樹

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA14

5H730AS05

5H730BB13

5H730BB57

5H730DD03

5H730DD04

5H730EE59

5H730FD01

5H730FG05

5H730XX02

5H730XX13

5H730XX19

5H730XX22

5H730XX33

5H730XX38

(57)【要約】      （修正有）

【課題】電子機器をシャットダウンさせる際に、出力電圧を短時間で低下させることが可能なＤＣ／ＤＣコンバータの制御回路を提供する。
【解決手段】ＤＣ／ＤＣコンバータ１００Ａにおいて、放電制御信号ＤＩＳＣＨＧに基づいて、放電トランジスタ４０１を駆動する放電制御回路４００Ａは、ハイサイド制御信号ＨＧＣＴＬ及びスイッチング電圧Ｖ_ＳＷに基づくスイッチング検出信号の少なくとも一方がオンレベルであるとき、放電制御信号ＤＩＳＣＨＧをマスクする。
【選択図】図１

【特許請求の範囲】

【請求項1】

降圧型のＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、前記ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、
前記ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、
前記ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、
前記放電制御信号にもとづいて、前記ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、
を備え、
前記放電制御回路は、前記放電制御信号に加えて、前記ハイサイド制御信号と、前記ハイサイドトランジスタと前記ローサイドトランジスタの接続ノードのスイッチング電圧と、を受け、前記ハイサイド制御信号および前記スイッチング電圧にもとづくスイッチング検出信号の少なくとも一方がオンレベルであるとき、前記放電制御信号をマスクする、制御回路。

【請求項2】

前記放電制御回路は、
前記スイッチング電圧を受け、前記スイッチング検出信号を生成するスイッチング検出回路と、
前記ハイサイド制御信号と前記スイッチング検出信号を論理演算してマスク信号を生成する第１論理ゲートと、
前記放電制御信号と前記マスク信号を論理演算する第２論理ゲートと、
前記第２論理ゲートの出力に応じて、前記放電トランジスタを駆動するドライバと、
を含む、請求項１に記載の制御回路。

【請求項3】

降圧型のＤＣ／ＤＣコンバータの制御回路であって、
前記ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、前記ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、
前記ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、
前記ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、
前記放電制御信号にもとづいて、前記ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、
を備え、
前記放電制御回路は、前記放電制御信号に加えて、前記ハイサイド制御信号と、前記ハイサイドゲート信号にもとづくスイッチング検出信号と、を受け、前記ハイサイド制御信号および前記スイッチング検出信号の少なくとも一方がオンレベルであるとき、前記放電制御信号をマスクする、制御回路。

【請求項4】

前記放電制御回路は、
前記ハイサイドゲート信号を受け、前記スイッチング検出信号を生成するスイッチング検出回路と、
前記ハイサイド制御信号と前記スイッチング検出信号の否定論理和にもとづくマスク信号を生成する第１論理ゲートと、
前記放電制御信号と前記マスク信号を論理演算する第２論理ゲートと、
を含む、請求項３に記載の制御回路。

【請求項5】

前記ハイサイドトランジスタ、前記ローサイドトランジスタおよび前記放電トランジスタをさらに備える、請求項１から４のいずれかに記載の制御回路。

【請求項6】

前記ＤＣ／ＤＣコンバータの入力電圧がしきい値電圧より低いときに、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、
前記ＤＣ／ＤＣコンバータの監視対象の箇所の温度がしきい値を越えるとアサートされるサーマルシャットダウン信号を生成するサーマルシャットダウン回路と、
をさらに備え、
前記放電制御信号は、前記低電圧ロックアウト信号のアサート、前記サーマルシャットダウン信号のアサートおよび外部からのイネーブル信号のネゲートの少なくとも一つが発生したときに、アサートされる、請求項１から５のいずれかに記載の制御回路。

【請求項7】

ひとつの半導体基板に一体集積化される、請求項１から６のいずれかに記載の制御回路。

【請求項8】

請求項１から７のいずれかに記載の制御回路を備える、ＤＣ／ＤＣコンバータ。

【請求項9】

請求項１から７のいずれかに記載の制御回路を備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）に関する。

【背景技術】

【0002】

スマートホンや、タブレットコンピュータなどの民生機器、車載機器、ＯＡ機器、産業機器をはじめとするさまざまな電子機器には、電池電圧や外部電源電圧よりも低い、または高い電源電圧を必要とする回路部品が搭載される。このような回路部品に適切な電源電圧を供給するために、降圧ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）や昇圧ＤＣ／ＤＣコンバータが利用される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－１１７０４２号公報

【特許文献2】特開２０１９－０３７１１６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電子機器をシャットダウンさせる際に、ＤＣ／ＤＣコンバータの出力電圧を速やかに低下させたいという要請がある。

【0005】

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、出力電圧を短時間で低下させることが可能なＤＣ／ＤＣコンバータの制御回路の提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様は、降圧型のＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、放電制御信号にもとづいて、ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、を備える。放電制御回路は、放電制御信号に加えて、ハイサイド制御信号と、ハイサイドトランジスタとローサイドトランジスタの接続ノードのスイッチング電圧と、を受け、ハイサイド制御信号およびスイッチング電圧にもとづくスイッチング検出信号の少なくとも一方がオンレベルであるとき、放電制御信号をマスクする。

【0007】

本開示の別の態様に係る制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、放電制御信号にもとづいて、ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、を備える。放電制御回路は、放電制御信号に加えて、ハイサイド制御信号と、ハイサイドゲート信号にもとづくスイッチング検出信号と、を受け、ハイサイド制御信号およびスイッチング検出信号の少なくとも一方がオンレベルであるとき、放電制御信号をマスクする。

【0008】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

【発明の効果】

【0009】

本開示のある態様によれば、ＤＣ／ＤＣコンバータの出力電圧を短時間で低下させることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態１に係るＤＣ／ＤＣコンバータのブロック図である。

【図2】図２は、図１の制御回路の動作波形図である。

【図3】図３は、比較技術１に係る制御を説明する図である。

【図4】図４は、比較技術２に係る制御を説明する図である。

【図5】図５は、図１のロジック回路および放電制御回路の構成例を示す回路図である。

【図6】図６は、実施形態２に係るＤＣ／ＤＣコンバータのブロック図である。

【図7】図７は、図６のロジック回路および放電制御回路の構成例を示す回路図である。

【図8】図８は、実施形態３に係るＤＣ／ＤＣコンバータのブロック図である。

【図9】図９は、図８のロジック回路および放電制御回路の構成例を示す回路図である。

【図10】図１０は、実施形態に係るＤＣ／ＤＣコンバータを備える電子機器の一例を示す図である。

【発明を実施するための形態】

【0011】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0012】

この概要は、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。その唯一の目的は、後で提示するより詳細な説明の前置きとして、１つまたは複数の実施形態のいくつかの概念を簡略化した形で提示することである。

【0013】

一実施形態に係る降圧型のＤＣ／ＤＣコンバータの制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、放電制御信号にもとづいて、ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、を備える。放電制御回路は、放電制御信号に加えて、ハイサイド制御信号と、ハイサイドトランジスタとローサイドトランジスタの接続ノードのスイッチング電圧と、を受け、ハイサイド制御信号およびスイッチング電圧にもとづくスイッチング検出信号の少なくとも一方がオンレベルであるとき、放電制御信号をマスク、すなわちロー固定する。

【0014】

上記構成では、放電制御信号がアサートされた後、ハイサイドトランジスタが確実にオフした後に、放電トランジスタがオンとなる。つまりハイサイドトランジスタと放電トランジスタが同時にオンとならないため、放電トランジスタのインピーダンスを小さく設計できる。これにより、ＤＣ／ＤＣコンバータの出力電圧を短時間で低下させることができる。

【0015】

ここでスイッチング検出信号のみを参照してマスクを生成する制御も考えられるが、その場合、放電制御信号がアサートされるタイミングによっては、放電トランジスタのゲートに、細いパルス状のゲート信号が印加され、回路動作が不安定になるおそれがある。上記構成によれば、放電トランジスタのゲートに細いパルス状のゲート信号が印加されるのを防止できる。

【0016】

一実施形態において、放電制御回路は、スイッチング電圧を受け、スイッチング検出信号を生成するスイッチング検出回路と、ハイサイド制御信号とスイッチング検出信号を論理演算してマスク信号を生成する第１論理ゲートと、放電制御信号とマスク信号を論理演算する第２論理ゲートと、第２論理ゲートの出力に応じて、放電トランジスタを駆動するドライバと、を含んでもよい。

【0017】

一実施形態に係る降圧型のＤＣ／ＤＣコンバータの制御回路は、ＤＣ／ＤＣコンバータの出力が目標状態に近づくように、ハイサイド制御信号およびローサイド制御信号を生成するとともに、ＤＣ／ＤＣコンバータの出力停止のトリガにもとづいて放電制御信号を生成するロジック回路と、ハイサイド制御信号にもとづいて、ハイサイドトランジスタにハイサイドゲート信号を供給するハイサイドドライバと、ローサイド制御信号にもとづいて、ローサイドトランジスタにローサイドゲート信号を供給するローサイドドライバと、放電制御信号にもとづいて、ローサイドトランジスタと並列に接続された放電トランジスタを駆動する放電制御回路と、を備える。放電制御回路は、放電制御信号に加えて、ハイサイド制御信号と、ハイサイドゲート信号にもとづくスイッチング検出信号と、を受け、ハイサイド制御信号およびスイッチング検出信号の少なくとも一方がオンレベルであるとき、放電制御信号をマスクする。

【0018】

上記構成では、放電制御信号がアサートされた後、ハイサイドトランジスタが確実にオフした後に、放電トランジスタがオンとなる。つまりハイサイドトランジスタと放電トランジスタが同時にオンとならないため、放電トランジスタのインピーダンスを小さく設計できる。これにより、ＤＣ／ＤＣコンバータの出力電圧を短時間で低下させることができる。また上記構成によれば、放電トランジスタのゲートに細いパルス状のゲート信号が印加されるのを防止できる。

【0019】

一実施形態において、放電制御回路は、ハイサイドゲート信号を受け、スイッチング検出信号を生成するスイッチング検出回路と、ハイサイド制御信号とスイッチング検出信号の否定論理和にもとづくマスク信号を生成する第１論理ゲートと、放電制御信号とマスク信号を論理演算する第２論理ゲートと、を含んでもよい。

【0020】

一実施形態において、制御回路は、ハイサイドトランジスタ、ローサイドトランジスタおよび放電トランジスタをさらに備えてもよい。

【0021】

一実施形態において、制御回路は、ＤＣ／ＤＣコンバータの入力電圧がしきい値電圧より低いときに、低電圧ロックアウト信号をアサートする低電圧ロックアウト回路と、ＤＣ／ＤＣコンバータの監視対象の箇所の温度がしきい値を越えるとアサートされるサーマルシャットダウン信号を生成するサーマルシャットダウン回路と、をさらに備えてもよい。放電制御信号は、低電圧ロックアウト信号のアサート、サーマルシャットダウン信号のアサートおよび外部からのイネーブル信号のネゲートの少なくとも一つが発生したときに、アサートされてもよい。

【0022】

一実施形態において、制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0023】

（実施形態）
以下、本開示を、好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明あるいは開示を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明あるいは開示の本質的なものであるとは限らない。

【0024】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0025】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0026】

（実施形態１）
図１は、実施形態１に係るＤＣ／ＤＣコンバータ１００Ａのブロック図である。ＤＣ／ＤＣコンバータ１００Ａは、降圧型ＤＣ／ＤＣコンバータ（Ｂｕｃｋコンバータ）であり、入力ライン（入力端子）１０２に直流の入力電圧Ｖ_ＩＮを受け、出力ライン（出力端子）１０４に接続される負荷に、入力電圧Ｖ_ＩＮよりも電圧レベルが低い出力電圧Ｖ_ＯＵＴを供給する。ＤＣ／ＤＣコンバータ１００Ａは、出力電圧Ｖ_ＯＵＴを目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化する定電圧出力型であってもよいし、出力電流Ｉ_ＯＵＴを目標量Ｉ_{ＯＵＴ（ＲＥＦ）}に安定化する定電流出力型であってもよい。

【0027】

ＤＣ／ＤＣコンバータ１００Ａは、制御回路２００Ａとその周辺回路１１０を備える。ＤＣ／ＤＣコンバータ１００Ａは同期整流型であり、周辺回路１１０は、インダクタＬ１、出力キャパシタＣ１、ブートストラップキャパシタＣ２を含む。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬはともにＮ型（すなわちＮチャンネルもしくはＮＰＮ型）であり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、バイポーラトランジスタであってもよい。

【0028】

なおハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬは、制御回路２００の外部に設けられるディスクリート素子であってもよく、その場合、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬは、周辺回路１１０を構成することになる。

【0029】

制御回路２００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であり、入力ピン（端子ともいう）ＶＩＮ、スイッチングピンＳＷ、接地ピンＧＮＤ、フィードバックピンＦＢ、ブートストラップピンＢＳＴを備える。入力ピンＶＩＮには、入力電圧Ｖ_ＩＮが供給される。スイッチングピンＳＷには、外付けのインダクタＬ１が接続され、接地ピンＰＧＮＤは接地される。ハイサイドトランジスタＭＨは、入力ピンＶＩＮとスイッチングピンＳＷの間に接続され、ローサイドトランジスタＭＬは、スイッチングピンＳＷと接地ピンＰＧＮＤの間に接続される。ブートストラップピンＢＳＴとスイッチングピンＳＷの間には、ブートストラップキャパシタＣ２が接続される。フィードバックピンＦＢには、ＤＣ／ＤＣコンバータ１００Ａの出力電圧Ｖ_ＯＵＴにもとづくフィードバック信号Ｖ_ＦＢが入力される。たとえばフィードバック信号Ｖ_ＦＢは、出力電圧Ｖ_ＯＵＴを抵抗Ｒ１，Ｒ２によって分圧した電圧信号である。

【0030】

制御回路２００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬに加えて、パルス変調器２１０、ロジック回路２２０、ハイサイドドライバ２４２、ローサイドドライバ２４４、放電制御回路４００Ａおよび放電トランジスタ４０１を備える。

【0031】

パルス変調器２１０は、ＤＣ／ＤＣコンバータ１００Ａの出力電圧Ｖ_ＯＵＴが目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に近づくようにパルス変調される制御パルスＳｐを生成する。

【0032】

具体的には、パルス変調器２１０は、出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに近づくように、制御パルスＳｐをパルス変調する。フィードバック信号Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦに安定化されるとき、ＤＣ／ＤＣコンバータ１００Ａの出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２に安定化される。

【0033】

パルス変調器２１０の構成や制御方式は特に限定されない。パルス変調器２１０は、エラーアンプを利用した制御方式、たとえば、電圧モードの制御を行ってもよいし、ピーク電流モードあるいは平均電流モードの制御を行ってもよい。あるいはパルス変調器２１０は、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定制御、ピーク検出オフ時間固定制御などの、リップル制御を行ってもよい。

【0034】

ロジック回路２２０は、制御回路２００を統合的に制御するコントロールロジックである。ロジック回路２２０はパルス変調器２１０の一部分（ロジック部分）を含みうる。

【0035】

ロジック回路２２０は、パルス変調器２１０が生成する制御パルスＳｐにもとづいて、ハイサイド制御信号ＨＧＣＴＬおよびローサイド制御信号ＬＧＣＴＬを生成する。またロジック回路２２０は、ＤＣ／ＤＣコンバータ１００Ａの出力停止のトリガにもとづいて、放電制御信号ＤＩＳＣＨＧを生成する。具体的にはロジック回路２２０は、ＤＣ／ＤＣコンバータ１００Ａの出力停止のトリガが発生すると、放電制御信号ＤＩＳＣＨＧをアサート（たとえばハイレベル）する。

【0036】

出力停止のトリガは特に限定されないが、たとえば制御回路２００Ａに対して、上位のコントローラから、イネーブル信号ＥＮが供給される場合、イネーブル信号ＥＮのネゲートが、出力停止のトリガとなる。

【0037】

また、制御回路２００Ａが、異常検出回路を備える場合、異常検出回路の出力のアサートが、出力停止のトリガとなる。制御回路２００Ａは、異常検出回路として、ＵＶＬＯ（低電圧ロックアウト）回路２６１およびＴＳＤ（サーマルシャットダウン）回路２６２を備える。ＵＶＬＯ回路２６１は、入力電圧Ｖ_ＩＮがしきい値電圧Ｖ_ＵＶＬＯより低いときに、低電圧ロックアウト信号ＵＶＬＯをアサート（たとえばハイレベル）する。ＴＳＤ回路２６２は、ＤＣ／ＤＣコンバータの監視対象の箇所の温度がしきい値を越えると、サーマルシャットダウン信号ＴＳＤをアサートする。

【0038】

ロジック回路２２０は、ＵＶＬＯ信号のアサート、ＴＳＤ信号のアサートおよび外部からのイネーブル信号ＥＮのネゲートの少なくとも一つが発生したときに、放電制御信号ＤＩＳＣＨＧをアサートしてもよい。

【0039】

ブートストラップ用のダイオードＤ２は、カソードがブートストラップピンＢＳＴと接続され、アノードに直流電圧Ｖ_ＤＣを受ける。直流電圧Ｖ_ＤＣは、入力電圧Ｖ_ＩＮであってもよいし、図示しない内部レギュレータが生成する電圧であってもよい。ダイオードＤ２に代えて、ローサイドトランジスタＭＬと連動してスイッチングするスイッチを設けてもよい。

【0040】

ハイサイドドライバ２４２は、ハイサイド用制御信号ＨＧＣＴＬにもとづいてハイサイドトランジスタＭＨのゲート信号（ハイサイドゲート信号）Ｖ_ＨＧを生成する。ハイサイドドライバ２４２は、その入力段にレベルシフタを含む。ローサイドドライバ２４４は、ローサイド用制御信号ＬＧＣＴＬにもとづいてローサイドトランジスタＭＬのゲート信号（ローサイドゲート信号）Ｖ_ＬＧを生成する。

【0041】

ハイサイドドライバ２４２の電源ノード（上側の電源端子）Ｎ１は、ブートストラップピンＢＳＴと接続されており、接地ノード（下側の電源端子）Ｎ２は、スイッチングピンＳＷと接続されている。ハイサイド用制御信号ＨＧＣＴＬがハイのとき、ハイサイドドライバ２４２はハイレベル、すなわち電源ノードの電圧Ｖ_ＢＳＴを出力し、ハイサイド用制御信号ＨＧＣＴＬがローのとき、ハイサイドドライバ２４２はローレベル、すなわち接地ノードＮ２の電圧Ｖ_ＳＷを出力する。

【0042】

放電制御回路４００Ａは、放電制御信号ＤＩＳＣＨＧにもとづいて、放電トランジスタ４０１を駆動する。具体的には、放電制御回路４００Ａは、放電制御信号ＤＩＳＣＨＧがアサート（たとえばハイ）されると、放電トランジスタ４０１のゲートにハイレベル電圧を印加し、放電トランジスタ４０１をオン状態とする。

【0043】

本実施形態において、放電制御回路４００Ａには、放電制御信号ＤＩＳＣＨＧに加えて、ハイサイド制御信号ＨＧＣＴＬおよびスイッチングピンＳＷの電圧（スイッチング電圧Ｖ_ＳＷ）が入力される。

【0044】

放電制御回路４００Ａは、ハイサイド制御信号ＨＧＣＴＬおよびスイッチング電圧Ｖ_ＳＷにもとづくスイッチング検出信号ＳＷＤＥＴの少なくとも一方がオンレベルであるとき、放電制御信号ＨＧＣＴＬをマスクする。言い換えると、ハイサイド制御信号ＨＧＣＴＬおよびスイッチング検出信号ＳＷＤＥＴの両方がオフレベルのときに、放電制御信号ＤＩＳＣＨＧに応じて、放電トランジスタ４０１が駆動される。

【0045】

ハイサイド制御信号ＨＧＣＴＬの「オンレベル」とは、ハイサイドトランジスタＭＨのオンを指示するレベルであり、典型的にはハイレベルである。

【0046】

スイッチング検出信号ＳＷＤＥＴのオンレベルとは、ハイサイドトランジスタＭＨが実際にオンしているときに、スイッチング検出信号ＳＷＤＥＴがとるレベルである。ハイサイドトランジスタＭＨが実際にオンしているときに、スイッチング電圧Ｖ_ＳＷはハイレベル（Ｖ_ＩＮ）となる。したがって、スイッチング検出信号ＳＷＤＥＴを、スイッチング電圧Ｖ_ＳＷをレベルシフトした信号とする場合、スイッチング検出信号ＳＷＤＥＴのオンレベルもハイレベルに対応付けられる。

【0047】

以上が制御回路２００Ａの構成である。続いてその動作を説明する。

【0048】

図２は、図１の制御回路２００Ａの動作波形図である。時刻ｔ_０より前において、出力電圧Ｖ_ＯＵＴは目標レベルＶ_{ＯＵＴ（ＲＥＦ）}に安定化されている。ハイサイド制御信号ＨＧＣＴＬがハイに遷移してから、ハイサイドトランジスタＭＨのゲート電圧Ｖ_ＨＧがハイレベル（Ｖ_ＳＷ＋Ｖ_ＤＣ）に遷移するまで、言い換えると、ハイサイドトランジスタＭＨが実際にターンオンするまでには、遅延時間τ_ｄが存在する。この遅延時間τ_ｄはハイサイドドライバ２４２の伝搬遅延と、ハイサイドトランジスタＭＨのゲート容量に起因する遅延時間などが要因である。

【0049】

時刻ｔ_０に、ＤＣ／ＤＣコンバータ１００Ａの停止のトリガが発生すると、ロジック回路２２０は、放電制御信号ＤＩＳＣＨＧをハイレベルに遷移させる。このとき、ハイサイド制御信号ＨＧＣＴＬはローレベル（オフレベル）であるが、遅延τｄの影響で、ハイサイドトランジスタＭＨのゲート電圧Ｖ_ＨＧはハイレベル（Ｖ_ＳＷ＋Ｖ_ＤＣ）を維持しており、ゲート電圧Ｖ_ＨＧは時刻ｔ_１に遅れて、ローレベル（Ｖ_ＳＷ）に遷移する。時刻ｔ_０～ｔ_１の間は、ハイサイドトランジスタＭＨはオンであるから、スイッチング電圧Ｖ_ＳＷはハイレベル（Ｖ_ＩＮ）であり、スイッチング検出信号ＳＷＤＥＴもハイレベル（オンレベル）である。よって、時刻ｔ_０～ｔ_１の間は、放電制御信号ＤＩＳＣＨＧはマスクされ、放電制御回路４００Ａの出力である放電トランジスタ４０１のゲート電圧Ｖ_ＤＩＳはローを維持している。

【0050】

時刻ｔ_１にハイサイドトランジスタＭＨがオンすると、ローサイドトランジスタＭＬがターンオンするまでの間、スイッチングピンＳＷはハイインピーダンスとなる。このとき、コイル電流は、ローサイドトランジスタＭＬのボディーダイオードを経由して流れるから、スイッチング電圧Ｖ_ＳＷは、ローレベル（－Ｖｆ）となり、スイッチング検出信号ＳＷＤＥＴもローレベル（オフレベル）となる。その結果、放電制御信号ＤＩＳＣＨＧはマスクが解除され、放電制御回路４００Ａの出力である放電トランジスタ４０１のゲート電圧Ｖ_ＤＩＳはハイレベルとなり、放電トランジスタ４０１がターンオンする。放電トランジスタ４０１がターンオンすることで、出力キャパシタＣ１の電荷は、インダクタＬ１および放電トランジスタ４０１を経由して放電され、出力電圧Ｖ_ＯＵＴが低下する。

【0051】

なお、図２に一点鎖線で示すように、ハイサイド制御信号ＨＧＣＴＬとスイッチング検出信号ＳＷＤＥＴの両方がオフレベル（ロー）である時刻ｔ_２に、放電制御信号ＤＩＳＣＨＧがハイに遷移した場合には、放電トランジスタ４０１のゲート電圧Ｖ_ＤＩＳは速やかにハイレベルに遷移し、出力電圧Ｖ_ＯＵＴが低下する。

【0052】

以上が制御回路２００Ａを備えるＤＣ／ＤＣコンバータ１００Ａの動作である。

【0053】

制御回路２００Ａの利点は、比較技術との対比によって明確となる。

【0054】

（比較技術１）
図３は、比較技術１に係る制御を説明する図である。比較技術１では、放電制御信号ＤＩＳＣＨＧのマスクは行わずに、放電制御信号ＤＩＳＣＨＧが、ドライバ経由で直接、放電トランジスタ４０１のゲートに供給される。

【0055】

この場合、時刻ｔ_０に放電制御信号ＤＩＳＣＨＧをハイレベルに遷移すると、直ちに放電トランジスタ４０１のゲート電圧Ｖ_ＤＩＳがハイレベルとなり、ターンオンする。時刻ｔ_０において、ハイサイドトランジスタＭＨはオンであるから、入力ピンＶＩＮと接地ピンＰＧＮＤの間に、ハイサイドトランジスタＭＨおよび放電トランジスタ４０１からなる貫通電流経路が形成される。

【0056】

ハイサイドトランジスタＭＨのオン抵抗Ｒ_ＯＮＨは非常に小さいから、貫通電流Ｉ_{ＴＨＲＯＵＧＨ}の大きさは、放電トランジスタ４０１のオン抵抗Ｒ_{ＯＮＤＩＳ}によって決まる。
Ｉ_{ＴＨＲＯＵＧＨ}＝Ｖ_ＩＮ／（Ｒ_ＯＮＨ＋Ｒ_{ＯＮＤＩＳ}）＝Ｖ_ＩＮ／Ｒ_{ＯＮＤＩＳ}

【0057】

比較技術１では、過大な貫通電流を抑制するために、放電トランジスタ４０１のオン抵抗Ｒ_{ＯＮＤＩＳ}を大きくしなければならない。たとえばＶ_ＩＮ＝５Ｖとして、貫通電流を５０ｍＡ以下に抑えたい場合、放電トランジスタ４０１のオン抵抗Ｒ_{ＯＮＤＩＳ}を１００Ω以上とする必要がある。放電トランジスタ４０１のオン抵抗Ｒ_{ＯＮＤＩＳ}を大きくすると、ハイサイドトランジスタＭＨがターンオフする時刻ｔ_１以降の出力キャパシタＣ１の放電速度が遅くなるため、出力電圧Ｖ_ＯＵＴの低下速度が遅くなる。

【0058】

実施形態１に戻る。制御回路２００Ａでは、ハイサイドトランジスタＭＨと放電トランジスタ４０１の同時オンが発生しないように、言い換えると貫通電流が流れないように、放電制御信号ＤＩＳＣＨＧがマスクされる。その結果、放電トランジスタ４０１のオン抵抗は、貫通電流を考慮せずに定めることができ、比較技術１に比べて格段に小さくすることができる。これにより、制御回路２００Ａによれば、比較技術１に比べて、出力電圧Ｖ_ＯＵＴを短時間で低下させることができる。

【0059】

（比較技術２）
図４は、比較技術２に係る制御を説明する図である。比較技術２では、スイッチング検出信号ＳＷＤＥＴのみを参照してマスク制御を行うものとする。つまり放電制御回路は、スイッチング検出信号ＳＷＤＥＴがオンレベルであるときに、放電制御信号ＨＧＣＴＬをマスクし、スイッチング検出信号ＳＷＤＥＴがオフレベルのときにはマスクが解除されるものとする。

【0060】

ハイサイド制御信号ＨＧＣＴＬがオンレベルに遷移した後、ハイサイドトランジスタＭＨが実際にターンオンする直前の時刻ｔ_０に停止のトリガが発生すると、ハイサイド制御信号ＨＧＣＴＬはローレベルに遷移し、放電制御信号ＤＩＳＣＨＧがアサートされる。この場合、時刻ｔ_０では、スイッチング検出信号ＳＷＤＥＴはオフレベルであるから、放電制御信号ＨＧＣＴＬはマスクされず、放電トランジスタ４０１のゲート信号Ｖ_ＤＩＳがハイレベルとなり、放電トランジスタ４０１がターンオンする可能性がある。

【0061】

そして、その直後の時刻ｔ_１に、ハイサイドトランジスタＭＨがターンオンし、スイッチング検出信号ＳＷＤＥＴがオンレベルに遷移すると、放電制御信号ＤＩＳＣＨＧはマスクされるため、放電トランジスタ４０１のゲート信号Ｖ_ＤＩＳがローレベルとなる。

【0062】

その後、時刻ｔ_２にハイサイドトランジスタＭＨがターンオフすると、スイッチング検出信号ＳＷＤＥＴがオフレベルとなり、放電制御信号ＤＩＳＣＨＧのマスクが解除されると、放電トランジスタ４０１のゲート信号Ｖ_ＤＩＳが再びハイレベルとなる。

【0063】

このように比較技術２では、放電制御信号ＤＩＳＣＨＧのアサートのタイミングによっては、時刻ｔ_０～ｔ_１に示すように、放電トランジスタ４０１のゲートに、狭パルスＮＰのゲート信号Ｖ_ＤＩＳが印加され、回路動作が不安定になるおそれがある。

【0064】

実施形態１に戻る。実施形態１では、図４の時刻ｔ_０において、放電制御信号ＤＩＳＣＨＧがアサートされたとしても、時刻ｔ_０～ｔ_１の間は、ハイサイド制御信号ＨＧＣＴＬがオンレベルであるから、放電制御信号ＤＩＳＣＨＧはマスクされる。したがって時刻ｔ_２に、ハイサイド制御信号ＨＧＣＴＬとスイッチング検出信号ＳＷＤＥＴの両方がオフレベルに遷移してはじめて、放電トランジスタ４０１のゲート信号Ｖ_ＤＩＳがハイレベルとなる。つまり、図４の時刻ｔ_０～ｔ_１に示すような、ゲート信号Ｖ_ＤＩＳの狭パルスＮＰの発生を防止でき、回路動作を安定化できる。

【0065】

図５は、図１のロジック回路２２０および放電制御回路４００Ａの構成例を示す回路図である。ロジック回路２２０は、たとえばインバータ４４０およびＯＲゲート４４２を含む。インバータ４４０は、イネーブル信号ＥＮを反転する。ＯＲゲート４４２は、ＵＶＬＯ信号、ＴＳＤ信号、反転されたＥＮ信号を受け、それらの論理和を、放電制御信号ＤＩＳＣＨＧとして出力する。なお放電制御信号ＤＩＳＣＨＧの構成はこれに限定されず、種々の組み合わせ回路で実現できることが理解される。

【0066】

放電制御回路４００Ａは、スイッチング検出回路４１０Ａ、第１論理ゲート４１２、第２論理ゲート４１４およびドライバ４２０を含む。スイッチング検出回路４１０Ａは、スイッチング電圧Ｖ_ＳＷを二値化し、ロジック系のハイ、ローの電圧レベルにレベルシフトするレベルシフタで構成できる。

【0067】

第１論理ゲート４１２は、ハイサイド制御信号ＨＧＣＴＬと、スイッチング検出信号ＳＷＤＥＴを論理演算して、マスク信号ＭＳＫを生成する。第２論理ゲート４１４は、放電制御信号ＤＩＳＣＨＧとマスク信号ＭＳＫを論理演算する。ドライバ４２０は、第２論理ゲート４１４の出力信号に応じて、放電トランジスタ４０１を駆動する。

【0068】

たとえば第１論理ゲート４１２は、ハイサイド制御信号ＨＧＣＴＬと、スイッチング検出信号ＳＷＤＥＴの否定論理和を生成し、マスク信号ＭＳＫとして出力する否定論理和（ＮＯＲ）ゲートである。第２論理ゲート４１４は、放電制御信号ＤＩＳＣＨＧとマスク信号ＭＳＫの論理積を生成するＡＮＤゲートとすることができる。

【0069】

なお放電制御回路４００Ａの構成はこれに限定されない。たとえばドライバ４２０を反転型のドライバとする場合、第２論理ゲート４１４は、否定論理積（ＮＡＮＤ）ゲートとすることができる。

【0070】

（実施形態２）
図６は、実施形態２に係るＤＣ／ＤＣコンバータ１００Ｂのブロック図である。ＤＣ／ＤＣコンバータ１００Ｂは制御回路２００Ｂを備える。

【0071】

制御回路２００Ｂの基本的な構成は、図１と同様であるから、以下では相違点を説明する。

【0072】

図１において、放電制御回路４００Ａには、放電制御信号ＤＩＳＣＨＧ、ハイサイド制御信号ＨＧＣＴＬおよびスイッチング電圧Ｖ_ＳＷが入力されていた。これに対して、実施形態２（図６）の放電制御回路４００Ｂには、放電制御信号ＤＩＳＣＨＧ、ハイサイド制御信号ＨＧＣＴＬおよびハイサイドゲート信号Ｖ_ＨＧが入力される。

【0073】

放電制御回路４００Ｂは、ハイサイド制御信号ＨＧＣＴＬおよびハイサイドゲート信号Ｖ_ＨＧにもとづくスイッチング検出信号ＳＷＤＥＴの少なくとも一方がオンレベルであるとき、放電制御信号ＨＧＣＴＬをマスクする。言い換えると、ハイサイド制御信号ＨＧＣＴＬおよびスイッチング検出信号ＳＷＤＥＴの両方がオフレベルのときに、放電制御信号ＤＩＳＣＨＧに応じて、放電トランジスタ４０１が駆動される。

【0074】

ハイサイド制御信号ＨＧＣＴＬの「オンレベル」とは、ハイサイドトランジスタＭＨのオンを指示するレベルであり、典型的にはハイレベルである。

【0075】

スイッチング検出信号ＳＷＤＥＴのオンレベルとは、ハイサイドトランジスタＭＨが実際にオンしているときに、スイッチング検出信号ＳＷＤＥＴがとるレベルである。

【0076】

ハイサイド制御信号ＨＧＣＴＬの「オンレベル」とは、ハイサイドトランジスタＭＨのオンを指示するレベルであり、典型的にはハイレベルである。

【0077】

スイッチング検出信号ＳＷＤＥＴのオンレベルとは、ハイサイドトランジスタＭＨが実際にオンしているときに、スイッチング検出信号ＳＷＤＥＴがとるレベルである。ハイサイドトランジスタＭＨが実際にオンしているときに、ハイサイドトランジスタＭＨのゲート信号Ｖ_ＨＧはハイレベル（Ｖ_ＳＷ＋Ｖ_ＤＣ）となる。したがって、スイッチング検出信号ＳＷＤＥＴを、スイッチング電圧Ｖ_ＳＷをレベルシフトした信号とする場合、スイッチング検出信号ＳＷＤＥＴのオンレベルもハイレベルに対応付けられる。

【0078】

実施形態２に係る制御回路２００Ｂの動作は、実施形態１の制御回路２００Ａと同様であり、実施形態１と同様の効果を得ることができる。

【0079】

図７は、図６のロジック回路２２０および放電制御回路４００Ｂの構成例を示す回路図である。ロジック回路２２０の構成は、図５と同様である。

【0080】

放電制御回路４００Ｂの構成も、図５と同様であり、スイッチング検出回路４１０Ｂ、第１論理ゲート４１２、第２論理ゲート４１４およびドライバ４２０を含む。スイッチング検出回路４１０Ｂは、ハイサイドゲート信号Ｖ_ＨＧを二値化し、ロジック系のハイ、ローの電圧レベルにレベルシフトするレベルシフタで構成できる。その他に構成要素（４１２，４１４，４２０）ついては、図５と同様である。

【0081】

（実施形態３）
図８は、実施形態３に係るＤＣ／ＤＣコンバータ１００Ｃのブロック図である。実施形態３は、実施形態１と実施形態２を組み合わせである。すなわち、実施形態３に係る放電制御回路４００Ｃは、放電制御信号ＤＩＳＣＨＧに加えて、ハイサイド制御信号ＨＧＣＴＬと、スイッチング電圧Ｖ_ＳＷと、ハイサイドゲート信号Ｖ_ＨＧを受ける。放電制御回路４００Ｃは、ハイサイド制御信号ＨＧＣＴＬと、スイッチング電圧Ｖ_ＳＷにもとづく第１スイッチング検出信号ＳＷＤＥＴ１と、ハイサイドゲート信号Ｖ_ＨＧにもとづく第２スイッチング検出信号ＳＷＤＥＴ２と、の少なくともひとつがオンレベルであるとき、放電制御信号ＤＩＳＣＨＧをマスクする。この変形例によれば、ノイズなどの影響を受けにくい、より安全な放電制御が可能となる。

【0082】

図９は、図８のロジック回路および放電制御回路の構成例を示す回路図である。放電制御回路４００Ｃは、図５のスイッチング検出回路４１０Ａ、図７のスイッチング検出回路４１０Ｂを備える。第１論理ゲート４１２は３入力であり、２つのスイッチング検出信号ＳＷＤＥＴ１，ＳＷＤＥＴ２およびハイサイド制御信号ＨＧＣＴＬの否定論理和をとり、マスク信号ＭＳＫを生成する。

【0083】

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

【0084】

（変形例１）
ハイサイドトランジスタＭＨは、Ｐ型すなわちＰチャンネルＭＯＳＦＥＴ、ＩＧＢＴ、あるいはＰＮＰ型のバイポーラトランジスタであってもよい。

【0085】

実施形態２において、ハイサイドトランジスタＭＨをＰ型で構成する場合、ハイサイドトランジスタＭＨが実際にオンしているときに、ハイサイドトランジスタＭＨのゲート信号Ｖ_ＨＧはローレベル（０Ｖ）となる。したがって、スイッチング検出信号ＳＷＤＥＴを、スイッチング電圧Ｖ_ＳＷをレベルシフトした信号とする場合、スイッチング検出信号ＳＷＤＥＴのオンレベルもローレベルに対応付けられる。もし、スイッチング検出信号ＳＷＤＥＴを、スイッチング電圧Ｖ_ＳＷをレベルシフトして反転した信号とする場合、スイッチング検出信号ＳＷＤＥＴのオンレベルはハイレベルに対応付けられる。

【0086】

ハイサイドトランジスタＭＨをＰ型で構成する場合、図７のスイッチング検出回路４１０Ｂは、レベルシフタと、レベルシフタの出力を反転するインバータの組み合わせで構成してもよい。

【0087】

（用途）
続いて、ＤＣ／ＤＣコンバータ１００Ａ～１００Ｃ等（以下、単に１００として示す）の用途を説明する。

【0088】

図１０は、実施形態に係るＤＣ／ＤＣコンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、タブレット端末、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびＤＣ／ＤＣコンバータ１００を備える。ＤＣ／ＤＣコンバータ１００は、その入力端子に電池７０４からの電池電圧Ｖ_ＢＡＴ（＝Ｖ_ＩＮ）を受け、出力端子に接続されるマイクロプロセッサ７０６あるいはその他の負荷に、出力電圧Ｖ_ＯＵＴを供給する。

【0089】

電子機器７００の種類は、電池駆動型のデバイスには限定されず、車載機器であってもよいし、ファクシミリなどのＯＡ機器であってもよいし、産業機器であってもよい。

【0090】

実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。

【符号の説明】

【0091】

１００ ＤＣ／ＤＣコンバータ
１０２ 入力ライン
１０４ 出力ライン
１１０ 周辺回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｌ１ インダクタ
Ｃ１ 出力キャパシタ
２００Ａ，２００Ｂ 制御回路
２１０ パルス変調器
２２０ ロジック回路
２４２ ハイサイドドライバ
２４４ ローサイドドライバ
２６１ ＵＶＬＯ回路
２６２ ＴＳＤ回路
４００Ａ，４００Ｂ 放電制御回路
４０１ 放電トランジスタ
４１０Ａ，４１０Ｂ スイッチング検出回路
４１２ 第１論理ゲート
４１４ 第２論理ゲート
４２０ ドライバ
７００ 電子機器
７０２ 筐体
７０４ 電池
７０６ マイクロプロセッサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】