特開 2022-166807 セキュアなＨＭＢのためのマークル木における高速書き込み

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022166807

(43)【公開日】2022-11-02

(54)【発明の名称】セキュアなＨＭＢのためのマークル木における高速書き込み

(51)【国際特許分類】

   G06F 12/14 20060101AFI20221026BHJP

   G06F 12/00 20060101ALI20221026BHJP

【ＦＩ】

G06F12/14 510D

G06F12/00 597U

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022010459

(22)【出願日】2022-01-26

(31)【優先権主張番号】17/236,730

(32)【優先日】2021-04-21

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】アミール・セゲフ

(72)【発明者】

【氏名】シェイ・ベニスティ

【テーマコード（参考）】

5B017

5B160

【Ｆターム（参考）】

5B017AA02

5B017BA02

5B017BB09

5B017CA11

5B160AB26

(57)【要約】      （修正有）

【課題】半導体ドライブ（ＳＳＤ）などのデータ記憶デバイス及びセキュアなホストメモリバッファ（ＨＭＢ）のための、マークル木に対するデータの検証及び書き込み動作を改善する。
【解決手段】記憶システム１００において、データ記憶デバイス１０６は、メモリデバイス及びメモリデバイスに結合されたコントローラ１０８を含む。コントローラ１０８は、デコーダをデータモードに設定することと、ホストメモリバッファからホストメモリバッファデータ及びハッシュを読み取ることと、第１の計算されたハッシュを生成することと、デコーダをハッシュモードに設定することと、第２の計算されたハッシュを生成することと、第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

データ記憶デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたコントローラであって、前記コントローラが、
デコーダをデータモードに設定することと、
ホストメモリバッファ（ＨＭＢ）からホストメモリバッファデータ及びハッシュを読み取ることと、
第１の計算されたハッシュを生成することと、
前記デコーダをハッシュモードに設定することと、
第２の計算されたハッシュを生成することと、
前記第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行うように構成されている、コントローラと、を備える、データ記憶デバイス。

【請求項2】

前記データモードにある間、前記デコーダは、すべてのデータが前記ＨＭＢから受信されたかどうかを判定するように構成されている、請求項１に記載のデータ記憶デバイス。

【請求項3】

前記ハッシュモードにある間、前記デコーダは、すべてのハッシュが前記ＨＭＢから受信されたかどうかを判定するように構成されている、請求項１に記載のデータ記憶デバイス。

【請求項4】

前記デコーダは、前記第２の計算されたハッシュが最後のハッシュであるかどうかを判定するように構成されている、請求項１に記載のデータ記憶デバイス。

【請求項5】

前記コントローラは、前記最後のハッシュが前記ルートハッシュと同じではない場合に、書き込み動作が失敗したことを示すように構成されている、請求項４に記載のデータ記憶デバイス。

【請求項6】

前記第１の計算されたハッシュが、前記ＨＭＢから読み取られたすべてのデータを受信した後に生成される、請求項１に記載のデータ記憶デバイス。

【請求項7】

前記第２の計算されたハッシュが、前記ＨＭＢからハッシュ全体を受信した後に生成される、請求項１に記載のデータ記憶デバイス。

【請求項8】

前記コントローラが、
エンコーダをデータモードに設定することと、
前記エンコーダを用いて第１の新規ハッシュを生成することと、
すべてのＨＭＢデータが前記デコーダに到達したかどうかを判定することと、を行うように更に構成されている、請求項１に記載のデータ記憶デバイス。

【請求項9】

前記コントローラが、
新規データ及び前記第１の新規ハッシュを前記ＨＭＢに書き込むことであって、前記書き込むことは、すべてのＨＭＢデータが前記デコーダに到達したと判定した後に行われる、書き込むこと、を行うように更に構成されている、請求項８に記載のデータ記憶デバイス。

【請求項10】

前記コントローラが、
第２の新規ハッシュを計算することと、
前記第２の新規ハッシュを前記ＨＭＢに書き込むことと、を行うように更に構成されている、請求項９に記載のデータ記憶デバイス。

【請求項11】

前記第２の新規ハッシュを計算することは、前記デコーダが前記第１の計算されたハッシュ及び前記第２の計算されたハッシュを生成した後に行われる、請求項１０に記載のデータ記憶デバイス。

【請求項12】

前記コントローラは、前記第２の計算されたハッシュが前記ルートハッシュと同じであると判定した後に、前記第２の新規ハッシュを用いて前記ルートハッシュを更新するように構成されている、請求項１１に記載のデータ記憶デバイス。

【請求項13】

データ記憶デバイスであって、
メモリデバイスと、
前記メモリデバイスに結合されたコントローラであって、前記コントローラが、
エンコーダをデータモードに設定することと、
第１の新規ハッシュを生成することと、
新規データ及び前記第１の新規ハッシュをホストメモリバッファ（ＨＭＢ）に書き込むことと、
前記エンコーダをハッシュモードに設定することと、
第２の新規ハッシュを計算することと、
前記第２の新規ハッシュを用いてルートハッシュを更新することと、を行うように構成されている、コントローラと、を備える、データ記憶デバイス。

【請求項14】

前記コントローラは、前記新規データ及び新規ハッシュを前記ＨＭＢに書き込む前に、すべてのＨＭＢデータがデコーダに到達したかどうかを判定するように更に構成されている、請求項１３に記載のデータ記憶デバイス。

【請求項15】

前記コントローラが、デコーダにおいて第２の計算されたハッシュを生成した後に、前記第２の新規ハッシュを計算するように更に構成されている、請求項１３に記載のデータ記憶デバイス。

【請求項16】

前記コントローラは、前記第２の新規ハッシュが最後のハッシュであるかどうかを判定するように更に構成されている、請求項１３に記載のデータ記憶デバイス。

【請求項17】

前記コントローラが、前記ルートハッシュを更新する前に、前記第２の新規ハッシュをＨＭＢに書き込むように更に構成されている、請求項１３に記載のデータ記憶デバイス。

【請求項18】

データ記憶デバイスであって、
メモリ手段と、
前記メモリ手段に結合されたコントローラであって、前記コントローラが、
ホストメモリバッファ（ＨＭＢ）から読み取られたデータに基づいて、第１の計算されたハッシュを生成することと、
前記第１の計算されたハッシュ、及び前記ＨＭＢから読み取られたＨＭＢハッシュに基づいて、第２の計算されたハッシュを生成することと、
前記第２の計算されたハッシュをルートハッシュと比較して、書き込み動作が失敗したかどうかを判定することと、を行うように構成されている、コントローラと、を備える、データ記憶デバイス。

【請求項19】

前記コントローラが、
新規ハッシュを調製することと、
前記新規ハッシュに関連付けられたデータ、及び前記新規ハッシュをＨＭＢに書き込むことと、
前記第２の計算されたハッシュが前記ルートハッシュに等しいと判定すると、前記新規ハッシュを前記ルートハッシュに書き込むことと、を行うように更に構成されている、請求項１８に記載のデータ記憶デバイス。

【請求項20】

第１の計算されたハッシュを前記生成すること、第２の計算されたハッシュを生成すること、及び比較することが、デコーダによって実行され、データを調整し、書き込むこと、及び前記新規ハッシュを書き込むことが、エンコーダによって実行される、請求項１９に記載のデータ記憶デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、半導体ドライブ（ＳＳＤ）などのデータ記憶デバイス、及びセキュアなホストメモリバッファ（ＨＭＢ）のためのマークル木への書き込み動作に関する。

【背景技術】

【0002】

関連技術の説明
ホストメモリバッファ（ＨＭＢ）は、データ記憶デバイスのコントローラがホストダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのホストデバイスメモリの指定された一部を利用するのを可能にするデータ記憶デバイスによって利用される特徴である。ＨＭＢは、コントローラ専用のために割り当てられ、このため、ＨＭＢは、コントローラがメモリの一部をホストデバイスに解放し戻すまで、ホストソフトウェアによって変更されない。コントローラは、ＨＭＢリソースの初期化を担い得る。更に、ＨＭＢの特徴は、データ記憶デバイスに内蔵されるＤＲＡＭの必要なサイズを低減することによって、データ記憶デバイスのコストを削減し得る。ＨＭＢは、フラッシュ変換層（ＦＴＬ）テーブルを記憶するために利用され得、そのテーブルは、論理アドレスから物理アドレスへの変換を含む。各ランダム読み取りコマンドについて、コントローラは、ＮＡＮＤ内の必要な物理アドレスを含むＦＴＬテーブルから関連するエントリを取り出す。次いで、コントローラは、この物理アドレスからデータを取り出し、データをホストデバイスに返す。

【0003】

ＨＭＢは、データ記憶デバイスに対する外部メモリであるため、データ記憶デバイスは、ホストＤＲＡＭ、具体的には、ＨＭＢを攻撃することによって、再実行攻撃及び／又は再生攻撃を含むネットワーク攻撃などのセキュリティ攻撃を受け得る。再実行攻撃及び／又は再生攻撃は、適正なデータ伝送が、悪意を持って又は不正に、反復又は遅延されるネットワーク攻撃の形態である。再実行攻撃及び／又は再生攻撃は、データを妨害し、そのデータを再送信させる発信者か又は敵対者かのいずれかによって実行され得る。再実行攻撃及び／又は再生攻撃は、ＩＰパケット取り替えによる見せかけ攻撃の一部であり得る。ＨＭＢのセキュリティを改善するために、データ記憶デバイスは、マークル木を実装し得、そこでは、データが、新規データをマークル木に書き込む前に検証される。しかしながら、検証プロセスは、ハッシュを計算し、ルートハッシュを、最後に計算されたハッシュと比較することを含むため、新規データをマークル木に書き込むための待ち時間が大きくなり得る。

【0004】

したがって、当技術分野では、マークル木に対するデータの検証及び書き込みプロセスの改善が必要である。

【発明の概要】

【0005】

本開示は、概して、半導体ドライブ（ＳＳＤ）などのデータ記憶デバイス、及びセキュアなホストメモリバッファ（ＨＭＢ）のための、マークル木への書き込み動作に関する。データ記憶デバイスは、メモリデバイス、及びメモリデバイスに結合されたコントローラを含む。コントローラは、デコーダをデータモードに設定することと、ホストメモリバッファからホストメモリバッファデータ及びハッシュを読み取ることと、第１の計算されたハッシュを生成することと、デコーダをハッシュモードに設定することと、第２の計算されたハッシュを生成することと、第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行うように構成されている。コントローラは、エンコーダをデータモードに設定することと、第１の新規ハッシュを生成することと、新規データ及び第１の新規ハッシュをホストメモリバッファに書き込むことと、エンコーダをハッシュモードに設定することと、第２の新規ハッシュを計算することと、第２の新規ハッシュを用いてルートハッシュを更新することと、を行うように更に構成されている。

【0006】

一実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラと、を含む。コントローラは、デコーダをデータモードに設定することと、ホストメモリバッファからホストメモリバッファ（ＨＭＢ）データ及びハッシュを読み取ることと、第１の計算されたハッシュを生成することと、デコーダをハッシュモードに設定することと、第２の計算されたハッシュを生成することと、第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行うように構成されている。

【0007】

別の実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラと、を含む。コントローラは、エンコーダをデータモードに設定することと、第１の新規ハッシュを生成することと、新規データ及び第１の新規ハッシュをホストメモリバッファ（ＨＭＢ）に書き込むことと、エンコーダをハッシュモードに設定することと、第２の新規ハッシュを計算することと、第２の新規ハッシュを用いてルートハッシュを更新することと、を行うように構成されている。

【0008】

別の実施形態では、データ記憶デバイスは、メモリ手段と、メモリ手段に結合されたコントローラと、を含む。コントローラは、ホストメモリバッファ（ＨＭＢ）から読み取られたデータに基づいて、第１の計算されたハッシュを生成することと、第１の計算されたハッシュ、及びＨＭＢから読み取られたＨＭＢハッシュに基づいて、第２の計算されたハッシュを生成することと、第２の計算されたハッシュをルートハッシュと比較して、書き込み動作が失敗したかどうかを判定することと、を行うように構成されている。

【図面の簡単な説明】

【0009】

本開示の上記の特徴を詳細に理解することができるように、簡潔に上で要約した本開示のより具体的な説明は、実施形態を参照することによってなされ得、それらのいくつかが添付の図面に例示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを例示し、したがって、その範囲を限定するものと見なされるべきではなく、本開示が他の同等に有効な実施形態を認め得ることに留意すべきである。

【0010】

【図1】ある特定の実施形態による、データ記憶デバイスがホストデバイスのための記憶デバイスとして機能し得る記憶システムを例示する概略ブロック図を描写する。

【0011】

【図2】ある特定の実施形態による、マークル木の概略例を描写する。

【0012】

【図3】ある特定の実施形態による、マークル木の概略図を描写する。

【0013】

【図4】ある特定の実施形態による、異なるホストメモリバッファ（ＨＭＢ）サイズの場合のマークル木のレベルの数、及び木の数を例示するテーブルを描写する。

【0014】

【図5】ある特定の実施形態による、ＳＨＡエンコーダ及びＳＨＡデコーダを含むセキュアなハッシュアルゴリズム（ＳＨＡ）システムを例示する概略ブロック図を描写する。

【0015】

【図6】ある特定の実施形態による、マークル木のデータを検証する方法、及び並列に動作するマークル木にデータを書き込む方法を例示するフロー図を描写する。

【0016】

理解を容易にするために、図面に共通する同一の要素を示すために、可能な限り、同一の参照番号を使用している。一実施形態で開示される要素は、特に断ることなく、他の実施形態に有益に利用され得ることが企図される。

【発明を実施するための形態】

【0017】

以下では、本開示の実施形態を参照する。しかしながら、本開示は、具体的に説明される実施形態に限定されないことを理解されたい。その代わりに、以下の特徴及び要素の任意の組み合わせが、異なる実施形態に関連するか否かに関わらず、本開示を実施及び実践すると企図される。更に、本開示の実施形態は、他の可能な解決策に勝る、及び／又は先行技術に勝る利点を達成し得るが、特定の利点が所与の実施形態によって達成されるか否かは、本開示を限定するものではない。したがって、以下の態様、特徴、実施形態、及び利点は、単なる例示に過ぎず、請求項（複数可）に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定と見なされない。同様に、「本開示」への言及は、本明細書に開示される任意の発明の主題の一般化として解釈されるものではなく、請求項（複数可）に明示的に記載されている場合を除いて、添付の特許請求の範囲の要素又は限定であると見なされるべきではない。

【0018】

本開示は、概して、半導体ドライブ（ＳＳＤ）などのデータ記憶デバイス、及びセキュアなホストメモリバッファ（ＨＭＢ）のための、マークル木への書き込み動作に関する。データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラと、を含む。コントローラは、デコーダをデータモードに設定することと、ホストメモリバッファからホストメモリバッファデータ及びハッシュを読み取ることと、第１の計算されたハッシュを生成することと、デコーダをハッシュモードに設定することと、第２の計算されたハッシュを生成することと、第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行うように構成されている。コントローラは、エンコーダをデータモードに設定することと、第１の新規ハッシュを生成することと、新規データ及び第１の新規ハッシュをホストメモリバッファに書き込むことと、エンコーダをハッシュモードに設定することと、第２の新規ハッシュを計算することと、第２の新規ハッシュを用いてルートハッシュを更新することと、を行うように更に構成されている。

【0019】

図１は、ある特定の実施形態による、データ記憶デバイス１０６がホストデバイス１０４のための記憶デバイスとして機能し得る記憶システム１００を例示する概略ブロック図を描写する。例えば、ホストデバイス１０４は、データ記憶デバイス１０６に含まれる不揮発性メモリ（ＮＶＭ）１１０を利用して、データを記憶及び取得し得る。ホストデバイス１０４は、ホストＤＲＡＭ１３８を備え、そこでは、ホストＤＲＡＭ１３８の部分が、ホストメモリバッファ（ＨＭＢ）１４０として割り当てられている。ＨＭＢ１４０は、追加の作業領域又は追加の記憶領域として、データ記憶デバイス１０６によって使用することができる。ＨＭＢ１４０は、いくつかの例では、ホストデバイス１０４によってアクセスすることができない場合がある。いくつかの実施例では、記憶システム１００は、記憶アレイとして動作し得るデータ記憶デバイス１０６などの複数の記憶デバイスを含み得る。例えば、記憶システム１００は、ホストデバイス１０４のための大量記憶デバイスとして集合的に機能する安価／独立ディスクの冗長アレイ（ＲＡＩＤ）として構成された複数のデータ記憶デバイス１０６を含み得る。

【0020】

ホストデバイス１０４は、データ記憶デバイス１０６などの１つ以上の記憶デバイスに及び／又はからデータを記憶及び／又は取得し得る。図１に例示されるように、ホストデバイス１０４は、インターフェース１１４を介してデータ記憶デバイス１０６と通信し得る。ホストデバイス１０４は、コンピュータサーバ、ネットワーク接続記憶（ＮＡＳ）ユニット、デスクトップコンピュータ、ノートブック（すなわち、ラップトップ）コンピュータ、タブレットコンピュータ、セットトップボックス、いわゆる「スマート」フォンなどの電話機、いわゆる「スマート」パッド、テレビ、カメラ、ディスプレイデバイス、デジタルメディアプレーヤ、ビデオゲームコンソール、ビデオストリーミングデバイス、又はデータ記憶デバイスからデータを送信又は受信することができる他のデバイスなど、広範なデバイスのうちのいずれも備え得る。

【0021】

データ記憶デバイス１０６は、コントローラ１０８、ＮＶＭ１１０、電源１１１、揮発性メモリ１１２、インターフェース１１４、及び書き込みバッファ１１６を含む。いくつかの実施例では、データ記憶デバイス１０６は、明瞭化のために図１に示されていない追加の構成要素を含み得る。例えば、データ記憶デバイス１０６は、データ記憶デバイス１０６の構成要素が機械的に取り付けられ、データ記憶デバイス１０６の構成要素を電気的に相互接続する導電性トレースを含む、プリント回路基板（ＰＣＢ）を含み得る。いくつかの実施例では、データ記憶デバイス１０６の物理的寸法及びコネクタ構成は、１つ以上の標準的フォームファクタに適合し得る。いくつかの例示的な標準的フォームファクタとしては、３．５”データ記憶デバイス（例えば、ＨＤＤ又はＳＳＤ）、２．５”データ記憶デバイス、１．８”データ記憶デバイス、周辺部品相互接続（ＰＣＩ）、ＰＣＩ拡張（ＰＣＩ－Ｘ）、ＰＣＩエクスプレス（ＰＣＩｅ）（例えば、ＰＣＩｅ×１、×４、×８、×１６、ＰＣＩｅミニカード、ミニＰＣＩなど）が挙げられるが、これらに限定されない。いくつかの実施例では、データ記憶デバイス１０６は、ホストデバイス１０４のマザーボードに直接結合（例えば、直接半田付け）され得る。

【0022】

データ記憶デバイス１０６のインターフェース１１４は、ホストデバイス１０４とデータを交換するためのデータバス、及びホストデバイス１０４とコマンドを交換するための制御バスのうちの一方又は両方を含み得る。インターフェース１１４は、任意の好適なプロトコルに従って動作し得る。例えば、インターフェース１１４は、以下のプロトコルのうちの１つ以上：先進技術アタッチメント（ＡＴＡ）（例えば、シリアルＡＴＡ（ＳＡＴＡ）及びパラレルＡＴＡ（ＰＡＴＡ））、ファイバチャネルプロトコル（ＦＣＰ）、シリアル接続ＳＣＳＩ（ＳＡＳ）、ＰＣＩ、及びＰＣＩｅ、スモールコンピュータシステムインターフェース（ＳＣＳＩ）、不揮発性メモリエクスプレス（ＮＶＭｅ）、ＯｐｅｎＣＡＰＩ、ＧｅｎＺ、キャッシュ・コヒーレント・インターフェース・アクセラレータ（ＣＣＩＸ）、オープンチャネルＳＳＤ（ＯＣＳＳＤ）などに従って動作し得る。インターフェース１１４（例えば、データバス、制御バス、又はその両方）は、コントローラ１０８に電気的に接続され、この電気的接続は、ホストデバイス１０４とコントローラ１０８との間に電気的接続を提供し、ホストデバイス１０４とコントローラ１０８との間でデータを交換することを可能にする。いくつかの実施例では、インターフェース１１４の電気的接続はまた、データ記憶デバイス１０６がホストデバイス１０４から電力を受け取り得る。例えば、図１に例示されるように、電源１１１は、インターフェース１１４を介してホストデバイス１０４から電力を受け取り得る。

【0023】

ＮＶＭ１１０は、複数のメモリデバイス又はメモリユニットを含み得る。ＮＶＭ１１０は、データを記憶及び／又は取得するように構成され得る。例えば、ＮＶＭ１１０のメモリユニットは、データと、データを記憶するようにメモリユニットに命令するメッセージと、をコントローラ１０８から受信し得る。同様に、ＮＶＭ１１０のメモリユニットは、データを取得するようにメモリユニットに命令するメッセージをコントローラ１０８から受信し得る。いくつかの実施例では、メモリユニットの各々は、ダイと称され得る。いくつかの実施例では、単一の物理チップは、複数のダイ（すなわち、複数のメモリユニット）を含み得る。いくつかの実施例では、各メモリユニットは、比較的大量のデータ（例えば、１２８ＭＢ、２５６ＭＢ、５１２ＭＢ、１ＧＢ、２ＧＢ、４ＧＢ、８ＧＢ、１６ＧＢ、３２ＧＢ、６４ＧＢ、１２８ＧＢ、２５６ＧＢ、５１２ＧＢ、１ＴＢなど）を記憶するように構成され得る。

【0024】

いくつかの実施例では、ＮＶＭ１１０の各メモリユニットは、フラッシュメモリデバイス、相変化メモリ（ＰＣＭ）デバイス、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）デバイス、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス、強誘電性ランダムアクセスメモリ（Ｆ－ＲＡＭ）、ホログラフィックメモリデバイス、及び任意の他の種類の不揮発性メモリデバイスなどの、任意の種類の不揮発性メモリデバイスを含み得る。

【0025】

ＮＶＭ１１０は、複数のフラッシュメモリデバイス又はメモリユニットを備え得る。ＮＶＭフラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲベースのフラッシュメモリデバイスを含み得、各フラッシュメモリセルのトランジスタの浮遊ゲートに含まれる電荷に基づいてデータを記憶し得る。ＮＶＭフラッシュメモリデバイスでは、フラッシュメモリデバイスは、複数のダイに分割され得、複数のダイの各ダイは複数のブロックを含み、これらは更に複数のページに分割され得る。特定のメモリデバイス内の複数のブロックの各ブロックは、複数のＮＶＭセルを含み得る。ＮＶＭセルの行は、複数のページの各ページを定義するためにワード線を使用して電気的に接続され得る。複数のページの各々におけるそれぞれのセルは、それぞれのビット線に電気的に接続され得る。更に、ＮＶＭフラッシュメモリデバイスは、２Ｄ又は３Ｄデバイスであってもよく、単一レベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、トリプルレベルセル（ＴＬＣ）、又はクアッドレベルセル（ＱＬＣ）であってもよい。コントローラ１０８は、ページレベルで、ＮＶＭフラッシュメモリデバイスにデータを書き込み、かつＮＶＭフラッシュメモリデバイスからデータを読み取り得、ブロックレベルで、ＮＶＭフラッシュメモリデバイスからデータを消去し得る。

【0026】

データ記憶デバイス１０６は、データ記憶デバイス１０６の１つ以上の構成要素に電力を提供し得る電源１１１を含む。標準モードで動作するとき、電源１１１は、ホストデバイス１０４などの外部デバイスによって提供される電力を使用して、１つ以上の構成要素に電力を提供し得る。例えば、電源１１１は、インターフェース１１４を介してホストデバイス１０４から受け取った電力を使用して、１つ以上の構成要素に電力を提供し得る。いくつかの実施例では、電源１１１は、外部デバイスから電力を受け取ることを停止する場合などのシャットダウンモードで動作するときに、１つ以上の構成要素に電力を供給するように構成された１つ以上の電力貯蔵構成要素を含み得る。このように、電源１１１は、積載電源として機能し得る。１つ以上の電力貯蔵構成要素のいくつかの例としては、コンデンサ、超コンデンサ、バッテリなどが挙げられるが、これらに限定されない。いくつかの実施例では、１つ以上の電力貯蔵構成要素によって貯蔵され得る電力の量は、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズ（例えば、面積／体積）の関数であり得る。換言すれば、１つ以上の電力貯蔵構成要素によって貯蔵される電力の量が増加するにつれて、１つ以上の電力貯蔵構成要素のコスト及び／又はサイズも増加する。

【0027】

データ記憶デバイス１０６は、情報を記憶するためにコントローラ１０８によって使用され得る揮発性メモリ１１２を更に含む。揮発性メモリ１１２は、１つ以上の揮発性メモリデバイスを含み得る。いくつかの実施例では、コントローラ１０８は、揮発性メモリ１１２をキャッシュとして使用し得る。例えば、コントローラ１０８は、キャッシュされた情報が不揮発性メモリ１１０に書き込まれるまで、揮発性メモリ１１２にキャッシュ情報を記憶し得る。図１に例示されるように、揮発性メモリ１１２は、電源１１１から受け取った電力を消費し得る。揮発性メモリ１１２の例としては、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、及び同期ダイナミックＲＡＭ（ＳＤＲＡＭ（例えば、ＤＤＲ１、ＤＤＲ２、ＤＤＲ３、ＤＤＲ３Ｌ、ＬＰＤＤＲ３、ＤＤＲ４、ＬＰＤＤＲ４など））が挙げられるが、これらに限定されない。

【0028】

データ記憶デバイス１０６は、データ記憶デバイス１０６の１つ以上の動作を管理し得るコントローラ１０８を含む。例えば、コントローラ１０８は、ＮＶＭ１１０からのデータの読み取り及び／又はＮＶＭ１１０へのデータの書き込みを管理し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データ記憶コマンドを開始して、データをＮＶＭ１１０に記憶し、データ記憶コマンドの進捗を監視し得る。コントローラ１０８は、記憶システム１００の少なくとも１つの動作特性を判定し、少なくとも１つの動作特性をＮＶＭ１１０に記憶し得る。いくつかの実施形態では、データ記憶デバイス１０６がホストデバイス１０４から書き込みコマンドを受信すると、コントローラ１０８は、データをＮＶＭ１１０に送信する前に、内部メモリ又は書き込みバッファ１１６内の書き込みコマンドに関連付けられたデータを一時的に記憶する。いくつかの他の実施形態では、ＨＭＢ１４０が利用され得る。

【0029】

図２は、ある特定の実施形態による、マークル木２００の概略例を描写する。マークル木２００は、１つ以上のメモリデバイスに記憶されたデータに対応するエントリデータなどのデータを含む。データは、複数のデータブロック２０１～２０４に記憶される。マークル木２００は、図１のホストデバイス１０４のＨＭＢ１４０などのホストデバイスの部分である。マークル木２００は、第１のハッシュレベル２１０の第１の複数のハッシュ２１１～２１４、及び第２のハッシュレベル２２０の第２の複数のハッシュ２２１、２２２を含む。第１の複数のハッシュ２１１～２１４は、複数のデータブロック２０１～２０４を使用して作成される。第１の複数のハッシュ２１１～２１４の各ハッシュは、複数のデータブロック２０１～２０４のデータブロックに対応する。第２の複数のハッシュ２２１、２２２は、第１の複数のハッシュ２１１～２１４のうちのハッシュを組み合わせることによって作成される。

【0030】

マークル木２００は、最上位ハッシュレベル２３０（すなわち、マークル木２００のルート）の最上位レベルハッシュ２３１を含む。最上位ハッシュレベル２３０は、マークル木２００のハッシュのすべてを使用して作成される署名を含む。最上位ハッシュレベル２３１の署名は、最上位ハッシュレベル２３０の直下に配設されているハッシュレベル（例えば、第２のハッシュレベル２２０）の２つのハッシュ２２１、２２２を組み合わせることによって作成される。署名は、組み合わされたハッシュのＥＣＣデータを含み得る。例えば、最上位ハッシュレベル２３１の署名は、第２のハッシュレベル２２０の２つのハッシュ２２１、２２２のＥＣＣデータを含み得る。最上位ハッシュレベル２３０は、単一のハッシュ（例えば、最上位レベルハッシュ２３１）を含む。マークル木２００が複数のデータブロック２０１～２０４から上向きに、かつ最上位レベルハッシュ２３１に向かって移動するにつれて、各ハッシュレベル２１０、２２０のハッシュは、単一の最上位レベルハッシュ２３１の署名が最上位ハッシュレベル２３０について作成されるまで、累進的に組み合わされる。

【0031】

マークル木２００を使用して、ホストデバイスの一部を（検証検査を使用することなどによって）セキュリティ保護及び検証する。ハッシュレベル２１０、２２０、２３０の累進的な性質に起因して、最上位レベルハッシュ２３１の署名は、複数のデータブロック２０１～２０４のうちの更に１つのデータが変質又は破損し、例えば、ネットワーク攻撃中に変質又は破損した場合、変質又は破損される。最上位レベルハッシュ２３１の変質又は破損した署名は、データブロック２０１～２０４のうちの１つ以上のデータが変質又は破損したことを示す。データがデータブロック２０１～２０４に書き込まれ、記憶されると、マークル木２００、及び最上位レベルハッシュ２３１の署名が作成される。最上位レベルハッシュ２３１の署名は、記憶された署名、又は最上位レベルハッシュ２３１署名として記憶される。

【0032】

本開示は、図２が例示的であり、図２に示されたデータブロック２０１～２０４よりも多いデータブロック、図２に例示されたハッシュレベル２１０、２２０、２３０よりも多いハッシュレベル、及び図２に例示されたハッシュ２１１～２１４、２２１、２２２、２３１よりも多いハッシュを含むことができることを想定する。

【0033】

図３は、ある特定の実施形態による、マークル木３００の概略図を描写する。マークル木３００は、追加のハッシュレベル、ハッシュ、及びデータブロックを含む、図２のマークル木２００の代替表現であり得る。図３を参照すると、マークル木３００が割り当てられるときに、例えば、データ記憶デバイス１０６のコントローラ１０８が最初に図１のホストデバイス１０４のＨＭＢ１４０に接続するときに、複数のハッシュ３０４ａ～ｈ、３０６ａ～ｄ、３０８ａ～ｂ、３１０、及び複数のデータブロック３０２ａ～ｈが構成されている。いくつかの例では、「ハッシュ」という用語は、例示的な目的の場合、同義的に「ノード」と称され得る。

【0034】

複数のデータブロック３０２ａ～ｈは、フラッシュ変換層（ＦＴＬ）テーブルの１つ以上のエントリを含み得、その場合、ＦＴＬテーブルは、データ記憶デバイスに記憶されたデータの場所をマッピングするテーブルである。コントローラ１０８は、マークル木３００のハッシュレベルの数を判定し得る。マークル木３００は、最上位ハッシュレベル３５０の最上位ハッシュ又は第１のハッシュ３１０、及び下部ハッシュレベル３６０、３７０、３８０でのいくつかの子ハッシュ（すなわち、ハッシュ２～１５、３０４ａ～ｈ、３０６ａ～ｄ、３０８ａ～ｂ）を備える。最上位ハッシュ３１０は、第２のハッシュレベル３６０の第２のハッシュ３０８ａ及び第３のハッシュ３０８ｂに結合されている。マークル木３００の各ハッシュは、最後のハッシュレベル（すなわち、底部ハッシュレベル３８０）のハッシュを除き、下部ハッシュレベルの２つの他のハッシュに結合されている。例えば、第２のハッシュ３０８ａは、第３のハッシュレベル３７０の第４のハッシュ３０６ａ及び第５のハッシュ３０６ｂに結合されている。底部ハッシュレベル３８０の各ハッシュ３０４ａ～ｈは、それぞれのデータブロックＡ～Ｈの３０２ａ～３０２ｈに結合されている。

【0035】

マークル木のデータブロックの数は、各データブロックのサイズ、データの量、及びマークル木の構造に依存し得る。マークル木は、バイナリの木であるため、前述したように、より低いハッシュレベルの２つ毎のハッシュは、上記のレベルのハッシュに結合されている。例えば、マークル木に割り当てられたデータの量は、約５１２ＭＢであり得、各データブロックは、１２８バイトのデータを記憶し得る。底部ハッシュレベルは、１０００個のハッシュを有し、そこでは、各ハッシュは、データブロックに結合されている。底部ハッシュレベル上方のハッシュレベルには、５００個のハッシュが存在する。上方ハッシュレベルのハッシュの数は、以前のハッシュレベルでのハッシュの数の半分である。最上位ハッシュ又は第１のハッシュは、マークル木のルート（すなわち、ルートハッシュ）と考えられ得る。マークル木のデータブロックへの書き込み動作を実行するために、データブロックのデータは、データブロックのデータ、及び関連するハッシュを読み取ること、並びに計算された最上位ハッシュを、記憶されたルートハッシュと比較することによって、検証される必要がある。データブロックのデータを検証した後、データは、更新され得、関連するハッシュもまた更新される。

【0036】

例えば、データブロックＣ３０２ｃの読み取りフローは、データブロックＣ３０２ｃのデータを読み取ることを含む。データブロックＣ３０２ｃを読み取った後に、第１０のハッシュ３０４ｃが、データブロックＣ３０２ｃに基づいて計算される。第１１のハッシュ３０４ｄが読み取られ、第５のハッシュ３０６ｂは、第１０のハッシュ３０４ｃ及び第１１のハッシュ３０４ｄに基づいて計算される。第４のハッシュ３０６ａは、読み取られ、第２のハッシュ３０８ａは、第４のハッシュ３０６ａ及び第５のハッシュ３０６ｂに基づいて計算される。第３のハッシュ３０８ｂが読み取られ、最上位ハッシュ３１０は、第２のハッシュ３０８ａ及び第３のハッシュ３０８ｂに基づいて計算される。次いで、最上位ハッシュ３１０は、内部に記憶されたルートハッシュ値と比較される。最上位ハッシュ３１０が内部に記憶されたルートハッシュ値に一致する場合、データブロックＣ３０２ｃのデータは、有効である。そうでない場合、データブロックＣ３０２ｃのデータは、損なわれている。

【0037】

別の例では、新規データをデータブロックＣ３０２ｃに書き込むための書き込みフローは、データブロックＣ３０２ｃのデータを読み取ることを含む。データブロックＣ３０２ｃを読み取った後、第１０のハッシュ３０４ｃは、データブロックＣ３０２ｃに基づいて計算される。第１１のハッシュ３０４ｄは、読み取られ、記憶される。第５のハッシュ３０６ｂは、第１０のハッシュ３０４ｃ及び記憶された第１１のハッシュ３０４ｄに基づいて計算される。第４のハッシュ３０６ａは、読み取られ、記憶される。第２のハッシュ３０８ａは、記憶された第４のハッシュ３０６ａ及び第５のハッシュ３０６ｂに基づいて計算される。第３のハッシュ３０８ｂは、読み取られ、記憶される。最上位ハッシュ３１０は、第２のハッシュ３０８ａ及び記憶された第３のハッシュ３０８ｂに基づいて計算される。次いで、最上位ハッシュ３１０は、内部に記憶されたルートハッシュ値と比較される。最上位ハッシュ３１０が内部に記憶されたルートハッシュ値に一致する場合、データブロックＣ３０２ｃのデータは、有効である。そうでない場合、データブロックＣ３０２ｃのデータは、損なわれている。

【0038】

データブロックＣ３０２ｃのデータを検証した後、新規データは、データブロックＣ３０２ｃに書き込まれる。新規第１０のハッシュが、新規データに基づいて計算される。新規第１０のハッシュは、第１０のハッシュ３０４ｃノードに書き込まれる。新規第５のハッシュが、新規第１０のハッシュ及び記憶された第１１のハッシュ３０４ｄに基づいて計算される。記憶された第１１のハッシュ３０４ｄは、解放される。新規第５のハッシュは、第５のハッシュ３０６ｂノードに書き込まれる。新規第２のハッシュが、新規第５のハッシュ及び記憶された第４のハッシュ３０６ａに基づいて計算される。記憶された第４のハッシュ３０６ａは、解放される。新規第２のハッシュは、第２のハッシュ３０８ａノードに書き込まれる。新規最上位ハッシュが、新規第２のハッシュ及び記憶された第３のハッシュ３０８ｂに基づいて計算される。記憶された第３のハッシュ３０８ｂは、解放される。内部に記憶されたルートハッシュは、計算された新規最上位ハッシュを用いて更新される。

【0039】

図４は、ある特定の実施形態による、異なるホストメモリバッファ（ＨＭＢ）サイズについてのマークル木のレベルの数、及び木の数を例示するテーブル４００を描写する。図１のＨＭＢ１４０などのＨＭＢ、構成、及びサイズに基づいて、図３のマークル木３００などの記憶されたマークル木は、非常に多くのハッシュレベルを有する可能性を有し得る。例えば、第１の行に示されるように、ＨＭＢ１４０は、２，０９７，１５２個のデータエントリを有する１つの木を含む。ＨＭＢデータサイズは、約３８３．９ＭＢの総ＨＭＢサイズを伴う約２５６ＭＢである。稼働率は、約６６．７％である。したがって、ハッシュレベルの総数は、２１であり、そこでは、マークル木は、８つのリクエスト、及び９１２Ｂの、単一エントリの場合の総取り出しサイズを有する。マークル木は、木のノードの数の対数に比例するバイナリハッシュ木であるため、マークル木は、２の２１乗個のノード、又は２，０９７，１５２個のデータエントリを有する。

【0040】

図５は、ある特定の実施形態による、ＳＨＡエンコーダ５０８及びＳＨＡデコーダ５１２を含むセキュアなハッシュアルゴリズム（ＳＨＡ）システム５００を例示する概略ブロック図を描写する。ＳＨＡシステム５００は、図１のコントローラ１０８などのコントローラの部分であり得る。例えば、コントローラ１０８は、ＳＨＡエンコーダ５０８及びＳＨＡデコーダ５１２を含み得る。ＳＨＡシステム５００は、モード設定５０６を含み、その場合、モード設定５０６は、データモードか又はハッシュモードかのいずれかである。モード設定５０６に基づいて、左多重装置（ｍｕｘ）５０４ａ及び右多重装置５０４ｂは、データ又はハッシュがＳＨＡエンコーダ５０８、ＳＨＡデコーダ５１２、又はＨＭＢ１４０に転送されるかどうかを判定する。一実施形態では、モード設定５０６は、別個の信号を送信して、ＳＨＡエンコーダ５０８及びＳＨＡデコーダ５１２を別個のモードで動作させ得る。

【0041】

ＳＨＡデコーダ５１２は、図３で説明したような読み取りフローのために構成され得、そこでは、図３のマークル木３００などのマークル木のデータ及びハッシュは、復号化される。モード設定５０６に基づいて、ＳＨＡデコーダ５１２は、生データからの計算されたハッシュか、又は以前に計算されたハッシュからの計算されたハッシュかのいずれか、及びＨＭＢ１４０からの別の関連するＨＭＢハッシュを生成するように構成され得る。例えば、データモードでは、計算されたハッシュは、生データ（すなわち、新規データ５０２）から生成される。別の例では、計算されるハッシュは、以前に計算されたハッシュ、及びＨＭＢ１４０からの別の関連するＨＭＢハッシュを使用して生成される。同様に、ＳＨＡエンコーダ５０８は、新規データ５０２か又は計算されたハッシュかのいずれか、及び以前に生成された新規ハッシュから、新規ハッシュを計算するように構成され得る。ＳＨＡエンコーダ５０８及びＳＨＡデコーダ５１２は、並列に動作して、新規ハッシュを生成及び計算し得る。

【0042】

図６は、ある特定の実施形態による、マークル木のデータを検証する方法６５０、及び並列に動作するマークル木にデータを書き込む方法６００を例示するフロー図を描写する。方法６００及び方法６５０は、ＳＨＡシステム５００を利用し、その場合、方法６００は、ＳＨＡエンコーダ５０８動作に関係し、方法６５０は、ＳＨＡデコーダ５１２動作に関係する。マークル木は、図３のマークル木３００であり得、マークル木３００は、図１のＨＭＢ１４０などのＨＭＢに記憶されている。

【0043】

方法６００を参照すると、書き込みフローは、ブロック６０２において開始する。ブロック６０４において、ＳＨＡエンコーダ５０８は、データモードに設定される。データモードは、図５のモード設定５０６などのモード設定によって設定され得る。ブロック６０６において、第１の新規ハッシュが調製されて、新規データがマークル木に書き込まれる。ブロック６０８ステップの前に、ＳＨＡエンコーダ５０８は、ＳＨＡデコーダ５１２から第１のトリガを受信するのを待つ。第１のトリガは、必要なＨＭＢデータ、及びブロック６５６において必要とされるハッシュを読み取るＳＨＡデコーダ５１２に関連付けられている。ＳＨＡエンコーダ５０８及びＳＨＡデコーダ５１２は、ＨＭＢ１４０上の同じデータにアクセするため、方法６００は、ＳＨＡデコーダ５１２がＨＭＢデータ、及び必要とされるすべてのハッシュを読み取ることを要求する。トリガは、書き込みフローを遅延させるように実施され得、その結果、競合が回避される。

【0044】

ブロック６０８において、図１のコントローラ１０８などのコントローラは、関連するＨＭＢデータがＨＭＢ１４０から到達したかどうかを判定する。関連するＨＭＢデータがブロック６０８において到達していない場合、ＳＨＡエンコーダ５０８は、関連するＨＭＢデータを受信するのを待つ。ブロック６０８においてＨＭＢデータを受信した後、新規データ及び新規ハッシュは、ＨＭＢ１４０にプログラムされる。図３を参照すると、新規データは、データブロックＣ３０２ｃにプログラムされ得、新規ハッシュは、第１０のハッシュ３０４ｃにプログラムされ得る。

【0045】

ブロック６１０において新規データ及び新規ハッシュをＨＭＢ１４０に書き込んだ後、ブロック６１２において、ＳＨＡエンコーダ５０８は、ハッシュモードに設定される。ブロック６１４ステップの前に、ＳＨＡエンコーダ５０８は、方法６５０のブロック６６０において計算されるハッシュを生成することに対応する第２のトリガを待つ。第２のトリガを受信した後、コントローラ１０８は、新規データに対応する、ＳＨＡデコーダ５１２からの計算されるハッシュが準備されているかどうかを判定する。計算されるハッシュが準備されていない場合、ＳＨＡエンコーダ５０８は、計算されるハッシュが準備されるまで、ブロック６１４において待つ。計算されるハッシュが準備されると、ＳＨＡエンコーダ５０８は、計算されるハッシュ及び新規ハッシュ（又は以前に計算された新規ハッシュ）を使用して、ブロック６１６において新規計算されるハッシュを計算する。

【0046】

ブロック６１８において、コントローラ１０８は、計算された新規ハッシュが最後のハッシュであるかどうかを判定する。最後のハッシュとは、図３の最上位ハッシュ３１０などの最上位ハッシュを指す。計算された新規ハッシュがブロック６１８において最後のハッシュでない場合、計算された新規ハッシュは、ブロック６２０においてそれぞれのハッシュ場所のＨＭＢ１４０に書き込まれる。計算された新規ハッシュをそれぞれのノードのＨＭＢ１４０に書き込んだ後、ＳＨＡエンコーダ５０８は、ＳＨＡデコーダ５１２から第３のトリガを受信するのを待つ。第３のトリガは、方法６５０のブロック６６６において生成された計算されたハッシュに関連付けられる。「第３のトリガ」という句は、２つ以上のトリガを指し得、このため、１つのトリガが、方法６５０のブロック６６６における木の深さ全体について、生成された計算されたハッシュのそれぞれに対して生成されることを理解されたい。しかしながら、ブロック６１６において計算された新規ハッシュがブロック６１８において最後のハッシュである場合、方法６５０のブロック６７０において、はいのトリガを受信すると、内部に記憶されたルートハッシュは、ブロック６２２において更新される。

【0047】

方法６５０を参照すると、書き込みフローは、ブロック６５２において開始する。ブロック６５４において、ＳＨＡデコーダ５１２は、「データモード」に設定される。データモードは、図５のモード設定５０６などのモード設定によって設定され得る。ブロック６５６において、ＨＭＢデータ、及び必要とされるすべてのハッシュが、読み取られる。上述したように、第１のトリガは、ＳＨＡエンコーダ５０８に送信されて、ＳＨＡエンコーダ５０８が方法６００内のブロック６０８を実行するのを可能にする。ブロック６５８において、コントローラ１０８は、ＨＭＢデータがＳＨＡデコーダ５１２に到達したかどうかを判定する。ＨＭＢデータが到達していない場合、ＳＨＡデコーダ５１２は、ブロック６５８においてＨＭＢデータを受信するのを待つ。しかしながら、ＨＭＢデータがブロック６５８に到達した場合、ブロック６６０において、ＳＨＡデコーダ５１２は、ＨＭＢデータの計算されたハッシュを生成する。ブロック６６０において計算されたハッシュを生成した後、第２のトリガは、ＳＨＡエンコーダ５０８に送信されて、方法６００のブロック６１４を実行する。ブロック６６２において、ＳＨＡデコーダ５１２は、ハッシュモードに設定される。

【0048】

ブロック６６４において、コントローラ１０８は、関連するＨＭＢハッシュ（すなわち、図３の読み取られた第１１のハッシュ３０４ｄなどの読み取られたＨＭＢハッシュ）が到達したかどうかを判定する。関連するＨＭＢハッシュがブロック６６４に到達していない場合、ＳＨＡデコーダ５１２は、関連するＨＭＢハッシュを受信するのを待つ。しかしながら、関連するハッシュがブロック６６４に到達した場合、ブロック６６６において、関連するＨＭＢハッシュ、及びブロック６６０において生成された計算されたハッシュを使用して、新規計算されたハッシュを生成する。ブロック６６６において新規計算されたハッシュを生成すると、第３のトリガは、ＳＨＡエンコーダ５０８に送信されて、追加の計算された新規ハッシュのために、方法６００のブロック６１４を実行する。ブロック６６８において、コントローラは、新規計算されたハッシュが最後のハッシュ（すなわち、最上位ハッシュ）であるかどうかを判定する。生成された新規ハッシュがブロック６６８において最後のハッシュでない場合、方法６５０は、ブロック６６４に戻り、ＳＨＡデコーダ５１２は、別のＨＭＢハッシュを受信するのを待つ。

【0049】

しかしながら、新規計算されたハッシュがブロック６６８において最後のハッシュである場合、コントローラ１０８は、新規計算されたハッシュが内部に記憶されたルートハッシュと同じであるかどうかを判定する。内部に記憶されたルートハッシュ、及び新規計算されたハッシュがブロック６７０において異なる場合、関連するデータブロックにプログラムされた新規データが損なわれた可能性があるため、ＨＭＢ１４０への書き込みは、ブロック６７２において失敗している。しかしながら、新規計算されたハッシュがブロック６７０において内部のルートハッシュと同じである場合、はいのトリガは、ＳＨＡエンコーダ５０８に送信されて、ブロック６２２において、新規計算されたハッシュ値を用いて内部のルートハッシュを更新する。

【0050】

書き込み動作を読み取り動作と一緒に織り交ぜてホストメモリバッファに記憶されたマークル木にデータを書き込むこと、及び読み取り動作からトリガを送信して書き込み動作ステップを起動させることによって、計算されたより少ないハッシュを記憶する必要があり得、新規データをマークル木にプログラムするための時間が減少され得る。したがって、読み取り動作及び書き込み動作を実行するためのデータ記憶サイズ及び必要な電力は、セキュアなホストメモリバッファ書き込みにおける待ち時間を改善しながら、減少され得る。

【0051】

一実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラと、を含む。コントローラは、デコーダをデータモードに設定することと、ホストメモリバッファからホストメモリバッファ（ＨＭＢ）データ及びハッシュを読み取ることと、第１の計算されたハッシュを生成することと、デコーダをハッシュモードに設定することと、第２の計算されたハッシュを生成することと、第２の計算されたハッシュがルートハッシュと同じであるかどうかを判定することと、を行うように構成されている。

【0052】

データモードにある間、デコーダは、すべてのデータがＨＭＢから受信されたかどうかを判定するように構成されている。ハッシュモードにある間、デコーダは、すべてのハッシュがＨＭＢから受信されたかどうかを判定するように構成されている。デコーダは、第２の計算されたハッシュが最後のハッシュであるかどうかを判定するように構成されている。コントローラは、最後のハッシュがルートハッシュと同じではない場合に、書き込み動作が失敗したと示すように構成されている。第１の計算されたハッシュは、ＨＭＢから読み取られたすべてのデータを受信した後に生成される。第２の、及び任意の進行中の計算されたハッシュは、ＨＭＢからハッシュ全体を受信した後に生成される。コントローラは、エンコーダをデータモードに設定し、エンコーダを用いて第１の新規ハッシュを生成し、すべてのＨＭＢデータがデコーダに到達したかどうかを判定するように更に構成されている。コントローラは、新規データ及び第１の新規ハッシュをＨＭＢに書き込むように更に構成されており、そこでは、書き込みは、すべてのＨＭＢデータがデコーダに到達したと判定した後に行われる。コントローラは、第２の新規ハッシュを計算し、第２の新規ハッシュをＨＭＢに書き込むように更に構成されており、その場合、第２の新規ハッシュは、第１のハッシュ、及び１つ以上の第２のハッシュに基づいている。第２の新規ハッシュを計算することは、デコーダが第１の計算されたハッシュ及び第２の計算されたハッシュを生成した後に行われる。ハッシュを更に計算することは、デコーダが関連する第２のハッシュを生成した後に行われることを理解されたい。コントローラは、第２の計算されたハッシュがルートハッシュと同じであると判定した後に、第２の新規ハッシュを用いてルートハッシュを更新するように構成されている。加えて、「第１」及び「第２」という用語は、互いに相対的な用語であることを理解されたい。したがって、「第２」と称される対象物が、第１の対象物の後の次の対象物を指す場合があり、また第１の対象物の後の任意の追加の対象物を指す場合もある。したがって、「第２」は、「第１」ではない任意のものを有効範囲に含むと理解される。

【0053】

別の実施形態では、データ記憶デバイスは、メモリデバイスと、メモリデバイスに結合されたコントローラと、を含む。コントローラは、エンコーダをデータモードに設定することと、第１の新規ハッシュを生成することと、新規データ及び第１の新規ハッシュをホストメモリバッファ（ＨＭＢ）に書き込むことと、エンコーダをハッシュモードに設定することと、第２の新規ハッシュを計算することと、第２の新規ハッシュを用いてルートハッシュを更新することと、を行うように構成されている。

【0054】

コントローラは、新規データ及び新規ハッシュをＨＭＢに書き込む前に、すべてのＨＭＢデータがデコーダに到達したかどうかを判定するように更に構成されている。コントローラは、デコーダで第２の計算されたハッシュを生成した後に、第２の新規ハッシュを計算するように更に構成されている。コントローラは、第２の新規ハッシュが最後のハッシュであるかどうかを判定するように更に構成されている。コントローラは、ルートハッシュを更新する前に、第２の新規ハッシュをＨＭＢに書き込むように更に構成されている。

【0055】

別の実施形態では、データ記憶デバイスは、メモリ手段と、メモリ手段に結合されたコントローラと、を含む。コントローラは、ホストメモリバッファ（ＨＭＢ）から読み取られたデータに基づいて、第１の計算されたハッシュを生成することと、ＨＭＢから読み取られた第１の計算されたハッシュ、及びＨＭＢハッシュに基づいて、第２の計算されたハッシュを生成することと、第２の計算されたハッシュをルートハッシュと比較して、書き込み動作が失敗したかどうかを判定することと、を行うように構成されている。

【0056】

コントローラは、新規ハッシュを調製し、新規ハッシュに関連付けられたデータ、及び新規ハッシュをＨＭＢに書き込み、第２の計算されたハッシュがルートハッシュに等しいと判定すると、新規ハッシュをルートハッシュに書き込むように更に構成されている。第１の計算されたハッシュを生成すること、第２の計算されたハッシュを生成すること、及び比較することは、デコーダによって実行される。データを調製し、書き込むこと、及び新規ハッシュを書き込むことは、エンコーダによって実行される。

【0057】

上記は本開示の実施形態を目的とするが、本開示の他の及び更なる実施形態が、その基本的範囲から逸脱することなく考案され得、その範囲は、以下の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】