特開 2022-167037 半導体製造装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022167037

(43)【公開日】2022-11-04

(54)【発明の名称】半導体製造装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/301 20060101AFI20221027BHJP

   H01L 21/02 20060101ALI20221027BHJP

   H01L 21/683 20060101ALI20221027BHJP

   B23K 26/53 20140101ALI20221027BHJP

   B23K 26/57 20140101ALI20221027BHJP

【ＦＩ】

H01L21/78 B

H01L21/02 B

H01L21/68 N

B23K26/53

B23K26/57

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021072536

(22)【出願日】2021-04-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】渡邉 崇史

【テーマコード（参考）】

4E168

5F063

5F131

【Ｆターム（参考）】

4E168AE01

4E168AE05

4E168JA12

5F063AA15

5F063BA11

5F063CB07

5F063CB17

5F063CB28

5F063DD27

5F063DD78

5F131AA02

5F131BA19

5F131BA31

5F131BA33

5F131BA37

5F131BA54

5F131BA60

5F131CA09

5F131CA12

5F131CA15

5F131DA32

5F131DA33

5F131DA36

5F131DA42

5F131DA54

5F131DA62

5F131DB52

5F131DB76

5F131EA03

5F131EA05

5F131EA07

5F131EA24

(57)【要約】      （修正有）

【課題】基板の外周部のトリミング工程後に生じるチッピングまたはダストを抑制する半導体製造装置および半導体装置の製造方法を提供する。
【解決手段】半導体製造装置１００は、第１レーザ照射部２４と、第２レーザ照射部２６と、分離ユニット２１と、を備える。第１レーザ照射部２４は、互いに接合された第１基板と第２基板とを含む接合基板５の外周部において、第１基板側から第１基板の内部に第１レーザ光を照射して改質層を形成する。第２レーザ照射部２６は、第１基板と第２基板との間にあり第２基板に設けられた材料層に第２基板側から第２レーザ光を照射して、第２基板と材料層との間を剥離する。分離ユニットは、接合基板の外周部から第１基板の外周部および材料層の外周部を分離させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

互いに接合された第１基板と第２基板とを含む接合基板の外周部において、前記第１基板側から前記第１基板の内部に第１レーザ光を照射して改質層を形成する第１レーザ照射部と、
前記第１基板と前記第２基板との間にあり前記第２基板に設けられた材料層に前記第２基板側から第２レーザ光を照射して、前記第２基板と前記材料層との間を剥離する第２レーザ照射部と、
前記接合基板の外周部から前記第１基板の外周部および前記材料層の外周部を分離させる分離部と、を備える半導体製造装置。

【請求項2】

前記接合基板を保持するステージと、
前記接合基板を反転させる反転部とをさらに備え、
前記第１および第２レーザ照射部は、前記接合基板に前記第１および第２レーザ光を同一方向から照射する、請求項１に記載の半導体製造装置。

【請求項3】

前記第１レーザ照射部は、前記第１基板の外周部に前記第１レーザ光を照射し、
前記第２レーザ照射部は、前記反転部が前記接合基板を反転して前記ステージ上に載置した後、前記材料層に前記第２レーザ光を照射する、請求項２に記載の半導体製造装置。

【請求項4】

前記第１および第２レーザ照射部は、前記第１および第２レーザ光をそれぞれ互いに逆方向から前記接合基板に照射する、請求項１に記載の半導体製造装置。

【請求項5】

前記接合基板の径よりも小さな径を有し、該接合基板を保持するステージをさらに備える、請求項４に記載の半導体製造装置。

【請求項6】

前記第１および第２レーザ照射部は、前記第１および第２レーザ光を前記接合基板に同時に照射する請求項４または請求項５に記載の半導体製造装置。

【請求項7】

互いに接合された第１基板と第２基板とを含む接合基板の外周部に第１レーザを照射する第１レーザ照射部と、該接合基板の外周部に第２レーザを照射する第２レーザ照射部と、前記接合基板の外周部を分離させる分離部とを備える半導体製造装置を用いた半導体装置の製造方法であって、
互いに接合された第１基板と第２基板とを含む接合基板の外周部において、前記第１基板の内部に第１レーザ光を照射して改質層を形成し、
前記第１基板と前記第２基板の間にあり前記第２基板に設けられた材料層に第２レーザ光を照射して、前記第２基板と前記材料層との間を剥離し、
前記接合基板の外周部から前記第１基板の外周部および前記材料層の外周部を分離させることを具備する半導体装置の製造方法。

【請求項8】

前記第１レーザ照射部は、前記第１レーザ光を前記接合基板の前記第１基板側から照射し、
前記第２レーザ照射部は、前記第２レーザ光を前記接合基板の前記第２基板側から照射する、請求項７に記載の方法。

【請求項9】

前記第２レーザ光を反射するデバイス層が前記材料層内には設けられていない、請求項７または請求項８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体製造装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体素子を形成した複数の基板を貼り合わせるハイブリッドボンディング技術が開発されている。ハイブリッドボンディング技術では、複数の基板を貼り合わせた後、基板のチッピングを抑制するために、基板の外周部（ラウンド部）の一部を除去するトリミング工程が実行される。

【0003】

しかし、トリミング工程後に基板の外周部にデバイス層が残存すると、その後のグラインド工程およびＣＭＰ（Chemical Mechanical Polishing）工程等において、デバイス層が基板から剥がれてチッピングやダストの原因となるおそれがあった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際特許公開第ＷＯ２０１９／１７６５８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

基板の外周部のトリミング工程後に生じるチッピングまたはダストを抑制することができる半導体製造装置および半導体装置の製造方法を提供する。

【課題を解決するための手段】

【0006】

本実施形態による半導体製造装置は、第１レーザ照射部と、第２レーザ照射部と、分離部とを備える。第１レーザ照射部は、互いに接合された第１基板と第２基板とを含む接合基板の外周部において、第１基板側から第１基板の内部に第１レーザ光を照射して改質層を形成する。第２レーザ照射部は、第１基板と第２基板との間にあり第２基板に設けられた材料層に第２基板側から第２レーザ光を照射して、第２基板と材料層との間を剥離する。分離部は、接合基板の外周部から第１基板の外周部および材料層の外周部を分離させる。

【図面の簡単な説明】

【0007】

【図1】第１実施形態による半導体製造装置の構成例を示す平面図。

【図2】改質層形成ユニットの構成例を示す模式断面図。

【図3】剥離層形成ユニットの構成例を示す模式断面図。

【図4】第１実施形態による半導体装置の製造方法の一例を示す概略断面図。

【図5】図４に続く、半導体装置の製造方法の一例を示す概略断面図。

【図6】図５に続く、半導体装置の製造方法の一例を示す概略断面図。

【図7】図６に続く、半導体装置の製造方法の一例を示す概略断面図。

【図8】第２実施形態による半導体製造装置の構成例を示す平面図

【図9】改質層剥離層形成ユニットの構成例を示す模式断面図。

【図10】第２実施形態による半導体装置の製造方法の一例を示す概略断面図。

【図11】図１０に続く、半導体装置の製造方法の一例を示す概略断面図。

【図12】第３実施形態による半導体装置の製造方法の一例を示す概略断面図。

【図13】図１２に続く、半導体装置の製造方法の一例を示す概略断面図。

【図14】図１３に続く、半導体装置の製造方法の一例を示す概略断面図。

【図15】図１４に続く、半導体装置の製造方法の一例を示す概略断面図。

【図16】図１５に続く、半導体装置の製造方法の一例を示す概略断面図。

【図17】図１６に続く、半導体装置の製造方法の一例を示す概略断面図。

【図18】図１７に続く、半導体装置の製造方法の一例を示す概略断面図。

【図19】図１８に続く、半導体装置の製造方法の一例を示す概略断面図。

【図20】図１９に続く、半導体装置の製造方法の一例を示す概略断面図。

【図21】図２０に続く、半導体装置の製造方法の一例を示す概略断面図。

【図22】図２１に続く、半導体装置の製造方法の一例を示す概略断面図。

【図23】図２２に続く、半導体装置の製造方法の一例を示す概略断面図。

【図24】図２３に続く、半導体装置の製造方法の一例を示す概略断面図。

【図25】図２４に続く、半導体装置の製造方法の一例を示す概略断面図。

【図26】図２５に続く、半導体装置の製造方法の一例を示す概略断面図。

【図27】図２６に続く、半導体装置の製造方法の一例を示す概略断面図。

【図28】図２７に続く、半導体装置の製造方法の一例を示す概略断面図。

【図29】図２８に続く、半導体装置の製造方法の一例を示す概略断面図。

【図30】図２９に続く、半導体装置の製造方法の一例を示す概略断面図。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0009】

（第１実施形態）
図１は、第１実施形態による半導体製造装置１００の構成例を示す平面図である。半導体製造装置１００は、ロードポート１４と、待機ポート１５と、第１ロボット１６と、第２ロボット１７と、反転機構１８と、改質層形成ユニット１９と、剥離層形成ユニット２０と、分離ユニット２１と、洗浄ユニット２２とを備えている。

【0010】

ロードポート１４には、接合基板５を収容するウェハケースがセットされている。待機ポート１５は、次に処理すべき接合基板５、あるいは、処理後の接合基板５を一時的に載置する領域である。第１ロボット１６は、ロードポート１４のウェハケースと待機ポート１５との間で接合基板５を移動させる。第２ロボット１７は、接合基板５を吸着し、その接合基板５を上下反転させる反転機構１８を有する。

【0011】

接合基板５は、互いに接合された第１基板２と第２基板４とを含む基板である。第１基板２および第２基板４は、例えば、シリコン基板等の半導体基板である。第１基板２の表面には、例えば、メモリセルアレイ（図示せず）等の半導体素子が形成されている。メモリセルアレイは、メモリセルを三次元配置した立体型メモリセルアレイでよい。第２基板４の表面には、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路（図示せず）等の半導体素子が形成されている。ＣＭＯＳ回路は、例えば、第１基板２のメモリセルアレイを制御するコントローラでよい。

【0012】

改質層形成ユニット１９は、接合基板５を保持する第１ステージ２３と、接合基板５に第１レーザ光を照射する第１レーザ照射部２４とを備える。剥離層形成ユニット２０は、接合基板５を保持する第２ステージ２５と、接合基板５に第２レーザ光を照射する第２レーザ照射部２６とを備える。分離ユニット２１は、第３ステージ２７と、分離ブレード１１とを備えている。第３ステージ２７は、接合基板５を保持する。分離ブレード１１は、円盤状に形成されており、第１基板２と第２基板４との間に挿入され、接合基板５のうち第１基板２（図６参照）の外周部を接合基板５から分離する。洗浄ユニット２２は、接合基板５を保持する第４ステージ２９と二流体洗浄機構３０とを備えている。

【0013】

図２は、改質層形成ユニット１９の構成例を示す模式断面図である。改質層形成ユニット１９は、第１ステージ２３と、第１レーザ照射部２４とを備える。

【0014】

第１ステージ２３は、接合基板５を保持可能であり、かつ、矢印Ａで示すように軸を中心に回転可能に構成されている。

【0015】

第１レーザ照射部２４は、第１ステージ２３上の接合基板５の外周部まで移動可能に構成されており、接合基板５のＺ方向の上方から第１レーザ光７を接合基板５の外周部に照射する。第１レーザ光７は接合基板５の第１基板２（例えば、シリコン基板）に吸収される波長のレーザ光である。

【0016】

図３は、剥離層形成ユニット２０の構成例を示す模式断面図である。剥離層形成ユニット２０は、第２ステージ２５と、第２レーザ照射部２６とを備える。

【0017】

第２ステージ２５は、接合基板５を保持可能であり、かつ、矢印Aで示すように軸を中心に回転可能に構成されている。

【0018】

第２レーザ照射部２６は、第２ステージ２５上の接合基板５の外周部まで移動可能に構成されており、接合基板５のＺ方向の上方から第２レーザ光９を接合基板５の外周部に照射する。即ち、第１および第２レーザ照射部２４、２６は、接合基板５にそれぞれ第１および第２レーザ光７、９を同一方向（Ｚ方向）から照射する。第２レーザ光９は接合基板５の第２基板４（例えば、シリコン基板）を透過し、かつ、第１基板２と第２基板４との間に設けられたデバイス層の少なくとも一層（例えば、シリコン酸化膜）で吸収される波長のレーザ光である。

【0019】

メモリセルアレイは、第１基板２上においてシリコン酸化膜等の絶縁膜で被覆されている。ＣＭＯＳ回路は、第２基板４上においてシリコン酸化膜等の絶縁膜で被覆されている。この絶縁膜には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜あるいはシリコン炭窒化膜等のいずれかの絶縁膜が用いられる。尚、メモリセルアレイ、ＣＭＯＳ回路等の半導体素子を構成するデバイス層、および、半導体素子の被覆する絶縁膜を、以下、まとめて材料層とも呼ぶ。

【0020】

図４～図７は、第１実施形態による半導体装置の製造方法の一例を示す概略断面図である。尚、ステージ２３、２５の搭載面に対して垂直方向がＺ方向である。また、ステージ２３、２５の搭載面内の一方向をＸ方向とし、Ｘ方向に対して垂直方向をＹ方向とする。

【0021】

まず、図１の半導体製造装置１００の第１ロボット１６が接合基板５をウェハケース１４から取り出し、その接合基板５を待機ポート１５に載置する。次に、第２ロボット１７が接合基板５を待機ポート１５から改質層形成ユニット１９の第１ステージ２３上に載置する。接合基板５は、第１基板２がＺ方向の上方になるように第１ステージ２３上に載置される。改質層形成ユニット１９では、図４に示すように、第１ステージ２３は、第１基板２がＺ方向の上になるように接合基板５を保持する。

【0022】

次に、図４に示すように、第１レーザ照射部２４は、第１基板２側から第１レーザ光７を第１基板２の外周部に照射して第１基板２の内部に改質層８を形成する。改質層８は、第１基板２の厚み方向（Ｚ方向）に延伸するように形成される。このとき、第１ステージ２３は接合基板５を図２の矢印Ａの方向に回転させることによって、第１基板２の外周部全体に亘って改質層８を第１基板２内に形成する。

【0023】

次に、第２ロボット１７が接合基板５を第１ステージ２３から取り上げ、反転機構１８により接合基板５を反転させながら、剥離層形成ユニット２０の第２ステージ２５に載置する。接合基板５は、第２基板４が上方になるように反転されて第２ステージ２５上に保持される。

【0024】

次に、図５に示すように、第２レーザ照射部２６は、第２基板４側から第２レーザ光９を照射し、第１基板２と第２基板４との間にあり第２基板４に設けられた材料層３に第２基板４側から第２レーザ光９を照射する。これにより、第２基板４の材料層３が第２レーザ光９を吸収して加熱され、第２基板４と材料層３との間、もしくは、材料層３内の膜間を剥離して剥離層１０を形成する。このとき、第２ステージ２５は接合基板５を図２の矢印Ａの方向に回転させながら第２レーザ照射部２６をＸ軸方向に移動することにより、第２基板４の外周部全体に亘って剥離層１０を形成する。

【0025】

次に、図１の第２ロボット１７が接合基板５を第２ステージ２５から取り上げ、反転機構１８により接合基板５を反転させながら、分離ユニット２１の第３ステージ２７に載置する。接合基板５は、第１基板２が再度上方になるように反転されて第３ステージ２７上に保持される。

【0026】

次に、図６に示すように、円盤状の分離ブレード１１を矢印Ｂ方向に回転させながら、第１基板２と第２基板４との間に挿入して応力を印加する。このとき、第１基板２の外周部において改質層８が破断し、尚且つ、第２基板４と材料層３との間の剥離層１０を引き離す。これにより、図７に示すように、第１基板２の外周部２ａ、第１基板２上の材料層１の外周部１ａ、および、第２基板４上の材料層３の外周部３ａが接合基板５から分離され除去される。このとき、第２基板４の外周部４ａは、そのまま残存するが、その上の材料層１、３の外周部１ａ、３ａの全てまたは少なくとも一部が除去される。即ち、外周部において、材料層１、３に含まれる絶縁膜（例えば、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜あるいはシリコン炭窒化膜等）および配線構造が、第１基板２の外周部と共に除去される。

【0027】

次に、第２ロボット１７が接合基板５を第３ステージ２７から取り上げ、洗浄ユニット２２の第４ステージ２９上に載置する。洗浄ユニット２２では、二流体洗浄機構３０が、接合基板５を洗浄する。その後、第４ステージ２９を回転させ、乾燥させる。

【0028】

その後、第２ロボット１７が接合基板５を第４ステージ２９から取り上げ、図１の待機ポート１５に載置する。第１ロボット１６が接合基板５を待機ポート１５からウェハケース１４へ戻す。

【0029】

なお、本実施形態では、改質層８の形成後に剥離層１０を形成しているが、剥離層１０の形成後に改質層８を形成しても構わない。つまり、本実施形態では、第１レーザ照射部２４が第１レーザ光７を接合基板５に照射した後、第２レーザ照射部２６が第２レーザ光９を接合基板５に照射している。しかし、この順序を逆にして、第２レーザ照射部２６が第２レーザ光９を接合基板５に照射した後、第１レーザ照射部２４が第１レーザ光７を接合基板５に照射してもよい。

【0030】

また、この後、研磨工程において第１基板２は研磨（バックグラインド）される。さらに、第２基板４の外周部４ａが除去された後、第２基板４も研磨される。これにより、材料層１および材料層３が互いに接合された半導体装置として形成される。接合基板５は、ダイシングされて複数の半導体チップとして個片化される。材料層１のデバイス層（例えば、メモリセルアレイ）と材料層３のデバイス層（例えば、ＣＭＯＳ回路）とは、材料層１と材料層３との接合面において電気的に接続されている。

【0031】

以上のように、本実施形態では、接合基板５の第１基板２側から第１レーザ光７を照射して第１基板２の外周部の内部にＺ方向に延伸する改質層８を形成する。その後、第２基板４側から第２レーザ光９を照射して第２基板４と材料層３との間、もしくは、材料層３内部の膜間に、ＸまたはＹ方向に延伸する剥離層１０を形成する。その後、第１基板２の外周部２ａを改質層８から分離し、かつ、材料層１の外周部１ａおよび材料層３の外周部３ａの少なくとも一部を剥離層１０に沿って第２基板４から分離する。これにより、接合基板５の外周部から第１基板２だけでなく、デバイス層や絶縁膜等の材料層も除去することができる。即ち、第１基板２の外周部、並びに、第１基板２と第２基板４との間の材料層が接合基板５の外周部から予め取り除かれる。よって、その後のグラインド工程、ＣＭＰ工程等の処理工程において、接合基板５の外周部のチッピング、または、接合基板５の外周部から生じるダストを抑制することができる。

【0032】

また、本実施形態によれば、第２レーザ光９は、第１レーザ光７を照射する第１基板２とは反対側の第２基板４から照射される。第２基板４の表面には、５０ｎｍ以上の厚みを有するシリコン酸化膜等の絶縁膜が設けられているが、半導体素子等のデバイス層は設けられていない。よって、第２レーザ光９は材料層３に吸収され、材料層３を加熱する。これにより、材料層３が第２基板４の表面から剥がれ易くなり、あるいは、材料層３内の膜間が剥がれ易くなる。その結果、剥離層１０が材料層３と第２基板４との間、もしくは、材料層３内の膜間に形成されやすくなり、第１基板２の外周部、並びに、第１基板２と第２基板４との間の材料層を接合基板５の外周部から除去し易くなる。

【0033】

（第２実施形態）
図８は、第２実施形態による半導体製造装置１００の構成例を示す平面図である。図９は、改質層剥離層形成ユニット３１の構成例を示す模式断面図である。第２実施形態によれば、第２ロボット１７は、反転機構１８を有さず、改質層形成ユニット１９と剥離層形成ユニット２０とが１つの共通の改質層剥離層形成ユニット３１として構成されている。即ち、第２実施形態では、接合基板５を反転させることなく、改質層剥離層形成ユニット３１において接合基板５に改質層８および剥離層１０を連続的にまたは同時に形成する。

【0034】

改質層剥離層形成ユニット３１は、ステージ３２と、第１レーザ照射部２４と、第２レーザ照射部２６とを備えている。

【0035】

ステージ３２は、接合基板５を保持可能であり、かつ、矢印Ａで示すように軸を中心に回転可能に構成されている。第１レーザ照射部２４は、上述の通り、接合基板５の外周部まで移動可能に構成されており、接合基板５のＺ方向の上方から第１レーザ光７を接合基板５の外周部に照射する。第２レーザ照射部２６は、接合基板５の外周部まで移動可能に構成されており、接合基板５のＺ方向の下方から第２レーザ光９を接合基板５の外周部に照射する。

【0036】

ステージ３２は、接合基板５の径よりも小さな径を有し、接合基板５の外周部全体がステージ３２の外縁から出るように該接合基板を保持する。例えば、接合基板５の外径は、約３００ｍｍであり、ステージ３２の外径は約２８０ｍｍである。この場合、接合基板５の外周部が約２０ｍｍだけステージ３２からはみ出る。これにより、接合基板５を同一のステージ３２に保持させた状態で、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を互いに逆方向から接合基板５の表面と裏面にそれぞれ照射することができる。

【0037】

第１レーザ照射部２４は、第１レーザ光７を接合基板５の第１基板２側から照射する。第２レーザ照射部２６は、第２レーザ光９を接合基板５の第２基板４側から照射する。

【0038】

尚、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を、Ｘ－Ｙ面内の略同一位置に照射してもよい。即ち、第１および第２レーザ照射部２４、２６は、互いに対向しており、Ｚ方向から見たときにほぼ重複していてもよい。しかし、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を、必ずしもＸ－Ｙ面内の同一位置に照射する必要はなく、接合基板５の円周方向にずれて照射してもよい。第１および第２レーザ照射部２４、２６が接合基板５の円周方向にずれて配置されても、ステージ３２は接合基板５を矢印Ａ方向に回転させるので、結果的に改質層８および剥離層１０が接合基板５の外周部に形成される。

【0039】

また、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を接合基板５に同時に照射してもよい。この場合、改質層８および剥離層１０は、接合基板５の外周部に同時に形成される。よって、改質層８および剥離層１０は、短時間で形成され得る。一方、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を接合基板５に異なるタイミングで照射してもよい。例えば、後述するように、まず、第１レーザ照射部２４が第１レーザ光７を接合基板５の外周部に照射して、改質層８を接合基板５に形成する。次に（連続して）、第２レーザ照射部２６が第２レーザ光９を接合基板５の外周部に照射して、剥離層１０を接合基板５に形成してもよい。

【0040】

尚、接合基板５を上下逆にステージ３２上に載置し、それに合わせて、第１レーザ照射部２４と第２レーザ照射部２６の位置を逆にしてもよい。このようにしても、第１レーザ光７は、第１基板２側から照射され、第１基板２の内部に改質層８を形成することができる。第２レーザ光９は、第２基板４側から照射され、第２基板４と材料層３との間、もしくは、材料層３内の膜間を剥離して剥離層１０を形成することができる。

【0041】

第２実施形態では、反転機構１８が不要である。従って、装置１００のコストを低く抑制することができる。改質層形成ユニット１９と剥離層形成ユニット２０とが１つの改質層剥離層形成ユニット３１として共通化されている。従って、装置１００のコストがさらに抑制可能であり、かつ、装置１００全体の大きさを小型化することができる。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。これにより、第２実施形態は、第１実施形態と同様の効果も得ることができる。

【0042】

図１０および図１１は、第２実施形態による半導体装置の製造方法の一例を示す概略断面図である。

【0043】

まず、図８の半導体製造装置１００の第１ロボット１６が接合基板５をウェハケース１４から取り出し、その接合基板５を待機ポート１５に載置する。次に、第２ロボット１７が接合基板５を待機ポート１５から改質層剥離層形成ユニット３１のステージ３２上に載置する。接合基板５は、第１基板２がＺ方向の上方になるようにステージ３２上に載置される。改質層剥離層形成ユニット３１では、図１０に示すように、ステージ３２が接合基板５を第１基板２がＺ方向の上になるように保持する。ステージ３２は、接合基板５の径よりも小さな径を有する。従って、第１および第２レーザ照射部２４、２６は、ステージ３２の外縁から出ている接合基板５の外周部に、第１および第２レーザ光７、９をそれぞれ互いに逆方向から照射することができる。

【0044】

次に、図１０に示すように、第１レーザ照射部２４は、第１基板２側から第１レーザ光７を第１基板２の外周部に照射して第１基板２の内部に改質層８を形成する。改質層８は、第１基板２の厚み方向（Ｚ方向）に延伸するように形成される。

【0045】

このとき、第１ステージ２３は接合基板５を図９の矢印Ａの方向に回転させることによって、第１基板２の外周部全体に亘って改質層８を第１基板２内に形成する。

【0046】

次に、接合基板５をステージ３２上に載置したまま、第２レーザ照射部２６は、第２基板４側から第２レーザ光９を照射する。第２レーザ照射部２６は、第１基板２と第２基板４との間にあり、かつ、第２基板４に設けられた材料層３に第２基板４側から第２レーザ光９を照射する。これにより、第２基板４の材料層３の内部に第２レーザ光９を吸収させ加熱し、第２基板４と材料層３との間、もしくは、材料層３内の膜間を剥離して剥離層１０を形成する。

【0047】

その後、図６および図７を参照して説明した工程を経て、接合基板５から外周部１２の一部（第１基板２の外周部２ａ、第１基板２上の材料層１の外周部１ａ、および、第２基板４上の材料層３の外周部３ａ）が接合基板５から分離され除去される。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0048】

尚、接合基板５を上下逆にステージ３２上に載置し、それに合わせて、第１レーザ照射部２４と第２レーザ照射部２６の位置を逆にしてもよい。このようにしても、第１レーザ光７は、第１基板２側から照射され、第１基板２の内部に改質層８を形成することができる。第２レーザ光９は、第２基板４側から照射され、第２基板４と材料層３との間、もしくは、材料層３内の膜間を剥離して剥離層１０を形成することができる。

【0049】

また、第１および第２レーザ光７、９を異なるタイミングで照射する場合、第１レーザ照射部２４が第１レーザ光７を接合基板５に照射した後、第２レーザ照射部２６が第２レーザ光９を接合基板５に照射してもよい。しかし、この順序は逆でもよい。即ち、第２レーザ照射部２６が第２レーザ光９を接合基板５に照射した後、第１レーザ照射部２４が第１レーザ光７を接合基板５に照射してもよい。

【0050】

また、第１および第２レーザ照射部２４、２６は、第１および第２レーザ光７、９を接合基板５に同時に照射してもよい。これにより、改質層８および剥離層１０の形成時間の短縮につながる。

【0051】

さらに、第２実施形態では、接合基板５を反転させる工程が不要である。従って、改質層８および剥離層１０の形成時間がさらに短縮される。

【0052】

（第３実施形態）
図１２～図３０は、第３実施形態による半導体装置の製造方法の一例を示す概略断面図である。第３実施形態は、第１または第２実施形態をメモリチップに適用した実施形態である。図１２～図２８では、主に第２基板４の外周部の構造の製造工程を示す。

【0053】

尚、第３実施形態において、第２基板４上の材料層３は、第２基板４の表面に設けられた半導体素子等のデバイス層を有しない絶縁膜であることが好ましい。例えば、材料層３がシリコン酸化膜である場合、材料層３の厚みは、５０ｎｍ以上のであることが好ましい。これにより、第２レーザ光９がデバイス層に反射されずに材料層３に吸収されやすくなり、図１１の剥離層１０が材料層３と第２基板４との間、もしくは、材料層３内の膜間に形成されやすくなる。即ち、材料層３は、第２レーザ光９の吸収層として有効に機能することができる。材料層３は、第２基板４の上方に設けられた上層配線構造を有してもよい。これは、上層配線構造と第２基板４との間の材料層３（例えば、シリコン酸化膜）に第２レーザ光９が充分に吸収され得るからである。以下、半導体装置の製造方法について説明する。

【0054】

まず、図１２に示すように、第２基板４（例えば、シリコン基板）上に、ゲート絶縁膜（例えば、シリコン酸化膜）３３、ゲート電極膜（例えば、ポリシリコン膜）３４、絶縁膜（例えば、シリコン窒化膜）３５をこの順番に積層する。ゲート絶縁膜３３の厚みは、例えば、約１０nmであり、ゲート電極膜３４の厚みは、例えば、約９０ｎｍであり、絶縁膜３５の厚みは、例えば、約３０ｎｍである。

【0055】

次に、図１３に示すように、リソグラフィ技術を用いて、絶縁膜３５上にレジスト膜３６を塗布して、素子分離形成領域３７のレジスト膜３６を除去する。このとき、第２基板４の外周部（材料層形成領域）３８にはレジスト膜３６を残置させる。

【0056】

次に、図１４に示すように、レジスト膜３６をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）等のエッチング技術で、絶縁膜３５、ゲート電極膜３４、ゲート絶縁膜３３および第２基板４を加工する。これにより、素子分離形成領域３７にトレンチ３９が形成される。トレンチ３９の深さは、例えば、約３５０ｎｍである。

【0057】

レジスト膜３６を除去した後、絶縁膜（例えば、シリコン酸化膜）をトレンチ３９内に堆積し、ＣＭＰ（Chemical Mechanical Polishing）法を用いてこの絶縁膜を研磨する。これにより、図１５に示すように、トレンチ３９内に絶縁膜が埋め込まれ、素子分離構造４０が形成される。ここで、第２基板４の外周部（材料層形成領域）３８には素子分離構造４０は形成されていない。これにより、後の工程で形成される材料層３と第２基板４との間が剥離しやすくなり、剥離層１０が形成されやすくなる。

【0058】

次に、図１６に示すように、絶縁膜３５を除去する。次に、図１７に示すように、ゲート電極膜３４上に、金属シリサイド膜（例えば、タングステンシリサイド（ＷＳｉ）膜）４１およびキャップ絶縁膜４２（例えば、シリコン窒化膜）を積層する。金属シリサイド膜４１は、後に、ゲート電極膜３４とともにゲート電極として加工される。金属シリサイド膜４１の厚みは、例えば、約９０ｎｍである。キャップ絶縁膜４２の厚みは、例えば、５０ｎｍである。

【0059】

次に、リソグラフィ技術を用いて、キャップ絶縁膜４２上にレジスト膜４３を塗布して、ゲート電極形成領域の以外のレジスト膜４３を除去する。これにより、図１８に示すように、レジスト膜４３は、ＣＭＯＳ回路を構成するトランジスタのゲート電極のパターンに加工される。このとき、第２基板４の外周部（材料層形成領域）３８のレジスト膜４３も除去する。

【0060】

次に、図１９に示すように、レジスト膜４３をマスクとして用いて、ＲＩＥ等のエッチング技術で、キャップ絶縁膜４２、金属シリサイド膜４１およびゲート電極膜３４をゲート電極のパターンに加工する。これにより、金属シリサイド膜４１およびゲート電極膜３４がゲート電極として形成される。以下、金属シリサイド膜４１およびゲート電極膜３４をまとめて、ゲート電極３４、４１とも呼ぶ。

【0061】

レジスト膜４３の除去後、図２０に示すように、スペーサ層４５の材料（例えば、シリコン酸化膜）を第２基板４の上方に堆積する。スペーサ層４５の材料の厚みは、例えば、約４０ｎｍである。

【0062】

次に、エッチング技術を用いてスペーサ層４５の材料をエッチングバックして、図２１に示すように、ゲート電極３４、４１の側面にスペーサ層４５が残置される。次に、キャップ絶縁膜４２およびスペーサ層４５をマスクとして用いて、エッチング技術でゲート絶縁膜３３の材料を加工する。これにより、図２１に示すように、ゲート絶縁膜３３がゲート電極３４、４１およびスペーサ層４５の下に残置される。ここで、外周部（材料層形成領域）３８にはゲート電極３４、４１等のデバイス構造は形成されていない。

【0063】

次に、スペーサ層４５およびキャップ絶縁膜４２をマスクとして用いて、不純物を導入し、ソース・ドレイン層（図示せず）を形成する。

【0064】

次に、図２２に示すように、第２基板４の上方に絶縁膜４７、４８を積層する。絶縁膜（ライナー層）４７には、例えば、シリコン窒化膜が用いられ、その厚みは、例えば、約３０ｎｍである。絶縁膜４８には、例えば、シリコン酸化膜が用いられ、その厚みは、例えば、約５００ｎｍである。

【0065】

次に、ＣＭＰ法等を用いて絶縁膜４８を平坦化した後、絶縁膜４９を絶縁膜４８上に堆積する。絶縁膜４９には、例えば、シリコン酸化膜が用いられ、その厚みは、例えば、約２００ｎｍである。

【0066】

次に、図２２に示すように、リソグラフィ技術を用いて絶縁膜４９上にレジスト膜５０を塗布し、コンタクト形成領域５１のレジスト膜５０を除去する。このとき、外周部（材料層形成領域）３８のレジスト５０は残置される。

【0067】

次に、図２３に示すように、レジスト膜５０をマスクとして用いて、ＲＩＥ等のエッチング技術で、絶縁膜４９、４８を加工して、コンタクトホール５２を形成する。レジスト膜５０を除去した後、絶縁膜４９をマスクとして用いて、ＲＩＥ等のエッチング技術で、コンタクトホール５２の底部の絶縁膜４７およびキャップ絶縁膜４２をさらにエッチングする。これにより、図２３に示すように、コンタクトホール５２が第２基板４またはゲート電極３４、４１に達する。レジスト膜５０を除去することによって、図２４に示す構造が得られる。

【0068】

次に、図２５に示すように、リソグラフィ技術を用いて、レジスト膜５３を塗布し、配線形成領域５４のレジスト膜５３を除去する。

【0069】

次に、図２６に示すように、レジスト膜５３をマスクとして用いて、ＲＩＥ等のエッチング技術で、絶縁膜４９の上部（例えば、絶縁膜４９の上面から１００ｎｍまでの部分）を加工し、トレンチ５５を形成する。トレンチ５５は、コンタクトホール５２上を通過し、例えば、図２５の紙面垂直方向に延伸している。

【0070】

レジスト膜５３の除去後、コンタクトホール５２およびトレンチ５５を埋め込むように金属膜（例えば、タングステン膜）を形成する。次に、ＣＭＰ法を用いて、絶縁膜４９の表面が露出されるまで、金属膜を研磨する。これにより、図２７に示すように、コンタクト５６および配線層５７が形成される。このとき、外周部（材料層形成領域）３８には、第２基板４上の絶縁膜４８、４９のうち配線層５７が設けられていない領域５８が第２レーザ光９を吸収する材料層（吸収層）として機能する。吸収層５８の厚みは、例えば、３４０ｎｍである。吸収層５８と第２基板４との間には、ライナー層４７のみが存在する。

【0071】

次に、図２８に示すように、絶縁膜４９および配線層５７上に上層配線構造５９を形成する。

【0072】

このように、第２基板４上には、材料層３が形成される。材料層３は、第２基板４の中心領域において、ＣＭＯＳ回路を構成するデバイス層（ゲート絶縁膜３３、ゲート電極３４、金属シリサイド膜４１）を有する。一方、外周部３８において、材料層３は、デバイス層を含まず、絶縁膜４７～４９、配線層５７および上層配線構造５９が形成される。特に、材料層３のうち第２基板４の直上にある吸収層５８には、デバイス層だけでなく配線層５７および上層配線構造５９も設けられていない。よって、吸収層５８は、５０ｎｍ以上の比較的厚いシリコン酸化膜等の絶縁膜で構成されは、第２レーザ光９を効率よく吸収することができる。

【0073】

第２基板４とは別に、第１基板２には材料層１が形成される。材料層１には、メモリセルアレイ６０、上層配線構造６１が含まれる。その理由については後述する。尚、材料層１の形成工程の詳細な説明についてはここでは省略する。

【0074】

図２９に示すように、第１基板２と第２基板４は、接合面６４、６５で接合される。接合面６４には、第１基板２の上層配線構造６１の配線層が露出されている。接合面６５には、第２基板４の上層配線構造５９の配線層が露出されている。接合面６４、６５を貼り合わせるときに、上層配線構造６１の配線層と上層配線構造５０の配線層とを接合する。これにより、第１基板２のメモリセルアレイ６０と第２基板４のＣＭＯＳ回路とが電気的に接続される。第１基板２と第２基板４を貼り合わせることによって、接合基板５が形成される。

【0075】

このとき、第１および第２基板２、４の外縁は、或る曲率で丸まっている。また、材料層１、３の外周部３８は、第１および第２基板２、４の外縁のラウンド部、および、ＣＭＰの過研磨等によって未接合領域（ロールオフ領域）６６を有する。このため、外周部３８には、接合面で接合されない未接合領域６６が生じる。このような未接合領域６６を除去するために次のトリミング工程を行う。

【0076】

次に、第１または第２実施形態に従ってレーザトリミング工程を行う。例えば、第１レーザ照射部２４が第１基板２側から第１レーザ光７を照射して第１基板２の外周部３８に改質層８を形成する。第２レーザ照射部２６が第２基板４側から第２レーザ光９を照射して第２基板４と材料層３の吸収層５８との間に剥離層１０を形成する。その後、第１基板２と第２基板４の間に分離ブレード１１を挿入して応力を印加し、改質層８および剥離層１０において破断する。外周部３８における第１基板２、材料層１、３が分離される。これにより、第２基板４の外周部は残置されるものの、外周部３８における第１基板２、材料層１、３が接合基板５から除去される。

【0077】

ここで、トリミングによって除去されるトリミング領域６７は、第１および第２基板２、４の端部のラウンド部および未接合領域６６を含み、かつ、外周部３８に含まれる領域に設定される。つまり、図３０に示すように、Ｘ方向（接合基板５の径方向）において、トリミング領域６７の長さは、未接合領域６６よりも長く、かつ、外周部３８よりも短い。例えば、第１および第２基板２、４のラウンド部および未接合領域６６は、接合基板５の端から約２．０ｍｍ内側までの領域である。外周部（材料層形成領域）３８は、接合基板５の端から３．０ｍｍ内側までの領域である。トリミング領域６７は接合基板５の端から２．５ｍｍ内側までの領域である。

【0078】

その後、図示しないが、グラインド工程およびＣＭＰ工程で第１基板２を薄化した後、電極を形成し、その上に半導体デバイス構造を形成する場合がある。トリミング工程において、外周部３８の材料層１、３が除去されているので、グラインド工程およびＣＭＰ工程においてチッピングやダストの発生を抑制することができる。

【0079】

また、素子分離構造４０が第２基板４の外周部３８には設けられていない。これにより、第２基板４と材料層３の間の界面が剥離され易くなり、剥離層１０が形成され易い。よって、トリミング領域６７に材料層１、３が残ることを抑止することができる。

【0080】

また、外周部３８の材料層内には、デバイス層および配線層の無い吸収層５８（即ち、絶縁膜４８、４９）が設けられている。これにより、第２レーザ光９の吸収効率を高め、剥離層１０の形成を促進することができる。これにより、トリミング領域６７に材料層１、３が残ることを抑止することができる。

【0081】

剥離層１０の形成に必要なエネルギーを吸収させるため、吸収層５８の厚さは、５０ｎｍ以上の厚さであることが好ましい。第２基板４と吸収層５８の間には、第２レーザ光９を反射する膜、例えば、金属膜は存在しないことが好ましい。また、吸収層５８および第２基板４と吸収層５８との間には、第２レーザ光９の散乱を防止するためにパターンを形成しないことが好ましい。即ち、吸収層５８は、第２基板４の表面に沿った平坦膜の単層膜または積層膜になっていることが好ましい。吸収層５８は、製造工程を簡略化するため、半導体構造の層間絶縁膜と同時に形成可能な材料で形成されることが好ましい。例えば、吸収層５８（即ち、絶縁膜４８、４９）は、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜、シリコン炭窒化膜などの材料で構成されることが好ましい。

【0082】

さらに、本実施形態では、吸収層５８は、ＣＭＯＳ回路を形成する第２基板４に設けられることが好ましい。もし、立体型メモリセルアレイ６０を有する第１基板２に吸収層５８を設けようとすると、外周部３８においてメモリセルアレイを除去する必要がある。この場合、外周部３８とメモリセルアレイ６０との間の境界で１μｍ以上の大きな段差が生じ、ＣＭＰ工程の過研磨等によって未接合領域（ロールオフ領域）６６が広がってしまう。その結果、トリミング領域６７の拡張が必要になるおそれがある。従って、吸収層５８は、第２基板４に設けられることが好ましく、かつ、第２レーザ光９は第２基板４側から照射されることが好ましい。

【0083】

上記実施形態は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサにも適用することができる。

【0084】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0085】

１０ 半導体製造装置、１８ 反転機構、１９ 改質層形成ユニット、２０ 剥離層形成ユニット、２１ 分離ユニット、２２ 洗浄ユニット、２３ 第１ステージ、２４ 第１レーザ照射部、２５ 第２ステージ、２６ 第２レーザ照射部、５ 接合基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】