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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022167237
(43)【公開日】2022-11-04
(54)【発明の名称】半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20221027BHJP
H01L 29/78 20060101ALI20221027BHJP
H01L 23/12 20060101ALI20221027BHJP
H01L 21/02 20060101ALI20221027BHJP
【ＦＩ】
H01L29/78 658K
H01L29/78 652L
H01L29/78 656A
H01L29/78 658F
H01L29/78 658Z
H01L29/78 652Q
H01L29/78 652G
H01L23/12 501T
H01L21/02 C
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2021072913
(22)【出願日】2021-04-22
(71)【出願人】
【識別番号】509012577
【氏名又は名称】有限会社ＭＴＥＣ
(71)【出願人】
【識別番号】505220929
【氏名又は名称】アスカコーポレーション株式会社
(74)【代理人】
【識別番号】100094190
【弁理士】
【氏名又は名称】小島 清路
(74)【代理人】
【識別番号】100151644
【弁理士】
【氏名又は名称】平岩 康幸
(74)【代理人】
【識別番号】100151127
【弁理士】
【氏名又は名称】鈴木 勝雅
(72)【発明者】
【氏名】加藤 光治
(72)【発明者】
【氏名】嶋田 兆
(72)【発明者】
【氏名】安松 諭史
(72)【発明者】
【氏名】古澤 孝幸
(72)【発明者】
【氏名】砂入 幹土
(57)【要約】
【課題】半導体素子が形成されているＳｉ基板を薄化すると共にその反りを防止する半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子を提供する。
【解決手段】半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板６とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残してＳｉ基板の裏面側を除去することにより、その主面１１側に半導体素子の構成要素が形成されているＳｉ薄膜１０を形成するＳｉ薄膜化工程と、Ｓｉ薄膜の裏面側に金属メッキにより金属層１３を形成する金属層形成工程と、Ｓｉ薄膜の裏面側に形成された金属層の上に支持基板２０を接合する第２接合工程と、仮基板を除去する剥離工程と、を含むことを特徴とする。
【選択図】図４
【解決手段】半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板６とを接合する第１接合工程と、前記表層部の深さに対応する厚さを残してＳｉ基板の裏面側を除去することにより、その主面１１側に半導体素子の構成要素が形成されているＳｉ薄膜１０を形成するＳｉ薄膜化工程と、Ｓｉ薄膜の裏面側に金属メッキにより金属層１３を形成する金属層形成工程と、Ｓｉ薄膜の裏面側に形成された金属層の上に支持基板２０を接合する第２接合工程と、仮基板を除去する剥離工程と、を含むことを特徴とする。
【選択図】図４
【特許請求の範囲】
【請求項1】
表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
少なくとも前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記Ｓｉ薄膜の裏面側に金属メッキにより金属層を形成する金属層形成工程と、
前記Ｓｉ薄膜の裏面側に形成された前記金属層の上に支持基板を接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
少なくとも前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記Ｓｉ薄膜の裏面側に金属メッキにより金属層を形成する金属層形成工程と、
前記Ｓｉ薄膜の裏面側に形成された前記金属層の上に支持基板を接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記金属層形成工程は、バリアメタル層の上に前記金属層を形成する前記１．記載の半導体素子の製造方法。
前記金属層形成工程は、バリアメタル層の上に前記金属層を形成する前記１．記載の半導体素子の製造方法。
【請求項3】
前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる請求項１又は２に記載の半導体素子の製造方法。
【請求項4】
前記金属層と前記支持基板とは、導電性接着剤又は非導電性樹脂接着剤を用いて接合される請求項１乃至３のいずれかに記載の半導体素子の製造方法。
【請求項5】
前記金属層は、銀メッキ又は銅メッキにより形成される請求項１乃至４のいずれかに記載の半導体素子の製造方法。
【請求項6】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極、及びドレイン電極が形成されている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項7】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくともソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項8】
前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている請求項１乃至５のいずれかに記載の半導体素子の製造方法。
【請求項9】
前記Ｓｉ薄膜の厚さは５０μｍ以下である請求項１乃至８のいずれかに記載の半導体素子の製造方法。
【請求項10】
その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタルからなるバリアメタル層を挟んで形成されている金属層と、
前記金属層の上に接合されている支持基板と、
を備え、
前記支持基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
前記Ｓｉ薄膜の裏面にバリアメタルからなるバリアメタル層を挟んで形成されている金属層と、
前記金属層の上に接合されている支持基板と、
を備え、
前記支持基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
【請求項11】
前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている請求項１０記載の縦型ＭＯＳＦＥＴ素子。
【請求項12】
前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され裏面にドレイン電極が形成されている請求項１０記載の縦型ＭＯＳＦＥＴ素子。
【請求項13】
前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる請求項１０乃至１２のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
【請求項14】
前記Ｓｉ薄膜の厚さは５０μｍ以下である請求項１０乃至１３のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法及びＭＯＳＦＥＴ素子に関する。詳しくは、半導体素子が形成されているＳｉ基板を薄化すると共にその反りを防止する半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子に関する。
【背景技術】
【0002】
シリコン（Ｓｉ）半導体素子の実装の小型化が進んでいる。小型化のためには、Ｓｉ半導体素子はチップサイズパッケージとして形成されることが好ましい。例えば、縦型構造のＭＯＳＦＥＴ素子のチップサイズパッケージには、縦型素子の裏面に薄い金属層を形成し、貫通電極を形成することにより、縦型素子の裏面にあるドレイン電極を主面にもってくる構造とされているものがある。この構造においてはドレイン部の抵抗損失の最小化が重要であり、そのためには、Ｓｉ層の厚さを薄くすることが重要となる。
【0003】
図９（ａ）は、従来の縦型ＭＯＳＦＥＴ素子のチップサイズパッケージの構造の例を示している。縦型ＭＯＳＦＥＴ素子３００は、素子の基体となるＳｉ基板３１０の素子主面にソース電極３０１、ゲート電極３０２が設けられており、ドレイン３０３はＳｉ基板３１０の裏面側にある。素子裏面には金属層３２０が形成されている。ドレイン３０３は金属層３２０を通じて素子主面のドレイン電極３０４に至り、ソース電極３０１、ゲート電極３０２及びドレイン電極３０４が素子主面に存在する構造とされている。ＮチャンネルＭＯＳＦＥＴにおいて、電流ｉはドレイン電極３０４から金属層３２０を介してソース電極３０１に流れる。ＭＯＳＦＥＴ素子の重要な特性であるドレイン電極からソース電極に至るインピーダンスは、ドレイン電極から裏面のドレイン金属に至るバルク部抵抗ｒ１と、裏面金属部の抵抗ｒ２と、ドレイン３０３からＭＯＳゲート部に至るドリフト抵抗ｒ３と、チャンネル抵抗ｒ４（図示せず）の総和である。バルク部抵抗ｒ１はＳｉ基板３１０の厚さに依存する。裏面金属部抵抗ｒ２は金属層３２０の厚さが一定以上あれば無視できる。ドレイン３０３からＭＯＳゲート部に至るドリフト抵抗ｒ３は、ドリフト部の素子耐圧で定まるＳｉ層の不純物濃度とＳｉ基板３１０の厚さに依存する。チャンネル抵抗ｒ４はＭＯＳＦＥＴの耐圧等で定まる値である。同図（ｂ）は、チップサイズパッケージの縦型ＭＯＳＦＥＴ素子３００がフェースダウン技術でプリント基板２００に実装されている例を示している。
このような素子構造において、ドレイン電極３０４からソース電極３０１に至る抵抗値の総和であるｒ１＋ｒ２＋ｒ３＋ｒ４のうち、構造的な要素はｒ１とｒ３であり、これを低減するにはＳｉ基板３１０の厚さを薄くすることが重要となる。
このような素子構造において、ドレイン電極３０４からソース電極３０１に至る抵抗値の総和であるｒ１＋ｒ２＋ｒ３＋ｒ４のうち、構造的な要素はｒ１とｒ３であり、これを低減するにはＳｉ基板３１０の厚さを薄くすることが重要となる。
【0004】
しかし、Ｓｉ基板の厚さを薄くすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。一方、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。薄いＳｉ半導体素子の基体部に金属を用いる方法が知られている（例えば、特許文献１を参照。）。特許文献１では、金属に高融点のモリブデンを用いて１０００℃という高温で貼り合わせ、界面のモリブデンとＳｉの相互拡散により接合が行われている。この他、高融点半田を用いてＳｉ基板の貼り合せ面をメタライズし、銅基板と４００℃程度で接合する方法も考えられるが、フェースダウンボンディングは２２０℃程度の半田付けで行われるために、Ｓｉ基板と銅基板の半田付けは一層温度が高い高融点半田を用いた半田付けを要する。しかし、モリブデン基板とＳｉ基板とを１０００℃で接合するにしても、銅基板とＳｉ基板とを４００℃で接合するにしても、フェースダウン実装される素子の実用温度は、一般的には－４０℃～＋８５℃程度であるため、接合時の温度と実用状態における温度の差により応力が発生し、反りが発生してしまう。また、接合界面で大きな応力が発生することは、接続界面の接続寿命や素子寿命のためには好ましくない。特にＳｉ層を薄くすればするほど張り合わせ界面にて発生する内部応力は大きくなり、Ｓｉ表面に形成された素子に対する影響は大きくなる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平４－４２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＭＯＳＦＥＴ素子に必要な耐電圧とＳｉ基板の厚さとは比例の関係にある。すなわち高い耐電圧が求められる場合には、Ｓｉ基板の厚さを厚くする必要がある。また耐電圧が低い場合には、Ｓｉ基板の厚さは薄い方が諸特性のためには良い。近年携帯機器の進化に伴って、２０Ｖという低い耐電圧の素子の需要が高まってきており、耐電圧２０Ｖの場合、Ｓｉ基板の厚さは１０μｍ程度と薄くすることが好ましい。
前記のとおり、例えばＭＯＳＦＥＴ素子では抵抗損失を低減するためにＳｉ基板の厚さを薄くすることが重要である。しかし、Ｓｉ基板の厚さを薄くしようとすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。
図１０は、Ｓｉ基板の厚さＤとＭＯＳＦＥＴ素子の直列抵抗分（ｒ１＋ｒ３）の値との関係を表した図である。抵抗分（ｒ１＋ｒ３）の値は、Ｓｉ基板の厚さが１００μｍの場合を１として相対値で表している。Ｓｉ基板の厚さが１００μｍから１０μｍに薄くなるのに比例してＭＯＳＦＥＴ素子の直列抵抗成分（ｒ１＋ｒ３）は小さくなり、好ましい特性を得ることができる。
また、図１１は、Ｓｉ基板の厚さＤと基板の反りの大きさｄとの関係をシミュレーションした結果を示している。素子の平面サイズは３ｍｍ×６ｍｍであり、基本となる素子構造は、Ｓｉ基板の厚さが１００μｍであり、裏面の金属層の厚さは１０μｍである。裏面の金属層は銀メッキにより形成されており、その厚さが厚くなればなるほど応力によりＳｉ基板に反りを発生させ、また裏面電極の抵抗成分からみると１０μｍ以上は不要であるため、本例の素子構造においては銀メッキの厚さを１０μｍとしている。そして同図では、Ｓｉ基板の厚さＤを１００μｍから１０μｍまで変化させた場合のＳｉ基板の反りの大きさｄを示している。Ｓｉ基板の厚さＤが１００μｍの場合、反りの大きさｄは１０μｍ程度であるが、Ｓｉ基板の厚さＤを１０μｍとした場合には、Ｓｉ基板の強度が低下して反りｄが１００μｍ程度まで大きくなる。特にＳｉ基板の厚さが５０μｍ以下になると、反りの大きさは顕著になる。反りの発生によりチップサイズパッケージのＭＯＳＦＥＴ素子がフェースダウン実装できなくなる問題が生じるため、反りを低減することが重要である。
また、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。更に、チップサイズパッケージのフェースダウン実装においては、温度上昇により素子の反りが大きくなり実装できないという事態にも至る。したがって、フェースダウン実装する前に素子の反りを少なくすること、反りが小さくても温度上昇により反りがより大きくならないような素子構造とすることが必要である。
前記のとおり、例えばＭＯＳＦＥＴ素子では抵抗損失を低減するためにＳｉ基板の厚さを薄くすることが重要である。しかし、Ｓｉ基板の厚さを薄くしようとすると、Ｓｉ基板の強度が低下して反りが大きくなってしまう。
図１０は、Ｓｉ基板の厚さＤとＭＯＳＦＥＴ素子の直列抵抗分（ｒ１＋ｒ３）の値との関係を表した図である。抵抗分（ｒ１＋ｒ３）の値は、Ｓｉ基板の厚さが１００μｍの場合を１として相対値で表している。Ｓｉ基板の厚さが１００μｍから１０μｍに薄くなるのに比例してＭＯＳＦＥＴ素子の直列抵抗成分（ｒ１＋ｒ３）は小さくなり、好ましい特性を得ることができる。
また、図１１は、Ｓｉ基板の厚さＤと基板の反りの大きさｄとの関係をシミュレーションした結果を示している。素子の平面サイズは３ｍｍ×６ｍｍであり、基本となる素子構造は、Ｓｉ基板の厚さが１００μｍであり、裏面の金属層の厚さは１０μｍである。裏面の金属層は銀メッキにより形成されており、その厚さが厚くなればなるほど応力によりＳｉ基板に反りを発生させ、また裏面電極の抵抗成分からみると１０μｍ以上は不要であるため、本例の素子構造においては銀メッキの厚さを１０μｍとしている。そして同図では、Ｓｉ基板の厚さＤを１００μｍから１０μｍまで変化させた場合のＳｉ基板の反りの大きさｄを示している。Ｓｉ基板の厚さＤが１００μｍの場合、反りの大きさｄは１０μｍ程度であるが、Ｓｉ基板の厚さＤを１０μｍとした場合には、Ｓｉ基板の強度が低下して反りｄが１００μｍ程度まで大きくなる。特にＳｉ基板の厚さが５０μｍ以下になると、反りの大きさは顕著になる。反りの発生によりチップサイズパッケージのＭＯＳＦＥＴ素子がフェースダウン実装できなくなる問題が生じるため、反りを低減することが重要である。
また、裏面の金属層であるメッキの厚さを厚くすると、成膜金属層の応力のために反りが大きくなってしまう。更に、チップサイズパッケージのフェースダウン実装においては、温度上昇により素子の反りが大きくなり実装できないという事態にも至る。したがって、フェースダウン実装する前に素子の反りを少なくすること、反りが小さくても温度上昇により反りがより大きくならないような素子構造とすることが必要である。
【0007】
本発明は、半導体素子が形成されているＳｉ基板を薄化することにより電極間の電気抵抗が低減され、且つ薄化されたＳｉ層の反りが防止される半導体素子の製造方法及び縦型ＭＯＳＦＥＴ素子を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記のような課題を解決するための着眼点は、Ｓｉ半導体基板を基体として、その裏面に金属層が付帯されている従来の構造ではなく、支持基板を接合することにより、支持基板を基体として、金属層を挟んでＳｉ半導体層が付帯する構造に転換することである。すなわち支持基板を基体とすることにより、Ｓｉ半導体層が薄く（例えば１０μｍ程度）、金属層が薄く（例えば２０μｍ程度に）なっても反りが発生しない構造とすることである。
また、Ｓｉ半導体層と支持基板との接合界面に生じる応力を小さくするために、Ｓｉ半導体層と支持基板との熱膨張係数差は小さいことが好ましい。それにより接合界面において発生する応力は、実用温度では殆ど発生せず、素子寿命や界面接合寿命に対して良好な効果を生む。
更に、半導体素子が形成されるＳｉ半導体層の厚さを最小限とするために、半導体素子の形成後に仮基板を貼り合わせ、素子機能を創出することができる極限までＳｉ半導体層を薄く研磨し、その薄いＳｉ半導体層の裏面に金属層を製膜して、その後に金属層と支持基板とを接合することにある。
また、Ｓｉ半導体層と支持基板との接合界面に生じる応力を小さくするために、Ｓｉ半導体層と支持基板との熱膨張係数差は小さいことが好ましい。それにより接合界面において発生する応力は、実用温度では殆ど発生せず、素子寿命や界面接合寿命に対して良好な効果を生む。
更に、半導体素子が形成されるＳｉ半導体層の厚さを最小限とするために、半導体素子の形成後に仮基板を貼り合わせ、素子機能を創出することができる極限までＳｉ半導体層を薄く研磨し、その薄いＳｉ半導体層の裏面に金属層を製膜して、その後に金属層と支持基板とを接合することにある。
【0009】
本発明は、以下の通りである。
１．表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
少なくとも前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記Ｓｉ薄膜の裏面側に金属メッキにより金属層を形成する金属層形成工程と、
前記Ｓｉ薄膜の裏面側に形成された前記金属層の上に支持基板を接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
２．前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記金属層形成工程は、バリアメタル層の上に前記金属層を形成する前記１．記載の半導体素子の製造方法。
３．前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる前記１．又は２．に記載の半導体素子の製造方法。
４．前記金属層と前記支持基板とは、導電性接着剤又は非導電性樹脂接着剤を用いて接合される前記１．乃至３．のいずれかに記載の半導体素子の製造方法。
５．前記金属層は、銀メッキ又は銅メッキにより形成される前記１．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極、及びドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくともソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
８．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
９．前記Ｓｉ薄膜の厚さは５０μｍ以下である前記１．乃至８．のいずれかに記載の半導体素子の製造方法。
１０．その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタルからなるバリアメタル層を挟んで形成されている金属層と、
前記金属層の上に接合されている支持基板と、
を備え、
前記支持基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
１１．前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記１０．記載の縦型ＭＯＳＦＥＴ素子。
１２．前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され裏面にドレイン電極が形成されている前記１０．記載の縦型ＭＯＳＦＥＴ素子。
１３．前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる前記１０．乃至１２．のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
１４．前記Ｓｉ薄膜の厚さは５０μｍ以下である前記１０．乃至１３．のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
１．表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、
少なくとも前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することにより、その主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程と、
前記Ｓｉ薄膜の裏面側に金属メッキにより金属層を形成する金属層形成工程と、
前記Ｓｉ薄膜の裏面側に形成された前記金属層の上に支持基板を接合する第２接合工程と、
前記仮基板を除去する剥離工程と、
を含むことを特徴とする半導体素子の製造方法。
２．前記Ｓｉ薄膜化工程を行った後、前記Ｓｉ薄膜の前記裏面にバリアメタルからなるバリアメタル層を形成するバリアメタル層形成工程を含み、
前記金属層形成工程は、バリアメタル層の上に前記金属層を形成する前記１．記載の半導体素子の製造方法。
３．前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる前記１．又は２．に記載の半導体素子の製造方法。
４．前記金属層と前記支持基板とは、導電性接着剤又は非導電性樹脂接着剤を用いて接合される前記１．乃至３．のいずれかに記載の半導体素子の製造方法。
５．前記金属層は、銀メッキ又は銅メッキにより形成される前記１．乃至４．のいずれかに記載の半導体素子の製造方法。
６．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面にソース電極、ゲート電極、及びドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
７．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくともソース電極及びゲート電極が形成され、裏面にドレイン電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
８．前記半導体素子は縦型構造のＭＯＳＦＥＴであり、前記Ｓｉ基板の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成されている前記１．乃至５．のいずれかに記載の半導体素子の製造方法。
９．前記Ｓｉ薄膜の厚さは５０μｍ以下である前記１．乃至８．のいずれかに記載の半導体素子の製造方法。
１０．その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、
前記Ｓｉ薄膜の裏面にバリアメタルからなるバリアメタル層を挟んで形成されている金属層と、
前記金属層の上に接合されている支持基板と、
を備え、
前記支持基板が素子を支持する基体であることを特徴とする縦型ＭＯＳＦＥＴ素子。
１１．前記Ｓｉ薄膜の前記主面にソース電極、ゲート電極及びドレイン電極が形成されている前記１０．記載の縦型ＭＯＳＦＥＴ素子。
１２．前記Ｓｉ薄膜の前記主面に少なくとも二つの独立したソース電極及びゲート電極が形成され裏面にドレイン電極が形成されている前記１０．記載の縦型ＭＯＳＦＥＴ素子。
１３．前記支持基板は、樹脂、金属、ガラス及びＳｉのうちのいずれかからなる前記１０．乃至１２．のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
１４．前記Ｓｉ薄膜の厚さは５０μｍ以下である前記１０．乃至１３．のいずれかに記載の縦型ＭＯＳＦＥＴ素子。
【発明の効果】
【0010】
本発明の半導体素子の製造方法によれば、表層部に半導体素子の構成要素が形成されているＳｉ基板の主面側と仮基板とを接合する第１接合工程と、少なくとも前記表層部の深さに対応する厚さを残して前記Ｓｉ基板の裏面側を除去することによりその主面側に前記半導体素子の構成要素が形成されているＳｉ薄膜を形成するＳｉ薄膜化工程とを含むため、仮基板により反りが防止され、半導体素子が形成されているＳｉ基板の表層部の深さに対応して、素子機能を発揮することができる最小限の厚さのＳｉ薄膜を形成することができる。そして、前記Ｓｉ薄膜の裏面側に金属メッキにより金属層を形成する金属層形成工程と、前記Ｓｉ薄膜の裏面側に形成された前記金属層の上に支持基板を接合する第２接合工程と、前記仮基板を除去する剥離工程と、を含むため、必要な厚さの金属層を形成した後にＳｉ層と熱膨張係数が近い支持基板を接合することができる。これにより、Ｓｉ薄膜の裏面と金属層と支持基板との接合界面に生じる応力が極めて小さくなるように接合され、接合界面の品質を向上させることができ、反りの発生を抑制することができる。また、接合界面に生じる応力による半導体素子の劣化を抑制することができる。
【0011】
また、本発明の縦型ＭＯＳＦＥＴ素子は、その主面に少なくともソース電極及びゲート電極が形成され、前記主面側の表層部にソース部及びゲート部が形成されているＳｉ薄膜と、前記Ｓｉ薄膜の裏面にバリアメタルからなるバリアメタル層を挟んで形成されている金属層と、前記金属層の上に接合されている支持基板と、を備え、前記支持基板が素子を支持する基体であるため、支持基板により反りの発生が抑制され、フェースダウン実装に適した縦型構造のＭＯＳＦＥＴ素子を構成することができる。
【図面の簡単な説明】
【0012】
本発明について、本発明による典型的な実施形態の非限定的な例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて更に説明するが、同様の参照符号は図面のいくつかの図を通して同様の部品を示す。
【図1】実施形態に係る半導体素子の製造方法により製造される縦型ＭＯＳＦＥＴ素子の構造を表す断面図である。
【図2】半導体素子の製造方法における第１接合工程を説明するための断面図である。
【図3】半導体素子の製造方法におけるＳｉ薄膜化工程を説明するための断面図である。
【図4】半導体素子の製造方法における第２接合工程の例（１）を説明するための断面図である。
【図5】半導体素子の製造方法における剥離工程の例（１）を説明するための断面図である。
【図6】半導体素子の製造方法における第２接合工程の例（２）を説明するための断面図である。
【図7】半導体素子の製造方法における剥離工程の例（２）を説明するための断面図である。
【図8】実施形態に係る半導体素子の製造方法により製造されたチップサイズパッケージのＭＯＳＦＥＴ素子のフェースダウン実装を説明するための断面図である。
【図9】従来の縦型ＭＯＳＦＥＴ素子の構造とフェースダウン実装の例を示す断面図である。
【図10】従来の縦型ＭＯＳＦＥＴ素子の抵抗成分（ｒ１＋ｒ３）とＳｉ基板の厚さとの関係を示すグラフである。
【図11】従来のチップサイズＭＯＳＦＥＴ素子の反りの大きさとＳｉ基板の厚さとの関係を示すグラフである。
【発明を実施するための形態】
【0013】
ここで示される事項は例示的なものおよび本発明の実施形態を例示的に説明するためのものであり、本発明の原理と概念的な特徴とを最も有効に且つ難なく理解できる説明であると思われるものを提供する目的で述べたものである。この点で、本発明の根本的な理解のために必要である程度以上に本発明の構造的な詳細を示すことを意図してはおらず、図面と合わせた説明によって本発明の幾つかの形態が実際にどのように具現化されるかを当業者に明らかにするものである。
【0014】
本実施形態に係る半導体素子の製造方法は、表層部に半導体素子の構成要素が形成されているＳｉ基板（１００）の主面（１１）側と仮基板（６）とを接合する第１接合工程と、少なくとも前記表層部の深さに対応する厚さを残してＳｉ基板（１００）の裏面側（９２）を除去することにより、その主面（１１）側に前記半導体素子の構成要素が形成されているＳｉ薄膜（１０）を形成するＳｉ薄膜化工程と、Ｓｉ薄膜（１０）の裏面（１２）側に金属メッキにより金属層（１３）を形成する金属層形成工程と、Ｓｉ薄膜（１０）の裏面側に形成された金属層（１３）の裏面（１４）上に支持基板（２０）を接合する第２接合工程と、仮基板（６）を除去する剥離工程と、を含むことを特徴とする（図１～５参照）。
ここで、前記表層部の深さは、半導体素子を構成する不純物層の不純物濃度、求められる耐電圧等に応じて設定される。通常、低耐電圧素子では、不純物層による空乏層の深さは約１０μｍである。一方、前記のとおり、Ｓｉ基板の厚さが５０μｍ以下となると反りが顕著に増大する（図１１参照）。このため、本実施形態においては、Ｓｉ薄膜（１０）の厚さは１０～５０μｍ、好ましくは１０～２０μｍとしている。また、裏面の金属メッキ層１３の厚さは概ね２０μｍ以上で、支持基板（２０）の厚さは素材の強度とＳｉ薄膜（１０）の厚さに応じて適宜設定されればよく、例えば銅基板を用いた場合、２００μｍ程度とすることができる。
以下の説明及び図においては、半導体素子としてＭＯＳＦＥＴ素子を例に挙げているが、これに限られるものではない。
ここで、前記表層部の深さは、半導体素子を構成する不純物層の不純物濃度、求められる耐電圧等に応じて設定される。通常、低耐電圧素子では、不純物層による空乏層の深さは約１０μｍである。一方、前記のとおり、Ｓｉ基板の厚さが５０μｍ以下となると反りが顕著に増大する（図１１参照）。このため、本実施形態においては、Ｓｉ薄膜（１０）の厚さは１０～５０μｍ、好ましくは１０～２０μｍとしている。また、裏面の金属メッキ層１３の厚さは概ね２０μｍ以上で、支持基板（２０）の厚さは素材の強度とＳｉ薄膜（１０）の厚さに応じて適宜設定されればよく、例えば銅基板を用いた場合、２００μｍ程度とすることができる。
以下の説明及び図においては、半導体素子としてＭＯＳＦＥＴ素子を例に挙げているが、これに限られるものではない。
【0015】
前記半導体素子は、例えば、縦型構造のＭＯＳＦＥＴ素子（５０）とすることができる。その主面（１１）に少なくともソース電極（１）及びゲート電極（２）が形成され、前記主面（１１）側の表層部にソース部及びゲート部が形成されているＳｉ薄膜（１０）と、Ｓｉ薄膜（１０）の裏面（１２）にバリアメタルからなるバリアメタル層（８）を挟んで形成されている金属層（１３）と、金属層（１３）の裏面（１４）上に接合されている支持基板（２０）と、を備え、支持基板（２０）が素子を支持する基体であることを特徴とする（図１（ａ）参照）。Ｓｉ薄膜（１０）の厚さは、前記表層部の深さに対応し且つ必要な耐電圧が確保される厚さにまで薄くすることができる（例えば、５０μｍ以下。）。
Ｓｉ薄膜（１０）の主面（１１）には、ソース電極（１）及びゲート電極（２）の他、ドレイン電極（４）を設けることができる。
また、支持基板（２０）の素材は特に限定されず、例えば、樹脂、金属、ガラス、Ｓｉ等のいずれかからなる基板を使用することができる。また、支持基板（２０）は、下地（２０２）が粘着テープである複層基板であってもよい（図１（ｃ）参照）。
Ｓｉ薄膜（１０）の主面（１１）には、ソース電極（１）及びゲート電極（２）の他、ドレイン電極（４）を設けることができる。
また、支持基板（２０）の素材は特に限定されず、例えば、樹脂、金属、ガラス、Ｓｉ等のいずれかからなる基板を使用することができる。また、支持基板（２０）は、下地（２０２）が粘着テープである複層基板であってもよい（図１（ｃ）参照）。
【0016】
また、前記半導体素子は、Ｓｉ薄膜（１０）の主面（１１）に少なくとも二つの独立したソース電極及びゲート電極を備えるように構成することができる（図１（ｂ）参照）。本例の縦型ＭＯＳＦＥＴ素子（５１）では、Ｓｉ薄膜（１０）の主面（１１）に、１つのソース電極（１ａ）及びゲート電極（２ａ）と、別のソース電極（１ｂ）及びゲート電極（２ｂ）が、それぞれ独立して形成されており、それぞれ表層部にはソース部及びゲート部が形成されている。
【0017】
図１は、前記製造方法により製造される、チップサイズパッケージのＮチャンネル縦型ＭＯＳＦＥＴ素子５０、５１、５２の構造の例を表している。Ｓｉ薄膜１０には、Ｎ＋層、Ｐ層等からなるＭＯＳＦＥＴの構成要素であるソース部、ゲート部、ドリフト（Ｎ－）層が形成されている。縦型ＭＯＳＦＥＴ素子５０、５１、５２は、素子の耐電圧を確保して機能を発揮し得る最小限の厚さ（例えば１０μｍ程度）のＳｉ薄膜１０と、Ｓｉ薄膜１０の裏面１２側に金属メッキにより形成された金属層1３と、基体として実装に必要な厚さを有する支持基板２０と、を備える複層素子構造である。支持基板２０は、少なくとも金属層1３と接合される表層部（第１支持層２０１）が樹脂、金属、ガラス、Ｓｉ等のうちのいずれかからなる基板であり、その下地（第２支持層２０２）として粘着テープが用いられてもよい。
同図（ａ）に示す縦型ＭＯＳＦＥＴ素子５０は、Ｓｉ薄膜１０の主面１１上にソース電極１、ゲート電極２、が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側のゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２には支持基板２０が接合されている。ドレイン３は金属層１３を通じてＳｉ薄膜１０の主面１１に形成されたドレイン電極４に至り、ソース電極１、ゲート電極２、ドレイン電極４、がＳｉ薄膜１０の主面１１に存在する構造である。金属層１３として銀メッキ層を用いる場合、接合後の銀のＳｉ層への拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタルからなるバリアメタル層８を形成しておくことが好ましい（図示せず）。
同図（ａ）に示す縦型ＭＯＳＦＥＴ素子５０は、Ｓｉ薄膜１０の主面１１上にソース電極１、ゲート電極２、が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側のゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２には支持基板２０が接合されている。ドレイン３は金属層１３を通じてＳｉ薄膜１０の主面１１に形成されたドレイン電極４に至り、ソース電極１、ゲート電極２、ドレイン電極４、がＳｉ薄膜１０の主面１１に存在する構造である。金属層１３として銀メッキ層を用いる場合、接合後の銀のＳｉ層への拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタルからなるバリアメタル層８を形成しておくことが好ましい（図示せず）。
【0018】
ＭＯＳＦＥＴの重要な特性であるドレイン電極からソース電極に至るインピーダンスは、ドレイン電極４から裏面に接合されている金属層１３に至るバルク部抵抗ｒ１と、金属層１３部の抵抗ｒ２と、ドレイン３からＭＯＳゲート部に至るドリフト抵抗ｒ３と、チャンネル抵抗ｒ４（図示せず）の総和である。バルク部抵抗ｒ１はＳｉ薄膜１０の厚さに依存し、Ｓｉ薄膜１０の厚さを最小限まで薄くすることにより最小化できる。金属層１３の抵抗ｒ２は小さいので無視できる。ドレイン３からＭＯＳゲート部に至るドリフト抵抗ｒ３は、ドリフト部の素子耐圧で定まるＳｉ薄膜１０の不純物濃度と、Ｓｉ薄膜１０の厚さに依存するが、Ｓｉ薄膜１０の厚さを薄くすることにより最小化することができる。チャンネル抵抗ｒ４は、ＭＯＳＦＥＴの耐圧等で定まる値である。このように、Ｓｉ薄膜１０の厚さを素子耐圧で定まる値まで薄くすることにより、ｒ１＋ｒ２＋ｒ３＋ｒ４を最小化することが可能である。
【0019】
図１（ｂ）に示すＮチャンネル縦型ＭＯＳＦＥＴ素子５１は、ＭＯＳＦＥＴのドレイン部が共通で、ソースとゲートが独立した二つのＭＯＳＦＥＴが形成されている例である。ＭＯＳＦＥＴの構成要素（Ｎ＋層、Ｐ層によって形成されているソース部、ゲート部、ドリフト（Ｎ－）層）が独立に二つ形成されている。縦型ＭＯＳＦＥＴ素子５１は、ＭＯＳＦＥＴ素子の耐電圧を確保して機能を発揮し得る最小限の厚さ（例えば１０μｍ程度）のＳｉ薄膜１０と、裏面ドレイン部に形成された金属層１３と、基体として実装に必要な厚さを有する支持基板２０とが接合されている複層素子構造である。縦型ＭＯＳＦＥＴ素子５１は、Ｓｉ薄膜１０の主面１１上にソース電極（１ａ、１ｂ）とゲート電極（２ａ、２ｂ）が形成されており、ドレイン３はＳｉ薄膜１０の裏面１２側の、ゲート部と対向する部位にある。Ｓｉ薄膜１０の裏面１２には金属メッキにより金属層１３が形成されている。ドレイン（３ａ、３ｂ）は金属層１３を通じて共通電位となっている。それぞれ独立した２つのソース電極（１ａ、１ｂ）とゲート電極（２ａ、２ｂ）が、Ｓｉ薄膜１０の主面１１に存在する構造である。金属層１３を形成する前に、Ｓｉ層への金属の拡散を防止するために、Ｓｉ薄膜１０の裏面１２にバリアメタルからなるバリアメタル層８を形成しておくことが好ましい（図示せず）。金属層１３上には支持基板２０が接合されている。
【0020】
図１（ｂ）では、ドレインが共通で二つのソース、ゲートが独立の事例を示したが、ドレインを電流源として使用する場合と、ドレインをフローティングで使用する場合の二つの場合に適応する素子構造である。またドレインをフローティングとして使用する場合には、一つのソースと一つのゲートが一方の端子であり、もう一つのソースともう一つのゲートが他方の端子となる双方向素子として、逆流防止機能付きスイッチとして電源に用いられる素子に適した構造となる。
【0021】
図１（ｃ）に示す例は、支持基板２０が、金属層１３と接合される第１支持層２０１と、その下地となる第２支持層２０２とから構成されている。第１支持層２０１としては、樹脂、金属、ガラス又はＳｉ等からなる基板を使用することができる。第２支持層２０２としては粘着テープを使用することができる。下地の粘着テープは、ウエーハを支持すると共に個々のＭＯＳＦＥＴ素子に分割するまでのハンドリングに使用することができ、その後剥離すれば、同図（ａ）、（ｂ）と同様な構造なる。
【0022】
Ｓｉ基板の裏面に金属メッキにより形成された金属層を有し、Ｓｉ基板が基体の役割を果たすという従来の構造では、Ｓｉ基板の厚さを薄くすることにより発生する反りが問題であった。本半導体素子の製造方法により、素子構造を支える基体がＳｉ基板或いは金属層ではなく、支持基板を基体として、Ｓｉ薄膜の裏面に金属層が形成されたＭＯＳＦＥＴ素子を製造することができる。この構造によって、Ｓｉ薄膜の厚さを薄くしても反りは大幅に抑制される。
本例の縦型ＭＯＳＦＥＴ素子（５０、５１、５２）では、Ｓｉ薄膜１０は１０μｍ程度の厚さであり、支持基板２０として銅からなる基板を用いた場合、支持基板２０の厚さは２００μｍ程度である。
本例の縦型ＭＯＳＦＥＴ素子（５０、５１、５２）では、Ｓｉ薄膜１０は１０μｍ程度の厚さであり、支持基板２０として銅からなる基板を用いた場合、支持基板２０の厚さは２００μｍ程度である。
【0023】
図２～５を参照しつつ、本実施形態に係る半導体素子の製造方法における製造工程を説明する。各製造工程はウエーハ状態で処理を行うが、各図には１つの縦型ＭＯＳＥＦＴ素子５０に相当する部分の断面を表している。また、支持基板２０が単層で構成されている場合を表しているが、前記のとおり、支持基板２０は表層部（第１支持層２０１）と下地部（第２支持層２０２）とから構成されてもよい。製造工程は、縦型ＭＯＳＦＥＴ素子５１の場合も同様である。
【0024】
（第１接合工程）
第１接合工程は、表層部に半導体素子の構成要素が形成されているＳｉ基板１００の主面１１側と仮基板６とを接合する工程である。半導体素子の構成要素は、半導体素子を構成する不純物層、酸化膜層、導体層（電極）等である。
図２は、Ｓｉ基板１００の主面１１側の表面上及び表層部に半導体素子が形成されており、第１接合工程において、その主面１１側と仮基板６とが接合された状態を示している。本例では半導体素子として縦型ＭＯＳＦＥＴを形成する例を示しており、Ｎ型のＳｉ基板１００の主面１１にソース電極１、ゲート酸化膜層及びゲート電極２、ドレイン電極４が設けられており、その表層部にはソース部を構成する不純物層（Ｎ＋層、Ｐ層）が形成されている。
第１接合工程は、表層部に半導体素子の構成要素が形成されているＳｉ基板１００の主面１１側と仮基板６とを接合する工程である。半導体素子の構成要素は、半導体素子を構成する不純物層、酸化膜層、導体層（電極）等である。
図２は、Ｓｉ基板１００の主面１１側の表面上及び表層部に半導体素子が形成されており、第１接合工程において、その主面１１側と仮基板６とが接合された状態を示している。本例では半導体素子として縦型ＭＯＳＦＥＴを形成する例を示しており、Ｎ型のＳｉ基板１００の主面１１にソース電極１、ゲート酸化膜層及びゲート電極２、ドレイン電極４が設けられており、その表層部にはソース部を構成する不純物層（Ｎ＋層、Ｐ層）が形成されている。
【0025】
仮基板６としては、例えば、透明なガラス基板を用いることができる。Ｓｉ基板１００の主面１１側と仮基板６とは、その接合面に接合材として紫外光で剥離するＵＶ剥離樹脂を塗布して貼り合わせることができる。後の工程においてＳｉ基板１００を薄く研磨するために貼り合わせの平坦度が必要であるが、ＵＶ剥離樹脂を塗布後に平行を保って加圧することにより平坦度を確保することができる。
また、仮基板６として、粘着性を持った樹脂テープを用いることも可能である。樹脂テープの剛性により、続くＳｉ薄膜化工程においてＳｉ基板１００を薄く研磨することができる。
また、仮基板６として、粘着性を持った樹脂テープを用いることも可能である。樹脂テープの剛性により、続くＳｉ薄膜化工程においてＳｉ基板１００を薄く研磨することができる。
【0026】
（Ｓｉ薄膜化工程）
Ｓｉ薄膜化工程は、少なくとも前記表層部の深さに対応する厚さを残してＳｉ基板１００の裏面側９２を除去することにより、その主面１１側に前記半導体素子の構成要素が形成されているＳｉ薄膜１０を形成する工程である。
図３（ａ）は、Ｓｉ薄膜化工程により、仮基板６と接合されたＳｉ基板１００の裏面側９２を除去することにより、Ｓｉ基板１００を母材とするＳｉ薄膜１０が形成された状態を表している。Ｓｉ基板１００の裏面側を除去する方法は特に問わず、例えば、仮基板６を支持体としてＳｉ基板１００の裏面側を研削、研磨することにより、厚さを１０μｍ程度にすることができる。このように残されたＳｉ基板１００の主面１１側の一定の厚さの部分がＳｉ薄膜１０となる。
Ｓｉ薄膜化工程は、少なくとも前記表層部の深さに対応する厚さを残してＳｉ基板１００の裏面側９２を除去することにより、その主面１１側に前記半導体素子の構成要素が形成されているＳｉ薄膜１０を形成する工程である。
図３（ａ）は、Ｓｉ薄膜化工程により、仮基板６と接合されたＳｉ基板１００の裏面側９２を除去することにより、Ｓｉ基板１００を母材とするＳｉ薄膜１０が形成された状態を表している。Ｓｉ基板１００の裏面側を除去する方法は特に問わず、例えば、仮基板６を支持体としてＳｉ基板１００の裏面側を研削、研磨することにより、厚さを１０μｍ程度にすることができる。このように残されたＳｉ基板１００の主面１１側の一定の厚さの部分がＳｉ薄膜１０となる。
【0027】
（バリアメタル層形成工程）
バリアメタル層形成工程は、Ｓｉ薄膜化工程を行った後、Ｓｉ薄膜１０の裏面１２にバリアメタルからなるバリアメタル層８を形成する工程である。
（金属層形成工程）
金属層形成工程は、Ｓｉ薄膜１０の裏面１２側に金属メッキにより金属層１３を形成する工程である。Ｓｉ薄膜１０の裏面１２上にバリアメタル層８が形成されている場合には、金属層１３はバリアメタル層８の上に形成される。即ち金属層１３は、Ｓｉ薄膜１０の裏面１２側にバリアメタル層８を挟んで形成される。
金属層１３は電気メッキにより高速に成膜することができる。面方向の電気抵抗がＭＯＳＦＥＴのドリフト抵抗と比べて小さくなればよいので、金属層１３の厚さは２０μｍ程度あればよい。
金属層形成工程において、銀メッキにより金属層１３を形成する場合、Ｓｉ層（Ｓｉ薄膜１０）への銀の拡散を防止するため、図３（ｂ）に示すように、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい。バリアメタルとしてＮｉ、Ｔａ等を使用することができ、Ｓｉ薄膜１０の裏面１２にスパッタ等により厚さ数１０ｎｍ程度のバリアメタル層８を形成することができる。
バリアメタル層形成工程は、Ｓｉ薄膜化工程を行った後、Ｓｉ薄膜１０の裏面１２にバリアメタルからなるバリアメタル層８を形成する工程である。
（金属層形成工程）
金属層形成工程は、Ｓｉ薄膜１０の裏面１２側に金属メッキにより金属層１３を形成する工程である。Ｓｉ薄膜１０の裏面１２上にバリアメタル層８が形成されている場合には、金属層１３はバリアメタル層８の上に形成される。即ち金属層１３は、Ｓｉ薄膜１０の裏面１２側にバリアメタル層８を挟んで形成される。
金属層１３は電気メッキにより高速に成膜することができる。面方向の電気抵抗がＭＯＳＦＥＴのドリフト抵抗と比べて小さくなればよいので、金属層１３の厚さは２０μｍ程度あればよい。
金属層形成工程において、銀メッキにより金属層１３を形成する場合、Ｓｉ層（Ｓｉ薄膜１０）への銀の拡散を防止するため、図３（ｂ）に示すように、Ｓｉ薄膜１０の裏面１２にバリアメタル層８を形成しておくことが好ましい。バリアメタルとしてＮｉ、Ｔａ等を使用することができ、Ｓｉ薄膜１０の裏面１２にスパッタ等により厚さ数１０ｎｍ程度のバリアメタル層８を形成することができる。
【0028】
（第２接合工程）
第２接合工程は、Ｓｉ薄膜１０の裏面１２側に形成された金属層１３の裏面１４上に支持基板２０を接合する工程である。支持基板２０は、厚さ約０．２ｍｍ程度の金属基板、樹脂基板、ガラス基板、又はＳｉ基板を用いることができる。
図４（ａ）は、第２接合工程において、Ｓｉ薄膜１０の裏面側の金属層１３と支持基板２０とが接合された状態を表している。支持基板２０の素材は特に問わず、例えば、安価な銅基板、樹脂基板、ガラス基板、Ｓｉ基板等を使用することができる。また、それらを第１支持層２０１とし、下地として粘着テープ等からなる第２支持層２０２を接合した２層構造の支持基板２０としてもよい（図１（ｃ）参照）。
支持基板２０と金属層１３との接合材料は、銀ペーストのような導電性の接着剤であっても、樹脂接着剤のように非導電性の接着剤であってもよい。
第２接合工程は、Ｓｉ薄膜１０の裏面１２側に形成された金属層１３の裏面１４上に支持基板２０を接合する工程である。支持基板２０は、厚さ約０．２ｍｍ程度の金属基板、樹脂基板、ガラス基板、又はＳｉ基板を用いることができる。
図４（ａ）は、第２接合工程において、Ｓｉ薄膜１０の裏面側の金属層１３と支持基板２０とが接合された状態を表している。支持基板２０の素材は特に問わず、例えば、安価な銅基板、樹脂基板、ガラス基板、Ｓｉ基板等を使用することができる。また、それらを第１支持層２０１とし、下地として粘着テープ等からなる第２支持層２０２を接合した２層構造の支持基板２０としてもよい（図１（ｃ）参照）。
支持基板２０と金属層１３との接合材料は、銀ペーストのような導電性の接着剤であっても、樹脂接着剤のように非導電性の接着剤であってもよい。
【0029】
（剥離工程）
剥離工程は、仮基板６を除去する工程である。
透明ガラスからなる仮基板６とＳｉ薄膜１０の主面１１側がＵＶ剥離樹脂で接合されている場合、その接合界面を、ガラス基板側から紫外線を照射することにより分離させることができる。仮基板６を除去することにより、半導体素子が形成されている薄いＳｉ薄膜１０と、Ｓｉ薄膜１０の裏面にバリアメタルからなるバリアメタル層８を挟んで形成されている金属層１３と、金属層１３上に接合されている支持基板２０と、によって構成される複層素子構造となる。仮基板６である透明ガラス基板は再利用が可能である。
また、仮基板６として粘着性を持った樹脂テープを用いた場合には、樹脂テープの端面からピーリングして剥離することができ、樹脂テープは使い捨てとすることができる。
図５（ａ）は、前記第２接合工程の後、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６を剥離した状態を示している。これにより、支持基板２０を基体として、その基体上に金属層１３を介してＭＯＳＦＥＴが形成されたＳｉ薄膜１０が接合されている縦型ＭＯＳＦＥＴ素子５０が形成される。同図（ｂ）は、Ｓｉ薄膜１０と金属層１３との間にバリアメタル層８が設けられている縦型ＭＯＳＦＥＴ素子５０を示している。
剥離工程は、仮基板６を除去する工程である。
透明ガラスからなる仮基板６とＳｉ薄膜１０の主面１１側がＵＶ剥離樹脂で接合されている場合、その接合界面を、ガラス基板側から紫外線を照射することにより分離させることができる。仮基板６を除去することにより、半導体素子が形成されている薄いＳｉ薄膜１０と、Ｓｉ薄膜１０の裏面にバリアメタルからなるバリアメタル層８を挟んで形成されている金属層１３と、金属層１３上に接合されている支持基板２０と、によって構成される複層素子構造となる。仮基板６である透明ガラス基板は再利用が可能である。
また、仮基板６として粘着性を持った樹脂テープを用いた場合には、樹脂テープの端面からピーリングして剥離することができ、樹脂テープは使い捨てとすることができる。
図５（ａ）は、前記第２接合工程の後、Ｓｉ薄膜１０の主面１１側に接合されていた仮基板６を剥離した状態を示している。これにより、支持基板２０を基体として、その基体上に金属層１３を介してＭＯＳＦＥＴが形成されたＳｉ薄膜１０が接合されている縦型ＭＯＳＦＥＴ素子５０が形成される。同図（ｂ）は、Ｓｉ薄膜１０と金属層１３との間にバリアメタル層８が設けられている縦型ＭＯＳＦＥＴ素子５０を示している。
【0030】
図２～５においては、支持基板２０が金属等の単層で構成されている例を示したが、支持基板２０は、金属等からなる第１支持層２０１と、粘着テープからなる第２支持層２０２とから構成されてもよい。第２支持層２０２として粘着テープを用いれば、仮基板６を剥離した後、ウエーハ状態のＳｉ薄膜１０を個別の素子毎に分離（スクライブカット）し、その後接合基板２０を素子毎に分離（スクライブカット）する時の下地テープの機能を果たすことができる。Ｓｉ半導体素子を個別に分離し、素子毎にピックアップした後に下地の粘着テープは不要となる。
【0031】
図６、７は、支持基板２０が金属等からなる第１支持層２０１と、その下地となる第２支持層２０２とから構成される場合の第２接合工程を示している。第２支持層２０２は第１支持層２０１の裏面に貼り合わされており、第１支持層２０１が金属層１３に貼り合わされる。第２支持層２０２として、樹脂からなる基材に粘着剤が塗布された粘着テープを使用することができる。その他の製造工程は、図２～５により説明した製造工程と同様である。
この粘着テープ（第２支持層２０２）により、ウエーハ状態で形成された半導体素子を個別のチップに分離する際に半導体素子を支持固定することができる。このように構成された縦型構造ＭＯＳＦＥＴ素子５２は、各々のチップに分離した後に粘着テープ（２０２）を剥離すれば、縦型構造ＭＯＳＦＥＴ素子５０、５１と同様の構造となる（図１参照）。
この粘着テープ（第２支持層２０２）により、ウエーハ状態で形成された半導体素子を個別のチップに分離する際に半導体素子を支持固定することができる。このように構成された縦型構造ＭＯＳＦＥＴ素子５２は、各々のチップに分離した後に粘着テープ（２０２）を剥離すれば、縦型構造ＭＯＳＦＥＴ素子５０、５１と同様の構造となる（図１参照）。
【0032】
以上のように製造されたＭＯＳＦＥＴ素子５０、５１、５２は、フェースダウンによりプリント基板に実装するのに好適である。
図８は、チップサイズパッケージとした縦型ＭＯＳＦＥＴ素子５０を、プリント基板２００にフェースダウン実装する例を表している。本例では支持基板２０として銅基板を使用しており、その厚さは２００μｍとしている。またＭＯＳＦＥＴが形成されているＳｉ薄膜１０の厚さは１０μｍである。金属メッキにより成膜された金属層１３の厚さは２０μｍである。Ｓｉ薄膜１０は支持基板２０と接合されているため反りはなく、フェースダウン実装においても安定的に半田付けが可能である。
図８は、チップサイズパッケージとした縦型ＭＯＳＦＥＴ素子５０を、プリント基板２００にフェースダウン実装する例を表している。本例では支持基板２０として銅基板を使用しており、その厚さは２００μｍとしている。またＭＯＳＦＥＴが形成されているＳｉ薄膜１０の厚さは１０μｍである。金属メッキにより成膜された金属層１３の厚さは２０μｍである。Ｓｉ薄膜１０は支持基板２０と接合されているため反りはなく、フェースダウン実装においても安定的に半田付けが可能である。
【0033】
Ｓｉ基板を基体として裏面の金属層をメッキにより成膜している従来例においては、Ｓｉ基板の厚さを薄くすると反りが増大してしまう（図１１参照）のに対し、厚い支持基板を基体としてＳｉ薄膜が接合されているため、反りを大幅に減らすことができる。
【0034】
尚、本発明は上記で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形又は変更が可能である。
【産業上の利用可能性】
【0035】
半導体の高密度実装技術の進展とともにチップサイズパッケージが採用されるようになってきた。本発明により、これまでのＳｉ基板を素子の基体とする素子構造ではなく、支持基板を基体とする複層素子構造がチップサイズパッケージのために有効となる。
【符号の説明】
【0036】
１、１ａ、１ｂ；ソース電極、２、２ａ、２ｂ；ゲート電極、３；ドレイン、４；ドレイン電極、
６；仮基板、８；バリアメタル層、１０；Ｓｉ薄膜、１３；金属層、２０；支持基板、２０１；第１支持層、２０２；第２支持層、５０、５１、５２；半導体素子（縦型ＭＯＳＦＥＴ素子）、１００；Ｓｉ基板、４００；プリント基板。
６；仮基板、８；バリアメタル層、１０；Ｓｉ薄膜、１３；金属層、２０；支持基板、２０１；第１支持層、２０２；第２支持層、５０、５１、５２；半導体素子（縦型ＭＯＳＦＥＴ素子）、１００；Ｓｉ基板、４００；プリント基板。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】