特開2022-167263IP Force 特許公報全文掲載

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技術分野

この発明は、半導体装置

要約特許出願時に添付された[要約書]

【課題】作製（製造）が簡易であり、信頼性の高い半導体装置を提供すること。
【解決手段】エッジ終端領域２に耐圧構造としてＦＬＲ構造２０が設けられている。ＦＬＲ構造２０は、活性領域２の周囲を同心状に囲む複数のＦＬＲ１０１～１１８で構成されている。ＦＬＲ１０１～１１８の不純物濃度は、１×１０18／ｃｍ3未満の範囲内であり、好ましくは３×１０17／ｃｍ3以上９×１０17／ｃｍ3以下の範囲内である。ＦＬＲ１０１～１１８の厚さｔ１０は、０．７μｍ以上１．１μｍ以下である。最も内側のＦＬＲ１０１と外周ｐ+型領域６２ａとの第１間隔ｗ１は１．２μｍ以下程度の範囲内である。
【選択図】図２

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、上述した従来の空間変調型のＦＬＲ構造２２０（図１８参照）では、イオン注入精度によってＦＬＲ構造２２０を構成するＦＬＲ２２１,２２２の位置や不純物濃度にばらつきが生じ、ＦＬＲ構造２２０の完成度が低くなることで、半導体装置２３０の信頼性が低下する虞がある。一方、上述したように、通常のＦＬＲ構造２９０（図１９参照）では、エッジ終端領域２０２の長さｗ２０２が長くなり、経済性に欠ける。また、互いに隣り合うＦＬＲ２９１間の間隔ｗ２１２のマージン（余裕度）が小さく（図１２の従来例を参照）、半導体装置の信頼性が低くなる。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明にかかる半導体装置によれば、作製が簡易であり、信頼性の高い半導体装置を提供することができるという効果を奏する。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図2】 図１の切断線Ａ－Ａ’における断面構造を示す断面図である。
【図3】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図4】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図5】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図6】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図7】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図8】 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図9】 実施の形態２にかかる半導体装置の構造を示す断面図である。
【図10】 実施の形態３にかかる半導体装置の構造を示す断面図である。
【図11】 実施の形態４にかかる半導体装置の構造を示す断面図である。
【図12】 実施例の主接合と最も内側のＦＬＲとの第１間隔と耐圧との関係をシミュレーションした結果を示す特性図である。
【図13】 実験例のＦＬＲの不純物濃度と耐圧との関係をシミュレーションした結果を示す特性図である。
【図14】 実験例の内側から１，２本目のＦＬＲ間の第２間隔の増加幅と耐圧との関係をシミュレーションした結果を示す特性図である。
【図15】 実験例の内側から２，３本目のＦＬＲ間の第３間隔の増加幅との関係をシミュレーションした結果を示す特性図である。
【図16】 実験例のＦＬＲの厚さと耐圧との関係をシミュレーションした結果を示す特性図である。
【図17】 実験例のＦＬＲ構造のＦＬＲの本数と耐圧との関係をシミュレーションした結果を示す特性図である。
【図18】 従来の炭化珪素半導体装置の構造を示す断面図である。
【図19】 従来の炭化珪素半導体装置の構造の別例を示す断面図である。

選択図 図2出願人が指定した本件の代表的な図

１ 活性領域 ２ エッジ終端領域 ３ 中間領域 １０ 半導体基板 １０ａ～１０ｃ 半導体基板のおもて面の第１～３面 ２０，１２０，１４０，１６０ ＦＬＲ構造 ２１ ｎ+型チャネルストッパ領域 ３０，１００ａ～１００ｃ 半導体装置 ３１ ｎ+型ドレイン領域 ３２ ｎ-型ドリフト領域 ３３ ｎ型電流拡散領域 ３４ ｐ型ベース領域 ３４ａ 外周ｐ型ベース領域 ３５ ｎ+型ソース領域 ３６ ｐ++型コンタクト領域 ３６ａ 外周ｐ++型コンタクト領域 ３７ ゲートトレンチ ３８ ゲート絶縁膜 ３９ ゲート電極 ４０ 層間絶縁膜 ４０ａ，４０ｂ 層間絶縁膜のコンタクトホール ４１ ＮｉＳｉ膜 ４２ 第１ＴｉＮ膜 ４３ 第１Ｔｉ膜 ４４ 第２ＴｉＮ膜 ４５ 第２Ｔｉ膜 ４６ バリアメタル ４７ Ａｌ電極膜 ４８ めっき膜 ４９ 端子ピン ５０ 第１保護膜 ５１ 第２保護膜 ５２ ドレイン電極 ５３ 段差 ６１，６２，９１，９３ ｐ+型領域 ６２ａ 外周ｐ+型領域 ７１ ｎ+型出発基板 ７２，７２ａ，７２ｂ ｎ-型エピタキシャル層 ７３ ｐ型エピタキシャル層 ８１ フィールド酸化膜 ８２ ゲートポリシリコン配線層 ８３ ゲート金属配線層 ９２，９４ ｎ型領域 １０１～１１８，１２１～１３８，１４１～１５８，１６１～１７８ ＦＬＲ Ｘ 半導体基板のおもて面に平行な第１方向 Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向 Ｚ 深さ方向 ｄ１ ｐ+型領域の深さ ｄ２ 互いに隣り合うｐ+型領域間の距離 ｄ３ ｎ型領域の深さ ｔ１，ｔ２ ｎ-型エピタキシャル層の厚さ ｔ３ ｐ型エピタキシャル層の厚さ ｔ１０～ｔ１３ ＦＬＲの厚さ ｔ２０ エッジ終端領域における半導体基板のおもて面上（ＦＬＲ上）の絶縁層の総厚さ ｗ１，ｗ４１ 最も内側のＦＬＲと外周ｐ+型領域との第１間隔 ｗｍ 内側から（ｍ－１）本目のＦＬＲと内側からｍ本目のＦＬＲとの第ｍ間隔（ただしｍ＝２～１８） ｗｎ 内側から（ｎ－４１）本目のＦＬＲと内側から（ｎ－４０）本目のＦＬＲとの第（ｎ－４０）間隔（ただしｎ＝４２～５８） ｗ２０ エッジ終端領域の長さ ｗ２１，ｗ３０，ｗ４０，ｗ６０ ＦＬＲの幅

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