特開 2022-167263 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022167263

(43)【公開日】2022-11-04

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20221027BHJP

   H01L 29/12 20060101ALI20221027BHJP

   H01L 29/78 20060101ALI20221027BHJP

   H01L 21/336 20060101ALI20221027BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652T

H01L29/78 652N

H01L29/78 653A

H01L29/78 652J

H01L29/06 301M

H01L29/06 301G

H01L29/06 301V

H01L29/78 652D

H01L29/78 652H

H01L29/78 652M

H01L29/78 652Q

H01L29/78 658J

H01L29/78 658E

H01L29/78 658A

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2021072957

(22)【出願日】2021-04-23

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】森谷 友博

(57)【要約】

【課題】作製（製造）が簡易であり、信頼性の高い半導体装置を提供すること。
【解決手段】エッジ終端領域２に耐圧構造としてＦＬＲ構造２０が設けられている。ＦＬＲ構造２０は、活性領域２の周囲を同心状に囲む複数のＦＬＲ１０１～１１８で構成されている。ＦＬＲ１０１～１１８の不純物濃度は、１×１０¹⁸／ｃｍ³未満の範囲内であり、好ましくは３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下の範囲内である。ＦＬＲ１０１～１１８の厚さｔ１０は、０．７μｍ以上１．１μｍ以下である。最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１は１．２μｍ以下程度の範囲内である。
【選択図】図２

【特許請求の範囲】

【請求項1】

主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で形成された所定の素子構造と、
前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域における前記半導体基板の第１主面側の表面領域において前記第１半導体領域の内部に互いに離れて選択的に設けられ、前記活性領域の周囲を同心状に囲む複数の第２導電型耐圧領域と、
を備え、
前記第２導電型耐圧領域の不純物濃度は、１×１０¹⁸／ｃｍ³未満の範囲内であり、
前記第２導電型耐圧領域の厚さは、０．７μｍ以上１．１μｍ以下であることを特徴とする半導体装置。

【請求項2】

前記第２導電型耐圧領域の不純物濃度は、３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下の範囲内であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第２半導体領域と前記第１半導体領域との間に、前記第２半導体領域に接して選択的に設けられ、前記活性領域の周囲を囲む、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域をさらに備え、
前記第２導電型高濃度領域は、前記活性領域と前記第２導電型耐圧領域との間に設けられ、前記半導体基板の第１主面に平行な方向に前記第２導電型耐圧領域に対向することを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

最も内側の前記第２導電型耐圧領域と前記第２導電型高濃度領域との第１間隔は１．２μｍ以下の範囲内であることを特徴とする請求項３に記載の半導体装置。

【請求項5】

最も内側の前記第２導電型耐圧領域は前記第２導電型高濃度領域に接することを特徴とする請求項３に記載の半導体装置。

【請求項6】

最も内側の前記第２導電型耐圧領域と内側から２本目の前記第２導電型耐圧領域との第２間隔は２．１μｍ以下の範囲内であることを特徴とする請求項５に記載の半導体装置。

【請求項7】

内側から２本目の前記第２導電型耐圧領域と内側から３本目の前記第２導電型耐圧領域との第３間隔は、３．１μｍ以下の範囲内であることを特徴とする請求項５または６に記載の半導体装置。

【請求項8】

前記第３間隔は、１．０μｍ以下の範囲内であることを特徴とする請求項７に記載の半導体装置。

【請求項9】

内側から３本目の前記第２導電型耐圧領域と内側から４本目の前記第２導電型耐圧領域との第４間隔は２．０μｍ以下程度の範囲内であることを特徴とする請求項８に記載の半導体装置。

【請求項10】

内側から４本目以降の互いに隣り合う前記第２導電型耐圧領域間の間隔は前記第１間隔よりも広いことを特徴とする請求項４に記載の半導体装置。

【請求項11】

複数の前記第２導電型耐圧領域は、すべて同じ幅であることを特徴とする請求項１～１０のいずれか一つに記載の半導体装置。

【請求項12】

内側から２番目以降の前記第２導電型耐圧領域の幅は、最も内側の前記第２導電型耐圧領域の幅よりも広いことを特徴とする請求項１～１１のいずれか一つに記載の半導体装置。

【請求項13】

前記第２導電型耐圧領域は、前記半導体基板の第１主面に達していることを特徴とする請求項１～１２のいずれか一つに記載の半導体装置。

【請求項14】

前記第２導電型耐圧領域は、前記半導体基板の第１主面から離れた深さ位置に設けられ、
前記半導体基板の第１主面と前記第２導電型耐圧領域との間に前記第１半導体領域が介在することを特徴とする請求項１～１２のいずれか一つに記載の半導体装置。

【請求項15】

前記第２導電型耐圧領域は、矩形状の断面形状、または、深さ方向の中心位置で相対的に幅の広い樽状の断面形状を有することを特徴とする請求項１～１４のいずれか一つに記載の半導体装置。

【請求項16】

前記終端領域において前記半導体基板の第１主面上に導電性膜が設けられていないことを特徴とする請求項１～１５のいずれか一つに記載の半導体装置。

【請求項17】

前記終端領域において前記半導体基板の第１主面は絶縁層で覆われていることを特徴とする請求項１～１６のいずれか一つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード（ボディダイオード）を内蔵している。ＭＯＳＦＥＴは、自身を保護するための還流ダイオードとしての機能に、この半導体基板の内部に内蔵された寄生ダイオードを用いることができる。このため、ＭＯＳＦＥＴは、自身を保護するために外付けの還流ダイオードを追加接続する必要がなく、経済性の面でも注目されている。

【0005】

パワー半導体装置の構成材料としてシリコン（Ｓｉ）が用いられているが、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0006】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

【0007】

また、高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周囲を囲むエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。半導体装置の耐圧は半導体（ドリフト領域）の不純物濃度、厚さおよび電界強度で決定され、これら半導体固有の特長で決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域に電界が集中することによって、エッジ終端領域に破壊耐量を超えた電気的負荷がかかり、エッジ終端領域で破壊に至る虞がある。

【0008】

そこで、エッジ終端領域に接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造を配置して、エッジ終端領域の電界を緩和または分散させることで半導体装置全体の耐圧を向上させた構造が公知である。また、ＦＬＲに接するフローティング（浮遊）電位の金属電極であるフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）をエッジ終端領域に配置し、エッジ終端領域に生じた電荷を放出させることで半導体装置の信頼性を向上させた構造が公知である。

【0009】

従来の炭化珪素半導体装置の構造について説明する。図１８は、従来の炭化珪素半導体装置の構造を示す断面図である。図１８には、ＦＬＲ２２１，２２２を異なるハッチングで示す。図１８に示す従来の半導体装置２３０は、炭化珪素からなる半導体基板２１０に、主電流が流れる活性領域２０１と、活性領域２０１の周囲を囲むエッジ終端領域２０２と、を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板２１０は、炭化珪素からなるｎ⁺型出発基板２７１上にｎ^-型ドリフト領域２３２およびｐ型ベース領域２３４となる各エピタキシャル層２７２，２７３を順にエピタキシャル成長させてなる。

【0010】

ｐ型エピタキシャル層２７３の、エッジ終端領域２０２の部分はエッチングにより除去され、半導体基板２１０のおもて面には、エッジ終端領域２０２に段差２５３が形成されている。半導体基板２１０のおもて面は、段差２５３を境にして、内側（チップ中央（半導体基板２１０の中央）側）の第１面２１０ａよりも外側（チップ端部（半導体基板２１０の端部）側）の第２面２１０ｂでドレイン電極２５２側に凹んでいる。この段差２５３により、半導体基板２１０のおもて面（ｐ型エピタキシャル層２７３側の主面）の中央側にｐ型エピタキシャル層２７３がメサ状に残っている。

【0011】

半導体基板２１０のおもて面の第１，２面２１０ａ，２１０ｂは、それぞれｐ型エピタキシャル層２７３およびｎ^-型エピタキシャル層２７２で形成されている。活性領域２０１において半導体基板２１０のおもて面の第１面２１０ａ側に、トレンチゲート構造のＭＯＳゲートが設けられている。エッジ終端領域２０２には、半導体基板２１０のおもて面の第２面２１０ｂの表面領域においてｎ^-型エピタキシャル層２７２の内部に選択的に設けられた複数のｐ^-型領域（ＦＬＲ）２２１および複数のｐ^--型領域（ＦＬＲ）２２２で空間変調型のＦＬＲ構造２２０が構成される。フィールドプレートは設けられていない。

【0012】

空間変調型のＦＬＲ構造２２０とは、外側へ向かうほど単位体積当たりのｐ型不純物濃度を段階的に低くした耐圧構造である。具体的には、複数のＦＬＲ２２１は、互いに離れて配置され、活性領域２０１の周囲を同心状に囲む。外側に配置されたＦＬＲ２２１ほど、幅（法線方向の幅）が狭く、かつ内側に隣り合うＦＬＲ２２１との間隔が狭い。最も内側のＦＬＲ２２２はすべてのＦＬＲ２２１の周囲を囲み、互いに隣り合うすべてのＦＬＲ２２１間に配置される。最も内側のＦＬＲ２２１および最も内側のＦＬＲ２２２は、ｐ型ベース領域２３４（２３４ａ）に電気的に接続されている。

【0013】

複数のＦＬＲ２２２は、互いに離れて配置され、活性領域２０１の周囲を同心状に囲む。外側に配置されたＦＬＲ２２２ほど、幅（法線方向の幅）が狭く、かつ内側に互いに隣り合うＦＬＲ２２２との間隔が狭い。複数のＦＬＲ２２２は、最も内側のＦＬＲ２２２を除いて、ＦＬＲ２２１よりも外側に配置される。ｎ^-型ドリフト領域２３２はすべてのＦＬＲ２２１の周囲を囲み、互いに隣り合うすべてのＦＬＲ２２１間に配置される。これらＦＬＲ２２１およびＦＬＲ２２２の幅や配置の最適化された条件について開示されている（例えば、下記特許文献１，２参照。）。

【0014】

符号２０３は、活性領域２０１とエッジ終端領域２０２との間の中間領域である。符号２１０ｃは、半導体基板２１０のおもて面の第１面２１０ａと第２面２１０ｂとをつなぐ第３面（段差のメサエッジ）である。符号２３１，２３３，２３５，２３６，２３８，２３９，２４０，２４０ａ，２４１，２８１～２８３は、それぞれ、ｎ⁺型ドレイン領域、ｎ型電流拡散領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトホール、金属シリサイド膜、フィールド酸化膜、ゲートポリシリコン配線層およびゲート金属配線層である。

【0015】

符号２４１～２４５は、バリアメタル２４６を構成する金属膜である。符号２４８，２４９は、それぞれ、ソースパッド２４７上の配線構造を構成するめっき膜および端子ピンである。符号２５０，２５１は、保護膜（パッシベーション膜）である。符号２６１，２６２は、トレンチ２３７の底面付近の電界緩和のためのｐ⁺型領域である。符号２６２ａ，２３４ａ，２３６ａは、ｐ⁺型領域２６２、ｐ型ベース領域２３４およびｐ⁺⁺型コンタクト領域２３６の、活性領域２０１から中間領域２０３に延在する部分である。符号２２３は、ｎ⁺型チャネルストップ領域である。

【0016】

従来の炭化珪素半導体装置の構造の別例について説明する。図１９は、従来の炭化珪素半導体装置の構造の別例を示す断面図である。図１９に示す従来の半導体装置２６０が図１８に示す従来の半導体装置２３０と異なる点は、エッジ終端領域２０２の耐圧構造を、空間変調型のＦＬＲ構造２２０に代えて、通常のＦＬＲ構造２９０をとした点である。図１９に示す従来の半導体装置２６０においても、図１８に示す従来の半導体装置２３０と同様にフィールドプレートは設けられておらず、半導体基板２１０のおもて面の第２面２１０ｂはフィールド酸化膜２８１および層間絶縁膜２４０等の絶縁層で覆われている。

【0017】

通常のＦＬＲ構造２９０は、半導体基板２１０のおもて面の第２面２１０ｂの表面領域においてｎ^-型エピタキシャル層２７２の内部に選択的に設けられたフローティング電位の複数（ここでは１８本）のｐ^-型領域（ＦＬＲ（ハッチング部分））２９１で構成される。最も内側のＦＬＲ２９１は、ｐ⁺型領域２６２の、活性領域２０１から中間領域２０３に延在する部分（以下、外周ｐ⁺型領域とする）２６２ａよりも外側に、外周ｐ⁺型領域２６２ａと所定幅（第１間隔）ｗ２１１で離れて配置されている。複数のＦＬＲ２９１は、互いに離れて配置され、中間領域２０３を介して活性領域２０１を同心状に囲む。

【0018】

すべてのＦＬＲ２９１は、略同じ幅ｗ２１０、略同じ厚さｔ２０１および略同じ不純物濃度の同一構成の略矩形状の断面形状を有する。ＦＬＲ２９１の不純物濃度は、外周ｐ⁺型領域２６２ａの不純物濃度よりも低く、例えば耐圧１２００Ｖ以上程度とする場合５×１０¹⁸／ｃｍ³以上程度である。複数のＦＬＲ２９１は略等間隔ｗ２１２に配置されている。幅、厚さ、間隔および不純物濃度が略同じ（略等しい）とは、それぞれ、プロセスのばらつきによる許容誤差を含む範囲で同じ幅、同じ厚さ、同じ間隔および同じ不純物濃度であることを意味する。

【0019】

すべてのＦＬＲ２９１が外周ｐ⁺型領域２６２ａよりも半導体基板２１０のおもて面側に浅い位置で終端している。ＦＬＲ２９１の厚さｔ２０１は、半導体基板２１０のおもて面の第２面２１０ｂから例えば０．４μｍ～０．５μｍ程度である。通常のＦＬＲ構造２９０で空間変調型のＦＬＲ構造２２０で得られる耐圧と同じ耐圧を得るには、エッジ終端領域２０２の長さ（中間領域２０３からチップ端部までの長さ）ｗ２０２は、耐圧構造を空間変調型のＦＬＲ構造２２０とした場合のエッジ終端領域２０２の長さｗ２０１（図１８参照）の２倍程度まで広くする必要があり、例えば３００μｍ程度になる。

【0020】

ＪＴＥ構造や通常のＦＬＲ構造についても種々開示されている（例えば、下記特許文献３～９参照。）。下記特許文献３には、２つのｐ型領域でＪＴＥ構造を構成する場合の位置や不純物濃度範囲について開示されている。下記特許文献４では、ＪＴＥ構造を構成するｐ^-型領域を、半導体基板のおもて面から離れた深い位置に配置することで、ｐ型ベース領域の端部コーナー部にかかる電界を緩和させて耐圧を向上させている。下記特許文献５では、活性領域からエッジ終端領域に延在させたｐ型炭化珪素層の厚さを段階的に薄くすることで、外側へ向かって実効的な不純物濃度が減少するＪＴＥ構造を形成している。

【0021】

下記特許文献６には、フィールドプレートを備えた通常のＦＬＲ構造について開示されている。下記特許文献６では、通常のＦＬＲ構造を構成する各ＦＬＲ上にそれぞれ層間絶縁膜を介して設けたフィールドプレートを、ＦＬＲ上から互いに隣り合うＦＬＲ間の部分（ｎ^-型ドリフト領域）上にまで延在させている。層間絶縁膜の、ＦＬＲを覆う部分の厚さを、互いに隣り合うＦＬＲ間に挟まれたｎ^-型ドリフト領域を覆う部分の厚さよりも薄くすることで、層間絶縁膜の静電容量の影響を抑制して、フィールドプレートの構造を最適化することなく信頼性を向上させている。

【0022】

下記特許文献７～９には、フィールドプレートを備えない通常のＦＬＲ構造について開示されている。下記特許文献７，８には、トレンチ底面付近の電界緩和のためのｐ⁺型領域とＦＬＲ（ｐ⁺型領域）とを同時に形成することが開示されております。また、下記特許文献８では、ＦＬＲ（ｐ^-型領域）を半導体基板のおもて面から離れた深い位置に配置して、ＦＬＲとｎ^-型ドリフト領域とのｐｎ接合を半導体基板のおもて面から離すことで、半導体基板のおもて面上の層間絶縁膜の最表面での電界強度の増加を抑制して、層間絶縁膜の最表面の沿面破壊の発生を抑制している。

【0023】

下記特許文献９では、活性領域のｐ型ウェル領域と最も内側のＦＬＲとの間隔、および、互いに隣り合うＦＬＲ間の間隔、を活性領域から外側へ広がる空乏層に対して調整してこれら互いに隣り合うｐ型領域同士を十分に近づけて配置することで、ｐ型ウェル領域やＦＬＲとなるｐ型拡散領域が曲率をもつことによる形状効果で増加する電界強度を抑制している。下記特許文献９には、活性領域のｐ型ウェル領域と最も内側のＦＬＲとの間隔を０μｍ以上１μｍ以下とし、互いに隣り合うＦＬＲ間の間隔を外側に配置されるほど０．５μｍずつ広くすることが開示されている。

【先行技術文献】

【特許文献】

【0024】

【特許文献1】特許第６３２３５７０号公報

【特許文献2】特許第６６１０７８６号公報

【特許文献3】特開２００６－１６５２２５号公報

【特許文献4】特開２０１８－０２２８５１号公報

【特許文献5】特開２０１８－０８２０５６号公報

【特許文献6】特開２０１０－０５０１４７号公報

【特許文献7】特開２０１６－２２５４５５号公報

【特許文献8】特開２０１９－０５４０８７号公報

【特許文献9】特許第５０１１６１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0025】

しかしながら、上述した従来の空間変調型のＦＬＲ構造２２０（図１８参照）では、イオン注入精度によってＦＬＲ構造２２０を構成するＦＬＲ２２１,２２２の位置や不純物濃度にばらつきが生じ、ＦＬＲ構造２２０の完成度が低くなることで、半導体装置２３０の信頼性が低下する虞がある。一方、上述したように、通常のＦＬＲ構造２９０（図１９参照）では、エッジ終端領域２０２の長さｗ２０２が長くなり、経済性に欠ける。また、互いに隣り合うＦＬＲ２９１間の間隔ｗ２１２のマージン（余裕度）が小さく（図１２の従来例を参照）、半導体装置の信頼性が低くなる。

【0026】

この発明は、上述した従来技術による課題を解消するため、作製（製造）が簡易であり、信頼性の高い半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0027】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で、所定の素子構造が形成されている。

【0028】

第１電極は、前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記終端領域における前記半導体基板の第１主面側の表面領域において前記第１半導体領域の内部に互いに離れて、複数の第２導電型耐圧領域が選択的に設けられている。複数の前記第２導電型耐圧領域は、前記活性領域の周囲を同心状に囲む。前記第２導電型耐圧領域の不純物濃度は、１×１０¹⁸／ｃｍ³未満の範囲内である。前記第２導電型耐圧領域の厚さは、０．７μｍ以上１．１μｍ以下である。

【0029】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型耐圧領域の不純物濃度は、３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下の範囲内であることを特徴とする。

【0030】

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域と前記第１半導体領域との間に、前記第２半導体領域に接して選択的に設けられ、前記活性領域の周囲を囲む、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域をさらに備える。前記第２導電型高濃度領域は、前記活性領域と前記第２導電型耐圧領域との間に設けられ、前記半導体基板の第１主面に平行な方向に前記第２導電型耐圧領域に対向することを特徴とする。

【0031】

また、この発明にかかる半導体装置は、上述した発明において、最も内側の前記第２導電型耐圧領域と前記第２導電型高濃度領域との第１間隔は１．２μｍ以下の範囲内であることを特徴とする。

【0032】

また、この発明にかかる半導体装置は、上述した発明において、最も内側の前記第２導電型耐圧領域は前記第２導電型高濃度領域に接することを特徴とする。

【0033】

また、この発明にかかる半導体装置は、上述した発明において、最も内側の前記第２導電型耐圧領域と内側から２本目の前記第２導電型耐圧領域との第２間隔は２．１μｍ以下の範囲内であることを特徴とする。

【0034】

また、この発明にかかる半導体装置は、上述した発明において、内側から２本目の前記第２導電型耐圧領域と内側から３本目の前記第２導電型耐圧領域との第３間隔は、３．１μｍ以下の範囲内であることを特徴とする。

【0035】

また、この発明にかかる半導体装置は、上述した発明において、前記第３間隔は、１．０μｍ以下の範囲内であることを特徴とする。

【0036】

また、この発明にかかる半導体装置は、上述した発明において、内側から３本目の前記第２導電型耐圧領域と内側から４本目の前記第２導電型耐圧領域との第４間隔は２．０μｍ以下程度の範囲内であることを特徴とする。

【0037】

また、この発明にかかる半導体装置は、上述した発明において、内側から４本目以降の互いに隣り合う前記第２導電型耐圧領域間の間隔は前記第１間隔よりも広いことを特徴とする。

【0038】

また、この発明にかかる半導体装置は、上述した発明において、複数の前記第２導電型耐圧領域は、すべて同じ幅であることを特徴とする。

【0039】

また、この発明にかかる半導体装置は、上述した発明において、内側から２番目以降の前記第２導電型耐圧領域の幅は、最も内側の前記第２導電型耐圧領域の幅よりも広いことを特徴とする。

【0040】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型耐圧領域は、前記半導体基板の第１主面に達していることを特徴とする。

【0041】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型耐圧領域は、前記半導体基板の第１主面から離れた深さ位置に設けられている。前記半導体基板の第１主面と前記第２導電型耐圧領域との間に前記第１半導体領域が介在することを特徴とする。

【0042】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型耐圧領域は、矩形状の断面形状、または、深さ方向の中心位置で相対的に幅の広い樽状の断面形状を有することを特徴とする。

【0043】

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において前記半導体基板の第１主面上に導電性膜が設けられていないことを特徴とする。

【0044】

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域において前記半導体基板の第１主面は絶縁層で覆われていることを特徴とする。

【0045】

上述した発明によれば、互いに隣り合う第２導電型耐圧領域間の間隔のマージンを大きくすることができるため、耐圧構造の完成度が高くなる。また、互いに隣り合う第２導電型耐圧領域間の間隔のマージンを大きくすることで、第２導電型耐圧領域を形成するためのイオン注入の精度の悪影響を受けにくく、耐圧構造の設計が容易となる。

【発明の効果】

【0046】

本発明にかかる半導体装置によれば、作製が簡易であり、信頼性の高い半導体装置を提供することができるという効果を奏する。

【図面の簡単な説明】

【0047】

【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図4】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図5】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図6】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図10】実施の形態３にかかる半導体装置の構造を示す断面図である。

【図11】実施の形態４にかかる半導体装置の構造を示す断面図である。

【図12】実施例の主接合と最も内側のＦＬＲとの第１間隔と耐圧との関係をシミュレーションした結果を示す特性図である。

【図13】実験例のＦＬＲの不純物濃度と耐圧との関係をシミュレーションした結果を示す特性図である。

【図14】実験例の内側から１，２本目のＦＬＲ間の第２間隔の増加幅と耐圧との関係をシミュレーションした結果を示す特性図である。

【図15】実験例の内側から２，３本目のＦＬＲ間の第３間隔の増加幅との関係をシミュレーションした結果を示す特性図である。

【図16】実験例のＦＬＲの厚さと耐圧との関係をシミュレーションした結果を示す特性図である。

【図17】実験例のＦＬＲ構造のＦＬＲの本数と耐圧との関係をシミュレーションした結果を示す特性図である。

【図18】従来の炭化珪素半導体装置の構造を示す断面図である。

【図19】従来の炭化珪素半導体装置の構造の別例を示す断面図である。

【発明を実施するための形態】

【0048】

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0049】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図１，２に示す実施の形態１にかかる半導体装置３０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０の活性領域１にトレンチゲート構造（素子構造）を備えた縦型ＭＯＳＦＥＴであり、活性領域１の周囲を囲むエッジ終端領域２に、耐圧構造としてフィールドリミッティングリング（ＦＬＲ）構造２０を備える。

【0050】

活性領域１は、ＭＯＳＦＥＴ（半導体装置３０）のオン時に主電流（ドリフト電流）が流れる領域である。活性領域１には、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の構成単位）が互いに隣接して配置される。活性領域１は、例えば、略矩形状の平面形状を有し、半導体基板１０の略中央（チップ中央）に配置される。活性領域１は、最外周のコンタクトホール４０ｂの外側（チップ端部側）の側壁（層間絶縁膜４０の側面）よりも内側（チップ中央側）の領域である。活性領域１とエッジ終端領域２との間の中間領域３は、活性領域１に隣接して、活性領域１の周囲を囲む。

【0051】

中間領域３とエッジ終端領域２との境界は、後述する半導体基板１０の第１，３面１０ａ，１０ｃの境界である。エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、中間領域３を介して活性領域１の周囲を囲み、半導体基板１０のおもて面（第１主面）側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、半導体基板１０のおもて面側に、耐圧構造としてＦＬＲ構造２０が形成されている。耐圧とは、ｐｎ接合でアバランシェ降伏を起こし、ソース－ドレイン間の電流を増加してもそれ以上ソース－ドレイン間の電圧が増加しない限界の電圧である。

【0052】

活性領域１において半導体基板１０のおもて面側には、ＭＯＳゲートが設けられている。ＭＯＳゲートは、ｐ型ベース領域３４、ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６、ゲートトレンチ３７、ゲート絶縁膜３８およびゲート電極３９で構成される。最外周のゲートトレンチ３７の外側（後述する外周ｐ型ベース領域３４ａの部分）は、ｎ⁺型ソース領域３５を有していない構成としている。半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上にｎ^-型ドリフト領域（第１半導体領域）３２およびｐ型ベース領域（第２半導体領域）３４となる各エピタキシャル層７２，７３を順にエピタキシャル成長させてなる。

【0053】

半導体基板１０の、ｐ型エピタキシャル層７３側の主面をおもて面とし、ｎ⁺型出発基板７１側の主面を裏面（第２主面）とする。ｎ⁺型出発基板７１は、ｎ⁺型ドレイン領域３１である。ｐ型エピタキシャル層７３の、エッジ終端領域２の部分はエッチングにより除去され、半導体基板１０のおもて面に段差５３が形成されている。半導体基板１０のおもて面は、段差５３を境にして、活性領域１および中間領域３の部分（第１面）１０ａよりもエッジ終端領域２の部分（第２面）１０ｂでｎ⁺型ドレイン領域３１側に凹んでいる。

【0054】

半導体基板１０のおもて面の第２面１０ｂは、ｐ型エピタキシャル層７３の除去により露出されたｎ^-型エピタキシャル層７２の露出面である。半導体基板１０のおもて面の第１面１０ａと第２面１０ｂとをつなぐ部分（第３面：段差５３のメサエッジ）１０ｃで、活性領域１および中間領域３とエッジ終端領域２とが素子分離される。半導体基板１０のおもて面の第３面１０ｃに、ｐ型エピタキシャル層７３の側面（後述する外周ｐ⁺⁺型コンタクト領域３６ａおよび後述する外周ｐ型ベース領域３４ａの端部）が露出される。

【0055】

半導体基板１０のおもて面の第３面１０ｃに沿って、後述する外周ｐ⁺⁺型コンタクト領域３６ａ、外周ｐ型ベース領域３４ａおよび外周ｐ⁺型領域６２ａを連結するようにｐ⁺型領域（不図示）が設けられていてもよい。段差５３の形成時に、ｐ型エピタキシャル層７３のとともに下層のｎ^-型エピタキシャル層７２の表面領域が若干除去されてもよい。ゲートトレンチ３７は、深さ方向Ｚに半導体基板１０のおもて面の第１面１０ａからｐ型エピタキシャル層７３を貫通してｎ^-型エピタキシャル層７２内に達する。

【0056】

ゲートトレンチ３７は、例えば、半導体基板１０のおもて面に平行な方向（ここでは第１方向Ｘ）にストライプ状に延在して、中間領域３に達する。ゲートトレンチ３７の内部に、ゲート絶縁膜３８を介してゲート電極３９が設けられている。ｐ型ベース領域３４は、ｐ型エピタキシャル層７３の、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６を除く部分である。ｐ型ベース領域３４は、活性領域１から外側（チップ端部側）へ延在して、半導体基板１０のおもて面の第３面１０ｃに達する。

【0057】

ｐ型ベース領域３４は、活性領域１および中間領域３の全域に設けられている。ｐ型ベース領域３４の外周部分（以下、外周ｐ型ベース領域とする）３４ａは、活性領域１の周囲を略矩形状に囲む。外周ｐ型ベース領域３４ａとは、ｐ型ベース領域３４のうち、第１方向Ｘ（ゲートトレンチ３７の長手方向）にｎ⁺型ソース領域３５よりも外側の部分であって、かつ半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ（ゲートトレンチ３７の短手方向）に最外周のゲートトレンチ３７よりも外側の部分である。

【0058】

ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６は、半導体基板１０のおもて面の第１面１０ａとｐ型ベース領域３４との間に、ｐ型ベース領域３４に接してそれぞれ選択的に設けられ、かつ半導体基板１０のおもて面の第１面１０ａに露出されている。ここで、半導体基板１０のおもて面の第１面１０ａに露出とは、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が後述する層間絶縁膜４０のコンタクトホール４０ａで後述するＮｉＳｉ膜４１に接することである。

【0059】

ｎ⁺型ソース領域３５は、ゲートトレンチ３７の側壁においてゲート絶縁膜３８に接する。ｐ⁺⁺型コンタクト領域３６は、ｎ⁺型ソース領域３５よりもゲートトレンチ３７から離れて配置されている。ｐ型ベース領域３４、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６は、互いに隣り合うゲートトレンチ３７間において、例えばゲートトレンチ３７の長手方向に延在している（不図示）。ｐ⁺⁺型コンタクト領域３６は、第１方向Ｘに点在していてもよい。

【0060】

また、ｐ⁺⁺型コンタクト領域３６は、半導体基板１０のおもて面の第１面１０ａと外周ｐ型ベース領域３４ａとの間の全域に、外周ｐ型ベース領域３４ａに接して設けられている。以下、このｐ⁺⁺型コンタクト領域３６の、半導体基板１０のおもて面の第１面１０ａと外周ｐ型ベース領域３４ａとの間の部分を外周ｐ⁺⁺型コンタクト領域３６ａとする。外周ｐ⁺⁺型コンタクト領域３６ａは、最外周のゲートトレンチ３７の外側の側壁でゲート絶縁膜３８に接する。

【0061】

外周ｐ⁺⁺型コンタクト領域３６ａは、半導体基板１０のおもて面の第１面１０ａに露出されている。ここで、半導体基板１０のおもて面の第１面１０ａに露出とは、外周ｐ⁺⁺型コンタクト領域３６ａが最外周のコンタクトホール４０ｂでＮｉＳｉ膜４１に接することである。外周ｐ⁺⁺型コンタクト領域３６ａは、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域２に蓄積された正孔を、ＭＯＳＦＥＴのターンオフ時に外周ｐ⁺型領域６２ａおよび外周ｐ型ベース領域３４ａを介してソース電極へ引き抜く機能を有する。

【0062】

ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに代えて、それぞれｐ型ベース領域３４および外周ｐ型ベース領域３４ａが半導体基板１０のおもて面に達して露出される。半導体基板１０の内部において、ｐ型ベース領域３４および外周ｐ型ベース領域３４ａとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、これらの領域に接して、ｎ^-型ドリフト領域３２が設けられている。

【0063】

ｐ型ベース領域３４および外周ｐ型ベース領域３４ａとｎ^-型ドリフト領域３２との間に、ｎ型電流拡散領域３３および第１，２ｐ⁺型領域６１，６２がそれぞれ選択的に設けられている。ｎ型電流拡散領域３３および第１，２ｐ⁺型領域６１，６２の下面は、ゲートトレンチ３７の底面よりもｎ⁺型ドレイン領域３１側に深い位置に配置されている。ｎ型電流拡散領域３３および第２ｐ⁺型領域６２の上面は、ｐ型ベース領域３４に接する。ｎ型電流拡散領域３３および第１，２ｐ⁺型領域６１，６２は、ゲートトレンチ３７の長手方向に、ゲートトレンチ３７と略同じ長さで直線状に延在している。

【0064】

ｎ型電流拡散領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３は、互いに隣り合うゲートトレンチ３７間において、第１，２ｐ⁺型領域６１，６２に接する。ｎ型電流拡散領域３３は、活性領域１から中間領域３に延在してもよい。ｎ型電流拡散領域３３は設けられていなくてもよい。この場合、ｎ^-型ドリフト領域３２が半導体基板１０のおもて面側に延在してｐ型ベース領域３４に接する。

【0065】

第１，２ｐ⁺型領域６１，６２は、ゲートトレンチ３７の底面のゲート絶縁膜３８にかかる電界を緩和させる機能を有する。第１，２ｐ⁺型領域６１，６２の深さは、適宜設定可能である。例えば、第１，２ｐ⁺型領域６１，６２は、ｎ型電流拡散領域３３の内部で終端して、ｎ型電流拡散領域３３に周囲を囲まれてもよいし、深さ方向Ｚにｎ型電流拡散領域３３と略同じ深さ位置か、もしくはｎ型電流拡散領域３３よりもｎ⁺型ドレイン領域３１側に深い位置に達して、ｎ^-型ドリフト領域３２に接していてもよい。

【0066】

第１ｐ⁺型領域６１は、ｐ型ベース領域３４と離れて設けられ、深さ方向Ｚにゲートトレンチ３７の底面に対向する。第１ｐ⁺型領域６１は、ゲートトレンチ３７の底面に達してもよい。第１ｐ⁺型領域６１は、フローティング（浮遊）電位であってもよいが、第１，２ｐ⁺型領域６１，６２間の所定箇所に他のｐ⁺型領域（不図示）を配置するか、または第１ｐ⁺型領域６１の一部を第２ｐ⁺型領域６２側へ延在させるか、によって第２ｐ⁺型領域６２に所定箇所で電気的に接続されてソース電極の電位に固定されていてもよい。

【0067】

第２ｐ⁺型領域６２は、互いに隣り合うゲートトレンチ３７間に、第１ｐ⁺型領域６１およびゲートトレンチ３７と離れて設けられ、かつ深さ方向Ｚにｐ型ベース領域３４に隣接する。また、第２ｐ⁺型領域６２（以下、外周ｐ⁺型領域（第２導電型高濃度領域）６２ａとする）は、最外周のゲートトレンチ３７の外側に、第１ｐ⁺型領域６１および最外周のゲートトレンチ３７と離れて設けられ、かつ深さ方向Ｚに外周ｐ型ベース領域３４ａに隣接する。外周ｐ⁺型領域６２ａは、活性領域１から外側へ延在し、中間領域３の全域に設けられている。

【0068】

外周ｐ⁺型領域６２ａは、活性領域１の周囲を略矩形状に囲み、すべての第１，２ｐ⁺型領域６１，６２の端部に連結されている。外周ｐ⁺型領域６２ａは、中間領域３から段差５３よりも外側に延在して、半導体基板１０のおもて面の第２面１０ｂに露出されている。外周ｐ⁺型領域６２ａは、半導体基板１０のおもて面の第３面１０ｃに露出されてもよい。半導体基板１０のおもて面の第２，３面１０ｂ，１０ｃに露出とは、当該第２，３面１０ｂ，１０ｃ上の後述するフィールド酸化膜８１に接することである。

【0069】

第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）と後述するＦＬＲ１０１～１１８とが同時に形成される場合、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）の不純物濃度は、例えば、１×１０¹⁸／ｃｍ³未満程度の範囲内であり、好ましくは例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度の範囲内であることがよい。また、第２ｐ⁺型領域６２の厚さ（深さ方向Ｚの長さ）を例えば０．７μｍ以上１．１μｍ以下程度の範囲内とすることで、第２ｐ⁺型領域６２（外周ｐ⁺型領域６２ａを含む）を後述するＦＬＲ１０１～１１８と同時に形成することができる。

【0070】

ｎ^-型エピタキシャル層７２の、ｎ型電流拡散領域３３、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）、後述するＦＬＲ１０１～１１８および後述するｎ⁺型チャネルストッパ領域２１を除く部分がｎ^-型ドリフト領域３２である。ｎ^-型ドリフト領域３２は、これらの領域とｎ⁺型ドレイン領域３１との間に設けられている。ｎ^-型ドリフト領域３２は、活性領域１からチップ端部まで延在して、半導体基板１０の端部（半導体基板１０の側面）に露出されている。

【0071】

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、すべてのゲート電極３９を覆う。活性領域１において層間絶縁膜４０には、深さ方向Ｚに層間絶縁膜４０を貫通するコンタクトホール４０ａ，４０ｂが設けられている。コンタクトホール４０ａには、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が露出される。コンタクトホール４０ｂは、例えば、活性領域１の周囲を囲む略矩形状に設けられている。コンタクトホール４０ｂには、外周ｐ⁺⁺型コンタクト領域３６ａが露出される。

【0072】

中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の第１～３面１０ａ～１０ｃは、外周ｐ⁺⁺型コンタクト領域３６ａよりも外側の全面を、フィールド酸化膜８１および層間絶縁膜４０を順に積層した絶縁層で覆われている。フィールドプレート（導電性膜）は設けられておらず、中間領域３およびエッジ終端領域２における半導体基板１０のおもて面の第１～３面１０ａ～１０ｃの、外周ｐ⁺⁺型コンタクト領域３６ａよりも外側の全面がフィールド酸化膜８１に接している。

【0073】

中間領域３においてフィールド酸化膜８１上には、外周ｐ⁺⁺型コンタクト領域３６ａよりも外側に、ゲートランナーとなるゲートポリシリコン（ｐｏｌｙ－Ｓｉ）配線層８２およびゲート金属配線層８３が順に積層されている。ゲートポリシリコン配線層８２およびゲート金属配線層８３は、深さ方向Ｚにゲートトレンチ３７の端部に対向して、ゲートトレンチ３７の端部においてゲート電極３９に電気的に接続され、ゲート電極３９とゲートパッド（不図示）とを電気的に接続する。

【0074】

半導体基板１０のおもて面の第２面１０ｂの表面領域においてｎ^-型エピタキシャル層７２の内部に、ＦＬＲ構造２０を構成するフローティング電位の複数のｐ^-型領域（ＦＬＲ（第２導電型耐圧領域）：ハッチング部分）が選択的に設けられ、その外側にＦＬＲ構造２０と離れてｎ⁺型チャネルストッパ領域２１が選択的に設けられている。ＦＬＲ構造２０は、１６本以上のＦＬＲで構成されることがよい（ここでは１８本とし、内側から符号１０１～１１８を付す）。ＦＬＲ１０１～１１８およびｎ⁺型チャネルストッパ領域２１は、半導体基板１０のおもて面の第２面１０ｂに露出されている。

【0075】

ＦＬＲ１０１～１１８は、外周ｐ⁺型領域６２ａの外側において、外周ｐ⁺型領域６２ａとｎ⁺型チャネルストッパ領域２１との間に互いに離れて設けられ、中間領域３を介して活性領域１の周囲を同心状に囲む。複数のＦＬＲ１０１～１１８のうちの最も内側のＦＬＲ１０１は、半導体基板１０のおもて面に平行な方向に外周ｐ⁺型領域６２ａに対向する。複数のＦＬＲ１０１～１１８のうちの最も外側のＦＬＲ１１８は、半導体基板１０のおもて面に平行な方向にｎ⁺型チャネルストッパ領域２１に対向する。

【0076】

すべてのＦＬＲ１０１～１１８は、ｎ^-型ドリフト領域３２に周囲を囲まれている。最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの間と、互いに隣り合うＦＬＲ１０１～１１８間と、最も外側のＦＬＲ１１８とｎ⁺型チャネルストッパ領域２１との間と、にｎ^-型ドリフト領域３２が配置されている。これらＦＬＲ１０１～１１８とｎ^-型ドリフト領域３２とのｐｎ接合で、ＭＯＳＦＥＴのオフ時にエッジ終端領域２にかかる高電圧が負担され、エッジ終端領域２の所定耐圧が確保される。

【0077】

最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１は、例えば１．２μｍ以下程度の範囲内であることが好ましい。最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１とは、外周ｐ⁺型領域６２ａとｎ^-型ドリフト領域３２とのｐｎ接合（主接合）と、最も内側（内側から１本目）のＦＬＲ１０１と、の間隔である。最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１は、半導体装置３０の耐圧を低くするほど狭く設定される。

【0078】

最も内側のＦＬＲ１０１は、外周ｐ⁺型領域６２ａにちょうど接触する位置に設けてもよいし（ｗ１＝０．０μｍ）、外周ｐ⁺型領域６２ａに重なって接触する位置（ｗ１＜０．０μｍ）に設けてもよい。例えば半導体装置３０の耐圧が６００Ｖである場合に、最も内側のＦＬＲ１０１は外周ｐ⁺型領域６２ａと接触して配置される。最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａに接触する場合、最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａから離れている場合と比べて、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８が広めに設定される。

【0079】

互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８は、半導体装置３０の耐圧を低くするほど狭く設定される。互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８は、外側に配置されるほど所定の増加幅（法線方向の幅）で一律に広くなっている。法線方向とは、活性領域１側（内側）からチップ端部へ向かう方向である。例えば当該増加幅が０．１μｍである場合、互いに隣り合うＦＬＲ１０２～１１８間の第ｊ間隔ｗｊは、内側に隣り合うＦＬＲ１０１～１１７間の第ｋ間隔ｗｋに０．１μｍを加算した値となる（ｊ＝２～１８、ｋ＝ｊ－１）。

【0080】

最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａと接触する場合、最も内側のＦＬＲ１０１から内側から４本目のＦＬＲ１０４までは次の条件で配置することがよい。最も内側のＦＬＲ１０１と内側から２本目のＦＬＲ１０２との第２間隔ｗ２は、例えば２．１μｍ以下程度の範囲内とすることがよい。内側から２本目のＦＬＲ１０２と内側から３本目のＦＬＲ１０３との第３間隔ｗ３は、例えば３．１μｍ以下程度の範囲内とすることがよく、好ましくは１．０μｍ以下程度の範囲内とすることがよい。

【0081】

内側から２本目のＦＬＲ１０２と内側から３本目のＦＬＲ１０３との第３間隔ｗ３を１．０μｍ以下程度とした場合、内側から３本目のＦＬＲ１０３と内側から４本目のＦＬＲ１０４との第４間隔ｗ４は、例えば２．０μｍ以下程度の範囲内とすることがよい。最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとが離れている場合、内側から４本目以降のＦＬＲ１０４～１１８間の第５～１８間隔ｗ５～ｗ１８は、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１よりも広いことがよい。

【0082】

すべてのＦＬＲ１０１～１１８は、同一構成で形成され、略同じ幅（法線方向の幅）ｗ２１、略同じ厚さ（深さ方向Ｚの長さ）ｔ１０、および略同じ不純物濃度を有する。ＦＬＲ１０１～１１８の幅ｗ２１は、例えば、従来のＦＬＲ構造２９０のＦＬＲ２９１の幅ｗ２１０（図１９参照）の１／２程度であり、具体的には例えば５μｍ以上１５μｍ以下程度である（１２００Ｖ耐圧）。ＦＬＲ１０１～１１８の厚さｔ１０は、例えば、従来のＦＬＲ構造２９０のＦＬＲ２９１の厚さｔ２０１（図１９参照）の２倍程度であり、具体的には例えば０．７μｍ以上１．１μｍ以下程度である。

【0083】

ＦＬＲ１０１～１１８の厚さｔ１０を従来のＦＬＲ構造２９０のＦＬＲ２９１の厚さｔ２０１よりも厚くすることで、従来のＦＬＲ構造２９０と比べて、半導体基板３０のオフ時にＦＬＲ１０１～１１８にかかる電界を緩和することができる。このため、従来のＦＬＲ構造２９０と比べて、ＦＬＲ１０１～１１８の幅ｗ２１や、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８を狭くすることができる。

【0084】

エッジ終端領域２の長さ（中間領域３からチップ端部までの長さ）ｗ２０は、同じ本数（１８本）でＦＬＲ２９１を有する従来のＦＬＲ構造２９０を配置したエッジ終端領域２０２の長さｗ２０２（図１９参照）の１／２程度であり、空間変調型のＦＬＲ構造２２０を配置したエッジ終端領域２０２の長さｗ２０１（図１８参照）と同程度（例えば耐圧１２００Ｖの場合は１００μｍ以上２００μｍ以下程度）となる。各ＦＬＲ１０１～１１８は、従来のＦＬＲ構造２９０のＦＬＲ２９１と略同じ断面積で、当該ＦＬＲ２９１よりも深さ方向Ｚに長い縦長の略矩形状の断面形状となる。

【0085】

このように、すべてのＦＬＲ１０１～１１８を深さ方向Ｚに長い縦長の断面形状とすることで、ＭＯＳＦＥＴのオン状態が長時間続くことで半導体基板１０のおもて面の第２面１０ｂ上の絶縁層（フィールド酸化膜８１、層間絶縁膜４０および第１保護膜５０）に電荷が蓄積されたとしても、当該電荷の悪影響を受けにくくなる。内側から２番目以降のＦＬＲ１０２～１１８は、最も内側のＦＬＲ１０１の幅ｗ２１よりも広くてもよい。この場合、内側から２番目以降のＦＬＲ１０２～１１８はすべて略同じ幅ｗ２１とする。

【0086】

絶縁層中の電荷による悪影響とは、絶縁層が正（プラス）に帯電したときに、絶縁層中の正電荷によりエッジ終端領域２におけるｎ^-型ドリフト領域３２内の空乏層の広がりが抑制されることである。また、絶縁層が負（マイナス）に帯電したときに、エッジ終端領域２におけるｎ^-型ドリフト領域３２内の電位が絶縁層中の負電荷により外側へ引っ張られて外側へ延びやすくなることである。絶縁層中に蓄積される電荷の悪影響を受けにくいことで、ＦＬＲ構造２０の耐圧特性を安定させることができる。

【0087】

ＦＬＲ１０１～１１８の不純物濃度は、従来のＦＬＲ構造２９０を構成するＦＬＲ２９１（図１９参照）の不純物濃度よりも低く例えば１×１０¹⁸／ｃｍ³未満程度の範囲内である。好ましくは、ＦＬＲ１０１～１１８の不純物濃度は、例えば３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下程度の範囲内であることがよく、例えば５×１０¹⁷／ｃｍ³程度であってもよい。半導体装置３０の耐圧を低くするほど、ＦＬＲ１０１～１１８の不純物濃度を高く設定することがよい。

【0088】

ＦＬＲ１０１～１１８の不純物濃度を従来のＦＬＲ構造２９０を構成するＦＬＲ２９１の不純物濃度よりも低くすることで、従来のＦＬＲ構造２９０と比べて、半導体基板３０のオフ時にＦＬＲ１０１～１１８にかかる電界を緩和することができる。このため、従来のＦＬＲ構造２９０と比べて、ＦＬＲ１０１～１１８の幅ｗ２１や、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８を狭くすることができる。

【0089】

ＦＬＲ１０１～１１８は、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）と同時に形成されてもよい。ＦＬＲ１０１～１１８は、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）よりもｎ⁺型ドレイン領域３１側に深い位置に達してもよい。この場合、ＦＬＲ１０１～１１８がｎ⁺型ドレイン領域３１側に第１，２ｐ⁺型領域６１，６２と同じ深さ位置である場合と比べて、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８が広めに設定される。

【0090】

ｎ⁺型チャネルストッパ領域２１は、ＦＬＲ構造２０の外側に、ＦＬＲ構造２０と離れて設けられている。ｎ⁺型チャネルストッパ領域２１は、半導体基板１０の端部に露出されている。ｎ⁺型チャネルストッパ領域２１を設けることで、ｎ⁺型チャネルストッパ領域２１を設けない場合と比べて、ＭＯＳＦＥＴのオフ時にｎ^-型ドリフト領域３２内を活性領域１から外側へ広がる空乏層を抑制することができる。チャネルストッパ電極（不図示）が設けられていない。

【0091】

ｎ⁺型チャネルストッパ領域２１に代えて、ｐ⁺型チャネルストッパ領域（不図示）を設けた場合においても、ｎ⁺型チャネルストッパ領域２１と同様の効果が得られる。半導体基板１０のおもて面の第２面１０ｂ上の絶縁層にマイナス電荷（負電荷）が蓄積されていてもＭＯＳＦＥＴのオフ時にｎ^-型ドリフト領域３２内を活性領域１から外側へ広がる空乏層がチップ端部に達しないようにＦＬＲ構造２０の条件が設定されている場合には、ｎ⁺型チャネルストッパ領域２１は設けられていなくてもよい。

【0092】

半導体基板１０のおもて面の第２，３面１０ｂ，１０ｃは、上述したようにフィールド酸化膜８１および層間絶縁膜４０を順に積層した絶縁層で覆われている。当該絶縁層は、半導体基板１０のおもて面の第２面１０ｂで、ＦＬＲ１０１～１１８と、ｎ⁺型チャネルストッパ領域２１と、これらの領域間に挟まれたｎ^-型ドリフト領域３２と、を覆う。第１保護膜５０（パッシベーション膜）は、半導体基板１０のおもて面の全面を覆って、半導体基板１０のおもて面を保護する表面保護膜である。

【0093】

フィールド酸化膜８１、層間絶縁膜４０および第１保護膜５０の総厚さｔ２０は、ゲート絶縁膜３８の厚さ以上であり、印加電圧に耐え得る厚さであればよく、具体的には例えばＭＯＳＦＥＴの耐圧が１７００Ｖである場合に１．７μｍ以上程度である。ニッケルシリサイド（ＮｉｘＳｉｙ、ここでｘ，ｙは整数である：以下、まとめてＮｉＳｉとする）膜４１は、コンタクトホール４０ａ，４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６に電気的に接続される。

【0094】

ＮｉＳｉ膜４１は、コンタクトホール４０ｂにおいて外周ｐ⁺⁺型コンタクト領域３６ａに電気的に接続される。ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４および外周ｐ型ベース領域３４ａがそれぞれコンタクトホール４０ａ，４０ｂに露出され、ＮｉＳｉ膜４１に電気的に接続される。活性領域１における層間絶縁膜４０およびＮｉＳｉ膜４１の表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１の表面に沿ってバリアメタル４６が設けられている。

【0095】

バリアメタル４６は、バリアメタル４６の各金属膜間またはバリアメタル４６を挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６は、例えば、第１窒化チタン（ＴｉＮ）膜４２、第１チタン（Ｔｉ）膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層した積層構造を有していてもよい。第１ＴｉＮ膜４２は、活性領域１における層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３は、第１ＴｉＮ膜４２およびＮｉＳｉ膜４１の表面全体に設けられている。

【0096】

第２ＴｉＮ膜４４は、第１Ｔｉ膜４３の表面全体に設けられている。第２Ｔｉ膜４５は、第２ＴｉＮ膜４４の表面全体に設けられている。第２Ｔｉ膜４５の表面全体にアルミニウム（Ａｌ）電極膜４７が設けられている。Ａｌ電極膜４７は、バリアメタル４６およびＮｉＳｉ膜４１を介してｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに電気的に接続される。Ａｌ電極膜４７およびバリアメタル４６は、中間領域３の後述するゲート金属配線層８３よりも内側で終端している。

【0097】

Ａｌ電極膜４７は、例えば、５μｍ程度の厚さのＡｌ膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。Ａｌ電極膜４７、バリアメタル４６およびＮｉＳｉ膜４１は、ソース電極（第１電極）として機能する。Ａｌ電極膜４７の上には、めっき膜４８およびはんだ層（不図示）を介して、端子ピン４９の一方の端部が接合される。端子ピン４９の他方の端部は、半導体基板１０のおもて面に対向して配置された金属バー（不図示）に接合される。

【0098】

また、端子ピン４９の他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４９は、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４８にはんだ接合される。端子ピン４９は、ＭＯＳＦＥＴの電流能力に応じた所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４９は、Ａｌ電極膜４７の電位を外部に取り出す外部接続用端子である。

【0099】

第１，２保護膜５０、５１は、例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）等の耐熱性の高い有機高分子材料膜である。第１保護膜５０は、Ａｌ電極膜４７の表面のめっき膜４８以外の部分を覆う。第１保護膜５０は、Ａｌ電極膜４７、層間絶縁膜４０およびゲート金属配線層８３を覆うようにチップ端部まで延在し、パッシベーション膜として機能する。Ａｌ電極膜４７の、第１保護膜５０の開口部に露出する部分はソースパッドとなる。第２保護膜５１は、めっき膜４８と第１保護膜５０との境界を覆う。

【0100】

半導体基板１０のおもて面は、エッジ終端領域２において半導体基板１０のおもて面にｎ^-型エピタキシャル層が露出されていればよく、段差５３を設けずに活性領域１からチップ端部まで連続する平坦面としてもよい。ドレイン電極（第２電極）５２は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５２上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。

【0101】

半導体基板１０のおもて面のＡｌ電極膜４７に端子ピン４９を接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４９を接合した金属バーから放熱される。

【0102】

実施の形態１にかかる半導体装置３０の動作について説明する。ソース電極（Ａｌ電極膜４７）に対して正の電圧（順方向電圧）がドレイン電極５２に印加された状態で、ゲート電極３９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３４のゲートトレンチ３７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域３１からチャネルを通ってｎ⁺型ソース領域３５へ向かう電流が流れ、ＭＯＳＦＥＴがオンする。

【0103】

一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極３９にゲート閾値電圧未満の電圧が印加されたときに、活性領域１において、第１，２ｐ⁺型領域６１，６２およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合が逆バイアスされることで、電流が流れなくなるため、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合が逆バイアスされることで、当該ｐｎ接合から空乏層が広がり、活性領域１の耐圧が確保される。

【0104】

さらに、ＭＯＳＦＥＴのオフ時、活性領域１の上記ｐｎ接合から広がった空乏層は、エッジ終端領域２のＦＬＲ１０１～１１８とｎ^-型ドリフト領域３２とのｐｎ接合によって、エッジ終端領域２を法線方向に外側（チップ端部側）へ向かって延びる。エッジ終端領域２を外側へ向かって空乏層が延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（活性領域１からチップ端部へ向かう方向（同心状に配置されたＦＬＲ１０１～１１８の法線方向）の幅）に基づく所定耐圧を確保することができる。

【0105】

また、ＭＯＳＦＥＴのオフ時に、ソース電極（Ａｌ電極膜４７）に対して負の電圧をドレイン電極５２に印加することで、第１，２ｐ⁺型領域６１，６２およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合で形成される寄生のダイオードに順方向に電流を流すことができる。例えば、ＭＯＳＦＥＴがインバータ用デバイスである場合、ＭＯＳＦＥＴ自身を保護するための還流ダイオードとして、この半導体基板１０の内部に内蔵される寄生のダイオードを使用可能である。

【0106】

次に、実施の形態１にかかる半導体装置３０の製造方法について説明する。図３～８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３～８には活性領域１を示し、エッジ終端領域２および中間領域３については図２を参照する。ここでは、エッジ終端領域２および中間領域３の各部を、活性領域１に形成される各部と同じ不純物濃度および深さの各部と同時に形成する場合を例に説明する。

【0107】

まず、図３に示すように、炭化珪素からなるｎ⁺型出発基板（出発ウエハ）７１を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされたｎ^-型エピタキシャル層７２ａ（７２）をエピタキシャル成長させる。ｎ^-型エピタキシャル層７２の厚さｔ１は、耐圧３３００Ｖクラスである場合に例えば３０μｍ程度であり、耐圧１２００Ｖクラスである場合に例えば１０μｍ程度である。

【0108】

次に、図４に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、活性領域１においてｎ^-型エピタキシャル層７２の表面領域に、第１ｐ⁺型領域６１と、第２ｐ⁺型領域６２の一部となるｐ⁺型領域９１と、を形成する。このとき、ｎ^-型エピタキシャル層７２の表面領域に、第１ｐ⁺型領域６１と同時に、外周ｐ⁺型領域６２ａおよびＦＬＲ１０１～１１８の一部となる各ｐ⁺型領域９１を形成する。

【0109】

次に、フォトリソグラフィおよび例えば窒素（Ｎ）等のｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層７２の表面領域に、ｎ型電流拡散領域３３の一部となるｎ型領域９２を形成する。ｐ⁺型領域６１，９１およびｎ型領域９２を形成するための各イオン注入は、異なる条件で所定ドーズ量を複数回（多段）に分けて注入する多段イオン注入であってもよい。ｐ⁺型領域６１，９１とｎ型領域９２との形成順序を入れ替えてもよい。

【0110】

活性領域１において互いに隣り合うｐ⁺型領域６１，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１，９１は、例えば深さｄ１を０．５μｍ程度とし、上述したように不純物濃度を１．０×１０¹⁸／ｃｍ³未満程度とする。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０¹⁷／ｃｍ³以上５．０×１０¹⁸／ｃｍ³以下程度である。

【0111】

次に、図５に示すように、ｎ^-型エピタキシャル層７２ａ上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型エピタキシャル層７２ｂ（７２）を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ^-型エピタキシャル層７２を所定厚さにする。ｎ^-型エピタキシャル層７２（７２ａ，７２ｂ）の不純物濃度は、例えば３×１０¹⁵／ｃｍ³程度である。

【0112】

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、活性領域１においてｎ^-型エピタキシャル層７２ｂに、第２ｐ⁺型領域６２の一部となるｐ⁺型領域９３を形成する。このとき、ｎ^-型エピタキシャル層７２ｂに、当該ｐ⁺型領域９３と同時に、外周ｐ⁺型領域６２ａおよびＦＬＲ１０１～１１８の一部となる各ｐ⁺型領域９３を形成する。

【0113】

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層７２ｂに、ｎ型電流拡散領域３３の一部となるｎ型領域９４を形成する。深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて、第２ｐ⁺型領域６２、外周ｐ⁺型領域６２ａおよびＦＬＲ１０１～１１８が形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されて、ｎ型電流拡散領域３３が形成される。

【0114】

ＦＬＲ１０１～１１８の厚さｔ１０は、後の段差５３の形成後にＦＬＲ１０１～１１８の表面領域が若干除去されたとしても、上述した範囲内（例えば０．７μｍ以上１．１μｍ以下程度）となるように設定される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

【0115】

次に、図６に示すように、ｎ^-型エピタキシャル層７２上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型エピタキシャル層７３をエピタキシャル成長させる。ｐ型エピタキシャル層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４×１０¹⁷／ｃｍ³程度である。ここまでの工程で、ｎ⁺型出発基板７１上にエピタキシャル層７２，７３を順に積層した半導体基板（半導体ウエハ）１０が完成する。

【0116】

次に、ｐ型エピタキシャル層７３の、エッジ終端領域２側の部分をエッチングにより除去して、半導体基板１０のおもて面に、活性領域１および中間領域３の部分（第１面１０ａ）よりもエッジ終端領域２の部分（第２面１０ｂ）で低くした段差５３を形成する。このとき、エッジ終端領域２において半導体基板１０のおもて面にＦＬＲ１０１～１１８が露出されたことを条件（ストッパ）としてエッチングを停止してもよい。

【0117】

この段差５３を形成するためのエッチングを、半導体基板１０のおもて面にＦＬＲ１０１～１１８が露出された直後に停止することで、ＦＬＲ１０１～１１８を所定の厚さｔ１０で残すことができる。このため、ＦＬＲ構造の設計条件に基づく所定耐圧を安定して得ることができる。エッジ終端領域２において新たに半導体基板１０のおもて面となった第２面１０ｂには、ｎ^-型エピタキシャル層７２が露出される。

【0118】

半導体基板１０のおもて面の第１面１０ａと第２面１０ｂとをつなぐ第３面１０ｃは、例えば第１，２面１０ａ，１０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしていてもよい。半導体基板１０のおもて面の第３面１０ｃには、ｐ型エピタキシャル層７３が露出される。この段差５３を形成するエッチングにより、ｐ型エピタキシャル層７３とともにｎ^-型エピタキシャル層７２の表面領域が若干除去されてもよい。

【0119】

次に、フォトリソグラフィおよび所定条件のイオン注入により、ｐ型エピタキシャル層７３の表面領域に、ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａをそれぞれ選択的に形成する。イオン注入により、エッジ終端領域２において半導体基板１０のおもて面の第２面１０ｂに露出するｎ^-型エピタキシャル層７２の表面領域に、ｎ⁺型チャネルストッパ領域２１を選択的に形成する。

【0120】

ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６、外周ｐ⁺⁺型コンタクト領域３６ａおよびｎ⁺型チャネルストッパ領域２１の形成順序は入れ替え可能である。例えば、ｎ⁺型ソース領域３５およびｎ⁺型チャネルストッパ領域２１を同時に形成してもよい。ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａを段差５３の形成前に形成してもよい。

【0121】

次に、エピタキシャル層７２，７３にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。活性化アニールは、イオン注入によりすべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。活性化アニールの温度および時間は、例えば、それぞれ１７００℃程度および２分間程度であってもよい。

【0122】

この活性化アニールにより、イオン注入によるすべての拡散領域（ｎ型電流拡散領域３３、第１，２ｐ⁺型領域６１，６２、外周ｐ⁺型領域６２ａ、ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６、外周ｐ⁺⁺型コンタクト領域３６ａ、ｎ⁺型チャネルストッパ領域２１およびＦＬＲ１０１～１１８）で、不純物が活性化されるとともに、ガウス法則にしたがって各々の不純物濃度および不純物拡散係数に応じた不純物拡散が起きる。

【0123】

次に、図７に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５およびｐ型ベース領域３４を貫通して、ｎ型電流拡散領域３３の内部において第１ｐ⁺型領域６１に対向するゲートトレンチ３７を形成する。ｐ型ベース領域３４は、ｐ型エピタキシャル層７３の、イオン注入されずにｐ型のまま残る部分である。ゲートトレンチ３７を形成するためのエッチングを用いて段差５３を形成してもよい。

【0124】

次に、図８に示すように、半導体基板１０のおもて面の第１面１０ａおよびゲートトレンチ３７の内壁（側壁および底面）に沿ってゲート絶縁膜３８を形成する。ゲート絶縁膜３８は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。

【0125】

次に、ゲートトレンチ３７の内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積（形成）する。次に、このポリシリコン層を選択的に除去し、ゲート電極３９となる部分のみをゲートトレンチ３７の内部に残す。また、上記ポリシリコン層の一部をゲート電極３９として残すと同時に、当該ポリシリコン層の一部をゲートポリシリコン配線層８２として残してもよい。

【0126】

ゲート電極３９とゲートポリシリコン配線層８２とを同時に形成する場合、ゲート絶縁膜３８の形成後、リンドープのポリシリコン層の堆積前に、中間領域３およびエッジ終端領域２において半導体基板１０のおもて面上にフィールド酸化膜８１を形成する。図２には図示省略するが、半導体基板１０のおもて面とフィールド酸化膜８１との間にゲート絶縁膜３８が残っていてもよい。

【0127】

次に、半導体基板１０のおもて面全面に、ゲート電極３９およびゲートポリシリコン配線層８２を覆う例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ等の層間絶縁膜４０を例えば１μｍの厚さで形成する。次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８を貫通するコンタクトホール４０ａ，４０ｂを形成する。

【0128】

コンタクトホール４０ａには、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が露出される。コンタクトホール４０ｂには、外周ｐ⁺⁺型コンタクト領域３６ａが露出される。また、コンタクトホール４０ａ，４０ｂの形成と同時に、層間絶縁膜４０に、ゲートポリシリコン配線層８２が露出するコンタクトホールを形成する。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。

【0129】

次に、活性領域１において層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２を形成する。次に、コンタクトホール４０ａ，４０ｂの内部において半導体基板１０のおもて面にオーミック接触するＮｉＳｉ膜４１を形成する。また、ドレイン電極５２として、半導体基板１０の裏面にオーミック接触するＮｉＳｉ膜を形成する。ＮｉＳｉ膜は、ニッケル膜を、例えば９７０℃の温度での熱処理により半導体基板１０と反応させることで形成される。

【0130】

次に、スパッタ法により、ＮｉＳｉ膜４１および第１ＴｉＮ膜４２を覆うように、第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層して、活性領域１のほぼ全面を覆うようにバリアメタル４６を形成する。次に、第２Ｔｉ膜４５上にＡｌ電極膜４７を堆積する。また、Ａｌ電極膜４７と同時に、Ａｌ電極膜４７と離して層間絶縁膜４０上にゲートパッド（不図示）を形成する。

【0131】

また、Ａｌ電極膜４７と同時に、ゲートポリシリコン配線層８２上にゲート金属配線層８３を形成する。次に、ドレイン電極５２の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、半導体基板１０のおもて面全面にポリイミド等の有機高分子材料からなる第１保護膜５０を形成し、第１保護膜５０によってＡｌ電極膜４７、ゲートパッドおよびゲート金属配線層８３を覆う。

【0132】

次に、第１保護膜５０を選択的に除去して形成した異なる開口部にそれぞれＡｌ電極膜４７（ソースパッド）およびゲートパッドを露出させる。次に、一般的なめっき前処理後、一般的なめっき処理により第１保護膜５０の各開口部にめっき膜４８を形成する。次に、熱処理（ベーク）によりめっき膜４８を乾燥させる。次に、ポリイミド等の有機高分子材料からなる第２保護膜５１を形成し、めっき膜４８と第１保護膜５０との境界を覆う。

【0133】

次に、熱処理（キュア）により第１，２保護膜５０，５１の強度を向上させる。次に、めっき膜４８上に、それぞれはんだ層により端子ピン４９を接合する。ゲートパッド（不図示）の上にも、Ａｌ電極膜４７上と同様に端子ピンを接合した配線構造を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１，２に示すＭＯＳＦＥＴ（半導体装置３０）が完成する。

【0134】

以上、説明したように、実施の形態１によれば、エッジ終端領域に耐圧構造としてＦＬＲ構造を備え、当該ＦＬＲ構造を構成する複数のＦＬＲの不純物濃度は従来のＦＬＲ構造（図１９参照）のＦＬＲの不純物濃度よりも低く１×１０¹⁸／ｃｍ³未満の範囲内であり、ＦＬＲの厚さは従来のＦＬＲ構造のＦＬＲの厚さよりも厚く０．７μｍ以上１．１μｍ以下である。これによって、互いに隣り合うＦＬＲ間の間隔のマージンを大きくすることができるため、ＦＬＲ構造の完成度が高くなり、半導体装置の信頼性を向上させることができる。

【0135】

また、実施の形態１によれば、ＦＬＲの不純物濃度を低くすることで、オフ時にＦＬＲにかかる電界が緩和される。ＦＬＲの厚さを厚くすることで、ＦＬＲが半導体基板のおもて面から深い位置に達するため、エッジ終端領域における半導体基板のおもて面上の絶縁層に蓄積される外部電荷の悪影響を受けにくい。これによって、エッジ終端領域の耐圧を向上させることができるため、従来のＦＬＲ構造と比べてエッジ終端領域の長さを１／２程度まで短くすることができる。

【0136】

また、実施の形態１によれば、耐圧構造を通常のＦＬＲ構造とすることで、耐圧構造を空間変調型のＦＬＲ構造（図１８参照）とする場合と比べて耐圧構造の設計が容易となり、イオン注入精度の影響を受けにくい。また、上述したように、互いに隣り合うＦＬＲ間の間隔のマージンが大きくなるため、従来のＦＬＲ構造と比べても、イオン注入精度の影響を受けにくい。このため、耐圧構造として空間変調型のＦＬＲ構造や従来のＦＬＲ構造を形成する場合と比べて、半導体装置の作製（製造）が簡易となる。

【0137】

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置１００ａを半導体基板１０のおもて面側から見たレイアウトは図１と同様である。図９に示す実施の形態２にかかる半導体装置１００ａのＦＬＲ構造１２０が実施の形態１にかかる半導体装置３０のＦＬＲ構造２０（図２参照）と異なる点は、ＦＬＲ構造１２０を構成するＦＬＲ（ｐ^-型領域）１２１～１３８が半導体基板１０のおもて面に露出されていない点である。

【0138】

実施の形態２においては、半導体基板１０のおもて面の第２面１０ｂとＦＬＲ１２１～１３８との間に、ｎ^-型ドリフト領域３２が設けられている。ＦＬＲ１２１～１３８の上端部（半導体基板１０のおもて面の第２面１０ｂ側の端部）は、半導体基板１０のおもて面の第２面１０ｂから例えば０．１μｍ以上０．２μｍ以下程度離れており、具体的には例えば第１ｐ⁺型領域６１の上端部と同じ深さ位置にあってもよい。ＦＬＲ１２１～１３８の不純物濃度の条件は、実施の形態１のＦＬＲ１０１～１１８と同様である。

【0139】

ＦＬＲ１２１～１３８のｎ⁺型ドレイン領域３１側の端部（下端部）の深さ位置は、実施の形態１のＦＬＲ１０１～１１８と同様である。ＦＬＲ１２１～１３８の厚さ（深さ方向Ｚの長さ）ｔ１１および幅ｗ３０の条件は、それぞれ実施の形態１のＦＬＲ１０１～１１８の厚さｔ１０および幅ｗ２１と同様である。最も内側のＦＬＲ１２１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１の条件、および、互いに隣り合うＦＬＲ１２１～１３８間の第２～１８間隔ｗ２～ｗ１８の条件は、実施の形態１のＦＬＲ１０１～１１８と同様である。

【0140】

実施の形態２にかかる半導体装置１００ａの製造方法は、実施の形態１にかかる半導体装置３０の製造方法において、第１ｐ⁺型領域６１と同様に（図５参照）、ＦＬＲ１２１～１３８を、ｎ^-型エピタキシャル層７２ａにのみ形成し、ｎ^-型エピタキシャル層７２ａ上に堆積されるｎ^-型エピタキシャル層７２ｂに形成しなければよい。これによって、半導体基板１０のおもて面の第２面１０ｂとなるｎ^-型エピタキシャル層７２（７２ａ，７２ｂ）の表（ひょう）面に達しない深い位置にＦＬＲ１２１～１３８を形成することができる。

【0141】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果をさらに得ることができる。また、実施の形態２によれば、ＦＬＲとｎ^-型ドリフト領域とのｐｎ接合が半導体基板のおもて面の第２面から離れた深い位置に配置されるため、エッジ終端領域における半導体基板のおもて面上の絶縁層に蓄積される外部電荷による悪影響を受けにくくなり、ＦＬＲ構造の耐圧特性を安定させることができ、半導体装置の信頼性を向上させることができる。

【0142】

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１０は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置１００ｂを半導体基板１０のおもて面側から見たレイアウトは図１と同様である。図１０に示す実施の形態３にかかる半導体装置１００ｂが実施の形態１にかかる半導体装置３０（図２参照）と異なる点は、ＦＬＲ構造１４０を構成するＦＬＲ（ｐ^-型領域）１４１～１５８を、深さ方向Ｚの略中心位置で相対的に幅ｗ４０の広い樽状の断面形状とした点である。

【0143】

実施の形態３においては、ＦＬＲ１４１～１５８は、例えば、深さ方向Ｚの略中心位置で活性化アニールによる不純物拡散を生じさせることで樽状の断面形状に形成される。このため、ＦＬＲ１４１～１５８は、最も幅ｗ４０の広い部分で最も不純物濃度が高く、活性化アニールにより不純物拡散が起きる例えば１×１０¹⁸／ｃｍ³程度である。ＦＬＲ１４１～１５８の最も幅ｗ４０の広い部分を除く部分の不純物濃度は、活性化アニールにより不純物拡散が起きない例えば１×１０¹⁷／ｃｍ³程度である。

【0144】

ＦＬＲ１４１～１５８の平均不純物濃度の条件は、実施の形態１のＦＬＲ１０１～１１８の不純物濃度の条件と同様である。ＦＬＲ１４１～１５８の最も幅ｗ４０の広い部分（最も不純物濃度が高い部分）は、エッジ終端領域２の長さｗ２０が可能な限り短くなるように設定されることが好ましい。最も内側のＦＬＲ１４１の最も幅ｗ４０の広い部分と外周ｐ⁺型領域６２ａとの第１間隔ｗ４１の条件は、実施の形態１の最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１と同様である。

【0145】

互いに隣り合うＦＬＲ１４１～１５８の最も幅ｗ４０の広い部分間の第２～１８間隔ｗ４２～ｗ５８の条件は、実施の形態１の互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８と同様である。ＦＬＲ１４１～１５８の深さ方向Ｚの両端部（上端部および下端部）の深さ位置は、実施の形態１のＦＬＲ１０１～１１８と同様である。ＦＬＲ１４１～１５８の厚さ（深さ方向Ｚの長さ）ｔ１２の条件は、実施の形態１のＦＬＲ１０１～１１８の厚さｔ１０と同様である。

【0146】

実施の形態３にかかる半導体装置１００ｂの製造方法は、実施の形態１にかかる半導体装置３０の製造方法において、同じイオン注入マスクを用いて、ｎ^-型エピタキシャル層７２（７２ａ，７２ｂ）に異なる条件で所定ドーズ量を複数回（多段）に分けて多段イオン注入することでＦＬＲ１４１～１５８を形成すればよい。例えば９段に分けて多段イオン注入する場合、ＦＬＲ１４１～１５８の上端部付近および下端部付近にそれぞれ２段ずつ、活性化アニール時に不純物拡散が起きない程度の低ドーズ量で多段イオン注入を行う。

【0147】

ＦＬＲ１４１～１５８の深さ方向Ｚの略中心位置付近には、活性化アニール時に不純物拡散が起きる程度の高ドーズ量で５段の多段イオン注入を行う。この５段の多段イオン注入によるＦＬＲ１４１～１５８の深さ方向Ｚの略中心位置付近の不純物濃度を例えば１×１０¹⁸／ｃｍ³程度にした場合、ＦＬＲ１４１～１５８の深さ方向Ｚの略中心位置付近を、活性化アニール時の不純物拡散により法線方向に内側および外側にそれぞれ０．３μｍ程度ずつ（計０．６μｍ程度）の幅で相対的に広くすることができる。

【0148】

ＦＬＲ１４１～１５８を第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）と同時に形成してもよい。この場合、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）は、ＦＬＲ１４１～１５８の深さ方向Ｚの中心位置と略同じ深さで相対的に幅の広い断面形状となる。ＦＬＲ１４１～１５８と、第１，２ｐ⁺型領域６１，６２（外周ｐ⁺型領域６２ａを含む）と、を別工程で形成して、ＦＬＲ１４１～１５８と第１，２ｐ⁺型領域６１，６２とでの深さ方向Ｚの不純物濃度分布が異なっていてもよい。

【0149】

以上、説明したように、実施の形態３によれば、ＦＬＲの断面形状を種々変更した場合においても、ＦＬＲの不純物濃度および深さを実施の形態１と同じ所定条件とすることで、実施の形態１と同様の効果を得ることができる。

【0150】

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図１１は、実施の形態４にかかる半導体装置の構造を示す断面図である。実施の形態４にかかる半導体装置１００ｃを半導体基板１０のおもて面側から見たレイアウトは図１と同様である。図１１に示す実施の形態４にかかる半導体装置１００ｃは、実施の形態３にかかる半導体装置１００ｂのＦＬＲ構造１４０（図１０参照）に実施の形態２にかかる半導体装置１００ａのＦＬＲ構造１２０（図９参照）の構成を適用したＦＬＲ構造１６０を備える。

【0151】

すなわち、実施の形態４においては、ＦＬＲ構造１６０を構成するＦＬＲ（ｐ^-型領域）１６１～１７８は、実施の形態３と同様に、深さ方向Ｚの略中心位置で相対的に幅ｗ６０の広い樽状の断面形状を有する。これに加えて、実施の形態２と同様に、半導体基板１０のおもて面の第２面１０ｂとＦＬＲ１６１～１７８との間に、ｎ^-型ドリフト領域３２が設けられている。ＦＬＲ１６１～１７８は、半導体基板１０のおもて面の第２面１０ｂに露出されていない。

【0152】

ＦＬＲ１６１～１７８の不純物濃度の条件は、実施の形態３のＦＬＲ１４１～１５８の不純物濃度の条件と同じである。ＦＬＲ１６１～１７８の最も幅ｗ６０の広い部分（最も不純物濃度が高い部分）は、実施の形態３と同様に、エッジ終端領域２の長さｗ２０が可能な限り短くなるように設定されることが好ましい。最も内側のＦＬＲ１６１の最も幅ｗ６０の広い部分と外周ｐ⁺型領域６２ａとの第１間隔ｗ４１の条件は、実施の形態１の最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１と同様である。

【0153】

互いに隣り合うＦＬＲ１６１～１７８の最も幅ｗ６０の広い部分間の第２～１８間隔ｗ４２～ｗ５８の条件は、実施の形態１の互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８と同様である。ＦＬＲ１６１～１７８の深さ方向Ｚの両端部（上端部および下端部）の深さ位置は、実施の形態２のＦＬＲ１２１～１３８と同様である。ＦＬＲ１６１～１７８の厚さ（深さ方向Ｚの長さ）ｔ１３の条件は、実施の形態１のＦＬＲ１０１～１１８の厚さｔ１０と同様である。

【0154】

実施の形態４にかかる半導体装置１００ｃの製造方法は、実施の形態３にかかる半導体装置１００ｂの製造方法において、第１ｐ⁺型領域６１と同様に（図５参照）、ＦＬＲ１６１～１７８を、ｎ^-型エピタキシャル層７２ａにのみ形成し、ｎ^-型エピタキシャル層７２ａ上に堆積されるｎ^-型エピタキシャル層７２ｂに形成しなければよい。これによって、半導体基板１０のおもて面の第２面１０ｂとなるｎ^-型エピタキシャル層７２（７２ａ，７２ｂ）の表（ひょう）面に達しない深い位置に、樽状の断面形状のＦＬＲ１６１～１７８を形成することができる。

【0155】

以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。

【0156】

（実施例）
最も内側（内側から１本目）のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１について検証した。図１２は、実施例の主接合と最も内側のＦＬＲとの第１間隔と耐圧との関係をシミュレーションした結果を示す特性図である。主接合とは、外周ｐ⁺型領域６２ａとｎ^-型ドリフト領域３２とのｐｎ接合である。図１２の横軸は最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１であり、縦軸は耐圧である。

【0157】

図１２において、第１間隔ｗ１＝０．０μｍである場合、最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａとちょうど接触する位置に配置されている。第１間隔ｗ１＜０．０μｍである場合、最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａと重なって接触する位置に配置されている。第１間隔ｗ１＞０．０μｍである場合、最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａと離れて配置されている。

【0158】

上述した実施の形態１にかかる半導体装置３０（以下、実施例とする：図２参照）について、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１を種々変更して耐圧をシミュレーションした結果を図１２に示す。図１２には、従来の半導体装置２６０（以下、従来例とする：図１９参照）について、最も内側のＦＬＲ２９１と外周ｐ⁺型領域２６２ａとの間隔ｗ２１１を種々変更して耐圧をシミュレーションした結果も示す。

【0159】

実施例においては、ＦＬＲ構造２０のＦＬＲ１０１～１１８の不純物濃度および厚さｔ１０をそれぞれ５×１０¹⁷／ｃｍ³および１μｍとした。耐圧１２００Ｖクラスとなる条件で、ＦＬＲ構造２０のＦＬＲ１０１～１１８の幅ｗ２１や、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８を設定した。実施例のエッジ終端領域２の長さｗ２０は１００μｍとなった。

【0160】

最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１を１．０μｍとし、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８の増加幅を０．１μｍとした。すなわち、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８を、ｗ２＝１．１μｍ、ｗ３＝１．２μｍ、…、ｗｉ＝１．０μｍ＋０．１μｍ×（ｉ－１）とした（ここでｉ＝４～１８）。

【0161】

従来例においては、ＦＬＲ構造２９０のＦＬＲ２９１の不純物濃度および厚さｔ２０１をそれぞれ１×１０¹⁸／ｃｍ³および０．５μｍとした。耐圧１２００Ｖクラスとなる条件でＦＬＲ構造２９０のＦＬＲ２９１の幅ｗ２１０や、互いに隣り合うＦＬＲ２９１間の間隔ｗ２１２等を設定した。ＦＬＲ構造２９０を構成する複数のＦＬＲ２９１は等間隔に配置されている。従来例のエッジ終端領域２０２の長さｗ２０２は２００μｍとなった。

【0162】

図１２に示す結果から、実施例においては、従来例と比べて、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１の、所定耐圧（１２００Ｖ）を実現するマージンが大きく、かつ耐圧を向上させることができることが確認された。また、実施例は、従来例のエッジ終端領域２の長さｗ２０２と比べて、エッジ終端領域２の長さｗ２０を１／２にすることができることが確認された。その理由は、次の通りである。

【0163】

従来例では、ＦＬＲ２９１の不純物濃度が高いことで、最も内側のＦＬＲ２９１と外周ｐ⁺型領域２６２ａとの間隔ｗ２１１のマージンが小さくなる。また、ＦＬＲ２９１の不純物濃度が高いことと、ＦＬＲ２９１の深さ（厚さｔ２０１）が浅いこととで、ＦＬＲ２９１にかかる電界が高くなるため、互いに隣り合うＦＬＲ２９１間の間隔ｗ２１２をある程度確保する必要があり、エッジ終端領域２０２の長さｗ２０２が長くなる。

【0164】

それに対して、実施例においては、ＦＬＲ１０１～１１８の不純物濃度が従来例のＦＬＲ２９１の不純物濃度よりも１桁程度低く、ＦＬＲ１０１～１１８の深さ（厚さｔ１０）が従来例のＦＬＲ２９１の深さの２倍程度深くなっている。これによって、従来例と比べて、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１のマージンを十分に大きくすることができる。

【0165】

また、実施例においては、ＦＬＲ１０１～１１８の不純物濃度が低いことと、ＦＬＲ１０１～１１８の深さが深いこととで、ＦＬＲ１０１～１１８にかかる電界が低くなるため、従来例と比べて、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８を狭くすることができる。これにより、エッジ終端領域２の長さｗ２０を、空間変調型のＦＬＲ構造２２０（図１８参照）を配置した場合と同程度に短くすることができる。

【0166】

また、図１２に示す結果から、実施例においては、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１が１．２μｍを超えると、所定耐圧を確保可能であるが、第１間隔ｗ１が広くなるほど耐圧が低下することが確認された。一方、最も内側のＦＬＲ１０１が外周ｐ⁺型領域６２ａと接触していたとしても（ｗ１≦０．０μｍ）、耐圧が低下せず、十分な耐圧を確保することができることが確認された。

【0167】

（実験例）
ＦＬＲ構造２０の他の４つの条件について検証した。まず、１つ目の検証として、ＦＬＲ１０１～１１８の不純物濃度について検証した。図１３は、実験例のＦＬＲの不純物濃度と耐圧との関係をシミュレーションした結果を示す特性図である。図１３の縦軸および横軸は、図１２と同様である。上述した実施の形態１にかかる半導体装置３０（図２参照）について、ＦＬＲ１０１～１１８の不純物濃度を変えて（以下、実験例１～３とする）、耐圧をシミュレーションした。

【0168】

実験例１～３について、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１を種々変更して耐圧をシミュレーションした結果を図１３に示す。実験例１～３は、それぞれＦＬＲ１０１～１１８の不純物濃度を３×１０¹⁷／ｃｍ³、５×１０¹⁷／ｃｍ³および９×１０¹⁷／ｃｍ³とした。実験例１～３のＦＬＲ１０１～１１８の不純物濃度以外の構成は、図１２の実施例と同様である。実験例２は、図１２の実施例に相当する。

【0169】

図１３に示す結果から、実験例１～３ともに、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１が１．２μｍ以下であれば、所定耐圧（１２００Ｖ）を十分に得ることができることが確認された。したがって、ＦＬＲ１０１～１１８の不純物濃度を３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下の範囲内とし、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１を１．２μｍ以下の範囲内とすることで、所定耐圧を十分に得ることができる。

【0170】

２つ目の検証として、互いに隣り合うＦＬＲ１０１，１０２間の第２間隔ｗ２の増加幅、および、互いに隣り合うＦＬＲ１０２，１０３間の第３間隔ｗ３の増加幅、について検証した。図１４は、実験例の内側から１，２本目のＦＬＲ間の第２間隔の増加幅と耐圧との関係をシミュレーションした結果を示す特性図である。図１５は、実験例の内側から２，３本目のＦＬＲ間の第３間隔の増加幅との関係をシミュレーションした結果を示す特性図である。

【0171】

図１４の横軸は互いに隣り合うＦＬＲ１０１，１０２間（最も内側のＦＬＲ１０１と内側から２本目のＦＬＲ１０２との間）の第２間隔ｗ２の増加幅であり、縦軸は耐圧である。図１５の横軸は互いに隣り合うＦＬＲ１０２，１０３間（内側から２本目のＦＬＲ１０２と内側から３本目のＦＬＲ１０３との間）の第３間隔ｗ３の増加幅であり、縦軸は耐圧である。

【0172】

上述した実施の形態１にかかる半導体装置３０（以下、実験例４とする：図２参照）について、互いに隣り合うＦＬＲ１０１，１０２間の第２間隔ｗ２の増加幅を種々変更して、耐圧をシミュレーションした結果を図１４に示す。上述した実施の形態１にかかる半導体装置３０（以下、実験例５とする：図２参照）について、互いに隣り合うＦＬＲ１０２，１０３間の第３間隔ｗ３の増加幅をシミュレーションした結果を図１５に示す。

【0173】

互いに隣り合うＦＬＲ１０１，１０２間の第２間隔ｗ２の増加幅とは、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１からの増加幅（＝ｗ２－ｗ１）である。互いに隣り合うＦＬＲ１０２，１０３間の第３間隔ｗ３の増加幅とは、第２間隔ｗ２からの増加幅（＝ｗ３－ｗ２）である。実験例４の第２間隔ｗ２以外の構成は、図１２の実施例と同様である。実験例５の第３間隔ｗ３以外の構成は、図１２の実施例と同様である。

【0174】

図１４，１５に示す結果から、互いに隣り合うＦＬＲ１０１～１１８間の第２～１８間隔ｗ２～ｗ１８の増加幅が０．７μｍ以下であれば、ＦＬＲの本数の増加に伴って、互いに隣り合うＦＬＲ間の間隔が外側に配置されるほど所定の増加幅で広くなっても耐圧に悪影響しないことが確認された。なお、互いに隣り合うＦＬＲ１０３～１１８間の第４～１８間隔ｗ４～ｗ１８の増加幅と耐圧との関係（不図示）についても図１４，１５と同様の傾向となる。

【0175】

３つ目の検証として、ＦＬＲ１０１～１１８の厚さ（深さ）ｔ１０について検証した。図１６は、実験例のＦＬＲの厚さと耐圧との関係をシミュレーションした結果を示す特性図である。図１６の縦軸および横軸は、図１２と同様である。上述した実施の形態１にかかる半導体装置３０（図２参照）について、ＦＬＲ１０１～１１８の厚さｔ１０を変えて（以下、実験例６～８とする）、耐圧をシミュレーションした。

【0176】

これら実験例６～８について、最も内側のＦＬＲ１０１と外周ｐ⁺型領域６２ａとの第１間隔ｗ１を種々変更して耐圧をシミュレーションした結果を図１６に示す。実験例６～８は、それぞれＦＬＲ１０１～１１８の厚さｔ１０を０．５μｍ、０．７μｍおよび０．９μｍとした。実験例６～８のＦＬＲ１０１～１１８の厚さｔ１０以外の構成は、図１２の実施例と同様である。

【0177】

図１６に示す結果から、ＦＬＲ１０１～１１８の不純物濃度を５×１０¹⁷／ｃｍ³とし、ＦＬＲ１０１～１１８の厚さｔ１０を０．５μｍ以上０．９μｍ以下程度の範囲とすることで、所定耐圧（１２００Ｖ）を十分に得ることができることが確認された。図示省略するが、ＦＬＲ１０１～１１８の不純物濃度を３×１０¹⁷／ｃｍ³以上９×１０¹⁷／ｃｍ³以下の範囲内とした場合においても、ＦＬＲ１０１～１１８の厚さｔ１０と耐圧との関係は図１６と同様の傾向となる。

【0178】

４つ目の検証として、ＦＬＲ構造２０のＦＬＲの本数について検証した。図１７は、実験例のＦＬＲ構造のＦＬＲの本数と耐圧との関係をシミュレーションした結果を示す特性図である。図１７の横軸はＦＬＲ構造２０のＦＬＲの本数であり、横軸は耐圧である。図１７は、ＦＬＲ構造２０のＦＬＲの外部電荷依存性をシミュレーションした結果も含む。外部電荷とは、ＦＬＲ上の絶縁層を正（プラス）に帯電させるプラス電荷、または負（マイナス）に帯電させるマイナス電荷である。

【0179】

上述した実施の形態１にかかる半導体装置３０（図２参照）について、エッジ終端領域２における半導体基板１０のおもて面の第２面１０ｂ上の絶縁層（ＦＬＲ上のフィールド酸化膜８１、層間絶縁膜４０および第１保護膜５０を順に積層した絶縁層）を、帯電させない場合（電荷ゼロ）、正に帯電させた場合（プラス電荷）、および負に帯電させた場合（マイナス電荷）（以下、実験例９～１１とする）、で耐圧をシミュレーションした。

【0180】

これら実験例９～１１について、ＦＬＲ構造２０のＦＬＲの本数を種々変更して耐圧をシミュレーションした結果を図１７に示す。実験例９～１１のＦＬＲ構造２０のＦＬＲの本数以外の構成は、図１２の実施例と同様である。実験例９は、図１２の実施例に相当する。実験例９は、低湿度環境下（一般的な空調制御で換気等がなされた室内など）で使用する場合のシミュレーション結果であり、実使用に準じた一般的な電圧印加試験によって得られる結果に相当する。

【0181】

実験例１０（絶縁層が正に帯電）は、高湿度環境下（例えば工場等の特殊環境下）で使用した場合のシミュレーション結果であり、ＴＨＢ（Ｔｅｍｐｅｒａｔｕｒｅ Ｈｕｍｉｄｉｔｙ Ｂｉａｓ：高温高湿バイアス）試験によって得られる結果に相当する。高湿度環境下では、エッジ終端領域２における半導体基板１０のおもて面の第２面１０ｂ上の絶縁層が正に帯電して、活性領域１から外側へ空乏層が伸びにくくなり、耐圧およびリーク電流が変動する。このため、実験例１０は、高湿度環境下での耐圧およびリーク電流の変動を検証するものである。

【0182】

実験例１１（絶縁層が負に帯電）は、ドレイン－ソース間に高電圧を印加したときのシミュレーション結果であり、高電圧印加試験によって得られる結果に相当する。ＭＯＳＦＥＴのオフ時に活性領域１から外側へ向かって伸びる空乏層により、エッジ終端領域２における半導体基板１０のおもて面の表面領域が空乏化すると、この空乏化した部分が正に帯電した状態と同じになる。これによって、エッジ終端領域２における半導体基板１０のおもて面の第２面１０ｂ上の絶縁層に負電荷が蓄積される。

【0183】

当該絶縁層に蓄積された負電荷は、ドレイン－ソース間の電圧印加が短時間であれば放電され悪影響しないが、ドレイン－ソース間に耐圧以上の高電圧（例えば耐圧１２００Ｖクラスの場合は１４００Ｖや１５００Ｖ程度の高電圧）が長時間（例えば３０００時間程度）連続して印加されると放電されずに、空乏層をさらに外側へ伸ばすように機能し、耐圧およびリーク電流を変動させる。このため、実験例１１は、ドレイン－ソース間への長時間の高電圧印加時における耐圧およびリーク電流の変動を検証するものである。

【0184】

図１７に示す結果から、外部電荷の有無にかかわらす、ＦＬＲ構造２０のＦＬＲの本数が１６本以上であれば、所定耐圧（１２００Ｖ）を十分に得ることができることが確認された。その理由は、従来例（図１９参照）と比べて、ＦＬＲの厚さｔ１０が厚く、ＦＬＲがエッジ終端領域２における半導体基板１０のおもて面の第２面１０ｂから深い位置に達することで、エッジ終端領域２における半導体基板１０のおもて面の第２面１０ｂ上の絶縁層に蓄積される外部電荷の悪影響を受けにくいからである。

【0185】

図示省略するが、従来例においても、エッジ終端領域２０２における半導体基板２１０のおもて面の第２面２１０ｂ上の絶縁層に蓄積される外部電荷による悪影響が図１７と同様の傾向であらわれる。しかしながら、従来例では、最も内側のＦＬＲ２９１と外周ｐ⁺型領域２６２ａとの間隔ｗ２１１のマージン（図１２参照）と同様に、実験例９～１１と比べて、所定耐圧を満たすＦＬＲ構造２９０のＦＬＲ２９１のマージンが小さいことが本発明者により確認されている。

【0186】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、実施の形態１，２において、ゲートトレンチの底面のゲート絶縁膜にかかる電界を緩和させるためにゲートトレンチの底面付近に設けられるｐ⁺型領域を、深さ方向の略中心位置で相対的に幅の広い樽状の断面形状としてもよい。炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0187】

以上のように、本発明にかかる半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。

【符号の説明】

【0188】

１ 活性領域
２ エッジ終端領域
３ 中間領域
１０ 半導体基板
１０ａ～１０ｃ 半導体基板のおもて面の第１～３面
２０，１２０，１４０，１６０ ＦＬＲ構造
２１ ｎ⁺型チャネルストッパ領域
３０，１００ａ～１００ｃ 半導体装置
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３３ ｎ型電流拡散領域
３４ ｐ型ベース領域
３４ａ 外周ｐ型ベース領域
３５ ｎ⁺型ソース領域
３６ ｐ⁺⁺型コンタクト領域
３６ａ 外周ｐ⁺⁺型コンタクト領域
３７ ゲートトレンチ
３８ ゲート絶縁膜
３９ ゲート電極
４０ 層間絶縁膜
４０ａ，４０ｂ 層間絶縁膜のコンタクトホール
４１ ＮｉＳｉ膜
４２ 第１ＴｉＮ膜
４３ 第１Ｔｉ膜
４４ 第２ＴｉＮ膜
４５ 第２Ｔｉ膜
４６ バリアメタル
４７ Ａｌ電極膜
４８ めっき膜
４９ 端子ピン
５０ 第１保護膜
５１ 第２保護膜
５２ ドレイン電極
５３ 段差
６１，６２，９１，９３ ｐ⁺型領域
６２ａ 外周ｐ⁺型領域
７１ ｎ⁺型出発基板
７２，７２ａ，７２ｂ ｎ^-型エピタキシャル層
７３ ｐ型エピタキシャル層
８１ フィールド酸化膜
８２ ゲートポリシリコン配線層
８３ ゲート金属配線層
９２，９４ ｎ型領域
１０１～１１８，１２１～１３８，１４１～１５８，１６１～１７８ ＦＬＲ
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１，ｔ２ ｎ^-型エピタキシャル層の厚さ
ｔ３ ｐ型エピタキシャル層の厚さ
ｔ１０～ｔ１３ ＦＬＲの厚さ
ｔ２０ エッジ終端領域における半導体基板のおもて面上（ＦＬＲ上）の絶縁層の総厚さ
ｗ１，ｗ４１ 最も内側のＦＬＲと外周ｐ⁺型領域との第１間隔
ｗｍ 内側から（ｍ－１）本目のＦＬＲと内側からｍ本目のＦＬＲとの第ｍ間隔（ただしｍ＝２～１８）
ｗｎ 内側から（ｎ－４１）本目のＦＬＲと内側から（ｎ－４０）本目のＦＬＲとの第（ｎ－４０）間隔（ただしｎ＝４２～５８）
ｗ２０ エッジ終端領域の長さ
ｗ２１，ｗ３０，ｗ４０，ｗ６０ ＦＬＲの幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】