特開 2022-167435 半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022167435

(43)【公開日】2022-11-04

(54)【発明の名称】半導体装置及びそれを用いた電力変換装置、半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20221027BHJP

   H01L 29/12 20060101ALI20221027BHJP

   H01L 21/336 20060101ALI20221027BHJP

   H01L 29/739 20060101ALI20221027BHJP

   H01L 21/8234 20060101ALI20221027BHJP

【ＦＩ】

H01L29/78 652K

H01L29/78 652T

H01L29/78 653A

H01L29/78 652C

H01L29/78 652S

H01L29/78 658H

H01L29/78 655C

H01L29/78 657D

H01L29/78 653B

H01L27/06 102A

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021073215

(22)【出願日】2021-04-23

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】三好 智之

(72)【発明者】

【氏名】齊藤 克明

(72)【発明者】

【氏名】古川 智康

【テーマコード（参考）】

5F048

【Ｆターム（参考）】

5F048AC10

5F048BA14

5F048BB19

5F048BC03

5F048BC12

5F048BD07

(57)【要約】

【課題】
低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置を提供する。
【解決手段】
同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする。
【選択図】 図１

【特許請求の範囲】

【請求項1】

同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、
前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、
前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、
前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、
導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記高伝導領域と前記低伝導領域とが互いに直接隣接することを特徴とする半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
絶縁膜を介して前記第２のキャリア制御ゲートに隣接し、エミッタ電極と接続された第１のウェル領域と、
絶縁膜を介して前記第１のキャリア制御ゲートおよび前記スイッチングゲートに隣接し、前記エミッタ電極と接続された第２のウェル領域と、を備え、
前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極に、前記第１のウェル領域および前記第２のウェル領域に反転層が形成される電圧が印加される第１の状態と、
前記第１のゲート電極と前記第３のゲート電極に、前記第１のキャリア制御ゲートに隣接する前記第２のウェル領域および前記第２のキャリア制御ゲートに隣接する前記第１のウェル領域に反転層が形成されない電圧が印加され、かつ、前記第２のゲート電極に、前記スイッチングゲートに隣接する前記第２のウェル領域に反転層が形成される電圧が印加される第２の状態と、
前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極に、前記第１のウェル領域および前記第２のウェル領域に反転層が形成されない電圧が印加される第３の状態と、を有し、
導通状態から非導通状態に移行する際において、前記第１の状態、前記第２の状態、前記第３の状態の順に移行することを特徴とする半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記第１のウェル領域と前記第２のウェル領域をそれぞれ複数備え、
前記第１のウェル領域同士の間隔は、前記第２のウェル領域同士の間隔よりも広いことを特徴とする半導体装置。

【請求項5】

請求項１に記載の半導体装置において、
前記高伝導領域と前記低伝導領域は、共通のドリフト層内に配置され、
前記低伝導領域のドリフト層内にキャリアライフタイムキラー層を有することを特徴とする半導体装置。

【請求項6】

請求項５に記載の半導体装置において、
前記低伝導領域の前記スイッチングゲートが配置される領域のドリフト層内に、前記キャリアライフタイムキラー層とは異なる別のキャリアライフタイムキラー層をさらに有することを特徴とする半導体装置。

【請求項7】

請求項１に記載の半導体装置において、
前記高伝導領域と前記低伝導領域は、共通のドリフト層内に配置され、
前記ドリフト層の下部に、コレクタ電極と隣接するキャリア注入層を有し、
前記高伝導領域の下部のキャリア注入層の濃度が、前記低伝導領域の下部のキャリア注入層の濃度よりも高いことを特徴とする半導体装置。

【請求項8】

請求項１に記載の半導体装置において、
前記同一半導体チップ内に、前記高伝導領域と前記低伝導領域とをそれぞれ複数備え、
前記同一半導体チップの外周部に、共通の電界緩和領域を有し、
複数の前記高伝導領域と複数の前記低伝導領域が、前記共通の電界緩和領域に囲われて配置されることを特徴とする半導体装置。

【請求項9】

請求項１に記載の半導体装置において、
前記同一半導体チップ内に、前記高伝導領域と前記低伝導領域との境界に配置されたダイオード領域を備えることを特徴とする半導体装置。

【請求項10】

請求項１に記載の半導体装置において、
前記低伝導領域は、前記スイッチングゲートが配置された領域の導通時に蓄積できるキャリア濃度が前記第１のキャリア制御ゲートが配置された領域の導通時に蓄積できるキャリア濃度よりも低いことを特徴とする半導体装置。

【請求項11】

請求項１に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極は、絶縁膜に埋め込まれたトレンチ形状であることを特徴とする半導体装置。

【請求項12】

請求項１に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極と前記第３のゲート電極は、一方の面が絶縁膜を介してウェル領域と接し、他方の面はウェル領域もドリフト層も存在せず絶縁膜と接するサイドゲート形状ことを特徴とする半導体装置。

【請求項13】

請求項１から１２のいずれか１項に記載の半導体装置を搭載した電力変換装置。

【請求項14】

請求項５に記載の半導体装置を製造する製造方法であって、
前記同一半導体チップの裏面側に、前記低伝導領域と対向する領域の厚さが前記高伝導領域と対向する領域の厚さよりも薄いマスクを配置し、
前記マスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射することを特徴とする半導体装置の製造方法。

【請求項15】

請求項６に記載の半導体装置を製造する製造方法であって、
前記同一半導体チップの裏面側に、前記低伝導領域と対向する領域の厚さが前記高伝導領域と対向する領域の厚さよりも薄い第１のマスクを配置し、前記第１のマスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射する第１の照射工程と、
前記同一半導体チップの裏面側に、前記低伝導領域の前記スイッチングゲートが配置される領域と対向する領域の厚さが他の領域の厚さよりも薄い第２のマスクを配置し、前記第２のマスクの前記同一半導体チップと対向する面とは反対側から軽イオンを照射する第２の照射工程とを有することを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の構造とその製造方法に係り、特に、電力制御用のパワー半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。特に、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすIGBT（Insulated Gate Bipolar Transistor）と、整流機能を果たすダイオードを主としたパワー半導体装置の低消費電力化が求められている。

【0003】

図２０に、代表的なインバータの部分回路図を示す。絶縁ゲート端子９８を有するIGBT９７には、IGBT９７と逆並列にダイオード９９が接続されている。インバータは、直流電源９６から電力が供給され、IGBT９７の絶縁ゲート端子９８に電圧が印加され高速にターンオン、ターンオフを繰り返すことで接続された誘導性負荷９５に供給する電力を制御する構成となっている。なお、誘導性負荷９５は、例えばモータ（電動機）である。

【0004】

IGBT９７とダイオード９９は導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生するため、インバータを小型化・高効率化するにはIGBT９７とダイオード９９の導通損失とスイッチング損失を低減する必要がある。ここで、スイッチング損失は、IGBT９７から発生するターンオン損失とターンオフ損失、ターンオン時にダイオード９９から発生するリカバリー損失から構成される。

【0005】

IGBTの導通損失とターンオフ損失を低減する技術として、例えば特許文献１に記載の２つの独立した制御が可能なゲートを有するダブルゲート型（デュアルゲート型とも呼ぶ）のIGBT構造に関する技術が知られている。

【0006】

図２１は、特許文献１に記載されたIGBTの断面図である。ゲートGsとゲートGcはともに、トレンチ形状を有しており、エミッタ電極７に対し、ゲートGsの絶縁ゲート電極９１とゲートGcの絶縁ゲート電極９２に高電圧が印加されると、p型ウェル層２のゲート電極界面に反転層である電子層が生成される。これにより、コレクタ電極８とエミッタ電極７の間に順方向電圧が印加されると、エミッタ電極７から絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２の表面に形成された電子層を介し、電子キャリアがn-型ドリフト層１に注入されて、p型コレクタ層４から正孔キャリアを引き出し、n-型ドリフト層１の内部で伝導度変調が生じIGBTは導通状態となる。

【0007】

次に、ターンオフ時は、p型ウェル層２のゲート電極界面に反転層を形成しない閾値電圧未満の電圧をゲートに印加することで伝導度変調に寄与していたキャリアがエミッタ電極７とコレクタ電極８へ排出されて非導通状態へ移行し、その際に生じる電流と、エミッタ電極７とコレクタ電極８に印加される逆方向電圧によって、ターンオフ損失と呼ばれる電力損失が生じる。

【0008】

ここで、２つの独立した制御が可能なゲートを有する本構造では、ターンオフ直前に、一方の絶縁ゲート電極（Gc）９２に対して絶縁ゲート電極（Gs）９１に先行して閾値電圧未満の電圧を印加することが可能であり、伝導度変調を抑制し、キャリア濃度が低減したドリフト領域を一時的に形成することが可能である。これにより、ターンオフ時に排出されるキャリアによる電流を低減でき、また高速に逆方向電圧がコレクタ電極８、エミッタ電極７間に印加されることで、ターンオフ損失を低減できる。

【0009】

即ち、絶縁ゲート電極（Gs）９１と絶縁ゲート電極（Gc）９２に印加するゲートバイアスを、導通状態の直前と非導通状態の直前でそれぞれ変化させることで、n-型ドリフト層１に蓄積されるキャリア濃度を動的に制御することが可能であり、その制御によってターンオフ時に発生する損失を低減することが可能な技術である。

【0010】

また、ダブルゲート型の他の態様として、コレクタ領域近傍の蓄積されたキャリア濃度を一時的に低下させ、ターンオフ時の電流を小さくする技術として、例えば特許文献２に記載のコレクタの注入効率の異なる２つのIGBTを並列接続した構造に関する技術が知られている。

【0011】

図２２は、特許文献２に記載されたIGBTの回路図である。IGBTは、構造の異なる２つのIGBT３３，３４から構成され、並列に接続してIGBTのスイッチング機能を果たす。２つのIGBT３３，３４は、キャリアの注入効率が高く低オン電圧なIGBT３３と、注入効率が低く高オン電圧なIGBT３４の別構造であり、それぞれのゲート３５，３６を独立に制御する。

【0012】

ここで、キャリアの注入効率は、IGBT３３，３４のコレクタ領域における不純物濃度や、ドリフト領域のキャリアライフタイム制御量により調整される。導通状態においては、２つのIGBT３３，３４の両方のゲート３５，３６に、閾値電圧以上の電圧を印加することで、２つのIGBT３３，３４は共に導通し、低いオン電圧が得られる。

【0013】

次に、ターンオフ時においては、低オン電圧のIGBT３３のゲート３５を先行して閾値電圧未満の電圧を印加することで、高オン電圧のIGBT３４のみ導通状態とする。この制御を適用することで、一時的にキャリア濃度の低い状態を形成でき、その後の高オン電圧なIGBT３４に閾値電圧未満の電圧を印加することで非導通状態に移行する際の、キャリア排出に伴う電流を低減できる。

【0014】

この構成と制御から成る技術の利点は、ドリフト領域におけるコレクタ領域近傍のキャリア濃度、ここでは並列素子間での平均的なキャリア濃度を制御でき、高オン電圧のIGBT３４のみを導通させることで一時的に平均キャリア濃度を下げられることから、ターンオフ時の電流を低減できる点にある。

【0015】

なお、上述した図２０のインバータに用いるダブルゲート型の半導体装置として、例えば、特許文献３のような技術が知られている。

【0016】

特許文献３には、Ｇｃゲート９２のみを有し、ｐ型コレクタ層４Ａの不純物濃度が高く設定されているＩＧＢＴ５１と、Ｇｓゲート９１とＧｃゲート９２とを有し、ｐ型コレクタ層４Ｂの不純物濃度が低く設定されているＩＧＢＴ５２とにより構成される半導体装置が開示されている。（特許文献３の図２等）

【先行技術文献】

【特許文献】

【0017】

【特許文献1】国際公開第２０１４／０３８０６４号

【特許文献2】特開２０１２－２４９５０９号公報

【特許文献3】特開２０１９－１４５７５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0018】

しかしながら、上記特許文献１に記載のIGBT構造においては、n-型ドリフト層１におけるp型ウェル層２近傍のキャリアは、絶縁ゲート電極（Gc）９２のバイアス制御により濃度を調整することが可能である一方、p型コレクタ層４近傍のキャリア濃度の制御は困難である。

【0019】

この傾向は、IGBTを構成する基板の厚さが大きくなる、即ち、n型エミッタ層３とp型コレクタ層４の間隔が広い高耐圧な構造になるほど顕著であり、ダブルゲート型IGBTのキャリアを制御する効果が小さくなる。従って、ターンオフ時において、n-型ドリフト層１の、特にp型コレクタ層４近傍における高濃度に蓄積されたキャリアが排出されることにより生じる電流が大きく、ダブルゲート型IGBTによるターンオフ損失の低減効果は小さくなる。

【0020】

また、上記特許文献２に記載のIGBT構造においては、高オン電圧のIGBT３４のドリフト領域におけるエミッタ領域近傍のキャリア濃度は制御が困難で、キャリア濃度の高い状態からターンオフの制御が入るため、コレクタ－エミッタ間の電圧が逆方向電圧へ推移する際、ドリフト領域内部の空乏化の速度が遅く、電圧の推移時間が長いことに起因し、ターンオフ損失の低減効果が小さい。

【0021】

また、異なる不純物濃度やキャリアライフタイムを適用した２チップの構成となるため、導通時やターンオフスイッチング時において発生する電力起因でのIGBT内部の温度のアンバランスが２チップ間で生じ、信頼性の課題や最大接合温度で規定される許容最大電流まで導通電流値を上昇できない懸念がある。

【0022】

以上のように、特許文献１の構造においては、IGBTのドリフト領域におけるエミッタ領域近傍のキャリア濃度を一時的に下げられることで、ターンオフ時において、高速に高電圧が印加される一方で、電流の低減速度を高めるのが困難であり、ターンオフ損失の低減効果が小さい。

【0023】

また、特許文献２の構造においては、IGBTのドリフト領域におけるコレクタ領域近傍のキャリア濃度を一時的に下げられることで、ターンオフ時において、電流の低減速度を高められる一方で、高電圧が印加される速度を高めるのは困難であり、ターンオフ損失の低減効果が小さい。また、２チップ間の温度アンバランスの懸念がある。

【0024】

従って、従来の特許文献１、特許文献２のダブルゲート型IGBTでは、IGBTの損失低減効果は小さく、また特許文献２では動作発熱時の温度均一性に関する課題があり、電流許容量の拡大による大容量化は難しかった。

【0025】

また、上記特許文献３に記載の半導体装置では、例えば図２に示されている様に、ＩＧＢＴ５１とＩＧＢＴ５２は、それぞれ別チップで構成されることを前提としており、半導体装置の小型化や動作時にＩＧＢＴ５１とＩＧＢＴ５２の発熱温度差が生じる可能性がある等、更なる改善の余地がある。

【0026】

そこで、本発明の目的は、低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0027】

上記課題を解決するために、本発明は、同一半導体チップ内に、高伝導領域と、低伝導領域とを備え、前記低伝導領域に、第１のゲート電極に接続された第１のキャリア制御ゲートと、前記第１のゲート電極とは独立して制御が可能な第２のゲート電極に接続されたスイッチングゲートとを有し、前記高伝導領域に、第３のゲート電極に接続された第２のキャリア制御ゲートを有し、前記低伝導領域の前記高伝導領域との境界側の端部には、前記第１のキャリア制御ゲートと前記スイッチングゲートとのうち、前記第１のキャリア制御ゲートが配置され、導通時に蓄積できるキャリア濃度は、前記低伝導領域の方が前記高伝導領域より低いことを特徴とする。

【発明の効果】

【0028】

本発明によれば、低い導通損失とスイッチング損失を併せ持ち、かつ、動作時の発熱温度の均一性が良好な信頼性の高い半導体装置及びその製造方法を実現することができる。

【0029】

これにより、半導体装置及びそれを用いた電力変換装置の大容量化と信頼性向上が図れる。

【0030】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0031】

【図1】本発明の実施例１に係る半導体装置の断面図である。

【図2】図１の半導体装置を用いた駆動回路図及び駆動信号を示す図である。

【図3】図１の半導体装置の高伝導期間におけるキャリア分布を概念的に示す図である。

【図4】図１の半導体装置の低伝導期間におけるキャリア分布を概念的に示す図である。

【図5】ターンオフスイッチング波形及び電力損失を示す図である。

【図6】図１の半導体装置の導通時とターンオフスイッチング時の発生電力と、その発生電力に伴う内部温度の分布を概念的に示す図である。

【図7】本発明の実施例２に係る半導体装置の断面図である。

【図8】図７の半導体装置の平面レイアウト図である。

【図9】本発明の実施例３に係る半導体装置の断面図である。

【図10】図９の半導体装置の平面レイアウト図である。

【図11】図９の半導体装置の製造方法を示す図である。

【図12】本発明の実施例４に係る半導体装置の断面図である。

【図13】図１２の半導体装置の平面レイアウト図である。

【図14】本発明の実施例５に係る半導体装置の平面レイアウト図である。

【図15】図１４の変形例を示す図である。（実施例５の変形例１）

【図16】図１５の半導体装置の断面及び等価回路を示す図である。

【図17】図１６の変形例を示す図である。（実施例５の変形例２）

【図18】本発明の実施例６に係る半導体装置の平面配置図及び断面配置図である。

【図19】図１８の変形例を示す図である。（実施例６の変形例）

【図20】代表的な電力変換装置の回路構成を示す図である。

【図21】特許文献１に記載の従来技術を適用した半導体装置の断面図である。

【図22】特許文献２に記載の従来技術を適用した半導体装置の回路図である。

【図23】図９の変形例を示す図である。（実施例３の変形例）

【図24A】図２３の半導体装置の製造方法を示す図である。（第１の照射工程）

【図24B】図２３の半導体装置の製造方法を示す図である。（第２の照射工程）

【発明を実施するための形態】

【0032】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【0033】

また、図中のn-，nという表記は、半導体層がn型であることを示し、かつnの不純物濃度はn-の不純物濃度よりも相対的に高いことを示す。また、p-，pという表記は、半導体層がp型であることを示し、かつpの不純物濃度はp-の不純物濃度よりも相対的に高いことを示す。

【実施例0034】

図１から図６を参照して、本発明の実施例１に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図１は、本実施例の半導体装置１００の断面図である。

【0035】

本実施例の半導体装置１００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。

【0036】

高伝導領域２１の上部に配置された複数のトレンチゲートは、キャリア制御ゲート（Gc）２３に接続される。一方、低伝導領域２２の上部に配置された複数のトレンチゲートは、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に接続される。

【0037】

また、半導体装置１００は、n-型ドリフト層２０に縦方向で隣接するp型ウェル層２５、p型ウェル層２５とは反対側においてn-型ドリフト層２０と縦方向で隣接するp型コレクタ層２６を備える。

【0038】

さらに、p型ウェル層２５の上部には、p型給電層２７とn型エミッタ層２８が隣接して存在する。そして、これらp型ウェル層２５、n型エミッタ層２８は、ゲート絶縁膜（ゲート酸化膜）２９を介してゲート電極を有するトレンチゲート型の第１の絶縁ゲートであるキャリア制御ゲート（Gc）２３とトレンチゲート型の第２の絶縁ゲートであるスイッチングゲート（Gs）２４と接している。

【0039】

エミッタ電極４０は、下に凸のトレンチ形状を有して、p型給電層２７とn型エミッタ層２８と接している。また、各トレンチゲートは、ゲート絶縁膜２９を介して、互いに絶縁される。また、n-型ドリフト層２０は、p型ウェル層２５とは対極側の表面にて、p型コレクタ層２６と隣接する。そして、p型コレクタ層２６に接したコレクタ電極４１を備える。また、半導体装置１００において、これら高伝導領域２１と低伝導領域２２のn-ドリフト層２０とエミッタ電極４０とコレクタ電極４１は共通であり、１チップの半導体素子の内部に構成される。

【0040】

ここで、高伝導領域２１と低伝導領域２２は、２つのトレンチゲートに挟まれたp型ウェル層２５の間隔やp型コレクタ層２６の濃度やn-ドリフト層２０内のキャリアライフタイムによって伝導度が設定される。また、高伝導領域２１と低伝導領域２２との境界側の端部に配置された高伝導領域２１のキャリア制御ゲート（Gc）４２と低伝導領域２２のキャリア制御ゲート（Gc）４２は隣接して配置される。これは、以下に示すキャリア引き抜き期間でのキャリア濃度の低減効果を発揮する為の構成である。

【0041】

なお、本実施例で用いる半導体基板は、例えばケイ素（シリコン：Si）もしくは炭化ケイ素（SiC）から形成され、ゲート絶縁膜２９は例えば二酸化ケイ素（SiO₂）から形成される。

【0042】

次に、図２から図４を用いて、本実施例の半導体装置１００の動作について説明する。図２は、本実施例の半導体装置１００を用いた駆動回路図及び駆動信号を示している。

【0043】

本実施例の半導体装置１００は、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４をそれぞれ駆動するゲートドライバ４４，４５による駆動信号によって、低損失な動作を発揮する。

【0044】

図２の右図の符号４８はIGBTの導通期間であり、符号４９は非導通期間を示している。先ず、IGBT導通期間において、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に対し、IGBTのp型ウェル層２５に反転層を形成する閾値電圧以上の電圧が印加される高伝導期間４６と、キャリア制御ゲート（Gc）２３には閾値未満の電圧が印加され、スイッチングゲート（Gs）２４に対し、閾値電圧以上の電圧が印加される低伝導期間４７が設定される。

【0045】

高伝導期間４６においては、IGBT内部の蓄積キャリア濃度が高まり、低オン電圧の性能が導出される。低伝導期間４７においては、IGBT内部の蓄積キャリア濃度が低減し、続いてスイッチングゲート（Gs）２４に閾値電圧未満の電圧が印加されてIGBTがオフした際に、高速にIGBTに逆阻止の電圧が印加され、さらに、高速に電流が低減することで、低損失なターンオフスイッチング５０を実現できる。

【0046】

即ち、図２の右図に示すような駆動信号で図２の左図に示す本実施例のIGBT構造を駆動することで、低損失なIGBT性能が導出される。

【0047】

図３は、高伝導期間４６における本実施例の半導体装置１００のキャリア分布を示している。キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４に、p型ウェル層２５に反転層である電子層を生成させる閾値電圧以上の正電圧が印加され、さらに、コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された際の電子５１と正孔５２のキャリアの分布を示している。

【0048】

エミッタ電極４０からp型ウェル層２５内に生成された電子層を経由し、n-ドリフト層２０に電子５１が注入される。そして、n-ドリフト層２０において、注入された電子５１に誘発され、p型コレクタ層２６から正孔５２が注入されて、n-型ドリフト層２０の内部で電導度変調が生じる。

【0049】

ここで、本実施例の半導体装置１００は、高伝導領域２１を有しており、例えばp型ウェル層２５の間隔（ピッチ）が広く、正孔５２がエミッタ電極４０へ抜け難く、この高伝導領域２１において電導度変調で蓄積されるキャリア濃度を高めることができる。

【0050】

これによって、本実施例の半導体装置１００では、低い電圧降下、即ち低オン電圧で、所定の電流を流すことができ、導通時の低損失な性能が導出される。

【0051】

図４は、高伝導期間４６を経て、キャリア制御ゲート（Gc）２３に閾値電圧未満の負電圧が印加された低伝導期間４７における本実施例の半導体装置１００のキャリア分布を示している。

【0052】

コレクタ電極４１とエミッタ電極４０の間にIGBTが導通する順方向電圧が印加された状態にて、キャリア制御ゲート（Gc）２３に接するp型ウェル層２５には、正孔５２の蓄積層が形成され、n-型ドリフト層２０の内部で電導度変調に寄与していた正孔５２が蓄積層を介してエミッタ電極４０に排出される。

【0053】

ここで、本実施例の半導体装置１００は、低伝導領域２２を有しており、例えばp型ウェル層２５のピッチが狭いため、電導度変調に寄与していた正孔５２がキャリア制御ゲート（Gc）２３による蓄積層を介してエミッタ電極４０へ排出しやすく、またスイッチングゲート（Gs）２４による反転層を介して、電子５１が注入され続けることから、極低濃度な蓄積キャリア５５のプロファイルを安定してn-ドリフト層２０内に形成できる。

【0054】

また、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、n-ドリフト層２０における低伝導領域２２と高伝導領域２１の境界部における蓄積キャリアを効率よくキャリア制御ゲート（Gc）４２による蓄積層を介して排出でき、また低伝導領域２２のスイッチングゲート（Gs）２４から高伝導領域２１への電子５１の注入を防ぐことができ、これにより低伝導領域２２の蓄積キャリアを均一性よく低濃度化することができる。

【0055】

この状態からスイッチンゲート（Gs）２４にオフバイアスが印加され、半導体装置１００が導通状態から非導通状態へ推移するターンオフスイッチング動作に移行すると、n-ドリフト層２０内部の蓄積キャリア濃度が低いために、正孔５２はエミッタ電極４０へ、電子５１はコレクタ電極４１へ高速に排出されるため、高速にIGBTに逆阻止の電圧が印加されるとともに、高速に電流が低減する動作をし、低損失なターンオフスイッチングが実現される。

【0056】

即ち、IGBT内部の蓄積キャリア濃度をキャリア制御ゲート（Gc）２４，４２のゲートバイアスによって制御でき、特にその濃度の制御性を本発明によって高めることができ、導通時の低オン電圧な性能と、低いターンオフ損失の性能を両立したIGBTを実現できる。

【0057】

次に、図５及び図６を用いて、電力損失とチップ内温度均一性に関する本発明の効果を説明する。図５に、本発明のダブルゲート型IGBTのターンオフスイッチング波形５８と、特許文献１を元にした従来のダブルゲート型IGBTのターンオフスイッチング波形５７の比較を示す。

【0058】

スイッチングゲート（Gs）２４にオフバイアスを印加することで、IGBTは導通状態から非導通状態に推移し、図５には、その際のコレクタ電流I_Cとコレクタ・エミッタ間電圧V_CEの変化、またI_CとV_CEの積による電力Powerを示している。

【0059】

スイッチンゲート（Gs）２４にオフバイアスが印加されると、IGBT内部のキャリアが排出され、まずV_CEが上昇する。ここで、本発明のダブルゲート型IGBTでは、直前の低伝導期間４７でのキャリア濃度が低いことで、従来に対し、高速にV_CEが電源電圧まで上昇する。この現象は主に、ドリフト領域のエミッタ領域近傍、即ち表面寄りのキャリア濃度が本発明で下げられている効果である。

【0060】

次に、V_CEが電源電圧に達すると、I_Cの低減がはじまる。本発明のダブルゲート型IGBTでは、低伝導期間４７でのキャリア濃度、特にドリフト領域のコレクタ領域近傍、即ち裏面寄りのキャリア濃度が低いことで、高速にコレクタ電流I_Cが低下し、またテール期間も小さく0Aに至って、非導通状態に推移する。即ち、本発明のダブルゲート型IGBTによれば、コレクタ・エミッタ間電圧V_CE、コレクタ電流I_Cをともに従来に対し高速に変化させることができる。

【0061】

これらV_CE、I_Cの変化による電力Powerを積分することでターンオフスイッチング時の電力損失が算出されるが、図５に示すように、本発明のダブルゲート型IGBTによれば、V_CE、Icの変化期間が短いことで、発生する電力損失３０が、従来の電力損失３１に対し小さいことが判る。

【0062】

図６は、本発明のダブルゲート型IGBTの高伝導領域２１と低伝導領域２２において、導通時とターンオフスイッチング時の発生電力と、その発生電力に伴う内部温度の分布を模式的に示している。図中の（１），（２）は、それぞれ導通時、ターンオフスイッチング時の発生電力を示しており、（３）は導通とスイッチングを繰り返すことによる定常状態の内部温度を示している。

【0063】

本発明では、高伝導領域２１と低伝導領域２２は共通のn-型ドリフト層２０の内部に構成され、その領域間の熱抵抗が小さく、これによって温度均一性の効果を生み出す。

【0064】

図６の（１）に示す様に、IGBT導通時においては、高伝導領域２１は、蓄積キャリア濃度が高まることで、低伝導領域２２に対し通流する電流量が大きくなるため、発生するPowerも低伝導領域２２に比べて大きい。ここで領域間の熱抵抗が小さいことによって、共通のn-型ドリフト層２０内部で高伝導領域２１から低伝導領域２２へ熱拡散５９が生じる。

【0065】

次に、（２）に示すIGBTのターンオフスイッチング時においては、直前の低伝導期間４７において、キャリアは主に低伝導領域２２に蓄積されるため、ターンオフ時の電流は低伝導領域２２が高伝導領域２１に対し大きい。従って、発生するPowerも低伝導領域２２が高伝導領域２１に比べて大きくなる。ここでも領域間の熱抵抗が小さいことによって、共通のドリフト層内部で低伝導領域２２から高伝導領域２１へ熱拡散５９が生じる。

【0066】

これら（１）と（２）の動作においてそれぞれ生じる領域間の発熱アンバランスに対し、本発明では領域間の熱抵抗が小さいことで他方への熱拡散が生じる効果が働き、（３）に示す様に、導通とスイッチングを繰り返すことによる定常状態の内部温度は、高伝導領域２１から低伝導領域２２に渡って、高い温度均一性を得ることができる。

【0067】

以上より、本実施例の半導体装置１００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。

【実施例0068】

図７及び図８を参照して、本発明の実施例２に係る絶縁ゲート型（ゲート制御型）の半導体装置について説明する。図７は、本実施例の半導体装置２００の断面図である。

【0069】

本実施例の半導体装置２００は、複数のトレンチゲート形状を有するダブルゲート型IGBTであり、共通のn-型ドリフト層２０に高伝導領域２１と低伝導領域２２が設けられている。高伝導領域２１は、IGBT導通時に高濃度のキャリアを蓄積できる領域であり、一方、低伝導領域２２は、IGBT導通時に高伝導領域２１よりも低濃度のキャリアを蓄積できる領域である。

【0070】

ここで、本実施例では、高伝導領域２１を構成するp型ウェル層２５について、隣り合うp型ウェル層２５との間隔をａと定義し、低伝導領域２２のそれをｂと定義とした時、ａ≧ｂの関係を満たす。

【0071】

p型ウェル層２５同士の間隔が広いと、IGBT導通時において、コレクタ電極４１からn-型ドリフト層２０に注入された正孔５２が、p型ウェル層２５を経てエミッタ電極４０に排出され難く、即ちn-型ドリフト層２０内の伝導度変調を高める効果が働く。

【0072】

従って、高伝導領域２１の間隔aを低伝導領域２２の間隔ｂ以上（ａ≧ｂ）として構成することとし、かつ、低伝導領域２２の高伝導領域２１との境界側の端部に、キャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４とのうち、キャリア制御ゲート（Gc）４２を配置することで、蓄積キャリア濃度のキャリア制御ゲート（Gc）４２のバイアスによる制御性を高める効果が働き、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。

【0073】

図８は、図７の半導体装置２００の平面レイアウト図である。

【0074】

本実施例の半導体装置２００は、図８に示す様に、チップの外周に配置された共通の電界緩和領域６０の内側に、高伝導領域２１と低伝導領域２２が配置され、高伝導領域２１の２つのキャリア制御ゲート（Gc）２３，４２に挟まれたウェル領域の間隔aと低伝導領域２２のキャリア制御ゲート（Gc）４２とスイッチングゲート（Gs）２４に挟まれたウェル領域の間隔ｂが、ａ≧ｂの関係で配置される。より好ましくは、ａ＞ｂの関係で配置される。

【0075】

複数のキャリア制御ゲート（Gc）２３と複数のスイッチングゲート（Gs）２４は、それぞれ一つずつチップ内に配置されたキャリア制御ゲート（Gc）のパッド電極６１とスイッチングゲート（Gs）のパッド電極６２に接続され、外部から制御バイアスが印加できる様に構成される。

【0076】

なお、キャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４の配線は、エミッタ電極４０の下に埋め込まれた、例えばポリシリコンで配線される。

【0077】

この構成によって、１チップ内部で、高伝導領域２１と低伝導領域２２、及びキャリア制御ゲート（Gc）２３とスイッチングゲート（Gs）２４を配線でき、実施例１と同様に、本発明の効果である低損失な性能と温度均一性が得られる。

【0078】

以上より、本実施例の半導体装置２００（ダブルゲート型IGBT）によって、低導通損失と低ターンオフ損失を両立した低損失な性能と、導通時及びターンオフスイッチング時に発生する電力によって生じる温度上昇に対しチップ内均一性が得られる。