特開2022-167632アクティブマトリクス基板、アクティブマトリクス基板の製造方法、およびアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022167632
(43)【公開日】2022-11-04
(54)【発明の名称】アクティブマトリクス基板、アクティブマトリクス基板の製造方法、およびアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20221027BHJP
G02F 1/1368 20060101ALI20221027BHJP
G02F 1/1333 20060101ALI20221027BHJP
G06F 3/041 20060101ALI20221027BHJP
G06F 3/044 20060101ALI20221027BHJP
H01L 29/786 20060101ALI20221027BHJP
G09F 9/00 20060101ALI20221027BHJP
【ＦＩ】
G09F9/30 349Z
G02F1/1368
G02F1/1333
G06F3/041 660
G06F3/044 124
H01L29/78 618B
H01L29/78 612B
G09F9/30 338
G09F9/00 366A
G09F9/30 339Z
G09F9/30 348A
【審査請求】未請求
【請求項の数】24
【出願形態】ＯＬ
(21)【出願番号】P 2021073566
(22)【出願日】2021-04-23
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100139930
【弁理士】
【氏名又は名称】山下 亮司
(74)【代理人】
【識別番号】100125922
【弁理士】
【氏名又は名称】三宅 章子
(74)【代理人】
【識別番号】100184985
【弁理士】
【氏名又は名称】田中 悠
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(72)【発明者】
【氏名】原 義仁
(72)【発明者】
【氏名】大東 徹
(72)【発明者】
【氏名】今井 元
(72)【発明者】
【氏名】上田 輝幸
(72)【発明者】
【氏名】前田 昌紀
(72)【発明者】
【氏名】川崎 達也
(72)【発明者】
【氏名】平田 義晴
【テーマコード（参考）】
2H189
2H192
5C094
5F110
5G435
【Ｆターム（参考）】
2H189LA04
2H189LA06
2H189LA08
2H189LA10
2H189LA28
2H189LA31
2H192AA24
2H192BB13
2H192BB53
2H192BC33
2H192BC35
2H192CB05
2H192CB44
2H192CC55
2H192EA72
2H192FA35
2H192FA65
2H192FB02
2H192GB33
2H192JA33
5C094BA03
5C094BA14
5C094DB01
5C094DB10
5C094EA01
5C094EA04
5C094EA07
5C094EA10
5C094FA02
5C094FB12
5C094FB16
5F110AA14
5F110BB01
5F110CC07
5F110DD02
5F110DD05
5F110DD12
5F110EE02
5F110EE03
5F110EE04
5F110EE14
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110GG01
5F110HK02
5F110HK03
5F110HK04
5F110HK06
5F110HK21
5F110HM17
5F110HM18
5F110HM19
5F110NN03
5F110NN16
5F110NN27
5G435EE49
5G435HH12
5G435HH16
(57)【要約】 （修正有）
【課題】画素開口率の低下または補助容量の減少を抑制することが可能なアクティブマトリクス基板を提供する。
【解決手段】アクティブマトリクス基板は、酸化物半導体層を含む複数の薄膜トランジスタと、層間絶縁層と、層間絶縁層上に配置された複数の画素電極と、画素電極と層間絶縁層との間に配置され、タッチセンサ電極としても機能し得る共通電極と、層間絶縁層と共通電極との間に配置された第１誘電体層と、共通電極と画素電極との間に配置された第２誘電体層と、層間絶縁層と共通電極との間に配置され、かつ、第３導電膜から形成された複数のタッチ配線と、薄膜トランジスタのドレイン電極と、第３導電膜から形成された複数の画素コンタクト部は、層間絶縁層に形成された下部開口部内でドレイン電極に電気的に接続される接続電極と、第１誘電体層および第２誘電体層に形成された上部開口部内で接続電極に電気的に接続される画素電極とを有する。
【選択図】図２Ｂ
【解決手段】アクティブマトリクス基板は、酸化物半導体層を含む複数の薄膜トランジスタと、層間絶縁層と、層間絶縁層上に配置された複数の画素電極と、画素電極と層間絶縁層との間に配置され、タッチセンサ電極としても機能し得る共通電極と、層間絶縁層と共通電極との間に配置された第１誘電体層と、共通電極と画素電極との間に配置された第２誘電体層と、層間絶縁層と共通電極との間に配置され、かつ、第３導電膜から形成された複数のタッチ配線と、薄膜トランジスタのドレイン電極と、第３導電膜から形成された複数の画素コンタクト部は、層間絶縁層に形成された下部開口部内でドレイン電極に電気的に接続される接続電極と、第１誘電体層および第２誘電体層に形成された上部開口部内で接続電極に電気的に接続される画素電極とを有する。
【選択図】図２Ｂ
【特許請求の範囲】
【請求項1】
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極およびドレイン電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接し、前記ドレイン電極は前記酸化物半導体層の上面の他の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記ドレイン電極と、
前記ドレイン電極の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記ドレイン電極に電気的に接続される接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極およびドレイン電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接し、前記ドレイン電極は前記酸化物半導体層の上面の他の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記ドレイン電極と、
前記ドレイン電極の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記ドレイン電極に電気的に接続される接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
【請求項2】
前記層間絶縁層は、有機絶縁層と、前記有機絶縁層の前記基板側に位置する無機絶縁層とを含む積層構造を有する請求項１に記載のアクティブマトリクス基板。
【請求項3】
前記接続電極は、前記層間絶縁層の上面の一部に接する第１部分と、前記下部開口部の側面に接する第２部分と、前記ドレイン電極の前記一部に接する第３部分と、を含む、請求項２に記載のアクティブマトリクス基板。
【請求項4】
前記各画素コンタクト部において、前記接続電極は、前記下部開口部の側面全体を覆っており、前記第１誘電体層は、前記下部開口部の前記側面に接していない、請求項３に記載のアクティブマトリクス基板。
【請求項5】
前記基板の法線方向から見たとき、前記共通電極は、前記各画素コンタクト部の前記接続電極のうち少なくとも前記第３部分上に位置する開口部を有し、かつ、前記共通電極は、前記接続電極の前記第１部分に少なくとも部分的に重なっている、請求項３または４に記載のアクティブマトリクス基板。
【請求項6】
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、周辺回路を含む回路領域を含み、
前記回路領域は、
前記第１導電膜から形成された複数の第１配線と、
前記第２導電膜から形成された複数の第２配線と、
複数の配線重畳部であって、各配線重畳部では、前記複数の第１配線の１つおよび前記複数の第２配線の１つが、前記ゲート絶縁層を含む絶縁層を介して重なっている、複数の配線重畳部と、
互いに分離して配置された複数の第１開口部を含む前記層間絶縁層と、
前記第３導電膜から形成され、かつ、互いに分離して配置された複数の保護導電層と、
を含み、
前記層間絶縁層の各第１開口部は、前記複数の配線重畳部のうちの少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出しており、
各保護導電層は、前記各第１開口部内で前記第２配線の前記一部に接する、請求項２から５のいずれかに記載のアクティブマトリクス基板。
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、周辺回路を含む回路領域を含み、
前記回路領域は、
前記第１導電膜から形成された複数の第１配線と、
前記第２導電膜から形成された複数の第２配線と、
複数の配線重畳部であって、各配線重畳部では、前記複数の第１配線の１つおよび前記複数の第２配線の１つが、前記ゲート絶縁層を含む絶縁層を介して重なっている、複数の配線重畳部と、
互いに分離して配置された複数の第１開口部を含む前記層間絶縁層と、
前記第３導電膜から形成され、かつ、互いに分離して配置された複数の保護導電層と、
を含み、
前記層間絶縁層の各第１開口部は、前記複数の配線重畳部のうちの少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出しており、
各保護導電層は、前記各第１開口部内で前記第２配線の前記一部に接する、請求項２から５のいずれかに記載のアクティブマトリクス基板。
【請求項7】
前記各保護導電層は、前記層間絶縁層の上面の一部に接する第１導電部と、前記各第１開口部の側面に接する第２導電部と、前記第２配線の前記一部に接する第３導電部と、を含む、請求項６に記載のアクティブマトリクス基板。
【請求項8】
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
前記ゲート絶縁層と、
前記ゲート絶縁層の一部を露出する溝を有する前記層間絶縁層であって、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記ゲート絶縁層に直接接する絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記ゲート絶縁層との間に位置している、請求項２から５のいずれかに記載のアクティブマトリクス基板。
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
前記ゲート絶縁層と、
前記ゲート絶縁層の一部を露出する溝を有する前記層間絶縁層であって、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記ゲート絶縁層に直接接する絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記ゲート絶縁層との間に位置している、請求項２から５のいずれかに記載のアクティブマトリクス基板。
【請求項9】
前記第１溝部は、前記層間絶縁層と前記ゲート絶縁層との間において、前記絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、請求項８に記載のアクティブマトリクス基板。
【請求項10】
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記共通電極と同じ第１透明導電膜から形成された第１透明接続電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
各ソース－ゲート接続部では、前記第２接続配線は、前記ゲート絶縁層に形成された開口部内で、前記第１接続配線の一部に直接接し、
各ゲート端子部では、前記第１透明接続電極は、前記ゲート絶縁層および前記第１誘電体層に形成された開口部内で、前記１つのゲートバスラインの一部に直接接する、請求項２から７のいずれかに記載のアクティブマトリクス基板。
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記共通電極と同じ第１透明導電膜から形成された第１透明接続電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
各ソース－ゲート接続部では、前記第２接続配線は、前記ゲート絶縁層に形成された開口部内で、前記第１接続配線の一部に直接接し、
各ゲート端子部では、前記第１透明接続電極は、前記ゲート絶縁層および前記第１誘電体層に形成された開口部内で、前記１つのゲートバスラインの一部に直接接する、請求項２から７のいずれかに記載のアクティブマトリクス基板。
【請求項11】
前記第３導電膜は、透明導電膜と、前記透明導電膜上に配置された金属膜とを含む積層膜である、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
【請求項12】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、各画素領域に対応付けて配置された薄膜トランジスタおよび画素電極と、複数のタッチセンサ用のタッチ配線とを備えたアクティブマトリクス基板の製造方法であって、
（Ａ）前記基板上に、第１導電膜から、複数のゲートバスラインと、前記各画素領域における前記薄膜トランジスタのゲート電極とを含む第１メタル層を形成する第１メタル層形成工程と、
（Ｂ）前記第１メタル層を覆うゲート絶縁層を形成するゲート絶縁層形成工程と、
（Ｃ）前記各画素領域において、酸化物半導体膜から、前記ゲート絶縁層上に位置する酸化物半導体層を形成する半導体層形成工程と、
（Ｄ）前記工程（Ｃ）の後に、第２導電膜から、複数のソースバスラインと、前記各画素電極における前記薄膜トランジスタのソース電極およびドレイン電極とを含む第２メタル層を形成する第２メタル層形成工程と、
（Ｅ）前記第２メタル層を覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に配置された有機絶縁層とを含む積層構造を有し、前記層間絶縁層は、前記各画素領域において、前記薄膜トランジスタの前記ドレイン電極の一部を露出する下部開口部を有する、工程と、
（Ｆ）前記層間絶縁層上に、第３導電膜から、前記複数のタッチ配線と、それぞれが、前記各画素領域において前記下部開口部内で前記ドレイン電極の前記一部に接する複数の接続電極とを含む第３メタル層を形成する第３メタル層形成工程と、
（Ｇ）第１誘電体膜から、前記第３メタル層を覆う第１誘電体層を形成する工程であって、前記第１誘電体層は各タッチ配線の一部を露出するタッチコンタクト用開口部を有する、第１誘電体層形成工程と、
（Ｈ）前記第１誘電体層上に、第１透明導電膜から共通電極を形成する工程であって、前記共通電極は、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含み、各共通電極部分は前記タッチコンタクト用開口部内で前記複数のタッチ配線のいずれかに接続される、共通電極形成工程と、
（Ｉ）前記共通電極および前記複数の接続電極を覆う第２誘電体層を形成する第２誘電体層形成工程と、
（Ｊ）前記各画素領域において、前記第１誘電体層および前記第２誘電体層に、前記接続電極の一部を露出する上部開口部を形成する工程と、
（Ｋ）前記各画素領域において、前記第２誘電体層上、および、前記上部開口部内に、前記上部開口部内で前記接続電極に接する画素電極を形成する画素電極形成工程と、
を包含する、アクティブマトリクス基板の製造方法。
（Ａ）前記基板上に、第１導電膜から、複数のゲートバスラインと、前記各画素領域における前記薄膜トランジスタのゲート電極とを含む第１メタル層を形成する第１メタル層形成工程と、
（Ｂ）前記第１メタル層を覆うゲート絶縁層を形成するゲート絶縁層形成工程と、
（Ｃ）前記各画素領域において、酸化物半導体膜から、前記ゲート絶縁層上に位置する酸化物半導体層を形成する半導体層形成工程と、
（Ｄ）前記工程（Ｃ）の後に、第２導電膜から、複数のソースバスラインと、前記各画素電極における前記薄膜トランジスタのソース電極およびドレイン電極とを含む第２メタル層を形成する第２メタル層形成工程と、
（Ｅ）前記第２メタル層を覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に配置された有機絶縁層とを含む積層構造を有し、前記層間絶縁層は、前記各画素領域において、前記薄膜トランジスタの前記ドレイン電極の一部を露出する下部開口部を有する、工程と、
（Ｆ）前記層間絶縁層上に、第３導電膜から、前記複数のタッチ配線と、それぞれが、前記各画素領域において前記下部開口部内で前記ドレイン電極の前記一部に接する複数の接続電極とを含む第３メタル層を形成する第３メタル層形成工程と、
（Ｇ）第１誘電体膜から、前記第３メタル層を覆う第１誘電体層を形成する工程であって、前記第１誘電体層は各タッチ配線の一部を露出するタッチコンタクト用開口部を有する、第１誘電体層形成工程と、
（Ｈ）前記第１誘電体層上に、第１透明導電膜から共通電極を形成する工程であって、前記共通電極は、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含み、各共通電極部分は前記タッチコンタクト用開口部内で前記複数のタッチ配線のいずれかに接続される、共通電極形成工程と、
（Ｉ）前記共通電極および前記複数の接続電極を覆う第２誘電体層を形成する第２誘電体層形成工程と、
（Ｊ）前記各画素領域において、前記第１誘電体層および前記第２誘電体層に、前記接続電極の一部を露出する上部開口部を形成する工程と、
（Ｋ）前記各画素領域において、前記第２誘電体層上、および、前記上部開口部内に、前記上部開口部内で前記接続電極に接する画素電極を形成する画素電極形成工程と、
を包含する、アクティブマトリクス基板の製造方法。
【請求項13】
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層に、前記複数の配線重畳部のうち少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出する第１開口部を形成する工程を含み、
前記工程（Ｆ）は、前記第３導電膜から、互いに分離した複数の保護導電層を形成する工程を含み、各保護導電層は、前記第１開口部内および前記有機絶縁層の上面の一部上に配置され、前記第１開口部内で前記１つの第２配線の前記一部に接する、請求項１２に記載のアクティブマトリクス基板の製造方法。
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層に、前記複数の配線重畳部のうち少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出する第１開口部を形成する工程を含み、
前記工程（Ｆ）は、前記第３導電膜から、互いに分離した複数の保護導電層を形成する工程を含み、各保護導電層は、前記第１開口部内および前記有機絶縁層の上面の一部上に配置され、前記第１開口部内で前記１つの第２配線の前記一部に接する、請求項１２に記載のアクティブマトリクス基板の製造方法。
【請求項14】
前記アクティブマトリクス基板は、前記非表示領域に配置された少なくとも１つの溝領域を備え、前記各溝領域は、第１方向に延びる第１溝部を含み、
前記工程（Ｃ）は、前記第１溝部が形成される領域に、前記酸化物半導体膜から、前記基板の法線方向から見たとき、前記第１方向に延びる酸化物半導体エッチストップ層を形成する工程を含み、
前記工程（Ｅ）は、前記第１溝部が形成される領域に、前記有機絶縁層および前記無機絶縁層に、前記酸化物半導体エッチストップ層の一部を露出する溝を形成する工程を含み、前記溝は、前記基板の法線方向から見たときに前記第１方向に延びており、
前記工程（Ｆ）は、前記第３導電膜をエッチングするとともに、前記酸化物半導体エッチストップ層の少なくとも前記一部をエッチングする工程を含み、これにより、前記第１溝部が形成される領域において、前記溝の内部に、前記ゲート絶縁層の一部を露出させ、
前記工程（Ｇ）は、前記第１誘電体膜から、前記第１溝部が形成される領域において、前記ゲート絶縁層の前記一部に接する絶縁層を形成する工程を含み、前記絶縁層の縁部分は、前記層間絶縁層および前記ゲート絶縁層の間に位置する、請求項１２または１３に記載のアクティブマトリクス基板の製造方法。
前記工程（Ｃ）は、前記第１溝部が形成される領域に、前記酸化物半導体膜から、前記基板の法線方向から見たとき、前記第１方向に延びる酸化物半導体エッチストップ層を形成する工程を含み、
前記工程（Ｅ）は、前記第１溝部が形成される領域に、前記有機絶縁層および前記無機絶縁層に、前記酸化物半導体エッチストップ層の一部を露出する溝を形成する工程を含み、前記溝は、前記基板の法線方向から見たときに前記第１方向に延びており、
前記工程（Ｆ）は、前記第３導電膜をエッチングするとともに、前記酸化物半導体エッチストップ層の少なくとも前記一部をエッチングする工程を含み、これにより、前記第１溝部が形成される領域において、前記溝の内部に、前記ゲート絶縁層の一部を露出させ、
前記工程（Ｇ）は、前記第１誘電体膜から、前記第１溝部が形成される領域において、前記ゲート絶縁層の前記一部に接する絶縁層を形成する工程を含み、前記絶縁層の縁部分は、前記層間絶縁層および前記ゲート絶縁層の間に位置する、請求項１２または１３に記載のアクティブマトリクス基板の製造方法。
【請求項15】
前記工程（Ｆ）において、前記基板の法線方向から見たとき、前記酸化物半導体エッチストップ層のうち前記有機絶縁層に重なる部分の少なくとも一部を除去せずに残すように、前記酸化物半導体エッチストップ層のエッチングを行う、請求項１４に記載のアクティブマトリクス基板の製造方法。
【請求項16】
前記アクティブマトリクス基板は、前記非表示領域において、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記工程（Ｆ）は、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、請求項１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記工程（Ｆ）は、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、請求項１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項17】
前記ゲート絶縁層のパターニング工程をさらに含み、前記ゲート絶縁層のパターニング工程は、
前記工程（Ｄ）の前に行われる前記ゲート絶縁層の第１のエッチングと、
前記工程（Ｆ）において、前記第１誘電体膜のエッチングと同じレジストマスクを用いて行われる前記ゲート絶縁層の第２のエッチングと、
を包含する、請求項１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
前記工程（Ｄ）の前に行われる前記ゲート絶縁層の第１のエッチングと、
前記工程（Ｆ）において、前記第１誘電体膜のエッチングと同じレジストマスクを用いて行われる前記ゲート絶縁層の第２のエッチングと、
を包含する、請求項１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項18】
前記アクティブマトリクス基板は、前記非表示領域において、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記第１のエッチングは、各ソース－ゲート接続部となる領域において、前記ゲート絶縁層に、前記第１接続配線の一部を露出する開口部を形成する工程を含み、
前記第２のエッチングは、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、請求項１７に記載のアクティブマトリクス基板の製造方法。
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記第１のエッチングは、各ソース－ゲート接続部となる領域において、前記ゲート絶縁層に、前記第１接続配線の一部を露出する開口部を形成する工程を含み、
前記第２のエッチングは、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、請求項１７に記載のアクティブマトリクス基板の製造方法。
【請求項19】
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部および複数の溝領域を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
各溝領域では、前記有機絶縁層は、前記基板の法線方向から見たとき、所定の方向に延びる溝を有し、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層を、互いに異なるフォトマスクを用いたフォトリソ工程によってパターニングする工程であって、前記有機絶縁層に、前記各配線重畳部に位置し、前記無機絶縁層を露出する第１開口部と、前記各溝領域に位置し、前記無機絶縁層を露出する前記溝とを形成する工程を含み、
前記工程（Ｇ）において、前記第１誘電体層は、前記各配線重畳領域および前記各溝領域を覆っており、前記各配線重畳部において、前記第１開口部内で前記無機絶縁層に接し、かつ、前記各溝領域において前記溝内で前記無機絶縁層に接する、請求項１２に記載のアクティブマトリクス基板の製造方法。
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
各溝領域では、前記有機絶縁層は、前記基板の法線方向から見たとき、所定の方向に延びる溝を有し、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層を、互いに異なるフォトマスクを用いたフォトリソ工程によってパターニングする工程であって、前記有機絶縁層に、前記各配線重畳部に位置し、前記無機絶縁層を露出する第１開口部と、前記各溝領域に位置し、前記無機絶縁層を露出する前記溝とを形成する工程を含み、
前記工程（Ｇ）において、前記第１誘電体層は、前記各配線重畳領域および前記各溝領域を覆っており、前記各配線重畳部において、前記第１開口部内で前記無機絶縁層に接し、かつ、前記各溝領域において前記溝内で前記無機絶縁層に接する、請求項１２に記載のアクティブマトリクス基板の製造方法。
【請求項20】
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記酸化物半導体層と、
前記酸化物半導体層の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記酸化物半導体層の前記一部に接する接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記酸化物半導体層と、
前記酸化物半導体層の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記酸化物半導体層の前記一部に接する接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
【請求項21】
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有しするアクティブマトリクス基板であって、
基板と、
前記基板に支持され、かつ、それぞれが活性層として酸化物半導体層を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置された共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、を備え、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
第１絶縁層と、
前記第１絶縁層上に延設された前記層間絶縁層であって、前記第１絶縁層の一部を露出する溝を有し、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記第１絶縁層に直接接する第２絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる第２絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記第２絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記第１絶縁層との間に位置しており、
前記第１溝部は、前記層間絶縁層と前記第１絶縁層との間において、前記第２絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、アクティブマトリクス基板。
基板と、
前記基板に支持され、かつ、それぞれが活性層として酸化物半導体層を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置された共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、を備え、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
第１絶縁層と、
前記第１絶縁層上に延設された前記層間絶縁層であって、前記第１絶縁層の一部を露出する溝を有し、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記第１絶縁層に直接接する第２絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる第２絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記第２絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記第１絶縁層との間に位置しており、
前記第１溝部は、前記層間絶縁層と前記第１絶縁層との間において、前記第２絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、アクティブマトリクス基板。
【請求項22】
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板。
【請求項23】
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１２から１９のいずれかに記載のアクティブマトリクス基板の製造方法。
【請求項24】
請求項１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える、タッチセンサ付き液晶表示装置。
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える、タッチセンサ付き液晶表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、およびアクティブマトリクス基板を用いたタッチセンサ付き液晶表示装置に関する。
【背景技術】
【0002】
アクティブマトリクス基板を備える表示装置では、画素毎に、画素電極およびスイッチング素子が設けられている。スイッチング素子として、例えば、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）が用いられる。各画素において、画素ＴＦＴは画素電極に電気的に接続される。ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることも提案されている。なお、本明細書においては、表示装置の画素に対応するアクティブマトリクス基板の部分を「画素領域」または「画素」、各画素にスイッチング素子として設けられるＴＦＴを「画素ＴＦＴ」、各画素において画素ＴＦＴと画素電極とを電気的に接続する接続部を「画素コンタクト部」と呼ぶ。
【0003】
アクティブマトリクス型の表示装置の動作モードとして、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横方向電界方式のモードが採用されることがある。横方向電界方式では、アクティブマトリクス基板に一対の電極（画素電極および共通電極）を設けて、液晶分子に基板面に平行な方向（横方向）に電界を印加する。各画素の画素電極の少なくとも一部は、誘電体層を介して共通電極に重なるように配置される。画素電極と共通電極との重なる部分には容量が形成される。この容量は、表示装置における補助容量（以下、「透明補助容量」と呼ぶ）としての機能を有し得る。
【0004】
横方向電界方式の表示装置に適用されるアクティブマトリクス基板では、画素電極は共通電極の基板側に誘電体層を介して配置されてもよい（以下、「コモン上層構造」と呼ぶ。）。あるいは、画素電極の基板側に誘電体層を介して共通電極が配置されてもよい（以下、「コモン下層構造」と呼ぶ）。コモン下層構造を有するアクティブマトリクス基板は、例えば特許文献１に記載されている。
【0005】
一方、近年、タッチセンサを備えた表示装置が、スマートフォン、タブレット型携帯端末等に広く利用されている。タッチセンサには、抵抗膜式、静電容量式、光学式など、種々の方式のものが知られている。静電容量式のタッチセンサでは、物体（例えば指）の接触または接近による静電容量の変化を電気的に検出することで、タッチ状態か否かを判別する。静電容量方式のタッチセンサには、タッチセンサ用の電極と物体（例えば指）との間に生じる静電容量の変化を検知する自己容量方式と、タッチセンサ用の一対の電極（トランスミッタ電極とレシーバ電極）を用いて電界を発生させ、電極間の電界変化を検出する相互容量方式とがある。
【0006】
横方向電界方式の表示装置にタッチセンサ機能を内蔵する場合には、アクティブマトリクス基板に設けられた共通電極を複数のセグメントに分割し、各セグメントをタッチセンサ用の電極（以下、「センサ電極」）として機能させることが可能である。各タッチセンサ電極は、それぞれ、対応するタッチ配線（タッチセンサの駆動用または検出用）に電気的に接続される。タッチセンサ機能を備えた横方向電界方式の表示装置は、例えば特許文献２に開示されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１３－１０９３４７号公報
【特許文献2】国際公開第２０１６／１３６２７１号
【発明の概要】
【発明が解決しようとする課題】
【0008】
上述したように、アクティブマトリクス基板は、各画素において、画素電極と画素ＴＦＴのドレイン電極とを電気的に接続する画素コンタクト部を有する。コモン下層構造を有するアクティブマトリクス基板では、例えば、画素コンタクト部において、共通電極よりも上層に位置する画素電極を、共通電極よりも下層に位置するドレイン電極に接続させる。このような画素コンタクト部を形成する際に、ドレイン電極の一部をコンタクトホール内に露出させた状態で、共通電極となる透明導電膜の形成およびエッチングを行うと、透明導電膜のエッチング液（例えばシュウ酸）によってドレイン電極の露出表面がダメージを受ける場合がある。
【0009】
ドレイン電極のダメージを抑制するために、例えば特許文献１は、画素コンタクト部において、共通電極と同じ透明導電膜から、ドレイン電極の露出表面を覆う導電層（「透明接続層」と呼ぶ）を形成することを開示している。画素電極は、透明接続層を介して、画素ＴＦＴのドレイン電極に接続される。しかしながら、このような構造を有する画素コンタクト部では、共通電極と透明接続層とは同層に、かつ、十分な間隔を空けて形成されるため、画素コンタクト部に要する面積が増加し、画素開口率が低下するおそれがある。また、画素電極および共通電極を利用した透明補助容量が小さくなる場合がある。詳細は後述する。
【0010】
本発明の一実施形態は、上記に鑑みてなされたものであり、その目的は、画素コンタクト部に起因する画素開口率の低下または補助容量の減少を抑制することが可能なアクティブマトリクス基板およびその製造方法を提供する。
【課題を解決するための手段】
【0011】
本明細書は、以下の項目に記載のアクティブマトリクス基板および液晶表示装置を開示している。
【0012】
［項目１］
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極およびドレイン電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接し、前記ドレイン電極は前記酸化物半導体層の上面の他の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記ドレイン電極と、
前記ドレイン電極の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記ドレイン電極に電気的に接続される接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極およびドレイン電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接し、前記ドレイン電極は前記酸化物半導体層の上面の他の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記ドレイン電極と、
前記ドレイン電極の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記ドレイン電極に電気的に接続される接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
【0013】
［項目２］
前記層間絶縁層は、有機絶縁層と、前記有機絶縁層の前記基板側に位置する無機絶縁層とを含む積層構造を有する項目１に記載のアクティブマトリクス基板。
前記層間絶縁層は、有機絶縁層と、前記有機絶縁層の前記基板側に位置する無機絶縁層とを含む積層構造を有する項目１に記載のアクティブマトリクス基板。
【0014】
［項目３］
前記接続電極は、前記層間絶縁層の上面の一部に接する第１部分と、前記下部開口部の側面に接する第２部分と、前記ドレイン電極の前記一部に接する第３部分と、を含む、項目２に記載のアクティブマトリクス基板。
前記接続電極は、前記層間絶縁層の上面の一部に接する第１部分と、前記下部開口部の側面に接する第２部分と、前記ドレイン電極の前記一部に接する第３部分と、を含む、項目２に記載のアクティブマトリクス基板。
【0015】
［項目４］
前記各画素コンタクト部において、前記接続電極は、前記下部開口部の側面全体を覆っており、前記第１誘電体層は、前記下部開口部の前記側面に接していない、項目３に記載のアクティブマトリクス基板。
前記各画素コンタクト部において、前記接続電極は、前記下部開口部の側面全体を覆っており、前記第１誘電体層は、前記下部開口部の前記側面に接していない、項目３に記載のアクティブマトリクス基板。
【0016】
［項目５］
前記基板の法線方向から見たとき、前記共通電極は、前記各画素コンタクト部の前記接続電極のうち少なくとも前記第３部分上に位置する開口部を有し、かつ、前記共通電極は、前記接続電極の前記第１部分に少なくとも部分的に重なっている、項目３または４に記載のアクティブマトリクス基板。
前記基板の法線方向から見たとき、前記共通電極は、前記各画素コンタクト部の前記接続電極のうち少なくとも前記第３部分上に位置する開口部を有し、かつ、前記共通電極は、前記接続電極の前記第１部分に少なくとも部分的に重なっている、項目３または４に記載のアクティブマトリクス基板。
【0017】
［項目６］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、周辺回路を含む回路領域を含み、
前記回路領域は、
前記第１導電膜から形成された複数の第１配線と、
前記第２導電膜から形成された複数の第２配線と、
複数の配線重畳部であって、各配線重畳部では、前記複数の第１配線の１つおよび前記複数の第２配線の１つが、前記ゲート絶縁層を含む絶縁層を介して重なっている、複数の配線重畳部と、
互いに分離して配置された複数の第１開口部を含む前記層間絶縁層と、
前記第３導電膜から形成され、かつ、互いに分離して配置された複数の保護導電層と、
を含み、
前記層間絶縁層の各第１開口部は、前記複数の配線重畳部のうちの少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出しており、
各保護導電層は、前記各第１開口部内で前記第２配線の前記一部に接する、項目２から５のいずれかに記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、周辺回路を含む回路領域を含み、
前記回路領域は、
前記第１導電膜から形成された複数の第１配線と、
前記第２導電膜から形成された複数の第２配線と、
複数の配線重畳部であって、各配線重畳部では、前記複数の第１配線の１つおよび前記複数の第２配線の１つが、前記ゲート絶縁層を含む絶縁層を介して重なっている、複数の配線重畳部と、
互いに分離して配置された複数の第１開口部を含む前記層間絶縁層と、
前記第３導電膜から形成され、かつ、互いに分離して配置された複数の保護導電層と、
を含み、
前記層間絶縁層の各第１開口部は、前記複数の配線重畳部のうちの少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出しており、
各保護導電層は、前記各第１開口部内で前記第２配線の前記一部に接する、項目２から５のいずれかに記載のアクティブマトリクス基板。
【0018】
［項目７］
前記各保護導電層は、前記層間絶縁層の上面の一部に接する第１導電部と、前記各第１開口部の側面に接する第２導電部と、前記第２配線の前記一部に接する第３導電部と、を含む、項目６に記載のアクティブマトリクス基板。
前記各保護導電層は、前記層間絶縁層の上面の一部に接する第１導電部と、前記各第１開口部の側面に接する第２導電部と、前記第２配線の前記一部に接する第３導電部と、を含む、項目６に記載のアクティブマトリクス基板。
【0019】
［項目８］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
前記ゲート絶縁層と、
前記ゲート絶縁層の一部を露出する溝を有する前記層間絶縁層であって、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記ゲート絶縁層に直接接する絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記ゲート絶縁層との間に位置している、項目２から５のいずれかに記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
前記ゲート絶縁層と、
前記ゲート絶縁層の一部を露出する溝を有する前記層間絶縁層であって、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記ゲート絶縁層に直接接する絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記ゲート絶縁層との間に位置している、項目２から５のいずれかに記載のアクティブマトリクス基板。
【0020】
［項目９］
前記第１溝部は、前記層間絶縁層と前記ゲート絶縁層との間において、前記絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、項目８に記載のアクティブマトリクス基板。
前記第１溝部は、前記層間絶縁層と前記ゲート絶縁層との間において、前記絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、項目８に記載のアクティブマトリクス基板。
【0021】
［項目１０］
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記共通電極と同じ第１透明導電膜から形成された第１透明接続電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
各ソース－ゲート接続部では、前記第２接続配線は、前記ゲート絶縁層に形成された開口部内で、前記第１接続配線の一部に直接接し、
各ゲート端子部では、前記第１透明接続電極は、前記ゲート絶縁層および前記第１誘電体層に形成された開口部内で、前記１つのゲートバスラインの一部に直接接する、項目２から７のいずれかに記載のアクティブマトリクス基板。
前記アクティブマトリクス基板は、複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有し、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記共通電極と同じ第１透明導電膜から形成された第１透明接続電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
各ソース－ゲート接続部では、前記第２接続配線は、前記ゲート絶縁層に形成された開口部内で、前記第１接続配線の一部に直接接し、
各ゲート端子部では、前記第１透明接続電極は、前記ゲート絶縁層および前記第１誘電体層に形成された開口部内で、前記１つのゲートバスラインの一部に直接接する、項目２から７のいずれかに記載のアクティブマトリクス基板。
【0022】
［項目１１］
前記第３導電膜は、透明導電膜と、前記透明導電膜上に配置された金属膜とを含む積層膜である、項目１から１０のいずれかに記載のアクティブマトリクス基板。
前記第３導電膜は、透明導電膜と、前記透明導電膜上に配置された金属膜とを含む積層膜である、項目１から１０のいずれかに記載のアクティブマトリクス基板。
【0023】
［項目１２］
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、各画素領域に対応付けて配置された薄膜トランジスタおよび画素電極と、複数のタッチセンサ用のタッチ配線とを備えたアクティブマトリクス基板の製造方法であって、
（Ａ）前記基板上に、第１導電膜から、複数のゲートバスラインと、前記各画素領域における前記薄膜トランジスタのゲート電極とを含む第１メタル層を形成する第１メタル層形成工程と、
（Ｂ）前記第１メタル層を覆うゲート絶縁層を形成するゲート絶縁層形成工程と、
（Ｃ）前記各画素領域において、酸化物半導体膜から、前記ゲート絶縁層上に位置する酸化物半導体層を形成する半導体層形成工程と、
（Ｄ）前記工程（Ｃ）の後に、第２導電膜から、複数のソースバスラインと、前記各画素電極における前記薄膜トランジスタのソース電極およびドレイン電極とを含む第２メタル層を形成する第２メタル層形成工程と、
（Ｅ）前記第２メタル層を覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に配置された有機絶縁層とを含む積層構造を有し、前記層間絶縁層は、前記各画素領域において、前記薄膜トランジスタの前記ドレイン電極の一部を露出する下部開口部を有する、工程と、
（Ｆ）前記層間絶縁層上に、第３導電膜から、前記複数のタッチ配線と、それぞれが、前記各画素領域において前記下部開口部内で前記ドレイン電極の前記一部に接する複数の接続電極とを含む第３メタル層を形成する第３メタル層形成工程と、
（Ｇ）第１誘電体膜から、前記第３メタル層を覆う第１誘電体層を形成する工程であって、前記第１誘電体層は各タッチ配線の一部を露出するタッチコンタクト用開口部を有する、第１誘電体層形成工程と、
（Ｈ）前記第１誘電体層上に、第１透明導電膜から共通電極を形成する工程であって、前記共通電極は、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含み、各共通電極部分は前記タッチコンタクト用開口部内で前記複数のタッチ配線のいずれかに接続される、共通電極形成工程と、
（Ｉ）前記共通電極および前記複数の接続電極を覆う第２誘電体層を形成する第２誘電体層形成工程と、
（Ｊ）前記各画素領域において、前記第１誘電体層および前記第２誘電体層に、前記接続電極の一部を露出する上部開口部を形成する工程と、
（Ｋ）前記各画素領域において、前記第２誘電体層上、および、前記上部開口部内に、前記上部開口部内で前記接続電極に接する画素電極を形成する画素電極形成工程と、
を包含する、アクティブマトリクス基板の製造方法。
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、各画素領域に対応付けて配置された薄膜トランジスタおよび画素電極と、複数のタッチセンサ用のタッチ配線とを備えたアクティブマトリクス基板の製造方法であって、
（Ａ）前記基板上に、第１導電膜から、複数のゲートバスラインと、前記各画素領域における前記薄膜トランジスタのゲート電極とを含む第１メタル層を形成する第１メタル層形成工程と、
（Ｂ）前記第１メタル層を覆うゲート絶縁層を形成するゲート絶縁層形成工程と、
（Ｃ）前記各画素領域において、酸化物半導体膜から、前記ゲート絶縁層上に位置する酸化物半導体層を形成する半導体層形成工程と、
（Ｄ）前記工程（Ｃ）の後に、第２導電膜から、複数のソースバスラインと、前記各画素電極における前記薄膜トランジスタのソース電極およびドレイン電極とを含む第２メタル層を形成する第２メタル層形成工程と、
（Ｅ）前記第２メタル層を覆う層間絶縁層を形成する工程であって、前記層間絶縁層は、無機絶縁層と、前記無機絶縁層上に配置された有機絶縁層とを含む積層構造を有し、前記層間絶縁層は、前記各画素領域において、前記薄膜トランジスタの前記ドレイン電極の一部を露出する下部開口部を有する、工程と、
（Ｆ）前記層間絶縁層上に、第３導電膜から、前記複数のタッチ配線と、それぞれが、前記各画素領域において前記下部開口部内で前記ドレイン電極の前記一部に接する複数の接続電極とを含む第３メタル層を形成する第３メタル層形成工程と、
（Ｇ）第１誘電体膜から、前記第３メタル層を覆う第１誘電体層を形成する工程であって、前記第１誘電体層は各タッチ配線の一部を露出するタッチコンタクト用開口部を有する、第１誘電体層形成工程と、
（Ｈ）前記第１誘電体層上に、第１透明導電膜から共通電極を形成する工程であって、前記共通電極は、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含み、各共通電極部分は前記タッチコンタクト用開口部内で前記複数のタッチ配線のいずれかに接続される、共通電極形成工程と、
（Ｉ）前記共通電極および前記複数の接続電極を覆う第２誘電体層を形成する第２誘電体層形成工程と、
（Ｊ）前記各画素領域において、前記第１誘電体層および前記第２誘電体層に、前記接続電極の一部を露出する上部開口部を形成する工程と、
（Ｋ）前記各画素領域において、前記第２誘電体層上、および、前記上部開口部内に、前記上部開口部内で前記接続電極に接する画素電極を形成する画素電極形成工程と、
を包含する、アクティブマトリクス基板の製造方法。
【0024】
［項目１３］
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層に、前記複数の配線重畳部のうち少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出する第１開口部を形成する工程を含み、
前記工程（Ｆ）は、前記第３導電膜から、互いに分離した複数の保護導電層を形成する工程を含み、各保護導電層は、前記第１開口部内および前記有機絶縁層の上面の一部上に配置され、前記第１開口部内で前記１つの第２配線の前記一部に接する、項目１２に記載のアクティブマトリクス基板の製造方法。
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層に、前記複数の配線重畳部のうち少なくとも１つの配線重畳部において前記１つの第２配線の一部を露出する第１開口部を形成する工程を含み、
前記工程（Ｆ）は、前記第３導電膜から、互いに分離した複数の保護導電層を形成する工程を含み、各保護導電層は、前記第１開口部内および前記有機絶縁層の上面の一部上に配置され、前記第１開口部内で前記１つの第２配線の前記一部に接する、項目１２に記載のアクティブマトリクス基板の製造方法。
【0025】
［項目１４］
前記アクティブマトリクス基板は、前記非表示領域に配置された少なくとも１つの溝領域を備え、前記各溝領域は、第１方向に延びる第１溝部を含み、
前記工程（Ｃ）は、前記第１溝部が形成される領域に、前記酸化物半導体膜から、前記基板の法線方向から見たとき、前記第１方向に延びる酸化物半導体エッチストップ層を形成する工程を含み、
前記工程（Ｅ）は、前記第１溝部が形成される領域に、前記有機絶縁層および前記無機絶縁層に、前記酸化物半導体エッチストップ層の一部を露出する溝を形成する工程を含み、前記溝は、前記基板の法線方向から見たときに前記第１方向に延びており、
前記工程（Ｆ）は、前記第３導電膜をエッチングするとともに、前記酸化物半導体エッチストップ層の少なくとも前記一部をエッチングする工程を含み、これにより、前記第１溝部が形成される領域において、前記溝の内部に、前記ゲート絶縁層の一部を露出させ、
前記工程（Ｇ）は、前記第１誘電体膜から、前記第１溝部が形成される領域において、前記ゲート絶縁層の前記一部に接する絶縁層を形成する工程を含み、前記絶縁層の縁部分は、前記層間絶縁層および前記ゲート絶縁層の間に位置する、項目１２または１３に記載のアクティブマトリクス基板の製造方法。
前記アクティブマトリクス基板は、前記非表示領域に配置された少なくとも１つの溝領域を備え、前記各溝領域は、第１方向に延びる第１溝部を含み、
前記工程（Ｃ）は、前記第１溝部が形成される領域に、前記酸化物半導体膜から、前記基板の法線方向から見たとき、前記第１方向に延びる酸化物半導体エッチストップ層を形成する工程を含み、
前記工程（Ｅ）は、前記第１溝部が形成される領域に、前記有機絶縁層および前記無機絶縁層に、前記酸化物半導体エッチストップ層の一部を露出する溝を形成する工程を含み、前記溝は、前記基板の法線方向から見たときに前記第１方向に延びており、
前記工程（Ｆ）は、前記第３導電膜をエッチングするとともに、前記酸化物半導体エッチストップ層の少なくとも前記一部をエッチングする工程を含み、これにより、前記第１溝部が形成される領域において、前記溝の内部に、前記ゲート絶縁層の一部を露出させ、
前記工程（Ｇ）は、前記第１誘電体膜から、前記第１溝部が形成される領域において、前記ゲート絶縁層の前記一部に接する絶縁層を形成する工程を含み、前記絶縁層の縁部分は、前記層間絶縁層および前記ゲート絶縁層の間に位置する、項目１２または１３に記載のアクティブマトリクス基板の製造方法。
【0026】
［項目１５］
前記工程（Ｆ）において、前記基板の法線方向から見たとき、前記酸化物半導体エッチストップ層のうち前記有機絶縁層に重なる部分の少なくとも一部を除去せずに残すように、前記酸化物半導体エッチストップ層のエッチングを行う、項目１４に記載のアクティブマトリクス基板の製造方法。
前記工程（Ｆ）において、前記基板の法線方向から見たとき、前記酸化物半導体エッチストップ層のうち前記有機絶縁層に重なる部分の少なくとも一部を除去せずに残すように、前記酸化物半導体エッチストップ層のエッチングを行う、項目１４に記載のアクティブマトリクス基板の製造方法。
【0027】
［項目１６］
前記アクティブマトリクス基板は、前記非表示領域において、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記工程（Ｆ）は、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、項目１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
前記アクティブマトリクス基板は、前記非表示領域において、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記工程（Ｆ）は、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、項目１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【0028】
［項目１７］
前記ゲート絶縁層のパターニング工程をさらに含み、前記ゲート絶縁層のパターニング工程は、
前記工程（Ｄ）の前に行われる前記ゲート絶縁層の第１のエッチングと、
前記工程（Ｆ）において、前記第１誘電体膜のエッチングと同じレジストマスクを用いて行われる前記ゲート絶縁層の第２のエッチングと、
を包含する、項目１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
前記ゲート絶縁層のパターニング工程をさらに含み、前記ゲート絶縁層のパターニング工程は、
前記工程（Ｄ）の前に行われる前記ゲート絶縁層の第１のエッチングと、
前記工程（Ｆ）において、前記第１誘電体膜のエッチングと同じレジストマスクを用いて行われる前記ゲート絶縁層の第２のエッチングと、
を包含する、項目１２から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
【0029】
［項目１８］
前記アクティブマトリクス基板は、前記非表示領域において、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記第１のエッチングは、各ソース－ゲート接続部となる領域において、前記ゲート絶縁層に、前記第１接続配線の一部を露出する開口部を形成する工程を含み、
前記第２のエッチングは、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、項目１７に記載のアクティブマトリクス基板の製造方法。
前記アクティブマトリクス基板は、前記非表示領域において、
それぞれが、前記第１導電膜から形成された第１接続配線と、前記第２導電膜から形成された第２接続配線とを電気的に接続する複数のソース－ゲート接続部と、
前記第１導電膜から形成された複数のゲートバスラインと、
それぞれが、前記複数のゲートバスラインの１つと、前記第１透明導電膜から形成された下部透明電極とを電気的に接続する複数のゲート端子部と、
をさらに備え、
前記第１のエッチングは、各ソース－ゲート接続部となる領域において、前記ゲート絶縁層に、前記第１接続配線の一部を露出する開口部を形成する工程を含み、
前記第２のエッチングは、各ゲート端子部となる領域において、前記ゲート絶縁層および前記第１誘電体膜に、前記１つのゲートバスラインの一部を露出する開口部を形成する工程を含む、項目１７に記載のアクティブマトリクス基板の製造方法。
【0030】
［項目１９］
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部および複数の溝領域を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
各溝領域では、前記有機絶縁層は、前記基板の法線方向から見たとき、所定の方向に延びる溝を有し、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層を、互いに異なるフォトマスクを用いたフォトリソ工程によってパターニングする工程であって、前記有機絶縁層に、前記各配線重畳部に位置し、前記無機絶縁層を露出する第１開口部と、前記各溝領域に位置し、前記無機絶縁層を露出する前記溝とを形成する工程を含み、
前記工程（Ｇ）において、前記第１誘電体層は、前記各配線重畳領域および前記各溝領域を覆っており、前記各配線重畳部において、前記第１開口部内で前記無機絶縁層に接し、かつ、前記各溝領域において前記溝内で前記無機絶縁層に接する、項目１２に記載のアクティブマトリクス基板の製造方法。
前記アクティブマトリクス基板は、前記非表示領域に配置された複数の配線重畳部および複数の溝領域を備え、
各配線重畳部では、前記第１導電膜から形成された第１配線の１つと、前記第２導電膜から形成された第２配線の１つとが前記ゲート絶縁層を介して重なっており、
各溝領域では、前記有機絶縁層は、前記基板の法線方向から見たとき、所定の方向に延びる溝を有し、
前記工程（Ｅ）は、前記無機絶縁層および前記有機絶縁層を、互いに異なるフォトマスクを用いたフォトリソ工程によってパターニングする工程であって、前記有機絶縁層に、前記各配線重畳部に位置し、前記無機絶縁層を露出する第１開口部と、前記各溝領域に位置し、前記無機絶縁層を露出する前記溝とを形成する工程を含み、
前記工程（Ｇ）において、前記第１誘電体層は、前記各配線重畳領域および前記各溝領域を覆っており、前記各配線重畳部において、前記第１開口部内で前記無機絶縁層に接し、かつ、前記各溝領域において前記溝内で前記無機絶縁層に接する、項目１２に記載のアクティブマトリクス基板の製造方法。
【0031】
［項目２０］
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記酸化物半導体層と、
前記酸化物半導体層の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記酸化物半導体層の前記一部に接する接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
基板と、
前記基板に支持された複数の薄膜トランジスタであって、各薄膜トランジスタは、第１導電膜から形成されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、第２導電膜から形成されたソース電極と、を有し、前記ソース電極は前記酸化物半導体層の上面の一部に接する、複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置され、かつ、それぞれがタッチセンサ用の第１電極として機能し得る複数の共通電極部分を含む、共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第３導電膜から形成されたタッチセンサ用の複数のタッチ配線と、
それぞれが、前記複数の画素電極の１つを、前記複数の薄膜トランジスタの対応する１つに電気的に接続する、複数の画素コンタクト部と、
を備え、
各画素コンタクト部は、
前記１つの薄膜トランジスタの前記酸化物半導体層と、
前記酸化物半導体層の一部を露出する下部開口部を有する前記層間絶縁層と、
前記下部開口部内で、前記酸化物半導体層の前記一部に接する接続電極と、
前記接続電極の一部を露出する上部開口部を有する、前記第１誘電体層および前記第２誘電体層と、
前記上部開口部内で、前記接続電極に電気的に接続される前記１つの画素電極と、を有し、
前記接続電極は、前記第３導電膜から形成されている、アクティブマトリクス基板。
【0032】
［項目２１］
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有しするアクティブマトリクス基板であって、
基板と、
前記基板に支持され、かつ、それぞれが活性層として酸化物半導体層を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置された共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、を備え、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
第１絶縁層と、
前記第１絶縁層上に延設された前記層間絶縁層であって、前記第１絶縁層の一部を露出する溝を有し、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記第１絶縁層に直接接する第２絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる第２絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記第２絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記第１絶縁層との間に位置しており、
前記第１溝部は、前記層間絶縁層と前記第１絶縁層との間において、前記第２絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、アクティブマトリクス基板。
複数の画素領域を含む表示領域と、前記表示領域の周辺に位置する非表示領域と、を有しするアクティブマトリクス基板であって、
基板と、
前記基板に支持され、かつ、それぞれが活性層として酸化物半導体層を含む複数の薄膜トランジスタと、
前記複数の薄膜トランジスタを覆う層間絶縁層と、
前記層間絶縁層の上に配置された複数の画素電極と、
前記複数の画素電極と前記層間絶縁層との間に配置された共通電極と、
前記層間絶縁層と前記共通電極との間に配置され、かつ、第１誘電体膜から形成された第１誘電体層と、
前記共通電極と前記複数の画素電極との間に配置された第２誘電体層と、を備え、
前記各薄膜トランジスタおよび各画素電極は、前記表示領域に、前記複数の画素領域の１つに対応付けて配置されており、
前記非表示領域は、少なくとも１つの溝領域を含み、各溝領域は、前記基板の法線方向から見たとき、第１方向に延びる第１溝部を含み、前記第１溝部は、
第１絶縁層と、
前記第１絶縁層上に延設された前記層間絶縁層であって、前記第１絶縁層の一部を露出する溝を有し、前記溝は、前記基板の法線方向から見たとき、前記第１方向に延びる、前記層間絶縁層と、
前記第１誘電体膜から形成され、かつ、前記溝内で、前記第１絶縁層に直接接する第２絶縁層であって、前記基板の法線方向から見たとき、前記第１方向に延びる第２絶縁層と、
前記層間絶縁層の上面および前記溝の側面の少なくとも一部を覆う前記第１誘電体層と、を有し、
前記第２絶縁層は、前記基板の法線方向から見たとき、互いに対向して前記第１方向に延びる２つの縁部分を有し、前記２つの縁部分は、それぞれ、前記層間絶縁層と前記第１絶縁層との間に位置しており、
前記第１溝部は、前記層間絶縁層と前記第１絶縁層との間において、前記第２絶縁層の側面に接して前記第１方向に延びる少なくとも１つの酸化物半導体部をさらに有する、アクティブマトリクス基板。
【0033】
［項目２２］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板。
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板。
【0034】
［項目２３］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１２から１９のいずれかに記載のアクティブマトリクス基板の製造方法。
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１２から１９のいずれかに記載のアクティブマトリクス基板の製造方法。
【0035】
［項目２４］
項目１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える、タッチセンサ付き液晶表示装置。
項目１から１１、２０および２１のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える、タッチセンサ付き液晶表示装置。
【発明の効果】
【0036】
本発明の実施形態によると、画素コンタクト部に起因する画素開口率の低下または補助容量の減少を抑制することが可能なアクティブマトリクス基板が提供される。また、そのようなアクティブマトリクス基板を簡便に製造し得る製造方法が提供される。
【図面の簡単な説明】
【0037】
【図1A】第１の実施形態のアクティブマトリクス基板１０１の模式的な平面図である。
【図1B】アクティブマトリクス基板１０１におけるタッチセンサ電極およびタッチ配線の配置関係を例示する模式的な平面図である。
【図2A】アクティブマトリクス基板１０１の表示領域の一部を示す平面図である。
【図2D】アクティブマトリクス基板１０１の画素領域の他の例を示す断面図である。
【図2E】アクティブマトリクス基板１０１におけるゲート端子部ＧＴ１を例示する断面図である。
【図2F】アクティブマトリクス基板１０１におけるソース－ゲート接続部ＳＧ１を例示する断面図である。
【図3A】アクティブマトリクス基板１０１における配線重畳領域Ａ１を例示する平面図である。
【図3C】回路領域の一部の拡大平面図である。
【図4A】アクティブマトリクス基板１０１における溝領域Ｂ１の一部を例示する平面図である。
【図5】アクティブマトリクス基板１０１を用いたタッチパネル１０００の一部を例示する模式的な断面図である。
【図6A】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6B】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6C】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6D】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6E】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6F】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6G】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6H】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6I】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図6J】アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。
【図7】アクティブマトリクス基板１０１の製造方法の一例を示すフローチャートである。
【図8A】変形例１のアクティブマトリクス基板におけるソース－ゲート接続部ＳＧ２を例示する断面図である。
【図8B】変形例１のアクティブマトリクス基板における他のソース－ゲート接続部ＳＧ３を例示する断面図である。
【図9A】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9B】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9C】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9D】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9E】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9F】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9G】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9H】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図9I】アクティブマトリクス基板１０２の製造方法の一例を示す工程断面図である。
【図10】アクティブマトリクス基板１０２の製造方法の一例を示すフローチャートである。
【図11】変形例２のアクティブマトリクス基板におけるゲート端子部ＧＴ２を例示する断面図である。
【図12A】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12B】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12C】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12D】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12E】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12F】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12G】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12H】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12I】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図12J】アクティブマトリクス基板１０３の製造方法の一例を示す工程断面図である。
【図13】アクティブマトリクス基板１０３の製造方法の一例を示すフローチャートである。
【図14A】変形例３のアクティブマトリクス基板におけるゲート端子部ＧＴ３を例示する断面図である。
【図14B】変形例３のアクティブマトリクス基板における配線重畳領域Ａ２を例示する断面図である。
【図14C】変形例３のアクティブマトリクス基板における溝領域Ｂ２を例示する断面図である。
【図15A】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15B】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15C】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15D】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15E】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15F】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15G】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15H】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15I】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15J】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図15K】アクティブマトリクス基板１０４の製造方法の一例を示す工程断面図である。
【図16】アクティブマトリクス基板１０４の製造方法を示すフローチャートである。
【図17】変形例４のアクティブマトリクス基板における画素領域の一部を示す断面図である。
【図18A】従来の画素コンタクト部の形成方法の一例を示す断面工程図である。
【図18B】従来の画素コンタクト部の形成方法の一例を示す断面工程図である。
【図18C】従来の画素コンタクト部の形成方法の一例を示す断面工程図である。
【図18D】従来の画素コンタクト部の形成方法の一例を示す断面工程図である。
【図19】比較例のタッチパネル９００の一部を示す模式的な断面図である。
【発明を実施するための形態】
【0038】
上述したように、コモン下層構造を有するアクティブマトリクス基板では、画素電極と画素ＴＦＴのドレイン電極との間に、共通電極と同じ透明導電膜から形成された透明接続層を介在させた画素コンタクト構造が設けられることがある。透明接続層を設けることで、画素コンタクト部の製造プロセスに起因するドレイン電極のダメージを低減できる。以下、図面を参照しながら説明する。
【0039】
【0040】
まず、図１８Ａに示すように、画素ＴＦＴ９０と、画素ＴＦＴ９０を覆う絶縁層９２を形成する。次いで、画素コンタクト部を形成する領域において、絶縁層９２に、画素ＴＦＴ９０のドレイン電極（例えばＣｕ電極）ＤＥの一部を露出するコンタクトホール９２ｐを形成する。この後、図１８Ｂに示すように、第１透明導電膜を形成し、パターニングすることで、絶縁層９２上に共通電極ＣＥを形成するとともに、コンタクトホール９２ｐ内でドレイン電極ＤＥに接する透明接続層９６を形成する。続いて、図１８Ｃに示すように、共通電極ＣＥを覆う誘電体層９４を形成し、誘電体層９４に透明接続層９６の一部を露出する開口部９４ｐを設ける。この後、図１８Ｄに示すように、開口部９４ｐ内で透明接続層９６に接するように画素電極ＰＥを形成する。
【0041】
上記方法では、図１８Ｂに示す第１透明導電膜（例えばインジウム－錫酸化物（ＩＴＯ））のパターニング工程において、ドレイン電極ＤＥは第１透明導電膜で覆われているので、エッチング液（例えばシュウ酸）に接触しない。このため、エッチング液によるドレイン電極ＤＥへのダメージを低減できる。
【0042】
しかしながら、共通電極ＣＥと透明接続層９６とが同層に形成される（同じ第１透明導電膜を用いて形成される）ことから、共通電極ＣＥと透明接続層９６とを電気的に分離するため、十分な間隔（図１８Ｂでは距離ｄ）を空けて形成する必要がある。これにより、共通電極ＣＥの面積が小さくなるので、共通電極ＣＥ、画素電極ＰＥおよび誘電体層９４で構成される透明補助容量Ｃｐが減少する場合がある。さらに、画素コンタクト部に要する面積が増加するので、画素開口率（画素領域のうち表示に寄与する領域の面積率）が低下するおそれがある。
【0043】
これに対し、本開示の一実施形態では、コモン下層構造のアクティブマトリクス基板において、共通電極の基板側に、タッチ配線用の誘電体層を介してタッチ配線を設け、タッチ配線と同じ導電膜を利用して、ドレイン電極へのダメージを低減することが可能である。具体的には、画素コンタクト部において、タッチ配線と同じ導電膜を用いて、ドレイン電極ＤＥのうちコンタクトホール内に露出した部分を覆う接続電極を形成する。画素電極は、接続電極を介してドレイン電極に電気的に接続される。本実施形態によると、接続電極を形成することで、その後の共通電極のパターニング工程において、エッチング液等に起因してドレイン電極の表面がダメージを受けることを抑制できる。また、共通電極とは別層に接続電極を形成することから、共通電極の面積を小さくしたり、画素コンタクト部に要する面積を増加させなくてもよいので、透明補助容量の減少や画素開口率の低下を抑制できる。
【0044】
さらに、共通電極の基板側に、タッチ配線用の誘電体層（第１誘電体層）を介してタッチ配線を設け、共通電極の上方に、別の誘電体層（第２誘電体層）を介して画素電極を設けることで、タッチ配線と共通電極との間に位置する第１誘電体層の厚さと、共通電極と画素電極との間に位置する第２誘電体層の厚さとを独立して設定できる。従って、共通電極、第２誘電体層および画素電極を含む透明補助容量を確保しつつ、タッチ配線、第１誘電体層および共通電極を含むタッチ配線容量を小さくできる。これにより、表示性能とセンシング性能とを両立することが可能になる。詳細は後述する。
【0045】
なお、特許文献２の図１４には、コモン下層構造のアクティブマトリクス基板にタッチ配線を設ける構成が開示されているが、画素コンタクト部の具体的な構成については、何も記載されていない。
【0046】
（第１の実施形態）
以下、本発明の実施形態によるアクティブマトリクス基板、および、タッチセンサ付き表示装置（タッチパネル）をより具体的に説明する。以下の図面において、実質的に同じ機能を有する構成要素は、共通の参照符号で示し、その説明を省略することがある。
以下、本発明の実施形態によるアクティブマトリクス基板、および、タッチセンサ付き表示装置（タッチパネル）をより具体的に説明する。以下の図面において、実質的に同じ機能を有する構成要素は、共通の参照符号で示し、その説明を省略することがある。
【0047】
［アクティブマトリクス基板の全体構造］
まず、図面を参照しながら、本実施形態のアクティブマトリクス基板１０１の概略を説明する。アクティブマトリクス基板１０１は、例えば、横電界モード（例えばＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード）の液晶表示パネルを用いたインセル型タッチパネルに使用され得る。タッチパネルは、例えば、相互容量方式または自己容量方式のタッチセンサを有してもよい。
まず、図面を参照しながら、本実施形態のアクティブマトリクス基板１０１の概略を説明する。アクティブマトリクス基板１０１は、例えば、横電界モード（例えばＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード）の液晶表示パネルを用いたインセル型タッチパネルに使用され得る。タッチパネルは、例えば、相互容量方式または自己容量方式のタッチセンサを有してもよい。
【0048】
図１Ａは、第１の実施形態のアクティブマトリクス基板１０１の模式的な平面図であり、図１Ｂは、アクティブマトリクス基板１０１におけるタッチセンサ電極およびタッチ配線の配置関係を例示する模式的な平面図である。
【0049】
アクティブマトリクス基板１０１は、表示領域ＤＲと、表示領域ＤＲの周辺に位置する非表示領域（周辺領域）ＦＲとを有する。
【0050】
図１Ａに示すように、表示領域ＤＲは、行方向に略平行に延設された複数のゲートバスラインＧＬと、列方向に略平行に延設された複数のソースバスラインＳＬと、行方向および列方向に２次元に配列された複数の画素領域ＰＩＸとを含む。列方向は、行方向と交差する方向であり、行方向と直交していてもよい。「画素領域ＰＩＸ」は、表示装置の各画素に対応する領域である。この例では、各画素領域ＰＩＸは、ゲートバスラインＧＬおよびソースバスラインＳＬによって画定されている。
【0051】
各画素領域ＰＩＸは、ＴＦＴ（画素ＴＦＴ）３０と、画素電極ＰＥとを有している。ＴＦＴ３０のゲート電極は、対応するゲートバスラインＧＬに電気的に接続されている。ＴＦＴ３０のソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は、画素コンタクト部において、対応する画素電極ＰＥに電気的に接続されている。
【0052】
アクティブマトリクス基板１０１には、また、共通電極ＣＥが設けられる。ここでは、共通電極ＣＥは、複数のセグメントＴＸ１、ＴＸ２・・・ＴＸ（ｎ）（ｎは２以上の整数）に分割されている。各セグメントＴＸ１、ＴＸ２は、タッチセンサ電極として機能する。図１Ａに示す例では、各タッチセンサ電極ＴＸ１、ＴＸ２（以下、「タッチセンサ電極ＴＸ」と総称することがある）は、複数の画素領域ＰＩＸに対応して設けられている。
【0053】
図１Ｂに示すように、アクティブマトリクス基板１０１は、複数のタッチ配線ＴＬを有している。各タッチセンサ電極ＴＸは、対応するタッチ配線ＴＬに電気的に接続されている。タッチセンサ電極ＴＸとタッチ配線ＴＬとの接続部ＴＣを「タッチ配線コンタクト部」と呼ぶ。
【0054】
タッチ配線ＴＬは、非表示領域ＦＲに設けられたタッチ駆動部に接続されている。タッチ駆動部は、例えば、複数のタッチセンサ電極ＴＸを共通電極ＣＥとして機能させる表示モードと、タッチセンサ電極ＴＸとして機能させるタッチ検出モードとを時分割で切り替えるように構成されている。タッチ駆動部は、例えば、表示モードにおいて、タッチ配線を介してタッチセンサ電極ＴＸ（共通電極ＣＥ）に共通信号を印加する。一方、タッチ検出モードにおいては、タッチ駆動部は、タッチ配線ＴＬを介して、タッチセンサ電極ＴＸにタッチ駆動信号を印加する。
【0055】
基板１の法線方向から見たとき、複数のタッチ配線ＴＬは、例えば列方向（ソースバスラインＳＬと同じ方向）に延びていてもよい。一部のタッチ配線ＴＬは、対応するタッチセンサ電極ＴＸまで、他の１つまたは複数のタッチセンサ電極ＴＸを横切って延びている。図示するように、複数のタッチセンサ電極ＴＸの１つであるタッチセンサ電極ＴＸ１に着目すると、基板の法線方向から見たとき、タッチセンサ電極ＴＸ１に信号を供給する第１タッチ配線ＴＬ１がタッチ配線コンタクト部ＴＣまで延びており、他のタッチセンサ電極に信号を供給するための第２タッチ配線ＴＬ２が、タッチセンサ電極ＴＸ１を横切るように延びている。後述するように、第２タッチ配線ＴＬ２とタッチセンサ電極ＴＸ１とは、絶縁層（誘電体層）を介して重なっており、タッチ配線容量を形成する。なお、図１Ｂに例示したように、タッチセンサ電極ＴＸの位置によっては、基板の法線方向から見たとき、そのタッチセンサ電極ＴＸを横切って延びるように２以上のタッチ配線ＴＬが配置されている場合もあるし、そのタッチセンサ電極ＴＸを横切るようなタッチ配線が配置されていない場合もある。
【0056】
なお、図示しないが、アクティブマトリクス基板１０１の非表示領域ＦＲには、タッチ駆動部の他に、ＴＦＴ３０にゲートバスラインＧＬを介して走査信号を供給するゲートドライバ、ＴＦＴ３０にソースバスラインＳＬを介して画素信号を供給するソースドライバなどの駆動回路を含む周辺回路が設けられる。これらの駆動回路は、例えばアクティブマトリクス基板１０１に実装されてもよいし、一体的（モノリシック）に形成されていてもよい。非表示領域ＦＲに、一部または全部の駆動回路を含む半導体チップが搭載されていてもよい。
【0057】
非表示領域ＦＲには、また、ソース端子部、ゲート端子部、ソース－ゲート接続部などが設けられる。ソース－ゲート接続部は、ソースバスラインと同じメタル層内に形成された配線と、ゲートバスラインと同じメタル層内に形成された配線とを電気的に接続する接続部である。
【0058】
上記では、タッチパネルが自己容量方式のタッチセンサを備える例を説明したが、代わりに、相互容量方式のタッチセンサを備えていてもよい。この場合、液晶層を挟んでアクティブマトリクス基板１０１に対向して配置される対向基板に、タッチセンサ用の他の電極が設けられてもよい。例えば、タッチセンサ電極ＴＸが一方向（例えば行方向）に延び、対向基板に設けられたタッチセンサ用の電極が他の方向（例えば列方向）に延びており、これらの電極の交差する部分（タッチ検出単位）の容量の変化を検出してもよい。相互容量方式および自己容量方式のタッチセンサの具体的な構造、駆動方法などは、例えば特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報、特開２００９－２４４９５８号公報などに記載されており、公知であるので、詳細な説明を省略する。参考のために、特開２０１８－５４８４号公報、国際出願第２０１８／０９２７５８号、国際出願第２０１７／１２６６０３号、特開２０１６－１２６３３６号公報、特開２００９－２４４９５８号公報の開示内容の全てを本明細書に援用する。
【0059】
なお、本明細書では、アクティブマトリクス基板１０１に形成されたタッチセンサが自己容量方式であっても、相互容量方式であっても、アクティブマトリクス基板１０１側に配置されたタッチセンサ用の電極を、単に「タッチセンサ電極ＴＸ」と呼び、タッチセンサ電極ＴＸに電気的に接続されたタッチセンサ用の配線を「タッチ配線」と呼ぶ。
【0060】
［アクティブマトリクス基板１０１の画素領域ＰＩＸの構造］
次いで、図面を参照して、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造を説明する。
次いで、図面を参照して、アクティブマトリクス基板１０１の画素領域ＰＩＸの構造を説明する。
【0061】
【0062】
アクティブマトリクス基板１０１の表示領域ＤＲは、行方向に延びるゲートバスラインＧＬと、列方向に延びるソースバスラインＳＬと、行方向および列方向にマトリクス状に配列された複数の画素領域ＰＩＸとを有している。
【0063】
各画素領域ＰＩＸは、基板１に支持されたＴＦＴ３０と、画素電極ＰＥと、共通電極ＣＥとを備える。各ＴＦＴ３０は、複数の画素領域ＰＩＸのそれぞれに対応付けて配置されていればよく、ＴＦＴ３０の一部が、対応する画素領域ＰＩＸの外側に配置されていてもよい。
【0064】
図２Ａには、複数の画素領域のうち、行方向に隣接する３つの画素領域ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃを示す。この例では、画素領域ＰＩＸａに対応付けてＴＦＴ３０ａが配置され、画素領域ＰＩＸｂに対応付けて３０ｂが配置されている。
【0065】
本明細書では、ゲートバスラインＧＬと同じ導電膜（第１導電膜）を用いて形成された電極・配線を含む層Ｍ１を「第１メタル層」、ソースバスラインＳＬと同じ導電膜（第２導電膜）を用いて形成された電極・配線を含む層Ｍ２を「第２メタル層」と呼ぶ。また、タッチ配線ＴＬと同じ導電膜（第３導電膜）を用いて形成された電極・配線を含む層Ｍ３を「第３メタル層」と呼ぶ。さらに、共通電極ＣＥと同じ導電膜（第１透明導電膜）用いて形成された電極・配線を含む層Ｔ１を「第１透明導電層」、画素電極ＰＥと同じ導電膜（第１透明導電膜）用いて形成された電極・配線を含む層Ｔ２を「第２透明導電層」と呼ぶ。図面において、各構成要素の参照符号の後に、括弧書きで、メタル層または透明導電層を示す符号を付すことがある。例えば、第１メタル層Ｍ１内に形成されている電極または配線には、その参照符号の後に「（Ｍ１）」と付すことがある。
【0066】
ＴＦＴ３０は、ゲート電極ＧＥと、酸化物半導体層７と、酸化物半導体層７とゲート電極ＧＥとの間に配置されたゲート絶縁層５と、酸化物半導体層７に電気的に接続されたソース電極ＳＥおよびドレイン電極ＤＥとを備える。ゲート電極ＧＥは、酸化物半導体層７の少なくとも一部にゲート絶縁層５を介して重なっている。
【0067】
この例では、ＴＦＴ３０は、ボトムゲート型の酸化物半導体ＴＦＴである。ゲート電極ＧＥは、酸化物半導体層７と基板１との間に配置されている。ゲート絶縁層５はゲート電極ＧＥを覆っている。酸化物半導体層７は、ゲート絶縁層５上に、ゲート絶縁層５を介してゲート電極ＧＥに重なるように配置されている。
【0068】
酸化物半導体層７は、ソースコンタクト領域７ｓと、ドレインコンタクト領域７ｄと、チャネル領域７ｃとを含む。ソースコンタクト領域７ｓはソース電極ＳＥに電気的に接続され、ドレインコンタクト領域７ｄはドレイン電極ＤＥに天気的に接続されている。ソース電極ＳＥは、ソースコンタクト領域７ｓに直接接し、ドレイン電極ＤＥは、ドレインコンタクト領域７ｄに直接接していてもよい。酸化物半導体層７のうち、ソースコンタクト領域７ｓとドレインコンタクト領域）との間に位置し、かつ、ゲート電極ＧＥと重なっている領域７ｃが「チャネル領域」となる。
【0069】
ゲート電極ＧＥは、対応するゲートバスラインＧＬに電気的に接続され、ソース電極ＳＥは対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極ＤＥは、画素コンタクト部ＰＣにおいて、対応する画素電極ＰＥに電気的に接続されている。
【0070】
ゲート電極ＧＥはゲートバスラインＧＬと同一の層（第１メタル層）内に形成されていてもよい。ゲート電極ＧＥは、対応するゲートバスラインＧＬの一部であってもよい。ソース電極ＳＥおよびドレイン電極ＤＥはソースバスラインＳＬと同一の層（第２メタル層）内に形成されていてもよい。ソース電極ＳＥは、対応するソースバスラインＳＬの一部であってもよい。
【0071】
ＴＦＴ３０は、層間絶縁層１３で覆われている。層間絶縁層１３は、有機絶縁層１２を含んでもよい。有機絶縁層１２は、平坦化膜として機能し得る厚さ（例えば１μｍ以上）を有していてもよい。この例では、層間絶縁層１３は、無機絶縁層（パッシベーション膜）１１と、無機絶縁層１１上に配置された有機絶縁層１２との積層構造を有している。
【0072】
層間絶縁層１３上には、複数のタッチ配線ＴＬが設けられている。複数のタッチ配線ＴＬは、第１タッチ配線ＴＬ１および第２タッチ配線ＴＬ２を含む。各タッチ配線ＴＬは、例えば、複数のソースバスラインＳＬのうちの１つのソースバスラインＳＬに、層間絶縁層１３を介して配置されてもよい。基板１の法線方向から見たとき、タッチ配線ＴＬは、ソースバスラインＳＬの上を、そのソースバスラインＳＬに沿って（すなわち列方向に）延びていてもよい。
【0073】
層間絶縁層１３上には、タッチ配線ＴＬを含む第３メタル層Ｍ３を覆うように第１誘電体層１７が配置されている。第１誘電体層１７上には、共通電極ＣＥが設けられている。共通電極ＣＥは、各画素領域ＰＩＸにおいて、画素コンタクト部ＰＣが形成される領域に開口部１５ｐを有する。共通電極ＣＥは、ソースバスラインＳＬに沿って延びる複数の開口部１５ｘをさらに有してもよい。共通電極ＣＥは、例えばソースバスラインＳＬに沿って延びるスリット（不図示）によって、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分割されている。各タッチセンサ電極ＴＸは、例えば、２以上の画素領域ＰＩＸに対応付けられていてもよい。
【0074】
各タッチセンサ電極ＴＸは、タッチ配線コンタクト部ＴＣにおいて、第１誘電体層１７に形成された開口部１７ｐ内で、対応する１以上のタッチ配線ＴＬに電気的に接続されている。タッチ配線コンタクト部ＴＣは、ソースバスラインＳＬとゲートバスラインＧＬとの交差部の上に配置されていてもよい。また、１つのタッチセンサ電極ＴＸに対して、少なくとも１つのタッチ配線コンタクト部ＴＣが設けられていればよく、２以上のタッチ配線コンタクト部ＴＣが設けられてもよい。
【0075】
図２Ａに示す例では、画素領域ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃを含む複数の画素領域に、１つのタッチセンサ電極ＴＸ１が配置されている。基板１の法線方向から見たとき、第１タッチ配線ＴＸ１は、例えば、画素領域ＰＩＸｂおよび画素領域ＰＩＸｃの間に位置するソースバスラインＳＬに重なって延び、第２タッチ配線ＴＬ２は、画素領域ＰＩＸａおよび画素領域ＰＩＸｂの間に位置するソースバスラインＳＬに重なって延びていてもよい。第１タッチ配線ＴＬ１は、タッチ配線コンタクト部ＴＣにおいて、タッチセンサ電極ＴＸ１に電気的に接続されている。一方、第２タッチ配線ＴＬ２は、図示するタッチセンサ電極ＴＸ１には接続されていない。基板１の法線方向から見たとき、タッチセンサ電極ＴＸ１を横切って延び、不図示の他のタッチセンサ電極に接続される。
【0076】
図２Ｃに示すように、第２タッチ配線ＴＬ２の少なくとも一部は、基板１の法線方向から見たとき、画素電極ＰＥに重ならず、かつ、タッチセンサ電極ＴＸ１と重なっている。第２タッチ配線ＴＬ２とタッチセンサ電極ＴＸ１とが重なる部分には、第２タッチ配線ＴＬ２、タッチセンサ電極ＴＸ１、およびその間に位置する第１誘電体層１７によってタッチ配線容量Ｃｔが形成される。
【0077】
共通電極ＣＥ（タッチセンサ電極ＴＸ）は、第２誘電体層１８で覆われている。画素電極ＰＥは、第２誘電体層１８上に画素領域ＰＩＸごとに配置されている。各画素電極ＰＥは、少なくともスリットまたは切欠き部を有している。
【0078】
画素電極ＰＥは、各画素領域ＰＩＸにおいて、第２誘電体層１８上に、第２誘電体層１８を介して共通電極ＣＥに部分的に重なるように配置されている。各画素電極ＰＥは、後述する画素コンタクト部ＰＣにおいて、ＴＦＴ３０のドレイン電極ＤＥに電気的に接続されている。画素電極ＰＥと共通電極ＣＥとが重なる部分には、共通電極ＣＥ、画素電極ＰＥ、およびこれらの電極の間に位置する第２誘電体層１８によって、補助容量（透明補助容量）Ｃｐが形成されている。
【0079】
＜画素コンタクト部ＰＣ＞
図２Ａおよび図２Ｂに示すように、各画素領域ＰＩＸには、ＴＦＴ３０のドレイン電極ＤＥと画素電極ＰＥとを電気的に接続するための画素コンタクト部ＰＣが配置されている。本実施形態では、画素電極ＰＥは、タッチ配線ＴＬと同じ第３導電膜を用いて（つまり第３メタル層Ｍ３内に）形成された接続電極ＴＥを介して、ドレイン電極ＤＥに接続されている。
図２Ａおよび図２Ｂに示すように、各画素領域ＰＩＸには、ＴＦＴ３０のドレイン電極ＤＥと画素電極ＰＥとを電気的に接続するための画素コンタクト部ＰＣが配置されている。本実施形態では、画素電極ＰＥは、タッチ配線ＴＬと同じ第３導電膜を用いて（つまり第３メタル層Ｍ３内に）形成された接続電極ＴＥを介して、ドレイン電極ＤＥに接続されている。
【0080】
各画素コンタクト部ＰＣは、ＴＦＴ３０のドレイン電極ＤＥと、ドレイン電極ＤＥ上に延設された層間絶縁層１３と、第３メタル層Ｍ３内に形成された接続電極ＴＥと、接続電極ＴＥ上に延設された第１誘電体層１７および第２誘電体層１８と、画素電極ＰＥとを有する。層間絶縁層１３は、ドレイン電極ＤＥの一部を露出する下部開口部ｐ１を有している。接続電極ＴＥは、下部開口部ｐ１内でドレイン電極ＤＥに電気的に接続される。接続電極ＴＥは、下部開口部ｐ１内で、ドレイン電極ＤＥの露出部分に直接接していてもよい。第１誘電体層１７および第２誘電体層１８は、接続電極ＴＥの一部を露出する上部開口部ｐ２を有する。画素電極ＰＥは、上部開口部ｐ２内で、接続電極ＴＥに電気的に接続されている。画素電極ＰＥは、上部開口部ｐ２内で、接続電極ＴＥの露出部分に直接接していてもよい。図２Ａに例示するように、基板１の法線方向から見たとき、上部開口部ｐ２は、下部開口部ｐ１と交差していてもよい（つまり、上部開口部ｐ２は、下部開口部ｐ１を横切って延びていてもよい）。
【0081】
本実施形態では、タッチ配線ＴＬを含む第３メタル層Ｍ３は、共通電極ＣＥよりも基板１側に配置されている。このため、第３メタル層Ｍ３を利用して、画素コンタクト部ＰＣを形成できる。具体的には、画素コンタクト部ＰＣを形成する際に、ドレイン電極ＤＥが接続電極ＴＥで覆われた状態で、第１透明導電膜のパターニングが行われ、共通電極ＣＥが形成される。このため、共通電極ＣＥを形成するための第１透明導電膜のパターニング工程において、エッチング液（例えばシュウ酸）がドレイン電極ＤＥに接触することによるドレイン電極ＤＥのダメージを抑制できる。
【0082】
接続電極ＴＥは、層間絶縁層１３の上面の一部に接する第１部分ｔ１と、下部開口部ｐ１の側面に接する第２部分ｔ２と、ドレイン電極ＤＥの露出部分に接する第３部分ｔ３とを含んでもよい。これにより、ドレイン電極ＤＥのうち下部開口部ｐ１によって露出した露出部分を、より効果的に保護することができる。特に、層間絶縁層１３が有機絶縁層１２を含む場合、接続電極ＴＥは、ドレイン電極ＤＥの露出部分を覆うだけではなく、有機絶縁層１２の側面も覆うことが好ましい。これにより、エッチング液がドレイン電極ＤＥに染み込むことを、さらに効果的に抑制できる。また、有機絶縁層１２に含まれる水分によるドレイン電極ＤＥの腐食を抑制できる。下部開口部ｐ１の側面は、無機絶縁層１１の側面および有機絶縁層１２の側面を含む。図示するように、接続電極ＴＥの第２部分ｔ２は、下部開口部ｐ１の側面全体を覆っていてもよい。この場合、第１誘電体層１７は、下部開口部ｐ１の側面に接しなくてもよい。
【0083】
また、以下に説明するように、本実施形態によると、コモン下層構造を有する従来のアクティブマトリクス基板よりも、画素開口率を向上でき、および／または、補助容量Ｃｐを高めることができる。
【0084】
図１８Ａ～図１８Ｄを参照して前述した従来の画素コンタクト部では、透明接続層は、共通電極ＣＥと同層に形成される。このため、透明接続層は、共通電極ＣＥの開口部内に、共通電極ＣＥから十分に離して形成される必要があった。
【0085】
これに対し、本実施形態では、接続電極ＴＥは、共通電極ＣＥとは別層に形成され、かつ、接続電極ＴＥと共通電極ＣＥとの間に絶縁層である第１誘電体層１７が介在している。このため、基板１の法線方向から見たとき、接続電極ＴＥと共通電極ＣＥとを間隔を空けなくても、接続電極ＴＥと共通電極ＣＥとを電気的に分離できる。従って、接続電極ＴＥと共通電極ＣＥとの基板１に平行な面内における距離ｄ１を、従来の距離ｄ（図１８Ｂ）よりも小さくできるので、画素コンタクト部に起因する画素開口率の低下および補助容量Ｃｐの減少を抑制できる。あるいは、基板１の法線方向から見たとき、接続電極ＴＥと共通電極ＣＥとは部分的に重なっていてもよい。接続電極ＴＥと共通電極ＣＥとを、第１誘電体層１７を介して部分的に重なるように配置することで、画素開口率をさらに向上できる。また、補助容量Ｃｐをさらに大きくできる。例えば、図２Ｄに示すように、各画素コンタクト部ＰＣにおいて、共通電極ＣＥは、接続電極ＴＥの第１部分ｔ１に少なくとも部分的に重なっていてもよい。共通電極ＣＥの開口部１５ｐは、接続電極ＴＥのうち少なくとも第３部分ｔ３上に位置していればよい。
【0086】
［アクティブマトリクス基板１０１の非表示領域ＦＲの構造］
次いで、アクティブマトリクス基板１０１の非表示領域ＦＲの構造を説明する。
次いで、アクティブマトリクス基板１０１の非表示領域ＦＲの構造を説明する。
【0087】
非表示領域ＦＲには、複数のゲート端子部および複数のソース－ゲート接続部が設けられている。各ゲート端子部は、対応するゲートバスラインＧＬを外部配線に接続する。各ソース－ゲート接続部は、第２メタル層内に形成された配線（第２接続配線と呼ぶことがある）と、第１メタル層内に形成された配線（第１接続配線と呼ぶことがある）とのつなぎ換え部である。例えば、各ソースバスラインＳＬとソース端子部との間に、ソースバスラインＳＬを第１メタル層内の接続配線に接続するソース－ゲート接続部が形成されていてもよい。その場合、第１メタル層内の接続配線が、ソース端子部において外部配線と接続される。つまり、ソース端子部の構造は、ゲート端子部の構造と略同じになる。
【0088】
＜ゲート端子部およびＳ―Ｇ接続部＞
図２Ｅは、ゲート端子部ＧＴ１を例示する断面図である。各ゲート端子部ＧＴ１は、ゲートバスラインＧＬと、ゲートバスラインＧＬ上に延設されたゲート絶縁層５および第１誘電体層１７と、第１透明導電層Ｔ１内に形成された下部透明電極１５ｔと、下部透明電極１５ｔ上に延設された第２誘電体層１８と、第２透明導電層Ｔ２内に形成された上部透明電極１９ｔとを有する。
図２Ｅは、ゲート端子部ＧＴ１を例示する断面図である。各ゲート端子部ＧＴ１は、ゲートバスラインＧＬと、ゲートバスラインＧＬ上に延設されたゲート絶縁層５および第１誘電体層１７と、第１透明導電層Ｔ１内に形成された下部透明電極１５ｔと、下部透明電極１５ｔ上に延設された第２誘電体層１８と、第２透明導電層Ｔ２内に形成された上部透明電極１９ｔとを有する。
【0089】
ゲート絶縁層５および第１誘電体層１７は、ゲートバスラインＧＬの一部を露出する開口部ｑ１を有している。開口部ｑ１は、ゲート絶縁層５の側面および第１誘電体層１７の側面は互いに接合していてもよい。このような構成は、同じレジストマスクを用いてゲート絶縁層５および第１誘電体層１７を同時にエッチングすることで得られる。
【0090】
下部透明電極１５ｔは、第１誘電体層１７上および開口部ｑ１内に配置され、開口部ｑ１内でゲートバスラインＧＬの露出部分に接続されている。第２誘電体層１８は、下部透明電極１５ｔの一部を露出する開口部１８ｑを有する。上部透明電極１９ｔは、第２誘電体層１８上および開口部１８ｑ内に配置され、開口部１８ｑ内で下部透明電極１５ｔの露出部分に接続されている。
【0091】
図２Ｆは、ソース－ゲート接続部ＳＧ１を例示する断面図である。各ソース－ゲート接続部ＳＧ１は、第１メタル層Ｍ１内に形成された第１接続配線３ｓｇと、第１接続配線３ｓｇ上に延設されたゲート絶縁層５と、第２メタル層Ｍ２内に形成された第２接続配線８ｓｇとを有する。ゲート絶縁層５は、第１接続配線３ｓｇの一部を露出する開口部５ｒを有している。第２接続配線８ｓｇは、ゲート絶縁層５上および開口部５ｒ内に配置され、開口部５ｒ内で第１接続配線３ｓｇの露出部分に接続されている。この例では、第２接続配線８ｓｇは、第１接続配線３ｓｇの露出部分に直接接している。ソース－ゲート接続部ＳＧ１は、無機絶縁層１１、有機絶縁層１２、第１誘電体層１７および第２誘電体層１８で覆われていてもよい。
【0092】
ソース－ゲート接続部ＳＧ１は、第１メタル層Ｍ１内の第１接続配線と第２メタル層Ｍ２内の第２接続配線とが直接接する構造を有しているので、低いコンタクト抵抗を実現できる。また、ソース－ゲート接続部ＳＧ１は、複数の絶縁層（層間絶縁層、第１誘電体層および第２誘電体層）で覆われているので、シール剤の外側に設けられた場合でも、外部の水分などに起因するメタル層の腐食は生じにくい。従って、後述する変形例１のように、ソース－ゲート接続部の位置（シール材の内側と外側）によって、接続部の構造を作り分ける必要がない点で有利である。
【0093】
本実施形態のアクティブマトリクス基板１０１は、同一基板１上に、図２Ｅに示すゲート端子部ＧＴ１および図２Ｆに示すソース－ゲート接続部ＳＧ１を有する。このような構成は、アクティブマトリクス基板１０１を製造するプロセスにおいて、ゲート絶縁層５を２段階でパターニングすることで得られる。
【0094】
ゲート端子部ＧＴ１では、ゲートバスラインＧＬ上に、第２導電膜（第２メタル層Ｍ２）や第３導電膜（第３メタル層Ｍ３）を含まない。このような端子構造を得るためには、ゲート端子部ＧＴ１の形成領域においては、ゲートバスラインＧＬをゲート絶縁層５で覆った状態で、第２メタル層Ｍ２および第３メタル層Ｍ３を形成することが好ましい。これにより、ゲートバスラインＧＬがダメージを受けないように保護しつつ、第２メタル層Ｍ２および第３メタル層Ｍ３のパターニングが行われる。第２メタル層Ｍ２および第３メタル層Ｍ３の形成後に、ゲート絶縁層５を第１誘電体層１７と同時にエッチングしてもよい。一方、ソース－ゲート接続部ＳＧ１の形成領域においては、第２メタル層Ｍ２内の第２接続配線８ｓｇを、直接第１接続配線３ｓｇに接続するために、第２メタル層Ｍ２の形成前に、ゲート絶縁層５に開口部５ｒを形成する。このように、ゲート絶縁層５は、ソース－ゲート接続部ＳＧ１の形成領域では第２メタル層Ｍ２の形成前にエッチングされ（第１のエッチング）、ゲート端子部ＧＴ１の形成領域では、第３メタル層Ｍ３の形成後にエッチングされる（第２のエッチング）。具体的な製造方法は後述する。
【0095】
＜配線重畳領域＞
非表示領域ＦＲには、モノリシックに形成された周辺回路（例えば、ゲートドライバ）を含む回路領域を含む。周辺回路は、第１メタル層Ｍ１に形成された（すなわち第１導電膜から形成された）複数の第１配線と、第２メタル層Ｍ２に形成された（すなわち第２導電膜から形成された）複数の第２配線と、複数の配線重畳部とを含み得る。各配線重畳部は、第１配線の１つと、第２配線の１つとが絶縁層を介して重なる部分であり、第１配線および第２配線の交差部や、第２配線が絶縁層を介して第１配線に重なって延びる部分などを含む。
非表示領域ＦＲには、モノリシックに形成された周辺回路（例えば、ゲートドライバ）を含む回路領域を含む。周辺回路は、第１メタル層Ｍ１に形成された（すなわち第１導電膜から形成された）複数の第１配線と、第２メタル層Ｍ２に形成された（すなわち第２導電膜から形成された）複数の第２配線と、複数の配線重畳部とを含み得る。各配線重畳部は、第１配線の１つと、第２配線の１つとが絶縁層を介して重なる部分であり、第１配線および第２配線の交差部や、第２配線が絶縁層を介して第１配線に重なって延びる部分などを含む。
【0096】
配線重畳部では、通電に伴って電界が生じるため、水分の影響で金属イオンが生じると、金属イオンが電界に引っ張られて移動する、いわゆるイオンマイグレーションが発生するおそれがある。そうすると、第１配線と第２配線との間で短絡が生じたり、回路の動作信頼性が低下する可能性がある。特に、周辺回路を覆うように有機絶縁膜が設けられていると、有機樹脂材料に含まれた水分の影響により、イオンマイグレーションが発生し易くなる。これに対し、本出願人による国際公開第２０１５／０７５９７２号は、有機絶縁膜のうち配線重畳部上に位置する部分に開口を設ける構成を提案している。これにより、交差部などの配線重畳部におけるイオンマイグレーションの発生を抑制することが可能になる。参考のため、国際公開第２０１５／０７５９７２号の開示内容の全てを本明細書に援用する。
【0097】
本実施形態のアクティブマトリクス基板では、有機絶縁膜を回路領域上に延設し、かつ、有機絶縁膜における配線重畳部上に位置する部分に開口部を設けてもよい。なお、有機絶縁膜に開口部を設けることで第２配線の一部が露出すると、第２配線の露出部分がその後のプロセス（第３メタル層Ｍ３、第１透明導電層Ｔ１、第２透明導電層Ｔ２の形成工程）でダメージを受けるおそれがある。本実施形態では、第３メタル層Ｍ３が共通電極よりも基板側に設けられることから、配線重畳部における第２配線の保護に使用され得る。例えば、第２配線のダメージを低減するために、第３メタル層Ｍ３内に、第２配線の露出部分を覆う保護導電層を設けてもよい。
【0098】
有機絶縁膜には、１つの配線重畳部に対して１つの開口部が配置されてもよい。あるいは、２以上の配線重畳部が近接して形成されている場合には、２以上の配線重畳部に対して１つの開口部が配置されてもよい。本明細書では、１つまたは２以上の配線重畳部と、配線重畳部上に配置された開口部を有する有機絶縁層と、開口部内に配置された保護導電層とを含む領域を「配線重畳領域」と呼ぶ。
【0099】
アクティブマトリクス基板の非表示領域は、互いに間隔を空けて配置された複数の配線重畳領域を含み得る。この場合、有機絶縁膜には、複数の配線重畳領域のそれぞれに対応付けられた複数の開口部が、互いに間隔を空けて形成される。第３メタル層Ｍ３には、複数の開口部のそれぞれに対応付けられた複数の保護導電層が、互いに間隔を空けて形成される。
【0100】
【0101】
配線重畳領域Ａ１は、例えば、ゲート絶縁層５を介して第１配線３ａと第２配線８ａとが交差する１以上の配線重畳部（図示する例では、１つの交差部）を含む。基板１の法線方向から見たとき、第２配線８ａのうち第１配線３ａに重なる領域８１を「第１領域」と呼ぶ。配線重畳領域Ａ１は、配線重畳部上に開口部ｕ１を有する層間絶縁層１３と、第３メタル層Ｍ３内に形成された保護導電層２１ａとをさらに含む。
【0102】
層間絶縁層１３の開口部ｕ１は、第２配線８ａの第１領域８１を含む部分と、ゲート絶縁層５のうち第２配線８ａの周辺に位置する部分５１とを露出する。有機絶縁層１２に、配線重畳部上に位置する開口部ｕ１を形成することで、イオンマイグレーションの発生を抑制できる。
【0103】
保護導電層２１ａは、層間絶縁層１３上および開口部ｕ１内に配置されている。保護導電層２１ａは、開口部ｕ１内で、第２配線８ａの露出部分（第１領域８１を含む）と、ゲート絶縁層５の露出部分５１とを覆っている。保護導電層２１ａを設けることで、第２配線８ａの露出部分が、第１透明導電層Ｔ１および第２透明導電層Ｔ２の形成時にダメージを受けることを抑制できる。保護導電層２１ａは、開口部ｕ１の側面全体を覆っていてもよい。これにより、有機絶縁層１２に含まれる水分による第２配線８ａの腐食を抑制できる。この例では、保護導電層２１ａは、層間絶縁層１３の上面の一部に接する第１導電部ａ１と、開口部ｕ１の側面に接する第２導電部ａ２と、開口部ｕ１の底面において、第２配線８ａの露出部分およびゲート絶縁層５の露出部分５１に接する第３導電部ａ３とを含む。保護導電層２１ａは、第１誘電体層１７および第２誘電体層１８で覆われていてもよい。
【0104】
図３Ｃは、非表示領域ＦＲにモノリシックに設けられた駆動回路（ゲートドライバ）が配置された回路領域の一部を拡大して示す平面図である。
【0105】
ゲートドライバＧＤを含む回路領域は、複数の第１配線３ａと、複数の第２配線８ａと、複数の配線重畳領域Ａ１とを含む。各配線重畳領域Ａ１は、１以上の配線重畳部を含む。
【0106】
有機絶縁層１２を含む層間絶縁層１３は、ゲートドライバＧＤが形成された回路領域上に延設されており、ゲートドライバＧＤを構成する少なくとも１つのＴＦＴ（不図示）を覆っている。層間絶縁層１３は、互いに分離して配置された複数の開口部ｕ１を有している。各開口部ｕ１は、対応する配線重畳領域Ａ１において、１以上の配線重畳部に重なるように配置されている。図示するように、基板１の法線方向から見たとき、各開口部ｕ１の内部に複数の配線重畳部（ここでは複数の交差部）が位置してもよい。つまり、複数の配線重畳部（あるいは複数の第１領域８１）に対して１つの開口部ｕ１が設けられてもよい。
【0107】
層間絶縁層１３上には、第３メタル層Ｍ３内に形成され、かつ、互いに分離して配置された複数の保護導電層２１ａが配置されている。各保護導電層２１ａは、基板１の法線方向から見たとき、対応する１つの開口部ｕ１に重なるように配置されている。各保護導電層２１ａは、対応する開口部ｕ１の全体に重なるように配置されていてもよい。図示するように、基板１の法線方向から見たとき、１つの保護導電層２１ａが、複数の配線重畳部（あるいは複数の第１領域８１）を覆っていてもよい。
【0108】
＜溝領域＞
本実施形態のアクティブマトリクス基板では、基板の周縁部において、有機絶縁層に少なくとも１つの開口溝（溝状に開口された部分、以下、単に「溝」と呼ぶ）が設けられていてもよい。有機絶縁層の各溝は、基板の法線方向から見たとき、表示領域全体および周辺回路を包囲するように延びていてもよい。本明細書では、有機絶縁層の溝を含む領域を「溝領域」と呼ぶ。有機絶縁層の溝は、有機絶縁層を介して、外部から表示領域や周辺回路までに水分が侵入することを防ぐために設けられている。また、アクティブマトリクス基板の上面（液晶層側）に配向膜を設ける場合には、配向膜が溝よりも外側に広がることが抑制する機能も有し得る。有機絶縁層に溝を設ける構成は、例えば本出願人による国際公開第２０１９／００４０５１号に記載されている。参考のため、国際公開第２０１９／００４０５１号の開示内容の全てを本願明細書に援用する。
本実施形態のアクティブマトリクス基板では、基板の周縁部において、有機絶縁層に少なくとも１つの開口溝（溝状に開口された部分、以下、単に「溝」と呼ぶ）が設けられていてもよい。有機絶縁層の各溝は、基板の法線方向から見たとき、表示領域全体および周辺回路を包囲するように延びていてもよい。本明細書では、有機絶縁層の溝を含む領域を「溝領域」と呼ぶ。有機絶縁層の溝は、有機絶縁層を介して、外部から表示領域や周辺回路までに水分が侵入することを防ぐために設けられている。また、アクティブマトリクス基板の上面（液晶層側）に配向膜を設ける場合には、配向膜が溝よりも外側に広がることが抑制する機能も有し得る。有機絶縁層に溝を設ける構成は、例えば本出願人による国際公開第２０１９／００４０５１号に記載されている。参考のため、国際公開第２０１９／００４０５１号の開示内容の全てを本願明細書に援用する。
【0109】
【0110】
図４Ａに示す例では、アクティブマトリクス基板の周縁部において、互いに略平行に延びる３つの溝領域Ｂ１が設けられている。
【0111】
各溝領域Ｂ１は、基板１の法線方向から見たとき、例えば、基板１の周縁部に、非表示領域の一部および表示領域を包囲するように延びていてもよい。各溝領域Ｂ１は、第１方向に沿って延びる第１溝部を含む。第１方向は、例えば基板１の縁部に沿った方向であってもよいし、画素領域ＰＩＸの列方向または行方向に概ね平行な方向であってもよい。図４Ａには、３つの溝領域Ｂ１における第１溝部の一部のみを示している。
【0112】
各溝領域Ｂ１の第１溝部は、ゲート絶縁層５と、ゲート絶縁層５の一部を露出する溝ｖ１を有する層間絶縁層１３と、第１誘電体膜から形成された絶縁層１７ｂとを含む。
【0113】
溝ｖ１は、基板１の法線方向から見たとき第１方向に延びている。この例では、溝ｖ１の側面は、第１側面ｖｓ１と、第１側面ｖｓ１よりも基板１側に位置し、かつ、第１側面ｖｓ１よりも外側に位置する第２側面ｖｓ２と、第１側面ｖｓ１および第２側面ｖｓ２の間に位置する第３側面ｖｓ３とを含んでもよい。第３側面ｖｓ３は、基板１に略平行に延びている。
【0114】
絶縁層１７ｂは、溝ｖ１内に配置され、溝ｖ１と同じ方向（第１方向）に延びている。絶縁層１７ｂは、ゲート絶縁層５の露出部分を覆っている。絶縁層１７ｂは、ゲート絶縁層５の露出部分に直接接していてもよい。絶縁層１７ｂは、互いに対向して第１方向に延びる２つの縁部分１７ｂｅを有し、これらの縁部分１７ｂｅは、層間絶縁層１３とゲート絶縁層５との間に位置する。縁部分１７ｂｅは所定の幅を有する。つまり、絶縁層１７ｂの一部は、溝ｖ１の第３側面ｖｓ３とゲート絶縁層５との間に位置する。
【0115】
層間絶縁層１３の上面および溝ｖ１の第１側面ｖｓ１上には、第１誘電体層１７が延設されていてもよい。第１誘電体層１７と絶縁層１７ｂとは、同じ誘電体膜から形成されており、繋がっていてもよい。第１誘電体層１７および絶縁層１７ｂは、第２誘電体層１８で覆われていてもよい。
【0116】
このような溝ｖ１および絶縁層１７ｂは、例えば、ゲート絶縁層５の一部上に、酸化物半導体膜から形成されたエッチストップを形成し、溝ｖ１を有する層間絶縁層１３を設けた後、エッチストップを除去することで形成され得る。形成方法の詳細は後述する。この方法で形成した場合、エッチストップとして使用した酸化物半導体膜の一部（酸化物半導体部）７ｂが、残渣として、除去されずに残ることがある。酸化物半導体部７ｂは、層間絶縁層１３とゲート絶縁層５との間において、絶縁層１７ｂの側面に接して第１方向に延びていてもよい。酸化物半導体部７ｂは、溝ｖ１の第２側面ｖｓ２に接していてもよい。図４Ｂに示す例では、酸化物半導体部７ｂは、基板１の法線方向から見たとき、例えば、溝ｖ１の両側に、溝ｖ１と同じ方向（第１方向）に延びる線状である。なお、酸化物半導体部７ｂは、溝ｖ１の片側のみに配置されてもよい。また、酸化物半導体部７ｂは、溝領域Ｂ１の少なくとも一部に形成されていてもよい。
【0117】
図示するように、溝領域Ｂ１の下方には、第１メタル層Ｍ１に形成され、かつ、溝ｖ１と同じ方向の延びる第３配線３ｂが位置してもよい。第３配線３ｂは、特に限定しないが、例えば共通電極に共通信号／タッチ信号を供給する信号線、またはゲートドライバに各種信号を供給する信号線であってもよい。また、第２メタル層Ｍ２に形成されたソース信号線や共通信号線が、溝領域Ｂ１を横切って延びていてもよい。
【0118】
＜タッチパネルの構成＞
本実施形態のアクティブマトリクス基板は、インセル型のタッチパネルに用いられ得る。
本実施形態のアクティブマトリクス基板は、インセル型のタッチパネルに用いられ得る。
【0119】
図５は、本実施形態のアクティブマトリクス基板１０１を用いたタッチパネル１０００の一部を例示する模式的な断面図である。
【0120】
タッチパネル１０００は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１の観察者側に配置された対向基板２０１と、アクティブマトリクス基板１０１と対向基板２０１との間に設けられた液晶層ＬＣとを備える。
【0121】
アクティブマトリクス基板１０１は、前述したように、画素領域毎に配置されたＴＦＴ（不図示）と、ＴＦＴを覆う層間絶縁層１３上に配置されたタッチ配線ＴＬと、タッチ配線ＴＬを覆う第１誘電体層１７と、第１誘電体層１７上に配置された共通電極ＣＥと、共通電極ＣＥを覆う第２誘電体層１８と、第２誘電体層１８上に配置された画素電極ＰＥとを含む。共通電極ＣＥは、タッチセンサ電極ＴＸとしても機能する。ここでは、１つのタッチセンサ電極ＴＸ１と、タッチセンサ電極ＴＸ１以外のタッチセンサ電極に電気的に接続される第２タッチ配線ＴＬ２とを含む断面を示している。アクティブマトリクス基板１０１の液晶層ＬＣ側には、画素電極ＰＥを覆うように、第１配向膜ＡＦ１が形成されていてもよい。第１配向膜ＡＦ１は、液晶層ＬＣに直接接していてもよい。
【0122】
図示するように、タッチセンサ電極ＴＸ１（共通電極ＣＥ）、第１誘電体層１７および第２タッチ配線ＴＬ２によって、タッチ配線容量Ｃｔが形成される。また、共通電極ＣＥ、第２誘電体層１８および画素電極ＰＥによって、透明補助容量Ｃｐが形成される。
【0123】
対向基板２０１は、基板２１１と、カラーフィルタ層２１２とを備える。カラーフィルタ層２１２の液晶層ＬＣ側には、第２配向膜ＡＦ２が設けられている。図示していないが、相互容量方式のタッチセンサを用いる場合、アクティブマトリクス基板１０１側のタッチセンサ電極ＴＸが駆動電極であれば、対向基板２０１にタッチセンサ電極の検出電極が設けられてもよい。
【0124】
前述したように、本実施形態によると、タッチ配線容量Ｃｔおよび透明補助容量Ｃｐにおける誘電体の厚さを、それぞれ独立して制御できるので、これらの容量を最適化できる。従って、センシング性能と表示性能とを両立することが可能になる。
【0125】
所望の表示性能（表示品位）を実現するためには、透明補助容量Ｃｐを大きくする、つまり、第２誘電体層１８の厚さを小さくすることが好ましい。一方、タッチ配線容量Ｃｔにおける誘電体の厚さ（ここでは第１誘電体層１７の厚さ）は、大きい方が好ましい。誘電体が薄くなると、タッチ配線容量Ｃｔが大きくなり、第２タッチ配線ＴＬ２から出力される信号を劣化させるおそれがある。本実施形態によると、第２誘電体層１８の厚さを所定の厚さに維持したまま、第１誘電体層１７の厚さのみを増加させることで、高い透明補助容量Ｃｐを確保しつつ、タッチ配線容量Ｃｔを低減できる。従って、高い表示性能を確保しつつ、タッチ配線ＴＬから出力される信号が、タッチ配線容量Ｃｔに起因して劣化するのを抑制できる。
【0126】
第１誘電体層１７および第２誘電体層１８の厚さは特に限定しないが、いずれもＳｉＮ膜の場合、第１誘電体層１７の厚さは例えば１５０ｎｍ以上５００ｎｍ以下、第２誘電体層１８の厚さは例えば９０ｎｍ以上２００ｎｍ以下であってもよい。第１誘電体層１７は、第２誘電体層１８よりも厚くでもよい。
【0127】
また、本実施形態によると、第２メタル層Ｍ２と共通電極との間に第３メタル層Ｍ３が配置されるので、第３メタル層を利用して、画素コンタクト部や配線重畳領域を形成する際に、第２メタル層Ｍ２に形成された電極を保護することが可能である。
【0128】
図１９は、比較例のアクティブマトリクス基板３０１を用いたタッチパネル９００の一部を示す模式的な断面図であり、タッチセンサ電極ＴＸ１および第２タッチ配線ＴＬ２を含む断面を示している。図１９において、図３と同様の構成要素には同じ参照符号を付している。
【0129】
比較例のアクティブマトリクス基板３０１では、層間絶縁層１３上に、タッチセンサ電極ＴＸ（共通電極ＣＥ）および第１誘電体層１７が形成され、第１誘電体層１７上に第２タッチ配線ＴＬ２が配置されている。第２タッチ配線ＴＬ２は第２誘電体層１８で覆われており、第２誘電体層１８上には画素電極ＰＥが配置されている。
【0130】
比較例では、第２タッチ配線ＴＬ２、第１誘電体層１７およびタッチセンサ電極ＴＸ１によってタッチ配線容量Ｃｔを形成し、共通電極ＣＥ、第１誘電体層１７、第２誘電体層１８および画素電極ＰＥによって透明補助容量Ｃｐを形成している。比較例では、補助容量Ｃｐを高めるために、第１誘電体層１７および第２誘電体層１８の合計厚さを小さくすると、タッチ配線容量Ｃｔも高くなってしまう。このため、高い補助容量Ｃｐを確保しつつ、タッチ配線容量Ｃｔを低減することは難しい。
【0131】
また、比較例では、共通電極ＣＥが形成された後で、タッチ配線を含む第３メタル層Ｍ３が形成されるので、第２メタル層Ｍ２内の電極・配線の保護のために第３メタル層Ｍを利用することができない。
【0132】
＜アクティブマトリクス基板１０１の製造方法＞
次に、図６Ａ～図６Ｊおよび図７を参照しながら、アクティブマトリクス基板１０１を例に、本実施形態のアクティブマトリクス基板の製造方法を説明する
図６Ａ～図６Ｊは、それぞれ、アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。これらの断面図は、ＴＦＴおよび画素コンタクト部が形成される画素領域ＰＩＸ、配線重畳領域が形成される配線重畳部形成領域ＲＡ、ソース－ゲート接続部が形成されるソース－ゲート接続部形成領域ＲＳＧ、溝領域が形成される溝形成領域ＲＢ、ゲート端子部が形成される端子部形成領域ＲＴ、有機絶縁層１２が設けられておらず、かつ、第２メタル層Ｍ２に配線が形成される配線形成領域ＲＣを示している。ここでは、アクティブマトリクス基板１０１の非表示領域ＦＲの一部（図示する例では、端子部形成領域ＲＴおよび配線形成領域ＲＣ）には有機絶縁層１２が延設されていない。
次に、図６Ａ～図６Ｊおよび図７を参照しながら、アクティブマトリクス基板１０１を例に、本実施形態のアクティブマトリクス基板の製造方法を説明する
図６Ａ～図６Ｊは、それぞれ、アクティブマトリクス基板１０１の製造方法の一例を示す工程断面図である。これらの断面図は、ＴＦＴおよび画素コンタクト部が形成される画素領域ＰＩＸ、配線重畳領域が形成される配線重畳部形成領域ＲＡ、ソース－ゲート接続部が形成されるソース－ゲート接続部形成領域ＲＳＧ、溝領域が形成される溝形成領域ＲＢ、ゲート端子部が形成される端子部形成領域ＲＴ、有機絶縁層１２が設けられておらず、かつ、第２メタル層Ｍ２に配線が形成される配線形成領域ＲＣを示している。ここでは、アクティブマトリクス基板１０１の非表示領域ＦＲの一部（図示する例では、端子部形成領域ＲＴおよび配線形成領域ＲＣ）には有機絶縁層１２が延設されていない。
【0133】
【0134】
・第１メタル層Ｍ１の形成（図６Ａ）
図６Ａに示すように、基板１上に第１メタル層Ｍ１を形成する。まず、例えばスパッタリング法で、基板１上に第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、レジストマスクを形成し、第１導電膜のパターニング（例えばウェットエッチング）を行う。この後、レジストマスクを剥離する。このようにして、ゲートバスラインＧＬ、ゲート電極ＧＥ、第１配線３ａ、第１接続配線３ｓｇ、第３配線３ｂ、第４配線３ｃを含む第１メタル層を形成する。各配線の用途は特に問わない。
図６Ａに示すように、基板１上に第１メタル層Ｍ１を形成する。まず、例えばスパッタリング法で、基板１上に第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、レジストマスクを形成し、第１導電膜のパターニング（例えばウェットエッチング）を行う。この後、レジストマスクを剥離する。このようにして、ゲートバスラインＧＬ、ゲート電極ＧＥ、第１配線３ａ、第１接続配線３ｓｇ、第３配線３ｂ、第４配線３ｃを含む第１メタル層を形成する。各配線の用途は特に問わない。
【0135】
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【0136】
第１導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
【0137】
・ゲート絶縁層５および酸化物半導体層７の形成（図６Ｂ）
次いで、図６Ｂに示すように、第１メタル層Ｍ１を覆うように、ゲート絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成し、続いて、ゲート絶縁層５上に酸化物半導体層７を形成する。
次いで、図６Ｂに示すように、第１メタル層Ｍ１を覆うように、ゲート絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成し、続いて、ゲート絶縁層５上に酸化物半導体層７を形成する。
【0138】
ゲート絶縁層５は例えばＣＶＤ法で形成される。ゲート絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、ゲート絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成する。ゲート絶縁層５として（ゲート絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【0139】
酸化物半導体層７は、例えば次のようにして形成され得る。まず、ゲート絶縁層５の上に酸化物半導体膜（不図示）を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。これにより、画素領域ＰＩＸに、ＴＦＴ３０の活性層となる酸化物半導体層７を形成するとともに、溝形成領域ＲＢに、酸化物半導体エッチストップ層７ｅｓを形成する。酸化物半導体エッチストップ層７ｅｓは、溝が形成される領域に沿って延びている。酸化物半導体エッチストップ層７ｅｓは、後の工程でエッチストップとして機能する。
【0140】
・ゲート絶縁層５の第１のエッチング（図６Ｃ）
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図６Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて、第１接続配線３ｓｇの一部を露出する開口部５ｒを形成する。この例では、端子部形成領域ＲＴなどの他の領域では、第１メタル層Ｍ１内の配線をゲート絶縁層５で覆った状態とし、ゲート絶縁層５を除去しない。これにより、後の工程で、第１メタル層Ｍ１内の配線がダメージを受けることを抑制できる。
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図６Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて、第１接続配線３ｓｇの一部を露出する開口部５ｒを形成する。この例では、端子部形成領域ＲＴなどの他の領域では、第１メタル層Ｍ１内の配線をゲート絶縁層５で覆った状態とし、ゲート絶縁層５を除去しない。これにより、後の工程で、第１メタル層Ｍ１内の配線がダメージを受けることを抑制できる。
【0141】
・第２メタル層Ｍ２の形成（図６Ｄ）
次に、図６Ｄに示すように、第２メタル層Ｍ２を形成する。まず、スパッタリング法等により酸化物半導体層７上に第２導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により第２導電膜をパターニングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、第５配線８ｃを含む第２メタル層を得る。
次に、図６Ｄに示すように、第２メタル層Ｍ２を形成する。まず、スパッタリング法等により酸化物半導体層７上に第２導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により第２導電膜をパターニングする。これにより、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、第５配線８ｃを含む第２メタル層を得る。
【0142】
これにより、画素領域ＰＩＸには、ＴＦＴ３０が形成される。配線重畳部形成領域ＲＡでは、配線重畳部（ここでは交差部）が形成される。第２配線８ａは、基板１の法線方向から見たとき、第１配線３ａに重なる第１領域８１を有する。ソース－ゲート接続部形成領域ＲＳＧでは、第２接続配線８ｓｇは、開口部５ｒ内で第１接続配線３ｓｇに直接接するように配置されることで、ソース－ゲート接続部ＳＧ１を得る。
【0143】
第２導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。ソース用導電膜は、単層構造を有してもよいし、積層構造を有していてもよい。
【0144】
・層間絶縁層１３の形成（図６Ｅ）
第２メタル層Ｍ２を形成した後、ＣＶＤ法等により、ＴＦＴ３０上に層間絶縁層１３を形成する。本実施形態では、層間絶縁層１３として、無機絶縁層（厚さ：例えば０．１μｍ以上１μｍ以下）１１と有機絶縁層（厚さ：例えば１μｍ以上３μｍ以下）１２とをこの順で形成する。
第２メタル層Ｍ２を形成した後、ＣＶＤ法等により、ＴＦＴ３０上に層間絶縁層１３を形成する。本実施形態では、層間絶縁層１３として、無機絶縁層（厚さ：例えば０．１μｍ以上１μｍ以下）１１と有機絶縁層（厚さ：例えば１μｍ以上３μｍ以下）１２とをこの順で形成する。
【0145】
無機絶縁層１１として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウムまたは酸化タンタルを単層又は積層させて形成することができる。
【0146】
次いで、無機絶縁層１１上に、開口部１２ｐ、１２ｕおよび溝１２ｖを有する有機絶縁層１２を形成する。有機絶縁層１２は、例えばポジ型の感光性樹脂材料（例えばアクリル系樹脂材料）を無機絶縁層１１上に付与した後、露光・現像およびベークを行うことにより形成され得る。開口部１２ｐは、画素領域ＰＩＸにおいて、基板１の法線方向から見たとき、ドレイン電極ＤＥに重なる位置に形成される。開口部１２ｕは、配線重畳部形成領域ＲＡにおいて、基板１の法線方向から見たとき、第２配線８ａのうち第１領域８１を含む部分とゲート絶縁層５の一部と重なる位置に形成される。溝ｖ１は、溝形成領域ＲＢにおいて、酸化物半導体エッチストップ層７ｅｓの一部と重なる位置に形成される。有機絶縁層１２は、非表示領域ＦＲのうち端子部形成領域ＲＴ、配線形成領域ＲＣなどの領域には形成されなくてもよい。
【0147】
続いて、有機絶縁層１２をマスクとして、無機絶縁層１１のエッチング（ドライエッチング）を行う。これにより、画素領域ＰＩＸにおいて、ドレイン電極ＤＥの一部を露出する下部開口部ｐ１を得る。下部開口部ｐ１は、有機絶縁層１２の開口部１２ｐと、無機絶縁層１１の開口部１１ｐとを含む。下部開口部ｐ１の側面において、有機絶縁層１２の側面と無機絶縁層１１の側面とは整合していてもよい。
【0148】
配線重畳部形成領域ＲＡにおいて、第２配線８ａのうち第１領域８１を含む部分とゲート絶縁層５の一部とを露出する開口部ｕ１を得る。開口部ｕ１は、有機絶縁層１２の開口部１２ｕと、無機絶縁層１１の開口部１１ｕとを含む。開口部ｕ１の側面において、有機絶縁層１２の側面と無機絶縁層１１の側面とは整合していてもよい。また、このドライエッチング工程で、ゲート絶縁層５のうち開口部ｕ１内に位置する部分の表面がオーバーエッチングされ、ゲート絶縁層５が薄膜化されることがある。
【0149】
溝形成領域ＲＢにおいて、酸化物半導体エッチストップ層７ｅｓの一部を露出する溝ｖ１を得る。溝ｖ１は、有機絶縁層１２の溝１２ｖと、無機絶縁層１１の溝１１ｖとを含む。溝ｖ１の側面において、有機絶縁層１２の側面と無機絶縁層１１の側面とは整合していてもよい。
【0150】
端子部形成領域ＲＴおよび配線形成領域ＲＣにおいては、無機絶縁層１１が除去されることで、第５配線８ｃが露出する。
【0151】
本工程では、ゲート絶縁層５のうち有機絶縁層１２、第２導電膜（第２メタル層Ｍ２）および酸化物半導体膜のいずれにも覆われていない領域の表層が、オーバーエッチングにより、エッチングされることがある。この結果、ゲート絶縁層５の上記領域は、他の領域よりも薄膜化され得る。ただし、溝形成領域ＲＢでは、ゲート絶縁層５は酸化物半導体エッチストップ層７ｅｓで覆われているため、薄膜化されない。
【0152】
・第３メタル層Ｍ３の形成（図６Ｆ）
次いで、第３メタル層Ｍ３を形成する。ここでは、層間絶縁層１３上および下部開口部ｐ１、ｕ１、ｖ１内、端子部形成領域ＲＴおよび配線形成領域ＲＣにおいてはゲート絶縁層５上および第５配線８ｃ上に第３導電膜を形成する。この後、公知のフォトリソ工程により第３導電膜をパターニングする。ここでは、ウェットエッチングにより第３導電膜のパターニングを行う。これにより、画素領域ＰＩＸにおいては、タッチ配線ＴＬ、および、下部開口部ｐ１内でドレイン電極ＤＥに接する接続電極ＴＥを得る。また、配線重畳部形成領域ＲＡにおいては、開口部ｕ１内で第２配線８ａおよびゲート絶縁層５に接する保護導電層２１ａを得る。さらに、配線形成領域ＲＣでは、第５配線８ｃを覆うように上部配線２１ｃが形成され、これにより、上部配線２１ｃおよび第５配線８ｃを含む積層配線が得られる。
次いで、第３メタル層Ｍ３を形成する。ここでは、層間絶縁層１３上および下部開口部ｐ１、ｕ１、ｖ１内、端子部形成領域ＲＴおよび配線形成領域ＲＣにおいてはゲート絶縁層５上および第５配線８ｃ上に第３導電膜を形成する。この後、公知のフォトリソ工程により第３導電膜をパターニングする。ここでは、ウェットエッチングにより第３導電膜のパターニングを行う。これにより、画素領域ＰＩＸにおいては、タッチ配線ＴＬ、および、下部開口部ｐ１内でドレイン電極ＤＥに接する接続電極ＴＥを得る。また、配線重畳部形成領域ＲＡにおいては、開口部ｕ１内で第２配線８ａおよびゲート絶縁層５に接する保護導電層２１ａを得る。さらに、配線形成領域ＲＣでは、第５配線８ｃを覆うように上部配線２１ｃが形成され、これにより、上部配線２１ｃおよび第５配線８ｃを含む積層配線が得られる。
【0153】
第３導電膜のパターニング工程では、溝形成領域ＲＢにおいて、エッチストップとして用いた酸化物半導体エッチストップ層７ｅｓのうち溝ｖ１によって露出された部分が少なくとも除去され、ゲート絶縁層５の一部が露出する。エッチングは面内方向にも進み、酸化物半導体エッチストップ層７ｅｓのうち層間絶縁層１３とゲート絶縁層５との間に位置する部分もエッチングされ得る。図示するように、酸化物半導体エッチストップ層７ｅｓの両端部が除去されずに、酸化物半導体部７ｂとして残るような条件でエッチングを行ってもよい。あるいは、酸化物半導体エッチストップ層７ｅｓが完全に除去される条件でエッチングを行ってもよい。ただし、酸化物半導体部７ｂが形成されていると、酸化物半導体エッチストップ層７ｅｓを完全に除去する場合よりも、その上方に形成される第１誘電体層１７および第２誘電体層１８の表面粗さが大きくなり得るので、第２誘電体層１８上に形成される配向膜（例えばポリイミド膜）が溝領域の外側に広がることをより効果的に抑制できる。
【0154】
第３導電膜として、第１導電膜または第２導電膜と同様の導電膜（厚さ：５０～５００ｎｍ）を用いることができる。例えば、スパッタリング法で、ＣｕもしくはＡｌを主体とした、単層もしくは積層膜を形成してもよい。あるいは、第３導電膜として、例えば、透明導電膜（厚さ：例えば１０ｎｍ以上５０ｎｍ以下）と、透明導電膜上に配置された金属膜（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）とを含む積層膜を用いる。透明導電膜として、後述する画素電極または共通電極と同様の膜を用いることができる。金属膜として、第１メタル層または第２メタル層と同様の金属膜を用いることができる。この例では、第３導電膜として、スパッタリング法で、インジウム－錫酸化物（ＩＴＯ）膜を下層とし、Ｃｕ膜を上層とする積層膜を形成する。
【0155】
・第１誘電体層１７の形成（図６Ｇ）
次いで、図６Ｇに示すように、第３メタル層Ｍ３を覆うように第１誘電体膜（厚さ：１００ｎｍ以上５００ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第１誘電体層１７を得る。ここでは、第１誘電体膜のパターニングには、ドライエッチングを用いる。これにより、画素領域ＰＩＸにおいては、タッチ配線ＴＬの一部を露出する開口部１７ｓを形成する。溝形成領域ＲＢにおいては、溝ｖ１内で、ゲート絶縁層５の露出部分に接する絶縁層１７ｂを得る。絶縁層１７ｂの両端にある縁部分１７ｂｅは、基板１の法線方向から見たとき、層間絶縁層１３に重なっていてもよい。つまり、縁部分１７ｂｅは、層間絶縁層１３とゲート絶縁層５との間に位置してもよい。また、端子部形成領域ＲＴにおいては、第１誘電体膜上に形成されたレジストマスクを用いて、第１誘電体膜とともに、ゲート絶縁層５のエッチング（第２のエッチング）を行う。これにより、ゲートバスラインＧＬの一部を露出する開口部ｑ１が形成される。開口部ｑ１は、第１誘電体層１７の開口部１７ｑと、ゲート絶縁層５の開口部５ｑとを含む。開口部ｑ１の側面において、第１誘電体層１７とゲート絶縁層５とは整合していてもよい。
次いで、図６Ｇに示すように、第３メタル層Ｍ３を覆うように第１誘電体膜（厚さ：１００ｎｍ以上５００ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第１誘電体層１７を得る。ここでは、第１誘電体膜のパターニングには、ドライエッチングを用いる。これにより、画素領域ＰＩＸにおいては、タッチ配線ＴＬの一部を露出する開口部１７ｓを形成する。溝形成領域ＲＢにおいては、溝ｖ１内で、ゲート絶縁層５の露出部分に接する絶縁層１７ｂを得る。絶縁層１７ｂの両端にある縁部分１７ｂｅは、基板１の法線方向から見たとき、層間絶縁層１３に重なっていてもよい。つまり、縁部分１７ｂｅは、層間絶縁層１３とゲート絶縁層５との間に位置してもよい。また、端子部形成領域ＲＴにおいては、第１誘電体膜上に形成されたレジストマスクを用いて、第１誘電体膜とともに、ゲート絶縁層５のエッチング（第２のエッチング）を行う。これにより、ゲートバスラインＧＬの一部を露出する開口部ｑ１が形成される。開口部ｑ１は、第１誘電体層１７の開口部１７ｑと、ゲート絶縁層５の開口部５ｑとを含む。開口部ｑ１の側面において、第１誘電体層１７とゲート絶縁層５とは整合していてもよい。
【0156】
第１誘電体層１７は、例えば、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、または、これらのうち少なくとも１つを含む積層膜であってもよい。ここでは、第１誘電体層１７として、例えばＣＶＤ法で窒化珪素（ＳｉＮｘ）膜を形成する。第１誘電体層１７の厚さは、前述したように、タッチ配線容量を考慮して設定される。
【0157】
・第１透明導電層Ｔ１の形成（図６Ｈ）
続いて、図６Ｈに示すように、第１誘電体層１７上に、共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。まず、第１誘電体層１７上および開口部１７ｓおよび開口部ｑ１内に、例えばスパッタリング法で、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１の透明導電膜として、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
続いて、図６Ｈに示すように、第１誘電体層１７上に、共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。まず、第１誘電体層１７上および開口部１７ｓおよび開口部ｑ１内に、例えばスパッタリング法で、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１の透明導電膜として、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
【0158】
この後、第１の透明導電膜のパターニングを行う。例えばシュウ酸系エッチング液を用いたウェットエッチングを行ってもよい。これにより、画素領域ＰＩＸに共通電極ＣＥを得るとともに、端子部形成領域ＲＴにおいて、開口部５ｒ内でゲートバスラインＧＬに接する下部透明電極１５ｔを得る。共通電極ＣＥは、スリットによって、それぞれがタッチセンサ電極ＴＸとして機能する複数のセグメントに分離されている。各タッチセンサ電極ＴＸは、開口部１７ｓ内でタッチ配線ＴＬに接続されている。また、共通電極ＣＥは、画素コンタクト部が形成される領域に開口部１５ｐを有する。
・第２誘電体層１８の形成（図６Ｉ）
次いで、図６Ｉに示すように、共通電極ＣＥを覆うように第２誘電体膜（厚さ：８０ｎｍ以上２５０ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第２誘電体層１８を得る。ここでは、第２誘電体膜のパターニングには、ドライエッチングを用いる。これにより、画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされ、接続電極ＴＥの一部を露出する上部開口部ｐ２が形成される。上部開口部ｐ２は、第１誘電体層１７の開口部１７ｐと、第２誘電体層１８の開口部１８ｐとを含む。上部開口部ｐ２の側面において、第１誘電体層１７と第２誘電体層１８とは整合していてもよい。また、端子部形成領域ＲＴにおいて、下部透明電極１５ｔの一部を露出する開口部１８ｑが形成される。
・第２誘電体層１８の形成（図６Ｉ）
次いで、図６Ｉに示すように、共通電極ＣＥを覆うように第２誘電体膜（厚さ：８０ｎｍ以上２５０ｎｍ以下）を形成し、公知のフォトリソ工程でパターニングすることにより、第２誘電体層１８を得る。ここでは、第２誘電体膜のパターニングには、ドライエッチングを用いる。これにより、画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされ、接続電極ＴＥの一部を露出する上部開口部ｐ２が形成される。上部開口部ｐ２は、第１誘電体層１７の開口部１７ｐと、第２誘電体層１８の開口部１８ｐとを含む。上部開口部ｐ２の側面において、第１誘電体層１７と第２誘電体層１８とは整合していてもよい。また、端子部形成領域ＲＴにおいて、下部透明電極１５ｔの一部を露出する開口部１８ｑが形成される。
【0159】
第２誘電体層１８は、例えば、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、または、これらのうち少なくとも１つを含む積層膜であってもよい。第２誘電体層１８の材料は、第１誘電体層１７の材料と同じであってもよい。ここでは、第２誘電体層１８として、例えばＣＶＤ法で窒化珪素（ＳｉＮｘ）膜を形成する。
【0160】
・ＳＴＥＰ８：画素電極ＰＥの形成（図６Ｊ）
続いて、第２誘電体層１８上に、画素電極ＰＥを含む第２透明導電層Ｔ２を形成する。まず、第２誘電体層１８上および上部開口部ｐ２および開口部１８ｑ内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜の材料は、第２の透明導電膜の材料として例示した材料と同じ（例えばＩＴＯ）であってもよい。
続いて、第２誘電体層１８上に、画素電極ＰＥを含む第２透明導電層Ｔ２を形成する。まず、第２誘電体層１８上および上部開口部ｐ２および開口部１８ｑ内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜の材料は、第２の透明導電膜の材料として例示した材料と同じ（例えばＩＴＯ）であってもよい。
【0161】
この後、第２の透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第２の透明導電膜のウェットエッチングを行ってもよい。これにより、図６Ｊに示すように、画素領域ＰＩＸに位置する画素電極ＰＥと、端子部形成領域ＲＴに位置する上部透明電極１９ｔとを含む第２透明導電層Ｔ２を得る。
【0162】
画素電極ＰＥは、上部開口部ｐ２内で接続電極ＴＥに接続される。画素電極ＰＥには、画素領域ＰＩＸにおいて少なくとも１つのスリットまたは切欠き部が形成される。画素電極ＰＥは、画素領域ＰＩＸごとに分離されている。各画素電極ＰＥは、第１誘電体層１７上および上部開口部ｐ２内に形成され、上部開口部ｐ２でドレイン電極ＤＥに電気的に接続される。このようにして、画素コンタクト部ＰＣを得る。また、端子部形成領域ＲＴにおいて、上部透明電極１９ｔは、開口部１８ｑ内で、下部透明電極１５ｔに接続されることで、ゲート端子部ＧＴ１を得る。このようにして、アクティブマトリクス基板１０１が製造され得る。
【0163】
＜変形例１＞
本実施形態のアクティブマトリクス基板の変形例１を説明する。変形例１のアクティブマトリクス基板の製造方法は、ゲート絶縁層の第１のエッチング（第２メタル層Ｍ２を形成する前に行うゲート絶縁層のエッチング）を行わない点で、アクティブマトリクス基板１０１の製造方法（図６Ａ～図６Ｊ）と異なる。本変形例では、ソース―ゲート接続部形成領域においても、ゲート絶縁層のエッチングを第３メタル層Ｍ３の形成後に行うので、変形例１におけるソース－ゲート接続部は、図２Ｆに示したソース－ゲート接続部ＳＧ１と異なる構造を有する。
本実施形態のアクティブマトリクス基板の変形例１を説明する。変形例１のアクティブマトリクス基板の製造方法は、ゲート絶縁層の第１のエッチング（第２メタル層Ｍ２を形成する前に行うゲート絶縁層のエッチング）を行わない点で、アクティブマトリクス基板１０１の製造方法（図６Ａ～図６Ｊ）と異なる。本変形例では、ソース―ゲート接続部形成領域においても、ゲート絶縁層のエッチングを第３メタル層Ｍ３の形成後に行うので、変形例１におけるソース－ゲート接続部は、図２Ｆに示したソース－ゲート接続部ＳＧ１と異なる構造を有する。
【0164】
図８Ａおよび図８Ｂは、それぞれ、変形例１のアクティブマトリクス基板におけるソース－ゲート接続部ＳＧ２、ＳＧ３を例示する断面図である。ソース－ゲート接続部ＳＧ２は、非表示領域において、例えば、シール材の外側に配置される。ソース－ゲート接続部ＳＧ３は、非表示領域において、例えば、シール材の内側に配置される。
【0165】
図８Ａに示すソース－ゲート接続部ＳＧ２では、第１メタル層Ｍ１に形成された第１接続配線３ｓｇと、第２メタル層Ｍ２に形成された第２接続配線８ｓｇとは、第３メタル層Ｍ３に形成された電極２１ｓｇおよび第１透明導電層Ｔ１に形成された第１上部接続電極１５ｓｇを介して、電気的に接続されている。
【0166】
ソース－ゲート接続部ＳＧ２は、第１接続配線３ｓｇと、第１接続配線３ｓｇ上に延設されたゲート絶縁層５と、ゲート絶縁層５上に配置された第２接続配線８ｓｇと、第２接続配線８ｓｇ上に延設された層間絶縁層１３と、電極２１ｓｇと、第１誘電体層１７と、第１上部接続電極１５ｓｇとを備える。
【0167】
ゲート絶縁層５は、第１接続配線３ｓｇの一部を露出する開口部５ｒを有する。層間絶縁層１３は、第１接続配線３ｓｇの露出部分、第２接続配線８ｓｇの一部およびゲート絶縁層５の一部を露出する開口部１３ｒを有する。図示するように、第２接続配線８ｓｇの上面の一部および側面の一部が、開口部１３ｒ内に露出してもよい。
【0168】
電極２１ｓｇは、開口部１３ｒにおいて、第２接続配線８ｓｇの露出部分を覆うように配置されている。この例では、電極２１ｓｇは、層間絶縁層１３上および開口部１３ｒ内に配置され、開口部１３ｒの側面の一部、第２接続配線８ｓｇの露出部分およびゲート絶縁層５の露出部分の一部を覆っている。開口部１３ｒにおいて、電極２１ｓｇの端面２１ｒｓは、ゲート絶縁層５の開口部５ｒの側面に整合していてもよい。このような構成は、電極２１ｓｇをマスクとしてゲート絶縁層５をエッチングすることで得られる。
【0169】
第１誘電体層１７は、第１接続配線３ｓｇの露出部分と電極２１ｓｇの一部とを露出する開口部１７ｒを有する。開口部１７ｒの側面の一部１７ｒｓは、ゲート絶縁層５の開口部５ｒの一部に整合していてもよい。このような構成は、第１誘電体層１７およびゲート絶縁層５を同時にエッチングすることで得られる。
【0170】
本明細書では、開口部１７ｒ、開口部５ｒおよび開口部１３ｒから構成される１つのコンタクトホールＣＨｓｇを「ＳＧコンタクトホール」と呼ぶ。ＳＧコンタクトホールＣＨｓｇ内には、第１接続配線３ｓｇの一部および電極２１ｓｇの少なくとも一部が露出する。
【0171】
第１上部接続電極１５ｓｇは、第１誘電体層１７上およびＳＧコンタクトホールＣＨｓｇ内に配置され、ＳＧコンタクトホールＣＨｓｇ内において、第１接続配線３ｓｇの露出部分および電極２１ｓｇの両方に接続されている。
【0172】
この例では、第１上部接続電極１５ｓｇは、第２誘電体層１８で覆われている。従って、ソース－ゲート接続部ＳＧ２がシール材の外側に配置されていても、ソース－ゲート接続部ＳＧ２を構成するメタル層が、装置外部の水分などに起因して腐食することを抑制し得る。
【0173】
図８Ｂに示すソース－ゲート接続部ＳＧ３は、第２透明導電層Ｔ２に形成された第２上部接続電極１９ｓｇをさらに有する点で、ソース－ゲート接続部ＳＧ２と異なる。
【0174】
ソース－ゲート接続部ＳＧ３では、第２誘電体層１８は、第１上部接続電極１５ｓｇの一部を露出する開口部１８ｒを有している。第２上部接続電極１９ｓｇは、第２誘電体層１８上および開口部１８ｒ内に配置され、開口部１８ｒ内で第１上部接続電極１５ｓｇに直接接している。
【0175】
ソース－ゲート接続部ＳＧ３では、第１上部接続電極１５ｓｇおよび第２上部接続電極１９ｓｇからなる積層構造の接続電極を設けることで、接続電極の抵抗を低くできる。従って、ソース－ゲート接続部ＳＧ２よりも、第１接続配線３ｓｇと第２接続配線８ｓｇとのコンタクト抵抗を低減することが可能である。
【0176】
本変形例では、シール材の外側には、より効果的に腐食を防止できるソース－ゲート接続部ＳＧ２を採用し、シール材の内側には、接続する配線間のコンタクト抵抗をより効果的に低減できるソース－ゲート接続部ＳＧ３を採用することが好ましい。
【0177】
＜変形例１のアクティブマトリクス基板１０２の製造方法＞
図９Ａ～図９Ｉは、それぞれ、アクティブマトリクス基板１０２の製造方法の一例を説明するための工程断面図である。これらの断面図は、画素領域ＰＩＸ、配線重畳部形成領域ＲＡ、ソース－ゲート接続部ＳＧ２が形成されるソース－ゲート接続部形成領域ＲＳＧ２、ソース－ゲート接続部ＳＧ３が形成されるソース－ゲート接続部形成領域ＲＳＧ３、溝形成領域ＲＢ、端子部形成領域ＲＴ、および配線形成領域ＲＣを示す。
図９Ａ～図９Ｉは、それぞれ、アクティブマトリクス基板１０２の製造方法の一例を説明するための工程断面図である。これらの断面図は、画素領域ＰＩＸ、配線重畳部形成領域ＲＡ、ソース－ゲート接続部ＳＧ２が形成されるソース－ゲート接続部形成領域ＲＳＧ２、ソース－ゲート接続部ＳＧ３が形成されるソース－ゲート接続部形成領域ＲＳＧ３、溝形成領域ＲＢ、端子部形成領域ＲＴ、および配線形成領域ＲＣを示す。
【0178】
図１０は、アクティブマトリクス基板１０２の製造方法の一例を示すフローチャートである。図１０に示すように、この例では、９回のフォトリソ工程を行う（９枚のフォトマスクを用いる）。前述したように、第２メタル層Ｍ２の形成前にゲート絶縁層のみをエッチングする工程（第１のエッチング）を行わないので、図７に示したプロセスフローよりもフォトマスクを１枚減らすことができる。
【0179】
以下の説明では、各層の形成方法、材料、厚さなどについて、アクティブマトリクス基板１０１と同様の場合には適宜説明を省略する。
【0180】
【0181】
・ゲート絶縁層５および酸化物半導体層７の形成（図９Ｂ）
続いて、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成し、続いて、ゲート絶縁層５上に、画素領域ＰＩＸに酸化物半導体層７を形成するとともに、溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成する。
続いて、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成し、続いて、ゲート絶縁層５上に、画素領域ＰＩＸに酸化物半導体層７を形成するとともに、溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成する。
【0182】
・第２メタル層Ｍ２の形成（図９Ｃ）
図９Ｃに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。本工程は、ゲート絶縁層５をエッチングせずに、第２メタル層Ｍ２を形成する点、および、第２接続配線８ｓｇは、ゲート絶縁層５を介して第１接続配線３ｓｇと部分的に重なるように配置する点で、図６Ｄを参照しながら前述した工程と異なる。
図９Ｃに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。本工程は、ゲート絶縁層５をエッチングせずに、第２メタル層Ｍ２を形成する点、および、第２接続配線８ｓｇは、ゲート絶縁層５を介して第１接続配線３ｓｇと部分的に重なるように配置する点で、図６Ｄを参照しながら前述した工程と異なる。
【0183】
・層間絶縁層１３の形成（図９Ｄ）
第２メタル層Ｍ２を形成した後、図９Ｄに示すように、無機絶縁層１１および有機絶縁層１２を含む層間絶縁層１３を形成する。図６Ｅを参照しながら前述した方法と同様に、有機絶縁層１２を露光・現像およびベークによりパターニングした後、有機絶縁層１２をマスクとして無機絶縁層１１のエッチングを行う。これにより、層間絶縁層１３に、画素領域ＰＩＸに位置する下部開口部ｐ１、配線重畳部形成領域ＲＡに位置する開口部ｕ１、ソース－ゲート接続部形成領域ＲＳＧ２およびソース－ゲート接続部ＳＧ３のそれぞれに、第２接続配線８ｓｇの一部とゲート絶縁層５の一部とを露出する開口部１３ｒ、および溝形成領域ＲＢに位置する溝ｖ１を形成する。端子部形成領域ＲＴおよび配線形成領域ＲＣには、層間絶縁層１３を設けなくてもよい。
第２メタル層Ｍ２を形成した後、図９Ｄに示すように、無機絶縁層１１および有機絶縁層１２を含む層間絶縁層１３を形成する。図６Ｅを参照しながら前述した方法と同様に、有機絶縁層１２を露光・現像およびベークによりパターニングした後、有機絶縁層１２をマスクとして無機絶縁層１１のエッチングを行う。これにより、層間絶縁層１３に、画素領域ＰＩＸに位置する下部開口部ｐ１、配線重畳部形成領域ＲＡに位置する開口部ｕ１、ソース－ゲート接続部形成領域ＲＳＧ２およびソース－ゲート接続部ＳＧ３のそれぞれに、第２接続配線８ｓｇの一部とゲート絶縁層５の一部とを露出する開口部１３ｒ、および溝形成領域ＲＢに位置する溝ｖ１を形成する。端子部形成領域ＲＴおよび配線形成領域ＲＣには、層間絶縁層１３を設けなくてもよい。
【0184】
本工程は、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３に開口部１３ｒを形成する点で、図６Ｅに示す工程と異なる。各開口部１３ｒは、第２接続配線８ｓｇを露出し、かつ、基板１の法線方向から見たとき、第１接続配線３ｓｇのうち第２接続配線８ｓｇに重なっていない領域の一部に重なるように位置する。
【0185】
・第３メタル層Ｍ３の形成（図９Ｅ）
次いで、図９Ｅに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、配線重畳部形成領域ＲＡに位置する保護導電層２１ａ、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３にそれぞれ位置する電極２１ｓｇ、および配線形成領域ＲＣに位置する上部配線２１ｃを含む。
次いで、図９Ｅに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、配線重畳部形成領域ＲＡに位置する保護導電層２１ａ、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３にそれぞれ位置する電極２１ｓｇ、および配線形成領域ＲＣに位置する上部配線２１ｃを含む。
【0186】
本工程は、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３に電極２１ｓｇを形成する点で、図６Ｆに示す工程と異なる。電極２１ｓｇは、第２接続配線８ｓｇのうち開口部１３ｒ内に露出した部分全体を覆うように形成される。ここでは、電極２１ｓｇは、層間絶縁層１３の上面、開口部１３ｒの側面の一部、第２接続配線８ｓｇのうち開口部１３ｒに露出した部分に接する。図示するように、電極２１ｓｇは、さらに、ゲート絶縁層５の開口部１３ｒに露出した部分の一部に接していてもよい。これにより、電極２１ｓｇは、第２接続配線８ｓｇをより確実に保護できるので、後のプロセスにおいて、第２接続配線８ｓｇが受けるダメージをより効果的に低減できる。
【0187】
・第１誘電体層１７の形成（図９Ｆ）
次いで、図９Ｆに示すように、第３メタル層Ｍ３を覆うように第１誘電体膜を形成し、第１誘電体膜上に設けたレジストマスクを用いて、第１誘電体膜のパターニングを行い、第１誘電体層１７および絶縁層１７ｂを得る。第１誘電体膜のパターニングでは、同じレジストマスクを用いて、ゲート絶縁層５も同時にエッチングされ得る。これにより、画素領域ＰＩＸにおいて、第１誘電体層１７に開口部１７ｓが形成され、端子部形成領域ＲＴにおいては、第１誘電体層１７およびゲート絶縁層５に、ゲートバスラインＧＬの一部を露出する開口部ｑ１が形成される。
次いで、図９Ｆに示すように、第３メタル層Ｍ３を覆うように第１誘電体膜を形成し、第１誘電体膜上に設けたレジストマスクを用いて、第１誘電体膜のパターニングを行い、第１誘電体層１７および絶縁層１７ｂを得る。第１誘電体膜のパターニングでは、同じレジストマスクを用いて、ゲート絶縁層５も同時にエッチングされ得る。これにより、画素領域ＰＩＸにおいて、第１誘電体層１７に開口部１７ｓが形成され、端子部形成領域ＲＴにおいては、第１誘電体層１７およびゲート絶縁層５に、ゲートバスラインＧＬの一部を露出する開口部ｑ１が形成される。
【0188】
また、本変形例では、ソース－ゲート接続部形成領域ＲＳＧ２およびソース－ゲート接続部ＳＧ３において、第１誘電体層１７に開口部１７ｒが形成されるとともに、ゲート絶縁層５に、第１接続配線３ｓｇの一部を露出する開口部５ｒが形成される。このようにして、開口部５ｒ、開口部１３ｒおよび開口部１７ｒによって、第１接続配線３ｓｇの一部および電極２１ｓｇの一部を露出するＳＧコンタクトホールＣＨｓｇを構成する。ゲート絶縁層５は、上記レジストマスクおよび電極２１ｓｇをマスクとしてエッチングされてもよい。これにより、ゲート絶縁層５の開口部５ｒの側面の一部は、開口部１７ｒの側面に一部に整合し、かつ、開口部５ｒの側面の他の一部は、電極２１ｓｇの端面に整合し得る。
【0189】
・第１透明導電層Ｔ１の形成（図９Ｇ）
続いて、図９Ｇに示すように、第１誘電体層１７上に、画素領域ＰＩＸに位置する共通電極ＣＥ、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３にそれぞれ位置する第１上部接続電極１５ｓｇ、および端子部形成領域ＲＴに位置する第１上部接続電極１５ｓｇを含む第１透明導電層Ｔ１を形成する。
続いて、図９Ｇに示すように、第１誘電体層１７上に、画素領域ＰＩＸに位置する共通電極ＣＥ、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３にそれぞれ位置する第１上部接続電極１５ｓｇ、および端子部形成領域ＲＴに位置する第１上部接続電極１５ｓｇを含む第１透明導電層Ｔ１を形成する。
【0190】
本工程は、ソース－ゲート接続部ＳＧ２およびソース－ゲート接続部ＳＧ３に第１上部接続電極１５ｓｇを形成する点で、図６Ｈに示す工程と異なる。第１上部接続電極１５ｓｇは、第１誘電体層１７上およびＳＧコンタクトホールＣＨｓｇ内に配置され、ＳＧコンタクトホールＣＨｓｇ内で第１接続配線３ｓｇおよび電極２１ｓｇに接するように形成される。基板１の法線方向から見たとき、第１上部接続電極１５ｓｇは、ＳＧコンタクトホールＣＨｓｇの全体に重なっていてもよい。
【0191】
・第２誘電体層１８の形成（図９Ｈ）
次いで、図９Ｈに示すように、共通電極ＣＥを覆うように第２誘電体膜を形成し、パターニングすることにより、第２誘電体層１８を得る。図６Ｉに示す工程と同様に、画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて上部開口部ｐ２が形成され、端子部形成領域ＲＴにおいては、第２誘電体層１８に開口部１８ｑが形成される。本工程は、ソース－ゲート接続部ＳＧ３において、第２誘電体層１８に、第１上部接続電極１５ｓｇの一部を露出する開口部１８ｑが形成される点で、図６Ｉに示す工程と異なる。
次いで、図９Ｈに示すように、共通電極ＣＥを覆うように第２誘電体膜を形成し、パターニングすることにより、第２誘電体層１８を得る。図６Ｉに示す工程と同様に、画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて上部開口部ｐ２が形成され、端子部形成領域ＲＴにおいては、第２誘電体層１８に開口部１８ｑが形成される。本工程は、ソース－ゲート接続部ＳＧ３において、第２誘電体層１８に、第１上部接続電極１５ｓｇの一部を露出する開口部１８ｑが形成される点で、図６Ｉに示す工程と異なる。
【0192】
・第２透明導電層Ｔ２の形成（図９Ｉ）
続いて、図９Ｉに示すように、第２の透明導電膜を形成し、パターニングすることで、画素領域ＰＩＸに位置する画素電極ＰＥと、ソース－ゲート接続部形成領域ＲＳＧ３に位置する第２上部接続電極１９ｓｇと、端子部形成領域ＲＴに位置する上部透明電極１９ｔとを含む第２透明導電層Ｔ２を得る。
続いて、図９Ｉに示すように、第２の透明導電膜を形成し、パターニングすることで、画素領域ＰＩＸに位置する画素電極ＰＥと、ソース－ゲート接続部形成領域ＲＳＧ３に位置する第２上部接続電極１９ｓｇと、端子部形成領域ＲＴに位置する上部透明電極１９ｔとを含む第２透明導電層Ｔ２を得る。
【0193】
本工程は、第２の透明導電膜から第２上部接続電極１９ｓｇが形成される点で、図６Ｊに示す工程と異なる。第２上部接続電極１９ｓｇは、例えば、第２誘電体層１８上および開口部１８ｒ内に配置され、開口部１８ｒ内で、第１上部接続電極１５ｓｇに接するように配置される。このようにして、アクティブマトリクス基板１０２が製造され得る。
【0194】
＜変形例２＞
本実施形態のアクティブマトリクス基板の変形例２を説明する。変形例２のアクティブマトリクス基板の製造方法は、ゲート絶縁層の第２のエッチング（第３メタル層Ｍ３の形成後に、第１誘電体層と同時に行われるゲート絶縁層のエッチング）を行わない点で、アクティブマトリクス基板１０１の製造方法（図６Ａ～図６Ｊ）と異なる。本変形例では、端子部形成領域においても、ゲート絶縁層のエッチングを第２メタル層Ｍ２の形成前に行う。このため、変形例２におけるゲート端子部は、図２Ｅに示したゲート端子部ＧＴ１と異なる構造を有する。
本実施形態のアクティブマトリクス基板の変形例２を説明する。変形例２のアクティブマトリクス基板の製造方法は、ゲート絶縁層の第２のエッチング（第３メタル層Ｍ３の形成後に、第１誘電体層と同時に行われるゲート絶縁層のエッチング）を行わない点で、アクティブマトリクス基板１０１の製造方法（図６Ａ～図６Ｊ）と異なる。本変形例では、端子部形成領域においても、ゲート絶縁層のエッチングを第２メタル層Ｍ２の形成前に行う。このため、変形例２におけるゲート端子部は、図２Ｅに示したゲート端子部ＧＴ１と異なる構造を有する。
【0195】
図１１は、変形例２のアクティブマトリクス基板におけるゲート端子部ＧＴ２を例示する断面図である。
【0196】
図１１に示すゲート端子部ＧＴ２では、ゲートバスラインＧＬと、第２透明導電層Ｔ２に形成された上部透明電極１９ｔとを、第２メタル層Ｍ２に形成された電極８ｔおよび第３メタル層Ｍ３に形成された電極２１ｔを介して電気的に接続されている。
【0197】
ゲート端子部ＧＴ２は、ゲートバスラインＧＬと、ゲートバスラインＧＬ上に延設されたゲート絶縁層５と、電極８ｔと、電極２１ｔと、電極２１ｔ上に延設された第１誘電体層１７および第２誘電体層１８と、上部透明電極１９ｔとを有する。
【0198】
ゲート絶縁層５は、ゲートバスラインＧＬの一部を露出する開口部５ｑを有している。電極８ｔは、ゲート絶縁層５上および開口部５ｑ内に配置され、開口部５ｑ内でゲートバスラインＧＬに電気的に接続される。電極８ｔは、ゲートバスラインＧＬの露出部分に直接接していてもよい。電極２１ｔは、電極８ｔに接するように配置される。電極２１ｔは、電極８ｔの上面および側面を覆うように形成されてもよい。電極２１ｔは、電極８ｔと、ゲート絶縁層５のうち電極８ｔの周辺に位置する部分とに接していてもよい。これにより、電極８ｔをより効果的に保護できる。なお、基板１の法線方向から見たとき、ゲート絶縁層５のうち電極８ｔに重ならない領域は、電極８ｔのエッチング時にオーバーエッチングされ、薄膜化されることがある。この場合、電極２１ｔを、ゲート絶縁層５のうち薄膜化された部分まで延設させることで、より効果的に電極８ｔの側面が保護される。
【0199】
第１誘電体層１７および第２誘電体層１８は、電極２１ｔ上に延設され、かつ、電極２１ｔの一部を露出する開口部ｑ２を有する。開口部ｑ２は、第１誘電体層１７の開口部１７ｑおよび第２誘電体層１８の開口部１８ｑを含む。開口部ｑ２の側面において、第１誘電体層１７の側面および第２誘電体層１８の側面は整合していてもよい。このような構成は、同じレジストマスクを用いて第１誘電体層１７および第２誘電体層１８を同時にエッチングすることで得られる。上部透明電極１９ｔは、第２誘電体層１８上および開口部ｑ２内に配置され、開口部ｑ２内で電極２１ｔの露出部分に接続されている。
【0200】
本変形例では、低抵抗なゲート端子部ＧＴ２が形成され得る。ただし、第２メタル層Ｍ２および第３メタル層Ｍ３を利用しているため、図２Ｅに示すゲート端子部ＧＴ１よりも厚さが大きくなる。
【0201】
＜変形例２のアクティブマトリクス基板１０３の製造方法＞
図１２Ａ～図１２Ｊは、それぞれ、アクティブマトリクス基板１０３の製造方法の一例を説明するための工程断面図である。これらの断面図は、画素領域ＰＩＸ、配線重畳部形成領域ＲＡ、ソース－ゲート接続部形成領域ＲＳＧ、溝形成領域ＲＢ、端子部形成領域ＲＴ、および配線形成領域ＲＣを示す。
図１２Ａ～図１２Ｊは、それぞれ、アクティブマトリクス基板１０３の製造方法の一例を説明するための工程断面図である。これらの断面図は、画素領域ＰＩＸ、配線重畳部形成領域ＲＡ、ソース－ゲート接続部形成領域ＲＳＧ、溝形成領域ＲＢ、端子部形成領域ＲＴ、および配線形成領域ＲＣを示す。
【0202】
図１３は、アクティブマトリクス基板１０３の製造方法の一例を示すフローチャートである。図１３に示すように、この例では、１０回のフォトリソ工程を行う（１０枚のフォトマスクを用いる）。以下の説明では、各層の形成方法、材料、厚さなどについて、アクティブマトリクス基板１０１と同様の場合には適宜説明を省略する。
【0203】
【0204】
・ゲート絶縁層５および酸化物半導体層７の形成（図１２Ｂ）
続いて、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成し、続いて、ゲート絶縁層５上に、画素領域ＰＩＸに酸化物半導体層７を形成するとともに、溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成する。
続いて、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成し、続いて、ゲート絶縁層５上に、画素領域ＰＩＸに酸化物半導体層７を形成するとともに、溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成する。
【0205】
・ゲート絶縁層５の第１のエッチング（図１２Ｃ）
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図１２Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて、第１接続配線３ｓｇの一部を露出する開口部５ｒを形成するとともに、端子部形成領域ＲＴにおいて、ゲートバスラインＧＬの一部を露出する開口部５ｑを形成する。本工程は、ゲート絶縁層５に開口部５ｑを行う点で、図６Ｃに示す工程と異なる。
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図１２Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて、第１接続配線３ｓｇの一部を露出する開口部５ｒを形成するとともに、端子部形成領域ＲＴにおいて、ゲートバスラインＧＬの一部を露出する開口部５ｑを形成する。本工程は、ゲート絶縁層５に開口部５ｑを行う点で、図６Ｃに示す工程と異なる。
【0206】
・第２メタル層Ｍ２の形成（図１２Ｄ）
図１２Ｄに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、電極８ｔおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。
図１２Ｄに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、電極８ｔおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。
【0207】
本工程は、端子部形成領域ＲＴに電極８ｔを形成する点で、図６Ｄを参照しながら前述した工程と異なる。電極８ｔは、ゲート絶縁層５上および開口部５ｑ内に配置され、開口部５ｑ内でゲートバスラインＧＬに接続される。つまり、ソース－ゲート接続部ＳＧ１と同様の構造を有し得る。
【0208】
・層間絶縁層１３の形成（図１２Ｅ）
第２メタル層Ｍ２を形成した後、図１２Ｅに示すように、無機絶縁層１１および有機絶縁層１２を含む層間絶縁層１３を形成する。層間絶縁層１３は、下部開口部ｐ１、開口部ｑ１および溝ｖ１を有する。層間絶縁層１３の形成方法は、図６Ｅを参照しながら前述した方法と同様であってもよい。なお、無機絶縁層１１のエッチングの際に、ゲート絶縁層５のうち有機絶縁層１２、第２メタル層Ｍ２および酸化物半導体エッチストップ層７ｅｓのいずれにも覆われていない部分に表面がオーバーエッチングされ、薄膜化されることがある。
第２メタル層Ｍ２を形成した後、図１２Ｅに示すように、無機絶縁層１１および有機絶縁層１２を含む層間絶縁層１３を形成する。層間絶縁層１３は、下部開口部ｐ１、開口部ｑ１および溝ｖ１を有する。層間絶縁層１３の形成方法は、図６Ｅを参照しながら前述した方法と同様であってもよい。なお、無機絶縁層１１のエッチングの際に、ゲート絶縁層５のうち有機絶縁層１２、第２メタル層Ｍ２および酸化物半導体エッチストップ層７ｅｓのいずれにも覆われていない部分に表面がオーバーエッチングされ、薄膜化されることがある。
【0209】
・第３メタル層Ｍ３の形成（図１２Ｆ）
次いで、図１２Ｆに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、配線重畳部形成領域ＲＡに位置する保護導電層２１ａ、端子部形成領域ＲＴに位置する電極２１ｔ、および配線形成領域ＲＣに位置する上部配線２１ｃを含む。
次いで、図１２Ｆに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、配線重畳部形成領域ＲＡに位置する保護導電層２１ａ、端子部形成領域ＲＴに位置する電極２１ｔ、および配線形成領域ＲＣに位置する上部配線２１ｃを含む。
【0210】
本工程は、ゲート端子部ＧＴに電極２１ｔを形成する点で、図６Ｆに示す工程と異なる。電極２１ｔは、電極８ｔを覆うように配置される。電極２１ｔは、電極８ｔの上面および側面と、ゲート絶縁層５のうち電極８ｔの周辺に位置する部分とに接していてもよい。前工程で、ゲート絶縁層５が部分的に薄膜化されていると、電極２１ｔとゲート絶縁層５との界面は、電極８ｔとゲート絶縁層５との界面よりも深くなる（基板１側に位置する）。これにより、電極８ｔの側面をより効果的に電極２１ｔで保護できる。
【0211】
・第１誘電体層１７の形成（図１２Ｇ）
次いで、図１２Ｇに示すように、第１誘電体膜から、第３メタル層Ｍ３を覆う第１誘電体層１７と、絶縁層１７ｂとを得る。第１誘電体層１７は、画素領域ＰＩＸにおいて、タッチ配線ＴＬの一部を露出する開口部１７ｓを有する。
次いで、図１２Ｇに示すように、第１誘電体膜から、第３メタル層Ｍ３を覆う第１誘電体層１７と、絶縁層１７ｂとを得る。第１誘電体層１７は、画素領域ＰＩＸにおいて、タッチ配線ＴＬの一部を露出する開口部１７ｓを有する。
【0212】
・第１透明導電層Ｔ１の形成（図１２Ｈ）
続いて、図１２Ｈに示すように、第１誘電体層１７上に、画素領域ＰＩＸに位置する共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。
・第２誘電体層１８の形成（図１２Ｉ）
次いで、図１２Ｉに示すように、共通電極ＣＥを覆うように第２誘電体膜を形成し、パターニングすることにより、第２誘電体層１８を得る。画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて上部開口部ｐ２が形成される。また、端子部形成領域ＲＴにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて開口部ｑ２が形成される。開口部ｑ２は、電極２１ｔの一部を露出するように配置される。
続いて、図１２Ｈに示すように、第１誘電体層１７上に、画素領域ＰＩＸに位置する共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。
・第２誘電体層１８の形成（図１２Ｉ）
次いで、図１２Ｉに示すように、共通電極ＣＥを覆うように第２誘電体膜を形成し、パターニングすることにより、第２誘電体層１８を得る。画素領域ＰＩＸにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて上部開口部ｐ２が形成される。また、端子部形成領域ＲＴにおいては、第２誘電体層１８および第１誘電体層１７が同時にエッチングされて開口部ｑ２が形成される。開口部ｑ２は、電極２１ｔの一部を露出するように配置される。
【0213】
・第２透明導電層Ｔ２の形成（図１２Ｊ）
続いて、図１２Ｊに示すように、第２の透明導電膜を形成し、パターニングすることで、画素領域ＰＩＸに位置する画素電極ＰＥと、端子部形成領域ＲＴに位置する上部透明電極１９ｔとを含む第２透明導電層Ｔ２を得る。上部透明電極１９ｔは、例えば、第２誘電体層１８上および開口部ｑ２内に配置され、開口部ｑ２内で、電極２１ｔに接するように配置される。このようにして、アクティブマトリクス基板１０３が製造され得る。
続いて、図１２Ｊに示すように、第２の透明導電膜を形成し、パターニングすることで、画素領域ＰＩＸに位置する画素電極ＰＥと、端子部形成領域ＲＴに位置する上部透明電極１９ｔとを含む第２透明導電層Ｔ２を得る。上部透明電極１９ｔは、例えば、第２誘電体層１８上および開口部ｑ２内に配置され、開口部ｑ２内で、電極２１ｔに接するように配置される。このようにして、アクティブマトリクス基板１０３が製造され得る。
【0214】
＜変形例３＞
本実施形態のアクティブマトリクス基板の変形例３を説明する。変形例３のアクティブマトリクス基板の製造方法では、無機絶縁層を、有機絶縁層とは別のフォトリソ工程でパターニングする点で、変形例２の方法と異なる。これにより、例えば、非表示領域のうち有機絶縁層を設けない領域（例えばゲート端子部を形成する領域）にも、無機絶縁層を形成できる。また、第２メタル層Ｍ２を無機絶縁層で覆った状態で、有機絶縁層に開口部や溝を設けることが可能になる。このようなプロセスの違いから、変形例３のアクティブマトリクス基板のゲート端子部、配線重畳領域および溝領域は、以下のような構造を有し得る。
本実施形態のアクティブマトリクス基板の変形例３を説明する。変形例３のアクティブマトリクス基板の製造方法では、無機絶縁層を、有機絶縁層とは別のフォトリソ工程でパターニングする点で、変形例２の方法と異なる。これにより、例えば、非表示領域のうち有機絶縁層を設けない領域（例えばゲート端子部を形成する領域）にも、無機絶縁層を形成できる。また、第２メタル層Ｍ２を無機絶縁層で覆った状態で、有機絶縁層に開口部や溝を設けることが可能になる。このようなプロセスの違いから、変形例３のアクティブマトリクス基板のゲート端子部、配線重畳領域および溝領域は、以下のような構造を有し得る。
【0215】
図１４Ａは、変形例３のアクティブマトリクス基板におけるゲート端子部ＧＴ３を例示する断面図である。
【0216】
ゲート端子部ＧＴ３は、電極８ｔと電極２１ｔとの間に無機絶縁層１１が位置する点で、変形例２におけるゲート端子部ＧＴ２（図１０）と異なる。ゲート端子部ＧＴ３では、電極２１ｔは、無機絶縁層１１に形成された開口部１１ｒ内で電極８ｔに接している。
【0217】
図１４Ｂは、変形例３のアクティブマトリクス基板における配線重畳領域Ａ２を例示する断面図である。
【0218】
配線重畳領域Ａ２は、ゲート絶縁層５を介して第１配線３ａと第２配線８ａとが交差する１以上の交差部（図示する例では、１つの交差部）を含む。配線重畳領域Ａ２では、交差部は無機絶縁層１１で覆われている。無機絶縁層１１上には、無機絶縁層１１の一部を露出する開口部１２ｕを有する有機絶縁層１２が形成されている。開口部１２ｕは、基板１の法線方向から見たとき、第２配線８ａの第１領域８１（第２配線８ａのうちゲート絶縁層５を介して第１配線３ａに重なる領域）を含む部分と、ゲート絶縁層５のうち第２配線８ａの周辺に位置する部分とに重なるように配置されている。有機絶縁層１２上および開口部１２ｕ内には、第１誘電体層１７および第２誘電体層１８が延設されていてもよい。
【0219】
配線重畳領域Ａ２では、有機絶縁層１２に、配線重畳部上に位置する開口部ｕ１を形成することで、配線重畳部におけるイオンマイグレーションの発生を抑制できる。また、第２配線８ａは無機絶縁層１１で覆われているので、共通電極のエッチング工程などの第２配線８ａがダメージ受けることを抑制できる。
【0220】
このように、本変形例によると、配線重畳領域Ａ２に第２配線８ａを保護する保護導電層（例えば図４Ｂ参照）を形成しなくてもよい。従って、配線重畳領域Ａ２に要する面積を低減できるので、回路面積を低減できるメリットがある。
【0221】
図１４Ｃは、変形例３のアクティブマトリクス基板における溝領域Ｂ２を例示する断面図である。
【0222】
溝領域Ｂ２では、ゲート絶縁層５上に延設された無機絶縁層１１の上に、無機絶縁層１１の一部を露出する溝１２ｖを有する有機絶縁層１２が配置されている。有機絶縁層１２上および溝１２ｖ内には、第１誘電体層１７および第２誘電体層１８が形成されている。
【0223】
図示するように、溝領域Ｂ２の下方には、第１メタル層Ｍ１に形成された第３配線３ｂ、および／または、第２メタル層Ｍ２に形成された配線８ｂが位置していてもよい。これらの配線は、溝１２ｖに沿って延びていてもよいし、溝１２ｖを横切って延びていてもよい。本変形例では、溝１２ｖの下方に位置する配線は無機絶縁層１１で覆われているので、これらの配線が、この後のプロセスで受けるダメージを低減できる。また、ゲート絶縁層５が薄膜化されないので、他の変形例やアクティブマトリクス基板１０１のように、エッチストップとして酸化物半導体層を設けなくてもよい。従って、溝領域Ｂ２に要する面積を低減できるので、非表示領域ＦＲの面積を小さくできる。
【0224】
なお、本変形例における画素コンタクト部およびソース－ゲート接続部は、変形例２のアクティブマトリクス基板と同様の構造を有してもよい。ただし、本変形例では、画素コンタクト部において、下部開口部ｐ１を構成する無機絶縁層１１の開口部１１ｐと有機絶縁層１２の開口部１２ｐとは、基板１の法線方向から見たとき、整合しなくてもよい。基板１の法線方向から見たとき、開口部１２ｐと開口部１１ｐとは部分的に重なっていればよく、例えば交差していてもよい（つまり、開口部１２ｐは開口部１１ｐを横切るように延びていてもよい）。
【0225】
図１５Ａ～図１５Ｋは、それぞれ、アクティブマトリクス基板１０４の製造方法の一例を説明するための工程断面図である。これらの断面図は、画素領域ＰＩＸ、配線重畳部形成領域ＲＡ、ソース－ゲート接続部形成領域ＲＳＧ、溝形成領域ＲＢ、端子部形成領域ＲＴ、および配線形成領域ＲＣを示す。
【0226】
図１６は、アクティブマトリクス基板１０４の製造方法の一例を示すフローチャートである。図１６に示すように、この例では、１１回のフォトリソ工程を行う（１１枚のフォトマスクを用いる）。前述したように、無機絶縁層１１をパターニングするためのフォトリソ工程が追加されるので、変形例２よりも使用するフォトマスクの数が１枚増える。以下の説明では、各層の形成方法、材料、厚さなどについて、変形例２のアクティブマトリクス基板１０３と同様の場合には適宜説明を省略する。
【0227】
・第１メタル層Ｍ１、ゲート絶縁層５、酸化物半導体層７の形成（図１５Ａ、図１５Ｂ）
図１５Ａに示すように、基板１上に第１メタル層Ｍ１を形成する。続いて、図１５Ｂに示すように、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成する。この後、ゲート絶縁層５上に酸化物半導体膜を形成し、パターニングすることで、画素領域ＰＩＸに酸化物半導体層７を形成する。本工程は、酸化物半導体膜のうち溝形成領域ＲＢに位置する部分を除去する点で、図１２Ｂに示す変形例２の工程（溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成）と異なる。
図１５Ａに示すように、基板１上に第１メタル層Ｍ１を形成する。続いて、図１５Ｂに示すように、第１メタル層Ｍ１を覆うようにゲート絶縁層５を形成する。この後、ゲート絶縁層５上に酸化物半導体膜を形成し、パターニングすることで、画素領域ＰＩＸに酸化物半導体層７を形成する。本工程は、酸化物半導体膜のうち溝形成領域ＲＢに位置する部分を除去する点で、図１２Ｂに示す変形例２の工程（溝形成領域ＲＢに酸化物半導体エッチストップ層７ｅｓを形成）と異なる。
【0228】
・ゲート絶縁層５の第１のエッチング（図１５Ｃ）
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図１５Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて開口部５ｒを形成するとともに、端子部形成領域ＲＴに開口部５ｑを形成する。本工程は、図１１Ｃに示す工程と同様である。
続いて、公知のフォトリソ工程により、ゲート絶縁層５のパターニングを行う。これにより、図１５Ｃに示すように、ソース－ゲート接続部形成領域ＲＳＧにおいて開口部５ｒを形成するとともに、端子部形成領域ＲＴに開口部５ｑを形成する。本工程は、図１１Ｃに示す工程と同様である。
【0229】
・第２メタル層Ｍ２の形成（図１５Ｄ）
図１５Ｄに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、配線８ｂ、電極８ｔおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。
図１５Ｄに示すように、ゲート絶縁層５上に第２導電膜を形成し、パターニングすることで、ソース電極ＳＥ、ドレイン電極ＤＥ、ソースバスラインＳＬ、第２配線８ａ、第２接続配線８ｓｇ、配線８ｂ、電極８ｔおよび第５配線８ｃを含む第２メタル層Ｍ２を得る。
【0230】
・層間絶縁層１３の形成（図１５Ｅ）
図１５Ｅに示すように、第２メタル層Ｍ２を覆うように無機絶縁層１１を形成した後、開口部１２ｐ’、１２ｕおよび溝１２ｖを有する有機絶縁層１２を形成する。有機絶縁層１２の形成方法は、図６Ｅを参照しながら前述した方法と同様であってもよい。ただし、本変形例では、有機絶縁層１２をマスクとして無機絶縁層１１のパターニングを行わない。
図１５Ｅに示すように、第２メタル層Ｍ２を覆うように無機絶縁層１１を形成した後、開口部１２ｐ’、１２ｕおよび溝１２ｖを有する有機絶縁層１２を形成する。有機絶縁層１２の形成方法は、図６Ｅを参照しながら前述した方法と同様であってもよい。ただし、本変形例では、有機絶縁層１２をマスクとして無機絶縁層１１のパターニングを行わない。
【0231】
・無機絶縁層１１のパターニング（図１５Ｆ）
この後、有機絶縁層１２とは別のフォトマスクを用いたフォトリソ工程により、有機絶縁層１２および無機絶縁層１１上にレジストマスクを形成し、無機絶縁層１１のパターニング（ここではドライエッチング）を行う。これにより、無機絶縁層１１に、画素領域ＰＩＸに位置し、ドレイン電極ＤＥの一部を露出する開口部１１ｐと、端子部形成領域ＲＴに位置し、電極８ｔの一部を露出する開口部１１ｒとを形成する。
この後、有機絶縁層１２とは別のフォトマスクを用いたフォトリソ工程により、有機絶縁層１２および無機絶縁層１１上にレジストマスクを形成し、無機絶縁層１１のパターニング（ここではドライエッチング）を行う。これにより、無機絶縁層１１に、画素領域ＰＩＸに位置し、ドレイン電極ＤＥの一部を露出する開口部１１ｐと、端子部形成領域ＲＴに位置し、電極８ｔの一部を露出する開口部１１ｒとを形成する。
【0232】
開口部１１ｒを形成する際に、有機絶縁層１２の開口部１２ｐ’に交差するようにレジストマスクの開口を配置してもよい。この後、レジストマスクを用いてドライエッチングを行うことで、無機絶縁層１１に開口部１１ｐが形成されるとともに、有機絶縁層１２のうちレジストマスクで規定される領域の上部のみがエッチングされ、有機絶縁層１２の上面において十字型の周縁を有する開口部１２ｐが得られる。このようにして、これにより、開口部１１ｐおよび開口部１２ｐを含むコンタクトホール（画素コンタクトホール）ＣＨｐを得る。
【0233】
・第３メタル層Ｍ３の形成（図１５Ｇ）
次いで、図１５Ｇに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、および端子部形成領域ＲＴに位置する電極２１ｔを含む。
次いで、図１５Ｇに示すように、第３導電膜を形成し、パターニングすることで、第３メタル層Ｍ３を形成する。第３メタル層Ｍ３は、画素領域ＰＩＸに位置するタッチ配線ＴＬおよび接続電極ＴＥ、および端子部形成領域ＲＴに位置する電極２１ｔを含む。
【0234】
接続電極ＴＥは、画素コンタクトホールＣＨｐ内でドレイン電極ＤＥに接続される。電極２１ｔは、無機絶縁層１１上および開口部１１ｒ内に配置され、開口部１１ｒ内でゲートバスラインＧＬに接続される。
【0235】
なお、本変形例では、配線形成領域ＲＣにおいて、第５配線８ｃは無機絶縁層１１で覆われているので、第５配線８ｃを保護するために第３導電膜を設けなくてもよい。
・第１誘電体層１７、共通電極ＣＥ、第２誘電体層１８および画素電極ＰＥの形成（図１５Ｈ～図１５Ｋ）
この後、図１１Ｇ～図１１Ｊを参照して前述した工程と同様に、第１誘電体層１７、共通電極ＣＥ、第２誘電体層１８および画素電極ＰＥを形成する。
・第１誘電体層１７、共通電極ＣＥ、第２誘電体層１８および画素電極ＰＥの形成（図１５Ｈ～図１５Ｋ）
この後、図１１Ｇ～図１１Ｊを参照して前述した工程と同様に、第１誘電体層１７、共通電極ＣＥ、第２誘電体層１８および画素電極ＰＥを形成する。
【0236】
具体的には、図１５Ｈに示すように、第３メタル層Ｍ３を覆うように第１誘電体層１７を得る。第１誘電体層１７は、画素領域ＰＩＸにおいて、タッチ配線ＴＬの一部を露出する開口部１７ｓを有する。続いて、図１５Ｉに示すように、第１誘電体層１７上に、画素領域ＰＩＸに位置する共通電極ＣＥを含む第１透明導電層Ｔ１を形成する。次いで、図１５Ｊに示すように、共通電極ＣＥを覆うように第２誘電体層１８を得る。このとき、第２誘電体層１８および第１誘電体層１７を同時にエッチングすることで、画素領域ＰＩＸに上部開口部ｐ２を形成し、端子部形成領域ＲＴに開口部ｑ２を形成する。続いて、図１５Ｋに示すように、画素領域ＰＩＸに位置する画素電極および端子部形成領域ＲＴに位置する上部透明電極１９ｔを含む第２透明導電層Ｔ２を形成する。このようにして、アクティブマトリクス基板１０４が製造され得る。
【0237】
＜変形例４＞
上述したように、画素ＴＦＴの酸化物半導体層のドレイン領域は、低抵抗な領域（導電体領域）である。このため、第２メタル層Ｍ２にドレイン電極を設けず、第３メタル層Ｍ３に形成された接続電極を直接ドレイン領域に接続してもよい。
上述したように、画素ＴＦＴの酸化物半導体層のドレイン領域は、低抵抗な領域（導電体領域）である。このため、第２メタル層Ｍ２にドレイン電極を設けず、第３メタル層Ｍ３に形成された接続電極を直接ドレイン領域に接続してもよい。
【0238】
図１７は、変形例４のアクティブマトリクス基板における画素領域の一部を示す断面図である。
【0239】
図示するように、画素ＴＦＴ３１は、第２メタル層Ｍ２内にドレイン電極を有していない。酸化物半導体層７のドレインコンタクト領域７ｄは、画素コンタクト部が形成される領域まで延びている。層間絶縁層１３は、ドレインコンタクト領域７ｄの一部を露出する下部開口部ｐ１を有する。接続電極ＴＥは、層間絶縁層１３上および下部開口部ｐ１内に配置され、下部開口部ｐ１内でドレインコンタクト領域７ｄに接続されている。接続電極ＴＥはドレインコンタクト領域７ｄに直接接していてもよい。その他の構成は、図２Ａ等に例示した画素領域の構成と同様である。すなわち、接続電極ＴＥ上には、第１誘電体層１７および第２誘電体層１８が形成されている。第１誘電体層１７および第２誘電体層１８には、接続電極ＴＥの一部を露出する上部開口部ｐ２を有する。第２誘電体層１８上および上部開口部ｐ２内には画素電極ＰＥが配置されている。画素電極ＰＥは、上部開口部ｐ２内で接続電極ＴＥに接続されている。
【0240】
本変形例によると、第２メタル層Ｍ２内にドレイン電極を形成しなくてもよいので、ドレイン電極を形成する場合よりも、画素開口率を高めることができる。
【0241】
なお、本変形例のアクティブマトリクス基板は、酸化物半導体層の形状と、第２メタル層Ｍ２にドレイン電極を形成しない点以外は、上述したアクティブマトリクス基板１０１～１０４と同様の方法で製造され得る。
【0242】
＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0243】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0244】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９１１号公報に記載されている。参考のために、特開２０１４－００７３９１１号公報の開示内容の全てを本明細書に援用する。
【0245】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【0246】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
【0247】
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９１１号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９０６２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９０６２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【0248】
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【0249】
本発明の実施形態は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。特に、高精細なタッチセンサ付き液晶表示装置に好適に適用される。
【符号の説明】
【0250】
１ 基板
３ａ、３ｂ、３ｃ 第１メタル層内の配線
８ａ、８ｃ 第２メタル層内の配線
３ｓｇ 第１接続配線
５ ゲート絶縁層
８ｓｇ 第２接続配線
５ｑ、５ｒ ゲート絶縁層に形成された開口部
７ 酸化物半導体層
７ｅｓ 酸化物半導体エッチストップ層
７ｂ 酸化物半導体部
７ｃ チャネル領域
７ｄ ドレインコンタクト領域
７ｓ ソースコンタクト領域
８ｂ 配線
８ｔ 電極
１１ 無機絶縁層
１１ｐ、１１ｒ、１１ｕ、１１ｖ 無機絶縁層に形成された開口部
１１ｖ 溝
１２ 有機絶縁層
１２ｐ、１２ｐ’、１２ｕ 有機絶縁層に形成された開口部
１２ｖ 溝
１３ 層間絶縁層
１５ｐ、１５ｘ 共通電極の開口部｜
１５ｓｇ 第１上部接続電極
１５ｔ 下部透明電極
１７ 第１誘電体層
１７ｂ 絶縁層
１７ｂｅ 縁部分
１７ｐ、１７ｑ、１７ｒ、１７ｓ 第１誘電体層に形成された開口部
１８ 第２誘電体層
１８ｐ、１８ｑ、１８ｒ 第２誘電体層に形成された開口部
１９ｓｇ 第２上部接続電極｜
１９ｔ 上部透明電極
２１ａ 保護導電層
２１ｃ 上部配線
２１ｓｇ、２１ｔ 電極
１０１、１０２、１０３、１０４ アクティブマトリクス基板
Ａ１、Ａ２ 配線重畳領域
Ｂ１、Ｂ２ 溝領域
ＣＥ 共通電極
ＣＨｐ 画素コンタクトホール
ＣＨｓｇ ＳＧコンタクトホール
Ｃｐ 透明補助容量
Ｃｔ タッチ配線容量
ＤＥ ドレイン電極
ＤＲ 表示領域
ＦＲ 非表示領域
ＧＤ ゲートドライバ
ＧＥ ゲート電極
ＧＬ ゲートバスライン
ＧＴ１、ＧＴ２、ＧＴ３ ゲート端子部
Ｍ１ 第１メタル層
Ｍ２ 第２メタル層
Ｍ３ 第３メタル層
ｐ１ 下部開口部
ｐ２ 上部開口部
ＰＣ 画素コンタクト部
ＰＥ 画素電極
ＰＩＸ、ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃ 画素領域
ｑ１、ｑ２、ｕ１ 開口部
ＳＥ ソース電極
ＳＧ１、ＳＧ２、ＳＧ３ ゲート接続部
ＳＬ ソースバスライン
Ｔ１ 第１透明導電層
Ｔ２ 第２透明導電層
ＴＣ タッチ配線コンタクト部
ＴＥ 接続電極
ＴＬ、ＴＬ１、ＴＬ２ タッチ配線
ＴＸ、ＴＸ１、ＴＸ２ タッチセンサ電極
ｖ１ 溝
３ａ、３ｂ、３ｃ 第１メタル層内の配線
８ａ、８ｃ 第２メタル層内の配線
３ｓｇ 第１接続配線
５ ゲート絶縁層
８ｓｇ 第２接続配線
５ｑ、５ｒ ゲート絶縁層に形成された開口部
７ 酸化物半導体層
７ｅｓ 酸化物半導体エッチストップ層
７ｂ 酸化物半導体部
７ｃ チャネル領域
７ｄ ドレインコンタクト領域
７ｓ ソースコンタクト領域
８ｂ 配線
８ｔ 電極
１１ 無機絶縁層
１１ｐ、１１ｒ、１１ｕ、１１ｖ 無機絶縁層に形成された開口部
１１ｖ 溝
１２ 有機絶縁層
１２ｐ、１２ｐ’、１２ｕ 有機絶縁層に形成された開口部
１２ｖ 溝
１３ 層間絶縁層
１５ｐ、１５ｘ 共通電極の開口部｜
１５ｓｇ 第１上部接続電極
１５ｔ 下部透明電極
１７ 第１誘電体層
１７ｂ 絶縁層
１７ｂｅ 縁部分
１７ｐ、１７ｑ、１７ｒ、１７ｓ 第１誘電体層に形成された開口部
１８ 第２誘電体層
１８ｐ、１８ｑ、１８ｒ 第２誘電体層に形成された開口部
１９ｓｇ 第２上部接続電極｜
１９ｔ 上部透明電極
２１ａ 保護導電層
２１ｃ 上部配線
２１ｓｇ、２１ｔ 電極
１０１、１０２、１０３、１０４ アクティブマトリクス基板
Ａ１、Ａ２ 配線重畳領域
Ｂ１、Ｂ２ 溝領域
ＣＥ 共通電極
ＣＨｐ 画素コンタクトホール
ＣＨｓｇ ＳＧコンタクトホール
Ｃｐ 透明補助容量
Ｃｔ タッチ配線容量
ＤＥ ドレイン電極
ＤＲ 表示領域
ＦＲ 非表示領域
ＧＤ ゲートドライバ
ＧＥ ゲート電極
ＧＬ ゲートバスライン
ＧＴ１、ＧＴ２、ＧＴ３ ゲート端子部
Ｍ１ 第１メタル層
Ｍ２ 第２メタル層
Ｍ３ 第３メタル層
ｐ１ 下部開口部
ｐ２ 上部開口部
ＰＣ 画素コンタクト部
ＰＥ 画素電極
ＰＩＸ、ＰＩＸａ、ＰＩＸｂ、ＰＩＸｃ 画素領域
ｑ１、ｑ２、ｕ１ 開口部
ＳＥ ソース電極
ＳＧ１、ＳＧ２、ＳＧ３ ゲート接続部
ＳＬ ソースバスライン
Ｔ１ 第１透明導電層
Ｔ２ 第２透明導電層
ＴＣ タッチ配線コンタクト部
ＴＥ 接続電極
ＴＬ、ＴＬ１、ＴＬ２ タッチ配線
ＴＸ、ＴＸ１、ＴＸ２ タッチセンサ電極
ｖ１ 溝
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図6J】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図9I】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図12I】
【図12J】
【図13】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図15D】
【図15E】
【図15F】
【図15G】
【図15H】
【図15I】
【図15J】
【図15K】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図18D】
【図19】