(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022167705
(43)【公開日】2022-11-04
(54)【発明の名称】量子デバイス
(51)【国際特許分類】
H05K 1/14 20060101AFI20221027BHJP
H01L 23/32 20060101ALI20221027BHJP
H01L 23/12 20060101ALI20221027BHJP
H01L 21/60 20060101ALI20221027BHJP
H01L 39/00 20060101ALI20221027BHJP
H05K 3/46 20060101ALI20221027BHJP
【ＦＩ】
H05K1/14 E
H01L23/32 D
H01L23/12 N
H01L21/60 321Z
H01L39/00 C
H05K3/46 Q
H05K3/46 H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021073684
(22)【出願日】2021-04-23
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、国立研究開発法人新エネルギー・産業技術総合開発機構「高効率・高速処理を可能とするＡＩチップ・次世代コンピューティングの技術開発／次世代コンピューティング技術の開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】菊池 克
(72)【発明者】
【氏名】宮田 明
(72)【発明者】
【氏名】西 教徳
(72)【発明者】
【氏名】難波 兼二
(72)【発明者】
【氏名】山口 彩未
【テーマコード（参考）】
4M113
5E316
5E344
【Ｆターム（参考）】
4M113AC45
4M113AD31
5E316AA02
5E316AA12
5E316AA43
5E316BB02
5E316BB04
5E316CC16
5E316CC32
5E316CC38
5E316CC39
5E316DD01
5E316DD11
5E316EE01
5E316FF45
5E316HH40
5E316JJ02
5E344AA01
5E344AA22
5E344BB02
5E344BB06
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5E344BB14
5E344BB15
5E344CC09
5E344CC24
5E344CD01
5E344DD01
5E344EE30
(57)【要約】
【課題】外部へ接続する端子を確保しつつ、コヒーレンスを向上させることができる量子デバイスを提供する。
【解決手段】一実施の形態に係る量子デバイスは、第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、を備える。
【選択図】図１
【解決手段】一実施の形態に係る量子デバイスは、第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
を備えた量子デバイス。
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
を備えた量子デバイス。
【請求項2】
前記第１インターポーザは、前記第３面に前記量子ビット回路の一部が設けられた、
請求項１に記載の量子デバイス。
請求項１に記載の量子デバイス。
【請求項3】
前記量子ビット回路は、超電導材料を含む、
請求項１または２に記載の量子デバイス。
請求項１または２に記載の量子デバイス。
【請求項4】
前記第１インターポーザは、
前記第３面及び前記第４面を構成する板面を有した板状の第１コア材と、
前記第３面及び前記第４面に形成された配線層と、
前記第１コア材を貫通し、前記第３面の前記配線層と、前記第４面の前記配線層とを接続する複数の第１貫通ビアと、
を有し、
前記第２インターポーザは、
前記第５面及び前記第６面を構成する板面を有した板状の第２コア材と、
前記第５面及び前記第６面に配置された配線層と、
前記第２コア材を貫通し、前記第３面の前記配線層と、前記第４面の前記配線層とを接続する複数の第２貫通ビアと、
を有する、
請求項１～３のいずれか１項に記載の量子デバイス。
前記第３面及び前記第４面を構成する板面を有した板状の第１コア材と、
前記第３面及び前記第４面に形成された配線層と、
前記第１コア材を貫通し、前記第３面の前記配線層と、前記第４面の前記配線層とを接続する複数の第１貫通ビアと、
を有し、
前記第２インターポーザは、
前記第５面及び前記第６面を構成する板面を有した板状の第２コア材と、
前記第５面及び前記第６面に配置された配線層と、
前記第２コア材を貫通し、前記第３面の前記配線層と、前記第４面の前記配線層とを接続する複数の第２貫通ビアと、
を有する、
請求項１～３のいずれか１項に記載の量子デバイス。
【請求項5】
前記第２貫通ビアの径は、前記第１貫通ビアの径よりも大きい、
請求項４に記載の量子デバイス。
請求項４に記載の量子デバイス。
【請求項6】
前記第２貫通ビアが配置されるピッチは、前記第１貫通ビアが配置されるピッチよりも大きい、
請求項４または５に記載の量子デバイス。
請求項４または５に記載の量子デバイス。
【請求項7】
前記第１コア材は、前記第２コア材に含まれる材料と同じ材料を含む、
請求項４～６のいずれか１項に記載の量子デバイス。
請求項４～６のいずれか１項に記載の量子デバイス。
【請求項8】
前記量子チップは、前記第１面及び前記第２面を構成する板面を有した板状のチップコア材を有し、
前記チップコア材は、前記第１コア材に含まれる材料と同じ材料を含む、
請求項４～７のいずれか１項に記載の量子デバイス。
前記チップコア材は、前記第１コア材に含まれる材料と同じ材料を含む、
請求項４～７のいずれか１項に記載の量子デバイス。
【請求項9】
前記第３面における前記第２面と対向した部分は、前記第３面に配置された配線層及び前記第１コア材で占められる、
請求項４～８のいずれか１項に記載の量子デバイス。
請求項４～８のいずれか１項に記載の量子デバイス。
【請求項10】
前記第２面に形成されたグランド配線は、前記第３面に形成されたグランド配線の少なくとも一部と対向する、
請求項１～９のいずれか１項に記載の量子デバイス。
請求項１～９のいずれか１項に記載の量子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、量子デバイスに関する。
【背景技術】
【0002】
超電導を利用した量子チップをインターポーザにフリップチップ実装した量子デバイスは、インターポーザにおけるフリップチップ実装していない面を、冷却機能を有する試料台上に配置する。量子チップは、試料台からインターポーザを経て冷却され、所定の温度に保たれる。このような構成の場合には、試料台上に配置されたインターポーザの片面を、端子の引き出しに使用することができないので、引き出せる端子数に制限がある。しかしながら、量子チップを所定の温度に冷却しないと性能が得られないことから、量子チップの冷却と、端子数の増加とを両立させることが所望されている。
【0003】
端子数を増加させる際には、量子ビット回路に求められる性能を実現するための制約を維持することが必要である。具体的には、量子ビット回路のコヒーレンスを長時間維持するために、量子ビット回路の周辺の領域に電磁界のパワーロスを引き起こす誘電体を露出させないようにする必要がある。このため、誘電体、つまり絶縁層を用いた多層化によりインターポーザの端子数を増加させることは好ましくない。
【0004】
特許文献１には、複数の量子チップを並べてパッケージ基板に搭載し、さらにパッケージ基板を回路基板へ接続した構成が記載されている。パッケージ基板は、複数の量子チップに接続できるように多数の端子が形成されている。
【0005】
特許文献２には、量子チップとパッケージ基板との間に導体部材を挟んで接続した構成が記載されている。導電部材には、多数の端子が形成されている。
【0006】
特許文献３には、複数の量子チップを積層させ、機能ごとに分けた複数のインターポーザに接続させた構成が記載されている。複数のインターポーザには、多数の端子が形成されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】米国特許第１０３８０４９６号明細書
【特許文献2】米国特許第１０２５６２０６号明細書
【特許文献3】米国特許第９８３６６９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【0008】
特許文献１の構成では、パッケージ基板の表面に量子チップが接続され、パッケージ基板の裏面に回路基板が接続されている。特許文献１のパッケージ基板は、回路基板へハンダで接続する構成であり、表裏の配線層を貫通するビアはない。よって、ハンダ接続するためのスペースを要するので、端子数の増加には限度がある。
【0009】
特許文献２の構成では、複数の量子チップに接続する複数のバンプを１つの導電部材に形成しているが、複数の導電部材を積層する構成でなく、端子数の増加には限度がある。
【0010】
特許文献３の構成では、量子チップを冷却する構成が記載されておらず、機能ごとに分けた複数のインターポーザに接続させた場合に、量子ビット回路の性能を発揮できるように冷却することが困難である。
【0011】
また、引用文献１～３には、量子ビット回路の形成領域及び誘電体の位置関係が記載されておらず、量子ビット回路のコヒーレンスを長時間維持できるか問題がある。さらに、引用文献１～３には、量子チップを冷却する構成が記載されておらず、十分な性能を得るためには、複雑な冷却機構を必要とする。このように、特許文献１～３では、外部へ接続する端子数の増加に限度があるとともに、量子ビット回路のコヒーレンスを向上できるか課題がある。
【0012】
本開示の目的は、このような課題を解決するためになされたものであり、外部へ接続する端子を確保しつつ、コヒーレンスを向上させることができる量子デバイスを提供することにある。
【課題を解決するための手段】
【0013】
本開示にかかる量子デバイスは、第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、を備える。
【発明の効果】
【0014】
本開示によれば、外部へ接続する端子を確保しつつ、コヒーレンスを向上させることができる量子デバイスを提供することができる。
【図面の簡単な説明】
【0015】
【図1】実施形態１に係る量子デバイスを例示した断面図である。
【図2】実施形態１に係る量子デバイスにおいて、量子チップ及び第１インターポーザを例示した分解斜視図である。
【図3】実施形態１に係る第１インターポーザを例示した断面図である。
【図4】実施形態１に係る第２インターポーザを例示した断面図である。
【図5】実施形態２に係る量子デバイスを例示した断面図である。
【図6】実施形態２の変形例１に係る量子デバイスを例示した断面図である。
【図7】実施形態２の変形例２に係る量子デバイスを例示した断面図である。
【図8】実施形態２の変形例２に係る試料台の凹部及びザグリを例示した平面図である。
【図9】実施形態２の変形例３に係る量子デバイスを例示した断面図である。
【図10】実施形態２の変形例４に係る量子デバイスを例示した断面図である。
【図11】実施形態２の変形例５に係る試料台の凹部及び抑え部材を例示した斜視図である。
【図12】実施形態２の変形例５に係る試料台の凹部及び抑え部材を例示した平面図である。
【図13】実施形態２の変形例６に係る量子デバイスを例示した断面図である。
【図14】実施形態２の変形例７に係る量子デバイスを例示した断面図である。
【図15】実施形態２の変形例７に係る試料台の凹部の底に形成された凹みを例示した平面図である。
【図16】実施形態２の変形例８に係る量子デバイスを例示した断面図である。
【図17】実施形態２の変形例９に係る量子デバイスを例示した断面図である。
【図18】実施形態２の変形例１０に係る量子デバイスを例示した断面図である。
【図19】実施形態２の変形例１１に係る量子デバイスを例示した断面図である。
【図20】実施形態２の変形例１２に係る量子デバイスを例示した断面図である。
【図21】実施形態２の変形例１３に係る量子デバイスを例示した断面図である。
【図22】実施形態２の変形例１４に係る量子デバイスを例示した断面図である。
【図23】実施形態２の変形例１５に係る量子デバイスを例示した断面図である。
【図24】実施形態２の変形例１６に係る量子デバイスを例示した断面図である。
【図25】実施形態２の変形例１７に係る量子デバイスを例示した断面図である。
【図26】実施形態３に係る量子デバイスを例示した断面図である。
【図27】実施形態３の変形例１に係る量子デバイスを例示した断面図である。
【図28】実施形態３の変形例２に係る量子デバイスを例示した断面図である。
【図29】実施形態３の変形例３に係る量子デバイスを例示した断面図である。
【図30】実施形態３の変形例４に係る量子デバイスを例示した断面図である。
【図31】実施形態３の変形例５に係る量子デバイスを例示した断面図である。
【発明を実施するための形態】
【0016】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0017】
（実施形態１）
実施形態１に係る量子デバイスを説明する。本実施形態の量子デバイスは、量子コンピューティング領域における超電導を利用した量子チップ及び入出力を行う端子を有する複数のインターポーザを含む。量子コンピューティングとは、量子力学的な現象（量子ビット）を用いてデータを操作する領域である。量子力学的な現象とは、複数の状態の重ね合わせ（量子変数が複数の異なる状態を同時にとる）、もつれ（複数の量子変数が空間または時間に関わらず関係する状態）などである。量子チップには、量子ビットを生成する量子ビット回路が設けられている。
実施形態１に係る量子デバイスを説明する。本実施形態の量子デバイスは、量子コンピューティング領域における超電導を利用した量子チップ及び入出力を行う端子を有する複数のインターポーザを含む。量子コンピューティングとは、量子力学的な現象（量子ビット）を用いてデータを操作する領域である。量子力学的な現象とは、複数の状態の重ね合わせ（量子変数が複数の異なる状態を同時にとる）、もつれ（複数の量子変数が空間または時間に関わらず関係する状態）などである。量子チップには、量子ビットを生成する量子ビット回路が設けられている。
【0018】
【0019】
図１及び図２に示すように、量子デバイス１は、量子チップＱＣＨと、第１インターポーザ１０と、第２インターポーザ２０と、を備えている。量子デバイス１は、さらに、量子チップＱＣＨと第１インターポーザ１０とを接続する第１バンプＢＰ１、及び、第１インターポーザ１０と第２インターポーザ２０とを接続する第２バンプＢＰ２を備えている。なお、インターポーザとして、第１インターポーザ１０及び第２インターポーザ２０を２層として示したが、インターポーザは、２層に限らず、３層以上の多層でもよい。以下で、＜量子チップ＞、＜第１バンプ＞、＜第１インターポーザ＞、＜第２バンプ＞及び＜第２インターポーザ＞の各構成を説明する。
【0020】
＜量子チップ＞
量子チップＱＣＨは、チップコア材ＱＣ５と、配線層ＱＣ４とを含んでいる。チップコア材ＱＣ５の形状は、例えば、板状の基板であり、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第１面ＱＣ１と呼び、他方の板面を第２面ＱＣ２と呼ぶ。よって、量子チップＱＣＨは、第１面ＱＣ１及び第２面ＱＣ２を構成する板面を有する。例えば、第１面ＱＣ１及び第２面ＱＣ２は、矩形である。このように、量子チップＱＣＨ及びチップコア材ＱＣ５は、第１面ＱＣ１及び第２面ＱＣ２を有している。
量子チップＱＣＨは、チップコア材ＱＣ５と、配線層ＱＣ４とを含んでいる。チップコア材ＱＣ５の形状は、例えば、板状の基板であり、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第１面ＱＣ１と呼び、他方の板面を第２面ＱＣ２と呼ぶ。よって、量子チップＱＣＨは、第１面ＱＣ１及び第２面ＱＣ２を構成する板面を有する。例えば、第１面ＱＣ１及び第２面ＱＣ２は、矩形である。このように、量子チップＱＣＨ及びチップコア材ＱＣ５は、第１面ＱＣ１及び第２面ＱＣ２を有している。
【0021】
チップコア材ＱＣ５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、チップコア材ＱＣ５は、量子チップＱＣＨが量子状態を利用することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）等の他の電子材料を含んでもよい。また、単結晶である方が望ましいが、多結晶やアモルファスでも構わない。
【0022】
量子デバイス１において、量子チップＱＣＨの第２面ＱＣ２は、第１インターポーザ１０側に向いている。量子チップＱＣＨの第２面ＱＣ２は、第１インターポーザ１０にバンプＢＰ１によって実装されている。
【0023】
ここで、量子デバイス１の説明の便宜のため、ＸＹＺ直交座標軸を導入する。第１面ＱＣ１に平行な面をＸＹ平面とし、第１面ＱＣ１に直交する方向をＺ軸方向とする。＋Ｚ軸方向を上方とし、－Ｚ軸方向を下方とする。なお、上方及び下方は、説明の便宜のためであり、実際の量子デバイス１を使用する際の配置される方向を示すものではない。
【0024】
配線層ＱＣ４は、チップコア材ＱＣ５の第２面ＱＣ２側に設けられている。配線層ＱＣ４は、例えば、ニオブ（Ｎｂ）等の超電導材料を含んでいる。なお、配線層ＱＣ４に用いられる超電導材料は、例えば、ニオブ（Ｎｂ）に限らず、ニオブ窒化物、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、鉛（Ｐｂ）、錫（Ｓｎ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タンタル窒化物、及び、これらのうちの少なくともいずれかを含む合金でもよい。
【0025】
配線層ＱＣ４は、量子ビット回路ＱＣ６の少なくとも一部の構成を含む。量子ビット回路ＱＣ６は、共振器ＱＣ８、発振器ＱＣ９、制御回路及び読み取り回路を含む。共振器ＱＣ８は、超電導材料がジョセフソン接合ＱＣ７によって環状に接続されたＳＱＵＩＤ（Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｄｅｖｉｃｅ）を含む。制御回路は、共振器ＱＣ８に印加する磁場を制御する。読み出し回路は、量子ビット回路ＱＣ６から情報を読み出す。
【0026】
例えば、配線層ＱＣ４は、量子ビット回路ＱＣ６のうち、共振器ＱＣ８及び発振器ＱＣ９を含んでいる。よって、量子チップＱＣＨの第２面ＱＣ２には、共振器ＱＣ８及び発振器ＱＣ９が形成されている。一方、制御回路及び読み取り回路は、第１インターポーザ１０に設けられてもよい。なお、配線層ＱＣ４は、制御回路及び読み出し回路を含んでもよい。量子ビット回路ＱＣ６は、超電導材料を含む。ジョセフソン接合ＱＣ７に用いる材料は、Ａｌが好ましいが、他の超電導材料でもよい。量子ビット回路ＱＣ６は、超電導における量子状態において、共振器ＱＣ８を利用した構成となる。
【0027】
量子チップＱＣＨの第２面ＱＣ２には、チップコア材ＱＣ５及び配線層ＱＣ４が露出している。第２面ＱＣ２は、絶縁膜等の誘電体を含まないことが好ましい。また、配線層ＱＣ４は、グランド配線を含んでもよい。このような構成により、量子チップＱＣＨの第２面ＱＣ２は、後述する第１インターポーザ１０の第３面１１とともに、電磁界結合がパッケージを構成してもよい。電磁界結合がパッケージを構成したものを電磁界パッケージと呼ぶ。電磁界パッケージにおいて、容量結合を含む共振器ＱＣ８及び発振器ＱＣ９は、電磁界的にまとまっている。そして、電磁界パッケージ内に誘電体を含んでおらず、外部からの磁界が遮蔽されている。よって、電磁界パッケージ内部の電磁界のパワーロスを最小化し、低いｔａｎδの構成とされている。これにより、量子コヒーレンスを長時間維持することができ、高周波特性を向上させることができる。よって、高Ｑ値を達成することができる。断熱性を得るために、量子チップＱＣＨの周囲は、例えば、真空状態等の減圧された状態が好ましい。
【0028】
配線層ＱＣ４は、第１バンプＢＰ１を介して、第１インターポーザ１０に接続されている。したがって、量子チップＱＣＨは、第１インターポーザ１０にフリップチップ実装されている。
【0029】
＜第１バンプ＞
第１バンプＢＰ１は、上述した超電導材料を含んでもよい。第１バンプＢＰ１は、配線層ＱＣ４と同じ超電導材料を含んでもよいし、配線層ＱＣ４と異なる超電導材料を含んでもよい。また、第１バンプＢＰ１が複数の金属層を含む場合には、少なくとも表面の１層は、超電導材料を含むことが好ましい。第１バンプＢＰ１は、Ｎｂ（量子チップＱＣＨの配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔｉ／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップＱＣＨの配線表面）／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップＱＣＨの配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔａ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよい。また、Ａｌ及びＩｎを含む第１バンプＢＰ１の場合には、ＡｌとＩｎとの間の合金化を防ぐために、ＴｉＮをバリア層に用いてもよい。その場合には、第１バンプＢＰ１は、Ａｌ（量子チップＱＣＨの配線表面）／Ｔｉ／ＴｉＮ／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／ＴｉＮ／Ｔｉ／Ａｌ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよい。ここで、Ｔｉは密着層である。好ましいフリップチップ接続は、Ｎｂ（量子チップＱＣＨの配線）／Ｉｎ／Ｔｉ／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕ、または、Ｎｂ（量子チップＱＣＨの配線）／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕである。Ｃｕの厚みを、インターポーザ配線層１３の２μｍ厚に、２～１０μｍの範囲で追加してφ１００μｍのバンプを設けることが好ましい。
第１バンプＢＰ１は、上述した超電導材料を含んでもよい。第１バンプＢＰ１は、配線層ＱＣ４と同じ超電導材料を含んでもよいし、配線層ＱＣ４と異なる超電導材料を含んでもよい。また、第１バンプＢＰ１が複数の金属層を含む場合には、少なくとも表面の１層は、超電導材料を含むことが好ましい。第１バンプＢＰ１は、Ｎｂ（量子チップＱＣＨの配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔｉ／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップＱＣＨの配線表面）／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよいし、Ｎｂ（量子チップＱＣＨの配線表面）／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／Ｔａ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよい。また、Ａｌ及びＩｎを含む第１バンプＢＰ１の場合には、ＡｌとＩｎとの間の合金化を防ぐために、ＴｉＮをバリア層に用いてもよい。その場合には、第１バンプＢＰ１は、Ａｌ（量子チップＱＣＨの配線表面）／Ｔｉ／ＴｉＮ／Ｉｎ（Ｓｎ、Ｐｂ及びこれらのうちの少なくともいずれかを含む合金）／ＴｉＮ／Ｔｉ／Ａｌ（第１インターポーザ１０の配線表面）／Ｃｕを含む層状でもよい。ここで、Ｔｉは密着層である。好ましいフリップチップ接続は、Ｎｂ（量子チップＱＣＨの配線）／Ｉｎ／Ｔｉ／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕ、または、Ｎｂ（量子チップＱＣＨの配線）／Ｎｂ（第１インターポーザ１０の配線表面）／Ｃｕである。Ｃｕの厚みを、インターポーザ配線層１３の２μｍ厚に、２～１０μｍの範囲で追加してφ１００μｍのバンプを設けることが好ましい。
【0030】
＜第１インターポーザ＞
図３は、実施形態１に係る第１インターポーザ１０を例示した断面図である。図１～図３に示すように、第１インターポーザ１０は、インターポーザ配線層１３及び１４と、第１コア材１５と、第１貫通ビア１６とを有している。なお、図１では、図が煩雑にならないように、第１貫通ビア１６を省略している。
図３は、実施形態１に係る第１インターポーザ１０を例示した断面図である。図１～図３に示すように、第１インターポーザ１０は、インターポーザ配線層１３及び１４と、第１コア材１５と、第１貫通ビア１６とを有している。なお、図１では、図が煩雑にならないように、第１貫通ビア１６を省略している。
【0031】
第１コア材１５は、例えば、板状の基板である。第１コア材１５は、例えば、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第３面１１と呼び、他方の板面を第４面１２と呼ぶ。よって、第１コア材１５は、第３面１１及び第４面１２を構成する板面を有する。例えば、第３面１１及び第４面１２は、矩形である。このように、第１コア材１５及び第１インターポーザ１０は、第３面１１と第４面１２とを有している。第１インターポーザ１０は、量子チップＱＣＨの第２面ＱＣ２が第３面１１と対向するように、量子チップＱＣＨが接続されている。
【0032】
例えば、第１インターポーザ１０の＋Ｚ軸方向側に量子チップＱＣＨが配置されている。量子チップＱＣＨの－Ｚ軸方向側に配置された配線層ＱＣ４と、第１インターポーザ１０の＋Ｚ軸方向側に配置された第３面１１とは、第１バンプＢＰ１を介して接続されている。
【0033】
第１コア材１５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、第１コア材１５は、量子チップＱＣＨを実装することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）、ガラス、セラミックス等の他の電子材料を含んでもよい。第１コア材１５は、チップコア材ＱＣ５に含まれる材料と同じ材料を含むことが望ましい。これにより、熱膨張係数を合わせることができ、極低温時の量子チップＱＣＨと第１インターポーザ１０との接合部分を保護することができる。例えば、熱膨張係数の関係から、第１コア材１５は、チップコア材ＱＣ５と同じシリコンを含むことが好ましい。第１コア材１５は、例えば、５０μｍの厚さであるが、これに限らない。
【0034】
インターポーザ配線層１３は、第１コア材１５の第３面１１に形成されている。すなわち、インターポーザ配線層１３は、第１インターポーザ１０の＋Ｚ軸方向側に形成されている。インターポーザ配線層１３は、上述した超電導材料を含んでいる。よって、量子チップＱＣＨの第２面ＱＣ２及び第１コア材１５の第３面１１は、超電導材料を含んでいる。インターポーザ配線層１３は、配線層ＱＣ４と同じ超電導材料を含んでもよいし、配線層ＱＣ４と異なる超電導材料を含んでもよい。例えば、インターポーザ配線層１３は、表面から第１コア材１５まで順に、Ｎｂ（０．１μｍ厚）、Ｃｕ（２μｍ厚）、Ｔｉを含むことが好ましい。インターポーザ配線層１３は、第１バンプＢＰ１を介して、量子チップＱＣＨの配線層ＱＣ４に接続されている。
【0035】
インターポーザ配線層１３は、単層が望ましい。例えば、インターポーザ配線層１３は、電磁界パッケージの特性を低減させないために、絶縁膜等の誘電体が露出されない単層が望ましい。なお、インターポーザ配線層１３の積層数は、インターポーザ配線層１４の積層数と同数が望ましい。つまり、インターポーザ配線層１４も単層が望ましい。これにより、第１インターポーザ１０の反りを低減することができ、第１バンプＢＰ１によるバンプ接続の位置合わせ精度、接続信頼性を高めることができる。
【0036】
インターポーザ配線層１３は、量子ビット回路ＱＣ６のうち、制御回路１３ａ及び読み出し回路１３ｂを含んでもよい。インターポーザ配線層１３は、制御回路１３ａ及び読み出し回路１３ｂ以外の量子ビット回路ＱＣ６の構成を含んでもよい。
【0037】
インターポーザ配線層１３は、グランド配線を含んでもよい。量子チップＱＣＨの第２面ＱＣ２に形成されたグランド配線は、第１インターポーザ１０の第３面１１に形成されたグランド配線の少なくとも一部と対向してもよい。これにより、第２面ＱＣ２と第３面１１との間に、グランド配線で囲まれた電磁シールドを形成することができる。
【0038】
第３面１１における第２面ＱＣ２と対向した対向部分を上方から見ると、対向部分は、インターポーザ配線層１３及び第１コア材１５で占められている。すなわち、対向部分には、インターポーザ配線層１３及び第１コア材１５が露出され、絶縁層は露出されていない。第２面ＱＣ２は、配線層ＱＣ４及びチップコア材ＱＣ５で占められている。すなわち、第２面ＱＣ２には、配線層ＱＣ４及びチップコア材ＱＣ５が露出され、絶縁層は露出されていない。これにより、量子デバイス１は、対向部分及び第２面ＱＣ２の間に、前述した電磁界パッケージを形成する。
【0039】
インターポーザ配線層１４は、第１コア材１５の第４面１２に形成されている。すなわち、インターポーザ配線層１４は、第１インターポーザ１０の－Ｚ軸方向側に形成されている。インターポーザ配線層１４は、上述した超電導材料を含んでもよいし、常電導材料を含んでもよい。超電導材料を含む場合には、インターポーザ配線層１４は、配線層ＱＣ４及びインターポーザ配線層１３と同じ超電導材料を含んでもよいし、配線層ＱＣ４及びインターポーザ配線層１３と異なる超電導材料を含んでもよい。常電導材料を含む場合には、インターポーザ配線層１４は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、及び、これらのうちの少なくともいずれかを含む合金を含んでもよい。例えば、インターポーザ配線層１４は、表面から第１コア材１５まで順に、Ｃｕ、Ｔｉを含むことが好ましい。
【0040】
インターポーザ配線層１４は、単層が望ましい。なお、上述したように、反りを低減するため、インターポーザ配線層１４の積層数は、インターポーザ配線層１３の積層数と同数が望ましい。つまり、インターポーザ配線層１３及び１４は、単層が望ましい。インターポーザ配線層１４は、端子１４ａを含んでもよい。図には、煩雑にならないように、１つの端子１４ａのみ示されているが、複数の端子１４ａが設けられてもよい。
【0041】
第１貫通ビア１６は、第３面１１側から第４面１２側まで第１コア材１５を貫通する。第１貫通ビア１６は、複数設けられている。複数の第１貫通ビア１６は、インターポーザ配線層１３とインターポーザ配線層１４とを接続する。第１コア材１５がシリコンを含む場合には、第１貫通ビア１６は、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）である。第１貫通ビア１６は、後述する第２貫通ビア２６ともに、所定数よりも多数設けられてもよい。第１貫通ビア１６は、第１インターポーザの第３面１１と第４面１２の回路、特にＸＹ平面で対向する回路にて構成されるキャパシタ構造により発生する共振周波数を信号周波数よりも高くなるように、所定数よりも多数設けられてもよい。例えば、第１貫通ビア１６は、当該の共振周波数を２０ＧＨｚより高くなるように、多数設けられてもよい。例えば、第１コア材１５がシリコンを含む場合には、隣り合う第１貫通ビア１６の間隔を１ｍｍ以下にすることにより、当該の共振周波数を２０ＧＨｚより高くすることができる。
【0042】
第１貫通ビア１６は、上述した超電導材料を含んでもよいし、上述した常電導材料を含んでもよい。超電導材料を含む場合には、第１貫通ビア１６は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４等と異なる超電導材料を含んでもよい。また、常電導材料を含む場合には、第１貫通ビア１６は、インターポーザ配線層１４と同じ常電導材料を含んでもよいし、インターポーザ配線層１４と異なる常電導材料を含んでもよい。例えば、第１貫通ビア１６は、貫通孔の側壁にＳｉＯ２（例えば、熱酸化膜）を形成し、Ｔｉを密着層としてＣｕを充填されたものでもよい。なお、第１貫通ビア１６の径及び材料はこれらに限らない。
【0043】
第１貫通ビア１６の径は、後述する第２貫通ビア２６の径よりも小さいことが望ましい。例えば、第１貫通ビア１６の径は、１０～１５μｍである。第１貫通ビア１６の径を１０～１５μｍとすることにより、結合容量を小さくすることができ、読み取り回路１３ｂの動作への影響を抑制することができる。また、量子ビット回路ＱＣ６を高集積化することができる。なお、第１貫通ビア１６の径は、これに限らない。また、第１貫通ビア１６がＸＹ平面内に配置されるピッチは、第２貫通ビア２６のピッチよりも小さいことが望ましい。これにより、量子ビット回路ＱＣ６を高集積化することができる。
【0044】
インターポーザ配線層１４は、第２バンプＢＰ２を介して、第２インターポーザ２０に接続されている。よって、第１インターポーザ１０は、第２インターポーザ２０に実装されている。
【0045】
＜第２バンプ＞
第２バンプＢＰ２は、上述した超電導材料を含んでもよいし、上述した常電導材料を含んでもよい。超電導材料を含む場合には、第２バンプＢＰ２は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４と異なる超電導材料を含んでもよい。また、常電導材料を含む場合には、第２バンプＢＰ２は、インターポーザ配線層１４と同じ常電導材料を含んでもよいし、インターポーザ配線層１４と異なる常電導材料を含んでもよい。第２バンプＢＰ２の接続部分には、アンダーフィルを設けてもよい。
第２バンプＢＰ２は、上述した超電導材料を含んでもよいし、上述した常電導材料を含んでもよい。超電導材料を含む場合には、第２バンプＢＰ２は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４と異なる超電導材料を含んでもよい。また、常電導材料を含む場合には、第２バンプＢＰ２は、インターポーザ配線層１４と同じ常電導材料を含んでもよいし、インターポーザ配線層１４と異なる常電導材料を含んでもよい。第２バンプＢＰ２の接続部分には、アンダーフィルを設けてもよい。
【0046】
＜第２インターポーザ＞
図４は、実施形態１に係る第２インターポーザ２０を例示した断面図である。図１及び図４に示すように、第２インターポーザ２０は、インターポーザ配線層２３及び２４と、第２コア材２５と、第２貫通ビア２６を有している。なお、図１では、図が煩雑にならないように、第２貫通ビア２６を省略している。図２では、第２インターポーザ２０を省略している。
図４は、実施形態１に係る第２インターポーザ２０を例示した断面図である。図１及び図４に示すように、第２インターポーザ２０は、インターポーザ配線層２３及び２４と、第２コア材２５と、第２貫通ビア２６を有している。なお、図１では、図が煩雑にならないように、第２貫通ビア２６を省略している。図２では、第２インターポーザ２０を省略している。
【0047】
第２コア材２５は、例えば、板状の基板である。第２コア材２５は、例えば、一方の板面及び一方の板面の反対側の他方の板面を有している。一方の板面を第５面２１と呼び、他方の板面を第６面２２と呼ぶ。よって、第２コア材２５は、第５面２１及び第６面２２を構成する板面を有する。例えば、第５面２１及び第６面２２は、矩形である。このように、第２コア材２５及び第２インターポーザ２０は、第５面２１と第６面２２とを有している。第２インターポーザ２０は、第１インターポーザ１０の第４面１２が第５面２１と対向するように、第１インターポーザ１０が接続されている。
【0048】
例えば、第２インターポーザ２０の＋Ｚ軸方向側に第１インターポーザ１０が配置されている。第１インターポーザ１０の－Ｚ軸方向側に配置されたインターポーザ配線層１４と、第２インターポーザ２０の＋Ｚ軸方向側に配置されたインターポーザ配線層２３とは第２バンプＢＰ２を介して接続されている。
【0049】
第２コア材２５は、例えば、シリコン（Ｓｉ）を含んでいる。なお、第２コア材２５は、第１インターポーザ１０を実装することができれば、シリコンを含むものに限らず、サファイアや化合物半導体材料（ＩＶ族、ＩＩＩ－Ｖ族、ＩＩ－ＶＩ族）、ガラス、セラミックス等の他の電子材料を含んでもよい。第１コア材１５は、第２コア材２５に含まれる材料と同じ材料を含むことが望ましい。これにより、熱膨張係数を合わせることができ、極低温時の第１インターポーザ１０と第２インターポーザ２０との接合部分を保護することができる。また、チップコア材ＱＣ５は、第２コア材２５に含まれる材料と同じ材料を含むことが望ましい。極低温時の量子チップＱＣＨ～第２インターポーザ２０までの接合部分を保護することができる。例えば、熱膨張係数の関係から、第２コア材２５は、チップコア材ＱＣ５と同じシリコンを含むことが好ましい。第２コア材２５は、例えば、２００μｍの厚さである。これにより、グランド電位を安定させることができ、冷却機能を安定させることができる。なお、第２コア材２５の厚さは、これに限らない。
【0050】
インターポーザ配線層２３は、第２コア材２５の第５面２１に形成されている。すなわち、インターポーザ配線層２３は、第２インターポーザ２０の＋Ｚ軸方向側に形成されている。インターポーザ配線層２３は、常電導材料を含むことが望ましいが、超電導材料を含むことを排除しない。常電導材料は、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、及び、これらのうちの少なくともいずれかを含む合金である。例えば、インターポーザ配線層１４は、表面から第１コア材１５まで順に、Ｃｕ、Ｔｉを含むことが好ましい。
【0051】
インターポーザ配線層２３は、単層でも多層でもよいが、絶縁層及び配線層による多層配線構造が望ましい。なお、インターポーザ配線層２３の積層数は、インターポーザ配線層２４の積層数と同数が望ましい。これにより、第２インターポーザ２０の反りを低減することができ、第２バンプＢＰ２によるバンプ接続の位置合わせ精度、接続信頼性を高めることができる。
【0052】
例えば、インターポーザ配線層２３は、絶縁層を挟んでコプレーナ（１層）、マイクロストリップライン（２層）、ストリップライン（３層）を構成することが好適であり、特に高周波特性が優れるストリップラインを構成できる３層以上が好ましい。また、インターポーザ配線層２３は、厚み方向において、絶縁層を挟んで順にグランド配線層、シグナル配線層及びグランド配線層が積層された３層以上が好ましい。
【0053】
インターポーザ配線層２４は、第２コア材２５の第６面２２に形成されている。すなわち、インターポーザ配線層２４は、第２インターポーザ２０の－Ｚ軸方向側に形成されている。インターポーザ配線層２４は、常電導材料を含むことが望ましいが、超電導材料を含むことを排除しない。インターポーザ配線層２４は、インターポーザ配線層２３と同じ常電導材料を含んでもよいし、インターポーザ配線層２３と異なる常電導材料を含んでもよい。
【0054】
インターポーザ配線層２４は、単層でも多層でもよいが、絶縁層及び配線層による多層配線構造が望ましく、上述したように、反りを低減するために、インターポーザ配線層２３の積層数と同数が望ましい。
【0055】
インターポーザ配線層２４は、高周波（１０ＧＨｚ、２００ＧＨｚ等）の信号を劣化させない引き回し配線構造を設けることが望ましい。例えば、インターポーザ配線層２４は、絶縁層を挟んでコプレーナ（１層）、マイクロストリップライン（２層）、ストリップライン（３層）を構成することが好適であり、特に高周波特性が優れるストリップラインを構成できる３層以上が好ましい。また、インターポーザ配線層２３は、厚み方向において、絶縁層を挟んで順にグランド配線層、シグナル配線層及びグランド配線層が積層された３層以上が好ましい。
【0056】
インターポーザ配線層２４は、ソケット等と接続されてもよい。この場合には、インターポーザ配線層２４は、ソケット等の電気的接続に合わせた構造とされる。例えば、接続表面が金（Ａｕ）、銅（Ｃｕ）及びハンダに対応するような構成としてもよいし、電気的接点のピッチを、０．３ｍｍ以上とした端子を設けられてもよい。
【0057】
第２貫通ビア２６は、第５面２１側から第６面２２側まで第２コア材２５を貫通する。第２貫通ビア２６は、複数設けられている。複数の第２貫通ビア２６は、インターポーザ配線層２３とインターポーザ配線層２４とを接続する。第２コア材２５がシリコンを含む場合には、第２貫通ビア２６は、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）である。第２貫通ビア２６は、第１貫通ビア１６と同様に、第２インターポーザの第５面２１と第６面２２の回路、特にＸＹ平面で対向する回路にて構成されるキャパシタ構造により発生する共振周波数を信号周波数よりも高くなるように、所定数よりも多数設けられてもよい。例えば、当該の共振周波数を２０ＧＨｚより高くなるように、第２貫通ビア２６は、所定数よりも多数設けられてもよい。
【0058】
第２貫通ビア２６は、常電導材料を含むことが望ましいが、超電導材料を含むことを排除しない。第２貫通ビア２６は、上述した常電導材料を含んでもよい。第２貫通ビア２６は、インターポーザ配線層２３及び２４等と同じ常電導材料を含んでもよいし、インターポーザ配線層２３及び２４等と異なる常電導材料を含んでもよい。例えば、第２貫通ビア２６は、貫通孔の側壁にＳｉＯ２（例えば、熱酸化膜）を形成し、Ｔｉを密着層としてＣｕを充填されたものである。
【0059】
第２貫通ビア２６の径は、第１貫通ビア１６の径よりも大きくてもよい。例えば、グランド回路の電位安定化として移動可能な電子を増やすために、第２貫通ビア２６の径は、第１貫通ビア１６の径よりも大きいことが望ましい。例えば、熱容量を高め、放熱及び／または冷却性能を向上させるために、第２貫通ビア２６の径は、第１貫通ビア１６の径よりも大きいことが望ましい。例えば、第２貫通ビア２６の径は、５０～１００μｍである。また、第２貫通ビア２６が配置されるピッチは、第１貫通ビア１６が配置されるピッチよりも大きくてもよい。
【0060】
上方から見て、量子チップＱＣＨと第１インターポーザ１０との外形は、量子チップＱＣＨが小さいサイズとしてもよいし、同じサイズでもよいし、第１インターポーザ１０が小さいサイズとしてもよい。同じサイズの場合、例えば、第１インターポーザ１０上に量子チップＱＣＨを接続させたＷｏＷ（Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ）後に切断してもよい。また、上方から見て、第１インターポーザ１０と第２インターポーザ２０との外形は、第１インターポーザ１０が小さいサイズとしてもよいし、同じサイズでもよいし、第２インターポーザ２０が小さいサイズとしてもよい。同じサイズの場合、例えば、第１インターポーザ１０上に第１インターポーザ１０を接続させたＷｏＷ後に切断してもよい。
【0061】
第１インターポーザ１０が量子チップＱＣＨよりも大きい外形の場合には、量子チップＱＣＨを搭載した第３面１１において、量子チップＱＣＨに遮蔽されない部分にチェック回路などの端子を設けてもよい。
【0062】
本実施形態の量子デバイス１では、量子チップＱＣＨの第２面ＱＣ２と、量子チップＱＣＨと対向する第３面１１との間において、量子ビット回路ＱＣ６を形成している。そして、第１インターポーザ１０の第４面側に第２インターポーザ２０を積層させている。これにより、端子数を増加させつつ、コヒーレンスを向上させることができる。
【0063】
第２面ＱＣ２及び第３面１１における量子チップＱＣＨと対向する部分は、ＳｉＯ２、ＳｉＮ、有機物等を含む絶縁層が露出されていない。よって、さらに、コヒーレンスを向上させることができる。また、第２インターポーザ２０の第５面２１及び第６面２２は、絶縁層を含んでも、電磁界パッケージへの影響は低い。よって、第２インターポーザ２０のインターポーザ配線層２３及び２４を多層配線とすることができる。これにより、高周波特性に配慮した回路を構成するとともに、端子数を増加させることができる。
【0064】
（実施形態２）
次に、実施形態２に係る量子デバイスを説明する。本実施形態の量子デバイスは、冷却機能を有する試料台に配置される。
次に、実施形態２に係る量子デバイスを説明する。本実施形態の量子デバイスは、冷却機能を有する試料台に配置される。
【0065】
図５は、実施形態２に係る量子デバイスを例示した断面図である。図５に示すように、本実施形態の量子デバイス２は、試料台３０に配置されている。量子デバイス２は、量子デバイス１と同様に、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、第１バンプＢＰ１及び第２バンプＢＰ２を備えている。なお、図が煩雑にならないようにいくつかの符号を省略している。また、実施形態２でも、量子デバイス２の説明の便宜のために、ＸＹＺ直交座標軸系を用いるが、第１面ＱＣ１に直交するＺ軸の向きが図１と異なっている。すなわち、量子チップＱＣＨから第１インターポーザ１０に向かう向きを＋Ｚ軸方向としている。
【0066】
試料台３０は、冷却機能を有する。例えば、試料台３０は、冷凍機によって、１０［ｍＫ］程度の極温度に冷却可能なコールドステージである。試料台３０は、例えば、Ｃｕ、Ｃｕ合金、Ａｌ等の金属を含むことが好ましい。Ａｌを含む試料台３０の場合には、アルマイト処理による絶縁化を施してもよい。本実施形態の量子デバイス２は、例えば、量子チップＱＣＨの超電導材料として、Ｎｂを含む場合には９．２［Ｋ］以下、Ａｌを含む場合には１．２［Ｋ］以下の極低温における超電導現象を用いる。このため、このような極温度に冷却可能な試料台３０を用いる。
【0067】
試料台３０には、凹部３１が形成されている。例えば、試料台３０の所定面３２には、凹部３１が形成されている。所定面３２は、例えば、＋Ｚ軸方向に面した上面である。凹部３１は、＋Ｚ軸方向側に開口している。上方から見て、凹部３１は、例えば、矩形である。
【0068】
量子チップＱＣＨは、上方から第１インターポーザ１０及び第２インターポーザ２０を透過させて見ると、凹部３１よりも小さい。一方、第１インターポーザ１０は、上方から見ると、凹部３１よりも大きい。量子チップＱＣＨは、冷却機能を有する試料台３０に形成された凹部３１の内部に配置されている。一方、第１インターポーザ１０の一部は、試料台３０に接している。例えば、第１インターポーザ１０の量子チップＱＣＨが実装された第３面１１の一部は、試料台３０の上面に接している。
【0069】
第１インターポーザ１０の第３面１１における試料台３０に接した部分は、試料台３０との電気的導通を防ぐために、絶縁膜が形成されてもよいし、絶縁性のスペーサが配置されてもよい。また、第３面１１の試料台３０に接した部分は、インターポーザ配線層１３が形成されていなくてもよい。
【0070】
第１インターポーザ１０の少なくとも一部を試料台３０に接触させることにより、第１インターポーザ１０を熱流路として用いることで量子チップＱＣＨにおける量子ビット回路ＱＣ６を極低温に冷却し、超電導現象を利用することができる。また、量子チップＱＣＨの第１面ＱＣ１を凹部３１の内面に接触させれば、さらに、冷却性能を向上させることができる。量子チップＱＣＨの周囲の温度変化を低減する断熱性を向上させるため、量子チップＱＣＨの周囲を真空状態または減圧雰囲気にすることが好ましい。
【0071】
また、第１面ＱＣ１が凹部３１の内面に移動可能に接することにより、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
【0072】
第１インターポーザ１０の少なくとも一部は、試料台３０に接しているので、第１インターポーザ１０を介して量子チップＱＣＨを試料台３０の熱伝導によって冷却することができ、冷却性能を向上させることができる。
【0073】
第１インターポーザ１０の第４面１２を、第２インターポーザ２０に接続し、量子チップＱＣＨから情報を取り出すための端子に最大限用いることができる。よって、情報取り出し端子数を増加させることができる。
【0074】
（変形例１）
次に、実施形態２の変形例１を説明する。本変形例は、凹部３１の内部に第１インターポーザ１０も配置される例である。図６は、実施形態２の変形例１に係る量子デバイスを例示した断面図である。図６に示すように、量子デバイス２ａにおいて、第１インターポーザ１０は、凹部３１内に配置され、第２インターポーザ２０の第５面２１の一部は、試料台３０の上面に接している。
次に、実施形態２の変形例１を説明する。本変形例は、凹部３１の内部に第１インターポーザ１０も配置される例である。図６は、実施形態２の変形例１に係る量子デバイスを例示した断面図である。図６に示すように、量子デバイス２ａにおいて、第１インターポーザ１０は、凹部３１内に配置され、第２インターポーザ２０の第５面２１の一部は、試料台３０の上面に接している。
【0075】
第２インターポーザ２０の第５面２１における試料台３０に接した部分は、試料台３０との電気的導通を防ぐために、絶縁膜が形成されてもよいし、絶縁性のスペーサが配置されてもよい。また、第５面２１の試料台３０に接した部分は、インターポーザ配線層２３が形成されていなくてもよい。
【0076】
第２インターポーザ２０の少なくとも一部を試料台３０に接触させることにより、第２インターポーザ２０を熱流路として用いることで量子チップＱＣＨにおける量子ビット回路ＱＣ６を極低温に冷却し、超電導現象を利用することができる。
【0077】
（変形例２）
次に、実施形態２の変形例２を説明する。本変形例は、凹部３１にザグリが形成されている。図７は、実施形態２の変形例２に係る量子デバイスを例示した断面図である。図８は、実施形態２の変形例２に係る試料台３０の凹部３１及びザグリ３８を例示した平面図である。図７及び図８に示すように、量子デバイス２ｂにおいて、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。よって、ザグリ３８は、段差面３９を含んでいる。
次に、実施形態２の変形例２を説明する。本変形例は、凹部３１にザグリが形成されている。図７は、実施形態２の変形例２に係る量子デバイスを例示した断面図である。図８は、実施形態２の変形例２に係る試料台３０の凹部３１及びザグリ３８を例示した平面図である。図７及び図８に示すように、量子デバイス２ｂにおいて、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。よって、ザグリ３８は、段差面３９を含んでいる。
【0078】
段差面３９は、例えば、所定面３２に平行である。段差面３９は、凹部３１の周りに形成されている。段差面３９は、凹部３１を囲んでいる。量子チップＱＣＨは、凹部３１の内部に配置されている。第１インターポーザ１０の第３面１１の一部は、段差面３９に接している。第２インターポーザ２０の第５面２１の一部は、所定面３２に接している。
【0079】
第１インターポーザ１０における第３面１１の段差面３９に接した部分は、段差面３９との電気的導通を防ぐために、絶縁膜が形成されてもよい。また、第３面１１の段差面３９に接した部分は、インターポーザ配線層１３が形成されていなくてもよい。
【0080】
第２インターポーザ２０における第５面２１の所定面３２に接した部分は、所定面３２との電気的導通を防ぐために、絶縁膜が形成されてもよい。また、第５面２１の所定面３２に接した部分は、インターポーザ配線層２３が形成されていなくてもよい。
【0081】
図８に示すように、凹部３１は、量子チップＱＣＨを配置できるように、４辺に空間を有するようにしてもよい。また、凹部３１は、４隅にＲまたは円形を追加した形状としてもよい。これにより、極低温まで冷却した時の体積変化による応力及びひずみの発生を抑制することができる。特に、直角及び鋭角の形状による４隅の応力集中を避けることができる。
【0082】
本変形例の量子デバイス２ｂでは、第１インターポーザ１０は、ザグリ３８の内部に配置されるので、試料台３０に囲まれている。よって、冷却性能を向上させることができる。また、第１インターポーザ１０及び第２インターポーザ２０の一部は、試料台３０に接しているので、これによっても、冷却性能を向上させることができる。
【0083】
（変形例３）
次に、実施形態２の変形例３を説明する。本変形例は、量子チップＱＣＨと、凹部３１の内面との間に、接着層または接合層を有する。図９は、実施形態２の変形例３に係る量子デバイスを例示した断面図である。図９に示すように、変形例３の量子デバイス２ｃにおいて、量子チップＱＣＨの第１面ＱＣ１の少なくとも一部は、凹部３１の内面に接着または接合されてもよい。例えば、第１面ＱＣ１は、ワニス、グリス等の接着層ＢＬによって、試料台３０に接着されてもよい。また、第１面ＱＣ１は、チップコア材ＱＣ５と試料台３０との間に形成された金属層等の接合層ＭＬによって接合されてもよい。このような構成とすることにより、量子チップＱＣＨの設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
次に、実施形態２の変形例３を説明する。本変形例は、量子チップＱＣＨと、凹部３１の内面との間に、接着層または接合層を有する。図９は、実施形態２の変形例３に係る量子デバイスを例示した断面図である。図９に示すように、変形例３の量子デバイス２ｃにおいて、量子チップＱＣＨの第１面ＱＣ１の少なくとも一部は、凹部３１の内面に接着または接合されてもよい。例えば、第１面ＱＣ１は、ワニス、グリス等の接着層ＢＬによって、試料台３０に接着されてもよい。また、第１面ＱＣ１は、チップコア材ＱＣ５と試料台３０との間に形成された金属層等の接合層ＭＬによって接合されてもよい。このような構成とすることにより、量子チップＱＣＨの設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
【0084】
接着層ＢＬまたは接合層ＭＬは、第１面ＱＣ１全面に配置されてもよいし、第１面ＱＣ１の周辺部または第１面ＱＣ１の中央部等、第１面ＱＣ１の少なくとも一部に配置されてもよい。例えば、上方から見て、量子ビット回路ＱＣ６が形成された領域を避けるように、接着層ＢＬまたは接合層ＭＬを形成してもよい。接着層ＢＬが絶縁材料の場合には、キャパシタとして量子ビット回路ＱＣ６と共振し、全体的なエネルギーを損失する恐れが考えられる。量子ビット回路ＱＣ６が形成された領域を避けるように接着層ＢＬを配置することにより、共振を抑制することができる。
【0085】
また、接合層ＭＬが金属層のような導電性を有する場合には、量子チップＱＣＨのグランド電位を、接合層ＭＬを介して試料台３０から取得するようにしてもよく、試料台３０で規定している電位を取得してもよい。
【0086】
（変形例４）
次に、実施形態２の変形例４を説明する。本変形例は、量子チップＱＣＨと、凹部３１の内面との間に空間を有する。図１０は、実施形態２の変形例４に係る量子デバイスを例示した断面図である。図１０に示すように、変形例４の量子デバイス２ｄにおいて、量子チップＱＣＨは、試料台３０に接触しなくてもよい。すなわち、量子チップＱＣＨの第１面ＱＣ１は、試料台３０の凹部３１の内面との間に空間を介して配置されてもよい。このような構成とすることにより、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
次に、実施形態２の変形例４を説明する。本変形例は、量子チップＱＣＨと、凹部３１の内面との間に空間を有する。図１０は、実施形態２の変形例４に係る量子デバイスを例示した断面図である。図１０に示すように、変形例４の量子デバイス２ｄにおいて、量子チップＱＣＨは、試料台３０に接触しなくてもよい。すなわち、量子チップＱＣＨの第１面ＱＣ１は、試料台３０の凹部３１の内面との間に空間を介して配置されてもよい。このような構成とすることにより、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
【0087】
（変形例５）
次に、実施形態２の変形例５を説明する。本変形例は、試料台３０の所定面３２上に抑え部材を有する。図１１は、実施形態２の変形例５に係る試料台３０の凹部３１及び抑え部材を例示した斜視図である。図１２は、実施形態２の変形例５に係る試料台３０の凹部３１及び抑え部材を例示した平面図である。図１１及び図１２に示すように、変形例５の量子デバイス２ｅにおいて、凹部３１は、試料台３０の所定面３２、例えば、試料台３０の上面に形成されている。そして、凹部３１の周辺における所定面３２上には、複数の抑え部材３３が設けられている。例えば、４つの抑え部材３３は、所定面３２上に設けられている。
次に、実施形態２の変形例５を説明する。本変形例は、試料台３０の所定面３２上に抑え部材を有する。図１１は、実施形態２の変形例５に係る試料台３０の凹部３１及び抑え部材を例示した斜視図である。図１２は、実施形態２の変形例５に係る試料台３０の凹部３１及び抑え部材を例示した平面図である。図１１及び図１２に示すように、変形例５の量子デバイス２ｅにおいて、凹部３１は、試料台３０の所定面３２、例えば、試料台３０の上面に形成されている。そして、凹部３１の周辺における所定面３２上には、複数の抑え部材３３が設けられている。例えば、４つの抑え部材３３は、所定面３２上に設けられている。
【0088】
第１インターポーザ１０の側面の少なくとも一部は、所定面３２上に設けられた抑え部材３３に接している。例えば、第１インターポーザ１０は、上方から見て矩形である場合には、複数の抑え部材３３は、第１インターポーザ１０における各角部の近傍の側面を平面部分で抑えている。このような構成とすることにより、複数の抑え部材３３は、第１インターポーザ１０の側面を対角部分で非連続的かつ平面部分で押さえつけることができる。よって、第１インターポーザ１０または抑え部材３３が低温で収縮した場合に、直線状にスライド移動することを可能とし、収縮を均等化することができる。なお、所定面３２に第２インターポーザ２０が接している場合には、複数の抑え部材３３は、第２インターポーザ２０の側面を抑えてもよい。また、ザグリ３８の段差面３９に第１インターポーザ１０が接している場合には、段差面３９に抑え部材３３が設けられてもよい。
【0089】
（変形例６）
次に、実施形態２の変形例６を説明する。本変形例は、第２インターポーザ２０の第６面２２上に冷却部材を有するとともに、第１インターポーザ１０及び第２インターポーザ２０の内部にサーマルビアを有する。図１３は、実施形態２の変形例６に係る量子デバイスを例示した断面図である。図１３において、図が煩雑にならないように、第１インターポーザ１０の第１貫通ビア１６及び第２インターポーザ２０の第２貫通ビア２６を省略している。図１３に示すように、変形例６の量子デバイス２ｆにおいて、第２インターポーザ２０の第６面２２は、冷却部材３４に接してもよい。冷却部材３４は、冷却機能を有している。例えば、冷却部材３４は、試料台３０に接続することによって冷却機能を有してもよい。このような構成とすることにより、第２インターポーザ２０の第６面２２は、冷却部材３４の熱伝導によって冷却することができ、冷却性能を向上させることができる。
次に、実施形態２の変形例６を説明する。本変形例は、第２インターポーザ２０の第６面２２上に冷却部材を有するとともに、第１インターポーザ１０及び第２インターポーザ２０の内部にサーマルビアを有する。図１３は、実施形態２の変形例６に係る量子デバイスを例示した断面図である。図１３において、図が煩雑にならないように、第１インターポーザ１０の第１貫通ビア１６及び第２インターポーザ２０の第２貫通ビア２６を省略している。図１３に示すように、変形例６の量子デバイス２ｆにおいて、第２インターポーザ２０の第６面２２は、冷却部材３４に接してもよい。冷却部材３４は、冷却機能を有している。例えば、冷却部材３４は、試料台３０に接続することによって冷却機能を有してもよい。このような構成とすることにより、第２インターポーザ２０の第６面２２は、冷却部材３４の熱伝導によって冷却することができ、冷却性能を向上させることができる。
【0090】
また、第１インターポーザ１０は、サーマルビア１７を含んでもよいし、第２インターポーザ２０は、サーマルビア２７を含んでもよい。サーマルビア１７及び２７は、それぞれ、第１コア材１５の第３面１１及び第２コア材２５の第５面２１に直交する方向に延びた部材でもよい。例えば、各サーマルビア１７及び２７は、それぞれ、第１コア材１５及び第２コア材２５を貫通してもよい。このように、第１インターポーザ１０は、第１コア材１５の第３面１１から第４面１２まで貫通したサーマルビア１７を含んでもよい。第２インターポーザ２０は、第２コア材２５の第５面２１から第６面２２まで貫通したサーマルビア２７を含んでもよい。各サーマルビア１７及び２７は、例えば、Ｚ軸方向に延びた中心軸を有する円柱状または角柱状等の柱状でもよい。各サーマルビア１７及び２７は、第３面１１と第４面１２との間、及び、第５面２１と第６面２２との間で熱を移動させることができる。
【0091】
各サーマルビア１７及び２７は、熱伝導性が高い材料を含むことが好ましい。各サーマルビア１７及び２７は、上述の超電導材料を含んでもよい。各サーマルビア１７及び２７は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４等と異なる超電導材料を含んでもよい。また、各サーマルビア１７及び２７は、上述した常電導材料を含んでもよい。各サーマルビア１７及び２７は、インターポーザ配線層１４等と同じ常電導材料を含んでもよいし、インターポーザ配線層１４等と異なる常電導材料を含んでもよい。また、各サーマルビア１７及び２７は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。
【0092】
サーマルビア２７は、冷却部材３４に接続させてもよい。このような構成とすることにより、量子デバイス２ｆの冷却性能を向上させることができる。なお、量子デバイス２ｆは、各サーマルビア１７及び２７を設けず、冷却部材３４のみ設けてもよし、冷却部材３４を設けず、各サーマルビア１７及び２７のみ設けてもよい。また、冷却部材３４及び各サーマルビア１７及び２７の両方を設けてもよい。
【0093】
また、図の吹き出しに示すように、各サーマルビア１７及び２７は、＋Ｚ軸方向側の径の方が大きいテーパが形成された部分を含んでもよい。すなわち、各サーマルビア１７及び２７は、＋Ｚ軸方向側に向かってビア断面が大きくなる略円錐台状の部分を含んでもよい。テーパ形状を含むことで熱容量を増加させることができ、急激な温度変化を緩和することができる。よって、各サーマルビア１７及び２７の温度に対する安定性を向上させることができる。また、冷却部材３４と接触させた場合には、冷却部材３４との熱的接合面積が増加する。よって、より効果的に熱移動を促進させることができる。なお、各サーマルビア１７及び２７と貫通孔との界面において、常温から極低温に温度を変化させた場合に、界面の密着力が低下することがあり得る。例えば、熱収縮により各サーマルビア１７及び２７と貫通孔との界面において密着力以上の力がかかったり、低弾性率の材料を壁面に使用した場合には、極低温下において、弾性率が高くなる（分子が動かなくなる）ので、密着力を失ったりすることで剥離が発生する可能性がある。剥離してしまう場合は、各サーマルビア１７及び２７の位置が動くことが想定されるが、テーパ形状を含むことで、上下の位置が移動しても、各サーマルビア１７及び２７と貫通孔との界面での接触面を維持することができる。各サーマルビア１７及び２７が移動する場合において、冷却部材３４との接触を維持させる凸形状をあらかじめ冷却部材３４に形成し、冷却部材３４と各サーマルビア１７及び２７との接触を維持してもよい。
【0094】
さらに、図の別の吹き出しに示すように、第１インターポーザ１０及び第２インターポーザ２０は、複数の各サーマルビア１７及び２７を接続する共通の接続部材１８及び２８を含んでもよい。例えば、ＸＹ面に平行な板状の接続部材１８及び２８で複数の各サーマルビア１７及び２７を接続させてもよい。各接続部材１８及び２８は、熱伝導性が高い材料を含むことが好ましく、各サーマルビア１７及び２７と同様の材料を含んでもよい。接続部材１８及び２８で接続された複数の各サーマルビア１７及び２７は、熱容量を大きくすることができ、温度変化を抑制することができる。
【0095】
また、接続部材１８及び２８で接続された複数の各サーマルビア１７及び２７に、一定の電位を印加してもよい。例えば、グランド電位を印加してもよい。これにより、量子チップＱＣＨ、第１インターポーザ１０及び第２インターポーザ２０は、グランド電位を各サーマルビア１７及び２７からとることができる。なお、この場合には、各サーマルビア１７及び２７、並びに、各接続部材１８及び２８は、熱伝導性が高く、導電性の材料を含むことが好ましい。
【0096】
第１インターポーザ１０において、量子ビット回路ＱＣ６に接続された配線または信号線が実装された領域は、それ以外の領域よりも熱を発生する。よって、そのような領域のサーマルビア１７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。例えば、第１コア材１５を上方から見て、量子チップＱＣＨが第１インターポーザ１０の中央に実装された場合には、中央領域のサーマルビア１７の密度を、周辺領域のサーマルビア１７の密度よりも大きくする。また、第１インターポーザ１０において、量子ビット回路ＱＣ６からの信号を伝達する第１貫通ビア１６の近傍でも、サーマルビア１７の密度を、それ以外の領域の密度よりも大きくすることが好ましい。これにより、冷却性能を向上させることができる。
【0097】
（変形例７）
次に、実施形態２の変形例７を説明する。本変形例は、試料台３０の凹部３１の底に凹みを有する。図１４は、実施形態２の変形例７に係る量子デバイスを例示した断面図である。図１５は、実施形態２の変形例７に係る試料台３０の凹部３１の底に形成された凹みを例示した平面図である。図１４及び図１５に示すように、変形例７の量子デバイス２ｇにおいて、凹部３１の底には凹み３５が形成されている。図１５に示すように、上方から見て、凹み３５の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きい。よって、量子ビット回路ＱＣ６が形成された領域ＱＣ６１は、凹み３５の領域に含まれている。量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接してもよい。量子チップＱＣＨの第１面ＱＣ１の中央部は、凹み３５を覆っている。
次に、実施形態２の変形例７を説明する。本変形例は、試料台３０の凹部３１の底に凹みを有する。図１４は、実施形態２の変形例７に係る量子デバイスを例示した断面図である。図１５は、実施形態２の変形例７に係る試料台３０の凹部３１の底に形成された凹みを例示した平面図である。図１４及び図１５に示すように、変形例７の量子デバイス２ｇにおいて、凹部３１の底には凹み３５が形成されている。図１５に示すように、上方から見て、凹み３５の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きい。よって、量子ビット回路ＱＣ６が形成された領域ＱＣ６１は、凹み３５の領域に含まれている。量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接してもよい。量子チップＱＣＨの第１面ＱＣ１の中央部は、凹み３５を覆っている。
【0098】
上方から見て、凹み３５の領域は、量子チップＱＣＨよりも大きくてもよい。この場合には、量子チップＱＣＨの第１面ＱＣ１は、凹部３１の底に接しない。
【0099】
量子デバイス２ｇでは、上方から見て、凹み３５の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きいので、量子ビット回路ＱＣ６が形成された領域ＱＣ６１と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、疑似的なキャパシタの生成を抑制し、チップコア材ＱＣ５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子ビット回路ＱＣ６の動作周波数に与える影響を低減することができる。
【0100】
（変形例８）
次に、実施形態２の変形例８を説明する。本変形例は、量子チップＱＣＨの第１面ＱＣ１の周辺部を凹み３５の周囲に接着または接合する。図１６は、実施形態２の変形例８に係る量子デバイスを例示した断面図である。図１６に示すように、変形例８の量子デバイス２ｈでは、量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接着層ＢＬによって接着してもよいし、金属層等の接合層ＭＬによって接合してもよい。このような構成とすることにより、共振の影響を低減しつつ、量子チップＱＣＨの設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
次に、実施形態２の変形例８を説明する。本変形例は、量子チップＱＣＨの第１面ＱＣ１の周辺部を凹み３５の周囲に接着または接合する。図１６は、実施形態２の変形例８に係る量子デバイスを例示した断面図である。図１６に示すように、変形例８の量子デバイス２ｈでは、量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接着層ＢＬによって接着してもよいし、金属層等の接合層ＭＬによって接合してもよい。このような構成とすることにより、共振の影響を低減しつつ、量子チップＱＣＨの設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。
【0101】
（変形例９）
次に、実施形態２の変形例９を説明する。本変形例は、量子チップＱＣＨの第１面ＱＣ１の周辺部と、凹み３５の周囲との間に空間を有する。図１７は、実施形態２の変形例９に係る量子デバイスを例示した断面図である。図１７に示すように、変形例９の量子デバイス２ｉでは、量子チップＱＣＨの第１面ＱＣ１の周辺部は、試料台３０に接触しなくてもよい。すなわち、量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底との間に空間を介して配置されてもよい。このような構成とすることにより、共振の影響を低減しつつ、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
次に、実施形態２の変形例９を説明する。本変形例は、量子チップＱＣＨの第１面ＱＣ１の周辺部と、凹み３５の周囲との間に空間を有する。図１７は、実施形態２の変形例９に係る量子デバイスを例示した断面図である。図１７に示すように、変形例９の量子デバイス２ｉでは、量子チップＱＣＨの第１面ＱＣ１の周辺部は、試料台３０に接触しなくてもよい。すなわち、量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底との間に空間を介して配置されてもよい。このような構成とすることにより、共振の影響を低減しつつ、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
【0102】
（変形例１０）
次に、実施形態２の変形例１０を説明する。本変形例は、凹み３５にピラーを有する。図１８は、実施形態２の変形例１０に係る量子デバイスを例示した断面図である。図１８に示すように、変形例１０の量子デバイス２ｊにおいて、凹部３１の底には凹み３５が形成されている。そして、凹み３５には、１本または複数のピラー３６が設けられている。ピラー３６は、第１面ＱＣ１及び第２面ＱＣ２に直交する方向に延びている。ピラー３６の一端は、凹み３５の底に接続し、ピラー３６の他端は、量子チップＱＣＨの第１面ＱＣ１に接している。このように、量子チップＱＣＨは、凹み３５の底から第１面ＱＣ１に直交する方向に延びたピラー３６に接している。ピラー３６は、円柱でもよいし、柱状でもよい。１本または複数のピラー３６と、第１面ＱＣ１とは、接着層ＢＬによって接着されてもよいし、金属層によって接合されてもよい。
次に、実施形態２の変形例１０を説明する。本変形例は、凹み３５にピラーを有する。図１８は、実施形態２の変形例１０に係る量子デバイスを例示した断面図である。図１８に示すように、変形例１０の量子デバイス２ｊにおいて、凹部３１の底には凹み３５が形成されている。そして、凹み３５には、１本または複数のピラー３６が設けられている。ピラー３６は、第１面ＱＣ１及び第２面ＱＣ２に直交する方向に延びている。ピラー３６の一端は、凹み３５の底に接続し、ピラー３６の他端は、量子チップＱＣＨの第１面ＱＣ１に接している。このように、量子チップＱＣＨは、凹み３５の底から第１面ＱＣ１に直交する方向に延びたピラー３６に接している。ピラー３６は、円柱でもよいし、柱状でもよい。１本または複数のピラー３６と、第１面ＱＣ１とは、接着層ＢＬによって接着されてもよいし、金属層によって接合されてもよい。
【0103】
量子デバイス２ｊでは、上方から見て、凹み３５の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きいので、量子ビット回路ＱＣ６が形成された領域ＱＣ６１と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップコア材Ｑ５のシリコン等の主材に発生する共振の影響を低減することができる。それとともに、ピラー３６は量子チップＱＣＨの第１面ＱＣ１に接するので、冷却性能を向上させることができる。
【0104】
（変形例１１）
次に、実施形態２の変形例１１を説明する。本変形例は、試料台３０の凹部３１の底に貫通孔を有する。図１９は、実施形態２の変形例１１に係る量子デバイスを例示した断面図である。図１９に示すように、変形例１１の量子デバイス２ｋにおいて、凹部３１の底には貫通孔３７が形成されている。上方から見て、貫通孔３７の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きい。よって、量子ビット回路ＱＣ６が形成された領域ＱＣ６１は、貫通孔３７の領域に含まれている。量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接してもよいし、凹部３１の底に接着または接合してもよい。量子チップＱＣＨの第１面ＱＣ１の中央部は、貫通孔３７を覆っている。
次に、実施形態２の変形例１１を説明する。本変形例は、試料台３０の凹部３１の底に貫通孔を有する。図１９は、実施形態２の変形例１１に係る量子デバイスを例示した断面図である。図１９に示すように、変形例１１の量子デバイス２ｋにおいて、凹部３１の底には貫通孔３７が形成されている。上方から見て、貫通孔３７の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きい。よって、量子ビット回路ＱＣ６が形成された領域ＱＣ６１は、貫通孔３７の領域に含まれている。量子チップＱＣＨの第１面ＱＣ１の周辺部は、凹部３１の底に接してもよいし、凹部３１の底に接着または接合してもよい。量子チップＱＣＨの第１面ＱＣ１の中央部は、貫通孔３７を覆っている。
【0105】
量子デバイス２ｋでは、上方から見て、貫通孔３７の領域は、量子ビット回路ＱＣ６が形成された領域ＱＣ６１よりも大きいので、量子ビット回路ＱＣ６が形成された領域ＱＣ６１と、金属等を含む試料台３０との間の距離を大きくすることができる。これにより、チップコア材Ｑ５のシリコン等の主材に発生する共振の影響を低減することができる。よって、量子ビット回路ＱＣ６の動作周波数に与える影響を低減することができる。
【0106】
（変形例１２）
次に、実施形態２の変形例１２を説明する。本変形例は、極低温時において、量子チップＱＣＨが凹部３１に嵌入する。図２０は、実施形態２の変形例１２に係る量子デバイスを例示した断面図である。図２０に示すように、変形例１２の量子デバイス２ｌにおいて、量子チップＱＣＨは、極低温時において、凹部３１に嵌入する。よって、量子チップＱＣＨの側面は、凹部３１の内面に接している。これにより、量子チップＱＣＨは、側面からの熱伝導により冷却されるので、冷却性能を向上させることができる。
次に、実施形態２の変形例１２を説明する。本変形例は、極低温時において、量子チップＱＣＨが凹部３１に嵌入する。図２０は、実施形態２の変形例１２に係る量子デバイスを例示した断面図である。図２０に示すように、変形例１２の量子デバイス２ｌにおいて、量子チップＱＣＨは、極低温時において、凹部３１に嵌入する。よって、量子チップＱＣＨの側面は、凹部３１の内面に接している。これにより、量子チップＱＣＨは、側面からの熱伝導により冷却されるので、冷却性能を向上させることができる。
【0107】
また、第１インターポーザ１０は、極低温時において、ザグリ３８に嵌入してもよい。よって、第１インターポーザ１０の側面は、ザグリ３８の内面に接してもよい。これにより、第１インターポーザ１０は、側面からの熱伝導により冷却されるので、冷却性能を向上させることができる。
【0108】
なお、量子デバイス２ｌを室温から数［ｍＫ］の極低温まで冷却する際に、量子チップＱＣＨ、第１インターポーザ１０及び試料台３０は、体積変化を生じる。よって、予め、体積変化を考慮し、極低温時において、量子チップＱＣＨの側面が凹部３１に接し、第１インターポーザ１０の側面がザグリ３８に接するようにする。また、量子チップＱＣＨのグランド電位を、量子チップＱＣＨの側面を介して試料台３０から取得するようにしてもよい。
【0109】
（変形例１３）
次に、実施形態２の変形例１３を説明する。本変形例は、第１インターポーザ１０の側面が凹部３１の内面に接している。図２１は、実施形態２の変形例１３に係る量子デバイスを例示した断面図である。図２１に示すように、変形例１３の量子デバイス２ｍにおいて、第１インターポーザ１０の側面の少なくとも一部は、凹部３１の内面に接している。
次に、実施形態２の変形例１３を説明する。本変形例は、第１インターポーザ１０の側面が凹部３１の内面に接している。図２１は、実施形態２の変形例１３に係る量子デバイスを例示した断面図である。図２１に示すように、変形例１３の量子デバイス２ｍにおいて、第１インターポーザ１０の側面の少なくとも一部は、凹部３１の内面に接している。
【0110】
このような構成とすることにより、第１インターポーザ１０の第３面１１は、試料台３０に接しなくてもよいので、第３面１１を最大限に活用することができる。例えば、第３面１１に最大限にインターポーザ配線層１３を形成することができる。
【0111】
（変形例１４）
次に、実施形態２の変形例１４を説明する。本変形例は、試料台３０の凹部３１の底から突出するように可動なチップピンを有する。図２２は、実施形態２の変形例１４に係る量子デバイスを例示した断面図である。図２２に示すように、変形例１４の量子デバイス２ｎにおいて、量子チップＱＣＨの第１面ＱＣ１は、試料台３０の凹部３１の底から突出するように可動なチップピン１９に接している。
次に、実施形態２の変形例１４を説明する。本変形例は、試料台３０の凹部３１の底から突出するように可動なチップピンを有する。図２２は、実施形態２の変形例１４に係る量子デバイスを例示した断面図である。図２２に示すように、変形例１４の量子デバイス２ｎにおいて、量子チップＱＣＨの第１面ＱＣ１は、試料台３０の凹部３１の底から突出するように可動なチップピン１９に接している。
【0112】
例えば、凹部３１の底には、１本または複数のチップピン１９が設けられている。チップピン１９は、第１面ＱＣ１に直交する方向に延びている。チップピン１９は、凹部３１の底に形成された孔の内部に配置されている。チップピン１９の一端は、量子チップＱＣＨの第１面ＱＣ１に接している。
【0113】
チップピン１９は、熱伝導性が高い材料を含むことが好ましい。チップピン１９は、試料台３０と同じ材料を含んでもよいし、上述の超電導材料を含んでもよい。チップピン１９は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４等と異なる超電導材料を含んでもよい。また、チップピン１９は、上述した常電導材料を含んでもよい。チップピン１９は、インターポーザ配線層１４等と同じ常電導材料を含んでもよいし、インターポーザ配線層１４等と異なる常電導材料を含んでもよい。また、チップピン１９は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。
【0114】
チップピン１９に、一定の電位を印加してもよい。例えば、グランド電位を印加してもよい。これにより、量子チップＱＣＨは、グランド電位をチップピン１９からとることができる。なお、この場合には、チップピン１９は、熱伝導性が高く、導電性の材料を含むことが好ましい。
【0115】
チップピン１９は、孔の内部にバネ等の弾性体を介して配置されている。このような構成とすることにより、チップピン１９は、量子チップＱＣＨの第１面ＱＣ１に接するので、冷却性能を向上させることができる。また、極低温への温度変化によって生じる量子チップＱＣＨ及び試料台３０の収縮差による応力及びひずみを抑制することができる。
【0116】
（変形例１５）
次に、実施形態２の変形例１５を説明する。本変形例は、ザグリ３８の側面に第１インターポーザ１０が接している。図２３は、実施形態２の変形例１５に係る量子デバイスを例示した断面図である。図２３に示すように、量子デバイス２ｏにおいて、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。
次に、実施形態２の変形例１５を説明する。本変形例は、ザグリ３８の側面に第１インターポーザ１０が接している。図２３は、実施形態２の変形例１５に係る量子デバイスを例示した断面図である。図２３に示すように、量子デバイス２ｏにおいて、試料台３０の凹部３１は、試料台３０の所定面３２に形成されている。そして、凹部３１の開口部の周囲には、ザグリ３８が形成されている。これにより、凹部３１の開口部の周囲に所定面３２と段差を有する段差面３９が形成されている。
【0117】
本変形例の量子デバイス２ｏにおいて、第１インターポーザ１０の側面の少なくとも一部は、段差面３９と所定面３２との間のザグリ３８の側面に接している。そして、第１インターポーザ１０の第３面１１の一部は、段差面３９との間に空間を介して配置されている。これにより、第１インターポーザ１０の第３面１１は、試料台３０に接しなくてもよいので、第３面１１を最大限に活用することができる。
【0118】
（変形例１６）
次に、実施形態２の変形例１６を説明する。本変形例は、第１インターポーザ１０の第３面１１と段差面３９との間にスペーサを有する。図２４は、実施形態２の変形例１６に係る量子デバイスを例示した断面図である。図２４に示すように、量子デバイス２ｐにおいて、第１インターポーザ１０の第３面１１の一部は、段差面３９との間にスペーサＳＰを介して配置されている。すなわち、スペーサＳＰは、第３面１１と段差面３９との間に配置されている。スペーサＳＰは、熱伝導性が高い絶縁材料、例えば窒化アルミ、炭化ケイ素、サファイア、シリコン、アルミナなどを含むことが好ましい。
次に、実施形態２の変形例１６を説明する。本変形例は、第１インターポーザ１０の第３面１１と段差面３９との間にスペーサを有する。図２４は、実施形態２の変形例１６に係る量子デバイスを例示した断面図である。図２４に示すように、量子デバイス２ｐにおいて、第１インターポーザ１０の第３面１１の一部は、段差面３９との間にスペーサＳＰを介して配置されている。すなわち、スペーサＳＰは、第３面１１と段差面３９との間に配置されている。スペーサＳＰは、熱伝導性が高い絶縁材料、例えば窒化アルミ、炭化ケイ素、サファイア、シリコン、アルミナなどを含むことが好ましい。
【0119】
量子デバイス２ｐは、スペーサＳＰを有しているので、量子チップＱＣＨの設置安定性を向上させ、位置精度を向上させることができる。また、試料台３０との熱的接続を向上させることができる。さらに、インターポーザ配線層１３を形成することにより、第３面１１を最大限に活用することができる。
【0120】
（変形例１７）
次に、実施形態２の変形例１７を説明する。本変形例は、第２インターポーザ２０の第６面２２に試料台３０を接しさせる。図２５は、実施形態２の変形例１７に係る量子デバイスを例示した断面図である。図２５に示すように、変形例１７の量子デバイス２ｑにおいて、第２インターポーザ２０の第６面２２は、試料台３０の所定面３２に接している。
次に、実施形態２の変形例１７を説明する。本変形例は、第２インターポーザ２０の第６面２２に試料台３０を接しさせる。図２５は、実施形態２の変形例１７に係る量子デバイスを例示した断面図である。図２５に示すように、変形例１７の量子デバイス２ｑにおいて、第２インターポーザ２０の第６面２２は、試料台３０の所定面３２に接している。
【0121】
量子デバイス２ｑでは、量子チップＱＣＨは、冷却機能を有する試料台３０から、第２インターポーザ２０及び第１インターポーザ１０を介して冷却される。また、第２インターポーザ２０の第６面２２を試料台３０に接触させているため、端子２９を第５面２１に形成する。
【0122】
以上、実施形態２及び変形例１～１７を説明したが、各変形例の各構成を組み合わせたものも実施形態２の技術的思想に含まれる。例えば、実施形態２、変形例１及び変形例２の試料台３０の構成を、変形例４～１４に組み合わせたものも、実施形態２の技術的思想の範囲である。また、第１インターポーザ１０に適用される構成は、適宜、第２インターポーザ２０にも適用してもよい。さらに、実施形態１と、実施形態２及び変形例１～１７の各構成を組み合わせたものも実施形態１及び２の技術的思想に含まれる。実施形態２及び変形例１～１７で記載した効果以外の効果は、実施形態１の記載に含まれている。
【0123】
（実施形態３）
次に、実施形態３に係る量子デバイスを説明する。本実施形態の量子デバイスは、第２インターポーザ２０に対向して配置されたソケットを有している。
次に、実施形態３に係る量子デバイスを説明する。本実施形態の量子デバイスは、第２インターポーザ２０に対向して配置されたソケットを有している。
【0124】
図２６は、実施形態３に係る量子デバイスを例示した断面図である。図２６に示すように、本実施形態の量子デバイス３は、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、第１バンプＢＰ１及び第２バンプＢＰ２に加えて、ソケット４０をさらに備えている。量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、第１バンプＢＰ１及び第２バンプＢＰ２の構成は、実施形態１及び２と同様である。実施形態３でも、量子デバイス３の説明の便宜のために、ＸＹＺ直交座標軸系を用いるが、第１面ＱＣ１に直交するＺ軸の向きが図１と異なっている。すなわち、量子チップＱＣＨから第１インターポーザ１０に向かう向きを＋Ｚ軸方向としている。
【0125】
ソケット４０は、第２インターポーザ２０に対向して配置されている。例えば、本実施形態では、ソケット４０は、第２インターポーザ２０の第６面２２に対向して配置されている。ソケット４０は、ハウジング４５及び可動ピン４７を含んでいる。なお、図２１では、図が煩雑にならないように、いくつかの符号を省略している。
【0126】
ハウジング４５は、一端面４１及び一端面４１の反対側の他端面４２を有している。また、ハウジング４５は、一端面４１の周縁と他端面４２の周縁とを接続する側面４３を有している。一端面４１は、例えば、第２インターポーザ２０側を向いて下方に面し、他端面４２は、上方を向いている。ハウジング４５は、可動ピン４７を保持する。ハウジング４５は、複数の可動ピン４７を保持してもよい。
【0127】
ハウジング４５は、絶縁性の材料を含むことが好ましい。ハウジング４５は、少なくとも可動ピン４７と接する部分は、絶縁性の材料を含んでいる。また、ハウジング４５は、非磁性の材料を含むことが好ましい。さらに、ハウジング４５は、第２インターポーザ２０の熱膨張係数と同等の材料を含むことが好ましい。
【0128】
ハウジング４５は、酸化アルミニウム（Ａｌ２Ｏ３、アルミナとも呼ぶ。）、マイカ系マシナブルセラミック、窒化アルミニウム（ＡｌＮ）、ジルコニア（ＺｒＯ２）、マコール系マシナブルセラミック、ガラス、樹脂及びシリカフィラーを含んだ低線熱膨張の複合材料を含んでもよいし、可動ピン４７との絶縁が取れるのであれば、超電導材料を含んでもよい。
【0129】
可動ピン４７は、ハウジング４５に保持されている。可動ピン４７は、一端及び一端の反対側の他端を有する。可動ピン４７は、Ｚ軸方向に延び、一端は、下方に向き、他端は、上方を向いている。よって、可動ピン４７の一端は、ハウジング４５の一端面４１から突出している。可動ピン４７の一端は、例えば、第２インターポーザ２０の端子２９に電気的に接する。可動ピン４７の他端は、他端面４２から突出し、ボード５０の端子に電気的に接する。このように、ハウジング４５は、可動ピン４７の一端が突出した一端面４１と、可動ピン４７の他端が突出した他端面４２と、を有する。図２６では、ハウジング４５の一端面４１と第２インターポーザ２０との間に空間が形成されているが、可動ピン４７の一端が端子２９に接することができれば、空間は形成されなくてもよい。同様に、ハウジング４５の他端面４２とボード５０との間に空間が形成されているが、可動ピン４７の他端がボード５０の端子に接することができれば、空間は形成されなくてもよい。
【0130】
可動ピン４７の一端及び他端は、コイルバネ、板バネ等の弾性手段を挟んで導通状態で接続されている。可動ピン４７における第２インターポーザ２０の端子に電気的に接触した一端及び他端のうち、少なくとも、一端は、ハウジング４５に対して可動である。可動ピン４７の他端もハウジング４５に対して可動でもよい。可動ピン４７の他端は、例えば、外部への入出力となるコネクタ５１が形成されたボード５０の端子に電気的に接している。
【0131】
可動ピン４７は、超電導材料を含んでもよいし、常電導材料を含んでもよい。可動ピン４７は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４等と異なる超電導材料を含んでもよい。また、可動ピン４７は、インターポーザ配線層２４等と同じ常電導材料を含んでもよいし、インターポーザ配線層２４等と異なる常電導材料を含んでもよい。可動ピン４７は、非磁性材料であることが好ましい。可動ピン４７は、例えば、パラジウム合金、金合金、ベリリウム銅（ＢｅＣｕ）、金（メッキ仕上げ）、ニオブ（Ｎｂ）、ニオブチタン（Ｎｂ－Ｔｉ）、チタン（Ｔｉ）を含むことが好ましい。
【0132】
ソケット４０は、位置決めピン４８を有してもよい。位置決めピン４８は、ソケット４０の配置位置を決めるピンである。位置決めピン４８は、ハウジング４５に保持されている。位置決めピン４８は、例えば、一端面４１から突出した一端を有している。位置決めピン４８は、第２インターポーザ２０の第６面２２の所定の位置に一端を接触させることにより、ソケット４０の配置位置を決める。なお、第２インターポーザ２０の第６面２２に穴を形成し、位置決めピン４８を穴に挿入することにより、ソケット４０の配置位置を決めてもよい。これにより、ソケット４０の位置ずれを抑制することができる。
【0133】
ボード５０は、ソケット４０の他端面４２に対向して配置されている。ボード５０は、コネクタ５１と、ボード基板５５と、端子とを含んでいる。ボード基板５５は、例えば、板状であり、上面及び下面を有している。ボード基板５５の下面は、ソケット４０に対向している。ボード基板５５の下面には端子が設けられている。ボード基板５５の上面には外部への入出力となるコネクタ５１が形成されている。ボード５０のコネクタ５１は、ボード５０の端子と接続されている。可動ピン４７の他端は、ボード５０の端子に電気的に接している。
【0134】
外部からの入力及び外部への出力となるコネクタ５１が形成されたボード５０は、ソケット４０及び第２インターポーザ２０を介して、量子チップＱＣＨとの間で、電源及び信号等の入出力を行う。
【0135】
次に、本実施形態の効果を説明する。本実施形態の量子デバイス３は、第２インターポーザ２０に対向して配置されたソケット４０を有している。ソケット４０は、ハウジング４５に対して可動な可動ピン４７を有しており、第２インターポーザ２０の端子２９に電気的に接している。よって、量子デバイス３を極低温へ冷却する際に生じる端子等の体積変化に追随して可動ピン４７は可動なので、第２インターポーザ２０と接続する端子の断線を抑制することができる。可動ピン４７は、前述の通り、可動ピン４７の一端及び他端を、コイルバネ、板バネ等の弾性手段を挟んで導通状態で接続されており、第２インターポーザ２０とボード５０の間で押し込まれた状態で設置されている。よって、可動ピン４７としては、それぞれ第２インターポーザ２０、ボード５０に対して弾性手段により圧力がかかっている状態となる。この圧力がかかる状態により、可動ピン４７は、冷却に伴う収縮等の体積変化に対応して可動し、端子等への接触を維持することができ、断線を効果的に防ぐことができる。
【0136】
また、ソケット４０は、可動ピン４７の他端を、外部への入出力となるコネクタ５１が形成されたボード５０の端子に電気的に接触させている。よって、外部へ接続する端子を確保することができる。
【0137】
位置決めピン４８を設けることにより、ソケット４０の配置位置を容易に決めることができる。また、位置決めピン４８を第６面２２の穴に挿入することにより、ソケット４０の位置ずれを抑制することができる。
【0138】
（変形例１）
次に、実施形態３の変形例１に係る量子デバイスを説明する。変形例１の量子デバイスは、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、及び、ソケット４０のうち、少なくともいずれかの一部は、冷却機能を有する試料台３０に接している。図２７は、実施形態３の変形例１に係る量子デバイスを例示した断面図である。図２７に示すように、量子デバイス３ａにおいて、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、及び、ソケット４０のうち、例えば、第２インターポーザ２０の側面は、冷却機能を有する試料台３０に接している。試料台３０は、例えば、板状の部分３０ａを含んでいる。板状の部分３０ａは、第２インターポーザ２０の側面を挟んでいる。
次に、実施形態３の変形例１に係る量子デバイスを説明する。変形例１の量子デバイスは、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、及び、ソケット４０のうち、少なくともいずれかの一部は、冷却機能を有する試料台３０に接している。図２７は、実施形態３の変形例１に係る量子デバイスを例示した断面図である。図２７に示すように、量子デバイス３ａにおいて、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０、及び、ソケット４０のうち、例えば、第２インターポーザ２０の側面は、冷却機能を有する試料台３０に接している。試料台３０は、例えば、板状の部分３０ａを含んでいる。板状の部分３０ａは、第２インターポーザ２０の側面を挟んでいる。
【0139】
量子デバイス３ａでは、第２インターポーザ２０を熱流路として用いている。よって、第２インターポーザ２０の側面からの熱伝導によって、量子デバイス３ａを冷却することができる。また、第２インターポーザ２０の第５面２１及び第６面２２を最大限に端子に活用することができる。
【0140】
（変形例２）
次に、実施形態３の変形例２を説明する。本変形例は、ソケット４０の一部のみ試料台３０に接する。図２８は、実施形態３の変形例２に係る量子デバイスを例示した断面図である。図２８に示すように、量子デバイス３ｂにおいて、ハウジング４５の側面４３は、冷却機能を有する試料台３０に接している。試料台３０は、例えば、板状の部分３０ａを含んでいる。板状の部分３０ａは、ハウジング４５の側面４３を挟んでいる。なお、量子デバイス３ｂにおいて、ハウジング４５の側面４３に限らず、ハウジング４５の一端面４１の一部が試料台３０に接してもよいし、ハウジング４５の他端面４２の一部が試料台３０に接してもよい。
次に、実施形態３の変形例２を説明する。本変形例は、ソケット４０の一部のみ試料台３０に接する。図２８は、実施形態３の変形例２に係る量子デバイスを例示した断面図である。図２８に示すように、量子デバイス３ｂにおいて、ハウジング４５の側面４３は、冷却機能を有する試料台３０に接している。試料台３０は、例えば、板状の部分３０ａを含んでいる。板状の部分３０ａは、ハウジング４５の側面４３を挟んでいる。なお、量子デバイス３ｂにおいて、ハウジング４５の側面４３に限らず、ハウジング４５の一端面４１の一部が試料台３０に接してもよいし、ハウジング４５の他端面４２の一部が試料台３０に接してもよい。
【0141】
量子デバイス３ｂでは、ハウジング４５の一端面４１、他端面４２及び側面４３のうち、少なくともいずれかの一部は、冷却機能を有する試料台３０に接するので、試料台３０からの熱伝導によって、量子デバイス３ｂを冷却することができる。これにより、量子デバイス３ｂの冷却性能を向上させることができる。
【0142】
（変形例３）
次に、実施形態３の変形例３を説明する。本変形例は、量子チップＱＣＨの少なくとも一部、第１インターポーザ１０の少なくとも一部、第２インターポーザ２０の少なくとも一部、及び、ソケット４０の少なくともの一部は、それぞれ冷却機能を有する試料台３０に接している。図２９は、実施形態３の変形例３に係る量子デバイスを例示した断面図である。
次に、実施形態３の変形例３を説明する。本変形例は、量子チップＱＣＨの少なくとも一部、第１インターポーザ１０の少なくとも一部、第２インターポーザ２０の少なくとも一部、及び、ソケット４０の少なくともの一部は、それぞれ冷却機能を有する試料台３０に接している。図２９は、実施形態３の変形例３に係る量子デバイスを例示した断面図である。
【0143】
図２９に示すように、量子デバイス３ｃにおいて、量子チップＱＣＨの少なくとも一部、第１インターポーザ１０の少なくとも一部、第２インターポーザ２０の少なくとも一部、及び、ソケット４０の少なくともの一部は、試料台３０に接している。具体的には、例えば、量子チップＱＣＨ及び第１インターポーザ１０は、試料台３０の凹部３１の内部に配置され、内面に接している。第２インターポーザ２０及びソケット４０は、試料台３０の板状の部分３０ａに挟まれている。なお、さらに、第２インターポーザ２０の第５面２１及び第６面２２の一部、ソケット４０の一端面４１及び他端面４２の一部のうち、少なくともいずれかを接するようにしてもよい。
【0144】
量子デバイス３ｃでは、量子チップＱＣＨ、第１インターポーザ１０、第２インターポーザ２０及びソケット４０の各一部が、試料台３０に接しているので、量子デバイス３ｃの冷却性能を向上させることができる。
【0145】
（変形例４）
次に、実施形態３の変形例４を説明する。本変形例のソケット４０は、試料台３０に接した放熱層を有している。図３０は、実施形態３の変形例４に係る量子デバイスを例示した断面図である。図３０に示すように、量子デバイス３ｄにおいて、ソケット４０は、冷却機能を有する試料台３０に接した放熱層４４ａ、４４ｂ及び４４ｃを有する。
次に、実施形態３の変形例４を説明する。本変形例のソケット４０は、試料台３０に接した放熱層を有している。図３０は、実施形態３の変形例４に係る量子デバイスを例示した断面図である。図３０に示すように、量子デバイス３ｄにおいて、ソケット４０は、冷却機能を有する試料台３０に接した放熱層４４ａ、４４ｂ及び４４ｃを有する。
【0146】
放熱層４４ａ等は、熱伝導性が高い材料を含むことが好ましい。放熱層４４ａ等は、上述の超電導材料を含んでもよい。放熱層４４ａ等は、配線層ＱＣ４等と同じ超電導材料を含んでもよいし、配線層ＱＣ４等と異なる超電導材料を含んでもよい。また、放熱層４４ａ等は、上述した常電導材料を含んでもよい。放熱層４４ａ等は、インターポーザ配線層１４等と同じ常電導材料を含んでもよいし、インターポーザ配線層１４等と異なる常電導材料を含んでもよい。また、放熱層４４ａ等は、窒化アルミニウム等の熱伝導性が高いセラミックを含んでもよい。放熱層４４ａ等は、導電性の材料を含む場合には、可動ピン４７との絶縁を保つために絶縁膜で覆われていることが好ましい。
【0147】
放熱層４４ａは、ハウジング４５の一端面４１に配置されている。よって、放熱層４４ａは、一端面４１に露出している。放熱層４４ｂは、ハウジング４５の他端面４２に配置されている。よって、放熱層４４ｂは、他端面４２に露出している。放熱層４４ｃは、ハウジング４５の中央にＸＹ面に平行に配置されている。放熱層４４ｃは、ハウジング４５の側面４３に露出している。量子デバイス３ｄは、放熱層４４ａ、４４ｂ及び４４ｃのうち、少なくともいずれかが配置されてもよい。
【0148】
放熱層４４ａ、４４ｂ及び４４ｃは、試料台３０に接してもよい。例えば、放熱層４４ａ、４４ｂ及び４４ｃは、試料台３０の板状の部分に接している。このように、ソケット４０は、ハウジング４５の一端面４１、他端面４２及び側面４３の少なくともいずれかに露出して試料台３０に接した放熱層を有する。
【0149】
量子デバイス３ｄでは、ソケット４０は、放熱層４４ａ、４４ｂ及び４４ｃを有するので、量子デバイス３ｄの冷却性能を向上させることができる。放熱層４４ａ、４４ｂ及び４４ｃが試料台３０に接する場合には、さらに、量子デバイス３ｄの冷却性能を向上させることができる。
【0150】
（変形例５）
次に、実施形態３の変形例５を説明する。本変形例のソケット４０は、第１インターポーザ１０の第３面１１及び第２インターポーザ２０の第５面２１に配置されている。図３１は、実施形態３の変形例５に係る量子デバイスを例示した断面図である。
次に、実施形態３の変形例５を説明する。本変形例のソケット４０は、第１インターポーザ１０の第３面１１及び第２インターポーザ２０の第５面２１に配置されている。図３１は、実施形態３の変形例５に係る量子デバイスを例示した断面図である。
【0151】
図３１に示すように、量子デバイス３ｅにおいて、ソケット４０は、第１インターポーザ１０の第３面１１及び第２インターポーザ２０の第５面２１に配置されている。なお、図３１においては、第１面ＱＣ１に直交する方向をＺ軸方向とし、第１面ＱＣ１側を＋Ｚ軸方向、第２面ＱＣ２側を－Ｚ軸方向とする。説明の便宜上、＋Ｚ軸方向側を上方とし、－Ｚ軸方向側を下方とする。よって、本実施形態の量子デバイス３ｅでは、ソケット４０は、第２インターポーザ２０の上方（＋Ｚ軸方向側）に配置されている。
【0152】
第２インターポーザ２０の第６面２２は、試料台３０に接してもよい。これにより、第２インターポーザ２０を介して量子チップＱＣＨを冷却することができる。なお、量子チップＱＣＨ、第１インターポーザ１０及び第２インターポーザ２０の少なくともいずれかのグランド電位を、第２インターポーザ２０の第２貫通ビア２６を介して試料台３０から取得してもよい。
【0153】
ソケット４０は、上方から見て、ロの字状、または、コの字状等のように量子チップＱＣＨの周りに配置される。可動ピン４７の一端は、第１インターポーザ１０の第３面１１の端子に電気的に接してもよい。また、可動ピン４７の一端は、第２インターポーザ２０の第５面２１の端子に電気的に接してもよい。可動ピン４７の一端は、ハウジング４５に対して可動である。可動ピン４７の他端は、外部への入出力となるコネクタ５１が形成されたボード５０の端子に電気的に接している。
【0154】
ボード５０は、前述の変形例と同様に、ソケット４０の他端面４２に対向して配置されている。本変形例において、試料台３０上に、第２インターポーザ２０と並んで、ボード５０ａが配置されてもよい。ボード５０ａにおけるボード基板５５ａの下面は、試料台３０に接している。ボード基板５５ａの上面には、コネクタ５１ａ及び端子が形成されている。ソケット４０は、第２インターポーザ２０の第５面２１とボード５０ａの上面とに跨って配置されてもよい。そして、ボード５０の下面に形成された複数の端子が相互に接続されてもよい。この場合には、第２インターポーザ２０の第５面２１に形成された端子から、可動ピン４７ａの一端、可動ピン４７ａの他端、ボード５０の端子、ボード５０の他の端子、可動ピン４７ｂの他端、可動ピン４７ｂの一端、ボード５０ａの端子の順に経由して、ボード５０ａのコネクタ５１ａに接続してもよい。
【0155】
外部からの入力及び外部への出力となるコネクタ５１及び５１ａが形成されたボード５０及び５０ａは、ソケット４０及び第２インターポーザ２０を介して、量子チップＱＣＨとの間で、電源及び信号等の入出力を行う。
【0156】
本変形例の量子デバイス３ｅによれば、外部からの入出力となるコネクタ５１ａを増やすことができるので、外部と接続する端子数を増加させることができる。また、第２インターポーザ２０の第６面２２を試料台３０に接するようにすることができるので、量子デバイス３ｅの冷却性能を向上させることができる。
【0157】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態１～３に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施形態１～３及び各変形例の各構成を適宜組み合わせたもの、複数の量子チップＱＣＨが第１インターポーザ１０及び第２インターポーザ２０に接続されたもの、複数の第１インターポーザ１０及び複数の第２インターポーザ２０がソケット４０に接続されたものも、本実施形態の技術的思想の範囲に含まれる。
【0158】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【0159】
（付記１）
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
を備え、
前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
前記第１インターポーザ及び前記第２インターポーザの少なくともいずれかの一部は、前記試料台に接した、
量子デバイス。
（付記２）
前記第１面の少なくとも一部は、前記凹部の内面に接した、
付記１に記載の量子デバイス。
（付記３）
前記第１面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記１または２に記載の量子デバイス。
（付記４）
前記第１面は、前記凹部の内面との間に空間を介して配置された、
付記１～３のいずれか１項に記載の量子デバイス。
（付記５）
前記凹部は、前記試料台の所定面に形成され、
前記第３面の一部は、前記所定面に接した、
付記１～４のいずれか１項に記載の量子デバイス。
（付記６）
前記第１インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記５に記載の量子デバイス。
（付記７）
前記第１インターポーザは、前記第３面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記第１インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記６に記載の量子デバイス。
（付記８）
前記第６面は、冷却機能を有する冷却部材に接した、
付記１～７のいずれか１項に記載の量子デバイス。
（付記９）
前記第１インターポーザは、第１コア材と、前記第１コア材の前記第３面側から前記第４面側まで貫通したサーマルビアと、を含む、
付記１～８のいずれか１項に記載の量子デバイス。
（付記１０）
前記サーマルビアは、前記第３面側の径よりも前記第４面側の径の方が大きいテーパが形成された部分を含む、
付記９に記載の量子デバイス。
（付記１１）
前記第１インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記９または１０に記載の量子デバイス。
（付記１２）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記第１インターポーザに実装された前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記凹みの領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１３）
前記量子チップは、前記凹みの底から前記第２面に直交する方向に延びたピラーに接した、
付記１２に記載の量子デバイス。
（付記１４）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記第１インターポーザに実装された前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記貫通孔の領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１５）
前記量子チップの側面は、前記凹部の内面に接した、
付記１～１４のいずれか１項に記載の量子デバイス。
（付記１６）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの側面の少なくとも一部は、前記凹部の内面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１７）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの前記第３面の一部は、前記段差面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１８）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの側面の少なくとも一部は、前記段差面と前記所定面との間の側面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１９）
前記第１インターポーザの前記第３面の一部は、前記段差面との間に空間を介して配置された、
付記１８に記載の量子デバイス。
（付記２０）
前記第１インターポーザの前記第３面の一部は、前記段差面との間にスペーサを介して配置された、
付記１８に記載の量子デバイス。
（付記２１）
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
前記第２インターポーザに対向して配置され、可動ピン及び前記可動ピンを支持するハウジングを含むソケットと、
を備え、
前記可動ピンにおける前記第２インターポーザの端子に電気的に接触した一端及び前記一端の反対側の他端のうち少なくとも前記一端は、前記ハウジングに対して可動であり、
前記他端は、外部への入出力となるコネクタが形成されたボードの端子に電気的に接した、
量子デバイス。
（付記２２）
前記量子チップ、前記第１インターポーザ、前記第２インターポーザ、及び、前記ソケットのうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
付記２１に記載の量子デバイス。
（付記２３）
前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
前記第１インターポーザ及び前記第２インターポーザの少なくともいずれかの一部は、前記試料台に接した、
付記２１に記載の量子デバイス。
（付記２４）
前記第１面の少なくとも一部は、前記凹部の内面に接した、
付記２３に記載の量子デバイス。
（付記２５）
前記第１面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記２３に記載の量子デバイス。
（付記２６）
前記第１面は、前記凹部の内面との間に空間を介して配置された、
付記２３に記載の量子デバイス。
（付記２７）
前記第１面は、前記凹部の底から突出するように可動なチップピンに接した、
付記２３に記載の量子デバイス。
（付記２８）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの前記第３面の一部は、前記所定面に接した、
付記２３～２７のいずれか１項に記載の量子デバイス。
（付記２９）
前記第１インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記２８に記載の量子デバイス。
（付記３０）
前記第１インターポーザは、前記第３面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記第１インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記２９に記載の量子デバイス。
（付記３１）
前記第６面は、冷却機能を有する冷却部材に接した、
付記２３～３０のいずれか１項に記載の量子デバイス。
（付記３２）
前記第１インターポーザは、第１コア材と、前記第１コア材の前記第３面側から前記第４面側まで貫通したサーマルビアと、を含む、
付記２３～３１のいずれか１項に記載の量子デバイス。
（付記３３）
前記サーマルビアは、前記第３面側の径よりも前記第４面側の径の方が大きいテーパが形成された部分を含む、
付記３２に記載の量子デバイス。
（付記３４）
前記第１インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記３２または３３に記載の量子デバイス。
（付記３５）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記凹みの領域に含まれた、
付記２３～３４のいずれか１項に記載の量子デバイス。
（付記３６）
前記量子チップは、前記凹みの底から前記第２面に直交する方向に延びたピラーに接した、
付記３５に記載の量子デバイス。
（付記３７）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記貫通孔の領域に含まれた、
付記２３～３４のいずれか１項に記載の量子デバイス。
（付記３８）
前記量子チップの側面は、前記凹部の内面に接した、
付記２３～３７のいずれか１項に記載の量子デバイス。
（付記３９）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの側面の少なくとも一部は、前記凹部の内面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４０）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの前記第３面の一部は、前記段差面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４１）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの側面の少なくとも一部は、前記段差面と前記所定面との間の側面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４２）
前記第１インターポーザの前記第３面の一部は、前記段差面との間に空間を介して配置された、
付記４１に記載の量子デバイス。
（付記４３）
前記第１インターポーザの前記第３面の一部は、前記段差面との間にスペーサを介して配置された、
付記４１に記載の量子デバイス。
（付記４４）
前記ソケットは、前記第６面に対向して配置された、
付記２１～４３のいずれか１項に記載の量子デバイス。
（付記４５）
前記ソケットは、前記第５面に対向して配置された、
付記２１または２２に記載の量子デバイス。
（付記４６）
前記量子チップの少なくとも一部、前記第１インターポーザの少なくとも一部、前記第２インターポーザの少なくとも一部、及び、前記ソケットの少なくともの一部は、冷却機能を有する試料台に接した、
付記２１～４５のいずれか１項に記載の量子デバイス。
（付記４７）
前記ハウジングは、前記可動ピンの一端が突出した一端面と、前記可動ピンの他端が突出した他端面と、前記一端面の周縁と前記他端面の周縁とを接続する側面と、を有し、
前記一端面、前記他端面及び前記側面のうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
付記２１～４６のいずれか１項に記載の量子デバイス。
（付記４８）
前記ソケットは、前記ハウジングの前記一端面、前記他端面及び前記側面の少なくともいずれかに露出して前記試料台に接した放熱層を有する、
付記４７に記載の量子デバイス。
（付記４９）
前記ソケットは、前記ソケットの配置位置を決める位置決めピンを有する、
付記２１～４８のいずれか１項に記載の量子デバイス。
（付記５０）
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
前記第２インターポーザに対向して配置され、可動ピン及び前記可動ピンを支持するハウジングを含むソケットと、
を備え、
前記量子チップ、前記第１インターポーザ、前記第２インターポーザ、及び、前記ソケットのうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
量子デバイス。
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
を備え、
前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
前記第１インターポーザ及び前記第２インターポーザの少なくともいずれかの一部は、前記試料台に接した、
量子デバイス。
（付記２）
前記第１面の少なくとも一部は、前記凹部の内面に接した、
付記１に記載の量子デバイス。
（付記３）
前記第１面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記１または２に記載の量子デバイス。
（付記４）
前記第１面は、前記凹部の内面との間に空間を介して配置された、
付記１～３のいずれか１項に記載の量子デバイス。
（付記５）
前記凹部は、前記試料台の所定面に形成され、
前記第３面の一部は、前記所定面に接した、
付記１～４のいずれか１項に記載の量子デバイス。
（付記６）
前記第１インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記５に記載の量子デバイス。
（付記７）
前記第１インターポーザは、前記第３面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記第１インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記６に記載の量子デバイス。
（付記８）
前記第６面は、冷却機能を有する冷却部材に接した、
付記１～７のいずれか１項に記載の量子デバイス。
（付記９）
前記第１インターポーザは、第１コア材と、前記第１コア材の前記第３面側から前記第４面側まで貫通したサーマルビアと、を含む、
付記１～８のいずれか１項に記載の量子デバイス。
（付記１０）
前記サーマルビアは、前記第３面側の径よりも前記第４面側の径の方が大きいテーパが形成された部分を含む、
付記９に記載の量子デバイス。
（付記１１）
前記第１インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記９または１０に記載の量子デバイス。
（付記１２）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記第１インターポーザに実装された前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記凹みの領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１３）
前記量子チップは、前記凹みの底から前記第２面に直交する方向に延びたピラーに接した、
付記１２に記載の量子デバイス。
（付記１４）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記第１インターポーザに実装された前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記貫通孔の領域に含まれた、
付記１～１１のいずれか１項に記載の量子デバイス。
（付記１５）
前記量子チップの側面は、前記凹部の内面に接した、
付記１～１４のいずれか１項に記載の量子デバイス。
（付記１６）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの側面の少なくとも一部は、前記凹部の内面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１７）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの前記第３面の一部は、前記段差面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１８）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの側面の少なくとも一部は、前記段差面と前記所定面との間の側面に接した、
付記１～１５のいずれか１項に記載の量子デバイス。
（付記１９）
前記第１インターポーザの前記第３面の一部は、前記段差面との間に空間を介して配置された、
付記１８に記載の量子デバイス。
（付記２０）
前記第１インターポーザの前記第３面の一部は、前記段差面との間にスペーサを介して配置された、
付記１８に記載の量子デバイス。
（付記２１）
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
前記第２インターポーザに対向して配置され、可動ピン及び前記可動ピンを支持するハウジングを含むソケットと、
を備え、
前記可動ピンにおける前記第２インターポーザの端子に電気的に接触した一端及び前記一端の反対側の他端のうち少なくとも前記一端は、前記ハウジングに対して可動であり、
前記他端は、外部への入出力となるコネクタが形成されたボードの端子に電気的に接した、
量子デバイス。
（付記２２）
前記量子チップ、前記第１インターポーザ、前記第２インターポーザ、及び、前記ソケットのうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
付記２１に記載の量子デバイス。
（付記２３）
前記量子チップは、冷却機能を有する試料台に形成された凹部の内部に配置され、
前記第１インターポーザ及び前記第２インターポーザの少なくともいずれかの一部は、前記試料台に接した、
付記２１に記載の量子デバイス。
（付記２４）
前記第１面の少なくとも一部は、前記凹部の内面に接した、
付記２３に記載の量子デバイス。
（付記２５）
前記第１面の少なくとも一部は、前記凹部の内面に接着または接合された、
付記２３に記載の量子デバイス。
（付記２６）
前記第１面は、前記凹部の内面との間に空間を介して配置された、
付記２３に記載の量子デバイス。
（付記２７）
前記第１面は、前記凹部の底から突出するように可動なチップピンに接した、
付記２３に記載の量子デバイス。
（付記２８）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの前記第３面の一部は、前記所定面に接した、
付記２３～２７のいずれか１項に記載の量子デバイス。
（付記２９）
前記第１インターポーザの側面の少なくとも一部は、前記所定面上に設けられた複数の抑え部材に接した、
付記２８に記載の量子デバイス。
（付記３０）
前記第１インターポーザは、前記第３面に直交する方向から見て矩形であり、
複数の前記抑え部材は、前記第１インターポーザにおける各角部の近傍の側面を平面部分で抑える、
付記２９に記載の量子デバイス。
（付記３１）
前記第６面は、冷却機能を有する冷却部材に接した、
付記２３～３０のいずれか１項に記載の量子デバイス。
（付記３２）
前記第１インターポーザは、第１コア材と、前記第１コア材の前記第３面側から前記第４面側まで貫通したサーマルビアと、を含む、
付記２３～３１のいずれか１項に記載の量子デバイス。
（付記３３）
前記サーマルビアは、前記第３面側の径よりも前記第４面側の径の方が大きいテーパが形成された部分を含む、
付記３２に記載の量子デバイス。
（付記３４）
前記第１インターポーザは、複数の前記サーマルビアを接続する共通の接続部材をさらに含む、
付記３２または３３に記載の量子デバイス。
（付記３５）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には凹みが形成され、
前記量子チップの前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記凹みの領域に含まれた、
付記２３～３４のいずれか１項に記載の量子デバイス。
（付記３６）
前記量子チップは、前記凹みの底から前記第２面に直交する方向に延びたピラーに接した、
付記３５に記載の量子デバイス。
（付記３７）
前記量子チップは、超電導材料がジョセフソン接合によって環状に接続されたループ回路を有する共振器が形成された量子ビット回路を含み、
前記凹部の底には貫通孔が形成され、
前記量子チップの前記第２面に直交する方向から見て、前記量子ビット回路が形成された領域は、前記貫通孔の領域に含まれた、
付記２３～３４のいずれか１項に記載の量子デバイス。
（付記３８）
前記量子チップの側面は、前記凹部の内面に接した、
付記２３～３７のいずれか１項に記載の量子デバイス。
（付記３９）
前記凹部は、前記試料台の所定面に形成され、
前記第１インターポーザの側面の少なくとも一部は、前記凹部の内面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４０）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの前記第３面の一部は、前記段差面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４１）
前記凹部は、前記試料台の所定面に形成され、
前記凹部の開口部の周囲に前記所定面に対して段差を有する段差面が形成され、
前記第１インターポーザの側面の少なくとも一部は、前記段差面と前記所定面との間の側面に接した、
付記２３～３８のいずれか１項に記載の量子デバイス。
（付記４２）
前記第１インターポーザの前記第３面の一部は、前記段差面との間に空間を介して配置された、
付記４１に記載の量子デバイス。
（付記４３）
前記第１インターポーザの前記第３面の一部は、前記段差面との間にスペーサを介して配置された、
付記４１に記載の量子デバイス。
（付記４４）
前記ソケットは、前記第６面に対向して配置された、
付記２１～４３のいずれか１項に記載の量子デバイス。
（付記４５）
前記ソケットは、前記第５面に対向して配置された、
付記２１または２２に記載の量子デバイス。
（付記４６）
前記量子チップの少なくとも一部、前記第１インターポーザの少なくとも一部、前記第２インターポーザの少なくとも一部、及び、前記ソケットの少なくともの一部は、冷却機能を有する試料台に接した、
付記２１～４５のいずれか１項に記載の量子デバイス。
（付記４７）
前記ハウジングは、前記可動ピンの一端が突出した一端面と、前記可動ピンの他端が突出した他端面と、前記一端面の周縁と前記他端面の周縁とを接続する側面と、を有し、
前記一端面、前記他端面及び前記側面のうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
付記２１～４６のいずれか１項に記載の量子デバイス。
（付記４８）
前記ソケットは、前記ハウジングの前記一端面、前記他端面及び前記側面の少なくともいずれかに露出して前記試料台に接した放熱層を有する、
付記４７に記載の量子デバイス。
（付記４９）
前記ソケットは、前記ソケットの配置位置を決める位置決めピンを有する、
付記２１～４８のいずれか１項に記載の量子デバイス。
（付記５０）
第１面及び前記第１面の反対側の第２面を有し、前記第２面に量子ビット回路の少なくとも一部が設けられた量子チップと、
第３面及び前記第３面の反対側の第４面を有し、前記第２面が前記第３面と対向するように、前記量子チップが接続された第１インターポーザと、
第５面及び前記第５面の反対側の第６面を有し、前記第４面が前記第５面と対向するように、前記第１インターポーザが接続された第２インターポーザと、
前記第２インターポーザに対向して配置され、可動ピン及び前記可動ピンを支持するハウジングを含むソケットと、
を備え、
前記量子チップ、前記第１インターポーザ、前記第２インターポーザ、及び、前記ソケットのうち、少なくともいずれかの一部は、冷却機能を有する試料台に接した、
量子デバイス。
【符号の説明】
【0160】
１、２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、２ｇ、２ｈ 量子デバイス
２ｉ、２ｊ、２ｋ、２ｌ、２ｍ、２ｎ、２ｏ、２ｐ、２ｑ 量子デバイス
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ 量子デバイス
１０ 第１インターポーザ
１１ 第３面
１２ 第４面
１３ インターポーザ配線層
１３ａ 制御回路
１３ｂ 読み出し回路
１４ インターポーザ配線層
１４ａ 端子
１５ 第１コア材
１６ 第１貫通ビア
１７ サーマルビア
１８ 接続部材
１９ チップピン
２０ 第２インターポーザ
２１ 第５面
２２ 第６面
２３ インターポーザ配線層
２４ インターポーザ配線層
２５ 第２コア材
２６ 第２貫通ビア
２７ サーマルビア
２８ 接続部材
２９ 端子
３０ 試料台
３１ 凹部
３２ 所定面
３３ 抑え部材
３４ 冷却部材
３５ 凹み
３６ ピラー
３７ 貫通孔
３８ ザグリ
３９ 段差面
４０ ソケット
４１ 一端面
４２ 他端面
４３ 側面
４４ａ、４４ｂ、４４ｃ 放熱層
４５ ハウジング
４７ 可動ピン
４８ 位置決めピン
５０ ボード
５１ コネクタ
５５ ボード基板
ＢＰ１ 第１バンプ
ＢＰ２ 第２バンプ
ＱＣ１ 第１面
ＱＣ２ 第２面
ＱＣ４ 配線層
ＱＣ５ チップコア材
ＱＣ６ 量子ビット回路
ＱＣ６１ 領域
ＱＣ７ ジョセフソン接合
ＱＣ８ 共振器
ＱＣ９ 発振器
ＱＣＨ 量子チップ
ＳＰ スペーサ
２ｉ、２ｊ、２ｋ、２ｌ、２ｍ、２ｎ、２ｏ、２ｐ、２ｑ 量子デバイス
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ 量子デバイス
１０ 第１インターポーザ
１１ 第３面
１２ 第４面
１３ インターポーザ配線層
１３ａ 制御回路
１３ｂ 読み出し回路
１４ インターポーザ配線層
１４ａ 端子
１５ 第１コア材
１６ 第１貫通ビア
１７ サーマルビア
１８ 接続部材
１９ チップピン
２０ 第２インターポーザ
２１ 第５面
２２ 第６面
２３ インターポーザ配線層
２４ インターポーザ配線層
２５ 第２コア材
２６ 第２貫通ビア
２７ サーマルビア
２８ 接続部材
２９ 端子
３０ 試料台
３１ 凹部
３２ 所定面
３３ 抑え部材
３４ 冷却部材
３５ 凹み
３６ ピラー
３７ 貫通孔
３８ ザグリ
３９ 段差面
４０ ソケット
４１ 一端面
４２ 他端面
４３ 側面
４４ａ、４４ｂ、４４ｃ 放熱層
４５ ハウジング
４７ 可動ピン
４８ 位置決めピン
５０ ボード
５１ コネクタ
５５ ボード基板
ＢＰ１ 第１バンプ
ＢＰ２ 第２バンプ
ＱＣ１ 第１面
ＱＣ２ 第２面
ＱＣ４ 配線層
ＱＣ５ チップコア材
ＱＣ６ 量子ビット回路
ＱＣ６１ 領域
ＱＣ７ ジョセフソン接合
ＱＣ８ 共振器
ＱＣ９ 発振器
ＱＣＨ 量子チップ
ＳＰ スペーサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】