特開 2022-169331 メモリ制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022169331

(43)【公開日】2022-11-09

(54)【発明の名称】メモリ制御回路

(51)【国際特許分類】

   G06F 12/02 20060101AFI20221101BHJP

【ＦＩ】

G06F12/02 550

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2021075303

(22)【出願日】2021-04-27

(71)【出願人】

【識別番号】000232483

【氏名又は名称】日本電波工業株式会社

(74)【代理人】

【識別番号】110002756

【氏名又は名称】弁理士法人弥生特許事務所

(72)【発明者】

【氏名】古幡 司

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA06

5B160AA13

5B160AB08

5B160AB25

(57)【要約】      （修正有）

【課題】ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｌｌｅｙ）を用い、外部メモリからのデータの読み出しを高速に実施するメモリ制御回路を提供する。
【解決手段】ＦＰＧＡ１０を用いて構成されるメモリ制御回路１であって、アドレス管理部１３は、外部メモリ２に予め記憶される複数のデータについてのアドレスを、識別情報と対応付けて記憶しており、出力対象となるデータの識別情報に対応するアドレスを出力する。読み出しコントローラ１４１は、アドレス管理部１３から取得したアドレスに基づき、外部メモリ２からデータを読み出す。制御部１１は、外部メモリから読み出した出力対象のデータを出力部１０２より出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

出力対象のデータを外部メモリから読み出して出力するメモリ制御回路であって、
外部から前記出力対象のデータを選択するための選択情報が入力される入力部と、
複数の前記選択情報と、各選択情報に対応するデータを識別する識別情報とを予め対応付けて記憶する内部メモリであるプリセット情報記憶部と、
前記外部メモリに予め記憶される複数のデータについて、各々のデータが記憶されている前記外部メモリのアドレスを各データの識別情報と予め対応付けて記憶し、指定された識別情報に対応するアドレスを出力するアドレス管理部と、
前記アドレス管理部から取得したアドレスに基づき、前記外部メモリから出力対象のデータを読み出す読み出しコントローラと、
前記出力対象のデータを出力する出力部と、
制御部と、が共通のＦＰＧＡ（Field Programmable Gate Array）を用いて構成され、
前記制御部は、
前記入力部から入力された前記選択情報に対応付けられた前記識別情報を前記プリセット情報記憶部から読み出し、前記アドレス管理部に出力して前記識別情報の指定を行うステップと、
前記指定された識別情報に対応して前記アドレス管理部に記憶されているアドレスに基づき、前記読み出しコントローラが、前記外部メモリから読み出した前記出力対象のデータを前記出力部より出力するステップと、を実行するように構成されたことを特徴とするメモリ制御回路。

【請求項2】

前記アドレス管理部に対し、前記外部メモリに記憶させるデータと、当該データに対応付けられた識別情報とを入力するためのデータ入力部と、
前記アドレス管理部に入力されたデータを、前記外部メモリに書き込む書き込みコントローラと、が前記ＦＰＧＡを用いて構成され、
前記アドレス管理部が、前記データ入力部より入力されたデータのデータ長に基づいて、前記データを前記外部メモリに記憶させるためのアドレスを生成し、前記データと生成したアドレスとを前記書き込みコントローラへ出力すると共に、前記データの識別情報と前記アドレスとを対応付けて記憶するステップと、
前記書き込みコントローラが、前記アドレス管理部から取得した前記アドレスに基づき、前記データを前記外部メモリに書き込むステップと、を実行するように構成されたことを特徴とする請求項１に記載のメモリ制御回路。

【請求項3】

前記プリセット情報記憶部に対し、前記識別情報に対応付けられたデータを選択するための選択情報と、前記アドレス管理部に記憶されている識別情報との組であるプリセット情報が入力されるプリセット情報入力部と、
前記プリセット情報記憶部に記憶させる情報の書き込み制御を行う内部メモリ制御部と、が前記ＦＰＧＡを用いて構成され、
前記内部メモリ制御部は、前記プリセット情報入力部から入力された前記プリセット情報である前記選択情報と前記識別情報とを対応付けて前記プリセット情報記憶部に記憶させることを特徴とする請求項１または２に記載のメモリ制御回路。

【請求項4】

前記出力対象のデータは、音声データであることを特徴とする請求項１ないし３のいずれか一つに記載のメモリ制御回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、外部メモリに記憶されたデータを読み出して出力するための制御を行うメモリ制御回路に関する。

【背景技術】

【0002】

一般的なコンピュータシステムにおいて、メモリに記憶されたデータを取得するにあたっては、データの読み出しを行う回路を用い、データが格納されている領域を示すアドレスを指定して所望のデータを読み出す処理が行われる。

【0003】

一方、電子機器などに搭載される組み込みシステムにおいては、プログラム可能な論理回路の一種であるＦＰＧＡ（Field Programmable Gate Array）を利用して機器制御を行う場合がある。しかしながらギガヘルツオーダーの動作周波数を持つＩＣ（Integrated Circuit）と比較して、ＦＰＧＡの動作周波数はメガヘルツオーダーのものが多い。このため、ＦＰＧＡを利用しつつ、高速にメモリからのデータ取得を行うためには、従来手法とは異なる工夫が必要となる。

【0004】

ここで特許文献１には、複数の画像データを重ねあわせる処理を行うにあたり、メモリ制御装置を用い、メモリ内に格納された画像データを中央演算処理装置のキャッシュメモリに読み込む動作を実行する情報処理装置が記載されている。
しかしながら特許文献１には、メモリ制御装置がメモリから読み出す画像データのアドレスを指定して読み出し要求を行う従来の手法が記載されているに過ぎず、このメモリ制御装置がＦＰＧＡを用いて構成されている旨の記載もない。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００３－１５０３３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明はこのような事情の下になされたものであり、ＦＰＧＡを用い、外部メモリからのデータの読み出しを高速に実施する技術を提供する。

【課題を解決するための手段】

【0007】

本発明のメモリ制御回路は、出力対象のデータを外部メモリから読み出して出力するメモリ制御回路であって、
外部から前記出力対象のデータを選択するための選択情報が入力される入力部と、
複数の前記選択情報と、各選択情報に対応するデータを識別する識別情報とを予め対応付けて記憶する内部メモリであるプリセット情報記憶部と、
前記外部メモリに予め記憶される複数のデータについて、各々のデータが記憶されている前記外部メモリのアドレスを各データの識別情報と予め対応付けて記憶し、指定された識別情報に対応するアドレスを出力するアドレス管理部と、
前記アドレス管理部から取得したアドレスに基づき、前記外部メモリから出力対象のデータを読み出す読み出しコントローラと、
前記出力対象のデータを出力する出力部と、
制御部と、が共通のＦＰＧＡ（Field Programmable Gate Array）を用いて構成され、
前記制御部は、
前記入力部から入力された前記選択情報に対応付けられた前記識別情報を前記プリセット情報記憶部から読み出し、前記アドレス管理部に出力して前記識別情報の指定を行うステップと、
前記指定された識別情報に対応して前記アドレス管理部に記憶されているアドレスに基づき、前記読み出しコントローラが、前記外部メモリから読み出した前記出力対象のデータを前記出力部より出力するステップと、を実行するように構成されたことを特徴とする。

【0008】

前記メモリ制御回路は以下の特徴を備えていてもよい。
（ａ）前記アドレス管理部に対し、前記外部メモリに記憶させるデータと、当該データに対応付けられた識別情報とを入力するためのデータ入力部と、前記アドレス管理部に入力されたデータを、前記外部メモリに書き込む書き込みコントローラと、が前記ＦＰＧＡを用いて構成され、前記アドレス管理部が、前記データ入力部より入力されたデータのデータ長に基づいて、前記データを前記外部メモリに記憶させるためのアドレスを生成し、前記データと生成したアドレスとを前記書き込みコントローラへ出力すると共に、前記データの識別情報と前記アドレスとを対応付けて記憶するステップと、前記書き込みコントローラが、前記アドレス管理部から取得した前記アドレスに基づき、前記データを前記外部メモリに書き込むステップと、を実行するように構成されたこと。
（ｂ）前記プリセット情報記憶部に対し、前記識別情報に対応付けられたデータを選択するための選択情報と、前記アドレス管理部に記憶されている識別情報との組であるプリセット情報が入力されるプリセット情報入力部と、前記プリセット情報記憶部に記憶させる情報の書き込み制御を行う内部メモリ制御部と、が前記ＦＰＧＡを用いて構成され、前記内部メモリ制御部は、前記プリセット情報入力部から入力された前記プリセット情報である前記選択情報と前記識別情報とを対応付けて前記プリセット情報記憶部に記憶させること。
（ｃ）前記出力対象のデータは、音声データであること。

【発明の効果】

【0009】

本メモリ制御回路は、出力対象となるデータを識別する識別情報と、外部メモリのアドレスとを対応付けて記憶しているので、識別情報を特定する動作を実行することにより、出力対象のデータを迅速に外部メモリから読み出すことができる。

【図面の簡単な説明】

【0010】

【図1】実施の形態に係るメモリ制御回路のブロック図である。

【発明を実施するための形態】

【0011】

図１は、実施の形態に係るメモリ制御回路１のブロック図を示している。本例のメモリ制御回路１は、ＦＰＧＡ１０を用いて構成され、外部メモリであるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）２から出力対象のデータを読み出して、外部へ出力する処理を実行する。
メモリ制御回路１を用いて読み出されるデータとして、ＳＤＲＡＭ２には、例えば１００件の音声データが格納されている。

【0012】

ＦＰＧＡ１０には、メモリ制御回路１の制御を行う制御部１１と、ＦＰＧＡ１０に予め設定されたプリセット情報を記憶するプリセット情報記憶部１２と、ＳＤＲＡＭ２に格納されている各音声データのアドレスを管理するアドレス管理部１３と、ＳＤＲＡＭ２からの音声データの読み出しを実行する読み出しコントローラ１４１と、ＳＤＲＡＭ２に対する音声データの書き込みを実行する書き込みコントローラ１４２とが設けられている。

【0013】

プリセット情報記憶部１２は、出力対象のデータを選択するための選択情報と、音声データを識別するための識別情報である送信データ番号とを予め対応付けて記憶するＦＰＧＡ１０の内部メモリである。互いに対応付けられた選択情報と送信データ番号との組は本例のプリセット情報に相当する。
選択情報としては、例えばユーザーが選択した音声データを把握可能な内容が設定され、送信番号データとしては、１００件の音声データに対し、互いに異なる番号が設定される。

【0014】

プリセット情報は、外部のインターフェース（ＩＦ）３３を介し、ＦＰＧＡ１０のインプット／アウトプットブロック（ＩＯＢ）であるプリセット情報入力部１０４から入力される。ＦＰＧＡ１０に入力されたプリセット情報は、内部メモリ制御部１２１を用いて選択情報と送信データ番号とが対応付けられてプリセット情報記憶部１２に記憶される。

【0015】

アドレス管理部１３は、既述の送信番号データと、各送信番号データによって識別される音声データが格納されているＳＤＲＡＭ２のアドレスとを対応付けて記憶する不図示の内部メモリを備える。また、アドレス管理部１３は、指定された送信番号データに対応するアドレスを読み出しコントローラ１４１に向けて出力する機能を有する。

【0016】

さらにアドレス管理部１３に対しては、外部のＩＦ３２を介して、ＩＯＢであるデータ入力部１０３から、ＳＤＲＡＭ２に格納する音声データと、当該音声データに対応づけられた送信番号データとが入力される。アドレス管理部１３は、入力された音声データのデータ長に基づいて、当該音声データをＳＤＲＡＭ２に記憶させるためのアドレスを生成する。アドレス管理部１３は、音声データと、生成したアドレスとを書き込みコントローラ１４２へ向けて出力すると共に、これら音声データとアドレスとを対応付けて記憶するステップを実行する機能を有する。

【0017】

読み出しコントローラ１４１は、アドレス管理部１３から取得したアドレスに基づき、ＳＤＲＡＭ２からの音声データ読み出すステップを実行する。また書き込みコントローラ１４２は、アドレス管理部１３にて生成されたアドレスに基づき、当該アドレスに対応づけられた音声データをアドレス管理部１３から取得してＳＤＲＡＭ２に書き込むステップを実行する。読み出しコントローラ１４１、書き込みコントローラ１４２には、例えばＦＩＦＯ（First In, First Out）により、音声データの読み出し、書き込みを行うための内部メモリ１４０ａ、１４０ｂが設けられている。

【0018】

制御部１１に対しては、外部のＩＦ３３を介して、ＩＯＢであるプリセット情報入力部１０４から、出力対象の音声データを選択する選択情報が入力される。また、制御部１１は、読み出しコントローラ１４１によってＳＤＲＡＭ２から読み出された音声データを、ＩＯＢである出力部１０２より出力する動作を実行する。

【0019】

以上に説明した構成を備えるメモリ制御回路１を用いて、ＳＤＲＡＭ２に格納された所望の音声データを出力する動作について説明する。
初めに、ＩＦ３１及び入力部１０１を介して、出力対象となる音声データを選択する選択情報が入力される。制御部１１は、入力された選択情報と対応付けて記憶されている送信データ番号をプリセット情報記憶部１２から読み出し、当該送信データ番号をアドレス管理部１３に出力する（識別情報の指定を行うステップ）。

【0020】

アドレス管理部１３は、制御部１１から取得した送信番号データに対応して記憶されているアドレスを、読み出しコントローラ１４１へ出力する。読み出しコントローラ１４１は、アドレス管理部１３から取得したアドレスに基づき、ＳＤＲＡＭ２から音声データを読み出す。読み出された音声データは、例えばアドレス管理部１３の内部メモリに格納される。制御部１１はアドレス管理部１３から当該音声データを読み出して、出力部１０２を介して外部へ出力する（データを出力するステップ）。
なお、読み出しコントローラ１４１が読み出した音声データを一旦、アドレス管理部１３の内部メモリに格納することは必須の要件ではない。例えば、制御部１１側にも内部メモリを設け、読み出しコントローラ１４１は、当該制御部１１の内部メモリに音声データを格納し、その後、出力部１０２を介して外部へ出力してもよい。

【0021】

本実施の形態に係るメモリ制御回路１によれば以下の効果がある。出力対象となる音声データを識別する送信番号データと、ＳＤＲＡＭ２のアドレスとを対応付けて記憶しているので、送信番号データを特定する動作を実行することにより、出力対象の音声データを迅速にＳＤＲＡＭ２から読み出すことができる。

【0022】

例えばアドレス管理部１３を設けない場合、制御部１１は、ＳＤＲＡＭ２を検索して出力対象の音声データが格納されているアドレスを特定し、しかる後、当該アドレスを読み出しコントローラ１４１に出力して音声データの読み出しを実行しなければならない。しかしながら、既述のようにＩＣと比較して動作が遅いＦＰＧＡにおいて、ＳＤＲＡＭ２を検索してアドレスを特定する動作が必要となることは、選択された音声データの出力に遅延が生じてしまうおそれがある。
この点、本例のメモリ制御回路１は、ＳＤＲＡＭ２に格納されている各音声データのアドレスを予め把握しているので、出力対象の音声データを迅速に読み出して出力することができる。

【0023】

以上に説明した実施の形態においては、ＳＤＲＡＭ２に格納されているデータが音声データである場合について説明した。しかしながら、ＳＤＲＡＭ２に格納されるデータの種類はこの例に限定されるものではない。例えば画像データが格納されたＳＤＲＡＭ２においても、本例のメモリ制御回路１はメモリ制御を高速で実行することができる。

【符号の説明】

【0024】

１ メモリ制御回路
１０ ＦＰＧＡ
１０２ 出力部
１１ 制御部
１２ プリセット情報記憶部
１３ アドレス管理部
１４１ 読み出しコントローラ
１４２ 書き込みコントローラ
２ ＳＤＲＡＭ

【図1】