特開 2022-169697 ゼロボーダディスプレイ用のハイブリッドアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022169697

(43)【公開日】2022-11-09

(54)【発明の名称】ゼロボーダディスプレイ用のハイブリッドアーキテクチャ

(51)【国際特許分類】

   G09G 3/32 20160101AFI20221101BHJP

   G09G 3/20 20060101ALI20221101BHJP

   G09F 9/33 20060101ALI20221101BHJP

   G09F 9/30 20060101ALI20221101BHJP

【ＦＩ】

G09G3/32 A

G09G3/20 611Z

G09G3/20 612K

G09G3/20 612R

G09G3/20 621J

G09G3/20 633Q

G09G3/20 670A

G09F9/33

G09F9/30 343

【審査請求】有

【請求項の数】19

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022133283

(22)【出願日】2022-08-24

(62)【分割の表示】P 2020564066の分割

【原出願日】2019-05-23

(31)【優先権主張番号】62/686,297

(32)【優先日】2018-06-18

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/356,914

(32)【優先日】2019-03-18

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】503260918

【氏名又は名称】アップル インコーポレイテッド

【氏名又は名称原語表記】Ａｐｐｌｅ Ｉｎｃ．

【住所又は居所原語表記】Ｏｎｅ Ａｐｐｌｅ Ｐａｒｋ Ｗａｙ，Ｃｕｐｅｒｔｉｎｏ， Ｃａｌｉｆｏｒｎｉａ ９５０１４， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100210239

【弁理士】

【氏名又は名称】富永 真太郎

(72)【発明者】

【氏名】ルー， シャン

(72)【発明者】

【氏名】バロウギ， マフディ ファロク

(72)【発明者】

【氏名】ワン， シャオフェン

(72)【発明者】

【氏名】シェーファー， デレク ケー．

(72)【発明者】

【氏名】ジェン， ヘンリー シー．

(72)【発明者】

【氏名】ベイ， ホーピル

(57)【要約】      （修正有）

【課題】ディスプレイパネルを動作させるハイブリッドアーキテクチャ及び方法が記載されている。
【解決手段】一実施形態では、行ドライバ及び画素ドライバ機能は、バックボーンハイブリッド画素ドライバチップのグループ内で組み合わされ、グローバル信号線は、バックボーンハイブリッド画素ドライバチップに分配され、グローバル信号は、画素ドライバチップの行に操作されて分配される。
【選択図】図５Ｂ

【特許請求の範囲】

【請求項1】

グローバル信号線のバス列と、
行機能信号線の複数の行と、
画素ドライバチップの複数の行であって、画素ドライバチップの各行が、行機能信号線の対応する行に接続され、各画素ドライバチップが、発光ダイオード（ＬＥＤ）の対応するマトリックスに接続され、画素ドライバチップの各行が、
バックボーンハイブリッド画素ドライバチップのグループと、
ＬＥＤ駆動画素ドライバチップのグループと、
を含む、画素ドライバチップの複数の行と、を備えるディスプレイパネルであって、
前記グローバル信号線のバス列が、画素ドライバチップの各行の前記バックボーンハイブリッド画素ドライバチップのグループに結合され、それぞれの別個のバックボーンハイブリッド画素ドライバチップが、対応するグローバル信号線に接続された入力と、行機能信号線の対応する行内の対応する行機能信号線に接続されて、対応する操作された信号を前記画素ドライバチップの対応する行に送信する出力と、を含む、
ディスプレイパネル。

【請求項2】

バックボーンハイブリッド画素ドライバチップの各グループが、グローバルデータクロック信号線に結合された入力と、対応する行機能信号線に結合されて、操作されたデータクロック信号を前記画素ドライバチップの対応する行に送信する出力と、を有するデータクロックバックボーンハイブリッド画素ドライバチップを備える、請求項１に記載のディスプレイパネル。

【請求項3】

バックボーンハイブリッド画素ドライバチップの各グループが、グローバル構成更新信号線に結合された入力と、対応する行機能信号線に結合されて、操作された構成更新信号を前記画素ドライバチップの対応する行に送信する出力と、を有する構成更新バックボーンハイブリッド画素ドライバチップを備える、請求項２に記載のディスプレイパネル。

【請求項4】

前記データクロックバックボーンハイブリッド画素ドライバチップが、前記グローバル構成更新信号線に結合された入力を含み、前記構成更新バックボーンハイブリッド画素ドライバチップが、前記グローバルデータクロック信号線に結合された入力を含む、請求項３に記載のディスプレイパネル。

【請求項5】

バックボーンハイブリッド画素ドライバチップの各グループが、バックアップバックボーンハイブリッド画素ドライバチップを含み、前記バックアップバックボーンハイブリッド画素ドライバチップが、前記グローバル構成更新信号線に結合された入力と、前記グローバルデータクロック信号線に結合された入力と、を含む、請求項４に記載のディスプレイパネル。

【請求項6】

前記データクロックバックボーンハイブリッド画素ドライバチップ、前記構成更新バックボーンハイブリッド画素ドライバチップ、及び前記バックアップバックボーンハイブリッド画素ドライバチップの入力に結合された垂直選択トークン（ＶＳＴ）クロック線を更に含む、請求項５に記載のディスプレイパネル。

【請求項7】

前記バックアップバックボーンハイブリッド画素ドライバチップが、対応する行機能信号線に結合されて、操作された行機能信号を前記画素ドライバチップの対応する行に送信する出力を含み、前記データクロックバックボーンハイブリッド画素ドライバチップと、前記構成更新バックボーンハイブリッド画素ドライバチップと、を含む、請求項６に記載のディスプレイパネル。

【請求項8】

バックボーンハイブリッド画素ドライバチップの各グループが、
第１のグローバル信号線に結合された入力と、対応する第１の行機能信号線に結合されて、第１の操作された信号を前記画素ドライバチップの対応する行に送信する第１の出力と、を有する第１のバックボーンハイブリッド画素ドライバチップと、
第２のグローバル信号線に結合された入力と、対応する第２の行機能信号線に結合されて、第２の操作された信号を前記画素ドライバチップの対応する行に送信する第２の出力と、を有する第２のバックボーンハイブリッド画素ドライバチップと、を含み、
前記第２の行機能信号線が、前記第１のバックボーンハイブリッド画素ドライバチップの第３の入力に結合され、前記第１の行機能信号線が、前記第２のバックボーンハイブリッド画素ドライバチップの第４の入力に結合されている、
請求項１に記載のディスプレイパネル。

【請求項9】

前記第１のグローバル信号線がグローバル発光行同期線であり、前記第２のグローバル信号線がグローバル発光フレーム同期線である、請求項８に記載のディスプレイパネル。

【請求項10】

バックボーンハイブリッド画素ドライバチップの各グループが、
グローバルデータクロック信号線及びグローバル構成更新信号線に結合された入力を有するデータクロックバックボーンハイブリッド画素ドライバチップと、
前記グローバルデータクロック信号線及び前記グローバル構成更新信号線に結合された入力を有する構成更新バックボーンハイブリッド画素ドライバチップと、
グローバルフレーム同期信号線に結合された入力を有するフレーム同期バックボーンハイブリッド画素ドライバチップと、
グローバル行同期信号線に結合された入力を有する行同期バックボーンハイブリッド画素ドライバチップと、
グローバル発光クロック信号線に結合された入力を有する発光クロックバックボーンハイブリッド画素ドライバチップと、
を含む、請求項１に記載のディスプレイパネル。

【請求項11】

バックボーンハイブリッド画素ドライバチップの各グループが、前記グローバルデータクロック信号線、前記グローバル構成更新信号線、前記グローバルフレーム同期信号線、前記グローバル行同期信号線、及び前記グローバル発光クロック信号線に結合されたバックアップバックボーンハイブリッド画素ドライバチップを含む、請求項１０に記載のディスプレイパネル。

【請求項12】

各ＬＥＤが、１００μｍ未満、２０μｍ未満、又は１０μｍ未満の最大寸法を有し、
各ＬＥＤがディスプレイ基板上に実装され、各画素ドライバチップが、ＬＥＤの対応するマトリックスに向かって上向きの端子で上向きに前記ディスプレイ基板内に埋め込まれており、
各画素ドライバチップが、前記画素ドライバチップの第１の側上に複数の画素を含むＬＥＤの一次ローカルパッシブマトリックスを駆動するための一次スライスと、前記画素ドライバチップの第２の側上に複数の画素を含むＬＥＤの冗長ローカルパッシブマトリックスを駆動するための冗長スライスと、を含み、
バックボーンハイブリッド画素ドライバチップの各グループが、グローバルデータクロック信号線に結合された入力と、対応する行機能信号線に結合されて、操作されたデータクロック信号を前記画素ドライバチップの対応する行に送信する出力と、を有するデータクロックバックボーンハイブリッド画素ドライバチップを含み、
バックボーンハイブリッド画素ドライバチップの各グループが、グローバル構成更新信号線に結合された入力と、対応する行機能信号線に結合されて、操作された構成更新信号を前記画素ドライバチップの対応する行に送信する出力と、を有する構成更新バックボーンハイブリッド画素ドライバチップを含み、
前記データクロックバックボーンハイブリッド画素ドライバチップが、前記グローバル構成更新信号線に結合された入力を含み、前記構成更新バックボーンハイブリッド画素ドライバチップが、前記グローバルデータクロック信号線に結合された入力を含み、
バックボーンハイブリッド画素ドライバチップの各グループが、バックアップバックボーンハイブリッド画素ドライバチップを含み、前記バックアップバックボーンハイブリッド画素ドライバチップが、前記グローバル構成更新信号線に結合された入力と、前記グローバルデータクロック信号線に結合された入力と、を含み、
前記データクロックバックボーンハイブリッド画素ドライバチップ、前記構成更新バックボーンハイブリッド画素ドライバチップ、及び前記バックアップバックボーンハイブリッド画素ドライバチップの入力に結合された垂直選択トークン（ＶＳＴ）クロック線を更に含み、
前記バックアップバックボーンハイブリッド画素ドライバチップが、対応する行機能信号線に結合されて、操作された行機能信号を前記画素ドライバチップの対応する行に送信する出力を含み、前記データクロックバックボーンハイブリッド画素ドライバチップと、前記構成更新バックボーンハイブリッド画素ドライバチップと、を含み、
各ハイブリッド画素ドライバチップが、
垂直選択トークン（ＶＳＴ）入力と、
ＶＳＴクロック入力と、
前記ＶＳＴ入力及び前記ＶＳＴクロック入力に結合されたＶＳＴドライバ回路であって、前記ＶＳＴドライバ回路が、トークン出力とトークンラッチ出力とを更に含む、ＶＳＴドライバ回路と、
前記トークン出力及び前記トークンラッチ出力に結合された信号変調器回路であって、前記信号変調器回路が、複数のグローバル信号入力に結合された複数のマルチプレクサと、前記複数のマルチプレクサからの複数の内部信号出力と、を更に含む、信号変調器回路と、
前記複数の内部信号出力及びマルチプレクサ出力に結合されたマルチプレクサを含むマルチプレクサドライバ回路と、
データ入力、及び前記複数の内部信号出力のうちの１つ以上に結合されたＬＥＤ駆動回路であって、前記ＬＥＤ駆動回路が、複数の出力ドライバを更に含む、ＬＥＤ駆動回路と、
ここで、前記マルチプレクサドライバ回路が、前記ＶＳＴドライバに結合されたリピータ部分と、前記信号変調器に結合された行機能出力部分と、を含み、
ここで、前記信号変調器回路が、前記ＶＳＴ入力に結合され、
ここで、前記ＶＳＴドライバ回路が、ＶＳＴ入力に結合されたＯＲゲートと、前記ＶＳＴクロック入力、及び前記ＯＲゲートからの出力に結合された複数のフリップフロップ回路と、を含み、前記複数のフリップフロップ回路が、前記トークン出力及びトークンラッチ出力と、を含み、
前記信号変調器回路への複数のバックアップ信号線入力と、
前記信号変調器回路へのグローバル発光フレーム同期入力と、
前記信号変調器回路へのグローバル発光行同期入力と、
前記信号変調器回路への複数のグローバル発光クロック入力と、
前記信号変調器回路へのグローバル構成更新入力と、
前記信号変調器回路へのグローバルデータクロック入力と、
前記マルチプレクサドライバ回路及び前記ＬＥＤ駆動回路に結合された前記信号変調器回路からの、内部構成更新出力、内部データクロック出力、内部発光行同期出力、内部発光フレーム同期出力、及び複数の内部発光クロック出力と、を含み、
前記ＶＳＴドライバ回路への前記ＶＳＴクロック入力が、ＶＳＴ行キャプチャクロック入力とＶＳＴスキャンクロック入力とを含む、
請求項１に記載のディスプレイパネル。

【請求項13】

ハイブリッド画素ドライバチップであって、
垂直選択トークン（ＶＳＴ）入力と、
ＶＳＴクロック入力と、
前記ＶＳＴ入力及び前記ＶＳＴクロック入力に結合されたＶＳＴドライバ回路であって、前記ＶＳＴドライバ回路が、トークン出力とトークンラッチ出力とを更に含む、ＶＳＴドライバ回路と、
前記トークン出力及び前記トークンラッチ出力に結合された信号変調器回路であって、前記信号変調器回路が、複数のグローバル信号入力に結合された複数のマルチプレクサと、前記複数のマルチプレクサからの複数の内部信号出力と、を更に含む、信号変調器回路と、
前記複数の内部信号出力及びマルチプレクサ出力に結合されたマルチプレクサを含むマルチプレクサドライバ回路と、
データ入力、及び前記複数の内部信号出力のうちの１つ以上に結合されたＬＥＤ駆動回路であって、前記ＬＥＤ駆動回路が、複数の出力ドライバを更に含む、ＬＥＤ駆動回路と、
を備える、ハイブリッド画素ドライバチップ。

【請求項14】

前記マルチプレクサドライバ回路が、前記ＶＳＴドライバに結合されたリピータ部分と、前記信号変調器に結合された行機能出力部分と、を含む、請求項１３に記載のハイブリッド画素ドライバチップ。

【請求項15】

前記信号変調器回路が、前記ＶＳＴ入力に結合されている、請求項１３に記載のハイブリッド画素ドライバチップ。

【請求項16】

前記ＶＳＴドライバ回路が、ＶＳＴ入力に結合されたＯＲゲートと、前記ＶＳＴクロック入力、及び前記ＯＲゲートからの出力に結合された複数のフリップフロップ回路と、を含み、前記複数のフリップフロップ回路が、前記トークン出力とトークンラッチ出力とを含む、請求項１３に記載のハイブリッド画素ドライバチップ。

【請求項17】

前記信号変調器回路への複数のバックアップ信号線入力と、
前記信号変調器回路へのグローバル発光フレーム同期入力と、
前記信号変調器回路へのグローバル発光行同期入力と、
前記信号変調器回路への複数のグローバル発光クロック入力と、
前記信号変調器回路へのグローバル構成更新入力と、
前記信号変調器回路へのグローバルデータクロック入力と、
前記マルチプレクサドライバ回路及び前記ＬＥＤ駆動回路に結合された前記信号変調器回路からの、内部構成更新出力、内部データクロック出力、内部発光行同期出力、内部発光フレーム同期出力、及び複数の内部発光クロック出力と、を更に含み、
前記ＶＳＴドライバ回路への前記ＶＳＴクロック入力が、ＶＳＴ行キャプチャクロック入力とＶＳＴスキャンクロック入力とを含む、請求項１３に記載のハイブリッド画素ドライバチップ。

【請求項18】

ディスプレイをプログラミングする方法であって、
ＶＳＴ信号を画素ドライバチップの行に伝搬させることと、
バックボーンハイブリッド画素ドライバチップでトークンドライバ構成データを受信することと、
前記バックボーンハイブリッド画素ドライバチップでグローバル構成更新パルスを受信することと、
前記トークンアクティブ化バックボーンハイブリッド画素ドライバチップで行ドライバ構成データを受信することと、
操作された構成更新信号を、前記バックボーンハイブリッド画素ドライバチップから前記画素ドライバチップの行に送信することと、
を含む、方法。

【請求項19】

繰り返しＶＳＴ信号を、前記バックボーンハイブリッド画素ドライバチップから画素ドライバチップの第２の行の第２バックボーンハイブリッド画素ドライバチップに伝搬させることを更に含む、請求項１８に記載の方法。

【請求項20】

トークンリセット信号及びＶＳＴクロック信号を前記バックボーンハイブリッド画素ドライバチップにアサートして、前記ＶＳＴ信号を前記画素ドライバチップの行に伝搬させる前に、前記バックボーンハイブリッド画素ドライバチップをトークンアクティブ化することを更に含む、請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
この出願は、２０１９年３月１８日に出願された係属中の米国特許出願第１６／３５６，９１４号、及び２０１８年６月１８日に出願された米国特許仮出願第６２／６８６，２９７号の優先権の利益を主張し、これらは参照により本明細書に組み込まれる。

【0002】

本明細書に記載される実施形態は、ディスプレイシステムに関し、より詳細には、パッシブマトリックスディスプレイ及び動作方法に関する。

【背景技術】

【0003】

ディスプレイパネルは、広範囲の電子デバイスに利用されている。ディスプレイパネルの共通タイプには、各画素素子、例えば発光ダイオード（ＬＥＤ）が個別に駆動されてデータフレームを表示し得るアクティブマトリックスディスプレイパネルと、画素素子の行及び列がデータフレーム内で駆動され得るパッシブマトリックスディスプレイパネルと、が含まれる。アクティブマトリックス及びパッシブマトリックスの両方がタイル張りディスプレイの製造のために提案されており、この際のディスプレイパネル寸法は、基板、及び機器のサイズ制限に課される限界よりも大きい。

【発明の概要】

【0004】

ハイブリッドアーキテクチャディスプレイパネル及び動作方法が記載される。一実施形態では、ディスプレイパネルは、グローバル信号線のバス列と、行機能信号線の複数の行と、画素ドライバチップの複数の行と、を含み、画素ドライバチップの各行は、行機能信号線の対応する行に接続され、各画素ドライバチップは、発光ダイオード（ＬＥＤ）の対応するマトリックスに接続されている。画素ドライバチップの各行は、バックボーンハイブリッド画素ドライバチップのグループと、ＬＥＤ駆動画素ドライバチップのグループと、を含むことができる。グローバル信号線のバス列は、画素ドライバチップの各行のバックボーンハイブリッド画素ドライバチップのグループに結合され、それぞれの別個のバックボーンハイブリッド画素ドライバチップは、対応するグローバル信号線に接続された入力と、行機能信号線の対応する行内の対応する行機能信号線に接続されて、対応する操作された信号を画素ドライバチップの対応する行に送信する出力と、を含む。

【0005】

一実施形態では、ハイブリッド画素ドライバチップは、特定の行がオン又はオフのいずれであるかを判定し、かつ、ディスプレイパネルの上部から下部へＶＳＴ信号を伝搬するためのＶＳＴドライバ回路を含む。加えて、ハイブリッド画素ドライバチップは、グローバル行機能信号線又はバックアップ線入力のいずれを使用するかどうかを選択し、かつ、内部信号をマルチプレクサドライバ回路に送信して、操作された行機能信号を生成するための信号変調器回路を含む。加えて、ハイブリッド画素ドライバチップは、ＬＥＤ駆動回路１４６０を含み、ＬＥＤの対応するマトリックスを駆動する。このように、ハイブリッド画素ドライバチップは、行ドライバ機能及び画素ドライバ機能をサポートするためのハイブリッドアーキテクチャを含む。

【0006】

一実施形態では、ディスプレイをプログラミングする方法は、ＶＳＴ信号を画素ドライバチップの行に伝搬させることと、バックボーンハイブリッド画素ドライバチップでトークンドライバ構成データを受信することと、バックボーンハイブリッド画素ドライバチップでグローバル構成更新パルスを受信することと、トークンアクティブ化バックボーンハイブリッド画素ドライバチップで行ドライバ構成データを受信することと、バックボーンハイブリッド画素ドライバチップから画素ドライバチップの行に、操作された構成更新信号を送信することと、を含む。

【図面の簡単な説明】

【0007】

【図1】一実施形態に係る、ハイブリッド画素ドライバチップの行を含むローカルパッシブマトリックスディスプレイの概略上面図である。

【0008】

【図2】一実施形態に係る、ハイブリッド画素ドライバチップの端子に結合された発光ダイオード（ＬＥＤ）のマトリックスの概略図である。

【0009】

【図3】一実施形態に係る、ハイブリッド画素ドライバチップの冗長ペアによって駆動されているＬＥＤの冗長ペアのマトリックスの概略図である。

【0010】

【図4】一実施形態に係る、切り欠き部及びスプライン角部を有するタイルベースのディスプレイパネルの概略上面図である。

【0011】

【図5A】一実施形態に係る、行ドライバとして機能するハイブリッド画素ドライバチップのタイルバックボーンを含む、タイルベースのディスプレイの概略上面図である。

【0012】

【図5B】一実施形態に係る、データ及び構成更新パースペクティブからの、図５Ａのディスプレイの表示タイルパーティションの概略上面図である。

【0013】

【図6】一実施形態に係る、ハイブリッド画素ドライバチップバックボーン内の行機能パーティショニングのルーティング図である。

【0014】

【図7】一実施形態に係る、ハイブリッド画素ドライバチップバックボーン内の行制御信号冗長性及びバックアップのレイアウト図である。

【0015】

【図8】一実施形態に係る、画素ドライバチップの行内の発光フレーム同期及び発光行同期バッファリングのルーティング図である。

【0016】

【図9】一実施形態に係る、垂直信号冗長性、並びに発光クロック垂直及び水平バッファリングのルーティング図である。

【0017】

【図10】一実施形態に係る、ハイブリッド画素ドライバチップの行、及び行信号線へのグローバル信号線のバックボーンルーティングのルーティング図である。

【0018】

【図11】一実施形態に係る、ＶＳＴ及びバックアップ線接続に対する水平制御信号冗長性のルーティング図である。

【0019】

【図12】一実施形態に係る、行機能信号接続に対する水平制御信号冗長性のルーティング図である。

【0020】

【図13】一実施形態に係る、タイルベースのディスプレイパネルのバックボーンへの、及びそこからの、グローバル信号線及び行信号線の接続のルーティング図である。

【0021】

【図14】一実施形態に係る、バックボーンハイブリッド画素ドライバチップのブロック回路図である。

【0022】

【図15】一実施形態に係る、トークンアクティブ化ハイブリッド画素ドライバチップのデータローディングのタイミング図である。

【0023】

【図16】一実施形態に係る、リセットからのディスプレイタイルをプログラミングする方法のフローチャートである。

【発明を実施するための形態】

【0024】

実施形態では、行機能回路及び画素駆動機能回路がハイブリッド画素ドライバチップのバックボーン内で組み合わされる、ディスプレイパネルを動作させるハイブリッドアーキテクチャ及び方法を記載する。このようにして、指定された行ドライバチップを排除して、総シリコンチップ領域を低減することができる。加えて、この配置により、構成可能なサイズ及び形状、並びに低減ボーダ、又はゼロボーダのタイルベースのディスプレイパネル配置の製造を容易にし、従来はドライバレッジ用に取っておかれていた領域を省略することができる。

【0025】

いくつかの実施形態では、タイルベースのディスプレイパネルは、ローカルパッシブマトリックス（local passive matrix、ＬＰＭ）内の画素のローカルマトリックスを駆動するための画素ドライバチップの配置を含んでもよい。ダイレクトドライブ手法と比較して、画素ドライバの全てのピンが１つのＬＥＤに接続される場合、実施形態に係るＬＰＭ配置により、画素ドライバに関連付けられたシリコン領域、及びパネルピークパネル電流を著しく低減することができる。いくつかの実施形態では、画素ドライバチップは、ＬＥＤ間に分配される。そのような構成は、ディスプレイ基板の同じ側面上のＬＥＤ間に横方向にある画素ドライバチップを含んでもよい。複雑さに応じて、画素ドライバチップは、制御している対応するＬＥＤマトリックスよりも長くてもよい（例えば、対応するマトリックスの行の長さよりも広い）。その結果、画素ドライバチップは、例えばジグザグパターン化された行において千鳥状に配置されてもよい。画素ドライバチップは、ＬＥＤと同じ表面上に、又はＬＥＤ間に実装される必要はない。本明細書に記載される全ての実施形態によれば、画素ドライバチップはまた、ディスプレイ基板内に配置されてもよく、（例えば、ＬＥＤに向かって上向きの端子で）上向きに配置されてもよく、（例えば、ＬＥＤから反対向きの端子で）下向きに配置されてもよく、又は（上部及び下部側の両方の端子で）その両方で配置されてもよい。したがって、本明細書では、画素ドライバチップが、ディスプレイ領域の周りに分配されているか、又は表示領域内で散在するものとして説明されている場合、画素ドライバチップは、ディスプレイ基板上にある（例えば、表面実装されている）か、又はディスプレイ基板内に埋め込まれてもよいことを理解されたい。本明細書に記載される全ての実施形態によれば、画素ドライバチップは、対応する複数の画素に隣接してもよい。同様に、これは、ディスプレイ基板上又はディスプレイ基板内の両方の画素ドライバチップの構成を含み、画素ドライバチップはディスプレイ基板上のＬＥＤに隣接している。実施形態に係るタイルベースのＬＰＭディスプレイは、大面積ディスプレイ、並びに高画素密度を有する高解像度ディスプレイの両方に実装されてもよい。更に、ＬＥＤ及び画素ドライバチップサイズは、マクロサイズからマイクロサイズまでスケーラブルである。一実施形態では、画素ドライバチップは、最大寸法が、２００μｍ未満又は更には１００μｍ未満であってもよく、ＬＥＤ最大寸法が、１００μｍ未満又は更には２０μｍ未満、例えば、１０μｍ未満、又は更には高解像度及び高画素密度のディスプレイの場合５μｍ未満であってもよい。

【0026】

様々な実施形態では、図を参照して説明する。しかしながら、ある実施形態はこれらの特定の詳細のうちの１つ以上を用いることなく、また、他の既知の方法及び構成と組み合わせることで実施することができる。以下の説明では、実施形態の徹底的な理解を提供するために、特定の構成、寸法、及びプロセスなど、多数の特定の詳細について述べる。他の例では、実施形態を不必要に不明瞭にすることを防ぐために、周知の技術及び構成要素は特に詳細には説明されていない。本明細書全体にわたって、「一実施形態」への参照は、その実施形態に関連して記載する特定の特徴、構造体、構成、又は特性が、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な場所における「一実施形態では」という語句への言及は、必ずしも同じ実施形態を参照しているとは限らない。更に、特定の特徴、構造、構成又は特性は、１つ以上の実施形態において任意に好適に組み合わせてもよい。

【0027】

図１は、一実施形態による、画素ドライバチップ１１０の行［１、２、．．Ｎ］を含む、ローカルパッシブマトリックスディスプレイ１００の概略上面図である。各画素ドライバチップ１１０は、画素ドライバチップ１１０の上方及び下方の画素マトリックス１０２の動作用の２つの部分又はスライス０、１を含んでもよい。スライス０、１は、一次／冗長構成、又はマスタ／スレーブ構成に分離されてもよい。各マトリックス１０２は、複数のＬＥＤ１０４及び複数の画素１０６を含んでもよい。いくつかの構成では、画素ドライバチップ１１０の行は、一次画素ドライバチップの行（例えば、行１、３など）、又は冗長画素ドライバチップ１１０の行（例えば行２、４など）である行に、一行おきに配置される。表示領域１０５内の画素ドライバチップ１１０の数及びサイズは、必ずしも縮尺どおりに描かれておらず、例示目的のために拡大されていることを理解されたい。

【0028】

一般に、ローカルパッシブマトリックスディスプレイ１００は、ディスプレイ基板１０１と、ディスプレイ領域１０５と、任意選択の列ドライバ又は信号線駆動回路と、ディスプレイ基板１０１に取り付けられて、ディスプレイ基板１０１に様々な制御信号、ビデオ信号、及び電源電圧を供給する外部制御回路１４０と、を含み得る。

【0029】

ここで図２を参照すると、一実施形態に係る、画素ドライバチップの端子に結合された発光ダイオード（ＬＥＤ）のマトリックス１０２の概略図が提供されている。一実施形態では、ローカルパッシブマトリックスディスプレイは、画素ドライバチップ１１０と、複数のディスプレイ行に配置された複数の画素１０６と、複数の画素１０６のＬＥＤ１０４に結合された画素ドライバチップ１１０の複数の端子１１１と、を含む。図２に示すように、端子１１１の一部分は、画素ドライバチップ１１０内の対応する行線スイッチ及びレベルシフタ、並びにＬＥＤ１０４の対応する行に結合され、かつ、端子１１１の一部分は、画素ドライバチップ１１０の出力ドライバ１１６、及びＬＥＤ１０４の対応する列に結合されている。例えば、相互接続部１１２は、ＬＥＤ１０４の行の電極（例えば、カソード）を対応する行線スイッチ及びレベルシフタに接続してもよく、一方で、相互接続部１１４は、ＬＥＤ１０４の列の電極（例えば、アノード）を対応する出力ドライバ１１６に接続してもよく、又はその逆であってもよい。図２に示す特定の実施形態は、画素ドライバチップ１１０の一部分、より具体的には、画素ドライバチップ１１０の「スライス１」に接続されたＬＥＤ１０４のマトリックス１０２として示している。同様の接続は、画素ドライバチップ１１０の第２の部分、又は「スライス０」に対して提供されてもよい。用語「スライス」の使用は、簡略化されたものであり、画素ドライバチップ１１０内の回路の幾何学的分割を決して示唆するものではなく、その代わりに、図示の上部及び下部の接続部への単純な参照であることを理解されたい。加えて、マトリックス内のＬＥＤの８行及び６列の特定の選択は例示的であり、実施形態はそのように限定されない。

【0030】

一実施形態では、画素ドライバチップ１１０の第１の端子１１１Ａは、複数の画素の発光ダイオード（ＬＥＤ）１０４の第１の行に結合され、画素ドライバチップ１１０の第２の端子１１１Ｂは、複数の画素のＬＥＤの第２の行に結合され、第３の端子１１１Ｃは、複数の画素のＬＥＤの第１の列に結合され、ＬＥＤの第１の列は、ＬＥＤの第１のストリング（例えば行）の第１のＬＥＤと、ＬＥＤの第２のストリング（例えば行）の第１のＬＥＤと、を含む。第４の端子１１１Ｄは、複数の画素のＬＥＤの第２の列に結合され、ＬＥＤの第２の列は、ＬＥＤの第１のストリングの第２のＬＥＤと、ＬＥＤの第２のストリングの第２のＬＥＤと、を含む。図示するように、第３の端子は、画素ドライバチップの第１の出力ドライバ１１６に結合されてもよく、第４の端子は、画素ドライバチップの第２の出力ドライバ１１６に結合されてもよい。図１に示すように、画素ドライバチップ１１０は、ディスプレイ基板を横切る線内の画素ドライバチップの行にあってもよい。他の実施形態では、画素ドライバチップの行は、ディスプレイ基板の表示領域に沿って湾曲していてもよい。

【0031】

図示された実施形態では、ＬＥＤ１０４の行は、ＲＧＢ画素配置内の赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのＬＥＤの異なる発光色に対応する。代替的な画素配置も、使用され得る。

【0032】

図３は、一実施形態に係る、画素ドライバチップの冗長ペアによって駆動されているＬＥＤの冗長ペアのマトリックスの概略図である。図３は、画素１０６内に冗長ＬＥＤ１０４を追加した、図２に示すものと同様のマトリックス１０２を示す。そのような実施形態では、画素ドライバチップ１１０Ｎ－１の一部分（スライス１）は、図２に関して説明したものと同様に、ＬＥＤ１０４に結合された端子１１１を含む。加えて、同じマトリックス１０２内で、画素ドライバチップ１１０Ｎの一部分（スライス０）、例えば、画素ドライバチップの次の行は同様に、別個の相互接続部１１２、１１４で冗長ＬＥＤ１０４とも結合される。このようにして、画素ドライバチップＮ－１及び画素ドライバチップＮに対して別個のアノード及び別個のカソードコンタクトを提供することにより、同じマトリックス１０２に関連付けられた、一次ドライバ部分と画素ドライバ部分（例えば、スライス０、スライス１）との間のタイミング衝突を防止することができる。

【0033】

図３に示すもののような一実施形態では、画素ドライバチップ１１０の一次及び冗長部分又はスライスに対して、別個のカソードを提供することができる。一動作方法では、画素ドライバチップ１１０の半分（例えば、一次画素ドライバチップ１１０）は、デフォルトでアクティブである。したがって、画素ドライバチップ１１０の全ての他の行は、アクティブである。画素ドライバチップ１１０に結合するＬＥＤ１０４はまた、例えば、視覚的アーチファクトを緩和するために千鳥状に配置されてもよい。

【0034】

いくつかの実施形態では、各画素ドライバチップのマスタ部分又はスライス０が、各画素ドライバチップに対してデフォルトアクティブであり、各画素ドライバチップのスレーブ部分又はスライス１が、デフォルト非アクティブである。したがって、隣接する画素ドライバチップからのマスタ若しくは一次部分が正常に機能しない、又は非アクティブである場合、スレーブ又は冗長部分のみがアクティブになる。いくつかの実施形態では、一次画素ドライバチップの一部分又はスライス０、１の両方が、デフォルトアクティブであり、一方で冗長画素ドライバチップの対応する部分又はスライス０、１が、デフォルト非アクティブである。したがって、隣接する一次画素ドライバチップ部分が正常に機能しない又は非アクティブである場合、冗長画素ドライバチップの一部分又は全体がアクティブになる。実施形態によれば、ＬＥＤマトリックス、画素ドライバチップ、及び冗長構成の配置は、ディスプレイパネルの動作における特定のＬＥＤ発光連続をもたらし得る。

【0035】

図４は、一実施形態に係る、切り欠き部５３０及びスプライン角部を有するタイルベースのディスプレイパネルの概略上面図である。特に、実施形態に係る画素ドライバチップ１１０の配置は、ディスプレイパネルの端部上のドライバレッジに対する要件を除去することができる。結果として、ディスプレイ基板１０１は、ディスプレイ領域の外側を、低減ボーダ又はゼロボーダとすることができる。この構成により、湾曲した端部を有するディスプレイパネルの形成、並びに切り欠き部５３０としての形成を容易にすることができる。加えて、この構成により、ディスプレイタイル４１０のマイクロ配置を含むモジュール配置を容易にすることができる。一般に、制御回路１４０は、ディスプレイ基板１０１の端部に結合されてもよい。グローバル信号線のバス列５１５が、制御回路１４０から延在して、ディスプレイパネルにグローバル信号を供給してもよい。例えば、グローバル信号線は、少なくともデータクロック線５１０及び発光クロック線５２０を含んでもよい。グローバル信号線は、複数の「ハイブリッド」画素ドライバチップに結合され、ディスプレイのバックボーン、又はディスプレイタイル４１０を一緒に形成する。対応するバックボーンハイブリッド画素ドライバチップは、グローバル信号を受信し、次いで、同じ行内の他の画素ドライバチップ１１０に接続された行信号線の対応する行４０４に、操作された信号を送信する。例えば、グローバルデータクロック及び発光クロック信号は、操作された信号に変換され、操作されたデータクロック線５１０Ｍ及び操作された発光クロック線５２０Ｍに沿って、画素ドライバチップ１１０の行に送信されてもよい。例えば、操作された信号は、特定の行に対する必要な情報のみを含んでもよい。

【0036】

実施形態に係るタイルベースのディスプレイパネルは、ディスプレイタイル４１０の様々な配置を有し得る。例えば、ディスプレイタイル４１０は、並んで（水平に）、積み重なって（垂直に）、その両方で、並びに他の構成で配置されてもよい。加えて、グローバル信号線のバス列５１５は、積層ディスプレイタイル４１０に対して整列及び接続されてもよい。

【0037】

図５Ａは、一実施形態に係る、行ドライバとして機能するハイブリッド画素ドライバチップのタイルバックボーン４０２を含む、タイルベースのディスプレイの概略上面図である。図５Ｂは、一実施形態に係る、データ及び構成更新パースペクティブからの、図５Ａのディスプレイの表示タイルパーティションの概略上面図である。実施形態に係るディスプレイは、複数のタイル４１０を含むディスプレイパネルを含んでもよい。タイル４１０は、同じ又は複数のディスプレイ基板１０１から形成されてもよい。図１の制御回路１４０は、例えば、フレックス回路又はチップオンフィルム４３２でディスプレイ基板１０１に接続されたプリント回路基板４３０上に実装されてもよい。バス列５１５及びデータ線４４０は、制御回路からディスプレイ基板１０１まで延在してもよい。列ドライバ４３０は、任意選択的に、バス列５１５及び／又はデータ線４４０内のグローバル信号線をバッファするためにディスプレイ基板１０１上に配置されてもよい。各タイル４１０は、グローバル信号線の１つ以上のバス列５１５と、行機能信号線の複数の行４０４と、画素ドライバチップ１１０の複数の行と、を含んでもよく、画素ドライバチップ１１０の各行は、行機能信号線の対応する行４０４に接続されている。加えて、各画素ドライバチップ１１０は、図１～図３に関して説明されるように、ＬＥＤ１０４の対応するマトリックス１０２に接続される。

【0038】

図５Ｂに示すように、画素ドライバチップ１１０の各行は、バックボーンハイブリッド画素ドライバチップ１１０Ｂのグループと、ＬＥＤ駆動画素ドライバチップ１１０Ｄのグループと、を含む。バス列５１５及びバックボーンハイブリッド画素ドライバチップ１１０Ｂのルーティングは、タイル４１０のバックボーン４０２を形成してもよい。バックボーンハイブリッド画素ドライバチップ１１０Ｂ及びＬＥＤ駆動画素ドライバチップ１１０Ｄのそれぞれは、異なる機能に対して異なるようにのみ構成された、ハイブリッド画素ドライバチップであってもよい。あるいは、チップ１１０Ｂ、１１０Ｄは、異なる内部回路を有してもよい。バックボーンハイブリッド画素ドライバチップ１１０Ｂ及びＬＥＤ駆動画素ドライバチップ１１０Ｄは更に、異なって接続されてもよい。実施形態によれば、バックボーンハイブリッド画素ドライバチップ１１０Ｂ及びＬＥＤ駆動画素ドライバチップ１１０Ｄのそれぞれは、図１～図３に関して説明したように、ＬＥＤ１０４の対応するマトリックス１０２に接続されている。

【0039】

実施形態によれば、グローバル信号線のバス列５１５は、画素ドライバチップ１１０の各行のバックボーンハイブリッド画素ドライバチップ１１０Ｂのグループに結合され、それぞれの別個のバックボーンハイブリッド画素ドライバチップ１１０Ｂは、対応するグローバル信号線（例えば、６２２、６２１、６１４、６１３、６０５、６８０、６８１）に接続された入力、及び行機能信号線の対応する行４０４内の対応する行機能信号線（例えば、６１３Ｍ、６１４Ｍ）に接続された出力を含んで、対応する繰り返しグローバル信号を画素ドライバチップ１１０の対応する行に送信する。

【0040】

図５Ｂに具体的に示され、以下の説明で更に詳細に説明されるように、バス列５１５を形成する例示的なグローバル信号線は、とりわけ、グローバルデータクロック＿０ ６２２、グローバルデータクロック＿１ ６２１、ハイブリッドドライバ構成更新＿０ ６１４、グローバル構成更新＿１ ６１３、垂直選択トークン（vertical selection token、ＶＳＴ）６０５、垂直選択トークンスキャンクロック６８０、及び垂直選択トークン行キャプチャクロック６８１、を含み得る。この文脈では、信号線０／１の区別は、共通データ４４０線を共有する画素ドライバチップ１１０の隣接するペアに起因して行われる。したがって、同じデータ信号は、同じ行内の２つの画素ドライバチップ１１０に送信されてもよく、グローバル信号線は、ペアを区別するために使用される。特に、実施形態に係るバックボーンハイブリッド画素ドライバチップ１１０Ｂは、指定されたグローバル信号を受信し、次いで、操作された行機能信号を、複数のＬＥＤ駆動画素ドライバチップ１１０Ｄと、画素ドライバチップの行内の他のバックボーンハイブリッド画素ドライバチップ１１０Ｂのうちの１つ以上と、を含む、ハイブリッド画素ドライバチップ１１０の対応する行に結合された行機能信号線の対応する行４０４に送信する（例えば、グローバル信号が操作されて、操作された行機能信号を形成する）、ように構成されている。

【0041】

図６は、一実施形態に係る、ハイブリッド画素ドライバチップバックボーン内の行機能パーティショニングのルーティング図である。図６に示す接続は、一般的なハイレベルパーティショニングを示し、実際の実装はより複雑であり得ることを理解されたい。図示のように、グローバル信号線のバス列５１５は、グローバル構成更新６１０と、グローバルデータクロック６２０と、グローバル発光行同期６３０と、グローバル発光フレーム同期６４０と、を含んでもよい。グローバル発光クロック線もまた、含まれ得る。加えて、いくつかの実施形態では、発光クロックを異なる色の発光ＬＥＤと組み合わせてもよいが、これは必須ではない。例えば、グローバル発光クロック赤色６５０及びグローバル発光クロック青色－緑色６６０が存在してもよい。次いで、それぞれのバックボーンハイブリッド画素ドライバチップ１１０Ｂは、操作された行信号６１０Ｍ～６６０Ｍを、行信号線の対応する行４０４に送信してもよい。これらの操作された行信号６１０Ｍ～６６０Ｍは、他のバックボーンハイブリッド画素ドライバチップ１１０Ｂの一部又は全てに、並びに、画素ドライバチップ１１０の対応する行内のＬＥＤ駆動画素ドライバチップ１１０Ｄに送信されてもよい。以下の詳細な実施例で明らかになるように、グローバル信号線は、奇数／偶数インデックス１／０、又は一次／冗長信号線を更に含んでもよい。

【0042】

図７は、一実施形態に係る、ハイブリッド画素ドライバチップバックボーン内の行制御信号冗長性及びバックアップのレイアウト図である。図示のように、ハイブリッド画素ドライバチップ１１０の行、及び行信号線の行４０４は、制御信号の冗長性を提供し、かつ、欠陥のあるバックボーンハイブリッド画素ドライバチップ１１０Ｂの場合のバックアップを提供するために、奇数及び偶数のインデックスにパーティションされてもよい。例えば、画素ドライバチップ１１０の千鳥状の配置は、奇数パーティション（例えば、上部チップ）、及び偶数パーティション（例えば、下部チップ）を含むことができる。バス列５１５は、グローバルハイブリッドドライバ構成更新０／１（６１４、６１３）、グローバルデータクロック０／１（６２２、６２１）、グローバル発光行同期０／１（６３２、６３１）、グローバル発光フレーム同期０／１（６４２、６４１）、グローバル発光クロック赤色０／１（６５２、６５１）、及びグローバル発光クロック青色／緑色０／１（６６２、６６１）を含む、グローバル信号線のパーティションを含んでもよい。バックボーンは、１つ以上のバックアップハイブリッド画素ドライバチップ７００Ａ、７７０Ｂを更に含んでもよい。一実施形態では、グローバルハイブリッドドライバ構成更新６１０は、バックアップハイブリッド画素ドライバチップ７００Ｂに入力されたグローバルデータクロック６２０で、バックアップハイブリッド画素ドライバチップ７００Ａに入力される。追加のグローバル信号６３０、６４０、６５０、６６０は、バックアップハイブリッド画素ドライバチップ７００Ａ、７００Ｂの両方に入力されてもよい。

【0043】

図７に示すように、バックアップハイブリッド画素ドライバチップ７００Ａ、７００Ｂは、操作されたバックアップ信号線７１１、７１２、７２１、７２２を、パーティションされた行４０４及びハイブリッド画素ドライバチップの行に出力する。操作されたバックアップ信号線７１１、７１２、７２１、７２２は、構成更新、データクロック、フレーム同期、及び行同期機能のために構成されたバックボーンハイブリッド画素ドライバチップの入力に接続されてもよい。動作中、バックアップハイブリッド画素ドライバチップ７００Ａ、７００Ｂは、トークンを使用して、それらのマルチプレクサ出力（例えば、修正された信号）を初期化する。バックアップ入力ピンは、行機能（構成更新、データクロック、フレーム同期、行同期）のために構成されたバックボーンハイブリッド画素ドライバチップに追加されて、バックアップハイブリッド画素ドライバチップ７００Ａ、７００Ｂのいずれかがアクティブであるかどうかを認識し、修正された行機能信号を行に提供する。図示された実施形態では、操作されたバックアップ信号線７１１、７１２、７２１、７２２は、発光クロック機能用に構成されたハイブリッド画素ドライバチップに入力されない。実施形態によれば、バックアップハイブリッド画素ドライバチップ７００Ａ、７００Ｂは、ＬＥＤ駆動画素ドライバチップのいずれかとして、又は同じバックボーン行内の欠陥のあるバックボーンハイブリッド画素ドライバチップの機能を実行するように、プログラムすることができる。

【0044】

図８は、一実施形態に係る、画素ドライバチップの行内の発光フレーム同期及び発光行同期バッファリングのルーティング図である。図示のように、上述のように任意選択的にパーティションされることに加えて、グローバル発光行同期６３０及びグローバル発光フレーム同期６４０は、複数の位相に分離されてもよい。５つの位相Φ０～Φ４が示されているが、これは例示的であり、実施形態は、特定の数の位相に限定されない。図示された特定の実施形態では、それぞれの５番目の行は、同じ位相を共有する。

【0045】

図９は、一実施形態に係る、垂直信号冗長性、並びに発光クロック垂直及び水平バッファリングのルーティング図である。図示のように、グローバル発光クロック６５０、６６０は、上述のように任意選択的にパーティションされることに加えて、グローバル発光行同期６３０及びグローバル発光フレーム同期６４０と同様の複数の位相に分離されてもよい。図９に示す例示的な実施形態は、メイン／スペア機能を有する行パーティショニングを提供する。例えば、奇数パーティション（例えば、１）はスペアとして機能し、偶数パーティション（例えば、０）はメインとして機能してもよい。このようにして、バックボーンハイブリッド画素ドライバチップ１１０Ｂ機能は、行内の奇数／偶数チップがトークンを有することによって判定され得る。これは、ＶＳＴ入力、ＶＳＴ＿０ ６１２（メイン）及びＶＳＴ＿１ ６１１（スペア）によって判定することができる。以下の説明でより詳細に説明するように、グローバル発光クロック６５０、６６０は、バックボーンハイブリッド画素ドライバチップによって繰り返される。

【0046】

ここで図１０を参照すると、一実施形態に係る、バックボーンハイブリッド画素ドライバチップの及び行信号線の行へのグローバル信号線のバックボーンルーティングのルーティング図が提供されている。図１０で提供されている例示的なレイアウトは、実施形態に係るいくつかの特徴を組み合わせている。図示のように、グローバル発光行同期６３０及びグローバル発光フレーム同期６４０信号の別個の位相（Φ０、Φ１）は、異なる行（Ｎ－１、Ｎ）に送信される。加えて、グローバル発光クロック赤色６５０及びグローバル発光クロック青色－緑色６６０信号の別個の位相（Φ０、Φ１）は、異なる行（Ｎ－１、Ｎ）に送信される。図示のように、繰り返し発光クロック赤色及び発光クロック青色／緑色信号線６５０Ｒ、６６０Ｒは、対応するバックボーンハイブリッド画素ドライバチップから次の行に（例えば、５番目の行ごとに）出力される。グローバル信号線６３０、６４０、６５０、６６０に対する特定の接続は、前述した例示とは異なるが、実施形態の組み合わせを用いていずれの構成でも可能であることに留意されたい。具体的には、グローバル信号線６３０、６４０、６５０、６６０に接続された対応するバックボーンハイブリッド画素ドライバチップは、奇数及び偶数のセクションのいずれかの１つのチップではなく、奇数又は偶数のセクションのいずれかのペアでパーティションされる。

【0047】

更に図１０を参照すると、グローバルハイブリッドドライバ構成更新０／１（６１４、６１３）及びグローバルデータクロック０／１（６２２、６２１）信号線は、バックボーンハイブリッド画素ドライバチップの対応するペアに入力される。同様に、ＶＳＴ＿０ ６１２及びＶＳＴ＿１ ６１１信号線は、グローバルハイブリッドドライバ構成更新０／１（６１４、６１３）入力に結合されたバックボーンハイブリッド画素ドライバチップ、及びグローバルデータクロック０／１（６２２、６２１）信号線に結合されたバックボーンハイブリッド画素ドライバチップのそれぞれのうちの１つに入力される。ＶＳＴ出力６１７信号線は、次の行（Ｎ）内のグローバルデータクロック０／１（６２２、６２１）信号線に結合されたバックボーンハイブリッド画素ドライバチップの両方に出力される。ＶＳＴ出力６１７信号線はまた、信号線を繰り返し、これが一緒になってＶＳＴ＿０ ６１２及びＶＳＴ＿１ ６１１信号線を次の行に対して繰り返す。

【0048】

図１０に示す特定の構成では、データクロック及びハイブリッド画素ドライバ構成更新は、各行のパーティション０／１に対して別個に作成される。この特定の説明では、０／１のパーティションは、下部／上部（偶数／奇数）とは対照的に、右／左に対応する。他の実施形態では、パーティション０／１は、前述のように、下部／上部（偶数／奇数）に対応する。各ハイブリッド画素ドライバチップ行は、その関連するクロック位相に対して、発光クロック赤色、発光クロック青色／緑色、発光フレーム同期、及び発光行同期をバッファする。しかしながら、実施形態はこの特定の構成に限定されず、グローバル信号線のそれぞれは、各行パーティション０／１に対して別個に作成されてもよい。

【0049】

図１１は、一実施形態に係る、ＶＳＴ及びバックアップ線接続に対する水平制御信号冗長性のルーティング図である。選択されたグローバル信号線の中で図１１に含まれるのは、ＶＳＴスキャンクロック６８２及びＶＳＴ行キャプチャクロック６８１、発光クロック赤色＿１ ６５１（スペア）及び発光クロック緑色／青色＿１ ６６１（スペア）である。このように、この状況では、発光クロック信号線に対する行パーティション０／１は、メイン／スペアに対応する。図示のように、ＶＳＴスキャンクロック６８２、ＶＳＴ行キャプチャクロック６８１、並びにＶＳＴ＿０ ６１２及びＶＳＴ＿１ ６１１は、操作されたハイブリッドドライバ構成更新６１０Ｍ、操作されたデータクロック６２０Ｍ、操作された発光クロック赤色６５１Ｍ（又は一般に６５０Ｍ）、及び操作された発光クロック青色－緑色６６１Ｍ（又は一般に６６０Ｍ）信号を生成するバックボーンハイブリッド画素ドライバチップに、並びにスペアバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂ内に、入力される。発光クロック赤色＿１ ６５１（スペア）、及び発光クロック緑色／青色＿１ ６６１（スペア）は、操作された発光クロック赤色６５１Ｍ（又は一般に６５０Ｍ）、及び操作された発光クロック青色－緑色６６１Ｍ（又は一般に６６０Ｍ）信号を生成するバックボーンハイブリッド画素ドライバチップに、並びにスペアバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂ内に、入力される。

【0050】

図示した特定の実施形態では、スペアバックボーンハイブリッド画素ドライバチップ７００Ａ出力は、バックアップインジケータ＿０ ６１８、及び行４０４内のバックアップ線＿０ ７１２に接続され、一方で、スペアバックボーンハイブリッド画素ドライバチップ７００Ｂ出力は、バックアップインジケータ＿１ ６１９、及び行４０４内のバックアップ線＿０ ７１１に接続される。バックアップインジケータ（例えば、６１８、６１９）は、バックアップ機能を提供するためにバックアップ線（例えば、７１２、７１１）が有効であることを示す。バックアップインジケータ０ ６１８及びバックアップ線＿０ ７１２が一緒に使用され、バックアップインジケータ０ ６１９及びバックアップ線＿０ ７１１が一緒に使用される。このようにして、スペアバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂは、グローバル発光クロック信号をバッファするように元々設計された、欠陥のあるバックボーンハイブリッド画素ドライバチップをバックアップし、操作された発光クロック信号（例えば一般に、６５１、６６１又は６５０、６６０）をバックアップ線＿０ ７１２又はバックアップ線＿０ ７１１を介して行４０４に送信するようにプログラムすることができる。

【0051】

図１２は、一実施形態に係る、行機能信号接続に対する水平制御信号冗長性のルーティング図である。実施形態に係るハイブリッド画素ドライバチップバックボーン内の行機能パーティショニング（又はチップパーティショニング）は、１つ以上のバックボーンハイブリッド画素ドライバチップ１１０Ｂでグローバル信号を受信することと、操作された信号を、１つ以上のバックボーンハイブリッド画素ドライバチップ１１０Ｂから１つ以上の他のバックボーンハイブリッド画素ドライバチップに、及び対応する行内のＬＥＤ駆動画素ドライバチップ１１０Ｄの関連付けられたグループに、送信することと、を伴う。

【0052】

特定のグローバル信号は、複数のバックボーンハイブリッド画素ドライバチップ１１０Ｂによって直接的に受信されてもよく、一方で、操作された信号は、複数の特定のバックボーンハイブリッド画素ドライバチップ１１０Ｂによって、又は代替的に、スペアバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂによって、生成される。図１２に示す実施形態では、グローバルハイブリッドドライバ構成更新６１０及びグローバルデータクロック６２０信号線は、操作された信号が生成されるそれぞれのバックボーンチップに、並びにグローバル発光クロック（例えば、６５０、６６０）を修正するようにプログラムされたバックボーンチップ、及びスペアチップ（例えば、７００Ａ、７００Ｂ）に対して入力される。同様に、グローバル発光行同期６３０及びグローバル発光フレーム同期６４０信号線は、操作された信号が生成されるそれぞれのバックボーンチップに、並びにグローバル発光クロック（例えば、６５０、６６０）を修正するようにプログラムされたバックボーンチップ、及びスペアチップ（例えば、７００Ａ、７００Ｂ）に対して入力される。加えて、図１１に関して説明したように、グローバル発光クロック赤色６５０及びグローバル発光クロック青色－緑色６６０信号線は、操作された信号が生成されるそれぞれのバックボーンチップに、並びにスペアチップ（例えば、７００Ａ、７００Ｂ）に対して入力される。

【0053】

一実施形態では、ディスプレイパネルは、グローバル信号線のバス列５１５と、行機能信号線の複数の行４０４と、画素ドライバチップ１１０の複数の行［１、．．Ｎ］と、を含み、画素ドライバチップの各行は、行機能信号線の対応する行４０４に接続され、各画素ドライバチップは、発光ダイオード（ＬＥＤ）１０４の対応するマトリックス１０２に接続される。画素ドライバチップの各行は、バックボーンハイブリッド画素ドライバチップ１１０Ｂのグループと、ＬＥＤ駆動画素ドライバチップ１１０Ｄのグループと、を含むことができる。グローバル信号線のバス列５１５は、画素ドライバチップの各行のバックボーンハイブリッド画素ドライバチップ１１０Ｂのグループに結合され、それぞれの別個のバックボーンハイブリッド画素ドライバチップは、対応するグローバル信号線に接続された入力と、行機能信号線の対応する行内の対応する行機能信号線に接続された出力（例えば、図１４の１４５０Ｍ）と、を含んで、対応する操作された信号を画素ドライバチップの対応する行に送信する。

【0054】

以下の例示的な実装は、データクロック及び構成更新ルーティングを対象とする。一実施形態では、バックボーンハイブリッド画素ドライバチップ１１０Ｂの各グループは、グローバルデータクロック６２０信号線に結合された入力と、対応する行機能信号線に結合されて、操作されたデータクロック６２０Ｍ信号を画素ドライバチップの対応する行に送信する出力と、を有するデータクロックバックボーンハイブリッド画素ドライバチップを含む。バックボーンハイブリッド画素ドライバチップの各グループはまた、グローバル構成更新６１０信号線に結合された入力と、対応する行機能信号線に結合されて、操作された構成更新６１０Ｍ信号を画素ドライバチップの対応する行に送信する出力と、を有する構成更新バックボーンハイブリッド画素ドライバチップを含んでもよい。一実施形態では、データクロックバックボーンハイブリッド画素ドライバチップは、グローバル構成更新６１０信号線に結合された入力を含み、構成更新バックボーンハイブリッド画素ドライバチップは、グローバルデータクロック６２０信号線に結合された入力を含む。

【0055】

以下の例示的な実装は、ＶＳＴルーティング及びバックアップチップを対象とする。一実施形態では、バックボーンハイブリッド画素ドライバチップの各グループは、バックアップバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂを含み、バックアップバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂは、グローバル構成更新６１０信号線に結合された入力と、グローバルデータクロック６２０信号線に結合された入力と、を含む。ＶＳＴクロック線（例えば、ＶＳＴスキャンクロック６８２、ＶＳＴ行キャプチャクロック６８１）は、データクロックバックボーンハイブリッド画素ドライバチップ、構成更新バックボーンハイブリッド画素ドライバチップ、及びバックアップバックボーンハイブリッド画素ドライバチップの入力に結合されてもよい。バックアップバックボーンハイブリッド画素ドライバチップはまた、対応する行機能信号線に結合されて、操作された行機能信号を前記画素ドライバチップの対応する行に送信する出力を含んでもよく、データクロックバックボーンハイブリッド画素ドライバチップと、構成更新バックボーンハイブリッド画素ドライバチップとを含む。

【0056】

以下の例示的な実装は、同期のためのものなどの別のルーティングをカバーする。一実施形態では、バックボーンハイブリッド画素ドライバチップの各グループは、第１のグローバル信号線に結合された入力を有する第１のバックボーンハイブリッド画素ドライバチップと、対応する第１の行機能信号線に結合されて、第１の操作された信号を画素ドライバチップの対応する行に送信する第１の出力と、第２のグローバル信号線に結合された入力を有する第２のバックボーンハイブリッド画素ドライバチップと、対応する第２の行機能信号線に結合されて、第２の操作された信号を画素ドライバチップの対応する行に送信する第２の出力と、を含む。一実施形態では、第２の行機能信号線は、第１のバックボーンハイブリッド画素ドライバチップの第３の入力に結合され、第１の行機能信号線は、第２のバックボーンハイブリッド画素ドライバチップの第４の入力に結合される。例えば、第１のグローバル信号線は、グローバル発光行同期６３０線であってもよく、第２のグローバル信号線は、グローバル発光フレーム同期６４０線であってもよい。

【0057】

ディスプレイパネルは、バックボーンハイブリッド画素ドライバチップの中でグローバル行機能信号を分配することができ、それによって、各バックボーンハイブリッド画素ドライバチップは、指定されたグローバル行機能信号を操作し、及び／又は繰り返す役割を担う。一実施形態では、バックボーンハイブリッド画素ドライバチップの各グループは、グローバルデータクロック６２０信号線及びグローバル構成更新６１０信号線に結合された入力を有するデータクロックバックボーンハイブリッド画素ドライバチップと、グローバルデータクロック信号６２０線及びグローバル構成更新６１０信号線に結合された入力を有する構成更新バックボーンハイブリッド画素ドライバチップと、グローバルフレーム同期６３０信号線に結合された入力を有するフレーム同期バックボーンハイブリッド画素ドライバチップと、グローバル行同期６４０信号線に結合された入力を有する行同期バックボーンハイブリッド画素ドライバチップと、グローバル発光クロック（例えば、６５０、６６０）信号線に結合された入力を有する発光クロックバックボーンハイブリッド画素ドライバチップと、を含む。バックボーンハイブリッド画素ドライバチップの各グループは、グローバルデータクロック６２０信号線、グローバル構成更新６１０信号線、グローバルフレーム同期６３０信号線、グローバル行同期信号６４０線、及びグローバル発光クロック（例えば、６５０、６６０）信号線に結合された１つ以上のバックアップバックボーンハイブリッド画素ドライバチップ７００Ａ、７００Ｂを更に含んでもよい。

【0058】

図１３は、一実施形態に係る、タイルベースのディスプレイパネルのバックボーンへの、及びそこからの、グローバル信号線及び行信号線接続のルーティング図である。特に、ルーティング図は、グローバル信号線入力、及びバックボーンハイブリッド画素ドライバチップ１１０Ｂのグループの奇数／偶数インデックスから、行信号線の行４０４内の奇数／偶数ルーティング、並びに次の行に対する繰り返し出力への、（操作された）出力を示す。ハイレベルにおいて、図１３は、バックボーンハイブリッド画素ドライバチップの行の奇数／偶数インデックスに対する入力を提供する。したがって、１１０Ｂのアノテーションは、バックボーンハイブリッド画素ドライバチップ１１０Ｂのバックボーン行全体を示す。一緒になって、図１３は、バックボーンハイブリッド画素ドライバチップ１１０Ｂの奇数／偶数インデックスのバックボーン行１３００へのハイレベル接続を示す。図示のように、いくつかのグローバル信号（デジタルであり得る）は、ＶＳＴスキャンクロック６８２，ＶＳＴ行キャプチャクロック６８１、発光フレーム同期６４０、及び発光行同期６３０を含むバックボーンハイブリッド画素ドライバチップの奇数／偶数グループの両方に入力される。前述していない追加の信号線は、ハイブリッド画素ドライバチップリセット６９０、トークンリセット６９２、及びテスト制御６９４信号線用の設計を含む。グローバルデータクロック＿１ ６２１及びグローバル構成更新＿１ ６１３信号線は、奇数インデックスバックボーンハイブリッド画素ドライバチップのみに入力され、一方で、グローバルデータクロック＿０ ６２２及びグローバル構成更新＿０ ６１４は、偶数インデックスバックボーンハイブリッド画素ドライバチップのみに入力される。

【0059】

加えて、データ４４０、及び構成更新４４５信号線を含むバックボーンハイブリッド画素ドライバチップの奇数／偶数グループのそれぞれに、データ信号が入力される。

【0060】

加えて、ＶＳＴ＿０（メイン）６１２、ＶＳＴ＿１（スペア）６１１、発光クロック赤色＿０（メイン）６５２、発光クロック赤色＿１（スペア）６５１、発光クロック青色－緑色＿０（メイン）６６２、及び発光クロック青色－緑色＿１（スペア）６６１を含むバックボーンハイブリッド画素ドライバチップの奇数／偶数グループの両方に入力される、いくつかの垂直方向繰り返しグローバル信号（例えば、デジタル）が存在する。バックボーンハイブリッド画素ドライバチップ１１０Ｂの奇数／偶数インデックスからの出力は、繰り返し発光クロック青色－緑色６６２Ｒ、繰り返し発光クロック赤色６５２Ｒ、繰り返し発光クロック青色－緑色６６１Ｒ、繰り返し発光クロック赤色６５１Ｒ、及びＶＳＴ出力６１７を含む。

【0061】

この実施形態では、バックボーンハイブリッド画素ドライバチップ１１０Ｂの奇数インデックスからの出力は、操作されたデータクロック＿１ ６２１Ｍ、操作された構成更新＿１ ６１３Ｍ、操作された発光フレーム同期＿１ ６４１Ｍ、操作された発光行同期＿１ ６３１Ｍ、操作された発光クロック赤色＿１ ６５１Ｍ、操作された発光クロック青色－緑色＿１ ６６１Ｍ、バックアップ線＿１ ７１１、及びバックアップ線＿３ ７２１を含む。

【0062】

この実施形態では、バックボーンハイブリッド画素ドライバチップ１１０Ｂの偶数インデックスからの出力は、操作されたデータクロック＿０ ６２２Ｍ、操作された構成更新＿０ ６１４Ｍ、操作された発光フレーム同期＿０ ６４２Ｍ、操作された発光行同期＿０ ６３２Ｍ、操作された発光クロック赤色＿０ ６５２Ｍ、操作された発光クロック青色－緑色＿０ ６６２Ｍ、バックアップ線＿０ ７１２、及びバックアップ線＿２ ７２２を含む。

【0063】

図１４は、一実施形態に係る、バックボーンハイブリッド画素ドライバチップのブロック回路図である。図示された実施形態では、バックボーンハイブリッド画素ドライバチップは、ＶＳＴドライバ回路１４１０、信号変調器回路１４３０、マルチプレクサドライバ回路１４４０、及びＬＥＤ駆動回路１４６０を含む。

【0064】

ＬＥＤ駆動回路１４６０部分は、ハイブリッド画素ドライバチップに対して発光機能を提供し、画素データ及び構成データを記憶する。ＬＥＤ駆動回路１４６０部分は、シフトレジスタ１４６２、ラッチ１４６４、メモリ１４６６、及び発光クロックカウンタ１４６８を含む。少なくともデータ４４０信号及び内部データクロック６２０Ｉは、シフトレジスタ１４６２に入力され、少なくとも内部発光クロック赤色６５０Ｉ及び内部発光クロック青色－緑色６６０Ｉは、発光クロックカウンタ１４６８に入力されて、出力ドライバ１１６において発光パルスを出力する。しかしながら、発光の前に、行機能に対してハイブリッド画素ドライバチップを構成する必要がある。

【0065】

ＶＳＴドライバ回路１４１０は、この行がオンであるかオフであるかを判定し、ディスプレイパネルの上部から下部へのＶＳＴ伝搬を提供する。実際のトークンハイブリッド画素ドライバチップはグローバルＶＳＴ信号を受信し、一方で、他のハイブリッド画素ドライバチップは、バックアップハイブリッド画素ドライバチップからＶＳＴ信号を受信する。図示のように、ＶＳＴドライバ回路１４１０は、ＶＳＴスキャンクロック６８２、ＶＳＴ行キャプチャクロック６８１、ＶＳＴ＿０ ６１２及びＶＳＴ＿１ ６１１に対する入力、並びにトークンラッチ１４１４信号及びトークン１４１２信号に対する出力を含む。トークンラッチ１４１、トークン１４１２、ＶＳＴ＿０ ６１２、及びＶＳＴ＿１ ６１１信号は、信号変調器１４３０に入力される。

【0066】

具体的には、ＶＳＴドライバ回路１４１０は、ＶＳＴ入力６１１、６１２に結合されたＯＲゲート１４７０、並びにＶＳＴクロック入力６８１、６８２及びＯＲゲートからの出力１７７１に結合された複数のフリップフロップ回路１４８０を含み、複数のフリップフロップ回路１４８０は、トークン１４１２出力及びトークンラッチ１４１４出力を含む。動作中、ＯＲゲート１４７０は、ゲートへの入力の一方又は両方がハイ（１）の場合、ハイ出力１７７１信号を出力する。どちらの入力もハイでない場合、ロー出力（０）がもたらされる。フリップフロップ回路１４８０に関して、ＶＳＴクロック入力（例えば、６８１又は６８２）がローの場合、出力はローである。ＶＳＴクロック入力（例えば、６８１又は６８２）がハイのとき、フリップフロップ回路出力は、データ入力がハイ（１）の場合、ハイ（１）であり、データ出力がロー（０）の場合、出力はロー（０）である。

【0067】

具体的には、ＯＲゲート１４７０の出力は、フリップフロップ回路１４８０Ａ、１４８０Ｃのデータ入力に結合される。１つのＶＳＴクロック（例えば、ＶＳＴスキャンクロック６８２）は、フリップフロップ回路１４８０Ａのクロック入力に結合される。別のＶＳＴクロック（例えば、ＶＳＴ行キャプチャクロック６８１）は、フリップフロップ回路１４８０Ｃ、１４８０Ｂのクロック入力に結合される。フリップフロップ回路１４８０Ａから出力されたデータは、フリップフロップ回路１４８０Ｂのデータ入力に結合され、フリップフロップ回路１４８０Ａから出力されたデータからのアノードもまた、マルチプレクサドライバ回路１４４０内のマルチプレクサ１４４２に結合される。トークン１４１２は、フリップフロップ回路１４８０Ｃのデータ出力に結合され、トークンラッチ１４１４は、フリップフロップ回路１４８０Ｂのデータ出力に結合される。

【0068】

ＶＳＴドライバ回路１４１０が、行がオンであることを出力する場合、信号変調器回路１４３０は、行機能のいずれかに対してグローバル行機能信号又はバックアップ線のいずれを取るべきかを選択する。トークンラッチ１４１４及びトークン１４１２は、異なる位相であり、ＶＳＴ＿０ ６１２及びＶＳＴ＿１ ６１１と組み合わせて、行機能信号６１０、６２０、６３０、６４０、６５０、６６０のうちのいずれかに対してバックアップ線７１１、７１２のいずれを使用するべきかを伝える。加えて、信号変調器回路１４３０は、特定の行に固有の操作された信号に対して、グローバル入力信号を修正する。複数のマルチプレクサ１４３２は、信号変調器１４３０からマルチプレクサドライバ１４４０及びＬＥＤ駆動回路１４６０に、内部（操作された）行機能信号を出力する。含まれる出力は、内部構成更新６１０Ｉ、内部データクロック６２０Ｉ、内部発光行同期６３０Ｉ、内部発光フレーム同期６４０Ｉ、内部発光クロック赤色６５０Ｉ、及び内部発光クロック青色－緑色６６０Ｉであってもよい。

【0069】

マルチプレクサドライバ回路１４４０は、２つの部分、すなわち、リピータ部分１４４０Ａ及び行機能出力部分１４４０Ｂを含む。ＶＳＴドライバ回路１４１０からの出力は、リピータ部分１４４０Ａのマルチプレクサ１４４２に入力され、続いて、バッファ１４４４でバッファリングすることにより、ＶＳＴ＿出力６１７を出力する。内部発光クロックはまた、マルチプレクサ１４４２に入力されて、繰り返し発光クロック赤色６５０Ｒ（６５１Ｒ、６５２Ｒ）又は繰り返し発光クロック青色－緑色６６０Ｒ（６６１Ｒ、６６２Ｒ）などの繰り返し発光クロック信号を、代わりに出力することができる。信号変調器回路１４３０からの内部行機能信号は、行機能出力部分１４４０Ｂのマルチプレクサ１４４６に入力され、続いて、バッファ１４４８でバッファリングすることにより、（プログラムされたバックボーンハイブリッド画素ドライバチップに対する操作された信号出力又は繰り返し信号出力である）操作されたマルチプレクサ出力１４５０Ｍ信号を出力する。したがって、操作されたマルチプレクサ出力１４５０Ｍは、操作された出力信号、又は前述したバックアップ信号のうちのいずれかであってもよく、信号に応じて行４０４内の指定された行機能線に物理的に接続されてもよい。例えば、図１３に示す例示的な実施形態を参照すると、操作されたマルチプレクサ出力１４５０Ｍは、（６２１Ｍ、６１３Ｍ、６４１Ｍ、６３１Ｍ、６５１Ｍ、６６１Ｍ、７１１、７２１、６２２Ｍ、６１４Ｍ、６４２Ｍ、６３２Ｍ、６５２Ｍ、６６２Ｍ、７１２、７２２）のうちのいずれかに接続されてもよいが、他の構成も可能である。

【0070】

実施形態によれば、非バックボーンハイブリッド画素ドライバチップに対して、ＶＳＴ入力端子６１１及び６１２は、バックアップ信号を行機能の１つとして選択するために、バックアップインジケータ信号になおも接続されている。スキャンクロック６８１及び行キャプチャクロック６８２入力は、それらがバックボーンハイブリッドドライバではないことを示すために、接地に結合されてもよく、一方で、ＶＳＴ出力６１７及びマルチプレクサ出力１４５０Ｍは、浮遊していてもよい。したがって、回路は、バックボーンハイブリッド画素ドライバチップ１１０Ｂ及び駆動ハイブリッド画素ドライバチップ１１０Ａに対して同じままであってもよく、プログラミング及び外部接続のみが異なる。

【0071】

一実施形態では、ハイブリッド画素ドライバチップは、垂直選択トークン（ＶＳＴ）入力（例えば、６１１、６１２）、ＶＳＴクロック入力（例えば、６８１、６８２）、並びにＶＳＴ入力及びＶＳＴクロック入力に結合されたＶＳＴドライバ回路１４１０を含み、ＶＳＴドライバ回路は、トークン１４１２出力及びトークンラッチ１４１４出力を更に含む。ハイブリッド画素ドライバチップは、トークン１４１２出力及びトークンラッチ１４１４出力に結合された信号変調器回路１４３０を更に含み、信号変調器回路１４３０は、複数のグローバル信号入力に結合された複数のマルチプレクサ１４３２、及び複数のマルチプレクサ１４３２からの複数の内部信号出力を更に含む。信号変調器回路１４３０はまた、ＶＳＴ入力（例えば、６１１、６１２）に結合されてもよい。ハイブリッド画素ドライバチップの追加の構成要素は、複数の内部信号出力に結合されたマルチプレクサ１４４６、及びマルチプレクサ出力１４５０Ｍを含むマルチプレクサドライバ回路１４４０と、データ４４０入力、及び複数の内部信号出力のうちの１つ以上に結合されたＬＥＤ駆動回路１４６０と、を含むことができ、ＬＥＤ駆動回路１４６０は、複数の出力ドライバ１１６を更に含む。

【0072】

一実施形態では、マルチプレクサドライバ回路１４４０は、ＶＳＴドライバ１４１０に結合されたリピータ部分１４４０Ａと、信号変調器１４３０に結合された行機能出力部分１４４０Ｂと、を含む。

【0073】

一実施形態では、ＶＳＴドライバ回路１４１０は、ＶＳＴ入力（例えば、６１１、６１２）に結合されたＯＲゲート１４７０と、ＶＳＴクロック入力（例えば、６８１又は６８２）及びＯＲゲート１４７０からの出力１４７１に結合された複数のフリップフロップ回路（１４８０Ａ、１４８０Ｂ、１４８０Ｃ）と、を含み、複数のフリップフロップ回路は、トークン１４１２出力及びトークンラッチ１４１４出力を含む。

【0074】

図１５は、一実施形態に係る、トークンアクティブ化ハイブリッド画素ドライバチップのデータローディングのタイミング図である。このように、図１５の実施形態のタイミング図は、（例えば、図１１に示すように）ＶＳＴルーティングバックボーンに配線された特定のバックボーンハイブリッド画素ドライバチップを対象とする。具体的には、図１５のタイミング図は、グローバル／繰り返しＶＳＴ接続を有する、図１１に示す２つの左端のバックボーンハイブリッド画素ドライバチップを対象とする。

【0075】

図１５は、特定のバックボーンハイブリッド画素ドライバチップが２つの部分でプログラムされる実施形態の特定の態様を示している。第１に、特定のバックボーンハイブリッド画素ドライバチップが構成される。次いで、特定のバックボーンハイブリッド画素ドライバチップは、対応するマルチプレクサ出力１４５０Ｍ信号、具体的には、操作された構成更新６１０Ｍ及び操作されたデータクロック６２０信号を、対応する行４０４に接続された他の画素ドライバチップに伝える。いったん行が構成されると、他のデータビットを定義することができる。このように、一実施形態におけるバックボーンハイブリッド画素ドライバチップをプログラミングする方法は、トークンをアクティブ化する一般的なシーケンスを含み、いったんトークンがデータクロック及び構成更新をハイプログラミングすると、この行が利用可能になり（操作されたデータクロック及び操作された構成更新を残りの行に送信し）、続いて、残りの構成ビットが書き込まれる。

【0076】

データ４４０ビットの３つの別個の部分を、図１５に示す。トークンドライバ構成１５１０データは、信号変調器１４３０でバックアップ線７１１／７１２を任意選択するためのデータと、グローバルデータクロック６２０及びグローバル構成更新６１０信号を操作するためのデータと、を含む。このトークンドライバ構成１５１０データは、ＶＳＴ信号線にハード配線されたトークンアクティブ化バックボーンハイブリッド画素ドライバチップのみによって使用される。行ドライバ構成１５２０データは、信号変調器１４３０、及び行内のＬＥＤ構成で他の行機能信号を選択するためのデータを含む。この行ドライバ構成１５２０データは、操作された行機能信号を対応する行４０４に送信するために、全てのバックボーンハイブリッド画素ドライバチップによって使用される。ＬＥＤ画素データ１５３０は、対応する行内のハイブリッド画素ドライバチップのＬＥＤ画素データスライス０／１に対するデータを含む。

【0077】

図１５に示すように、最初に、トークンリセット６９２信号は、バックボーンハイブリッド画素ドライバチップをリセットするためにハイになる。また、ＶＳＴ行キャプチャクロック６８１は、ハイ（リーディングエッジ）になり、ＶＳＴドライバ１４１０は、ハイトークン１４１２信号を生成する。この時点において、行０に対するバックボーンハイブリッド画素ドライバチップは、トークンアクティブ化され、構成及びデータローディングのために準備される。しかしながら、ＬＥＤ画素データをローディングする前に、ハイブリッド画素ドライバが最初に構成される。ＶＳＴが特定の行でアクティブである場合、それはハイ（トークン）になる傾向がある。トークンは、グローバルＶＳＴクロック（ＶＳＴスキャンクロック６８２、ＶＳＴ行キャプチャクロック６８１）に追従する。この実施形態では、ＶＳＴスキャンクロック６８２及びＶＳＴ行キャプチャクロック６８１は、同じ周波数である。

【0078】

説明されたように、構成は２つの部分で実行される。最初に、トークンドライバ構成１５１０データがロードされて、バックアップ線０／１ ７１２、７１１のマルチプレクサ選択のための、並びに操作されたデータクロック６２０Ｍ及び操作された構成更新６１０Ｍ信号を生成するための、特定のハード配線されたバックボーンハイブリッド画素ドライバチップを構成する。バックアップ線構成は、操作されたデータクロック６２０Ｍ又は操作された構成更新６１０Ｍ信号のいずれかに使用することができるため、含まれている。操作されたデータクロック６２０Ｍ及び操作された構成更新６１０Ｍ信号は、構成ビット又はデータビットを識別するために必要とされるため、初期構成は重要である。第２に、行ドライバ構成１５２０が、マルチプレクサ出力１４５０Ｍで他の行機能信号のマルチプレクサを選択するためにロードされる。図１５の特定のタイミング図は、グローバル／繰り返しＶＳＴ接続を有する図１１に示す２つの左端のバックボーンハイブリッド画素ドライバチップを対象とする。したがって、マルチプレクサ出力１４５０Ｍ信号線は、操作されたデータクロック６２０Ｍ及び操作された構成更新６１０Ｍ信号に対応する。

【0079】

図示のように、グローバル構成更新６１０信号のパルスが印加され、ハード配線されたバックボーンハイブリッド画素ドライバチップによって受信される。対応する内部データクロック６２０Ｉ及び内部構成更新６１０Ｉは、グローバル構成更新６１０信号の印加中に生成され、操作された信号（操作されたデータクロック６２０Ｍ信号及び操作された構成更新６１０Ｍ信号）は、マルチプレクサ出力１４５０Ｍ信号線によって行に送信される。

【0080】

次いで、グローバル構成更新６１０信号がデアサートされて（立ち下がりエッジ）、構成完了６９９信号がハイにされる。また図示のように、グローバル構成６１０信号の後続の立ち下がりエッジにより、構成完了６９９信号がローにされる。構成完了６９９信号は、ハイブリッド画素ドライバチップが構成データから画素データを区別することを可能にする内部信号であり、したがって、ＬＥＤ画素データ１５３０をメモリ１４６６に書き込む。行１の時間中、グローバルデータクロック６２０からの構成ビットが新しい行（行１）ドライバに使用されるため、構成完了６９９信号は、データ１５１０でドライバを構成することを禁止する。行０及び行１の時間中の画素ビットは、２つ行の両方のドライバによって共有される。メモリ１４６６は、最初の数個のトークンドライバ構成１５１０データビット、次いで、一般の行ドライバ構成１５２０データ、次いで、行１の時間内の別の画素データのセットに続く画素データ１５３０によって書き込まれる。

【0081】

図１６は、一実施形態に係る、リセットからのディスプレイタイルをプログラミングする方法のフローチャートである。明確にするために、図１６の方法の説明は、図１５、図１４、及び図１１に見つかる特徴を参照してなされる。一般に、プログラミングシーケンスは、行ｉ＝０で開始し、行ｉ＝Ｎで終了する表示タイルのバックボーンを実行し、ここで、バックボーンハイブリッド画素ドライバチップ１１０Ｂの、０が第１の（上部の）行であり、Ｎが最後の（下部の）行である。

【0082】

シーケンスは、行ｉ＝０で開始してもよく、ハイブリッドドライバリセット６９０及びトークンリセット６９２信号は、最初はローである。動作１６１０において、ハイブリッドドライバリセット６９０及びトークンリセット６９２信号は、ハイにアサートされて、ローに解放される。動作１６２０において、ＶＳＴ信号は、行＝＜ｉ＞に伝搬される。動作１６３０において、トークンドライバ構成１５１０データは、トークンアクティブ化バックボーンハイブリッド画素ドライバチップによって受信される。具体的には、トークンドライバ構成１５１０データは、トークン１４１２信号がハイのバックボーンハイブリッド画素ドライバチップによって受信される。これは、ハイのトークンリセット６９２信号中に行＜ｉ＞に伝搬するＶＳＴ行キャプチャクロック６８１のオーバーラップに起因し得る。ＶＳＴ行キャプチャクロック６８１は、トークン信号を行ごとに伝搬するために使用される。トークン１４１２がハイである場合、ハイブリッド画素ドライバチップは、データ４４０線からデータを受信するために開いている。また、アクティブ化ハイブリッド画素ドライバチップ内の既存のトークン状態をリセットするために、トークン１４１２信号の開始時にリセット信号が生成される。動作１６４０において、グローバル構成更新６１０パルス及び行ドライバ構成１５２０データがバックボーンハイブリッド画素ドライバチップによって受信され、次いで、操作された構成更新６１０Ｍ信号を生成して画素ドライバチップ１１０の行に送信する。動作１６５０において、グローバル構成更新６１０パルスがデアサートされ、画素データ１５３０が、データ４４０線の列を介して行内の全ての画素ドライバチップ１１０に送信される。動作１６６０において、＜ｉ＞が行の数Ｎに等しくない場合、次の行に対してプロセスが繰り返され、これが最後の行である場合、プロセスは完了する。

【0083】

一実施形態では、ディスプレイをプログラミングする方法は、ＶＳＴ信号（例えば、６１１、６１２、６８１、６８２のいずれか）を画素ドライバチップ１１０の行に伝搬させることと、バックボーンハイブリッド画素ドライバチップ１１０Ｂでトークンドライバ構成データ１５１０を受信することと、バックボーンハイブリッド画素ドライバチップ１１０Ｂでグローバル構成更新６１０パルスを受信することと、トークンアクティブ化バックボーンハイブリッド画素ドライバチップ１１０Ｂで行ドライバ構成データ１５２０を受信することと、操作された構成更新信号６１０Ｍをバックボーンハイブリッド画素ドライバチップ１１０Ｂから画素ドライバチップ１１０の行（例えば、１．．Ｎ）に送信することと、を含む。

【0084】

一実施形態では、繰り返しＶＳＴ信号６１７（例えば、６１１、６１２）は、バックボーンハイブリッド画素ドライバチップから、画素ドライバチップの第２の行である第２のバックボーンハイブリッド画素ドライバチップに伝搬される。

【0085】

一実施形態では、方法は、トークンリセット６９２信号及びＶＳＴクロック（例えば、６８１又は６８２）信号をバックボーンハイブリッド画素ドライバチップ１１０Ｂにアサートして、ＶＳＴ信号を画素ドライバチップの行に伝搬させる前にバックボーンハイブリッド画素ドライバチップをトークンアクティブ化すること、を更に含む。

【0086】

実施形態の様々な態様を利用する際に、バックボーンハイブリッド画素ドライバチップを有するタイルベースのディスプレイを形成するために、上記の実施形態の組み合わせ又は変形が可能であることが、当業者には明らかになるであろう。実施形態について、構造上の特徴及び／又は方法論的な作業に特定の言語で説明したが、添付の特許請求の範囲は、必ずしも上述した特定の特徴又は作業に限定されないことを理解されたい。その代わりに、開示する特定の特徴及び動作は、例示を目的とする特許請求の範囲の実施形態として理解されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【手続補正書】

【提出日】2022-08-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

ディスプレイパネルであって、
ディスプレイ基板を備え、前記ディスプレイ基板は、
画素ドライバチップのアレイと、
バックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素ドライバチップのペアの列と、
を含み、
各バックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素ドライバチップペアは、画素ドライバチップの前記アレイ内の画素ドライバチップの対応する行に接続され、
各画素ドライバチップ、各バックボーンハイブリッド画素ドライバチップ、及び各スペアバックボーンハイブリッド画素ドライバチップは、発光ダイオード（ＬＥＤ）の対応するマトリックスに接続され、ＬＥＤの前記対応するマトリクスを駆動する、
ディスプレイパネル。

【請求項2】

バックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素ドライバチップのペアの前記列に接続されたグローバル発光クロック線のバス列をさらに備える、
請求項１に記載のディスプレイパネル。

【請求項3】

グローバル発光クロック線の前記バス列は、第１のバックボーンハイブリッド画素ドライバチップ及び第１のスペアバックボーンハイブリッド画素ドライバチップの第１のペアに接続された第１のグローバル発光クロック線を含む、
請求項２に記載のディスプレイパネル。

【請求項4】

前記第１のバックボーンハイブリッド画素ドライバチップ及び前記第１のスペアバックボーンハイブリッド画素ドライバチップの各々は、前記第１の発光クロック線に結合された第１の入力と、操作された発光クロック信号を画素ドライバチップの前記対応する行に送信する、対応する第１の行機能信号線に結合された第１の出力と、を含む、
請求項３に記載のディスプレイパネル。

【請求項5】

前記第１の発光クロック位相信号を提供する、前記ディスプレイ基板に取り付けられた制御回路をさらに備える、
請求項４に記載のディスプレイパネル。

【請求項6】

前記第１の行機能信号線を、第２のバックボーンハイブリッド画素ドライバチップ及び第２のスペアバックボーンハイブリッド画素ドライバチップの第２のペアに接続する繰り返し発光クロック線をさらに備える、
請求項４に記載のディスプレイパネル。

【請求項7】

前記第１のバックボーンハイブリッド画素ドライバチップ及び前記第１のスペアバックボーンハイブリッド画素ドライバチップの前記第１のペアは、異なる行に配置されたバックボーンハイブリッド画素ドライバチップの第１のグループの一部である、
請求項３に記載のディスプレイパネル。

【請求項8】

前記第１のバックボーンハイブリッド画素ドライバチップ及び前記第１のスペアバックボーンハイブリッド画素ドライバチップの各々は、前記第１の発光クロック線に結合された第１の入力と、操作された発光クロック信号を画素ドライバチップの前記対応する行に送信する、対応する第１の行機能信号線に結合された第１の出力と、を含む、
請求項７に記載のディスプレイパネル。

【請求項9】

前記第１の行機能信号線を、バックボーンハイブリッド画素ドライバチップの前記第１のグループのバックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素チップの下流のペアに接続する繰り返し発光クロック線をさらに備える、
請求項８に記載のディスプレイパネル。

【請求項10】

グローバル発光クロック線の前記バス列は、第２のバックボーンハイブリッド画素ドライバチップ及び第２のスコアバックボーンハイブリッド画素ドライバチップの第２のペアに接続された第２のグローバル発光クロック線を含む、
請求項７に記載のディスプレイパネル。

【請求項11】

前記第２のバックボーンハイブリッド画素ドライバチップ及び前記第２のスコアバックボーンハイブリッド画素ドライバチップの前記第２のペアは、異なる行に配置されたバックボーンハイブリッド画素ドライバチップの第２のグループの一部である、
請求項１０に記載のディスプレイパネル。

【請求項12】

第１の発光クロック位相信号を前記第１のグローバル発光クロック線に、及び、第２の発光クロック位相信号を前記第２のグローバル発光クロック線に提供する、前記ディスプレイ基板に取り付けられた制御回路をさらに備える、
請求項１１に記載のディスプレイパネル。

【請求項13】

前記第２のバックボーンハイブリッド画素ドライバチップ及び前記第２のスペアバックボーンハイブリッド画素ドライバチップの各々は、前記第２の発光クロック線に結合された第２の入力と、操作された発光クロック信号を画素ドライバチップの前記対応する行に送信する、対応する第２の行機能信号線に結合された第２の出力と、を含む、
請求項１１に記載のディスプレイパネル。

【請求項14】

前記第２の行機能信号線を、バックボーンハイブリッド画素ドライバチップの前記第２のグループのバックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素チップの下流のペアに接続する繰り返し発光クロック線をさらに備える、
請求項１３に記載のディスプレイパネル。

【請求項15】

グローバル発光クロック線の前記バス列は、第３のバックボーンハイブリッド画素ドライバチップ及び第３のスペアバックボーンハイブリッド画素ドライバチップの第３のペアに接続された第３のグローバル発光クロック線を含む、
請求項１０に記載のディスプレイパネル。

【請求項16】

前記第３のバックボーンハイブリッド画素ドライバチップ及び前記第３のスペアバックボーンハイブリッド画素ドライバチップの前記第３のペアは、異なる行に配置されたバックボーンハイブリッド画素ドライバチップの第３のグループの一部である、
請求項１５に記載のディスプレイパネル。

【請求項17】

第１の発光クロック位相信号を前記第１のグローバル発光クロック線に、第２の発光クロック位相信号を前記第２のグローバル発光クロック線に、及び、第３の発光クロック信号を前記第３のグローバル発光クロック線に提供する、前記ディスプレイ基板に取り付けられた制御回路をさらに備える、
請求項１６に記載のディスプレイパネル。

【請求項18】

前記第３のバックボーンハイブリッド画素ドライバチップ及び前記第３のスペアバックボーンハイブリッド画素ドライバチップの各々は、前記第３の発光クロック線に結合された第３の入力と、操作された発光クロック信号を画素ドライバチップの前記対応する行に送信する、対応する第３の行機能信号線に結合された第３の出力と、を含む、
請求項１５に記載のディスプレイパネル。

【請求項19】

前記第３の行機能信号線を、バックボーンハイブリッド画素ドライバチップの前記第３のグループのバックボーンハイブリッド画素ドライバチップ及びスペアバックボーンハイブリッド画素チップの下流のペアに接続する繰り返し発光クロック線をさらに備える、
請求項１８に記載のディスプレイパネル。

【外国語明細書】