特開 2022-170614 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022170614

(43)【公開日】2022-11-10

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H01L 27/11556 20170101AFI20221102BHJP

   H01L 27/11548 20170101ALI20221102BHJP

   H01L 21/336 20060101ALI20221102BHJP

【ＦＩ】

H01L27/11556

H01L27/11548

H01L29/78 371

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2021076886

(22)【出願日】2021-04-28

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001612

【氏名又は名称】弁理士法人きさらぎ国際特許事務所

(72)【発明者】

【氏名】福岡 諒

(72)【発明者】

【氏名】荒井 史隆

(72)【発明者】

【氏名】松尾 浩司

(72)【発明者】

【氏名】小迫 寛明

(72)【発明者】

【氏名】細谷 啓司

(72)【発明者】

【氏名】掛川 卓由

(72)【発明者】

【氏名】内藤 慎哉

(72)【発明者】

【氏名】森 伸二

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP24

5F083EP33

5F083EP34

5F083EP67

5F083EP68

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA09

5F083JA02

5F083JA03

5F083JA19

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083PR21

5F083ZA28

5F101BA02

5F101BB02

5F101BB04

5F101BD02

5F101BD22

5F101BD34

5F101BE07

5F101BH02

(57)【要約】

【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１半導体層と、複数の第１導電層と、複数の電荷蓄積部と、第１導電型の第２半導体層と、第１配線と、第２導電型の第３半導体層と、第２導電層と、を備える。第１半導体層は、第１方向に延伸する。複数の第１導電層は、第１方向に並び、第１方向と交差する第２方向に延伸する。複数の電荷蓄積部は、第１半導体層と複数の第１導電層との間に設けられる。第１導電型の第２半導体層は、第１半導体層の第１方向の一端に接続される。第１配線は、第２半導体層を介して第１半導体層に接続される。第２導電型の第３半導体層は、第１半導体層の、第１方向及び第２方向と交差する第３方向の一方側の側面に接続される。第２導電層は、第２方向に延伸し、第３半導体層を介して第１半導体層に接続される。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１方向に延伸する第１半導体層と、
前記第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
前記第１半導体層と前記複数の第１導電層との間に設けられた複数の電荷蓄積部と、
前記第１半導体層の前記第１方向の一端に接続された第１導電型の第２半導体層と、
前記第２半導体層を介して前記第１半導体層に接続された第１配線と、
前記第１半導体層の、前記第１方向及び前記第２方向と交差する第３方向の一方側の側面に接続された第２導電型の第３半導体層と、
前記第２方向に延伸し、前記第３半導体層を介して前記第１半導体層に接続された第２導電層と
を備える半導体記憶装置。

【請求項2】

前記第１半導体層の前記第３方向の他方側の側面に接続された第２導電型の第４半導体層と、
前記第２方向に延伸し、前記第４半導体層を介して前記第１半導体層に接続された第３導電層と
を備え、
前記第３導電層の前記第１方向における位置は、前記第２導電層の前記第１方向における位置と異なる
請求項１記載の半導体記憶装置。

【請求項3】

前記第１方向に交互に並ぶ複数の第１領域及び複数の第２領域を備え、
前記複数の第１領域は、それぞれ、前記複数の第１導電層の少なくとも一部を含み、
前記複数の第２領域のうち、前記第１方向から数えて奇数番目の第２領域は、それぞれ、前記第２導電層及び前記第３導電層の一方を含み、
前記複数の第２領域のうち、前記第１方向から数えて偶数番目の第２領域は、それぞれ、前記第２導電層及び前記第３導電層の他方を含む
請求項２記載の半導体記憶装置。

【請求項4】

前記複数の第１領域及び前記複数の第２領域よりも前記第２半導体層に近い第３領域を備え、
前記第３領域は、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の一方側の側面と対向する第４導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の一方側の側面と対向し、前記第４導電層よりも前記複数の第１領域に近い第５導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の他方側の側面と対向する第６導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の他方側の側面と対向し、前記第６導電層よりも前記複数の第１領域に近い第７導電層と
を備え、
読出動作において、前記第４導電層に供給される電圧、及び、前記第７導電層に供給される電圧は、前記第５導電層に供給される電圧、及び、前記第６導電層に供給される電圧よりも大きい
請求項３記載の半導体記憶装置。

【請求項5】

基板と、
前記基板の表面と交差する第１方向において前記基板から離間し、前記第１方向と交差する第２方向に延伸する第１半導体層と、
前記第１方向に延伸し、前記第２方向に並び、前記第１方向及び前記第２方向と交差する第３方向において、前記第１半導体層の一方側の側面と対向する複数の第１導電層と、
前記第１半導体層と前記複数の第１導電層との間に設けられた複数の第１電荷蓄積部と、
前記第１方向に延伸し、前記第２方向に並び、前記第３方向において前記第１半導体層の他方側の側面と対向する複数の第２導電層と、
前記第１半導体層と前記複数の第２導電層との間に設けられた複数の第２電荷蓄積部と
を備え、
前記第１半導体層は、
前記第２方向に延伸し、前記複数の第１導電層と対向する第１部分と、
前記第２方向に延伸し、前記複数の第２導電層と対向する第２部分と、
前記第１部分及び前記第２部分に接続された第３部分と
を備える半導体記憶装置。

【請求項6】

前記第１方向に延伸し、前記第１半導体層の第３部分の前記第３方向の一方側の側面と対向する第４導電層と、
前記第１方向に延伸し、前記第１半導体層の第３部分の前記第３方向の一方側の側面と対向し、前記第４導電層よりも前記複数の第１導電層に近い第５導電層と、
前記第１方向に延伸し、前記第１半導体層の第３部分の前記第３方向の他方側の側面と対向する第６導電層と、
前記第１方向に延伸し、前記第１半導体層の第３部分の前記第３方向の他方側の側面と対向し、前記第６導電層よりも前記複数の第１導電層に近い第７導電層と
を備え、
読出動作において、前記第４導電層に供給される電圧、及び、前記第７導電層に供給される電圧は、前記第５導電層に供給される電圧、及び、前記第６導電層に供給される電圧よりも大きい
請求項５記載の半導体記憶装置。

【請求項7】

第１方向に並ぶ第１領域及び第２領域を備え、
前記第１領域は、
前記第１方向に延伸する第１半導体層の一部と、
前記第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
前記第１半導体層と前記複数の第１導電層との間に設けられた複数の電荷蓄積部と
を備え、
前記第２領域は、
前記第１半導体層の一部と、
前記第２方向に延伸し、前記第１半導体層の、前記第１方向及び前記第２方向と交差する第３方向の一方側の側面と対向する第４導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の一方側の側面と対向し、前記第４導電層よりも前記第１領域に近い第５導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の他方側の側面と対向する第６導電層と、
前記第２方向に延伸し、前記第１半導体層の前記第３方向の他方側の側面と対向し、前記第６導電層よりも前記第１領域に近い第７導電層と
を備え、
読出動作において、前記第４導電層に供給される電圧、及び、前記第７導電層に供給される電圧は、前記第５導電層に供給される電圧、及び、前記第６導電層に供給される電圧よりも大きい
半導体記憶装置。

【請求項8】

前記第４導電層と前記第１半導体層との間に設けられた第１絶縁層と、
前記第７導電層と前記第１半導体層との間に設けられた第２絶縁層と
を備える請求項４、６又は７記載の半導体記憶装置。

【請求項9】

前記第５導電層と前記第１半導体層との間に設けられた第３絶縁層を備える
請求項４及び６～８のいずれか１項記載の半導体記憶装置。

【請求項10】

前記第５導電層と前記第１半導体層との間に設けられた第２導電型の第５半導体層を備え、
前記第５導電層は、前記第５半導体層を介して前記第１半導体層に接続されている
請求項４及び６～８のいずれか１項記載の半導体記憶装置。

【請求項11】

前記第６導電層と前記第１半導体層との間に設けられた第４絶縁層を備える
請求項４及び６～１０のいずれか１項記載の半導体記憶装置。

【請求項12】

前記第６導電層と前記第１半導体層との間に設けられた第２導電型の第６半導体層を備え、
前記第６導電層は、前記第６半導体層を介して前記第１半導体層に接続されている
請求項４及び６～１０のいずれか１項記載の半導体記憶装置。

【請求項13】

前記第５導電層は、前記第６導電層に電気的に接続されている
請求項４及び６～１２のいずれか１項記載の半導体記憶装置。

【請求項14】

半導体基板を備え、
前記第１半導体層は単結晶を含み、
前記第１半導体層に含まれる結晶の配向面は、前記半導体基板に含まれる結晶の配向面と揃っている
請求項１～１３のいずれか１項記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０，６０７，９９５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

好適に動作する半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態に係る半導体記憶装置は、第１半導体層と、複数の第１導電層と、複数の電荷蓄積部と、第１導電型の第２半導体層と、第１配線と、第２導電型の第３半導体層と、第２導電層と、を備える。第１半導体層は、第１方向に延伸する。複数の第１導電層は、第１方向に並び、第１方向と交差する第２方向に延伸する。複数の電荷蓄積部は、第１半導体層と複数の第１導電層との間に設けられる。第１導電型の第２半導体層は、第１半導体層の第１方向の一端に接続される。第１配線は、第２半導体層を介して第１半導体層に接続される。第２導電型の第３半導体層は、第１半導体層の、第１方向及び第２方向と交差する第３方向の一方側の側面に接続される。第２導電層は、第２方向に延伸し、第３半導体層を介して第１半導体層に接続される。

【0006】

一の実施形態に係る半導体記憶装置は、基板と、第１半導体層と、複数の第１導電層と、複数の第１電荷蓄積部と、複数の第２導電層と、複数の第２電荷蓄積部と、を備える。第１半導体層は、基板の表面と交差する第１方向において基板から離間し、第１方向と交差する第２方向に延伸する。複数の第１導電層は、第１方向に延伸し、第２方向に並び、第１方向及び第２方向と交差する第３方向において第１半導体層の一方側の側面と対向する。複数の第１電荷蓄積部は、第１半導体層と複数の第１導電層との間に設けられる。複数の第２導電層は、第１方向に延伸し、第２方向に並び、第３方向において第１半導体層の他方側の側面と対向する。複数の第２電荷蓄積部は、第１半導体層と複数の第２導電層との間に設けられる。第１半導体層は、第１部分と、第２部分と、第３部分と、を備える。第１部分は、第２方向に延伸し、複数の第１導電層と対向する。第２部分は、第２方向に延伸し、複数の第２導電層と対向する。第３部分は、第１部分及び第２部分に接続される。

【0007】

一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える。第１領域は、第１半導体層の一部と、複数の第１導電層と、複数の電荷蓄積部と、を備える。第１半導体層の一部は、第１方向に延伸する。複数の第１導電層は、第１方向に並び第１方向と交差する第２方向に延伸する。複数の電荷蓄積部は、第１半導体層と複数の第１導電層との間に設けられる。第２領域は、第１半導体層の一部と、第４導電層と、第５導電層と、第６導電層と、第７導電層と、を備える。第４導電層は、第２方向に延伸し、第１半導体層の、第１方向及び第２方向と交差する第３方向の一方側の側面と対向する。第５導電層は、第２方向に延伸し、第１半導体層の第３方向の一方側の側面と対向し、第４導電層よりも第１領域に近い。第６導電層は、第２方向に延伸し、第１半導体層の第３方向の他方側の側面と対向する。第７導電層は、第２方向に延伸し、第１半導体層の第３方向の他方側の側面と対向し、第６導電層よりも第１領域に近い。読出動作において、第４導電層に供給される電圧、及び、第７導電層に供給される電圧は、第５導電層に供給される電圧、及び、第６導電層に供給される電圧よりも大きい。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図2】同半導体記憶装置の一部の構成を示す模式的な平面図である。

【図3】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図4】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図5】同半導体記憶装置の一部の構成を示す模式的な斜視図である。

【図6】同半導体記憶装置の読出動作について説明するための模式的な平面図である。

【図7】同半導体記憶装置の読出動作について説明するための模式的な平面図である。

【図8】比較例に係る半導体記憶装置の構成について説明するための模式的な平面図である。

【図9】比較例に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。

【図10】第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図11】同半導体記憶装置の一部の構成を示す模式的な断面図である。

【図12】第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。

【図13】同製造方法について説明するための模式的な平面図である。

【図14】同製造方法について説明するための模式的な断面図である。

【図15】同製造方法について説明するための模式的な断面図である。

【図16】同製造方法について説明するための模式的な断面図である。

【図17】同製造方法について説明するための模式的な平面図である。

【図18】同製造方法について説明するための模式的な断面図である。

【図19】同製造方法について説明するための模式的な断面図である。

【図20】同製造方法について説明するための模式的な断面図である。

【図21】同製造方法について説明するための模式的な断面図である。

【図22】同製造方法について説明するための模式的な平面図である。

【図23】同製造方法について説明するための模式的な断面図である。

【図24】同製造方法について説明するための模式的な平面図である。

【図25】同製造方法について説明するための模式的な断面図である。

【図26】同製造方法について説明するための模式的な断面図である。

【図27】同製造方法について説明するための模式的な断面図である。

【図28】同製造方法について説明するための模式的な平面図である。

【図29】同製造方法について説明するための模式的な平面図である。

【図30】同製造方法について説明するための模式的な平面図である。

【図31】同製造方法について説明するための模式的な平面図である。

【図32】同製造方法について説明するための模式的な断面図である。

【図33】同製造方法について説明するための模式的な断面図である。

【図34】同製造方法について説明するための模式的な平面図である。

【図35】同製造方法について説明するための模式的な断面図である。

【図36】第２実施形態に係る半導体記憶装置の他の製造方法について説明するための模式的な断面図である。

【図37】同製造方法について説明するための模式的な断面図である。

【図38】同製造方法について説明するための模式的な断面図である。

【図39】同製造方法について説明するための模式的な断面図である。

【図40】第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図41】第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図42】第４実施形態に係る半導体記憶装置の他の構成例を示す模式的な平面図である。

【図43】第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図44】第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図45】第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図46】同半導体記憶装置の製造方法について説明するための模式的な断面図である。

【図47】同製造方法について説明するための模式的な断面図である。

【図48】第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図49】第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図50】第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【図51】その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【発明を実施するための形態】

【0009】

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

【0010】

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

【0011】

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

【0012】

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

【0013】

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

【0014】

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

【0015】

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

【0016】

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

【0017】

［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、複数のメモリブロック領域Ｒ_ＢＬＫを備える。メモリブロック領域Ｒ_ＢＬＫは、Ｘ方向及びＹ方向においてマトリクス状に並ぶ。

【0018】

図２は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図３及び図４は、本実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。図５は、図２～図４に示す部分を含む模式的な斜視図である。

【0019】

図２に示す様に、メモリブロック領域Ｒ_ＢＬＫには、Ｙ方向に交互に並ぶ複数のメモリセル領域Ｒ_ＭＣ及び複数のラダー領域Ｒ_ＬＤが設けられている。また、メモリブロック領域Ｒ_ＢＬＫのＹ方向の一端部には、選択トランジスタ領域Ｒ_ＳＧＤ及びビット線領域Ｒ_ＢＬが設けられている。また、メモリブロック領域Ｒ_ＢＬＫのＹ方向の他端部には、選択トランジスタ領域Ｒ_ＳＧＳ及びソース線領域Ｒ_ＳＬが設けられている。

【0020】

尚、第１実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間に、ラダー領域Ｒ_ＬＤが設けられている。同様に、選択トランジスタ領域Ｒ_ＳＧＳと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間に、ラダー領域Ｒ_ＬＤが設けられている。

【0021】

図５には、半導体基板Ｓｕｂの一部を示している。半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。図示の様に、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、Ｚ方向において隣り合う２つのメモリ層ＭＬの間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

【0022】

メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１１０を備える。これら複数の半導体層１１０は、それぞれ、図２を参照して説明した複数のメモリセル領域Ｒ_ＭＣ、複数のラダー領域Ｒ_ＬＤ、及び、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳにわたってＹ方向に延伸する。半導体層１１０は、例えば、直列に接続された複数のメモリトランジスタ（メモリセル）、及び、これらに接続された選択トランジスタのチャネル領域として機能する。尚、以下の説明において、直列に接続された複数のメモリトランジスタと、これらに接続された選択トランジスタと、を含む構成を、メモリストリングと呼ぶ場合がある。半導体層１１０は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良いし、単結晶シリコン（Ｓｉ）等を含んでいても良い。また、これらの場合、半導体層１１０は、リン（Ｐ）等のＮ型の不純物を含んでいても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良いし、不純物を含んでいなくても良い。また、半導体層１１０が単結晶シリコン（Ｓｉ）を含む場合、このシリコン結晶の配向面は、半導体基板Ｓｕｂを構成するシリコン結晶の配向面と一致していても良い。

【0023】

尚、以下の説明において、Ｘ方向において隣り合う２つの半導体層１１０の間の領域を、「チャネル間領域Ｒ_ＩＣ」と呼ぶ場合がある。また、Ｘ方向の一方側（例えば、Ｘ方向負側）から数えて奇数番目のチャネル間領域Ｒ_ＩＣを、「チャネル間領域Ｒ_ＩＣＯ」と呼ぶ場合がある。また、Ｘ方向の一方側から数えて偶数番目のチャネル間領域Ｒ_ＩＣを、「チャネル間領域Ｒ_ＩＣＥ」と呼ぶ場合がある。

【0024】

メモリセル領域Ｒ_ＭＣ及び選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳ（図２）中のチャネル間領域Ｒ_ＩＣには、例えば図２に示す様に、Ｙ方向に並ぶ複数の導電層１２０が設けられている。また、メモリセル領域Ｒ_ＭＣにおいて、メモリ層ＭＬは、複数の導電層１２０のＸ方向の側面と半導体層１１０との間に設けられた複数のゲート絶縁層１３０を備える。

【0025】

導電層１２０のうち、メモリセル領域Ｒ_ＭＣに設けられたものは、例えば、複数のメモリトランジスタのゲート電極、及び、これらに接続されたワード線として機能する。導電層１２０のうち、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳに設けられたものは、それぞれ、選択トランジスタのゲート電極、及び、これに接続された選択ゲート線として機能する。

【0026】

導電層１２０は、例えば図２に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１２１と、タングステン（Ｗ）等の導電層１２２と、を含んでいても良い。導電層１２０は、例えば図３及び図５に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、Ｙ方向において隣り合う２つの導電層１２０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３（図２）が設けられている。

【0027】

尚、本実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣに、それぞれ、Ｙ方向に並ぶ２つの導電層１２０が設けられている。

【0028】

ここで、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに設けられた２つの導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０は、選択トランジスタをＯＦＦ状態とするために使用される。図示の例において、これらの導電層１２０は、ノードＮ０に共通に接続されている。一方、メモリセル領域Ｒ_ＭＣに近い方の導電層１２０は、選択トランジスタをＯＮ状態又はＯＦＦ状態とするために使用される。図示の例において、これらの導電層１２０は、ノードＮ１，Ｎ３に接続されている。ノードＮ０，Ｎ１，Ｎ３はお互いに電気的に独立であり、独立した電圧を転送可能である。

【0029】

また、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに設けられた２つの導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０は、選択トランジスタをＯＮ状態又はＯＦＦ状態とするために使用される。図示の例において、これらの導電層１２０は、ノードＮ２，Ｎ４に接続されている。一方、メモリセル領域Ｒ_ＭＣに近い方の導電層１２０は、選択トランジスタをＯＦＦ状態とするために使用される。図示の例において、これらの導電層１２０は、ノードＮ０に共通に接続されている。ノードＮ０，Ｎ２，Ｎ４はお互いに電気的に独立であり、独立した電圧を転送可能である。

【0030】

尚、上記チャネル間領域Ｒ_ＩＣＯとＲ_ＩＣＥでの導電層１２０の配置は、交互であれば良く、ノードＮ０－Ｎ４との接続はＲ_ＩＣＯとＲ_ＩＣＥが逆であっても良い。例えば、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに設けられた２つの導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０がノードＮ１，Ｎ３に接続され、近い方の導電層１２０がノードＮ０に接続されていても良い。この場合には、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに設けられた２つの導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０がノードＮ０に接続され、近い方の導電層１２０がノードＮ２，Ｎ４に接続されていても良い。

【0031】

ゲート絶縁層１３０は、例えば、半導体層１１０のＸ方向の側面に設けられたトンネル絶縁層１３１と、そのＸ方向の側面に設けられた電荷蓄積層１３２と、そのＸ方向の側面に設けられたブロック絶縁層１３３と、を備える。

【0032】

トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ_２）等を含んでいても良い。

【0033】

電荷蓄積層１３２は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良い。この場合、電荷蓄積層１３２は、リン（Ｐ）等のＮ型の不純物を含んでいても良いし、ホウ素（Ｂ）等のＰ型の不純物を含んでいても良いし、不純物を含んでいなくても良い。

【0034】

ブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ_２）等を含んでいても良い。また、ブロック絶縁層１３３は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。

【0035】

ラダー領域Ｒ_ＬＤ（図２）中のチャネル間領域Ｒ_ＩＣには、導電層１４０又は導電層１５０が設けられている。

【0036】

例えば、図示の例では、チャネル間領域Ｒ_ＩＣＯにおいて、Ｙ方向の一方側から数えて奇数番目のラダー領域Ｒ_ＬＤに、導電層１５０が設けられている。また、偶数番目のラダー領域Ｒ_ＬＤに、導電層１４０が設けられている。

【0037】

また、チャネル間領域Ｒ_ＩＣＥにおいて、Ｙ方向の一方側から数えて奇数番目のラダー領域Ｒ_ＬＤに、導電層１４０が設けられている。また、偶数番目のラダー領域Ｒ_ＬＤに、導電層１５０が設けられている。

【0038】

導電層１４０は、例えば、トランジスタのゲート電極、及び、これに接続された配線として機能する。導電層１４０は、例えば図２及び図４に示す様に、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１４１と、窒化チタン（ＴｉＮ）等の導電層１４２と、を含んでいても良い。導電層１４０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、導電層１４０の外周面には、酸化シリコン（ＳｉＯ_２）等の絶縁層１４３が設けられている。また、導電層１４０の中心部分には、酸化シリコン（ＳｉＯ_２）等の絶縁層１４４が設けられていても良い。

【0039】

導電層１５０は、例えば図２及び図４に示す様に、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１５１と、窒化チタン（ＴｉＮ）等の導電層１５２と、タングステン（Ｗ）等の導電層１５３と、を含んでいても良い。導電層１５０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、導電層１５０の外周面は、Ｚ方向に並ぶ複数の半導体層１１０に接続されている。

【0040】

ビット線領域Ｒ_ＢＬ（図２）において、メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１６０と、これら複数の半導体層１６０に接続された導電層１７０と、を備える。

【0041】

半導体層１６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含んでいても良い。半導体層１６０は、それぞれ、半導体層１１０のＹ方向の端部に接続されている。また、Ｘ方向において隣り合う２つの半導体層１６０の間には、絶縁層１６１が設けられている。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ_２）等を含んでいても良い。絶縁層１６１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。

【0042】

導電層１７０は、例えば、ビット線として機能する。導電層１７０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１７０は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に接続されている。

【0043】

ソース線領域Ｒ_ＳＬ（図２）において、メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１６０と、これら複数の半導体層に接続された導電層１７１と、を備える。

【0044】

導電層１７１は、例えば、ソース線として機能する。導電層１７１は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１７１は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に接続されている。

【0045】

［読出動作］
次に、図６及び図７を参照して、第１実施形態に係る半導体記憶装置の読出動作について説明する。図６及び図７は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図６及び図７には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図６及び図７には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルのうちの一つが選択メモリセルＭＣ_Ｓである例を示している。

【0046】

読出動作においては、選択メモリセルＭＣ_Ｓのゲート電極として機能する導電層１２０に、読出電圧Ｖ_ＣＧＲを供給する。読出電圧Ｖ_ＣＧＲは、メモリセルに記録されたデータに応じて、メモリセルがＯＮ状態又はＯＦＦ状態となる程度の大きさを備える。例えば、選択メモリセルＭＣ_Ｓのしきい値電圧が読出電圧よりも小さい場合、図６に示す様に、選択メモリセルＭＣ_Ｓのチャネル領域に、電子のチャネルＮｃｈが形成される。一方、選択メモリセルＭＣ_Ｓのしきい値電圧が読出電圧よりも大きい場合、図７に示す様に、選択メモリセルＭＣ_Ｓのチャネル領域に、電子のチャネルＮｃｈが形成されない。

【0047】

また、読出動作においては、選択メモリセルＭＣ_Ｓと共通のメモリセル領域Ｒ_ＭＣに設けられた複数の導電層１２０のうち、半導体層１１０ｂに対してＸ方向の一方側（選択メモリセルＭＣ_Ｓと同じ側）に設けられたものに、読出パス電圧Ｖ_ＲＥＡＤを供給する。読出パス電圧Ｖ_ＲＥＡＤは、メモリセルに記録されたデータに拘わらず、メモリセルがＯＮ状態となる程度の大きさを備える。これにより、選択メモリセルＭＣ_Ｓの近傍に、電子のチャネルＮｃｈが形成される。

【0048】

また、読出動作においては、選択メモリセルＭＣ_Ｓと共通のメモリセル領域Ｒ_ＭＣに設けられた複数の導電層１２０のうち、半導体層１１０ｂに対してＸ方向の他方側（選択メモリセルＭＣ_Ｓと反対側）に設けられたものに、裏面セル遮断電圧Ｖ_ＢＣを供給する。裏面セル遮断電圧Ｖ_ＢＣは、メモリセルに記録されたデータに拘わらず、メモリセルがＯＦＦ状態となる程度の大きさを備える。これにより、これら複数の導電層１２０の近傍に、正孔のチャネルＰｃｈが形成される。この正孔のチャネルＰｃｈには、導電層１５０を介して、接地電圧Ｖ_ＳＳが供給される。

【0049】

また、読出動作においては、それ以外のメモリセル領域Ｒ_ＭＣに設けられた複数の導電層１２０、及び、導電層１４０に、読出パス電圧Ｖ_ＲＥＡＤを供給する。また、ノードＮ１～Ｎ４のうち、半導体層１１０ｂに対応する２つのノード（図示の例では、ノードＮ２，Ｎ３）に電圧Ｖ_ＳＧを供給し、それ以外のノード（図示の例では、ノードＮ０，Ｎ１，Ｎ４）に遮断電圧Ｖ_ＢＢを供給する。電圧Ｖ_ＳＧは、選択トランジスタがＯＮ状態となる程度の大きさを備える。遮断電圧Ｖ_ＢＢは、選択トランジスタがＯＦＦ状態となる程度の大きさを備える。これにより、ビット線として機能する導電層１７０と、ソース線として機能する導電層１７１とが、選択メモリセルＭＣ_Ｓと導通する。

【0050】

また、読出動作においては、導電層１７０，１７１の間に電圧を供給する。また、導電層１７０に電流が流れた場合には選択メモリセルＭＣ_ＳがＯＮ状態であると判定する。一方、導電層１７０に電流が流れなかった場合には選択メモリセルＭＣ_ＳがＯＦＦ状態であると判定する。

【0051】

［比較例］
次に、図８を参照して、比較例に係る半導体記憶装置の構成について説明する。図８は、比較例に係る半導体記憶装置の構成について説明するための模式的な平面図である。

【0052】

比較例に係る半導体記憶装置は、導電層１５０のかわりに、導電層１５０´を備える。導電層１５０´は、例えば、上述した導電層１５２，１５３を備える。また、導電層１５０の外周面には、酸化シリコン（ＳｉＯ_２）等の絶縁層１５４が設けられている。導電層１５０´は、この絶縁層１５４を介して、半導体層１１０から絶縁されている。

【0053】

また、比較例においても、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣに、それぞれ、Ｙ方向に並ぶ２つの導電層１２０が設けられている。これら２つの導電層１２０は、それぞれ、ノードＮ１～Ｎ４のいずれかに共通に接続されている。

【0054】

次に、図９を参照して、比較例に係る半導体記憶装置の読出動作について説明する。図９は、比較例に係る半導体記憶装置の読出動作について説明するための模式的な平面図である。尚、図９には、Ｘ方向に並ぶ３つの半導体層１１０を、それぞれ、半導体層１１０ａ，１１０ｂ，１１０ｃとして示している。また、図９には、半導体層１１０ｂのＸ方向における一方側に設けられた複数のメモリセルのうちの一つが選択メモリセルＭＣ_Ｓである例を示している。

【0055】

比較例に係る半導体記憶装置の読出動作においても、選択メモリセルＭＣ_Ｓと共通のメモリセル領域Ｒ_ＭＣに設けられた複数の導電層１２０のうち、半導体層１１０ｂに対してＸ方向の他方側（選択メモリセルＭＣ_Ｓと反対側）に設けられたものに、裏面セル遮断電圧Ｖ_ＢＣを供給する。これにより、これら複数の導電層１２０の近傍に、正孔のチャネルＰｃｈが形成される。

【0056】

また、比較例に係る半導体記憶装置の読出動作においては、例えば、ノードＮ１～Ｎ４のうち、半導体層１１０ｂに対してＸ方向の一方側（選択メモリセルＭＣ_Ｓと同じ側）に設けられた導電層１２０に接続されたもの（図示の例では、ノードＮ２）に電圧Ｖ_ＳＧを供給し、それ以外のノード（図示の例では、ノードＮ１，Ｎ３，Ｎ４）に遮断電圧Ｖ_ＢＢを供給する。

【0057】

［選択メモリセルＭＣ_Ｓのしきい値電圧］
図９の例では、半導体層１１０ｂに対してＸ方向の一方側に、選択メモリセルＭＣ_Ｓが設けられている。ここで、半導体層１１０ｂに対してＸ方向の他方側に設けられた非選択メモリセルがＯＮ状態になってしまうと、選択メモリセルＭＣ_Ｓに記録されたデータに拘わらず導電層１７０に電流が流れてしまい、選択メモリセルＭＣ_Ｓに記録されたデータを好適に判定出来ない場合がある。そこで、比較例に係る半導体記憶装置においては、この様な非選択メモリセルを確実にＯＦＦ状態とするために、この様な非選択メモリセルのゲート電極に裏面セル遮断電圧Ｖ_ＢＣを供給している。この様な場合、この様な非選択メモリセルのチャネル領域に、正孔のチャネルＰｃｈが形成される場合がある。

【0058】

ここで、比較例に係る半導体記憶装置においては、上記正孔のチャネルＰｃｈの近傍に、導電層１５０´が設けられている。上述の通り、導電層１５０´は絶縁層１５４を介して半導体層１１０から絶縁されている。従って、この正孔のチャネルＰｃｈは、電気的にフローティング状態となる。この様な場合、この正孔のチャネルＰｃｈの電圧は、この近傍の導電層１２０との容量結合の影響等により、大きく変動してしまう場合がある。この影響により、選択メモリセルＭＣ_Ｓのしきい値電圧も変動してしまう場合がある。これにより、選択メモリセルＭＣ_Ｓに記録されたデータを、好適に読み出せない場合がある。

【0059】

そこで、第１実施形態に係る半導体記憶装置においては、ラダー領域Ｒ_ＬＤに、ホウ素（Ｂ）等のＰ型の不純物を含む半導体層１５１を介して半導体層１１０に接続された導電層１５０を設けている。この様な構成によれば、上記正孔のチャネルＰｃｈの電位を固定し、選択メモリセルＭＣ_Ｓのしきい値電圧の変動を抑制して、読出動作を好適に実行することが可能である。

【0060】

［正孔の供給］
消去動作に際しては、半導体層１１０に、正孔を供給する必要がある。ここで、比較例に係る半導体記憶装置においては、半導体層１１０が、Ｎ型の不純物を含む半導体層１６０を介して導電層１７０，１７１に接続されている。この様な構成においては、消去動作においてＧＩＤＬ（Gate Induced Drain Leakage）を発生させ、これによって半導体層１１０に正孔を供給することが考えられる。しかしながら、この様な方法を採用した場合、消去動作に時間がかかってしまう場合がある。

【0061】

ここで、第１実施形態に係る半導体記憶装置においては、ラダー領域Ｒ_ＬＤに、ホウ素（Ｂ）等のＰ型の不純物を含む半導体層１５１を介して半導体層１１０に接続された導電層１５０が設けられている。この様な構成によれば、消去動作に際してＧＩＤＬを発生させなくても、導電層１５０から半導体層１１０に正孔を供給することが可能である。従って、消去動作を高速に実行可能である。

【0062】

［選択トランジスタの特性］
比較例に係る半導体記憶装置においては、選択トランジスタ領域Ｒ_ＳＧＤにおいて、Ｙ方向に並ぶ２つの導電層１２０が、共通のノードに接続されている。この様な構成においては、例えば図９に示す様に、ノードＮ２に電圧Ｖ_ＳＧを供給した場合に、半導体層１１０ｂだけでなく、半導体層１１０ａにも電子のチャネルＮｃｈが形成されてしまう場合がある。また、導電層１７０と導電層１７１とが、半導体層１１０ａに形成されたチャネルを介して導通してしまう場合がある。この様な場合、選択メモリセルＭＣ_Ｓに記録されたデータに拘わらず導電層１７０に電流が流れてしまい、選択メモリセルＭＣ_Ｓに記録されたデータを好適に判定出来ない場合がある。

【0063】

そこで、第１実施形態に係る半導体記憶装置においては、選択トランジスタ領域Ｒ_ＳＧＤにおいて、半導体層１１０ｂに対してＸ方向の一方側に設けられた２つの導電層１２０の一方に電圧Ｖ_ＳＧを供給し、他方に遮断電圧Ｖ_ＢＢを供給している。また、半導体層１１０ｂに対してＸ方向の他方側に設けられた２つの導電層１２０の一方に遮断電圧Ｖ_ＢＢを供給し、他方に電圧Ｖ_ＳＧを供給している。また、半導体層１１０ａ，１１０ｃに対応する残りの導電層１２０に、遮断電圧Ｖ_ＢＢを供給している。この様な方法によれば、半導体層１１０ａ，１１０ｃに形成された電子のチャネルＮｃｈを、導電層１７０から好適に切り離すことが可能である。これにより、読出動作を好適に実行することが可能である。

【0064】

［第２実施形態］
［構成］
図１０は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図１１は、同半導体記憶装置の一部の構成を示す模式的な断面図である。

【0065】

第１実施形態に係る半導体記憶装置においては、ラダー領域Ｒ_ＬＤに導電層１５０を設け、これによって読出動作における選択メモリセルＭＣ_Ｓのしきい値電圧の変動を抑制していた。しかしながら、この様な構成はあくまでも例示に過ぎない。上記選択メモリセルＭＣ_Ｓのしきい値電圧の変動を抑制する方法は、適宜調整可能である。例えば、第２実施形態に係る半導体記憶装置においては、図１０及び図１１に示す様に、メモリセルのチャネル領域等として機能する半導体層２１０をＸ方向に分断し、これによって上記選択メモリセルＭＣ_Ｓのしきい値電圧の変動を抑制する。

【0066】

第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。

【0067】

ただし、上述の通り、第２実施形態に係る半導体記憶装置は、図３～図５を参照して説明したメモリ層ＭＬのかわりに、メモリ層ＭＬ２を備える。メモリ層ＭＬ２は、基本的にはメモリ層ＭＬと同様に構成されている。

【0068】

ただし、メモリ層ＭＬ２は、半導体層１１０のかわりに、半導体層２１０を備える。半導体層２１０は、基本的には半導体層１１０と同様に構成されている。ただし、半導体層２１０は、図１０に示す様に、Ｙ方向に交互に並ぶ複数のメモリセル領域Ｒ_ＭＣ及び複数のラダー領域Ｒ_ＬＤにわたってＹ方向に延伸する部分２１０ａ，２１０ｂと、選択トランジスタ領域Ｒ_ＳＧＤに設けられた部分２１０ｃと、を備える。部分２１０ａ，２１０ｂは、Ｘ方向に並ぶ。部分２１０ａ，２１０ｂの間には、Ｙ方向に延伸する酸化シリコン（ＳｉＯ_２）等の絶縁層２１１が設けられている。

【0069】

また、第２実施形態に係る半導体記憶装置は、上述した導電層１５０のかわりに、導電層１５０´を備える。また、導電層１５０´の外周面には、絶縁層１５４が設けられている。

【0070】

［製造方法］
図１２～図３５は、第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図又は平面図である。図１３、図１７、図２２、図２４、図２８～図３１、及び、図３４は、図１０に対応する部分に対応している。図１２、図１４～図１６、図１８～図２１、図２３、図２５～図２７、図３２、図３３、及び、図３５は、図１１に対応する部分に対応している。

【0071】

同製造方法においては、例えば図１２に示す様に、複数の絶縁層１０１と、複数の犠牲層２１０Ａと、を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。

【0072】

次に、例えば図１３及び図１４に示す様に、開口１２３Ａを形成する。開口１２３Ａは、図１３に示す様にＹ方向に延伸し、Ｘ方向に並ぶ。また、開口１２３Ａは、図１４に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の犠牲層２１０Ａを貫通する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等によって行う。

【0073】

次に、例えば図１５に示す様に、開口１２３Ａの内部に、犠牲層１２３Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0074】

次に、例えば図１６に示す様に、メモリセル領域Ｒ_ＭＣ及び選択トランジスタ領域Ｒ_ＳＧＤに設けられた複数の開口１２３Ａのうち、Ｘ方向の一方側から数えて偶数番目の開口１２３Ａの内部に設けられた犠牲層１２３Ｂを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0075】

次に、例えば図１７及び図１８に示す様に、犠牲層２１０Ａの一部を除去して、絶縁層１０１の上面及び下面の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0076】

次に、例えば図１９に示す様に、半導体層２１０の部分２１０ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、図示は省略するものの、この工程では、半導体層２１０の部分２１０ｃの一部も形成される（図２２参照。）。

【0077】

次に、例えば図２０に示す様に、開口１２３Ａの内部に、絶縁層１２３を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0078】

次に、例えば図２１に示す様に、メモリセル領域Ｒ_ＭＣに設けられた複数の開口１２３Ａのうち、Ｘ方向の一方側から数えて奇数番目の開口１２３Ａの内部に設けられた犠牲層１２３Ｂを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0079】

次に、例えば図２２及び図２３に示す様に、メモリセル領域Ｒ_ＭＣに設けられた犠牲層２１０Ａを除去して、絶縁層１０１の上面及び下面の一部、並びに、半導体層２１０の部分２１０ａのＸ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0080】

次に、例えば図２４及び図２５に示す様に、絶縁層２１１を形成する。この工程は、例えば、半導体層２１０の部分２１０ａのＸ方向の側面に対する酸化処理等の方法によって行う。

【0081】

次に、例えば図２６に示す様に、半導体層２１０の部分２１０ｂを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。

【0082】

次に、例えば図２７に示す様に、開口１２３Ａの内部に、絶縁層１２３を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0083】

次に、例えば図２８に示す様に、選択トランジスタ領域Ｒ_ＳＧＤに設けられた複数の開口１２３Ａのうち、Ｘ方向の一方側から数えて奇数番目の開口１２３Ａの内部に設けられた犠牲層１２３Ｂを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0084】

次に、例えば図２９に示す様に、選択トランジスタ領域Ｒ_ＳＧＤに設けられた犠牲層２１０Ａを除去して、絶縁層１０１の上面及び下面の一部を露出させる。また、半導体層２１０の部分２１０ａ，２１０ｂのＹ方向の側面、及び、半導体層２１０の部分２１０ｃの一部のＸ方向及びＹ方向の側面を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。

【0085】

次に、例えば図３０に示す様に、半導体層２１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。

【0086】

また、開口１２３Ａの内部に、絶縁層１２３を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0087】

次に、例えば図３１及び図３２に示す様に、導電層１２０に対応する位置に、開口１２０Ａを形成する。また、導電層１５０´に対応する位置に、開口１５０Ａを形成する。また、絶縁層１６１に対応する位置に、開口１６０Ａを形成する。これらの開口１２０Ａ，１５０Ａ，１６０Ａは、図３２に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の半導体層２１０のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。

【0088】

次に、例えば図３３に示す様に、開口１２０Ａの内部に、犠牲層１２０Ｂを形成する。また、図示は省略するものの、開口１５０Ａ，１６０Ａの内部に、犠牲層１５０Ｂ，１６０Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0089】

次に、例えば図３４に示す様に、導電層１４０に対応する位置に、開口１４０Ａを形成する。開口１４０Ａは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の半導体層２１０のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。

【0090】

次に、開口１４０Ａの内部に、犠牲層１４０Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0091】

次に、例えば図３２に示す様に、犠牲層１２０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。

【0092】

次に、例えば図３５に示す様に、トンネル絶縁層１３１及び電荷蓄積層１３２が形成される。この工程では、例えば、開口１２０Ａを介したウェットエッチング等の方法によって、半導体層２１０の一部が除去され、絶縁層１０１の上面の一部及び下面の一部が露出する。また、酸化処理又はＣＶＤ等の方法によって、トンネル絶縁層１３１が形成される。また、また、ＣＶＤ等の方法によって、電荷蓄積層１３２が形成される。また、ウェットエッチング等の方法によって電荷蓄積層１３２の一部が除去され、電荷蓄積層１３２がＺ方向において分断される。

【0093】

次に、例えば図１１に示す様に、開口１２０Ａの内部に、ブロック絶縁層１３３、バリア導電層１２１及び導電層１２２が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。

【0094】

その後、導電層１４０，１５０´等を形成することにより、図１０及び図１１を参照して説明した様な構造が製造される。

【0095】

［製造方法］
図３６～図３９は、第２実施形態に係る半導体記憶装置の、他の製造方法について説明するための模式的な断面図である。図３６～図３９は、図１１に対応する部分に対応している。

【0096】

この製造方法においては、例えば、図１２～図１４を参照して説明した工程を実行する。

【0097】

次に、例えば図３６に示す様に、犠牲層２１０Ａの一部を除去して、絶縁層１０１の上面及び下面の一部を露出させる。この工程は、例えば、ウェットエッチング等の方法によって行う。尚、この工程で残存した犠牲層２１０Ａの一部を、絶縁層２１１としても良い。

【0098】

次に、例えば図３７に示す様に、半導体層２１０Ｂを形成する。この工程は、例えば、開口１２０Ａの底面に半導体基板Ｓｕｂの上面を露出させた状態でエピタキシャル成長等を実行することによって行う。これにより、開口１２０Ａの内部が半導体層２１０Ｂによって埋め込まれる。

【0099】

次に、例えば図３８に示す様に、半導体層２１０Ｂの一部を除去して、複数の半導体層２１０を形成する。この工程では、例えば、半導体層２１０Ｂのうち、絶縁層１０１の上面又は下面に形成された部分を残して、その他の部分は除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。

【0100】

次に、例えば図３９に示す様に、開口１２３Ａの内部に、絶縁層１２３を形成する。この工程は、例えば、ＣＶＤ等によって行う。

【0101】

その後、図３１及び図３２を参照して説明した工程以降の工程を実行することにより、図１０及び図１１を参照して説明した様な構造が製造される。

【0102】

［第３実施形態］
図４０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0103】

図２を参照して説明した様に、第１実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間に、ラダー領域Ｒ_ＬＤが設けられていた。この様な構成によれば、選択トランジスタ領域Ｒ_ＳＧＤに最も近いメモリセル領域Ｒ_ＭＣに選択メモリセルＭＣ_Ｓが含まれる場合に、選択メモリセルＭＣ_Ｓの近傍に形成される正孔のチャネルＰｃｈに、好適に固定電圧を供給することが可能である。しかしながら、この様な構成では、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間に、ラダー領域Ｒ_ＬＤを設ける必要があり、回路面積の増大につながる恐れがある。

【0104】

そこで、第３実施形態においては、図４０に示す様に、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣに、Ｙ方向に並ぶ２つの導電層１２０のかわりに、Ｙ方向に並ぶ導電層１２０及び導電層１５０を設けている。

【0105】

選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯにおいては、導電層１５０が、導電層１２０よりもメモリセル領域Ｒ_ＭＣに近い位置に設けられている。図示の例において、これらの導電層１５０は、ノードＮ０に共通に接続されている。

【0106】

また、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥにおいては、導電層１５０が、導電層１２０よりもメモリセル領域Ｒ_ＭＣから遠い位置に設けられている。図示の例において、これらの導電層１５０は、ノードＮ０に共通に接続されている。

【0107】

また、第３実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間のラダー領域Ｒ_ＬＤが省略されている。

【0108】

この様な構成によれば、選択トランジスタ領域Ｒ_ＳＧＤに最も近いメモリセル領域Ｒ_ＭＣに選択メモリセルＭＣ_Ｓが含まれる場合に、選択メモリセルＭＣ_Ｓの近傍に形成される正孔のチャネルＰｃｈと、選択トランジスタ領域Ｒ_ＳＧＤに設けられた導電層１５０と、を導通させることが可能である。これにより、正孔のチャネルＰｃｈに、好適に固定電圧を供給することが可能である。

【0109】

また、この様な構成によれば、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間のラダー領域Ｒ_ＬＤを省略することにより、回路面積の増大を抑制可能である。

【0110】

［第４実施形態］
図４１は、第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0111】

第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

【0112】

ただし、第４実施形態においては、図４１に示す様に、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに、Ｙ方向に並ぶ２つの導電層１２０のかわりに、Ｙ方向に並ぶ導電層１２０及び導電層１５０が設けられている。この導電層１５０は、導電層１２０よりもメモリセル領域Ｒ_ＭＣに近い位置に設けられている。図示の例において、これらの導電層１５０は、ノードＮ０に共通に接続されている。

【0113】

また、第４実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間のラダー領域Ｒ_ＬＤが省略されている。

【0114】

この様な構成によれば、第３実施形態と同様の効果を奏することが可能である。

【0115】

尚、図４１の例では、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに設けられた導電層１５０と、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに設けられた導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０とが、共通のノードＮ０に接続されている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。

【0116】

例えば、図４２の例では、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに設けられた複数の導電層１５０が、ノードＮ５に共通に接続されている。また、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに設けられた導電層１２０のうち、メモリセル領域Ｒ_ＭＣから遠い方の導電層１２０が、ノードＮ６に共通に接続されている。ノードＮ１～ノードＮ６はお互いに電気的に独立であり、独立した電圧を転送可能である。

【0117】

［第５実施形態］
図４３は、第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0118】

第５実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。

【0119】

ただし、第５実施形態においては、図４３に示す様に、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに、Ｙ方向に並ぶ２つの導電層１２０のかわりに、Ｙ方向に並ぶ導電層１２０及び導電層１５０が設けられている。この導電層１５０は、導電層１２０よりもメモリセル領域Ｒ_ＭＣから遠い位置に設けられている。

【0120】

また、第５実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＯに設けられた導電層１２０のうち、メモリセル領域Ｒ_ＭＣに近い方の導電層１２０が、ノードＮ５に共通に接続されている。また、選択トランジスタ領域Ｒ_ＳＧＤ中のチャネル間領域Ｒ_ＩＣＥに設けられた複数の導電層１５０が、ノードＮ６に共通に接続されている。

【0121】

また、第５実施形態においては、選択トランジスタ領域Ｒ_ＳＧＤと、これに最も近いメモリセル領域Ｒ_ＭＣと、の間のラダー領域Ｒ_ＬＤが省略されている。

【0122】

この様な構成によれば、第３実施形態と同様の効果を奏することが可能である。

【0123】

［第６実施形態］
図４４は、第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0124】

第６実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。

【0125】

ただし、第１実施形態に係る半導体記憶装置においては、チャネル間領域Ｒ_ＩＣＯに設けられた複数の導電層１２０のＹ方向における位置と、チャネル間領域Ｒ_ＩＣＥに設けられた複数の導電層１２０のＹ方向における位置とが、略一致していた。

【0126】

一方、第６実施形態に係る半導体記憶装置においては、チャネル間領域Ｒ_ＩＣＯに設けられた複数の導電層１２０のＹ方向における位置と、チャネル間領域Ｒ_ＩＣＥに設けられた複数の導電層１２０のＹ方向における位置とが、略一致していない。

【0127】

例えば、メモリセル領域Ｒ_ＭＣにおいてＹ方向に並ぶ複数の導電層１２０の配列周期をＰ１とする。この場合、チャネル間領域Ｒ_ＩＣＯに設けられた複数の導電層１２０のＹ方向における位置と、チャネル間領域Ｒ_ＩＣＥに設けられた複数の導電層１２０のＹ方向における位置とが、Ｐ１／２だけ異なっている。

【0128】

この様な導電層１２０の配置は、上述したいずれの実施形態においても適用可能である。

【0129】

［第７実施形態］
［構成］
図４５は、第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0130】

上述の通り、第１実施形態に係る半導体記憶装置においては、ラダー領域Ｒ_ＬＤに導電層１５０を設け、これによって消去動作の高速化を実現していた。しかしながら、この様な構成はあくまでも例示に過ぎない。消去動作を高速化する方法は、適宜調整可能である。例えば、第７実施形態に係る半導体記憶装置においては、図４５に示す様に、半導体層１１０に正孔を供給可能な導電層６０３を、ラダー領域Ｒ_ＬＤではなくソース線領域Ｒ_ＳＬに設けている。

【0131】

第７実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。

【0132】

ただし、第７実施形態に係る半導体記憶装置は、上述した導電層１５０のかわりに、導電層１５０´を備える。また、導電層１５０´の外周面には、絶縁層１５４が設けられている。

【0133】

また、第７実施形態に係る半導体記憶装置のソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣには、導電層６０１又は導電層６０３が設けられている。

【0134】

ソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣＯには、導電層６０１が設けられている。導電層６０１は、例えば、窒化チタン（ＴｉＮ）等の導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。導電層６０１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。

【0135】

また、ソース線領域Ｒ_ＳＬにおいて、メモリ層ＭＬは、導電層６０１と半導体層１１０との間に設けられた半導体層６０２を備える。半導体層６０２は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含む。導電層６０１は、この半導体層６０２を介して、半導体層１１０に接続されている。

【0136】

ソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣＥには、導電層６０３が設けられている。導電層６０３は、例えば、窒化チタン（ＴｉＮ）等の導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。導電層６０３は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。

【0137】

また、ソース線領域Ｒ_ＳＬにおいて、メモリ層ＭＬは、導電層６０３と半導体層１１０との間に設けられた半導体層６０４を備える。半導体層６０４は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含む。導電層６０３は、この半導体層６０４を介して、半導体層１１０に接続されている。

【0138】

［製造方法］
第７実施形態に係る半導体記憶装置は、種々の方法によって製造可能である。

【0139】

例えば、第７実施形態では、選択トランジスタ領域Ｒ_ＳＧＳ中のチャネル間領域Ｒ_ＩＣＯに設けられた導電層１２０を、Ｎチャネル型の電界効果トランジスタのゲート電極として機能させても良い。また、選択トランジスタ領域Ｒ_ＳＧＳ中のチャネル間領域Ｒ_ＩＣＥに設けられた導電層１２０を、Ｐチャネル型の電界効果トランジスタのゲート電極として機能させても良い。この場合、半導体層１１０のうち、これらのチャネル領域として機能する部分は、別工程において製膜しても良い。また、同一の工程で製膜を行い、別工程において不純物を注入しても良い。

【0140】

例えば、ソース線領域Ｒ_ＳＬ中の半導体層６０２と、選択トランジスタ領域Ｒ_ＳＧＳ中の上記Ｐチャネル型の電界効果トランジスタのチャネル領域とには、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコンを設けることが考えられる。この様な場合には、この様な領域における半導体層１１０の成膜又は不純物の注入を、同一の工程において実行することが可能である。メモリセル領域Ｒ_ＭＣにおいて半導体層１１０にリン（Ｐ）等のＮ型の不純物を含ませる場合には、この工程も併せて実行することも可能である。

【0141】

また、例えば、ソース線領域Ｒ_ＳＬ中の半導体層６０４と、選択トランジスタ領域Ｒ_ＳＧＳ中の上記Ｎチャネル型の電界効果トランジスタのチャネル領域とには、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコンを設けることが考えられる。この様な場合には、この様な領域における半導体層１１０の成膜又は不純物の注入を、同一の工程において実行することが可能である。メモリセル領域Ｒ_ＭＣにおいて半導体層１１０にホウ素（Ｂ）等のＰ型の不純物を含ませる場合には、この工程も併せて実行することも可能である。

【0142】

例えば、図４６には、メモリセル領域Ｒ_ＭＣの導電層１２０に対応する位置に設けられた開口１２０Ａを例示している。また、図４７には、ソース線領域Ｒ_ＳＬの導電層６０１，６０３に対応する位置に設けられた開口６０１Ａ，６０３Ａを例示している。図４６及び図４７の例では、開口１２０Ａ，６０３Ａの内周面が露出している。一方、開口６０１Ａの内部には、犠牲層６０１Ｂが埋め込まれている。この様な状態で、半導体層１１０の、開口１２０Ａ，６０３Ａに露出した部分に、ホウ素（Ｂ）等のＰ型の不純物を注入しても良い。

【0143】

［第８実施形態］
図４８は、第８実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0144】

第８実施形態に係る半導体記憶装置は、基本的には第７実施形態に係る半導体記憶装置と同様に構成されている。

【0145】

ただし、第８実施形態に係る半導体記憶装置のソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣには、それぞれ、導電層６０１及び導電層６０３の双方が設けられている。また、導電層６０１と半導体層１１０との間には、半導体層６０２が設けられている。同様に、導電層６０３と半導体層１１０との間には、半導体層６０４が設けられている。

【0146】

［第９実施形態］
図４９は、第９実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0147】

第９実施形態に係る半導体記憶装置は、基本的には第７実施形態に係る半導体記憶装置と同様に構成されている。

【0148】

ただし、第９実施形態に係る半導体記憶装置のソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣには、それぞれ、導電層６０３が設けられている。また、導電層６０３と半導体層１１０との間には、半導体層６０４が設けられている。

【0149】

［第１０実施形態］
図５０は、第１０実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。

【0150】

第１０実施形態に係る半導体記憶装置は、基本的には第７実施形態に係る半導体記憶装置と同様に構成されている。

【0151】

ただし、第１０実施形態に係る半導体記憶装置のソース線領域Ｒ_ＳＬ中のチャネル間領域Ｒ_ＩＣには、それぞれ、導電層６０１が設けられている。また、導電層６０１と半導体層１１０との間には、半導体層６０２が設けられている。

【0152】

また、第１０実施形態に係る半導体記憶装置のビット線領域Ｒ_ＢＬには、半導体層１６０のかわりに、半導体層３６０が設けられている。半導体層３６０は、基本的には、半導体層１６０と同様に構成されている。ただし、半導体層３６０は、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等ではなく、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいる。

【0153】

［その他の実施形態］
以上において説明した半導体記憶装置では、読出動作に際して、メモリトランジスタのチャネル領域に電子のチャネルが形成されていた。しかしながら、この様な構成はあくまでも例示に過ぎない。例えば、読出動作に際しては、メモリトランジスタのチャネル領域に、正孔のチャネルを形成しても良い。この様な場合、上記導電層１５０に対応する構成は、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等ではなく、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）を介して、半導体層１１０に対応する構成に接続されていても良い。

【0154】

また、以上において説明した半導体記憶装置では、選択トランジスタが、メモリトランジスタと同様の構成を備えていた。即ち、半導体層１１０の、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳに設けられた部分が選択トランジスタのチャネル領域として機能していた。また、導電層１２０のうち、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳに設けられたものが、選択トランジスタのゲート電極として機能していた。また、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳにおいても、導電層１２０と半導体層１１０との間に、ゲート絶縁層１３０が設けられていた。しかしながら、選択トランジスタは、メモリトランジスタと異なる構成を備えていても良い。

【0155】

例えば、図５１に例示する半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図５１の例では、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳに、ゲート絶縁層１３０が設けられておらず、そのかわりに、導電層１２０と半導体層１１０との間に設けられた絶縁層１８０を備える。絶縁層１８０は、例えば、酸化シリコン（ＳｉＯ_２）等を含んでいても良い。尚、以上において説明したいずれの半導体記憶装置についても、選択トランジスタ領域Ｒ_ＳＧＤ，Ｒ_ＳＧＳの少なくとも一方からゲート絶縁層１３０を省略し、そのかわりに、絶縁層１８０を設けても良い。

【0156】

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0157】

１１０…半導体層、１２０…導電層、１３０…ゲート絶縁層、１４０…導電層、１５０…導電層、１６０…半導体層、１７０…導電層、Ｒ_ＭＣ…メモリセル領域、Ｒ_ＬＤ…ラダー領域、Ｒ_ＳＧＤ，Ｒ_ＳＧＳ…選択トランジスタ領域、Ｒ_ＢＬ…ビット線領域、Ｒ_ＳＬ…ソース線領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】