(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022170890
(43)【公開日】2022-11-11
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20221104BHJP
H01L 29/41 20060101ALI20221104BHJP
H01L 21/768 20060101ALI20221104BHJP
H01L 21/3205 20060101ALI20221104BHJP
H01L 21/336 20060101ALI20221104BHJP
【ＦＩ】
H01L29/80 L
H01L29/44 P
H01L21/90 N
H01L29/80 H
H01L29/44 S
H01L21/88 T
H01L29/78 301B
H01L29/78 301W
H01L29/78 301Z
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021077169
(22)【出願日】2021-04-30
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】倉橋 菜緒子
【テーマコード（参考）】
4M104
5F033
5F102
5F140
【Ｆターム（参考）】
4M104AA04
4M104AA07
4M104BB02
4M104BB05
4M104BB09
4M104BB17
4M104CC01
4M104CC03
4M104CC05
4M104DD03
4M104DD28
4M104DD52
4M104DD53
4M104DD68
4M104DD72
4M104DD78
4M104EE03
4M104EE14
4M104EE16
4M104EE17
4M104FF02
4M104FF06
4M104FF11
4M104GG09
4M104GG12
4M104HH20
5F033GG02
5F033HH13
5F033JJ13
5F033KK07
5F033KK08
5F033KK13
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5F033MM30
5F033NN21
5F033PP27
5F033PP28
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5F033QQ73
5F033RR04
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5F102GS01
5F102GS09
5F102GT01
5F102GV01
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5F102HC01
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5F140BA06
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5F140CC03
5F140CC08
5F140CC13
5F140CE02
(57)【要約】
【課題】動作安定性に優れた高性能の半導体装置を実現する。
【解決手段】平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ１と直交する方向Ｄ２に延びるゲート配線２１が配置される。平面視で、トランジスタ部２の方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、平面視で、トランジスタ部２の方向Ｄ２の側に設けられるＧＮＤビア３４と接続される。このレイアウトにより、ゲート電極２０群の間隔を短縮可能にし、間隔の短縮によってトランジスタ部２の位相差を低減して発振を抑え、半導体装置１Ａの動作安定性を高める。
【選択図】図１０
【解決手段】平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ１と直交する方向Ｄ２に延びるゲート配線２１が配置される。平面視で、トランジスタ部２の方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、平面視で、トランジスタ部２の方向Ｄ２の側に設けられるＧＮＤビア３４と接続される。このレイアウトにより、ゲート電極２０群の間隔を短縮可能にし、間隔の短縮によってトランジスタ部２の位相差を低減して発振を抑え、半導体装置１Ａの動作安定性を高める。
【選択図】図１０
【特許請求の範囲】
【請求項1】
基板と、
前記基板の第１面に設けられ、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアと
を含むことを特徴とする半導体装置。
前記基板の第１面に設けられ、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアと
を含むことを特徴とする半導体装置。
【請求項2】
平面視で、前記第１方向に延びる前記複数のソース電極及び前記複数のドレイン電極は、ソース電極とドレイン電極とが前記第１方向と直交する前記第２方向に互いに離間して交互に並ぶように設けられ、
平面視で、前記第１方向に延びる前記複数のゲート電極の各々は、前記第２方向に互いに離間して交互に並ぶ前記複数のソース電極及び前記複数のドレイン電極の、隣り合うソース電極とドレイン電極との間に互いから離間して設けられ、
平面視で、前記複数のソース電極及び前記複数のドレイン電極、並びに前記ソース配線、前記ドレイン配線及び前記複数のブリッジ配線は、前記複数のゲート電極の外側に設けられることを特徴とする請求項１に記載の半導体装置。
平面視で、前記第１方向に延びる前記複数のゲート電極の各々は、前記第２方向に互いに離間して交互に並ぶ前記複数のソース電極及び前記複数のドレイン電極の、隣り合うソース電極とドレイン電極との間に互いから離間して設けられ、
平面視で、前記複数のソース電極及び前記複数のドレイン電極、並びに前記ソース配線、前記ドレイン配線及び前記複数のブリッジ配線は、前記複数のゲート電極の外側に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項3】
平面視で、前記第２方向に延びる前記ソース配線は、前記トランジスタ部の前記第２方向の前記第３側及び第４側にそれぞれ設けられ、前記ゲート配線側に延び、前記第１ビア及び前記第２ビアとそれぞれ接続される第１引き出し部及び第２引き出し部を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
平面視で、前記第１引き出し部及び前記第２引き出し部の各々の、前記第１方向の前記ゲート配線側の縁は、前記第１方向に延びる前記ソース電極と前記第２方向において対向する位置に設けられることを特徴とする請求項３に記載の半導体装置。
【請求項5】
平面視で、前記複数のブリッジ配線は、前記複数のドレイン電極と前記ドレイン配線との間を、前記第１方向に直線的に延びることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項6】
基板の第１面に、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部を形成する工程と、
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線を形成する工程と、
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線を形成する工程と、
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線を形成する工程と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線を形成する工程と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線を形成する工程と、
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線を形成する工程と、
前記基板の前記第１面に、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線を形成する工程と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線を形成する工程と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアを形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項7】
基板と、
前記基板の第１面に設けられ、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアと
を含む半導体装置を備えることを特徴とする電子装置。
前記基板の第１面に設けられ、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線と、
前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線と、
前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線と、
平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアと
を含む半導体装置を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
例えば、各々が複数のフィンガーを有するゲート電極、ソース電極及びドレイン電極と、各々の複数のフィンガーがバスラインを介して接続されるゲート端子電極、ソース端子電極及びドレイン端子電極とを備える半導体装置が知られている。この半導体装置に関し、ソース端子電極を、ゲート電極とドレイン端子電極との間に配置する技術が知られている。このほか、ソース電極とソース端子電極とを接続するソースバスラインと、ドレイン電極とドレイン端子電極とを接続するドレインバスラインとを、一方の上に他方をオーバーレイ絶縁層又はエアギャップを介して配置する技術が知られている。
【0003】
また、別の半導体装置に関し、ゲート電極からゲートフィンガーを引き出し、それらを挟みドレイン電極と対向する部分が切り欠かれた馬蹄型状ソース電極を連結するソース電極パスから所定のゲートフィンガー間にソースフィンガーを引き出す技術が知られている。更に、ドレイン電極から、ソース電極パスを空中配線で跨いで、所定のゲートフィンガー間にドレインフィンガーを引き出す技術が知られている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１３－１８３０６１号公報
【特許文献2】特開平５－２１１１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ところで、フィンガー状の複数のゲート電極（「ゲートフィンガー」とも言う）、複数のソース電極（「ソースフィンガー」とも言う）及び複数のドレイン電極（「ドレインフィンガー」とも言う）を有するトランジスタ部を含む半導体装置では、そのレイアウトや動作条件によっては発振が生じ、動作が不安定になることがある。これを回避する方法の１つとして、複数のゲート電極の間隔を短縮し、トランジスタ部に含まれるトランジスタ素子間で生じるゲート電極部分の位相差を低減する方法が考えられる。
【0006】
ここで、半導体装置には、例えば、複数のゲート電極に繋がるゲート配線及び複数のソース電極に繋がるソース配線をトランジスタ部の一方側に設け、複数のドレイン電極に繋がるドレイン配線をトランジスタ部の他方側に設けるレイアウトが採用される場合がある。この場合、複数のソース電極は、ゲート配線に設けられる複数のゲートパッドと交互になるように配置される複数のソースパッドに、ゲート配線をブリッジ配線で跨ぐ形で接続される。各ソースパッドの位置には、トランジスタ部が形成される基板に設けられる、ソースインダクタンスの低減等に有効とされるグランド（ＧＮＤ）ビアがそれぞれ配置され、各ＧＮＤビアと各ソースパッドとが接続される。
【0007】
しかし、このようなレイアウトでは、複数のＧＮＤビア及びそれらに繋がる複数のソースパッド、並びにそれらと交互に配置されるゲートパッドの平面サイズが、半導体装置の性能や製造プロセスの観点から、比較的大きくなる。そのため、複数のソースパッドとブリッジ配線で接続される複数のソース電極の配置可能な位置が制限され、各々と隣り合うように配置される複数のゲート電極の位置が制限されて、複数のゲート電極の間隔を一定値以下に短縮することが難しい。その結果、複数のゲート電極の間隔の短縮により位相差を低減し、位相差による発振を抑えることのできる、動作安定性に優れた高性能の半導体装置が得られないことが起こり得る。
【0008】
１つの側面では、本発明は、動作安定性に優れた高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0009】
１つの態様では、基板と、前記基板の第１面に設けられ、平面視で、第１方向に延びる複数のゲート電極、複数のソース電極及び複数のドレイン電極を有するトランジスタ部と、前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の第１側に設けられ、前記第１方向と直交する第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第１側とは反対側の第２側に設けられ、前記第２方向に延び、前記複数のソース電極と接続されるソース配線と、前記基板の前記第１面に設けられ、平面視で、前記トランジスタ部の前記第１方向の前記第２側であって、前記ソース配線の前記ゲート配線側とは反対側に設けられ、前記第２方向に延びるドレイン配線と、前記複数のドレイン電極の各々を、前記ソース配線を跨いで前記ドレイン配線と接続する複数のブリッジ配線と、平面視で、前記トランジスタ部の前記第２方向の第３側及び前記第３側とは反対側の第４側にそれぞれ設けられ、前記ソース配線と接続される第１ビア及び第２ビアとを含む半導体装置が提供される。
【0010】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0011】
１つの側面では、動作安定性に優れた高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0012】
【図1】窒化物半導体を用いた半導体装置の一例について説明する図である。
【図2】半導体装置のレイアウトの一例について説明する図である。
【図3】第１の実施の形態に係る半導体装置の一例について説明する図である。
【図4】第１の実施の形態に係る半導体装置で得られる効果について説明する図である。
【図5】第１の実施の形態に係る半導体装置の構成例について説明する図（その１）である。
【図6】第１の実施の形態に係る半導体装置の構成例について説明する図（その２）である。
【図7】第１の実施の形態に係る半導体装置の構成例について説明する図（その３）である。
【図8】第１の実施の形態に係る半導体装置の構成例について説明する図（その４）である。
【図9】第１の実施の形態に係る半導体装置の構成例について説明する図（その５）である。
【図10】第１の実施の形態に係る半導体装置の構成例について説明する図（その６）である。
【図11】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その１）である。
【図12】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その２）である。
【図13】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その３）である。
【図14】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その４）である。
【図15】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その５）である。
【図16】第１の実施の形態に係る半導体装置の形成方法の一例について説明する図（その６）である。
【図17】第２の実施の形態に係る半導体パッケージの一例について説明する図である。
【図18】第３の実施の形態に係る力率改善回路の一例について説明する図である。
【図19】第４の実施の形態に係る電源装置の一例について説明する図である。
【図20】第５の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0013】
はじめに、半導体装置の例について述べる。
半導体装置の１種として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化物半導体であるＧａＮ（ガリウムナイトライド）は、そのバンドギャップが３．４ｅＶであり、Ｓｉ（シリコン）のバンドギャップである１．１ｅＶ及びＧａＡｓ（ガリウムヒ素）のバンドギャップである１．４ｅＶよりも大きく、高い絶縁破壊電界を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、増幅器、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）についての報告が数多くなされている。
半導体装置の１種として、窒化物半導体を用いたものが知られている。窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化物半導体であるＧａＮ（ガリウムナイトライド）は、そのバンドギャップが３．４ｅＶであり、Ｓｉ（シリコン）のバンドギャップである１．１ｅＶ及びＧａＡｓ（ガリウムヒ素）のバンドギャップである１．４ｅＶよりも大きく、高い絶縁破壊電界を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、増幅器、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）についての報告が数多くなされている。
【0014】
図１は窒化物半導体を用いた半導体装置の一例について説明する図である。図１には半導体装置の一例の要部断面図を模式的に示している。
図１に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、下地基板１１及びその上に設けられる半導体層１２を含む基板１０を備える。半導体装置１は更に、基板１０上に設けられるゲート電極２０、ソース電極３０及びドレイン電極４０を備える。
図１に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、下地基板１１及びその上に設けられる半導体層１２を含む基板１０を備える。半導体装置１は更に、基板１０上に設けられるゲート電極２０、ソース電極３０及びドレイン電極４０を備える。
【0015】
下地基板１１には、ＳｉＣ（シリコンカーバイド）、Ｓｉ、サファイヤ、ＧａＮ、ＡｌＮ（アルミニウムナイトライド）、ダイヤモンド等の材料が用いられる。下地基板１１には、１種の材料の単層構造が用いられてもよいし、１種又は２種以上の材料の積層構造が用いられてもよい。
【0016】
半導体層１２には、ＧａＮ、ＡｌＧａＮ（アルミニウムガリウムナイトライド）等の窒化物半導体が用いられる。半導体層１２は、例えば、図１に示すように、チャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃを含む。
【0017】
チャネル層１２ａは、下地基板１１上に設けられる。チャネル層１２ａには、例えば、ＧａＮが用いられる。チャネル層１２ａには、このほか、ＡｌＧａＮ、インジウムガリウムナイトライド（ＩｎＧａＮ）、インジウムアルミニウムガリウムナイトライド（ＩｎＡｌＧａＮ）等の窒化物半導体が用いられてもよい。チャネル層１２ａは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。チャネル層１２ａは、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、下地基板１１上に形成される。チャネル層１２ａは、「電子走行層」とも称される。
【0018】
バリア層１２ｂは、チャネル層１２ａ上に設けられる。バリア層１２ｂには、例えば、ＡｌＧａＮが用いられる。このほか、バリア層１２ｂには、インジウムアルミニウムナイトライド（ＩｎＡｌＮ）、ＩｎＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられてもよい。バリア層１２ｂは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。バリア層１２ｂは、ＭＯＶＰＥ法等を用いて、チャネル層１２ａ上に形成される。バリア層１２ｂは、「電子供給層」とも称される。
【0019】
ここで、チャネル層１２ａ及びバリア層１２ｂには、バンドギャップの異なる窒化物半導体が用いられる。チャネル層１２ａ上にそれよりもバンドギャップの大きい窒化物半導体を用いたバリア層１２ｂが設けられることで、バンド不連続を有するヘテロ接合構造が形成される。フェルミ準位がチャネル層１２ａとバリア層１２ｂとの接合界面の伝導帯よりも上（高エネルギー側）となるようにすることで、接合界面近傍のチャネル層１２ａに二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）１０１が生成される。バリア層１２ｂの窒化物半導体の自発分極、及びチャネル層１２ａの窒化物半導体との格子定数差に起因したひずみによってバリア層１２ｂに発生するピエゾ分極により、バリア層１２ｂとの接合界面近傍のチャネル層１２ａに２ＤＥＧ１０１が生成される。チャネル層１２ａ及びバリア層１２ｂには、それらの接合界面近傍に、このような２ＤＥＧ１０１が生成されるような組み合わせの窒化物半導体が用いられる。
【0020】
キャップ層１２ｃは、バリア層１２ｂ上に設けられる。キャップ層１２ｃには、ドープ（ｐ型若しくはｎ型）又はノンドープのＧａＮ等の窒化物半導体が用いられる。キャップ層１２ｃは、１種の窒化物半導体の単層構造であってもよいし、１種又は２種以上の窒化物半導体の積層構造であってもよい。キャップ層１２ｃは、バリア層１２ｂ等を保護する機能を有する。このほか、キャップ層１２ｃには、チャネル層１２ａの２ＤＥＧ１０１の濃度を変調する機能を持たせてもよい。
【0021】
尚、ここでは図示を省略するが、下地基板１１とチャネル層１２ａとの間には、初期層としてＡｌＮ等の層が設けられてもよく、バッファ層としてＡｌＧａＮ等の層が設けられてもよく、Ｆｅ（鉄）をドーピングしたＧａＮ等の層が設けられてもよい。このほか、下地基板１１とチャネル層１２ａとの間には、量子井戸（量子閉じ込め）構造を実現するためのバリア層（バックバリア層）としてＡｌＮやＡｌＧａＮ等の層が設けられてもよい。チャネル層１２ａとバリア層１２ｂとの間には、スペーサ層としてＡｌＧａＮ、ＩｎＧａＮ等の層が設けられてもよい。半導体層１２には、チャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃのほか、このような初期層、バッファ層、スペーサ層、バックバリア層等のうちの１種又は２種以上が含まれてもよい。
【0022】
ゲート電極２０は、半導体層１２上に設けられる。ゲート電極２０には、金属を用いることができる。例えば、ゲート電極２０として、Ｎｉ（ニッケル）とその上に設けられるＡｕ（金）とを有する金属が設けられる。ゲート電極２０は、蒸着法等を用いて形成される。ゲート電極２０は、例えば、ショットキー電極として機能する。ゲート電極２０と半導体層１２との間には、酸化物、窒化物、酸窒化物等が用いられたゲート絶縁膜（図示せず）が介在されてもよく、これにより、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造が実現される。
【0023】
ソース電極３０及びドレイン電極４０は、ゲート電極２０の両側の半導体層１２上、この例ではキャップ層１２ｃ上に、ゲート電極２０から離間されて、設けられる。ソース電極３０及びドレイン電極４０には、金属を用いることができる。例えば、ソース電極３０及びドレイン電極４０として、Ｔａ（タンタル）とその上に設けられるＡｌ（アルミニウム）とを有する金属が設けられる。ソース電極３０及びドレイン電極４０は、蒸着法等を用いて形成される。ソース電極３０及びドレイン電極４０は、オーミック電極として機能する。ソース電極３０及びドレイン電極４０は、オーミック電極として機能すれば、キャップ層１２ｃに限らず、バリア層１２ｂと接続されてもよいし、バリア層１２ｂを貫通してチャネル層１２ａと接続されてもよい。半導体層１２のソース電極３０及びドレイン電極４０が接続される部位には、ｎ型ＧａＮやｎ型ＡｌＧａＮ等の窒化物半導体を用いたコンタクト層（再成長層）が設けられてもよい。
【0024】
半導体装置１の動作時には、ソース電極３０とドレイン電極４０との間に所定の電圧が供給され、ゲート電極２０に所定のゲート電圧が供給される。ソース電極３０とドレイン電極４０との間のチャネル層１２ａに２ＤＥＧ１０１の電子が輸送されるチャネルが形成され、半導体装置１のトランジスタ機能が実現される。
【0025】
ところで、上記のようなＨＥＭＴを備える半導体装置は、例えば、ゲート電極、ソース電極及びドレイン電極をそれぞれ複数のフィンガー状とし、それらを基板上に設けるレイアウトとされる場合がある。このようなレイアウトの一例を図２に示す。
【0026】
図２は半導体装置のレイアウトの一例について説明する図である。図２には半導体装置の一例の要部平面図を模式的に示している。
例えば、図２に示す半導体装置１００は、フィンガー状の複数のゲート電極１２０（ゲートフィンガー）、複数のソース電極１３０（ソースフィンガー）及び複数のドレイン電極１４０（ドレインフィンガー）を有する。フィンガー状のゲート電極１２０群、ソース電極１３０群及びドレイン電極１４０群は、方向Ｄ１に延びるような形状とされ、基板１１０に形成される素子分離領域１１０ａによって画定される活性領域１１０ｂに設けられる。
例えば、図２に示す半導体装置１００は、フィンガー状の複数のゲート電極１２０（ゲートフィンガー）、複数のソース電極１３０（ソースフィンガー）及び複数のドレイン電極１４０（ドレインフィンガー）を有する。フィンガー状のゲート電極１２０群、ソース電極１３０群及びドレイン電極１４０群は、方向Ｄ１に延びるような形状とされ、基板１１０に形成される素子分離領域１１０ａによって画定される活性領域１１０ｂに設けられる。
【0027】
方向Ｄ１に延びるソース電極１３０群及びドレイン電極１４０群は、平面視で、ソース電極１３０とドレイン電極１４０とが方向Ｄ１と直交する方向Ｄ２に互いに離間して交互に並ぶように設けられる。方向Ｄ１に延びるゲート電極１２０群の各々は、平面視で、方向Ｄ２に交互に並ぶソース電極１３０群及びドレイン電極１４０群の、隣り合うソース電極１３０とドレイン電極１４０との間に互いから離間して設けられる。各ゲート電極１２０を挟むソース電極１３０とドレイン電極１４０との間の部位が、それぞれトランジスタ素子として機能する。半導体装置１００は、このような複数のトランジスタ素子が活性領域１１０ｂに形成されたトランジスタ部１０２を有する。
【0028】
ゲート電極１２０群は、トランジスタ部１０２の外側の基板１１０上、図２のレイアウトではトランジスタ部１０２の方向Ｄ１の一方側（図２の左側）の基板１１０上に設けられるゲート配線１２１と接続される。ソース電極１３０群は、トランジスタ部１０２の外側の基板１１０上、図２のレイアウトではトランジスタ部１０２の方向Ｄ１の一方側（図２の左側）の基板１１０上に設けられるソース配線１３１と接続される。ドレイン電極１４０群は、トランジスタ部１０２の外側の基板１１０上、図２のレイアウトではトランジスタ部１０２の方向Ｄ１の他方側（図２の右側）の基板１１０上に設けられるドレイン配線１４１と接続される。半導体装置１００では、トランジスタ部１０２のトランジスタ素子群を流れるドレイン電流が、トランジスタ部１０２の出力として、ドレイン電極１４０群を通じてドレイン配線１４１から出力される。
【0029】
図２のレイアウトにおいて、ゲート配線１２１には、所定の間隔で配置される複数のゲートパッド１２２が設けられる。ソース配線１３１には、ゲート配線１２１のゲートパッド１２２群と交互になるように配置される複数のソースパッド１３２が設けられる。ソース電極１３０群は、エアブリッジ配線等のブリッジ配線１３３により、ゲート配線１２１を跨ぐ形で、ソースパッド１３２群と接続される。各ソースパッド１３２の位置には、基板１１０に設けられソースインダクタンスの低減等に有効とされるＧＮＤビア１３４が配置され、各ＧＮＤビア１３４と各ソースパッド１３２とが接続される。
【0030】
このようなレイアウトでは、ＧＮＤビア１３４群及びそれらと接続されるソースパッド１３２群、並びにそれらと交互に配置されるゲートパッド１２２群の平面サイズが、半導体装置１００の性能や製造プロセスの観点から、比較的大きくなる。例えば、基板１１０に形成されるＧＮＤビア１３４群は、基板１１０に形成可能なアスペクト比を確保するため、比較的大きな直径となり、そのような比較的大きな直径のＧＮＤビア１３４群と接続されるソースパッド１３２群は、比較的大きな平面サイズとされる。また、ゲートパッド１２２群は、ワイヤボンディングのため、一定値以上の平面サイズとされる。例えば、ソースパッド１３２群及びゲートパッド１２２群は、いずれも縦１００μｍ×横１００μｍ以上の平面サイズとされる。
【0031】
このような比較的大きな平面サイズのソースパッド１３２群及びゲートパッド１２２群が、図２に示すように、基板１１０上に交互に配置される。そのため、ソースパッド１３２群と接続されるソース電極１３０群の配置可能な位置が制限されてしまい、ソース電極１３０群の各々と隣り合うように配置されるゲート電極１２０群の位置が制限されてしまう。図２のレイアウトでは、ゲート電極１２０群の間隔を一定値以下には短縮することが難しく、例えば、隣り合うゲート電極１２０間の距離を４０μｍ程度以下には短縮することが難しい。
【0032】
ゲート電極１２０群の間隔を短縮することは、トランジスタ部１０２のトランジスタ素子間で生じるゲート電極１２０部分の位相差を低減し、発振による半導体装置１００の動作の不安定化を抑える手法として有効と考えられる。しかし、上記のように、図２のレイアウトでは、ゲート電極１２０群の間隔を一定値以下には短縮することが難しい。そのため、図２のレイアウトでは、ゲート電極１２０群の間隔を短縮することによってトランジスタ素子間の位相差を低減し、位相差による発振を抑えることのできる、動作安定性に優れた高性能の半導体装置１００が得られないことが起こり得る。
【0033】
また、図２のレイアウトでは、ソース電極１３０が、ゲート配線１２１をブリッジ配線１３３で跨いでソースパッド１３２に接続される。ブリッジ配線１３３は、図２に示すように、平面視で、直線的に延びるような形状のほか、Ｔ字状に延びるような特異な形状とされる。この場合、平面Ｔ字状のような特異な形状のブリッジ配線１３３は、しわになる等の形成不良が生じる恐れや耐圧の低下が生じる恐れ、形成不良に起因した発振が生じる恐れ等がある。そのため、図２のレイアウトでは、動作安定性に優れた高性能の半導体装置１００が得られないことが起こり得る。
【0034】
尚、このような形成不良を回避するために、ソース配線をゲート電極及びドレイン電極の上に絶縁膜を介して配置する方法も考えられるが、この方法では、ゲート－ソース間容量が増加し、トランジスタ部の利得の低減を招く恐れがある。
【0035】
以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、動作安定性に優れた高性能の半導体装置を実現する。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には第１の実施の形態に係る半導体装置の一例の要部平面図を模式的に示している。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には第１の実施の形態に係る半導体装置の一例の要部平面図を模式的に示している。
【0036】
図３に示す半導体装置１Ａは、基板１０の一方の面１０ｃ上に設けられる、フィンガー状の複数のゲート電極２０（ゲートフィンガー）、フィンガー状の複数のソース電極３０（ソースフィンガー）、及びフィンガー状の複数のドレイン電極４０（ドレインフィンガー）を有する。フィンガー状のゲート電極２０群、ソース電極３０群及びドレイン電極４０群は、方向Ｄ１に延びるような形状とされ、基板１０に形成される素子分離領域１０ａによって画定される活性領域１０ｂに設けられる。
【0037】
方向Ｄ１に延びるソース電極３０群及びドレイン電極４０群は、平面視で、ソース電極３０とドレイン電極４０とが方向Ｄ１と直交する方向Ｄ２に互いに離間して交互に並ぶように設けられる。方向Ｄ１に延びるゲート電極２０群の各々は、平面視で、方向Ｄ２に交互に並ぶソース電極３０群及びドレイン電極４０群の、隣り合うソース電極３０とドレイン電極４０との間に互いから離間して設けられる。ソース電極３０群及びドレイン電極４０群は、平面視で、ゲート電極２０群の外側に設けられ、ゲート電極２０群とは重ならない位置に設けられる。各ゲート電極２０を挟むソース電極３０とドレイン電極４０との間の部位が、それぞれトランジスタ素子として機能する。半導体装置１Ａは、このような複数のトランジスタ素子が活性領域１０ｂに形成されたトランジスタ部２を有する。
【0038】
半導体装置１Ａでは、図３に示すように、トランジスタ部２の外側であって、トランジスタ部２の方向Ｄ１の一方側（図３の左側）の基板１０の面１０ｃ上に、方向Ｄ１と直交する方向Ｄ２に延びるゲート配線２１が設けられる。ゲート電極２０群は、各々の方向Ｄ１の一方側（ゲート配線２１側）の端部が、ゲート配線２１と接続される。
【0039】
半導体装置１Ａでは、図３に示すように、トランジスタ部２の外側であって、トランジスタ部２の方向Ｄ１の他方側（図３の右側）の基板１０の面１０ｃ上に、方向Ｄ１と直交する方向Ｄ２に延びるソース配線３１が設けられる。ソース電極３０群は、各々の方向Ｄ１の他方側（ソース配線３１側）の端部が、ソース配線３１と接続される。ソース配線３１は、平面視で、ゲート電極２０群の外側に設けられ、ゲート電極２０群とは重ならない位置に設けられる。
【0040】
ソース配線３１は、トランジスタ部２の方向Ｄ２の一方側（図３の上側）及び他方側（図３の下側）にそれぞれ引き出された引き出し部３２及び引き出し部３３を有する。引き出し部３２及び引き出し部３３の位置にそれぞれ、基板１０の面１０ｃとそれとは反対側の他方の面１０ｄとの間を貫通するように、ソースインダクタンスの低減等に有効とされるＧＮＤビア３４及びＧＮＤビア３５が設けられる。ＧＮＤビア３４が引き出し部３２と接続され、ＧＮＤビア３５が引き出し部３３と接続される。引き出し部３２及び引き出し部３３の各々の、方向Ｄ２と直交する方向Ｄ１のゲート配線２１側の縁３２ａ及び縁３３ａは、方向Ｄ１に延びるソース電極３０と方向Ｄ２において対向する位置に設けられる。即ち、引き出し部３２及び引き出し部３３は、各々の方向Ｄ１のゲート配線２１側の縁３２ａ及び縁３３ａが、ソース電極３０のゲート配線２１側の端部からゲート配線２１側に飛び出さない位置となるように、設けられる。
【0041】
半導体装置１Ａでは、図３に示すように、トランジスタ部２の外側であって、トランジスタ部２の方向Ｄ１の他方側（図３の右側）の基板１０の面１０ｃ上に、方向Ｄ１と直交する方向Ｄ２に延びるドレイン配線４１が設けられる。ドレイン配線４１は、ソース配線３１の、ゲート配線２１側とは反対側に設けられる。ドレイン電極４０群は、各々の方向Ｄ１の他方側（ドレイン配線４１側）の端部が、ソース配線３１を跨ぐブリッジ配線４２群によって、ドレイン配線４１と接続される。各ブリッジ配線４２は、平面視で、ドレイン電極４０の端部からドレイン配線４１までの間を、方向Ｄ１に直線的に延びるような形状とされる。ドレイン配線４１及びブリッジ配線４２群は、平面視で、ゲート電極２０群の外側に設けられ、ゲート電極２０群とは重ならない位置に設けられる。
【0042】
半導体装置１Ａでは、そのトランジスタ部２のトランジスタ素子群を流れるドレイン電流が、トランジスタ部２の出力として、ドレイン電極４０群及びブリッジ配線４２群を通じてドレイン配線４１から出力される。
【0043】
上記のように、図３に示した半導体装置１Ａでは、ソース配線３１が、トランジスタ部２の、方向Ｄ１におけるゲート配線２１側ではなく、方向Ｄ１におけるドレイン配線４１側に配置される。そして、そのように配置されるソース配線３１に、ソース電極３０群が接続される。ソース配線３１には、トランジスタ部２の方向Ｄ１と直交する方向Ｄ２における両側に引き出し部３２及び引き出し部３３が設けられ、それぞれＧＮＤビア３４及びＧＮＤビア３５と接続される。
【0044】
半導体装置１Ａでは、このようなレイアウトが採用されることで、ソース電極３０群の配置位置の制限が緩和される。即ち、上記半導体装置１００で述べたような、ＧＮＤビア１３４群の直径やそれらを接続するソースパッド１３２群の平面サイズ、ゲートパッド１２２群の平面サイズやソースパッド１３２群との交互配置に起因した制限が緩和される。半導体装置１Ａでは、ソース電極３０群の配置位置の制限が緩和されるため、ソース電極３０群の各々と隣り合うように配置されるゲート電極２０群の配置位置の制限が緩和される。これにより、半導体装置１Ａでは、ゲート電極２０群の間隔を、上記半導体装置１００に比べて短縮することが可能になり、例えば、隣り合うゲート電極２０間の距離を１０μｍ以下に短縮することも可能になる。ゲート電極２０群の間隔が短縮されることで、トランジスタ部２におけるトランジスタ素子間のゲート電極２０部分の位相差を低減し、位相差による発振を抑えることのできる、動作安定性に優れた高性能の半導体装置１Ａが実現される。
【0045】
ここで、図４は第１の実施の形態に係る半導体装置で得られる効果について説明する図である。図４には、発振が抑えられる場合の周波数と利得との関係の一例を実線Ｑ１で示している。図４には比較のため、発振が生じる場合の周波数と利得との関係の一例を点線Ｑ２で併せて示している。図４において、横軸は周波数［ＧＨｚ］を表し、縦軸は利得［ｄＢ］を表している。
【0046】
例えば、上記図２に示したようなレイアウトを採用する半導体装置１００では、ゲート電極１２０群の間隔を十分に短縮することができず、図４に点線Ｑ２で示すような発振が生じ、半導体装置１００の動作安定性が低下する恐れがある。これに対し、上記図３に示したようなレイアウトを採用する半導体装置１Ａでは、ゲート電極２０群の間隔を十分に短縮することが可能になり、図４に実線Ｑ１で示すように、点線Ｑ２で見られるような発振を抑えることが可能になる。上記図３に示したようなレイアウトを採用することで、半導体装置１Ａの動作安定性を高めることが可能になる。
【0047】
また、上記のように、図３に示した半導体装置１Ａでは、トランジスタ部２の方向Ｄ１におけるゲート配線２１側とは反対側にソース配線３１と共に配置されるドレイン配線４１に、ソース配線３１を跨ぐブリッジ配線４２群でドレイン電極４０群が接続される。各ブリッジ配線４２は、平面視で、方向Ｄ１に直線的に延びるような形状とされる。半導体装置１Ａでは、上記半導体装置１００（図２）のような、平面Ｔ字状といった特異な形状のブリッジ配線１３３を形成することを要しない。そのため、半導体装置１Ａでは、ブリッジ配線４２の形成不良や耐圧低下、形成不良に起因した発振が抑えられる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。
【0048】
また、図３に示した半導体装置１Ａでは、ゲート配線２１にゲートパッドの機能を持たることが可能であり、ゲート配線２１に１つ又は２つ以上のゲートパッドを設けることも可能である。半導体装置１Ａでは、トランジスタ部２の方向Ｄ１におけるゲート配線２１側に、上記半導体装置１００（図２）のようなソースパッド１３２及びＧＮＤビア１３４が配置されない。そのため、半導体装置１Ａでは、ゲート配線２１又はそこに設けられるゲートパッドの、ソース導体（例えば上記半導体装置１００のソースパッド１３２及びＧＮＤビア１３４）との交互配置が回避される。これにより、半導体装置１Ａでは、ゲート配線２１又はそこに設けられるゲートパッドへのワイヤボンディング時の、ボンディング距離やワイヤ本数の制限が緩和され、不要なインダクタンス成分を低減すること、接続可能なワイヤ本数を増大させることが可能になる。
【0049】
また、図３に示した半導体装置１Ａでは、平面視で、ソース電極３０群及びドレイン電極４０群、並びにソース配線３１、ドレイン配線４１及びブリッジ配線４２群が、いずれもトランジスタ部２の外側に設けられ、ゲート電極２０群とは重ならない配置とされる。そのため、半導体装置１Ａでは、不要なゲート－ソース間容量及び不要なゲート－ドレイン間容量が付加されず、利得の低減を抑えることが可能になる。
【0050】
また、図３に示した半導体装置１Ａでは、トランジスタ部２の方向Ｄ１と直交する方向Ｄ２における両側に、ソース配線３１の引き出し部３２及び引き出し部３３が設けられ、それぞれＧＮＤビア３４及びＧＮＤビア３５と接続される。半導体装置１Ａでは、引き出し部３２及び引き出し部３３並びにＧＮＤビア３４及びＧＮＤビア３５が、トランジスタ部２に近接配置されるため、不要なインダクタンス成分を低減することが可能になる。このほか、半導体装置１Ａでは、引き出し部３２及び引き出し部３３並びにＧＮＤビア３４及びＧＮＤビア３５が、比較的発熱量が大きくなるトランジスタ部２に近接配置されるため、トランジスタ部２からの放熱効率を高め、その過熱を抑えることが可能になる。
【0051】
図３に示したようなレイアウトによれば、動作安定性に優れた高性能の半導体装置１Ａが実現される。
続いて、上記のようなレイアウトが採用される半導体装置１Ａの構成例について説明する。
続いて、上記のようなレイアウトが採用される半導体装置１Ａの構成例について説明する。
【0052】
図５～図１０は第１の実施の形態に係る半導体装置の構成例について説明する図である。図５には第１の実施の形態に係る半導体装置の一例の要部平面図を模式的に示している。図６～図９には第１の実施の形態に係る半導体装置の一例の要部断面図を模式的に示している。ここで、図６は図５のVI－VI断面模式図、図７は図５のVII－VII断面模式図、図８は図５のVIII－VIII断面模式図、図９は図５のIX－IX断面模式図である。また、図１０には第１の実施の形態に係る半導体装置の一例の要部平面図及び要部断面図を併せて模式的に示している。ここで、図１０（Ａ）は要部平面模式図、図１０（Ｂ）は図１０（Ａ）のXb－Xb断面模式図、図１０（Ｃ）は図１０（Ａ）のXc－Xc断面模式図である。
【0053】
図５には、上記半導体装置１Ａの、図３に示したようなレイアウトにおけるＰ部（図３の上半分）の領域に対応した構成例を示している。図５の例では、半導体装置１Ａのゲート電極２０群及びそれらと接続されるゲート配線２１は、保護膜として機能する絶縁膜５０で覆われる。図５の例では、ソース電極３０群及びそれらと接続されるソース配線３１、並びにドレイン電極４０群及びそれらとブリッジ配線４２群で接続されるドレイン配線４１は、絶縁膜５０から露出される。
【0054】
図６には、図５に示す半導体装置１Ａにおけるトランジスタ部２に含まれるトランジスタ素子の構成例を示している。半導体装置１Ａの、基板１０の活性領域１０ｂに形成されるトランジスタ部２において、各トランジスタ素子は、例えば、図６に示すような構成を有する。図６に示すトランジスタ素子は、上記図１の例に従い、基板１０上、即ち、下地基板１１の上に設けられた半導体層１２上に、ゲート電極２０、ソース電極３０及びドレイン電極４０が設けられた、ＨＥＭＴの一例である。尚、ここでは図示を省略するが、半導体層１２には、上記図１に示したようなチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等の複数の層が含まれる。
【0055】
トランジスタ部２に含まれるトランジスタ素子は、図６に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられる半導体層１２上に設けられた、ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａを有する。ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａには、例えば、Ｔａ及びＡｌの積層構造を有する金属が用いられる。これらの上に、ゲートフィンガー部２０Ａが形成される領域に設けられた開口部５２、並びにソースフィンガー部３０Ａの一部に通じる開口部５３、及びドレインフィンガー部４０Ａの一部に通じる開口部５４を有する絶縁膜５１が設けられる。絶縁膜５１の開口部５２内及びその外側の絶縁膜５１上の一部に、ゲートフィンガー部２０Ａが設けられる。ゲートフィンガー部２０Ａには、例えば、Ｎｉ及びＡｕの積層構造を有する金属が用いられる。ゲートフィンガー部２０Ａは、ゲート電極２０（図５）として機能する。尚、ここでは図示されないが、基板１０の面１０ｃ上には、ゲートフィンガー部２０Ａと共に、それに繋がるようにゲート配線２１（図５）が設けられる。
【0056】
図６に示すように、絶縁膜５１上には、ゲートフィンガー部２０Ａを覆う絶縁膜５０が設けられる。絶縁膜５０は、ゲートフィンガー部２０Ａ及びそれに繋がるゲート配線２１（図５）を保護する保護膜としての機能を有する。ソースフィンガー部３０Ａの一部に通じる開口部５３及びドレインフィンガー部４０Ａの一部に通じる開口部５４は、絶縁膜５０にも設けられる。絶縁膜５１及び絶縁膜５０には、ＳｉＯ（酸化シリコン）、ＳｉＮ（窒化シリコン）等の各種絶縁材料が用いられる。絶縁膜５１及び絶縁膜５０の開口部５３のソースフィンガー部３０Ａ上には、ソース配線部３０Ｂが設けられる。絶縁膜５１の開口部５４のドレインフィンガー部４０Ａ上には、ドレイン配線部４０Ｂが設けられる。ソース配線部３０Ｂ及びドレイン配線部４０Ｂには、Ａｕ等の金属が用いられる。トランジスタ部２では、ソースフィンガー部３０Ａとソース配線部３０Ｂとの積層体が、ソース電極３０（図５）として機能し、ドレインフィンガー部４０Ａとドレイン配線部４０Ｂとの積層体が、ドレイン電極４０（図５）として機能する。
【0057】
トランジスタ部２に含まれるトランジスタ素子は、例えば、この図６に示すような構成を有する。
図７には、図５に示すソース電極３０とソース配線３１との接続部の構成例を示している。図７に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられる半導体層１２上に、ソースフィンガー部３０Ａの一部に通じる開口部５３を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５３のソースフィンガー部３０Ａ上にソース配線部３０Ｂが設けられる。ソースフィンガー部３０Ａとソース配線部３０Ｂとの積層体が、ソース電極３０（図５）として機能する。
図７には、図５に示すソース電極３０とソース配線３１との接続部の構成例を示している。図７に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられる半導体層１２上に、ソースフィンガー部３０Ａの一部に通じる開口部５３を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５３のソースフィンガー部３０Ａ上にソース配線部３０Ｂが設けられる。ソースフィンガー部３０Ａとソース配線部３０Ｂとの積層体が、ソース電極３０（図５）として機能する。
【0058】
図７に示すように、開口部５３のソースフィンガー部３０Ａ上に設けられたソース配線部３０Ｂは、開口部５３周りの絶縁膜５０の一部を乗り越えて絶縁膜５０上に延びる。絶縁膜５０上に延びたソース配線部３０Ｂが、ソース配線３１（図５）として機能する。絶縁膜５０上には更に、ソース配線３１として機能するソース配線部３０Ｂとは分離されて、ドレイン配線部４０Ｂが設けられる。絶縁膜５０上に設けられたドレイン配線部４０Ｂが、ドレイン配線４１（図５）として機能する。
【0059】
ソース電極３０とソース配線３１との接続部は、例えば、この図７に示すような構成を有する。
図８には、図５に示すドレイン電極４０の、ソース配線３１を跨いだドレイン配線４１との接続部の構成例を示している。図８に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられた半導体層１２上に、ドレインフィンガー部４０Ａの一部に通じる開口部５４を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５４のドレインフィンガー部４０Ａ上にドレイン配線部４０Ｂが設けられる。ドレインフィンガー部４０Ａとドレイン配線部４０Ｂとの積層体が、ドレイン電極４０（図５）として機能する。
図８には、図５に示すドレイン電極４０の、ソース配線３１を跨いだドレイン配線４１との接続部の構成例を示している。図８に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられた半導体層１２上に、ドレインフィンガー部４０Ａの一部に通じる開口部５４を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５４のドレインフィンガー部４０Ａ上にドレイン配線部４０Ｂが設けられる。ドレインフィンガー部４０Ａとドレイン配線部４０Ｂとの積層体が、ドレイン電極４０（図５）として機能する。
【0060】
図８に示すように、絶縁膜５０上には、開口部５４のドレインフィンガー部４０Ａ上に設けられたドレイン配線部４０Ｂとは絶縁膜５０及び絶縁膜５１の一部で絶縁されて、ソース配線３１（図５及び図７）として機能するソース配線部３０Ｂが設けられる。絶縁膜５０上には更に、ソース配線３１として機能するソース配線部３０Ｂとは分離されて、ドレイン配線部４０Ｂが設けられる。絶縁膜５０上に設けられたドレイン配線部４０Ｂが、ドレイン配線４１（図５）として機能する。ドレイン電極４０とドレイン配線４１とは、ソース配線３１を跨ぐブリッジ配線４２（図５）、例えば、エアブリッジ配線によって接続される。ブリッジ配線４２には、Ａｕ等の金属が用いられる。
【0061】
ドレイン電極４０の、ソース配線３１を跨いだドレイン配線４１との接続部は、例えば、この図８に示すような構成を有する。
図９には、図５に示すソース配線３１の引き出し部３２とＧＮＤビア３４との接続部の構成例を示している。図９に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられた半導体層１２上に、ストッパ層３０Ｃが設けられる。ストッパ層３０Ｃは、後述のように基板１０に面１０ｃとそれとは反対側の他方の面１０ｄとの間を貫通する開口部１０ｅを、面１０ｄ側からのエッチングによって形成する際の、エッチングストッパとしての機能を有する。ストッパ層３０Ｃには、Ｎｉ、Ｃｕ（銅）等の金属が用いられる。基板１０の一方の面１０ｃ上には更に、ストッパ層３０Ｃの一部に通じる開口部５５を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５５のストッパ層３０Ｃ上にソース配線部３０Ｂが設けられる。ストッパ層３０Ｃとソース配線部３０Ｂとの積層体が、引き出し部３２（図５）として機能する。
図９には、図５に示すソース配線３１の引き出し部３２とＧＮＤビア３４との接続部の構成例を示している。図９に示すように、基板１０の一方の面１０ｃ上、即ち、下地基板１１の上に設けられた半導体層１２上に、ストッパ層３０Ｃが設けられる。ストッパ層３０Ｃは、後述のように基板１０に面１０ｃとそれとは反対側の他方の面１０ｄとの間を貫通する開口部１０ｅを、面１０ｄ側からのエッチングによって形成する際の、エッチングストッパとしての機能を有する。ストッパ層３０Ｃには、Ｎｉ、Ｃｕ（銅）等の金属が用いられる。基板１０の一方の面１０ｃ上には更に、ストッパ層３０Ｃの一部に通じる開口部５５を有する絶縁膜５１及び絶縁膜５０が設けられる。開口部５５のストッパ層３０Ｃ上にソース配線部３０Ｂが設けられる。ストッパ層３０Ｃとソース配線部３０Ｂとの積層体が、引き出し部３２（図５）として機能する。
【0062】
図９に示すように、基板１０の開口部１０ｅは、その面１０ｄと面１０ｃとの間を貫通してストッパ層３０Ｃに達する。基板１０の開口部１０ｅに、ＧＮＤビア３４が設けられ、ＧＮＤビア３４とストッパ層３０Ｃとが接続される。ＧＮＤビア３４には、Ａｕ、Ｃｕ等の金属が用いられる。ここでは、ＧＮＤビア３４として、開口部１０ｅの内面に金属が形成されるコンフォーマルビアを例示するが、ＧＮＤビア３４は、開口部１０ｅ内に金属を充填したフィルドビアとすることもできる。基板１０の面１０ｄには、図９に示すように、開口部１０ｅ内のＧＮＤビア３４と連続する電極層３６が設けられてよい。電極層３６は、半導体装置１Ａの外部接続用の電極、いわゆる裏面電極として機能する。
【0063】
ソース配線３１の引き出し部３２とＧＮＤビア３４との接続部は、例えば、この図９に示すような構成を有する。尚、図５では図示を省略するソース配線３１の引き出し部３３とＧＮＤビア３５との接続部も同様に、この図９に示すような構成を有する。
【0064】
図１０（Ａ）には、上記半導体装置１Ａの要部平面図を模式的に示し、図１０（Ｂ）及び図１０（Ｃ）には、上記半導体装置１Ａの要部断面図を模式的に示している。
半導体装置１Ａでは、図１０（Ａ）に示すように、トランジスタ部２の方向Ｄ１における一方側に、ゲート電極２０として機能するゲートフィンガー部２０Ａに繋がるゲート配線２１が配置される。そして、図１０（Ａ）に示すように、トランジスタ部２の方向Ｄ１における他方側に、ソース電極３０に繋がるソース配線３１、及びドレイン電極４０に繋がるドレイン配線４１が配置される。
半導体装置１Ａでは、図１０（Ａ）に示すように、トランジスタ部２の方向Ｄ１における一方側に、ゲート電極２０として機能するゲートフィンガー部２０Ａに繋がるゲート配線２１が配置される。そして、図１０（Ａ）に示すように、トランジスタ部２の方向Ｄ１における他方側に、ソース電極３０に繋がるソース配線３１、及びドレイン電極４０に繋がるドレイン配線４１が配置される。
【0065】
ここで、ソース電極３０は、図１０（Ｂ）に示すように、ソースフィンガー部３０Ａ及びそれに積層されたソース配線部３０Ｂにより形成される。ソース配線３１は、図１０（Ｂ）に示すように、ソース電極３０のソースフィンガー部３０Ａ上から絶縁膜５０を乗り越えて絶縁膜５０上に設けられたソース配線部３０Ｂにより形成される。ソース配線部３０Ｂは、図１０（Ｃ）に示すように、ドレインフィンガー部４０Ａ上のドレイン配線部４０Ｂとは絶縁膜５０及び絶縁膜５１で絶縁され、絶縁膜５０上に設けられるドレイン配線部４０Ｂとは離間されて、設けられる。ソース配線３１には、図１０（Ａ）に示すように、トランジスタ部２の方向Ｄ１と直交する方向Ｄ２の側に、ＧＮＤビア３４と接続される引き出し部３２が設けられる。
【0066】
また、ドレイン電極４０は、図１０（Ｃ）に示すように、ドレインフィンガー部４０Ａ及びそれに積層されたドレイン配線部４０Ｂにより形成される。ドレイン配線４１は、図１０（Ｂ）及び図１０（Ｃ）に示すように、絶縁膜５０上にソース配線３１とは離間されて設けられたドレイン配線部４０Ｂにより形成される。ドレイン配線４１は、ドレイン電極４０のドレインフィンガー部４０Ａ上に絶縁膜５０でソース配線３１とは絶縁されて設けられたドレイン配線部４０Ｂと、ソース配線３１を跨ぐブリッジ配線４２で接続される。
【0067】
半導体装置１Ａでは、平面視で、ソース配線３１が、トランジスタ部２の、方向Ｄ１におけるゲート配線２１側ではなく、方向Ｄ１におけるドレイン配線４１側に配置されることで、ＧＮＤ接続のためのビアの平面サイズや配置に起因した制限が緩和される。そのため、ソース電極３０群の配置位置の制限が緩和され、ソース電極３０群の各々と隣り合うように配置されるゲート電極２０群の配置位置の制限が緩和される。これにより、半導体装置１Ａでは、ゲート電極２０群の間隔を短縮することが可能になり、トランジスタ部２におけるトランジスタ素子間のゲート電極２０部分の位相差を低減し、位相差による発振を抑えることが可能になる。
【0068】
また、半導体装置１Ａでは、トランジスタ部２の方向Ｄ１におけるゲート配線２１側とは反対側にソース配線３１と共に配置されるドレイン配線４１に、ソース配線３１を跨ぐブリッジ配線４２でドレイン電極４０群が接続される。ブリッジ配線４２は、平面視で、Ｔ字状といった特異な形状ではなく、方向Ｄ１に直線的に延びるような形状とされる。そのため、半導体装置１Ａでは、ブリッジ配線４２の形成不良や耐圧低下、形成不良に起因した発振を抑えることが可能になる。
【0069】
半導体装置１Ａでは、平面視で、ソース配線３１及びドレイン配線４１が、いずれもトランジスタ部２の外側に設けられ、ゲート電極２０群とは重ならないような配置とされる。そのため、半導体装置１Ａでは、不要なゲート－ソース間容量及び不要なゲート－ドレイン間容量が付加されず、利得の低減を抑えることが可能になる。
【0070】
このほか、半導体装置１Ａでは、ゲート配線２１又はそこに設けられるゲートパッドへのワイヤボンディング時の、ボンディング距離やワイヤ本数の制限が緩和され、不要なインダクタンス成分を低減すること、接続可能なワイヤ本数を増大させることが可能になる。また、半導体装置１Ａでは、引き出し部３２及びＧＮＤビア３４がトランジスタ部２に近接配置されるため、不要なインダクタンス成分を低減することが可能になるほか、トランジスタ部２からの放熱効率を高め、その過熱を抑えることが可能になる。
【0071】
【0072】
図１１～図１６は第１の実施の形態に係る半導体装置の形成方法の一例について説明する図である。図１１（Ａ）～図１１（Ｃ）にはそれぞれ、トランジスタ部の形成における各工程の要部断面図を模式的に示している。図１２（Ａ）～図１２（Ｃ）にはそれぞれ、ソース配線及びドレイン配線の形成における各工程の要部断面図を模式的に示している。図１３（Ａ）～図１３（Ｃ）及び図１４（Ａ）～図１４（Ｃ）にはそれぞれ、ソース配線及びドレイン配線の形成並びにブリッジ配線の形成における各工程の要部断面図を模式的に示している。図１５（Ａ）～図１５（Ｃ）並びに図１６（Ａ）及び図１６（Ｂ）にはそれぞれ、ソース配線の引き出し部及びＧＮＤビアの形成における各工程の要部断面図を模式的に示している。
【0073】
尚、図１１（Ａ）～図１１（Ｃ）は上記図５のVI－VI断面に対応した位置の断面模式図、図１２（Ａ）～図１２（Ｃ）は上記図５のVII－VII断面に対応した位置の断面模式図、図１３（Ａ）～図１３（Ｃ）及び図１４（Ａ）～図１４（Ｃ）は上記図５のVIII－VIII断面に対応した位置の断面模式図、図１５（Ａ）～図１５（Ｃ）並びに図１６（Ａ）及び図１６（Ｂ）は上記図５のIX－IX断面に対応した位置の断面模式図である。
【0074】
まず、トランジスタ部２の形成について、図１１（Ａ）～図１１（Ｃ）を参照して述べる。
はじめに、図１１（Ａ）に示すような基板１０が準備される。即ち、下地基板１１上に、ＭＯＶＰＥ法等を用いて、半導体層１２としてチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が形成され、基板１０が準備される。準備された基板１０の、半導体層１２側の面１０ｃ上に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ｔａ及びＡｌの積層構造等を有する金属が形成され、ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａが形成される。ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成前には、半導体層１２に凹部を形成し、その凹部にコンタクト層（再成長層）を形成してもよい。ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成後には、オーミック接続を確立するための熱処理を行ってもよい。
はじめに、図１１（Ａ）に示すような基板１０が準備される。即ち、下地基板１１上に、ＭＯＶＰＥ法等を用いて、半導体層１２としてチャネル層１２ａ、バリア層１２ｂ及びキャップ層１２ｃ等が形成され、基板１０が準備される。準備された基板１０の、半導体層１２側の面１０ｃ上に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ｔａ及びＡｌの積層構造等を有する金属が形成され、ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａが形成される。ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成前には、半導体層１２に凹部を形成し、その凹部にコンタクト層（再成長層）を形成してもよい。ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成後には、オーミック接続を確立するための熱処理を行ってもよい。
【0075】
ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成後、図１１（Ａ）に示すように、プラズマ化学気相堆積（Chemical Vapor Deposition；ＣＶＤ）法等を用いて、基板１０並びにソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａを覆う絶縁膜５１が形成される。絶縁膜５１には、ゲートフィンガー部２０Ａを形成する領域に、開口部５２が形成される。そして、絶縁膜５１の開口部５２及びその外側の絶縁膜５１上の一部に、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、Ｎｉ及びＡｕの積層構造等を有する金属が形成され、ゲートフィンガー部２０Ａが形成される。ここでは図示を省略するが、絶縁膜５１上には、ゲート電極２０として機能するゲートフィンガー部２０Ａと共に、ゲートフィンガー部２０Ａの端部から連続してトランジスタ部２の外側へ延びるゲート配線２１が形成される。ゲートフィンガー部２０Ａ及びゲート配線２１の形成後、絶縁膜５１上に、プラズマＣＶＤ法等を用いて、ゲートフィンガー部２０Ａ及びゲート配線２１を覆う絶縁膜５０が形成される。
【0076】
次いで、図１１（Ｂ）に示すように、絶縁膜５０及び絶縁膜５１に、フォトリソグラフィ技術及びエッチング技術を用いて、ソースフィンガー部３０Ａの一部に通じる開口部５３、及びドレインフィンガー部４０Ａの一部に通じる開口部５４が形成される。例えば、開口部５３及び開口部５４の形成後、フォトリソグラフィ技術及びエッチング技術を用いて、後述の図１３（Ｂ）及び図１３（Ｃ）に示すようなドレインフィンガー部４０Ａの端部とソース配線３１との間となる所定の部分を除き、絶縁膜５０が薄化される。この場合、絶縁膜５０を、異なる絶縁材料の積層構造としておくと、当該部分を除く絶縁膜５０の薄化を、選択エッチングによって比較的容易に行うことができる。
【0077】
次いで、図１１（Ｃ）に示すように、フォトリソグラフィ技術及びめっき技術を用いて、ソース配線部３０Ｂ及びドレイン配線部４０Ｂが形成される。その際、トランジスタ部２では、絶縁膜５０及び絶縁膜５１の開口部５３から露出するソースフィンガー部３０Ａ上にソース配線部３０Ｂが形成され、開口部５４から露出するドレインフィンガー部４０Ａ上にドレイン配線部４０Ｂが形成される。図１１（Ｃ）に示すソース配線部３０Ｂ及びドレイン配線部４０Ｂは、同一の工程で同時に形成され、また、後述の図１２（Ｃ）、図１３（Ｃ）及び図１５（Ｃ）の工程で形成されるソース配線部３０Ｂ及びドレイン配線部４０Ｂと共に形成される。
【0078】
トランジスタ部２において、ゲートフィンガー部２０Ａがゲート電極２０として機能する。トランジスタ部２において、ソースフィンガー部３０Ａとソース配線部３０Ｂとの積層体がソース電極３０として機能し、ドレインフィンガー部４０Ａとドレイン配線部４０Ｂとの積層体がドレイン電極４０として機能する。例えば、図１１（Ａ）～図１１（Ｃ）に示すような工程により、ソース電極３０及びドレイン電極４０とそれらの間に設けられたゲート電極２０とを有するトランジスタ部２が形成される。
【0079】
次に、ソース配線３１及びドレイン配線４１の形成について、図１２（Ａ）～図１２（Ｃ）、及び上記図１１（Ａ）～図１１（Ｃ）を参照して述べる。
上記図１１（Ａ）に示した工程で形成される絶縁膜５１及び絶縁膜５０は、図１２（Ａ）に示すように、ソースフィンガー部３０Ａの形成領域の外側に延びるように形成される。
上記図１１（Ａ）に示した工程で形成される絶縁膜５１及び絶縁膜５０は、図１２（Ａ）に示すように、ソースフィンガー部３０Ａの形成領域の外側に延びるように形成される。
【0080】
上記図１１（Ｂ）に示した工程では、図１２（Ｂ）に示すように、ソースフィンガー部３０Ａの一部に通じる開口部５３が形成され、その後、後述の図１３（Ｂ）及び図１３（Ｃ）に示すようなドレインフィンガー部４０Ａの端部とソース配線３１との間となる所定の部分を除き、絶縁膜５０が薄化される。
【0081】
上記図１１（Ｃ）に示した工程では、絶縁膜５０及び絶縁膜５１の開口部５３から露出するソースフィンガー部３０Ａ上にソース配線部３０Ｂが形成される。その際、ソース配線部３０Ｂは、図１２（Ｃ）に示すように、ソースフィンガー部３０Ａの方向Ｄ１における一方側（右側）の端部に設けられる、薄化された絶縁膜５０の一部を乗り越えて、絶縁膜５０上に延びるように形成される。ソースフィンガー部３０Ａとソース配線部３０Ｂとの積層体がソース電極３０として機能し、絶縁膜５０上に延びるように形成されたソース配線部３０Ｂがソース配線３１として機能する。絶縁膜５０上には、ソース配線部３０Ｂと同一の工程で同時に、図１２（Ｃ）に示すように、ソース配線部３０Ｂからソースフィンガー部３０Ａ側とは反対側に離間されて、ドレイン配線部４０Ｂが形成される。絶縁膜５０上に形成されたドレイン配線部４０Ｂがドレイン配線４１として機能する。
【0082】
【0083】
【0084】
上記図１１（Ｂ）に示した工程では、図１３（Ｂ）に示すように、ドレインフィンガー部４０Ａの一部に通じる開口部５４が形成され、その後、ドレインフィンガー部４０Ａの端部と図１３（Ｃ）に示すソース配線３１との間となる所定の部分を除き、絶縁膜５０が薄化される。
【0085】
上記図１１（Ｃ）に示した工程では、絶縁膜５０及び絶縁膜５１の開口部５４から露出するドレインフィンガー部４０Ａ上にドレイン配線部４０Ｂが形成される。ドレインフィンガー部４０Ａとドレイン配線部４０Ｂとの積層体がドレイン電極４０として機能する。ドレイン配線部４０Ｂは、図１３（Ｃ）に示すように、ドレインフィンガー部４０Ａ上と共に、絶縁膜５０上に形成される。絶縁膜５０上には、ドレイン配線部４０Ｂと同一の工程で同時に、図１３（Ｃ）に示すように、ドレイン配線部４０Ｂからドレインフィンガー部４０Ａ側に離間されて、ソース配線部３０Ｂが形成される。絶縁膜５０上に形成されたドレイン配線部４０Ｂがドレイン配線４１として機能し、絶縁膜５０上に形成されたソース配線部３０Ｂがソース配線３１として機能する。ドレインフィンガー部４０Ａ上のドレイン配線部４０Ｂは、図１３（Ｃ）に示すように、ドレインフィンガー部４０Ａの方向Ｄ１における一方側（右側）の端部に薄化されずに残存する絶縁膜５０の一部で、ソース配線３１として機能するソース配線部３０Ｂと絶縁される。
【0086】
ソース配線部３０Ｂ及びドレイン配線部４０Ｂの形成後、図１４（Ａ）に示すように、レジスト等が用いられ、犠牲層６０が形成される。犠牲層６０は、ドレインフィンガー部４０Ａ上のドレイン配線部４０Ｂの一部と、それと方向Ｄ１において対向する、絶縁膜５０上のドレイン配線部４０Ｂの一部との間を覆うように、形成される。即ち、ドレイン電極４０の一部と、それと方向Ｄ１において対向する、絶縁膜５０上のドレイン配線４１の一部との間の、ソース配線３１を覆うように、犠牲層６０が形成される。
【0087】
次いで、フォトリソグラフィ技術及びめっき技術を用いて、犠牲層６０上、ドレイン電極４０の一部上、及び、それと方向Ｄ１において対向する、絶縁膜５０上のドレイン配線４１の一部上に、Ａｕ等の金属が形成される。これにより、図１４（Ｂ）に示すような、犠牲層６０上に設けられ、ドレイン電極４０の一部とドレイン配線４１の一部とを接続する、ブリッジ配線４２が形成される。ブリッジ配線４２は、断面視ではアーチ状、平面視では上記のように方向Ｄ１に直線的に延びるように、形成される。
【0088】
その後、図１４（Ｃ）に示すように、犠牲層６０が除去される。これにより、ドレイン電極４０とドレイン配線４１とをエアブリッジ接続する、ブリッジ配線４２が形成される。
【0089】
【0090】
上記図１１（Ａ）に示した工程における、ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成前、又はソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの形成後であって絶縁膜５１の形成前に、図１５（Ａ）に示すように、基板１０の面１０ｃ上にストッパ層３０Ｃが形成される。ストッパ層３０Ｃは、後述のように形成されるＧＮＤビア３４の直径よりも大きな平面サイズとなるように形成される。その後、上記図１１（Ａ）に示したように、絶縁膜５１が形成され、その開口部５２にゲート電極２０が形成され、それを覆う絶縁膜５０が形成される。上記図１１（Ａ）に示した工程で形成される絶縁膜５１及び絶縁膜５０は、図１５（Ａ）に示すように、ストッパ層３０Ｃを覆うように形成される。
【0091】
上記図１１（Ｂ）に示した工程では、ソースフィンガー部３０Ａ及びドレインフィンガー部４０Ａの各々に通じる開口部５３及び開口部５４が形成されると共に、図１５（Ｂ）に示すように、ストッパ層３０Ｃに通じる開口部５５が形成される。その後、前述の図１３（Ｂ）及び図１３（Ｃ）に示したようなドレインフィンガー部４０Ａの端部とソース配線３１との間となる所定の部分を除き、絶縁膜５０が薄化される。
【0092】
上記図１１（Ｃ）に示した工程では、開口部５３のソースフィンガー部３０Ａ上、及び開口部５４のドレインフィンガー部４０Ａ上にそれぞれ、ソース配線部３０Ｂ及びドレイン配線部４０Ｂが形成される。その際、ソース配線部３０Ｂは、図１５（Ｃ）に示すように、ストッパ層３０Ｃ上に延びるように形成される。ストッパ層３０Ｃとソース配線部３０Ｂとの積層体がソース配線３１の引き出し部３２として機能する。
【0093】
引き出し部３２の形成後、図１６（Ａ）に示すように、基板１０に、その面１０ｄ側からエッチングが行われ、引き出し部３２のストッパ層３０Ｃに達する開口部１０ｅが形成される。ストッパ層３０Ｃは、このようにエッチングによって基板１０に開口部１０ｅを形成する際のエッチングストッパとして機能する。
【0094】
次いで、図１６（Ｂ）に示すように、形成された基板１０の開口部１０ｅに、Ａｕ等の金属が形成され、引き出し部３２と接続されるＧＮＤビア３４が形成される。これにより、基板１０の一方の面１０ｃ側に設けられる引き出し部３２が、基板１０を貫通するＧＮＤビア３４によって、基板１０の他方の面１０ｄ側に引き出される構造が得られる。基板１０の面１０ｄには、開口部１０ｅ内のＧＮＤビア３４と連続し、半導体装置１Ａの外部接続用の電極として機能する電極層３６が設けられてよい。
【0095】
尚、図５では図示を省略したソース配線３１の他方の引き出し部３３、並びに当該引き出し部３３とＧＮＤビア３５及び電極層３６との接続も、図１５（Ａ）～図１５（Ｃ）並びに図１６（Ａ）及び図１６（Ｂ）に示すような工程によって形成することができる。
【0096】
例えば、以上の図１１～図１６に示したような工程により、上記図５（及び図３）並びに図６～図９に示したような構成を有する半導体装置１Ａが得られる。
上記のような構成を有する半導体装置１Ａは、各種電子装置に適用することができる。一例として、半導体装置１Ａを、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
上記のような構成を有する半導体装置１Ａは、各種電子装置に適用することができる。一例として、半導体装置１Ａを、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0097】
［第２の実施の形態］
ここでは、上記のような構成を有する半導体装置１Ａの、半導体パッケージへの適用例を、第２の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置１Ａの、半導体パッケージへの適用例を、第２の実施の形態として説明する。
【0098】
【0099】
図１７に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、上記第１の実施の形態で述べた半導体装置１Ａ、半導体装置１Ａが搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0100】
半導体装置１Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ａには、上記ゲート電極２０群と接続されたパッド２０ａ、ソース電極３０群と接続されたパッド３０ａ、及びドレイン電極４０群と接続されたパッド４０ａが設けられる。パッド２０ａ、パッド３０ａ及びパッド４０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ａ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0101】
半導体装置１Ａの、ゲート電極２０と接続されたパッド２０ａ及びドレイン電極４０と接続されたパッド４０ａが設けられる面とは反対側の面には、ソース電極３０群と接続された外部接続用電極、例えば、上記電極層３６が設けられてよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0102】
例えば、上記第１の実施の形態で述べた半導体装置１Ａが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の半導体パッケージ２００が実現される。
【0103】
［第３の実施の形態］
ここでは、上記のような構成を有する半導体装置１Ａの、力率改善回路への適用例を、第３の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置１Ａの、力率改善回路への適用例を、第３の実施の形態として説明する。
【0104】
図１８は第３の実施の形態に係る力率改善回路の一例について説明する図である。図１８には第３の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図１８に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１８に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0105】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0106】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１Ａが用いられる。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能のＰＦＣ回路３００が実現される。
【0107】
［第４の実施の形態］
ここでは、上記のような構成を有する半導体装置１Ａの、電源装置への適用例を、第４の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置１Ａの、電源装置への適用例を、第４の実施の形態として説明する。
【0108】
図１９は第４の実施の形態に係る電源装置の一例について説明する図である。図１９には第４の実施の形態に係る電源装置の一例の等価回路図を示している。
図１９に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１９に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0109】
一次側回路４１０には、上記第３の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0110】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１Ａが用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ型ＦＥＴが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１～４４４に、上記半導体装置１Ａが用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１～４２３には、シリコンを用いた通常のＭＩＳ型ＦＥＴが用いられる。
【0111】
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の電源装置４００が実現される。
【0112】
［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置１Ａの、増幅器への適用例を、第５の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置１Ａの、増幅器への適用例を、第５の実施の形態として説明する。
【0113】
図２０は第５の実施の形態に係る増幅器の一例について説明する図である。図２０には第５の実施の形態に係る増幅器の一例の等価回路図を示している。
図２０に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図２０に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0114】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0115】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１Ａが用いられる。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１Ａ（図３及び図５等）では、平面視で、方向Ｄ１に延びるゲート電極２０群、ソース電極３０群及びドレイン電極４０群を含むトランジスタ部２の、方向Ｄ１の一方側に、ゲート電極２０群が繋がり方向Ｄ２に延びるゲート配線２１が配置される。そして、平面視で、トランジスタ部２の、方向Ｄ１の他方側には、ソース電極３０群が繋がり方向Ｄ２に延びるソース配線３１と、ドレイン電極４０群がソース配線３１を跨ぐブリッジ配線４２で繋がり方向Ｄ２に延びるドレイン配線４１とが配置される。ソース配線３１は、トランジスタ部２の方向Ｄ２の両側に設けられるＧＮＤビア３４及びＧＮＤビア３５と引き出し部３２及び引き出し部３３でそれぞれ接続される。半導体装置１Ａでは、このようなレイアウトが採用されることで、ゲート電極２０群の配置位置の制限が緩和され、ゲート電極２０群の間隔を短縮し、トランジスタ部２のトランジスタ素子間の位相差を低減して、位相差による発振を抑えることが可能になる。また、ブリッジ配線４２の形状の複雑化を抑え、その形成不良やそれに起因した性能低下等を抑えることが可能になるほか、不要なインダクタンス成分の付加や容量成分の付加を抑えることが可能になる。これにより、動作安定性に優れた高性能の半導体装置１Ａが実現される。このような半導体装置１Ａが用いられ、高性能の増幅器５００が実現される。
【0116】
上記半導体装置１Ａを適用した各種電子装置（上記第２～第５の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【符号の説明】
【0117】
１，１Ａ，１００ 半導体装置
２，１０２ トランジスタ部
１０，１１０ 基板
１０ａ，１１０ａ 素子分離領域
１０ｂ，１１０ｂ 活性領域
１０ｃ，１０ｄ 面
１０ｅ，５２，５３，５４，５５ 開口部
１１ 下地基板
１２ 半導体層
１２ａ チャネル層
１２ｂ バリア層
１２ｃ キャップ層
２０，１２０ ゲート電極
２０Ａ ゲートフィンガー部
２１，１２１ ゲート配線
３０，１３０ ソース電極
３０Ａ ソースフィンガー部
３０Ｂ ソース配線部
３０Ｃ ストッパ層
３１，１３１ ソース配線
３２，３３ 引き出し部
３２ａ，３３ａ 縁
３４，３５，１３４ ＧＮＤビア
３６ 電極層
４０，１４０ ドレイン電極
４０Ａ ドレインフィンガー部
４０Ｂ ドレイン配線部
４１，１４１ ドレイン配線
４２，１３３ ブリッジ配線
５０，５１ 絶縁膜
６０ 犠牲層
１０１ ２ＤＥＧ
１２２ ゲートパッド
１３２ ソースパッド
２００ 半導体パッケージ
２０ａ，３０ａ，４０ａ パッド
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
Ｄ１，Ｄ２ 方向
２，１０２ トランジスタ部
１０，１１０ 基板
１０ａ，１１０ａ 素子分離領域
１０ｂ，１１０ｂ 活性領域
１０ｃ，１０ｄ 面
１０ｅ，５２，５３，５４，５５ 開口部
１１ 下地基板
１２ 半導体層
１２ａ チャネル層
１２ｂ バリア層
１２ｃ キャップ層
２０，１２０ ゲート電極
２０Ａ ゲートフィンガー部
２１，１２１ ゲート配線
３０，１３０ ソース電極
３０Ａ ソースフィンガー部
３０Ｂ ソース配線部
３０Ｃ ストッパ層
３１，１３１ ソース配線
３２，３３ 引き出し部
３２ａ，３３ａ 縁
３４，３５，１３４ ＧＮＤビア
３６ 電極層
４０，１４０ ドレイン電極
４０Ａ ドレインフィンガー部
４０Ｂ ドレイン配線部
４１，１４１ ドレイン配線
４２，１３３ ブリッジ配線
５０，５１ 絶縁膜
６０ 犠牲層
１０１ ２ＤＥＧ
１２２ ゲートパッド
１３２ ソースパッド
２００ 半導体パッケージ
２０ａ，３０ａ，４０ａ パッド
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０，４２１，４２２，４２３，４４１，４４２，４４３，４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０，３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０，５３０ ミキサー
５４０ パワーアンプ
Ｄ１，Ｄ２ 方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】