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特開2022-171175半導体装置の製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022171175

(43)【公開日】2022-11-11

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

H01L 27/11546 20170101AFI20221104BHJP

H01L 27/11521 20170101ALI20221104BHJP

H01L 27/11531 20170101ALI20221104BHJP

H01L 21/336 20060101ALI20221104BHJP

H01L 21/8234 20060101ALI20221104BHJP

H01L 27/11536 20170101ALI20221104BHJP

H01L 27/11539 20170101ALI20221104BHJP

H01L 27/11543 20170101ALI20221104BHJP

【ＦＩ】

H01L27/11546

H01L27/11521

H01L27/11531

H01L29/78 371

H01L27/088 H

H01L27/088 C

H01L27/11536

H01L27/11539

H01L27/11543

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021077655

(22)【出願日】2021-04-30

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】清水秀

【テーマコード（参考）】

5F048

5F083

5F101

【Ｆターム（参考）】

5F048AB01

5F048AC01

5F048BA01

5F048BB01

5F048BB03

5F048BB05

5F048BB11

5F048BB16

5F048BC03

5F048BC06

5F048BD10

5F048BG13

5F048DA24

5F083EP02

5F083EP23

5F083EP25

5F083EP26

5F083EP27

5F083EP30

5F083EP33

5F083EP35

5F083EP48

5F083EP54

5F083ER02

5F083ER14

5F083GA27

5F083JA04

5F083JA19

5F083PR03

5F083PR05

5F083PR43

5F083PR44

5F083PR53

5F083PR54

5F101BA07

5F101BA08

5F101BB02

5F101BB04

5F101BB05

5F101BB09

5F101BC01

5F101BC04

5F101BD07

5F101BD27

5F101BD32

5F101BH02

5F101BH03

5F101BH04

5F101BH14

5F101BH15

5F101BH21

(57)【要約】

【課題】他のトランジスタの製造フローに大きな影響を与えることなく、第１トランジスタを製造できる半導体装置の製造方法を提供する。
【解決手段】不揮発性半導体メモリと、３種以上のトランジスタとが設けられている。第１トランジスタＦＴのゲート酸化膜ＧＩ１の厚みは、第２トランジスタＳＴのゲート酸化膜ＧＩ２の厚みよりも大きく、第３トランジスタＴＴのゲート酸化膜ＧＩ３の厚みよりも小さい。第１トランジスタ領域ＦＴＲにて、半導体基板ＳＢの表面にシリコン酸化膜ＣＯが形成され、シリコン酸化膜ＣＯの上にシリコン酸化膜ＨＯ１、ＨＯ２が形成される。シリコン酸化膜ＨＯ１、ＨＯ２とシリコン酸化膜ＣＯの上層の一部とが除去されて、シリコン酸化膜ＣＯからゲート酸化膜ＧＩ１が形成される。
【選択図】図９

【特許請求の範囲】

【請求項1】

不揮発性半導体メモリと、第１膜厚の第１ゲート酸化膜を有する第１トランジスタと、前記第１膜厚よりも小さい第２膜厚の第２ゲート酸化膜を有する第２トランジスタと、前記第１膜厚よりも大きい第３膜厚の第３ゲート酸化膜を有する第３トランジスタとを有する半導体装置の製造方法であって、
前記第１トランジスタの形成領域において、半導体基板の表面に酸化膜を形成する工程と、
前記第１トランジスタの形成領域において、前記酸化膜の上に第１被エッチング膜を形成する工程と、
前記第１被エッチング膜と前記酸化膜の上層の一部とを除去して、前記酸化膜から前記第１膜厚を有する前記第１ゲート酸化膜を形成する工程と、を備えた、半導体装置の製造方法。

【請求項2】

前記第１被エッチング膜の除去と前記酸化膜の前記上層の一部の除去との各々はドライエッチングにより行なわれる、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第１被エッチング膜は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との３層からなる積層構造を有する、請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第１被エッチング膜の除去はウエットエッチングにより行なわれ、前記酸化膜の前記上層の一部の除去はドライエッチングにより行なわれる、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記酸化膜と前記第１被エッチング膜との間に、第２被エッチング膜を形成する工程をさらに備え、
前記第２被エッチング膜は、前記不揮発性半導体メモリにおけるフローティングゲート電極形成用導電膜である、請求項４に記載の半導体装置の製造方法。

【請求項6】

前記酸化膜は、前記不揮発性半導体メモリにおけるカップリング酸化膜形成用酸化膜である、請求項４に記載の半導体装置の製造方法。

【請求項7】

前記酸化膜の前記上層の一部の除去は、ケミカルドライエッチングにより行なわれる、請求項１に記載の半導体装置の製造方法。

【請求項8】

前記酸化膜の前記上層の一部の除去は、前記酸化膜をドライエッチングした後にウエットエッチングすることにより行なわれる、請求項１に記載の半導体装置の製造方法。

【請求項9】

前記酸化膜の前記上層の一部の除去は、ウエットエッチングにより行なわれる、請求項１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、たとえば、不揮発性半導体メモリとそれぞれのゲート酸化膜の厚みが異なる３種以上の電界効果トランジスタとを有する半導体装置の製造方法に好適に利用できるものである。

【背景技術】

【0002】

従来、不揮発性の半導体メモリとそれぞれのゲート酸化膜の厚みが異なる３種の電界効果トランジスタとを有する半導体装置は、たとえば特開２０１９－７９９３８号公報（特許文献１）に開示されている。特許文献１には、フラッシュメモリと、高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、低耐圧ＭＯＳトランジスタと、高耐圧および低耐圧の間の耐圧を有する新たなＭＯＳトランジスタとが開示されている。

【0003】

新たなＭＯＳトランジスタのゲート酸化膜は、フラッシュメモリのフローティングゲート電極が形成された後にＣＶＤ（Chemical Vapor Deposition）法により成膜される。また新たなＭＯＳトランジスタのゲート酸化膜は、高耐圧ＭＯＳトランジスタのゲート酸化膜の一部としても用いられる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１９－７９９３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の製造方法では、新たなＭＯＳトランジスタのゲート酸化膜は、高耐圧ＭＯＳトランジスタのゲート酸化膜の一部としても用いられる。このため新たなＭＯＳトランジスタにおけるゲート酸化膜の形成は、高耐圧ＭＯＳトランジスタを含む他のトランジスタの製造フローに大きな影響を与える。よって新たなＭＯＳトランジスタのゲート酸化膜を成膜するに際し、制約が大きい。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

一実施の形態に係る半導体装置の製造方法は、不揮発性半導体メモリと、第１トランジスタと、第２トランジスタと、第３トランジスタとを有する半導体装置の製造方法である。第１トランジスタは、第１膜厚の第１ゲート酸化膜を有する。第２トランジスタは、第１膜厚よりも小さい第２膜厚の第２ゲート酸化膜を有する。第３トランジスタは、第１膜厚よりも大きい第３膜厚の第３ゲート酸化膜を有する。当該半導体装置の製造方法においては、まず第１トランジスタの形成領域において、半導体基板の表面に酸化膜が形成される。第１トランジスタの形成領域において、酸化膜の上に第１被エッチング膜が形成される。第１被エッチング膜と酸化膜の上層の一部とが除去されて、酸化膜から第１膜厚を有する第１ゲート酸化膜が形成される。

【発明の効果】

【0008】

一実施の形態に係る半導体装置の製造方法によれば、他のトランジスタの製造フローに大きな影響を与えることなく、第１トランジスタを製造することができる。

【図面の簡単な説明】

【0009】

【図1】実施の形態１における半導体装置の構成を示す断面図である。

【図2】図１の領域ＲＭ、ＲＦ、ＲＳ、ＲＴを拡大して示す部分拡大断面図である。

【図3】実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。

【図4】実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。

【図5】実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。

【図6】実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。

【図7】実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。

【図8】実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。

【図9】実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。

【図10】実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。

【図11】実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。

【図12】実施の形態１における半導体装置の製造方法の第１０工程を示す断面図である。

【図13】実施の形態１における半導体装置の製造方法の第１１工程を示す断面図である。

【図14】実施の形態２における半導体装置の構成を示す断面図である。

【図15】図１４の領域ＲＭ、ＲＦ、ＲＳ、ＲＴを拡大して示す部分拡大断面図である。

【図16】実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。

【図17】実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。

【図18】実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。

【図19】実施の形態２における半導体装置の製造方法の第４工程を示す断面図である。

【図20】実施の形態２における半導体装置の製造方法の第５工程を示す断面図である。

【図21】実施の形態２における半導体装置の製造方法の第６工程を示す断面図である。

【図22】実施の形態２における半導体装置の製造方法の第７工程を示す断面図である。

【図23】実施の形態２における半導体装置の製造方法の第８工程を示す断面図である。

【図24】実施の形態３における半導体装置の構成を示す断面図である。

【図25】図２４の領域ＲＭ、ＲＦ、ＲＳ、ＲＴを拡大して示す部分拡大断面図である。

【図26】実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。

【図27】実施の形態３における半導体装置の製造方法の第２工程を示す断面図である。

【図28】実施の形態３における半導体装置の製造方法の第３工程を示す断面図である。

【図29】実施の形態３における半導体装置の製造方法の第４工程を示す断面図である。

【図30】実施の形態３における半導体装置の製造方法の第５工程を示す断面図である。

【図31】実施の形態３における半導体装置の製造方法の第６工程を示す断面図である。

【図32】実施の形態３における半導体装置の製造方法の第７工程を示す断面図である。

【図33】実施の形態３における半導体装置の製造方法の第８工程を示す断面図である。

【図34】実施の形態３における半導体装置の製造方法の第９工程を示す断面図である。

【図35】実施の形態３における半導体装置の製造方法の第１０工程を示す断面図である。

【図36】実施の形態３における半導体装置の製造方法の第１１工程を示す断面図である。

【図37】実施の形態３の第１変形例における半導体装置の製造方法の第１工程を示す断面図である。

【図38】実施の形態３の第１変形例における半導体装置の製造方法の第２工程を示す断面図である。

【図39】実施の形態３の第２変形例における半導体装置の製造方法の第１工程を示す断面図である。

【図40】実施の形態３の第２変形例における半導体装置の製造方法の第２工程を示す断面図である。

【発明を実施するための形態】

【0010】

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また、図面では、説明の便宜上、構成または製造方法を省略または簡略化している場合もある。また、各実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

【0011】

（実施の形態１）
＜半導体装置の構成＞
まず実施の形態１における半導体装置の構成について図１および図２を用いて説明する。

【0012】

図１に示されるように、本実施の形態における半導体装置は、不揮発性半導体メモリＭＣと、第１トランジスタＦＴと、第２トランジスタＳＴと、第３トランジスタＴＴとを有している。

【0013】

不揮発性半導体メモリＭＣは、メモリ領域ＭＣＲに配置されている。第１トランジスタＦＴは、第１トランジスタ領域ＦＴＲ（第１トランジスタＦＴの形成領域）に配置されている。第２トランジスタＳＴは、第２トランジスタ領域ＳＴＲに配置されている。第３トランジスタＴＴは、第３トランジスタ領域ＴＴＲに配置されている。

【0014】

不揮発性半導体メモリＭＣは、たとえばスプリットゲート型のフラッシュメモリである。不揮発性半導体メモリＭＣは、１対の不純物領域ＩＲａ、ＩＲｂと、カップリング酸化膜ＣＩと、フローティングゲート電極ＦＧと、トンネル酸化膜ＴＩと、コントロールゲート電極ＣＧとを有している。

【0015】

１対の不純物領域ＩＲａ、ＩＲｂの一方はソース領域として機能し、他方はドレイン領域として機能する。記憶内容を書き込む際には、不純物領域ＩＲａがソース領域として機能し、不純物領域ＩＲｂがドレイン領域として機能する。記憶内容を読み出す際には、不純物領域ＩＲａがドレイン領域として機能し、不純物領域ＩＲｂがソース領域として機能する。

【0016】

１対の不純物領域ＩＲａ、ＩＲｂは、半導体基板ＳＢの表面に互いに距離を隔てて配置されている。半導体基板ＳＢは、たとえば単結晶シリコンよりなっている。１対の不純物領域ＩＲａ、ＩＲｂは、たとえばｎ型の不純物を半導体基板ＳＢの表面に導入することにより構成されている。

【0017】

１対の不純物領域ＩＲａ、ＩＲｂの間に挟まれた半導体基板ＳＢの表面上にカップリング酸化膜ＣＩを介在してフローティングゲート電極ＦＧが配置されている。カップリング酸化膜ＣＩは、たとえばシリコンよりなる半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜である。カップリング酸化膜ＣＩは、たとえば１００Åの厚みを有している。

【0018】

フローティングゲート電極ＦＧは、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）よりなっている。フローティングゲート電極ＦＧは、たとえば１０００Åの厚みを有している。

【0019】

フローティングゲート電極ＦＧ上には、トンネル酸化膜ＴＩを介在してコントロールゲート電極ＣＧが配置されている。トンネル酸化膜ＴＩは、酸化膜ＴＩ１と、酸化膜ＴＩ２とを有している。酸化膜ＴＩ１は、フローティングゲート電極ＦＧの上面に接している。酸化膜ＴＩ２は、酸化膜ＴＩ１の上面と、フローティングゲート電極ＦＧの側面と、半導体基板ＳＢの表面とに接している。

【0020】

酸化膜ＴＩ１は、たとえばＲＴＯ（Rapid Thermal Oxidation）により形成されたシリコン酸化膜と、ＨＴＯ（High Temperature Oxidation）により形成されたシリコン酸化膜との積層構造を有している。ＲＴＯは、熱酸化法の一種である。ＨＴＯは化学気相成長法（ＣＶＤ法）の一種である。酸化膜ＴＩ１は、たとえば４８Åの厚みを有している。

【0021】

酸化膜ＴＩ２は、たとえばＨＴＯにより形成されたシリコン酸化膜である。酸化膜ＴＩ２は、たとえば１３９Åの厚みを有している。コントロールゲート電極ＣＧは、たとえばドープドポリシリコンよりなっている。

【0022】

コントロールゲート電極ＣＧは、酸化膜ＴＩ１、ＴＩ１を介在してフローティングゲート電極ＦＧの上面と対向している。またコントロールゲート電極ＣＧは、酸化膜ＴＩ２を介在してフローティングゲート電極ＦＧの側面および半導体基板ＳＢの表面と対向している。半導体基板ＳＢとコントロールゲート電極ＣＧとの間に位置する酸化膜ＴＩ２は、ゲート酸化膜として機能する。コントロールゲート電極ＣＧの側壁は、サイドウォール絶縁膜ＳＷにより覆われている。

【0023】

第１トランジスタＦＴ、第２トランジスタＳＴおよび第３トランジスタＴＴの各々は、絶縁ゲート型電界効果トランジスタであり、ゲート絶縁膜にシリコン酸化膜を採用したＭＯＳトランジスタである。第１トランジスタＦＴ、第２トランジスタＳＴおよび第３トランジスタＴＴの各々は、駆動電圧が互いに異なるように構成されている。

【0024】

第１トランジスタＦＴの駆動電圧は、第２トランジスタＳＴの駆動電圧よりも高く、第３トランジスタＴＴの駆動電圧よりも低い。第１トランジスタＦＴの駆動電圧はたとえば３．３Ｖである。第１トランジスタＦＴは、たとえばＡＤ（Analog Digital）コンバータなどのアナログ回路のトランジスタとして用いられる。

【0025】

第２トランジスタＳＴの駆動電圧はたとえば１．５Ｖである。第２トランジスタＳＴは、たとえばコアトランジスタである。コアトランジスタとは、半導体装置内において最も駆動能力の高いトランジスタである。

【0026】

第３トランジスタＴＴの駆動電圧はたとえば５．０Ｖである。第３トランジスタＴＴは、たとえばＩＯ（Input Output）インターフェースに用いられるトランジスタである。

【0027】

各トランジスタＦＴ、ＳＴ、ＴＴは、それぞれ異なる膜厚のゲート酸化膜ＧＩ１、ＧＩ２、ＧＩ３を有している。第２トランジスタＳＴにおけるゲート酸化膜ＧＩ２の膜厚は、第１トランジスタＦＴにおけるゲート酸化膜ＧＩ１の膜厚より小さい。第３トランジスタＴＴにおけるゲート酸化膜ＧＩ３の膜厚は、第１トランジスタＦＴにおけるゲート酸化膜ＧＩ１の膜厚より大きい。

【0028】

第１トランジスタＦＴは、１対の不純物領域ＩＲ１と、ゲート酸化膜ＧＩ１と、ゲート電極ＧＥ１とを有している。１対の不純物領域ＩＲ１の一方はソース領域として機能し、他方はドレイン領域として機能する。１対の不純物領域ＩＲ１の各々は、高濃度領域ＨＩ１と、低濃度領域ＬＩ１とを有しており、ＬＤＤ（Lightly Doped Drain）構造を有している。１対の不純物領域ＩＲ１の各々は、半導体基板ＳＢの表面に配置されている。１対の不純物領域ＩＲ１に挟まれる半導体基板ＳＢの表面上にゲート酸化膜ＧＩ１を介在してゲート電極ＧＥ１が配置されている。ゲート電極ＧＥ１の側壁は、サイドウォール絶縁膜ＳＷにより覆われている。

【0029】

ゲート酸化膜ＧＩ１は、たとえばシリコンよりなる半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜である。ゲート酸化膜ＧＩ１は、たとえば７５Åの厚みを有している。ゲート電極ＧＥ１は、たとえばドープドポリシリコンよりなっている。

【0030】

第２トランジスタＳＴは、１対の不純物領域ＩＲ２と、ゲート酸化膜ＧＩ２と、ゲート電極ＧＥ２とを有している。１対の不純物領域ＩＲ２の一方はソース領域として機能し、他方はドレイン領域として機能する。１対の不純物領域ＩＲ２の各々は、高濃度領域ＨＩ２と、低濃度領域ＬＩ２とを有しており、ＬＤＤ構造を有している。１対の不純物領域ＩＲ２の各々は、半導体基板ＳＢの表面に配置されている。１対の不純物領域ＩＲ２に挟まれる半導体基板ＳＢの表面上にゲート酸化膜ＧＩ２を介在してゲート電極ＧＥ２が配置されている。ゲート電極ＧＥ２の側壁は、サイドウォール絶縁膜ＳＷにより覆われている。

【0031】

ゲート酸化膜ＧＩ２は、たとえばシリコンよりなる半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜である。ゲート酸化膜ＧＩ２は、たとえば２７Åの厚みを有している。ゲート電極ＧＥ２は、たとえばドープドポリシリコンよりなっている。

【0032】

第３トランジスタＴＴは、１対の不純物領域ＩＲ３と、ゲート酸化膜ＧＩ３と、ゲート電極ＧＥ３とを有している。１対の不純物領域ＩＲ３の一方はソース領域として機能し、他方はドレイン領域として機能する。１対の不純物領域ＩＲ３の各々は、高濃度領域ＨＩ３と、低濃度領域ＬＩ３とを有しており、ＬＤＤ構造を有している。１対の不純物領域ＩＲ３の各々は、半導体基板ＳＢの表面に配置されている。１対の不純物領域ＩＲ３に挟まれる半導体基板ＳＢの表面上にゲート酸化膜ＧＩ３を介在してゲート電極ＧＥ３が配置されている。ゲート電極ＧＥ３の側壁は、サイドウォール絶縁膜ＳＷにより覆われている。

【0033】

ゲート酸化膜ＧＩ３は、酸化膜ＧＩ３ａと、酸化膜ＧＩ３ｂとを有している。酸化膜ＧＩ３ａは、半導体基板ＳＢの表面に接している。酸化膜ＧＩ３ｂは、酸化膜ＧＩ３ａの上面に接している。ゲート電極ＧＥ３は、酸化膜ＧＩ３ｂの上面に接している。

【0034】

酸化膜ＧＩ３ａは、たとえばＲＴＯにより形成されたシリコン酸化膜と、ＨＴＯにより形成されたシリコン酸化膜との積層構造を有している。酸化膜ＧＩ３ａは、たとえば４８Åの厚みを有している。酸化膜ＧＩ３ｂは、たとえばＨＴＯにより形成されたシリコン酸化膜である。酸化膜ＧＩ３ｂは、たとえば１３９Åの厚みを有している。ゲート電極ＧＥ３は、たとえばドープドポリシリコンよりなっている。

【0035】

図２は、図１の領域ＲＭ、ＲＦ、ＲＳ、ＲＴを拡大して示す部分拡大断面図である。図２に示されるように、第１トランジスタ領域ＦＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ１の界面は、メモリ領域ＭＣＲにおける半導体基板ＳＢおよびカップリング酸化膜ＣＩの界面よりも下側に位置している。メモリ領域ＭＣＲにおける半導体基板ＳＢおよびカップリング酸化膜ＣＩの界面と第１トランジスタ領域ＦＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ１の界面との高低差は、第２トランジスタ領域ＳＴＲにおけるゲート酸化膜ＧＩ２の厚みの４４％より小さい。

【0036】

また第３トランジスタ領域ＴＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ３の界面は、第１トランジスタ領域ＦＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ１の界面よりも下側に位置している。第２トランジスタ領域ＳＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ２の界面は、第３トランジスタ領域ＴＴＲにおける半導体基板ＳＢおよびゲート酸化膜ＧＩ３の界面よりも下側に位置している。

【0037】

＜不揮発性半導体メモリＭＣの動作＞
次に、図１に示す不揮発性半導体メモリＭＣの動作について説明する。

【0038】

図１に示されるように、データの書き込み時には、不純物領域ＩＲａに比較して、不純物領域ＩＲｂが高電位とされる。これにより、フローティングゲート電極ＦＧ下のチャネルの不純物領域ＩＲａ側でホットエレクトロン（高エネルギー状態の電子）が発生する。このホットエレクトロンがカップリング酸化膜ＣＩを通じてフローティングゲート電極ＦＧに注入される。これによって、データの書き込みが行われる。

【0039】

データ消去時には、コントロールゲート電極ＣＧに所定の電圧が印加される。これによりフローティングゲート電極ＦＧに蓄積された電子が、トンネル酸化膜ＴＩを通じてコントロールゲート電極ＣＧへ引き抜かれる。これによって、データの消去が行なわれる。

【0040】

データ読み出し時には、コントロールゲート電極ＣＧおよび不純物領域ＩＲａに所定の電圧が印加される。このとき不純物領域ＩＲａと不純物領域ＩＲｂとの間に電流（読み出し電流）が流れるか否かによりデータの読み出し判定が行われる。

【0041】

＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について図３～図１２を用いて説明する。

【0042】

図３に示されるように、たとえば単結晶シリコンよりなる半導体基板ＳＢが準備される。半導体基板ＳＢの表面に、ＳＴＩ（Shallow Trench Isolation）が形成される。ＳＴＩは、半導体基板ＳＢの表面に溝を形成した後、その溝を絶縁膜により埋め込むことによって形成される。ＳＴＩが形成された後、半導体基板ＳＢ内にウエルが形成される。この後、ウエットエッチングにより下敷酸化膜が除去される。

【0043】

下敷酸化膜が除去された後、半導体基板ＳＢの表面が熱酸化される。これによりメモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＣＯがたとえば１００Åの厚みで形成される。シリコン酸化膜ＣＯは、不揮発性半導体メモリＭＣにおけるカップリング酸化膜ＣＩを形成するための酸化膜（カップリング酸化膜形成用酸化膜）である。

【0044】

メモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、シリコン酸化膜ＣＯの表面上に、導電膜ＣＬ１が成膜される。導電膜ＣＬは、不揮発性半導体メモリＭＣにおけるフローティングゲート電極ＦＧを形成するための導電膜（フローティングゲート電極形成用導電膜）である。導電膜ＣＬ１は、たとえば１０００Åの厚みで形成される。導電膜ＣＬ１は、たとえばドープドポリシリコンよりなる。

【0045】

図４に示されるように、フォトレジストＰＲ１が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲおよび第１トランジスタ領域ＦＴＲの各々を覆うレジストパターンＰＲ１が形成される。

【0046】

レジストパターンＰＲ１をマスクとして、ドライエッチングが行なわれる。ドライエッチングにより第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて導電膜ＣＬ１が除去され、シリコン酸化膜ＣＯの表面が露出する。この後、レジストパターンＰＲ１が酸により剥離除去される。

【0047】

図５に示されるように、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて露出したシリコン酸化膜ＣＯがエッチングにより除去される。これにより第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて、半導体基板ＳＢの表面が露出する。

【0048】

図６に示されるように、半導体基板ＳＢの表面上の全体に、ＲＴＯにより熱酸化が行なわれる。これによりメモリ領域ＭＣＲと各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲとの各々に、熱酸化によるシリコン酸化膜が形成される。また半導体基板ＳＢの表面上の全体に、ＨＴＯによりシリコン酸化膜が堆積される。上記によりメモリ領域ＭＣＲと各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲとの各々に、ＲＴＯによるシリコン酸化膜とＨＴＯによるシリコン酸化膜との積層構造よりなるシリコン酸化膜ＨＯ１が形成される。シリコン酸化膜ＨＯ１は、たとえば４８Åの厚みで形成される。

【0049】

図７に示されるように、フォトレジストＰＲ２が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲの一部および各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々を覆うレジストパターンＰＲ２が形成される。

【0050】

レジストパターンＰＲ２をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、メモリ領域ＭＣＲにおいてシリコン酸化膜ＨＯ１が選択的に除去され、導電膜ＣＬ１が露出する。この後、ドライエッチングが行なわれる。このドライエッチングにより、露出した導電膜ＣＬ１が選択的に除去され、シリコン酸化膜ＣＯが露出する。この後、ウェットエッチングが行なわれる。このウェットエッチングにより、露出したシリコン酸化膜ＣＯが選択的に除去され、半導体基板ＳＢの表面が露出する。

【0051】

これによりメモリ領域ＭＣＲにおいては、シリコン酸化膜ＣＯからカップリング酸化膜ＣＩが形成され、導電膜ＣＬ１からフローティングゲート電極ＦＧが形成され、シリコン酸化膜ＨＯ１からトンネル酸化膜の一部を構成するシリコン酸化膜ＴＩ１が形成される。この後、レジストパターンＰＲ２が酸により剥離除去される。

【0052】

図８に示されるように、半導体基板ＳＢの表面上の全体に、ＨＴＯによりシリコン酸化膜ＨＯ２が堆積される。シリコン酸化膜ＨＯ２は、たとえば１３９Åの厚みで形成される。

【0053】

図９に示されるように、フォトレジストＰＲ３が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ３が形成される。

【0054】

レジストパターンＰＲ３をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、第１トランジスタ領域ＦＴＲにおいてシリコン酸化膜ＨＯ２、ＨＯ１が選択的に除去され、導電膜ＣＬ１が露出する。この後、ドライエッチングが行なわれる。

【0055】

このドライエッチングは、たとえばケミカルドライエッチング（ＣＤＥ：Chemical Dry Etching）により行なわれる。このドライエッチングにより、露出した導電膜ＣＬ１が選択的に除去され、シリコン酸化膜ＣＯが露出する。

【0056】

図１０に示されるように、上記のドライエッチング時に、露出したシリコン酸化膜ＣＯの上層の一部もオーバエッチングされて除去される。このＣＤＥのオーバエッチングを調整することにより、シリコン酸化膜ＣＯの残膜の厚みが、たとえば７５Åに調整される。この後、レジストパターンＰＲ３が酸により剥離除去される。

【0057】

図１１に示されるように、フォトレジストＰＲ４が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第１トランジスタ領域ＦＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ４が形成される。

【0058】

レジストパターンＰＲ４をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、第２トランジスタ領域ＳＴＲにおいてシリコン酸化膜ＨＯ２、ＨＯ１が選択的に除去され、半導体基板ＳＢの表面が露出する。この後、レジストパターンＰＲ４が酸により剥離除去される。

【0059】

図１２に示されるように、半導体基板ＳＢの表面が熱酸化される。これにより第２トランジスタ領域ＳＴＲにおいて、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＯＸがたとえば２７Åの厚みで形成される。

【0060】

この後、メモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、導電膜ＣＬ２が成膜される。導電膜ＣＬ２は、たとえばドープドポリシリコンよりなる。

【0061】

図１３に示されるように、導電膜ＣＬ２が写真製版技術およびエッチング技術によりパターニングされる。これによりメモリ領域ＭＣＲにおいては、導電膜ＣＬからコントロールゲート電極ＣＧが形成される。第１トランジスタ領域ＦＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ１が形成される。第２トランジスタ領域ＳＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ２が形成される。第３トランジスタ領域ＴＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ３が形成される。

【0062】

またメモリ領域ＭＣＲにおいては、シリコン酸化膜ＴＩ１、ＴＩ２からトンネル酸化膜ＴＩが構成される。第１トランジスタ領域ＦＴＲにおいては、シリコン酸化膜ＣＯからゲート酸化膜ＧＩ１が構成される。第２トランジスタ領域ＳＴＲにおいては、シリコン酸化膜ＯＸからゲート酸化膜ＧＩ２が構成される。第３トランジスタ領域ＴＴＲにおいては、シリコン酸化膜ＨＯ１、ＨＯ２からシリコン酸化膜ＧＩ３ａ、ＧＩ３ｂよりなるゲート酸化膜ＧＩ３が構成される。

【0063】

この後、ソース領域およびドレイン領域を構成する不純物領域ＩＲａ、ＩＲｂ、ＩＲ１、ＩＲ２、ＩＲ３などが形成されることにより、図１に示す本実施の形態の半導体装置が製造される。

【0064】

＜効果＞
次に、本実施形態の効果について説明する。

【0065】

本実施の形態においては図３に示されるように、第１トランジスタ領域ＦＴＲにおいて、半導体基板ＳＢの表面にシリコン酸化膜ＣＯが形成され、そのシリコン酸化膜ＣＯの上に図８に示されるようにシリコン酸化膜ＨＯ１、ＨＯ２（第１被エッチング膜）が形成される。この後、図９および図１０に示されるように、第１トランジスタ領域ＦＴＲにおいて、シリコン酸化膜ＨＯ１、ＨＯ２とシリコン酸化膜ＣＯの上層の一部とがエッチングにより除去される。これによりシリコン酸化膜ＣＯから第１トランジスタＦＴのゲート酸化膜ＧＩ１（図１３）が形成される。

【0066】

このようにシリコン酸化膜ＣＯの上層の一部をエッチング除去することによりゲート酸化膜ＧＩ１の厚みが調整される。これにより、第２トランジスタＳＴおよび第３トランジスタＴＴの各ゲート酸化膜ＧＩ２、ＧＩ３とは別途にゲート酸化膜ＧＩ１の膜厚調整が可能となる。このため第２トランジスタＳＴおよび第３トランジスタＴＴの各ゲート酸化膜ＧＩ２、ＧＩ３の形成に大きな影響を与えることなく、ゲート酸化膜ＧＩ１を形成することが可能となる。

【0067】

また本実施の形態においては、図１に示されるように、不揮発性半導体メモリＭＣ以外に、それぞれ駆動電圧が異なる３種以上のトランジスタＦＴ、ＳＴ、ＴＴが混在している。上記のとおり、第１トランジスタＦＴの駆動電圧はたとえば３．３Ｖであり、第２トランジスタＳＴの駆動電圧はたとえば１．５Ｖであり、第３トランジスタＴＴの駆動電圧はたとえば５．０Ｖである。このように１つのチップ内に第１トランジスタＦＴおよび第３トランジスタＴＴが混在することにより以下のメリットがある。

【0068】

５Ｖの駆動電圧を有する第３トランジスタＴＴだけで１チップ内のすべてのトランジスタが構成されると、ＡＤコンバータなどのアナログ回路にも５Ｖの駆動電圧を有する第３トランジスタＴＴが用いられることになる。しかし当該アナログ回路は３Ｖで動作させるため、電圧低下により変換スピードが遅くなるという問題がある。

【0069】

一方、３Ｖの駆動電圧を有する第１トランジスタＦＴだけで１チップ内のすべてのトランジスタが構成されると、Ｌｉ（リチウム）イオン電池の電圧が３．６Ｖを越えてしまう。このため、ＤＣＤＣ（Direct Current to Direct Current）コンバータを常に動作させる必要があり、待機時の電流が大きくなるという問題がある。

【0070】

また、５Ｖの駆動電圧を有する第３トランジスタＴＴだけで構成されたチップと、３Ｖの駆動電圧を有する第１トランジスタＦＴだけで構成されたチップとの２つのチップを準備すれば上記の問題は解決するが、コストが高くなる。

【0071】

本実施の形態では、５Ｖの駆動電圧を有する第３トランジスタＴＴと３Ｖの駆動電圧を有する第１トランジスタＦＴとが１つのチップ内に混在する。これにより、ＩＯインターフェースの電圧は５Ｖの耐圧を持ち、Ｌｉイオン電池から直接電源供給が可能となり、待機時の電流が低減される。またＡＤコンバータなどのアナログ回路と、３Ｖで使用するＩＯインターフェースとに３Ｖの駆動電圧を有する第１トランジスタＦＴが用いられることにより、３Ｖの電圧で最適な性能のＡＤコンバータを実現することができる。また、これらのメリットが１チップで実現され、コスト的にも有利である。

【0072】

また本実施の形態によれば図９および図１０に示されるように、第１トランジスタ領域ＦＴＲにおけるシリコン酸化膜ＨＯ２、ＨＯ１の除去はウエットエッチングにより行なわれ、シリコン酸化膜ＣＯの上層の一部の除去はドライエッチングにより行なわれる。これによりシリコン酸化膜ＨＯ１の除去はエッチングによるダメージが抑制され、シリコン酸化膜ＣＯの上層の除去は膜厚の制御性が良好となる。

【0073】

また本実施の形態によれば図８に示されるように、第１トランジスタ領域ＦＴＲにおいて、シリコン酸化膜ＣＯとシリコン酸化膜ＨＯ１、ＨＯ２との間に、導電膜ＣＬ１が形成される。この導電膜ＣＬ１は、不揮発性半導体メモリＭＣにおけるフローティングゲート電極ＦＧを形成するための導電膜である。これによりフローティングゲート電極ＦＧを形成するための導電膜ＣＬ１をエッチングする際のオーバエッチングによりシリコン酸化膜ＣＯの上層の一部を除去することが可能となる。

【0074】

また本実施の形態によれば図９および図１０に示されるように、第１トランジスタ領域ＦＴＲに形成されるシリコン酸化膜ＣＯは、不揮発性半導体メモリＭＣにおけるカップリング酸化膜ＣＩを形成するための酸化膜である。これにより第１トランジスタＦＴのゲート酸化膜ＧＩ１を不揮発性半導体メモリＭＣのカップリング酸化膜ＣＩと同じシリコン酸化膜から形成することができる。このためゲート酸化膜ＧＩ１の成膜時における数百℃以上の熱処理がカップリング酸化膜ＣＩの形成とは別途に必要となることはない。

【0075】

また第１トランジスタＦＴを追加することによる、第１トランジスタＦＴ以外の既存部分（不揮発性半導体メモリＭＣ、第２トランジスタＳＴ、第３トランジスタＴＴＲなど）の構造変化がほとんど無い。このため第１トランジスタＦＴが追加されても、不揮発性半導体メモリＭＣおよび他の素子の特性、信頼性が変動するリスクを低減することができる。

【0076】

また第１トランジスタＦＴのゲート酸化膜ＧＩ１が熱酸化膜として形成できるため、ＣＶＤ法で形成する場合と比較して信頼性低下のリスクを低減することができる。

【0077】

また本実施の形態によれば図９および図１０に示されるように、第１トランジスタ領域ＦＴＲにおいて、シリコン酸化膜ＣＯの上層の一部を除去するためのドライエッチングはＣＤＥである。ＣＤＥとは、放電室がエッチング室から離され、放電室で発生した長寿命の反応種がエッチング室に輸送される、いわゆる放電室分離型のエッチング方式である。この方式では、放電室から熱、光、プラズマなどがエッチング室に到達せず、イオンがエッチングに寄与することがほとんど無い。このため、被エッチング膜のエッチングによるダメージを抑制することができ、良好な膜質を有するゲート酸化膜ＧＩ１を得ることができる。

【0078】

（実施の形態２）
＜半導体装置の構成＞
実施の形態２における半導体装置の構成について図１４および図１５を用いて説明する。

【0079】

図１４に示されるように、本実施の形態における半導体装置の構成は、不揮発性半導体メモリＭＣの構成において実施の形態１の構成と異なっている。本実施の形態においては、不揮発性半導体メモリＭＣは、たとえばスタックゲート型のフラッシュメモリである。

【0080】

不揮発性半導体メモリＭＣは、１対の不純物領域ＩＲと、トンネル酸化膜ＴＩと、フローティングゲート電極ＦＧと、絶縁膜ＩＬと、コントロールゲート電極ＣＧとを有している。

【0081】

１対の不純物領域ＩＲの一方はソース領域として機能し、他方はドレイン領域として機能する。１対の不純物領域ＩＲは、半導体基板ＳＢの表面に互いに距離を隔てて配置されている。半導体基板ＳＢは、たとえば単結晶シリコンよりなっている。１対の不純物領域ＩＲは、たとえばｎ型の不純物を半導体基板ＳＢの表面に導入することにより構成されている。

【0082】

１対の不純物領域ＩＲの各々は、高濃度領域ＨＩと、低濃度領域ＬＩとを有しており、ＬＤＤ（Lightly Doped Drain）構造を有していてもよい。高濃度領域ＨＩは、低濃度領域ＬＩよりも高いｎ型不純物濃度を有している。

【0083】

１対の不純物領域ＩＲの間に挟まれた半導体基板ＳＢの表面上にトンネル酸化膜ＴＩを介在してフローティングゲート電極ＦＧが配置されている。トンネル酸化膜ＴＩは、たとえばシリコンよりなる半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜である。トンネル酸化膜ＴＩは、たとえば１００Åの厚みを有している。

【0084】

フローティングゲート電極ＦＧは、たとえばドープドポリシリコンよりなっている。フローティングゲート電極ＦＧは、たとえば１０００Åの厚みを有している。フローティングゲート電極ＦＧ上には、絶縁膜ＩＬを介在してコントロールゲート電極ＣＧが配置されている。

【0085】

絶縁膜ＩＬは、たとえば１５０Åの厚みを有している。コントロールゲート電極ＣＧは、たとえばドープドポリシリコンよりなっている。フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧの各側壁は、サイドウォール絶縁膜ＳＷにより覆われている。

【0086】

図１５に示されるように、メモリ領域ＭＣＲにおける絶縁膜ＩＬは、シリコン酸化膜ＯＸ１と、シリコン窒化膜ＮＩと、シリコン酸化膜ＯＸ２との３層からなる積層構造を有している。シリコン酸化膜ＯＸ１は、フローティングゲート電極ＦＧの上面に接している。シリコン窒化膜ＮＩは、シリコン酸化膜ＯＸ１の上面に接している。シリコン酸化膜ＯＸ２は、シリコン窒化膜ＮＩの上面に接している。

【0087】

なお本実施の形態における上記以外の構成は実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

【0088】

＜不揮発性半導体メモリＭＣの動作＞
次に、図１４に示す不揮発性半導体メモリＭＣの動作について説明する。

【0089】

図１４に示されるように、データの書き込み時には、１対の不純物領域ＩＲの一方（ソース）に比較して、１対の不純物領域ＩＲの他方（ドレイン）が高電位とされる。これにより、ドレイン近傍の電界が強まり、電子が加速されるため、ホットエレクトロンが発生する。このホットエレクトロンがトンネル酸化膜ＴＩを通じてフローティングゲート電極ＦＧに注入される。これによって、データの書き込みが行われる。

【0090】

データ消去時には、１対の不純物領域ＩＲの一方（ソース）が高電位とされる。これにより１対の不純物領域ＩＲの一方（ソース）とフローティングゲート電極ＦＧとの間に高電界が加わり、ファウラーノルドハイム・トンネル効果により、フローティングゲート電極ＦＧに蓄積された電子が、トンネル酸化膜ＴＩを通じて１対の不純物領域ＩＲの一方（ソース）へ引き抜かれる。これによって、データの消去が行なわれる。

【0091】

データ読み出し時には、１対の不純物領域ＩＲ間に電圧を加え、コントロールゲート電極ＣＧに所定の電圧が印加される。このとき１対の不純物領域ＩＲの間に電流（読み出し電流）が流れるか否かによりデータの読み出し判定が行われる。

【0092】

＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について図１６～図２３を用いて説明する。

【0093】

図１６に示されるように、本実施の形態では、実施の形態１と同様に、半導体基板ＳＢが準備され、半導体基板ＳＢにＳＴＩおよびウエルが形成される。この後、半導体基板ＳＢの表面が熱酸化される。これによりメモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＯＸＡがたとえば１００Åの厚みで形成される。シリコン酸化膜ＯＸＡは、不揮発性半導体メモリＭＣにおけるトンネル酸化膜ＴＩを形成するための酸化膜（トンネル酸化膜形成用酸化膜）である。

【0094】

メモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、シリコン酸化膜ＯＸＡの表面上に、導電膜ＣＬ１が成膜される。導電膜ＣＬ１は、不揮発性半導体メモリＭＣにおけるフローティングゲート電極ＦＧを形成するための導電膜（フローティングゲート電極形成用導電膜）である。導電膜ＣＬ１は、たとえば１０００Åの厚みで形成される。導電膜ＣＬ１は、たとえばドープドポリシリコンよりなる。

【0095】

メモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、導電膜ＣＬ１の表面上に、シリコン酸化膜ＯＸ１、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ２が、この順で形成される。

【0096】

図１７に示されるように、フォトレジストＰＲ１１が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第１トランジスタ領域ＦＴＲおよび第２トランジスタ領域ＳＴＲの各々を覆うレジストパターンＰＲ１１が形成される。

【0097】

レジストパターンＰＲ１１をマスクとして、ドライエッチングが行なわれる。ドライエッチングにより第３トランジスタ領域ＴＴＲにおいて、シリコン酸化膜ＯＸ２、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ１が順に除去される。この後、ドライエッチングにより導電膜ＣＬ１が除去される。この後、ウエットエッチングによりシリコン酸化膜ＯＸＡが除去される。これにより第３トランジスタ領域ＴＴＲにおいて、半導体基板ＳＢの表面が露出する。この後、レジストパターンＰＲ１１が酸により剥離除去される。

【0098】

図１８に示されるように、半導体基板ＳＢの表面が熱酸化される。これにより第３トランジスタ領域ＴＴＲにおいて、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＨＯ３がたとえば１５０Åの厚みで形成される。

【0099】

図１９に示されるように、フォトレジストＰＲ１２が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ１２が形成される。

【0100】

レジストパターンＰＲ１２をマスクとして、ドライエッチングが行なわれる。このドライエッチングにより、第１トランジスタ領域ＦＴＲにおいて、シリコン酸化膜ＯＸ２、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ１が順に除去され、導電膜ＣＬ１が露出する。この後、ドライエッチングが行なわれる。

【0101】

図２０に示されるように、上記のドライエッチングは、たとえばＣＤＥにより行なわれる。このドライエッチングにより、第１トランジスタ領域ＦＴＲにおいて、露出した導電膜ＣＬ１が選択的に除去され、シリコン酸化膜ＯＸＡが露出する。

【0102】

上記のドライエッチング時に、露出したシリコン酸化膜ＯＸＡの上層の一部もオーバエッチングされて除去される。このＣＤＥのオーバエッチングを調整することにより、シリコン酸化膜ＯＸＡの残膜の厚みが、たとえば７５Åに調整される。この後、レジストパターンＰＲ１２が酸により剥離除去される。

【0103】

図２１に示されるように、フォトレジストＰＲ１３が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第１トランジスタ領域ＦＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ１３が形成される。

【0104】

レジストパターンＰＲ１３をマスクとして、ドライエッチングが行なわれる。ドライエッチングにより第２トランジスタ領域ＳＴＲにおいて、シリコン酸化膜ＯＸ２、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ１が順に除去される。この後、ドライエッチングにより導電膜ＣＬ１が除去される。この後、ウエットエッチングによりシリコン酸化膜ＯＸＡが除去される。これにより第２トランジスタ領域ＳＴＲにおいて、半導体基板ＳＢの表面が露出する。この後、レジストパターンＰＲ１３が酸により剥離除去される。

【0105】

図２２に示されるように、半導体基板ＳＢの表面が熱酸化される。これにより第２トランジスタ領域ＳＴＲにおいて、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＯＸがたとえば２７Åの厚みで形成される。

【0106】

【0107】

図２３に示されるように、導電膜ＣＬ２が写真製版技術およびエッチング技術によりパターニングされる。これによりメモリ領域ＭＣＲにおいては、導電膜ＣＬ２からコントロールゲート電極ＣＧが形成される。第１トランジスタ領域ＦＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ１が形成される。第２トランジスタ領域ＳＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ２が形成される。第３トランジスタ領域ＴＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ３が形成される。

【0108】

またメモリ領域ＭＣＲにおいては、シリコン酸化膜ＯＸ２、シリコン窒化膜ＮＩ、シリコン酸化膜ＯＸ１、導電膜ＣＬ１およびシリコン酸化膜ＯＸＡが選択的に除去される。これによりシリコン酸化膜ＯＸ２、シリコン窒化膜ＮＩおよびシリコン酸化膜ＯＸ１から絶縁膜ＩＬが形成される。また導電膜ＣＬ１からフローティングゲート電極ＦＧが形成される。

【0109】

またメモリ領域ＭＣＲにおいては、シリコン酸化膜ＯＸＡからトンネル酸化膜ＴＩが構成される。第１トランジスタ領域ＦＴＲにおいては、シリコン酸化膜ＯＸＡからゲート酸化膜ＧＩ１が構成される。第２トランジスタ領域ＳＴＲにおいては、シリコン酸化膜ＯＸからゲート酸化膜ＧＩ２が構成される。第３トランジスタ領域ＴＴＲにおいては、シリコン酸化膜ＨＯ３からゲート酸化膜ＧＩ３が構成される。

【0110】

この後、ソース領域およびドレイン領域を構成する不純物領域ＩＲ、ＩＲ１、ＩＲ２、ＩＲ３などが形成されることにより、図１４に示す本実施の形態の半導体装置が製造される。

【0111】

＜効果＞
次に、本実施形態の効果について説明する。

【0112】

本実施の形態においては図１６に示されるように、第１トランジスタ領域ＦＴＲにおいて、半導体基板ＳＢの表面にシリコン酸化膜ＯＸＡが形成され、シリコン酸化膜ＯＸＡの上に絶縁膜ＯＸ１、ＮＩ、ＯＸ２（第１被エッチング膜）が形成される。この後、図１９および図２０に示されるように、第１トランジスタ領域ＦＴＲにおいて、絶縁膜ＯＸ１、ＮＩ、ＯＸ２とシリコン酸化膜ＯＸＡの上層の一部とがエッチングにより除去される。これによりシリコン酸化膜ＯＸＡから第１トランジスタＦＴのゲート酸化膜ＧＩ１が形成される。

【0113】

このようにシリコン酸化膜ＯＸＡの上層の一部をエッチング除去することによりゲート酸化膜ＧＩ１の厚みが調整される。これにより、第２トランジスタＳＴおよび第３トランジスタＴＴの各ゲート酸化膜ＧＩ２、ＧＩ３とは別途にゲート酸化膜ＧＩ１の膜厚調整が可能となる。このため第２トランジスタＳＴおよび第３トランジスタＴＴの各ゲート酸化膜ＧＩ２、ＧＩ３の形成に大きな影響を与えることなく、ゲート酸化膜ＧＩ１を形成することが可能となる。

【0114】

また本実施の形態によれば図１９および図２０に示されるように、絶縁膜ＯＸ１、ＮＩ、ＯＸ２の除去とシリコン酸化膜ＯＸＡの上層の一部の除去との各々はドライエッチングにより行なわれる。これにより当該ドライエッチングによるシリコン酸化膜ＯＸＡの残膜の厚み制御が容易となる。

【0115】

また本実施の形態によれば、上記以外に、実施の形態１と同様の効果も得られる。
（実施の形態３）
＜半導体装置の構成＞
実施の形態３における半導体装置の構成について図２４および図２５を用いて説明する。

【0116】

図２４および図２５に示されるように、本実施の形態における半導体装置の構成は、不揮発性半導体メモリＭＣの構成において実施の形態１の構成と異なっている。本実施の形態においては、不揮発性半導体メモリＭＣは、たとえば消去ゲート電極ＥＧと選択ゲート電極ＷＧとを有するスプリットゲート型のフラッシュメモリである。

【0117】

不揮発性半導体メモリＭＣは、ソース領域ＳＲと、ドレイン領域ＤＲと、カップリング酸化膜ＣＩと、フローティングゲート電極ＦＧと、絶縁膜ＩＬと、コントロールゲート電極ＣＧと、絶縁膜ＨＭとを有している。不揮発性半導体メモリＭＣは、トンネル酸化膜ＴＩと、消去ゲート電極ＥＧと、ゲート酸化膜ＧＩと、選択ゲート電極ＷＧとをさらに有している。

【0118】

ソース領域ＳＲとドレイン領域ＤＲとは、半導体基板ＳＢの表面に互いに距離を隔てて配置されている。半導体基板ＳＢは、たとえば単結晶シリコンよりなっている。ソース領域ＳＲおよびドレイン領域ＤＲの各々は、たとえばｎ型の不純物を半導体基板ＳＢの表面に導入することにより構成されている。

【0119】

ドレイン領域ＤＲは、高濃度領域ＨＩと、低濃度領域ＬＩとを有しており、ＬＤＤ構造を有していてもよい。高濃度領域ＨＩは、低濃度領域ＬＩよりも高いｎ型不純物濃度を有している。

【0120】

ソース領域ＳＲとドレイン領域ＤＲとの間に挟まれた半導体基板ＳＢの表面上にカップリング酸化膜ＣＩを介在してフローティングゲート電極ＦＧが配置されている。カップリング酸化膜ＣＩは、たとえばシリコンよりなる半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜である。カップリング酸化膜ＣＩは、たとえば１００Åの厚みを有している。

【0121】

フローティングゲート電極ＦＧは、たとえばドープドポリシリコンよりなっている。フローティングゲート電極ＦＧは、たとえば２８０Åの厚みを有している。フローティングゲート電極ＦＧ上には、絶縁膜ＩＬを介在してコントロールゲート電極ＣＧが配置されている。コントロールゲート電極ＣＧの上には、製造プロセスにおいてハードマスクとして機能する絶縁膜ＨＭが配置されている。

【0122】

フローティングゲート電極ＦＧのソース領域ＳＲ側の側壁は、コントロールゲート電極ＣＧのソース領域ＳＲ側の側壁よりもソース領域ＳＲ側に突き出している。フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧの各ドレイン領域ＤＲ側の側壁と、コントロールゲート電極ＣＧのソース領域ＳＲ側の側壁とは、サイドウォール絶縁膜ＳＷ１により覆われている。

【0123】

消去ゲート電極ＥＧは、半導体基板ＳＢの表面上にトンネル酸化膜ＴＩを介在して配置されている。消去ゲート電極ＥＧは、フローティングゲート電極ＦＧのソース領域ＳＲ側の側面および上面とトンネル酸化膜ＴＩを介在して対向している。消去ゲート電極ＥＧは、コントロールゲート電極ＣＧのソース領域ＳＲ側の側面とサイドウォール絶縁膜ＳＷおよびトンネル酸化膜ＴＩとを介在して対向している。

【0124】

選択ゲート電極ＷＧは、半導体基板ＳＢの表面上にゲート酸化膜ＧＩを介在して配置されている。選択ゲート電極ＷＧは、フローティングゲート電極ＦＧおよびコントロールゲート電極ＣＧの各々のドレイン領域ＤＲ側の側面とサイドウォール絶縁膜ＳＷ１を介在して対向している。選択ゲート電極ＷＧのドレイン領域ＤＲ側の側面は、サイドウォール絶縁膜ＳＷ２により覆われている。

【0125】

【0126】

＜不揮発性半導体メモリＭＣの動作＞
次に、図２４に示す不揮発性半導体メモリＭＣの動作について説明する。

【0127】

図２４に示されるように、データの書き込み時には、ソース領域ＳＲ、コントロールゲート電極ＣＧ、選択ゲート電極ＷＧおよびドレイン領域ＤＲのそれぞれに所定の電圧が印加される。これによりドレイン領域ＤＲからフローティングゲート電極ＦＧへ電子が注入される。これによってデータの書き込みが行われる。

【0128】

データの消去時には、消去ゲート電極ＥＧが高電位とされる。これによりフローティングゲート電極ＦＧに蓄積された電子が、トンネル酸化膜ＴＩを通じて消去ゲート電極ＥＧへ引き抜かれる。これによってデータの消去が行なわれる。

【0129】

データの読み出し時には、コントロールゲート電極ＣＧ、選択ゲート電極ＷＧおよびドレイン領域ＤＲの各々に所定の電圧が印加される。これにより、ドレイン領域ＤＲとソース領域ＳＲとの間に電流（読み出し電流）が流れるか否かによりデータの読み出しが行なわれる。

【0130】

＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について図２６～図３６を用いて説明する。

【0131】

図２６に示されるように、本実施の形態では、実施の形態１と同様に、半導体基板ＳＢが準備され、半導体基板ＳＢにＳＴＩおよびウエルが形成される。この後、半導体基板ＳＢの表面が熱酸化される。これによりメモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＣＯがたとえば１００Åの厚みで形成される。シリコン酸化膜ＣＯは、不揮発性半導体メモリＭＣにおけるカップリング酸化膜ＣＩを形成するための酸化膜（カップリング酸化膜形成用酸化膜）である。

【0132】

メモリ領域ＭＣＲおよび各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々において、シリコン酸化膜ＣＯの表面上に、導電膜ＣＬ１が成膜される。導電膜ＣＬ１は、不揮発性半導体メモリＭＣにおけるフローティングゲート電極ＦＧを形成するための導電膜（フローティングゲート電極形成用導電膜）である。導電膜ＣＬ１は、たとえば２８０Åの厚みで形成される。導電膜ＣＬ１は、たとえばドープドポリシリコンよりなる。

【0133】

この後、フォトレジストＰＲ２１が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲおよび第１トランジスタ領域ＦＴＲの各々を覆うレジストパターンＰＲ２１が形成される。

【0134】

レジストパターンＰＲ２１をマスクとして、ドライエッチングが行なわれる。ドライエッチングにより第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて導電膜ＣＬ１が除去され、シリコン酸化膜ＣＯの表面が露出する。この後、レジストパターンＰＲ２１が酸により剥離除去される。

【0135】

図２７に示されるように、フォトレジストＰＲ２２が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ２２が形成される。

【0136】

レジストパターンＰＲ２２をマスクとして、第１トランジスタ領域ＦＴＲにおいて、導電膜ＣＬ１およびシリコン酸化膜ＣＯ越しに不純物が半導体基板ＳＢに注入される。これにより半導体基板ＳＢにウエル領域が形成される。この後、レジストパターンＰＲ２２が酸により剥離除去される。

【0137】

この後、図には表われていないが、メモリ領域ＭＣＲにおいて導電膜ＣＬ１が選択的に除去されることにより、導電膜ＣＬ１からフローティングゲート電極ＦＧが形成される。またフローティングゲート電極ＦＧの真下に位置するシリコン酸化膜ＣＯからカップリング酸化膜ＣＩが構成される。またイオン注入などにより、半導体基板ＳＢの表面にソース領域ＳＲ（図２４）が形成される。

【0138】

図２８に示されるように、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて露出したシリコン酸化膜ＣＯがエッチングにより除去される。これにより第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲにおいて、半導体基板ＳＢの表面が露出する。

【0139】

図２９に示されるように、半導体基板ＳＢの表面上の全体に、ＲＴＯにより熱酸化が行なわれる。これによりメモリ領域ＭＣＲと各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲとの各々に、熱酸化によるシリコン酸化膜が形成される。また半導体基板ＳＢの表面上の全体に、ＨＴＯによりシリコン酸化膜が堆積される。以上によりメモリ領域ＭＣＲと各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲとの各々に、ＲＴＯによるシリコン酸化膜とＨＴＯによるシリコン酸化膜との積層構造よりなるシリコン酸化膜ＨＯ１が形成される。シリコン酸化膜ＨＯ１は、たとえば４８Åの厚みで形成される。

【0140】

図３０に示されるように、フォトレジストＰＲ２３が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これにより各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲの各々を覆うレジストパターンＰＲ２３が形成される。

【0141】

レジストパターンＰＲ２３をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、メモリ領域ＭＣＲにおいてシリコン酸化膜ＨＯ１が選択的に除去され、フローティングゲート電極ＦＧが露出する。この後、レジストパターンＰＲ２３が酸により剥離除去される。

【0142】

図３１に示されるように、半導体基板ＳＢの表面上の全体に、ＨＴＯによりシリコン酸化膜ＨＯ２が堆積される。シリコン酸化膜ＨＯ２は、たとえば１３９Åの厚みで形成される。

【0143】

図３２に示されるように、フォトレジストＰＲ２４が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第２トランジスタ領域ＳＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ２４が形成される。

【0144】

レジストパターンＰＲ２４をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、第１トランジスタ領域ＦＴＲにおいてシリコン酸化膜ＨＯ２、ＨＯ１が選択的に除去され、導電膜ＣＬ１が露出する。この後、ドライエッチングが行なわれる。

【0145】

このドライエッチングは、たとえばＣＤＥにより行なわれる。このドライエッチングにより、露出した導電膜ＣＬ１が選択的に除去され、シリコン酸化膜ＣＯが露出する。

【0146】

図３３に示されるように、上記のドライエッチング時に、露出したシリコン酸化膜ＣＯの上層の一部もオーバエッチングされて除去される。このＣＤＥのオーバエッチングを調整することにより、シリコン酸化膜ＣＯの残膜の厚みが、たとえば７５Åに調整される。この後、レジストパターンＰＲ２４が酸により剥離除去される。

【0147】

図３４に示されるように、フォトレジストＰＲ２５が半導体基板ＳＢの表面上の全体に塗布された後、選択的に露光・現像される。これによりメモリ領域ＭＣＲ、第１トランジスタ領域ＦＴＲおよび第３トランジスタ領域ＴＴＲの各々を覆うレジストパターンＰＲ２５が形成される。

【0148】

レジストパターンＰＲ２５をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、第２トランジスタ領域ＳＴＲにおいてシリコン酸化膜ＨＯ２、ＨＯ１が選択的に除去され、半導体基板ＳＢの表面が露出する。この後、レジストパターンＰＲ２５が酸により剥離除去される。

【0149】

図３５に示されるように、半導体基板ＳＢの表面が熱酸化される。これにより第２トランジスタ領域ＳＴＲにおいて、半導体基板ＳＢの表面に、熱酸化膜よりなるシリコン酸化膜ＯＸがたとえば２７Åの厚みで形成される。

【0150】

【0151】

図３６に示されるように、導電膜ＣＬ２が写真製版技術およびエッチング技術によりパターニングされる。これによりメモリ領域ＭＣＲにおいては、導電膜ＣＬ２から消去ゲート電極ＥＧが形成される。第１トランジスタ領域ＦＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ１が形成される。第２トランジスタ領域ＳＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ２が形成される。第３トランジスタ領域ＴＴＲにおいては、導電膜ＣＬ２からゲート電極ＧＥ３が形成される。

【0152】

またメモリ領域ＭＣＲにおいては、シリコン酸化膜ＨＯ２からトンネル酸化膜ＴＩが構成される。第１トランジスタ領域ＦＴＲにおいては、シリコン酸化膜ＣＯからゲート酸化膜ＧＩ１が構成される。第２トランジスタ領域ＳＴＲにおいては、シリコン酸化膜ＯＸからゲート酸化膜ＧＩ２が構成される。第３トランジスタ領域ＴＴＲにおいては、シリコン酸化膜ＨＯ１、ＨＯ２からシリコン酸化膜ＧＩ３ａ、ＧＩ３ｂよりなるゲート酸化膜ＧＩ３が構成される。

【0153】

この後、図には表われていないが、メモリ領域ＭＣＲにおいては、導電膜ＣＬ２の残膜から選択ゲート電極ＷＧが形成される。またメモリ領域ＭＣＲにおいてはドレイン領域ＤＲが形成され、各トランジスタ領域ＦＴＲ、ＳＴＲ、ＴＴＲにおいてはソース領域およびドレイン領域を構成する不純物領域ＩＲ１、ＩＲ２、ＩＲ３が形成されることにより、図２４に示す本実施の形態の半導体装置が製造される。

【0154】

＜効果＞
次に、本実施形態の効果について説明する。

【0155】

本実施の形態においては図２６に示されるように、第１トランジスタ領域ＦＴＲにおいて、半導体基板ＳＢの表面にシリコン酸化膜ＣＯが形成され、シリコン酸化膜ＣＯの上に図３１に示されるようにシリコン酸化膜ＨＯ１、ＨＯ２（第１被エッチング膜）が形成される。この後、図３２および図３３に示されるように、シリコン酸化膜ＨＯ１、ＨＯ２とシリコン酸化膜ＣＯの上層の一部とがエッチングにより除去される。これによりシリコン酸化膜ＣＯから第１トランジスタＦＴのゲート酸化膜ＧＩ１が形成される。

【0156】

【0157】

また本実施の形態によれば、上記以外に、実施の形態１と同様の効果も得られる。
＜変形例１＞
実施の形態３においては、第１トランジスタＦＴのゲート酸化膜ＧＩ１は、導電膜ＣＬ１のエッチングにおけるオーバーエッチングのみにより膜厚制御されたが、オーバーエッチングとウエットエッチングとの組合せにより膜厚制御されてもよい。

【0158】

本変形例の製造方法は、図２６～図３２に示す実施の形態３の工程と同様の工程を経る。ただし本変形例の製造方法では、図３２に示す導電膜ＣＬ１のＣＤＥによるエッチング工程において、シリコン酸化膜ＣＯの残膜の安定化のため、シリコン酸化膜に対する選択比が可能な限り高く設定される。これにより導電膜ＣＬ１をエッチング除去する際のシリコン酸化膜ＣＯのオーバエッチングによる膜減り量が減少する。

【0159】

図３７に示されるように、上記によりＣＤＥによるエッチング後のシリコン酸化膜ＣＯの残膜の厚みが、たとえば９０Åとされる。

【0160】

図３８に示されるように、この後、レジストパターンＰＲ２４をマスクとして、ウェットエッチングが行なわれる。このウェットエッチングにより、第１トランジスタ領域ＦＴＲにおいてシリコン酸化膜ＣＯが選択的に除去される。これによりシリコン酸化膜ＣＯの最終的な厚みが、たとえば５０Åに調整される。

【0161】

この後、本変形例の製造方法は、図３４～図３６に示す実施の形態３と同様の工程を経ることにより、図２４に示す半導体装置と同様の構成を有する半導体装置が製造される。

【0162】

本変形例によれば、上記のように第１トランジスタＦＴのゲート酸化膜ＧＩ１（ＣＯ）の最終的な厚みが５０Åに調整される。このため駆動電圧が３．３Ｖのトランジスタに代えて駆動電圧が２．５Ｖのトランジスタを第１トランジスタＦＴとして用いることができる。

【0163】

＜変形例２＞
また実施の形態３においては、第１トランジスタＦＴのゲート酸化膜ＧＩ１は、ドライエッチングにより膜厚制御されたが、ウエットエッチングにより膜厚制御されてもよい。

【0164】

本変形例の製造方法は、図２６～図３２に示す実施の形態３の工程と同様の工程を経る。ただし本変形例の製造方法では、図３２に示す導電膜ＣＬ１のＣＤＥによるエッチング工程において、導電膜ＣＬ１のエッチングの途中でＣＤＥが停止される。

【0165】

図３９に示されるように、上記ＣＤＥによるエッチングにより、第１トランジスタ領域ＦＴＲにおいて、導電膜ＣＬ１の下部を残すように、導電膜ＣＬ１の上部のみが除去される。これにより、導電膜ＣＬ１の下部がシリコン酸化膜ＣＯ上に薄く残存する。この後、レジストパターンＰＲ２４が酸により剥離除去され、その後にウエットエッチングが行なわれる。

【0166】

ウエットエッチングは、高温ＤＡＰＭ（Dilute Ammonia hydrogen Peroxide Mixture）を用いて行なわれる。高温ＤＡＰＭは、シリコン酸化膜ＨＯ２の削れ量を最小にするため、シリコン酸化膜ＨＯ２との選択比が高い条件とされる。高温ＤＡＰＭは、たとえばＮＨ₄ＯＨ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：１０：４００とされ、６５℃の温度とされる。

【0167】

このウエットエッチングにより、第１トランジスタ領域ＦＴＲにおいて、導電膜ＣＬ１の残膜（下部）とシリコン酸化膜ＣＯの上層の一部とが除去される。

【0168】

図４０に示されるように、上記のウエットエッチングにより、シリコン酸化膜ＣＯの厚みが、たとえば７５Åに調整される。

【0169】

【0170】

本変形例によれば、上記のようにウエットエッチングによってシリコン酸化膜ＣＯの厚みが調整されるため、エッチングによるダメージが少ない良質なゲート酸化膜ＧＩ１を得ることができる。

【0171】

なお上記においては不純物領域ＩＲ、ＩＲ１、ＩＲ２、ＩＲ３、ＩＲａ、ＩＲｂがｎ型の不純物領域である場合について説明したが、ｐ型の不純物領域であってもよい。また不揮発性半導体メモリＭＣの構成は上記に限定されず、電源を供給しなくても記憶を保持できるメモリであればよい。

【0172】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0173】

ＣＧコントロールゲート電極、ＣＩカップリング酸化膜、ＣＬ，ＣＬ１，ＣＬ２導電膜、ＣＯ，ＧＩ３ａ，ＨＯ１，ＨＯ２，ＨＯ３，ＯＸ，ＯＸ１，ＯＸ２，ＯＸＡ，ＴＩ１シリコン酸化膜、ＤＲドレイン領域、ＥＧ消去ゲート電極ＦＴ第１トランジスタ、ＦＴＲ第１トランジスタ領域、ＧＥ１，ＧＥ２，ＧＥ３ゲート電極、ＧＩ，ＧＩ１，ＧＩ２，ＧＩ３ゲート酸化膜、ＧＩ３ａ，ＧＩ３ｂ，ＴＩ１，ＴＩ２，ＯＸ１，ＯＸ２シリコン酸化膜、ＨＩ，ＨＩ１，ＨＩ２，ＨＩ３高濃度領域、ＨＭ，ＩＬ絶縁膜、ＩＲ，ＩＲ１，ＩＲ２，ＩＲ３，ＩＲａ，ＩＲｂ不純物領域、ＬＩ，ＬＩ１，ＬＩ２，ＬＩ３低濃度領域、ＭＣ不揮発性半導体メモリ、ＭＣＲメモリ領域、ＮＩシリコン窒化膜、ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４，ＰＲ１１，ＰＲ１２，ＰＲ１３，ＰＲ２１，ＰＲ２２，ＰＲ２３，ＰＲ２４，ＰＲ２５レジストパターン、ＳＢ半導体基板、ＳＲソース領域、ＳＴ第２トランジスタ、ＳＴＲ第２トランジスタ領域、ＳＷ，ＳＷ１，ＳＷ２サイドウォール絶縁膜、ＴＩトンネル酸化膜、ＴＴ第３トランジスタ、ＴＴＲ第３トランジスタ領域、ＷＧ選択ゲート電極。

【図1】