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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022172206
(43)【公開日】2022-11-15
(54)【発明の名称】集積回路マージン測定および故障予測装置
(51)【国際特許分類】
G01R 31/28 20060101AFI20221108BHJP
G06F 11/22 20060101ALN20221108BHJP
【ＦＩ】
G01R31/28 V
G06F11/22 675E
【審査請求】有
【請求項の数】25
【出願形態】ＯＬ
(21)【出願番号】P 2022133215
(22)【出願日】2022-08-24
(62)【分割の表示】P 2020545016の分割
【原出願日】2018-11-15
(31)【優先権主張番号】62/586,423
(32)【優先日】2017-11-15
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】520164253
【氏名又は名称】プロテアンテクス リミテッド
(74)【代理人】
【識別番号】100114775
【弁理士】
【氏名又は名称】高岡 亮一
(74)【代理人】
【識別番号】100121511
【弁理士】
【氏名又は名称】小田 直
(74)【代理人】
【識別番号】100202751
【弁理士】
【氏名又は名称】岩堀 明代
(74)【代理人】
【識別番号】100208580
【弁理士】
【氏名又は名称】三好 玲奈
(74)【代理人】
【識別番号】100191086
【弁理士】
【氏名又は名称】高橋 香元
(72)【発明者】
【氏名】ランドマン，エブリン
(72)【発明者】
【氏名】コヘン，シャイ
(72)【発明者】
【氏名】デイビッド，ヤヘル
(72)【発明者】
【氏名】ファイネ，エヤル
(72)【発明者】
【氏名】ウェイントロブ，インバル
(57)【要約】 （修正有）
【課題】適切なＩＣ経路でのフィンガープリントサンプリングに基づいて各個々のＩＣの故障を予測し得る半導体集積回路（ＩＣ）を提供する。
【解決手段】半導体集積回路（ＩＣ）は、複数の入力パスおよび出力パスを含む信号パス結合器を備える。ＩＣは、出力パスに電気的に接続された入力を有する遅延回路を備え、遅延回路は、入力信号を可変遅延時間だけ遅延させて、遅延信号パスを出力する。ＩＣは、出力パスに電気的に接続された第１の記憶回路と、遅延信号パスに電気的に接続された第２の記憶回路とを含んでもよい。ＩＣは、信号パス結合器の出力と遅延信号とを比較する比較回路を備え、比較回路は、少なくとも１つの軽減回路への比較データ信号で提供される比較出力を含む。
【選択図】図１
【解決手段】半導体集積回路（ＩＣ）は、複数の入力パスおよび出力パスを含む信号パス結合器を備える。ＩＣは、出力パスに電気的に接続された入力を有する遅延回路を備え、遅延回路は、入力信号を可変遅延時間だけ遅延させて、遅延信号パスを出力する。ＩＣは、出力パスに電気的に接続された第１の記憶回路と、遅延信号パスに電気的に接続された第２の記憶回路とを含んでもよい。ＩＣは、信号パス結合器の出力と遅延信号とを比較する比較回路を備え、比較回路は、少なくとも１つの軽減回路への比較データ信号で提供される比較出力を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体集積回路（ＩＣ）であって、
複数の入力パスおよび出力を備える信号パス結合器であって、前記出力は、前記入力パスのそれぞれで受信された各々の信号の組み合わせに基づき、前記信号は、特定のクロックイネーブルに対して一緒にグループ化されるフリップフロップへの入力である、信号パス結合器と、
前記信号パス結合器の出力に電気的に接続された入力を有する遅延回路であって、前記遅延回路は、前記遅延回路に入力される信号を可変遅延時間だけ遅延させ、それにより、前記可変遅延時間の複数の値で遅延される遅延信号を出力する、遅延回路と、
比較回路であって、
前記信号パス結合器の複数の出力の前記遅延信号との比較に基づいて比較出力を提供し、
前記比較出力を少なくとも１つの比較データ信号として提供する
ように配設された、比較回路と、
を備える、ＩＣ。
複数の入力パスおよび出力を備える信号パス結合器であって、前記出力は、前記入力パスのそれぞれで受信された各々の信号の組み合わせに基づき、前記信号は、特定のクロックイネーブルに対して一緒にグループ化されるフリップフロップへの入力である、信号パス結合器と、
前記信号パス結合器の出力に電気的に接続された入力を有する遅延回路であって、前記遅延回路は、前記遅延回路に入力される信号を可変遅延時間だけ遅延させ、それにより、前記可変遅延時間の複数の値で遅延される遅延信号を出力する、遅延回路と、
比較回路であって、
前記信号パス結合器の複数の出力の前記遅延信号との比較に基づいて比較出力を提供し、
前記比較出力を少なくとも１つの比較データ信号として提供する
ように配設された、比較回路と、
を備える、ＩＣ。
【請求項2】
前記信号パス結合器は、論理ＸＯＲ結合器、ハミングパリティ結合器、およびマルチプレクサからなる群から選択される、請求項１に記載のＩＣ。
【請求項3】
前記信号パス結合器は前記論理ＸＯＲ結合器であり、前記ＩＣは、
（ａ）前記遅延回路に対して並列の、前記論理ＸＯＲ結合器の出力からの入力、および（ｂ）クロック信号を受信するように接続された第１のフリップフロップと、
（ａ）前記遅延回路の出力、および（ｂ）前記クロック信号を受信するように接続された第２のフリップフロップと、
（ａ）前記第１のフリップフロップの出力、および（ｂ）前記第２のフリップフロップの出力を受信するように接続されたＸＯＲコンポーネントと、
をさらに備える、請求項２に記載のＩＣ。
（ａ）前記遅延回路に対して並列の、前記論理ＸＯＲ結合器の出力からの入力、および（ｂ）クロック信号を受信するように接続された第１のフリップフロップと、
（ａ）前記遅延回路の出力、および（ｂ）前記クロック信号を受信するように接続された第２のフリップフロップと、
（ａ）前記第１のフリップフロップの出力、および（ｂ）前記第２のフリップフロップの出力を受信するように接続されたＸＯＲコンポーネントと、
をさらに備える、請求項２に記載のＩＣ。
【請求項4】
前記ＸＯＲコンポーネントは、
前記論理ＸＯＲ結合器の出力、および
前記遅延信号のうちの１つ
が前記クロック信号の間に論理１であるときに、論理１を出力するようにさらに構成される、請求項３に記載のＩＣ。
前記論理ＸＯＲ結合器の出力、および
前記遅延信号のうちの１つ
が前記クロック信号の間に論理１であるときに、論理１を出力するようにさらに構成される、請求項３に記載のＩＣ。
【請求項5】
前記信号パス結合器は前記ハミングパリティ結合器であり、前記ハミングパリティ結合器は、前記入力パス上で受信された信号をハミング空間内に圧縮するように構成される、請求項２に記載のＩＣ。
【請求項6】
前記信号パス結合器は前記マルチプレクサであり、前記マルチプレクサは、前記遅延回路による遅延に関して、前記入力パスの信号のうちの１つ以上を選択するように構成されるマルチプレクサである、請求項２に記載のＩＣ。
【請求項7】
前記信号パス結合器の出力に電気的に接続され、かつ、前記信号パス結合器の記憶された出力を前記比較回路への第１の入力として提供するように配設された第１の内部記憶回路と、
前記遅延信号のそれぞれを受信するように電気的に接続され、かつ、各々の記憶された遅延信号を前記比較回路への第２の入力として提供するように配設された第２の内部記憶回路と、
をさらに備える、請求項１に記載のＩＣ。
前記遅延信号のそれぞれを受信するように電気的に接続され、かつ、各々の記憶された遅延信号を前記比較回路への第２の入力として提供するように配設された第２の内部記憶回路と、
をさらに備える、請求項１に記載のＩＣ。
【請求項8】
前記信号パス結合器は、第１のデータソースから複数の信号を受信するように配設された第１の信号パス結合器であり、前記比較回路は第１の比較回路であり、前記ＩＣは、
第２の一組の入力パスおよび出力を備える第２の信号パス結合器であって、前記出力は、第２のデータソースから前記第２の一組の入力パスのそれぞれで受信された各々の信号の組み合わせに基づく、第２の信号パス結合器と、
前記第１の信号パス結合器の出力、前記第２の信号パス結合器の出力、および選択信号を受信し、かつ、前記選択信号に基づいて前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を選択的に出力するように構成されたマルチプレクサであって、前記マルチプレクサの出力は、前記遅延回路への入力として提供される、マルチプレクサと、
前記第２の信号パス結合器の出力および前記遅延信号の比較に基づいて第２の一組の比較出力を提供するように配設された第２の比較回路と、
前記第１の比較回路の第１の比較出力および前記第２の比較回路の第２の比較出力を入力として受信し、かつ、前記少なくとも１つの比較データ信号として提供するように配設されたＯＲゲートと、
をさらに備える、請求項１に記載のＩＣ。
第２の一組の入力パスおよび出力を備える第２の信号パス結合器であって、前記出力は、第２のデータソースから前記第２の一組の入力パスのそれぞれで受信された各々の信号の組み合わせに基づく、第２の信号パス結合器と、
前記第１の信号パス結合器の出力、前記第２の信号パス結合器の出力、および選択信号を受信し、かつ、前記選択信号に基づいて前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を選択的に出力するように構成されたマルチプレクサであって、前記マルチプレクサの出力は、前記遅延回路への入力として提供される、マルチプレクサと、
前記第２の信号パス結合器の出力および前記遅延信号の比較に基づいて第２の一組の比較出力を提供するように配設された第２の比較回路と、
前記第１の比較回路の第１の比較出力および前記第２の比較回路の第２の比較出力を入力として受信し、かつ、前記少なくとも１つの比較データ信号として提供するように配設されたＯＲゲートと、
をさらに備える、請求項１に記載のＩＣ。
【請求項9】
前記ＩＣは、
前記第１の比較出力を受信するように配設され、かつ、第１のクロック信号によって制御される第１の比較記憶回路と、
前記第２の比較出力のそれぞれを受信するように配設され、かつ、第２のクロック信号によって制御される第２の比較記憶回路と、
をさらに備え、
前記第１の比較記憶回路は、前記第１の比較出力のそれぞれを前記ＯＲゲートへの第１の入力として提供するように配設され、前記第２の比較記憶回路は、前記第２の比較出力のそれぞれを前記ＯＲゲートへの第２の入力として提供するように配設される、請求項８に記載のＩＣ。
前記第１の比較出力を受信するように配設され、かつ、第１のクロック信号によって制御される第１の比較記憶回路と、
前記第２の比較出力のそれぞれを受信するように配設され、かつ、第２のクロック信号によって制御される第２の比較記憶回路と、
をさらに備え、
前記第１の比較記憶回路は、前記第１の比較出力のそれぞれを前記ＯＲゲートへの第１の入力として提供するように配設され、前記第２の比較記憶回路は、前記第２の比較出力のそれぞれを前記ＯＲゲートへの第２の入力として提供するように配設される、請求項８に記載のＩＣ。
【請求項10】
前記信号パス結合器の入力パスの遅延マージンを測定するように構成された回路をさらに備える、請求項１に記載のＩＣ。
【請求項11】
前記遅延マージンを測定するように構成された回路は、前記遅延マージンにおける変化を経時的に分析することに基づいて前記ＩＣの将来の故障を予測するようにさらに構成される、請求項１０に記載のＩＣ。
【請求項12】
前記ＩＣの予測された将来の故障の前に、前記ＩＣの寿命を延ばすべくクロック修正および／または論理修正を行うように構成された回路をさらに備える、請求項１１に記載のＩＣ。
【請求項13】
システムであって、
コンピュータ化されたサーバと、
請求項１に記載のＩＣであって、
前記少なくとも１つの比較データ信号を前記コンピュータ化されたサーバに伝送するように構成されたデータ伝送回路と、
前記ＩＣの故障の前に、前記ＩＣの寿命を延ばすべくクロック修正および／または論理修正を行うように構成された回路と、
をさらに備える、ＩＣと、
を備える、システムであり、
前記コンピュータ化されたサーバは、
前記少なくとも１つの比較データ信号を受信し、
前記少なくとも１つの比較データ信号の故障予測分析を行い、
前記故障予測分析が事前定義された時間内に前記ＩＣの故障を予測するときに、各々の回路が前記ＩＣの寿命を延ばすべく前記クロック修正および／または前記論理修正を行うように、前記クロック修正および／または前記論理修正を行うように構成された回路に通知を送信する
ように構成される、システム。
コンピュータ化されたサーバと、
請求項１に記載のＩＣであって、
前記少なくとも１つの比較データ信号を前記コンピュータ化されたサーバに伝送するように構成されたデータ伝送回路と、
前記ＩＣの故障の前に、前記ＩＣの寿命を延ばすべくクロック修正および／または論理修正を行うように構成された回路と、
をさらに備える、ＩＣと、
を備える、システムであり、
前記コンピュータ化されたサーバは、
前記少なくとも１つの比較データ信号を受信し、
前記少なくとも１つの比較データ信号の故障予測分析を行い、
前記故障予測分析が事前定義された時間内に前記ＩＣの故障を予測するときに、各々の回路が前記ＩＣの寿命を延ばすべく前記クロック修正および／または前記論理修正を行うように、前記クロック修正および／または前記論理修正を行うように構成された回路に通知を送信する
ように構成される、システム。
【請求項14】
半導体集積回路（ＩＣ）によって行われる方法であって、前記方法は、
信号パス結合器の複数の入力パスのそれぞれで受信された各々の信号を組み合わせて出力を提供することであって、前記信号は、特定のクロックイネーブルに対して一緒にグループ化されるフリップフロップへの入力であることと、
遅延回路で可変遅延時間だけ前記信号パス結合器の出力を遅延させ、前記可変遅延時間の複数の値で遅延される遅延信号を出力することと、
前記信号パス結合器の複数の出力を前記遅延信号と比較して比較出力を提供することと、
前記比較出力を少なくとも１つの比較データ信号として提供することと、
を備える、方法。
信号パス結合器の複数の入力パスのそれぞれで受信された各々の信号を組み合わせて出力を提供することであって、前記信号は、特定のクロックイネーブルに対して一緒にグループ化されるフリップフロップへの入力であることと、
遅延回路で可変遅延時間だけ前記信号パス結合器の出力を遅延させ、前記可変遅延時間の複数の値で遅延される遅延信号を出力することと、
前記信号パス結合器の複数の出力を前記遅延信号と比較して比較出力を提供することと、
前記比較出力を少なくとも１つの比較データ信号として提供することと、
を備える、方法。
【請求項15】
前記信号パス結合器は、論理ＸＯＲ結合器、ハミングパリティ結合器、およびマルチプレクサからなる群から選択される、請求項１４に記載の方法。
【請求項16】
前記信号パス結合器は前記論理ＸＯＲ結合器であり、前記方法は、
（ａ）前記遅延回路に対して並列の、前記論理ＸＯＲ結合器の出力からの入力、および（ｂ）クロック信号を受信するように第１のフリップフロップを動作させることと、
（ａ）前記遅延回路の出力、および（ｂ）前記クロック信号を受信するように第２のフリップフロップを動作させることと、
（ａ）前記第１のフリップフロップの出力、および（ｂ）前記第２のフリップフロップの出力を受信するようにＸＯＲコンポーネントを動作させることと、
をさらに備える、請求項１５に記載の方法。
（ａ）前記遅延回路に対して並列の、前記論理ＸＯＲ結合器の出力からの入力、および（ｂ）クロック信号を受信するように第１のフリップフロップを動作させることと、
（ａ）前記遅延回路の出力、および（ｂ）前記クロック信号を受信するように第２のフリップフロップを動作させることと、
（ａ）前記第１のフリップフロップの出力、および（ｂ）前記第２のフリップフロップの出力を受信するようにＸＯＲコンポーネントを動作させることと、
をさらに備える、請求項１５に記載の方法。
【請求項17】
前記ＸＯＲコンポーネントの動作は、
前記論理ＸＯＲ結合器の出力、および
前記遅延信号のうちの１つ
が前記クロック信号の間に論理１であるときに、論理１を出力するようにさらに構成される、請求項１６に記載の方法。
前記論理ＸＯＲ結合器の出力、および
前記遅延信号のうちの１つ
が前記クロック信号の間に論理１であるときに、論理１を出力するようにさらに構成される、請求項１６に記載の方法。
【請求項18】
前記信号パス結合器は前記ハミングパリティ結合器であり、前記方法は、前記ハミングパリティ結合器を使用して、前記入力パス上で受信された信号をハミング空間内に圧縮することをさらに備える、請求項１５に記載の方法。
【請求項19】
前記信号パス結合器は前記マルチプレクサであり、前記方法は、前記マルチプレクサを使用して、前記遅延回路による遅延に関して、前記入力パスの信号のうちの１つ以上を選択することをさらに備える、請求項１５に記載の方法。
【請求項20】
第１の内部記憶回路で前記信号パス結合器の出力を記憶し、前記信号パス結合器の記憶された出力を前記第１の内部記憶回路から前記比較回路への第１の入力として提供することと、
第２の内部記憶回路で前記遅延信号を記憶し、記憶された遅延信号を前記第２の内部記憶回路から前記比較回路への第２の入力として提供することと、
をさらに備える、請求項１４に記載の方法。
第２の内部記憶回路で前記遅延信号を記憶し、記憶された遅延信号を前記第２の内部記憶回路から前記比較回路への第２の入力として提供することと、
をさらに備える、請求項１４に記載の方法。
【請求項21】
前記信号パス結合器は、第１のデータソースから複数の信号を受信する第１の信号パス結合器であり、前記比較回路は第１の比較回路であり、前記方法は、
第２の信号パス結合器で、第２のデータソースから第２の一組の入力パスの各入力パスで受信された各々の信号を組み合わせることと、
前記第１の信号パス結合器の出力、前記第２の信号パス結合器の出力、および選択信号をマルチプレクサで受信し、前記選択信号に基づいて前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を前記マルチプレクサから選択的に出力することと、
前記マルチプレクサの出力を前記遅延回路への入力として提供することであって、それにより、前記信号パス結合器の出力を遅延させることが、前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を遅延させることを備えることと、
前記第２の信号パス結合器の出力および前記遅延信号を比較して第２の一組の比較出力を提供することと、
ＯＲゲートで、前記第１の比較回路の第１の比較出力および前記第２の比較回路の第２の比較出力を受信して前記少なくとも１つの比較データ信号を提供することと、
をさらに備える、請求項１４に記載の方法。
第２の信号パス結合器で、第２のデータソースから第２の一組の入力パスの各入力パスで受信された各々の信号を組み合わせることと、
前記第１の信号パス結合器の出力、前記第２の信号パス結合器の出力、および選択信号をマルチプレクサで受信し、前記選択信号に基づいて前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を前記マルチプレクサから選択的に出力することと、
前記マルチプレクサの出力を前記遅延回路への入力として提供することであって、それにより、前記信号パス結合器の出力を遅延させることが、前記第１の信号パス結合器の出力または前記第２の信号パス結合器の出力を遅延させることを備えることと、
前記第２の信号パス結合器の出力および前記遅延信号を比較して第２の一組の比較出力を提供することと、
ＯＲゲートで、前記第１の比較回路の第１の比較出力および前記第２の比較回路の第２の比較出力を受信して前記少なくとも１つの比較データ信号を提供することと、
をさらに備える、請求項１４に記載の方法。
【請求項22】
第１のクロック信号によって制御される第１の比較記憶回路で前記第１の比較出力のそれぞれを受信することと、
第２のクロック信号によって制御される第２の比較記憶回路で前記第２の比較出力のそれぞれを受信することとと、
前記第１の比較出力のそれぞれを前記第１の比較記憶回路から前記ＯＲゲートへの第１の入力として提供することと、
前記第２の比較出力のそれぞれを前記第２の比較記憶回路から前記ＯＲゲートへの第２の入力として提供することと、
をさらに備える、請求項２１に記載の方法。
第２のクロック信号によって制御される第２の比較記憶回路で前記第２の比較出力のそれぞれを受信することとと、
前記第１の比較出力のそれぞれを前記第１の比較記憶回路から前記ＯＲゲートへの第１の入力として提供することと、
前記第２の比較出力のそれぞれを前記第２の比較記憶回路から前記ＯＲゲートへの第２の入力として提供することと、
をさらに備える、請求項２１に記載の方法。
【請求項23】
前記信号パス結合器の入力パスの遅延マージンを測定することをさらに備える、請求項１４に記載の方法。
【請求項24】
前記遅延マージンにおける変化を経時的に分析することに基づいて前記ＩＣの将来の故障を予測することをさらに備える、請求項２３に記載の方法。
【請求項25】
前記ＩＣの予測された将来の故障の前に、前記ＩＣの寿命を延ばすべくクロック修正および／または論理修正を行うことをさらに備える、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
この出願は、２０１７年１１月１５日に出願された米国仮特許出願第６２／５８６，４２３号の優先権の利益を主張し、その内容はすべて参照により本明細書に組み込まれる。
この出願は、２０１７年１１月１５日に出願された米国仮特許出願第６２／５８６，４２３号の優先権の利益を主張し、その内容はすべて参照により本明細書に組み込まれる。
【0002】
本発明は、集積回路の分野に関する。
【背景技術】
【0003】
集積回路（ＩＣ）は、シリコンウェーハなどの平坦な半導体基板上のアナログおよびデジタル電子回路を含み得る。微細なトランジスタをフォトリソグラフィ技術を使用して基板に印刷して、非常に小さな領域に数十億のトランジスタの複雑な回路を生成することにより、ＩＣを使用した最新の電子回路設計を低コストかつ高性能にしている。ＩＣは、ファウンドリと呼ばれる工場の組立ラインで生産され、そこでは、相補型金属酸化膜半導体（ＣＭＯＳ）ＩＣなどのＩＣの生産を共用化している。デジタルＩＣには、機能ユニット間でデータ値を転送する機能ユニットを相互接続するデータパスを備えた、ウェーハ上の機能ユニットおよび／または論理ユニットに配設された数十億のトランジスタが含まれる。本明細書で使用する場合、「データパス」という用語は、ＩＣの機能／論理ユニット間でデータ信号を転送するための並列の一連の電子接続またはパスを意味し、各データパスは、６４、１２８、２５６などの特定の数のビットパスなどを含み得る。ＩＣ設計プロセス中、機能ユニットのタイミングは、各機能ユニットが通常、１つのクロックサイクル内でそのユニットに必要な処理を完了できるように調整される。個々のＩＣの製造上の差異、およびＩＣの計画された寿命にわたる、劣化などの考えられる変化を説明するために、安全係数を使用する場合がある。
【0004】
ＩＣのトランジスタの経時的劣化は、エージングと呼ばれる。例えば、トランジスタの経時的劣化は、スイッチング速度が徐々に低下することにつながり、それが設計の安全係数を超えると、完全な回路故障を引き起こす可能性すらある。通常、設計プロセスは、これらの遅延を設計に組み込んで、ＩＣが通常の寿命の間に故障しないようにするが、環境および使用条件（熱、電圧、電流、湿度など）により、エージングプロセスが加速する場合がある。
【0005】
バイポーラトランジスタ、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などのＩＣトランジスタは、デジタルＩＣで使用されることもあり、電気スイッチとして機能することもある。例えば、ＭＯＳＦＥＴは、ボディ、ゲート、ソース、ドレインなどの４つの端子を有し得るが、通常、ソースとボディは電気的に接続される。ゲートに印加される電圧は、ソースとドレインの間に流れる電流の量を決定し得る。誘電体材料の薄層は、ゲートを電気的に絶縁し、ゲートに印加された電界は、ソースとドレインの間の下層の半導体チャネルの導電率を変化させ得る。
【0006】
使用の際、平均的な電荷キャリアよりも多くのエネルギーを持つ電荷キャリア（負もしくはｎチャネルのＭＯＳＦＥＴの電子、または正もしくはｐチャネルのＭＯＳＦＥＴの正孔など）は、ソースとドレインの間の導電性チャネルからはみ出て、絶縁誘電体に閉じ込められ得る。このプロセスは、ホットキャリア注入（ＨＣＩ）と呼ばれ、最終的に誘電体層内に電荷を蓄積して、それにより、トランジスタの動作に必要な電圧を増加し得る。閾値電圧が増加するほど、トランジスタのスイッチング遅延は大きくなり得る。
【0007】
ゲートに電圧が印加されると、別のエージングメカニズムが生じるが、これは、バイアス温度不安定性（ＢＴＩ）と呼ばれる現象である。ＢＴＩにより、誘電体に電荷が蓄積するなどの問題が生じる可能性があるが、この影響の一部は、そのゲート電圧が除去されると自然に消える。この回復は、数マイクロ秒以内に起こるため、トランジスタにストレスがかかったときに観察することは困難であり、ストレスが取り除かれた後にのみ、結果の効果が測定される。
【0008】
ゲートに印加された電圧が、トラップとして知られている電気的に活性な欠陥を誘電体内に生成する可能性がある場合、別のエージングメカニズムが作用する。トラップが非常に多くなると、これらの電荷トラップが結合して、ゲートと電流チャネルの間に完全な短絡を形成する可能性がある。この種の故障は、酸化膜破壊、または時間依存絶縁破壊と呼ばれる。性能が徐々に低下する他のエージングメカニズムとは異なり、誘電体の破壊はトランジスタの壊滅的な故障につながり、ＩＣを誤動作させ得る。
【0009】
さらに、エレクトロマイグレーションと呼ばれる現象により、トランジスタを結合したり、トランジスタを外界にリンクしたりする銅またはアルミニウムの接続が損傷する可能性がある。エレクトロマイグレーションは、電流のサージが金属原子を電気接続から自由にさせると発生し得るものであり、それらを電子と一緒に流し得る。これにより、上流にあるいくつかの原子の金属が消耗し、下流に金属が蓄積する。上流の金属が薄くなると、接続の電気抵抗が増加し、場合によっては開回路になる。下流の堆積により、金属が指定されたトラックから膨らむ可能性がある。
【0010】
ＩＣの他の信頼性関連の問題は、ストレスマイグレーションと呼ばれる現象である。これは、機械的ストレスの影響下での金属原子の流れを表すために使用される。
【0011】
さらに、モデル化されていない現象、ランダムな製造上の欠陥などの欠陥は、信号パスの経時的なタイミング劣化を引き起こす可能性がある。一部の欠陥は、テスト、検証、初期動作などの際に現れない場合があり、例えば、ダイ／ＩＣ／製品は、テスト段階ですべてのスクリーニング手順に合格することがある。例えば、完全な金属カバレッジが少ないなどの製造上の欠陥を含むビアは、経時的にその抵抗を増加させ、ある時点で、論理パスのタイミング障害を引き起こす。例えば、ランダムな製造上の欠陥がＩＣのどこにでも現れ、多くの様々な種類とレベルの欠陥が組み込まれている可能性があるため、これらの欠陥を軽減するための安全係数を設計に組み込むことができない場合がある。一方、開示された技術の実施形態の態様は、適切なＩＣ経路でのフィンガープリントサンプリングに基づいて各個々のＩＣの故障を予測し、先制的な交換、是正および予防措置、ユーザへの通知、補償によってＩＣ内での故障を軽減して時間寿命を延ばすなどを可能にし得る。
【0012】
関連技術の前述の例およびそれに関連する限定は、例示的であり、排他的ではないことが意図されている。関連技術の他の限定は、明細書を読み、図を検討すれば、当業者には明らかになるであろう。
【発明の概要】
【0013】
以下の実施形態およびその態様は、範囲を限定するのではなく、例示的かつ例証的であることを意味するシステム、ツール、および方法に関連して説明および図示される。
【0014】
一実施形態によれば、特許請求の範囲による半導体集積回路（ＩＣ）が提供される。これは、複数の入力パスおよび出力パスを含む信号パス結合器を含んでもよい。ＩＣは、出力パスに電気的に接続された入力を有する遅延回路を備え、遅延回路は、入力信号を可変遅延時間だけ遅延させて、遅延信号パスを出力する。ＩＣは、出力パスに電気的に接続された第１の記憶回路と、遅延信号パスに電気的に接続された第２の記憶回路とを含んでもよい。ＩＣは、第１および第２の記憶回路の出力を比較する比較回路を備え、比較回路は、１つ以上の軽減回路に電気的に接続された第２の出力パスを備える。
【0015】
いくつかの実施形態では、軽減回路は、通知回路、タイミング遅延測定（または推定）回路、データ伝送回路、ＩＣアンチエージング補償回路、故障解析回路、からなる群のうちの１つ以上の回路である。
【0016】
いくつかの実施形態では、信号パス結合器は、論理ＸＯＲ結合器、ハミングパリティ結合器、およびマルチプレクサからなる群のうちの１つ以上である。
【0017】
いくつかの実施形態では、可変遅延時間は、ＩＣのクロック周期をシグネチャベクトルサイズで除算したものに等しい増分の整数倍に設定され、シグネチャベクトルサイズは、１～１００，０００である。
【0018】
いくつかの実施形態では、軽減回路は、コンピュータ化されたサーバに電子的に接続されたデータ伝送回路であり、コンピュータ化されたサーバは、比較データ信号の複数のインスタンスを受信し、比較データ信号の故障予測分析を実行し、故障予測分析が事前定義された時間内にＩＣの故障を予測したときに、軽減モジュールに通知を送信するように構成される。
【0019】
いくつかの実施形態では、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値で生成される。
【0020】
いくつかの実施形態では、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値からの１つ以上の値の複数のインスタンスから生成される。
【0021】
いくつかの実施形態では、故障予測分析は、機械学習分析、傾向分析、複数オブジェクト追跡分析、および多変量分析のうちの１つ以上を含む。
【0022】
いくつかの実施形態では、故障予測分析は、複数の異なるＩＣから比較データ信号を受信することを含む。
【0023】
いくつかの実施形態では、故障予測分析は、複数の異なるＩＣから故障予測分析結果を受信することを含む。
【0024】
本明細書に記載の任意の実施形態と組み合わせ得る、さらなる態様では、複数の入力パスおよび出力を含む信号パス結合器であって、出力が、各入力パスで受信したそれぞれの信号の組み合わせに基づく、信号パス結合器と、信号パス結合器の出力に電気的に接続された入力を有する遅延回路であって、入力信号を可変遅延時間だけ遅延させて遅延信号を出力する、遅延回路と、信号パス結合器の出力と遅延信号との比較に基づいて比較出力を提供するように配設される比較回路であって、比較出力が、比較データ信号で少なくとも１つの軽減回路に提供される、比較回路と、を備える半導体集積回路（ＩＣ）が提供される。
【0025】
いくつかの実施形態では、軽減回路は、通知回路、タイミング遅延測定回路、データ伝送回路、ＩＣアンチエージング補償回路、および故障解析回路、からなる群のうちの少なくとも１つの回路である。
【0026】
任意選択で、信号パス結合器は、論理ＸＯＲ結合器、ハミングパリティ結合器、およびマルチプレクサからなる群のうちの少なくとも１つである。
【0027】
一実施形態では、ＩＣは、信号パス結合器の出力に電気的に接続されかつ記憶された信号パス結合器の出力を比較回路への第１の入力として提供するように配設される第１の内部記憶回路と、遅延信号に電気的に接続されかつ遅延信号を比較回路への第２の入力として提供するように配設される第２の内部記憶回路と、をさらに備える。
【0028】
特定の実施形態では、信号パス結合器は、第１のデータソースから複数の信号を受信するように配設される第１の信号パス結合器であり、比較回路は、第１の比較回路である。次に、ＩＣは、複数の入力パスおよび出力を含む第２の信号パス結合器であって、第２の信号パス結合器の出力が、各入力パスで受信されたそれぞれの信号の組み合わせに基づき、信号が、第２のデータソースから受信される、第２の信号パス結合器と、マルチプレクサであって、第１の信号パス結合器の出力、第２の信号パス結合器の出力、および選択信号を受信しかつ選択信号に基づいて第１の信号パス結合器の出力または第２の信号パス結合器の出力を選択的に出力するように構成され、マルチプレクサの出力が、遅延回路への入力として提供される、マルチプレクサと、第２の信号パス結合器の出力と遅延信号との比較に基づいて第２の比較出力を提供するように配設される第２の比較回路と、第１の比較出力および第２の比較出力を入力として受信しかつ出力を少なくとも１つの軽減回路への比較データ信号として提供するように配設されるＯＲゲートと、をさらに備えてもよい。
【0029】
ＩＣは任意選択で、第１の比較出力を受信するように配設されかつ第１のクロック信号によって制御される第１の比較記憶回路と、第２の比較出力を受信するように配設されかつ第２のクロック信号によって制御される第２の比較記憶回路と、をさらに備え、第１の比較記憶回路が、第１の比較出力をＯＲゲートへの第１の入力として提供するように配設され、第２の比較記憶回路が、第２の比較出力をＯＲゲートへの第２の入力として提供するように配設される。
【0030】
いくつかの実施形態では、可変遅延時間は、ＩＣのクロック周期をシグネチャベクトルサイズで除算したものに等しい増分の整数倍に設定され、シグネチャベクトルサイズは、１～１００，０００である。
【0031】
実施形態では、軽減回路は、コンピュータ化されたサーバに電子的に接続されたデータ伝送回路であり、コンピュータ化されたサーバは、比較データ信号の複数のインスタンスを受信し、比較データ信号の故障予測分析を実行し、故障予測分析が事前定義された時間内にＩＣの故障を予測したときに、軽減モジュールに通知を送信するように構成される。任意選択で、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値で生成される。好ましくは、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値のうちの少なくとも１つの値の複数のインスタンスから生成される。
【0032】
特定の実施形態では、故障予測分析は、機械学習分析、傾向分析、複数オブジェクト追跡分析、および多変量分析のうちの少なくとも１つを含む。
【0033】
実施形態では、故障予測分析は、複数の異なるＩＣから比較データ信号を受信することを含む。
【0034】
いくつかの実施形態では、故障予測分析は、複数の異なるＩＣから故障予測分析結果を受信することを含む。
【0035】
いくつかの実施形態では、信号パス結合器の複数の入力パスのそれぞれは、ＩＣ内のそれぞれのデータソースからの信号、メモリ回路からの信号、およびクロックイネーブルによってグループ化された複数の論理回路のうちの１つからの信号、のうちの１つを受信するように構成されている。
【0036】
別の態様（本明細書で説明する任意の他の実施形態と組み合わせることができる）では、半導体集積回路（ＩＣ）を使用する方法であって、信号パス結合器で複数の入力パスのそれぞれで受信したそれぞれの信号を結合して出力を提供することと、遅延回路で可変遅延時間だけ信号パス結合器の出力を遅延させて遅延信号を出力することと、信号パス結合器の出力と遅延信号とを比較して比較出力を提供し、比較出力を少なくとも１つの軽減回路への比較データ信号で提供することと、を含む方法が考えられる。
【0037】
いくつかの実施形態では、軽減回路は、通知回路、タイミング遅延測定回路、データ伝送回路、ＩＣアンチエージング補償回路、故障解析回路、からなる群のうちの少なくとも１つの回路である。
【0038】
実施形態では、信号パス結合器は、論理ＸＯＲ結合器、ハミングパリティ結合器、およびマルチプレクサからなる群のうちの少なくとも１つである。
【0039】
任意選択で、方法は、第１の内部記憶回路で信号パス結合器の出力を記憶し、第１の内部記憶回路からの記憶された信号パス結合器の出力を比較回路への第１の入力として提供することと、遅延信号を第２の内部記憶回路で記憶し、第２の内部記憶回路からの遅延信号を比較回路への第２の入力として提供することと、をさらに含む。
【0040】
特定の実施形態では、信号パス結合器は、第１のデータソースから複数の信号を受信する第１の信号パス結合器であり、比較回路は、第１の比較回路である。次に、方法は、第２の信号パス結合器で複数の入力パスのそれぞれで受信されたそれぞれの信号を結合して出力を提供することであって、信号が、第２のデータソースから受信される、提供することと、第１の信号パス結合器の出力、第２の信号パス結合器の出力、およびマルチプレクサでの選択信号を受信し、選択信号に基づいて第１の信号パス結合器の出力または第２の信号パス結合器の出力を選択的に出力することであって、遅延するステップが、遅延回路で可変遅延時間によって第１の信号パス結合器の出力または第２の信号パス結合器の出力を遅延させて、遅延信号を出力するように、マルチプレクサの出力が遅延回路への入力として提供される、受信して出力することと、第２の信号パス結合器の出力と遅延信号とを比較して、第２の比較出力を提供することと、ＯＲゲートで、第１の比較出力および第２の比較出力を入力として受信し、比較データ信号をＯＲゲートからの出力として少なくとも１つの軽減回路に出力することと、をさらに含んでもよい。
【0041】
いくつかの実施形態では、方法は、第１のクロック信号によって制御される第１の比較記憶回路で第１の比較出力を受信することと、第２のクロック信号によって制御される第２の比較記憶回路で第２の比較出力を受信することと、第１の比較記憶回路からの第１の比較出力をＯＲゲートへの第１の入力として提供することと、第２の比較記憶回路からの第２の比較出力をＯＲゲートへの第２の入力として提供することと、をさらに含む。
【0042】
実施形態では、可変遅延時間は、ＩＣのクロック周期を１～１００，０００の係数で除算したものに等しい増分の整数倍で設定される。
【0043】
いくつかの実施形態では、軽減回路は、コンピュータ化されたサーバに電子的に接続されたデータ伝送回路であり、方法は、コンピュータ化されたサーバで比較データ信号の複数のインスタンスを受信することと、コンピュータ化されたサーバで比較データ信号の故障予測分析を実行することと、故障予測分析が事前定義された時間内にＩＣの故障を予測したときに、コンピュータ化されたサーバから軽減モジュールに通知を送信することと、をさらに含む。任意選択で、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値で生成される。好ましくは、比較データ信号の少なくともいくつかは、可変遅延時間の複数の値のうちの少なくとも１つの値の複数のインスタンスから生成される。
【0044】
いくつかの実施形態では、故障予測分析は、機械学習分析、傾向分析、複数オブジェクト追跡分析、および多変量分析のうちの少なくとも１つを含む。
【0045】
特定の実施形態では、故障予測分析は、複数の異なるＩＣから比較データ信号を受信することを含む。
【0046】
実施形態では、故障予測分析は、複数の異なるＩＣから故障予測分析結果を受信することを含む。
【0047】
任意選択で、信号パス結合器の複数の入力パスのそれぞれは、ＩＣ内のそれぞれのデータソースからの信号、メモリ回路からの信号、およびクロックイネーブルによってグループ化された複数の論理回路のうちの１つからの信号、のうちの１つを受信するように構成されている。
【0048】
実施形態では、方法は、ＩＣの初期動作で実行される。次に、方法は、軽減回路に提供された比較データ信号に基づいて、ＩＣのタイミング遅延を測定することをさらに含んでもよい。
【0049】
いくつかの実施形態では、方法は、複数の比較出力を提供するために、複数の遅延時間のそれぞれについて、結合、遅延、および比較のステップを繰り返すことと、複数の比較出力に基づいてＩＣの識別特性を決定することと、をさらに含む。任意選択で、方法は、ＩＣの識別特性の変化を経時的に追跡することをさらに含む。
【0050】
上記の例示的な態様および実施形態に加えて、さらなる態様および実施形態は、図を参照することによって、および以下の詳細な説明を検討することによって明らかになるであろう。
【図面の簡単な説明】
【0051】
例示的な実施形態は、参照図に示されている。図に示されているコンポーネントおよび機構の寸法は、概して、表示の便宜と明確さのために選択されており、必ずしも縮尺どおりに示されていない。図は以下のとおりである。
【0052】
【図1】ＩＣマージン測定と故障予測のためのコンピュータ化されたシステムを概略的に示す。
【図2】ＩＣマージン測定と故障予測の方法のフローチャートを示す。
【図3】ＩＣマージン測定と故障予測のためのＸＯＲ型回路図を示す。
【図3A】ＩＣマージン測定と故障予測のためのＸＯＲ型回路図を示す。
【図3B】ＩＣマージン測定と故障予測のためのＸＯＲ型回路図を示す。
【図4】ＩＣマージン測定と故障予測のためのＭＵＸベースの回路図を示す。
【図5】アンチＩＣエージングモードの回路図を示す。
【図6】ＩＣマージン測定と故障予測のための信号遅延のタイミング図を示す。
【図7】第１の実験のサイクル時間に対するエラーのグラフを示す。
【図8】第２の実験のサイクル時間に対するエラーのグラフを示す。
【図9】ＩＣマージン測定と故障予測のための２つの信号遅延のタイミング図を示す。
【図10】第３の実験のサイクル時間に対するエラーのグラフを示す。
【図11】ユニットのマージンマップ図を示す。
【発明を実施するための形態】
【0053】
本明細書に開示されるのは、個々の集積回路の将来の故障を決定および予測するための方法およびデバイスである。また、その最初の動作からのおよび／または経時的な（例えば、その最初の動作からまたはその後の任意の期間中の）ＩＣのタイミング遅延マージン測定回路が開示される。故障予測回路（ＦＰＣ）またはマージン測定および故障予測回路（ＭＦＰＣ）などの、専用回路（検出器であってもよい）が、デジタル集積回路（データパスあたり１つ以上のＦＰＣまたはＭＦＰＣなど）の１つ以上のデータパスに沿って選択された地点に配置され、各専用回路は、複数の個々のデータパスを、より少ない数のテストパスに結合する。各テスト信号を２つに分割し、分割した信号パスの１つに遅延回路を適用することにより、機能ユニットの各クロックサイクル中に、データパスの各パスの遅延のフィンガープリントまたはシグネチャを取得してもよい。本明細書で使用する場合、「フィンガープリント」および／または「シグネチャ」という用語は、データパスの信号の組み合わせのタイミング遅延マージンの測定から生じる、ベクトル、シリーズなどの信号強度のプロファイルを意味する。機能ユニットの各クロックサイクルに対して、出力データパスは、異なるデータ値を持ってもよい。したがって、各クロックサイクル中に、機能ユニット内の論理パスの異なる組み合わせがテストされ、異なるフィンガープリントが生成されてもよい。経時的に多数のフィンガープリントを収集することにより、フィンガープリントのデータセットを分析してもよい。フィンガープリントデータセットの分析は、性能を決定し、および／または個々のＩＣの将来の故障を予測してもよい。
【0054】
概括的に言えば、（例えば、メモリ回路からのおよび／またはクロックイネーブルによってグループ化された論理回路からの、データソースまたはデータパスで信号を受信するための）複数の入力パスおよび出力を備える信号パス結合器であって、出力が、各入力パスで受信されたそれぞれの信号の組み合わせに基づく、信号パス結合器と、信号パス結合器の出力に電気的に接続された入力を有する遅延回路であって、入力信号を可変遅延時間だけ遅延させて、遅延信号を出力する、遅延回路と、信号パス結合器の出力と遅延信号との比較に基づいて比較出力を提供するように配設される比較回路であって、比較出力が、比較データ信号で少なくとも１つの軽減回路に提供される、比較回路と、を備える半導体集積回路（ＩＣ）が考えられる。信号パス結合器、遅延回路、および比較回路の組み合わせは、ＦＰＣまたはＭＦＰＣを提供してもよい。
【0055】
そのようなＩＣを使用するための方法も考えられる（その中で使用することは、例えば、動作、分析、および構成のうちの１つ以上を含んでもよい）。例えば、これは、半導体集積回路（ＩＣ）を使用する方法を含んでもよい。本方法は、信号パス結合器で複数の入力パスのそれぞれで受信したそれぞれの信号を結合して出力を提供することと、遅延回路で可変遅延時間だけ信号パス結合器の出力を遅延させて遅延信号を出力することと、信号パス結合器の出力と遅延信号とを比較して比較出力を提供し、比較出力を比較データ信号で少なくとも１つの軽減回路に提供することと、を含んでもよい。
【0056】
また、結合、遅延、および比較のステップは、複数の遅延時間のそれぞれについて繰り返されてもよいと考えられる。このようにして、複数の比較出力を提供してもよい。それにより、ＩＣの識別特性（すなわち、シグネチャまたはフィンガープリント）は、複数の比較出力に基づいて決定されてもよい。このプロセスを異なるクロックサイクルで繰り返すことにより、複数のそのようなフィンガープリントを決定してもよい。次に、例えば、フィンガープリントの変化を経時的に追跡することにより（少なくとも、単一のフィンガープリントを決定するのにかかる時間の長さ、好ましくはそれより長い間隔を使用して）、フィンガープリントを異なる時間に追跡してもよい。
【0057】
ＩＣを参照して説明された機構のいずれかによって実施されるステップに対応するさらなる任意選択な方法の機構が提供されてもよい。これらの例については、以下で説明する。特定の実施形態についても以下で説明するが、本開示の一般化された意味または用語についてもさらに参照する。
【0058】
なお、データパスは、ＦＰＣまたはＭＦＰＣで処理できる設計スタイルの一例であり、他の例として、メモリ回路（ＦＰＣ／ＭＦＰＣはメモリの出力に位置する）や特定のクロックに対して一緒にグループ化される、その他の論理回路であっもてよい。
【0059】
任意選択で、本明細書で説明する実施形態の態様は、エージング、設計に現れて劣化を引き起こす潜在的な欠陥、ＩＣ内／ＩＣ間の製造上の差異、ファブ間の製造上の差異など、ＩＣ性能の信頼性の問題に適用してもよい。説明されている手法は、任意のソースまたは原因からのタイミング遅延の変化を発見し、ＩＣ故障がデバイス／システム故障を引き起こす前に将来の故障を予測し、特定のＩＣ故障の前に是正および予防措置を可能にする。ここでは例として、エージング、エレクトロマイグレーションなどの信頼性の問題を使用するが、この手法は、ランダム欠陥、系統的欠陥、未知の欠陥などの潜在的な欠陥に適用してもよい。
【0060】
任意選択で、遅延を小さな時間ステップで変更して、１つ以上の時間遅延のスイープ、および異なる時間遅延ごとに関連するフィンガープリントを生成してもよい。スイープは、個々のＩＣの動作を決定したり、ＩＣの将来の故障を予測したりするために分析されてもよい。
【0061】
任意選択で、１つ以上のデータセット（例えば、ＩＣ上の信号）を組み合わせて分析して、データパス（または同等の信号パス）の各パス、機能ユニットの各論理処理パスなどの動作遅延を決定してもよい。
【0062】
任意選択で、１つ以上のデータセットを統計的に分析して、ＩＣの将来の故障を予測してもよい。例えば、ＩＣ劣化傾向は、経時的な最小遅延マージン変化を分析することなどにより、故障予測回路を使用して測定された１つ以上の遅延マージンで分析してもよい。
【0063】
任意選択で、機械学習を使用して１つ以上のデータセットを分析して、ＩＣの故障を監視したり、ＩＣの将来の故障を予測したりなどをしてもよい。
【0064】
任意選択で、１つ以上のデータセットを分析して将来のＩＣを設計してもよい。
【0065】
任意選択で、１つ以上のスイープを組み合わせて分析して、データパスの各パス、機能ユニットの各論理処理パスなどの動作遅延を決定してもよい。
【0066】
任意選択で、１つ以上のスイープを統計的に分析して、ＩＣの将来の故障を予測してもよい。例えば、１つ以上のスイープの回帰分析は、タイミング遅延の変化を決定し、タイミング遅延故障値への外挿は、故障までの時間を決定する。
【0067】
任意選択で、機械学習を使用して１つ以上のスイープを分析して、ＩＣの故障を監視したり、ＩＣの将来の故障を予測したりなどをしてもよい。
【0068】
任意選択で、１つ以上の遅延時間スイープを分析して将来のＩＣを設計してもよく、この場合、将来のＩＣは、以前のＩＣの故障を回避するように設計される。
【0069】
任意選択で、チップの寿命の初めに機械学習を使用して、例えば、チップの寿命の初めのタイミング遅延マージンシグネチャまたはＩＣのフィンガープリントを使用して、１つ以上のスイープを分析してもよい。シグネチャまたはフィンガープリントは、チップ異常値検出／スクリーニングに使用してもよい。すなわち、特定のＩＣには、大規模な製造スケールで異常を検出できる他のＩＣと比較して、一意のＩＤとシグネチャが与えられる。
【0070】
次に、図１および図２を参照する。これらは、ＩＣテスト（テスターまたはシステムレベル）でのＩＣ故障予測および論理パスのマージン測定のための、それぞれコンピュータ化されたシステム１００および方法のフローチャート（２００および２１０）を概略的に示す。システム１００は、ＩＣ１５０、コンピュータ１０１Ａ、およびこれら２つを接続するデータインターフェース接続１４０を備える。ＩＣ１５０は、複数の機能ユニット（１５１、１５２、１５３などにある）、およびそれらの間にあるデータパス（１４１、１４２Ａ、１４２Ｂ、１４３Ａ、１４３Ｂなどにあり、合成論理を含んでもよい）を備える。ＩＣ１５０は、データパス（１４２Ａ、１４３Ａなどにある）から信号をキャプチャし、それぞれのデータパスから少なくともいくつかの遅延タイミングを決定するためのマージン測定および故障予測回路（ＭＦＰＣ；１３１、１３２、１３３などにある）を備える。ＭＦＰＣ１３１、１３２、または１３３は、データパスからの信号を結合し（２０１）、結合された信号の１つ以上の遅延をテストする（２０２）。ＩＣ１５０は、データインターフェース接続１４０に接続し、遅延タイミングをコンピュータ１０１Ａに送信する（２０２）ためのデータインターフェースを備える。遅延を変更すること（２０４）などの、データパスの複数の信号についておよび／または複数の遅延値について収集された遅延タイミングデータは、遅延タイミングのフィンガープリントとみなしてもよい。
【0071】
コンピュータ１０１Ａは、１つ以上のハードウェアプロセッサ１０１Ｂ、ユーザインターフェース１２０、および非一時的なコンピュータ可読記憶媒体１０２を備える。記憶媒体は、ＭＦＰＣデータレシーバ１０２Ａ、ＩＣエージングアナライザ１０２Ｂ、ＩＣ故障予測器１０２Ｃなどのプログラムコードを含み、プログラムコードは、ハードウェアプロセッサ（複数可）１０１Ｂ上で実行されると、ハードウェアプロセッサ１０１Ｂに、ＭＦＰＣデータ受信機１０２Ａを使用するなどのデータインターフェース１１０を使用することにより、信号遅延データ（すなわち、フィンガープリント）を受信させる（２１１）、命令を含む。ＩＣエージングアナライザ１０２Ｂは、フィンガープリントを分析し（２１２）、ＩＣ故障予測器１０２Ｃは、ユーザインターフェース１２０を使用するなどして、ステータス、故障予測、予防措置などをオペレータに通知する（２１３）。
【0072】
任意選択で、遅延タイミングは、ＩＣ１５０の回路（図示せず）によって分析され、ＩＣ１５０上のクロックおよび／または論理修正（２０６）が故障前のＩＣ１５０の寿命を改善する時期を決定する。任意選択で、遅延タイミングは、ＩＣ１５０の回路（図示せず）によって分析され、通知（２０６）がステータスまたは故障予測について発行される。
【0073】
任意選択で、遅延タイミングフィンガープリントをＩＣテスト（テスターまたはシステム）で生成して、特定のユニットのデータパスの時間ゼロのマージンマップを抽出してもよい。
【0074】
フィンガープリントは、初期動作時に分析され、ＩＣの寿命にわたって監視されて、予測される故障が発生する可能性がある時期を決定してもよい。例えば、欠陥劣化勾配分析が、ＩＣの故障の将来の時間を決定してもよい。例えば、フィンガープリントの最小マージンを分析し、経時的に最小マージンをプロットして、ゼロのマージン遅延にプロットを外挿することにより、予測される故障時間を決定する。
【0075】
ここで、ＩＣ故障予測のためのＸＯＲ型回路図を示す図３を参照する。ＸＯＲコンポーネント（ＸＯＲ１）は、６４、１２８、２５６、５１２などのデータパスからの信号を単一の信号ＸＯＲ１＿ｏｕｔに結合する。ＸＯＲ１＿ｏｕｔは、第１のフリップフロップＦＦ２と遅延ラインＤ２に供給される。遅延されたＸＯＲ１＿ｏｕｔは、第２のフリップフロップＦＦ１に供給される。ＦＦ１およびＦＦ２は、クロックｃｌｋ＿３によってアクティブにされ、それらの出力ＸＯＲはＸＯＲ２で結合される。ＸＯＲ２＿ｏｕｔは、遅延ごとに論理１であり、ｃｌｋ＿ｄ１の時点でＸＯＲ１＿ｏｕｔおよびＸＯＲ１＿ｏｕｔ＿ｄ２のいずれかが論理１である。
【0076】
したがって、ｃｌｋ＿ｄ１の複数のインスタンスおよび／またはＤ１の複数の値は、組み合わせ（組合せ）論理ＦＵ１のデータパスに沿った遅延のタイミング遅延データ、したがってタイミング遅延のフィンガープリントを決定し得る。ＭＦＰＣは、これらの経時的なタイミング遅延を分析することで、ＦＵ１のどのパスが最も速く劣化および／またはエージングしているのかを検出し、ＩＣ１５０の故障を引き起こす可能性があるのかを検出し得る。
【0077】
ＸＯＲ１の出力信号は、データパスの入力信号の最小タイミングマージン遅延を維持する入力信号の圧縮とみなし得る。入力信号の最小マージンがＤ２に関連する遅延よりも小さい場合、ＸＯＲ２の出力は論理１になる。したがって、ＸＯＲ１はパリティチェッカー、すなわち、入力信号のパリティが論理１の場合に出力は論理１になるものであってもよい。圧縮信号（ＸＯＲ１出力）の各立ち上がりエッジは、入力信号の１つの立ち上がりエッジに関連付けられ得る。最小タイミング遅延マージンが１つの入力のみに関連付けられている単純なケースでは、ＸＯＲ１出力の最後の立ち上がりまたは立ち下がり遷移が最小マージンを表す。この概念は、以下で説明する数学的証明と、イベントベースのシミュレーションによって証明し得る。例えば、いくつかの信号のマージンがＤ２よりも小さい、複数の信号が同時に切り替えられる、などの特殊なケースがシミュレーションによって証明され得る。
【0078】
上記したように概説的に言えば、ＩＣは、信号パス結合器の出力に電気的に接続されかつ記憶された信号パス結合器の出力を比較回路への第１の入力として提供するように配設される第１の内部記憶回路と、遅延信号に電気的に接続されかつ遅延信号を比較回路への第２の入力として提供するように配設される第２の内部記憶回路と、をさらに備えてもよい。しかしながら、次に説明するように、そのような構成は任意選択である。
【0079】
ここで、図３に示されているものと比較して、ＩＣ故障予測のためのＸＯＲ型回路図の異なるバージョンを示す図３Ａを参照する。図３Ａに示すデータパスは、図３に示すものと本質的に同じ構造を有する。このバージョンでは、ＸＯＲコンポーネントＸＯＲ１ａは、６４、１２８、２５６、５１２などのデータパスからの信号を単一の出力信号ＸＯＲ１ａｏｕｔに結合する。ＸＯＲ１ａｏｕｔは、第１の第１の入力として第２のＸＯＲ回路ＸＯＲ２ａに供給され、並列に遅延ラインＤ２に供給され、その出力は第２の入力を第２のＸＯＲ回路ＸＯＲ２ａに提供する。第２のＸＯＲ回路ＸＯＲ２ａ、ＸＯＲ２ａｏｕｔからの遅延出力信号は、フリップフロップＦＦ１ｂに供給される。フリップフロップＦＦ１ｂは、クロック（ｃｌｋ１ａ）によってアクティブになる。第２の出力信号ＸＯＲ２ａｏｕｔは、遅延ごとに論理１であり、第２のＸＯＲ回路ＸＯＲ２ａの２つの入力は、ｃｌｋ１ａの時点で異なる論理状態にある。
【0080】
ここで、図３に示されているものと比較して、ＩＣ故障予測のためのＸＯＲ型回路図のさらに異なるバージョンを示す図３Ｂを参照する。このバージョンでは、１つの遅延ライン回路を使用する２つのＸＯＲ型故障予測回路が提供される。言い換えれば、２つのデータパスが提供され、そのそれぞれは、図３または図３Ａに示されるものに従い得る。第１の故障予測回路は、（上記の図３または図３Ａを参照して説明したように）第１のデータパスからの１組の並列入力信号によって駆動される第１のＸＯＲコンポーネントＸＯＲ１ａと、第２のＸＯＲコンポーネントＸＯＲ２ａと、第１のクロック信号ｃｌｋ１ａによってクロックされる第１のフリップフロップＦＦ１ｂと、を備える。第２の故障予測回路は、（上記の図３または図３Ａを参照して説明したように）第２のデータパスからの１組の並列入力信号によって駆動される第３のＸＯＲコンポーネントＸＯＲ１ｂと、第４のＸＯＲコンポーネントＸＯＲ２ｂと、第２のクロック信号ｃｌｋ１ｂによってクロックされる第フのフリップフロップＦＦ１ｂと、を備える。共通遅延ラインＤ２は、マルチプレクサｍｕｘによって、時分割モードで、第１のＸＯＲコンポーネントＸＯＲ１ａの出力または第３のＸＯＲコンポーネントＸＯＲ１ｂの出力が共通遅延ラインＤ２への入力として提供されるかを選択することにより、２つの故障予測回路を提供する。これは、選択信号Ｉｎ／ｏｕｔ ｓｅｌを使用して制御される。２つの故障予測回路のそれぞれの構成は、それ以外は図３Ａに示されるとおりである。第１のクロック信号ｃｌｋ１ａによってクロックされる第１のフリップフロップＦＦ１ｂの出力および第２のクロック信号ｃｌｋ１ｂによってクロックされる第２のフリップフロップＦＦ１ｂの出力は、ＯＲゲートへの入力として提供されて出力信号ＭＴ－ｏｕｔを生成する。マルチプレクサｍｕｘが第１のＸＯＲコンポーネントＸＯＲ１ａの出力を遅延ラインＤ２の入力に接続すると、出力信号ＭＴ－ｏｕｔは、第１のクロック信号ｃｌｋ１ａの時に第２のＸＯＲコンポーネントＸＯＲ２ａの２つの入力が異なる論理状態にある場合、各遅延に対して論理１である。マルチプレクサｍｕｘが第３のＸＯＲコンポーネントＸＯＲ１ｂの出力を遅延ラインＤ２の入力に接続すると、出力信号ＭＴ－ｏｕｔは、第２のクロック信号ｃｌｋ１ｂの時に第４のＸＯＲコンポーネントＸＯＲ２ｂの２つの入力が異なる論理状態にある場合、各遅延に対して論理１である。
【0081】
概説的に言えば、信号パス結合器は、第１のデータソース（本明細書で説明するようにデータパスまたは他の信号のセットであり得る）から複数の信号を受信するように配設される第１の信号パス結合器であり、比較回路は、第１の比較回路である、とさらに考えられる。次に、ＩＣは、複数の入力パスおよび出力を含む第２の信号パス結合器であって、第２の信号パス結合器の出力が、各入力パスで受信されたそれぞれの信号の組み合わせに基づき、信号が、第２のデータソースから受信される、第２の信号パス結合器をさらに備えるものと考えられる。次に、第１の信号パス結合器の出力、第２の信号パス結合器の出力を受信しかつ受信した選択信号に基づいて第１の信号パス結合器の出力または第２の信号パス結合器の出力を選択的に出力するように構成されるマルチプレクサを設けてもよい。マルチプレクサの出力は、遅延回路への入力として提供されてもよい（遅延回路が第１および第２の信号パス結合器の両方に共通であるように。ＩＣは、第２の信号パス結合器の出力と遅延信号（これにより、第１および第２の比較回路の両方に共通であり得る）の比較に基づいて第２の比較出力を提供するように配設される第２の比較回路をさらに含み得る。ＯＲゲートはさらに、第１の比較出力および第２の比較出力を入力として受信しかつ出力を少なくとも１つの軽減回路への比較データ信号として提供するように配設されてもよい。方法の態様を参照すると、これは、第２の信号パス結合器で複数の入力パスのそれぞれで受信されたそれぞれの信号を結合して出力を提供することであって、信号が、第２のデータソースから受信される、提供することと、第１の信号パス結合器の出力、第２の信号パス結合器の出力、およびマルチプレクサでの選択信号を受信し、選択信号に基づいて第１の信号パス結合器の出力または第２の信号パス結合器の出力を選択的に出力することであって、遅延するステップが、遅延回路で可変遅延時間によって第１の信号パス結合器の出力または第２の信号パス結合器の出力を遅延させて、遅延信号を出力するように、マルチプレクサの出力が遅延回路への入力として提供される、受信して出力することと、第２の信号パス結合器の出力と遅延信号とを比較して、第２の比較出力を提供することと、ＯＲゲートで、第１の比較出力および第２の比較出力を入力として受信し、比較データ信号をＯＲゲートからの出力として少なくとも１つの軽減回路に出力することと、をさらに含んでもよい。
【0082】
任意選択で、第１のクロック信号によって制御される第１の比較記憶回路は、第１の比較出力を受信するように配設されてもよい。次に、（第１のクロック信号と同じであっても異なっていてもよい）第２のクロック信号によって制御される第２の比較記憶回路は、第２の比較出力を受信するように配設されてもよい。第１の比較記憶回路は、第１の比較出力をＯＲゲートへの第１の入力として提供するように有利に配設され、第２の比較記憶回路は、第２の比較出力をＯＲゲートへの第２の入力として提供するように配設される。
【0083】
ここで、ＩＣ故障予測のためのＭＵＸ型回路図を示す図４を参照する。マルチプレクサ（Ｍｕｘ＿ｓｅｌ）を使用して、１つ以上のデータパスを選択し、次に、本明細書で説明するように遅延タイミングフィンガープリントを検出する。ＭＵＸ型ＭＦＰＣの利点は、一度に１つの信号が遅延タイミング用に選択されるため、少ないデータ（ＩＣの専用解析回路など）で故障を検出し得ることである。任意選択で、各タイプのＭＦＰＣの利点のいくつかを組み合わせた、ＭＵＸ／ＸＯＲ型ハイブリッドＭＦＰＣを使用してもよい。
【0084】
ここで、アンチＩＣエージングモードのための回路図を示す図５を参照する。この図は、ＭＦＰＣ回路が有効になっていない場合、すなわちＭＦＰＣクロックがゲートされている場合に、ＸＯＲ回路を非アクティブにするアンチエージング手法を示す。回路が無効になっている場合、一定の論理遅延により、ＮＢＴＩ効果などのために回路の劣化が増す。ＮＢＴＩの劣化を軽減するために、ＭＦＰＣクロックがゲートされるたびにＸＯＲ回路が切り替えられる。あるいは、各信号はマージンの劣化について個別に監視される。図５は、ＩＣ回路の劣化および／またはエージングを補償するために実行され得る回路修正の代替実施形態のほんの一例である。多くの他の回路例が使用されてもよい。
【0085】
本明細書で開示される手法は、他のタイプの論理パス／信号、パス長、および異なるタイプの生成およびサンプリング電子要素に拡張され得る。例えば、位相パス、ラッチベースの論理パス、ゲーテッドクロック論理パス、フリップフロップ（ＦＦ）の立ち下がりタイミング論理信号など。例えば、実施形態は、クロックパスの遅延劣化によって引き起こされるホールド故障（最小遅延）を検出してもよい。この例では、新しい遅延パス（Ｄ４など）がＦＦ１のクロックとＦＦ２の間に配置され、Ｄ４遅延値がＦＦ２のクロックを遅延させる。
【0086】
ＭＦＰＣは、常にオンであるか、またはイネーブル信号によってアクティブにされる。例えば、イネーブル信号は、ＭＦＰＣによってサンプリングされるＦＦのグループに対応するイネーブル信号の論理ＯＲを表す。イネーブルがＬｏｗである場合、ＭＦＰＣは、アンチＩＣエージングモード検出に入り、専用クロックを使用してＭＦＰＣを切り替え、ＮＢＴＩエージング効果を軽減し得る。
【0087】
ＭＦＰＣがＩＣの大きな論理領域（ＦＵ）をカバーする場合、最初の動作でＭＦＰＣをタイミング遅延マージンシグネチャまたはＩＣのフィンガープリントとして使用してもよい。経時的に、ＭＦＰＣは、様々な時間にマージンシグネチャを測定して、ＩＣの劣化／エージングの時間勾配を分析および検出してもよい。異なる勾配関数は、異なるタイプの欠陥と劣化モードに関連してもよい。
【0088】
任意選択で、シグネチャは、複数の重複する遅延マージンを含み、いくつかの重要なタイミング遅延マージンはそれぞれ異なる時間勾配を持っていると識別され、それぞれが個別に分析されて将来のＩＣ故障を予測する。例えば、非線形の時空間相関法を使用して、一連のシグネチャまたはフィンガープリントから複数のタイミング遅延マージンを同時に追跡し、各シグネチャまたはフィンガープリントは、重複するすべてのタイミング遅延の１次元ベクトルを表す。例えば、複数の１次元ベクトルの変換が実行されて、２次元以上のデータ表現が生成される。例えば、Ｌａｕｂｅら、”Ａｎａｌｙｚｉｎｇ Ｒｅｌａｔｉｖｅ Ｍｏｔｉｏｎ ｗｉｔｈｉｎ Ｇｒｏｕｐｓ ｏｆ Ｔｒａｃｋａｂｌｅ Ｍｏｖｉｎｇ Ｐｏｉｎｔ Ｏｂｊｅｃｔｓ”，ｉｎ Ｌｅｃｔｕｒｅ Ｎｏｔｅｓ ｉｎ Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ （Ｅｇｅｎｈｏｆｅｒ ｅｔ ａｌ．－ｅｄｉｔｏｒｓ －Ｇｅｏｇｒａｐｈｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｃｉｅｎｃｅ，ＧＩＳｃｉｅｎｃｅ ２００２），ｖｏｌ．２４７８（Ｓｐｒｉｎｇｅｒ，Ｂｅｒｌｉｎ，Ｈｅｉｄｅｌｂｅｒｇ），１３２－１４４頁が２００２年に出版されており、その全ては参照により組み込まれる。
【0089】
半導体集積回路の性能が経時的に劣化すると、物理的欠陥の進行により、ＩＣの回路の遅延時間が徐々に長くなり得る。遅延時間がＩＣのクロックサイクル時間を超えると、ＩＣが故障する可能性がある。既存の欠陥検出技術では、故障が発生した後に欠陥を検出できることがあるが、顕著な故障が予測された場合には、予防保全が実行される。これは、故障のコストが高いアプリケーション（自律型車両など）、交換のコストが高いアプリケーション（衛星ＩＣの故障など）、製品イメージの故障のコストが高いアプリケーション（結果として否定的なユーザエクスペリエンスが作成されるなど）などにとって特に重要である。本明細書に開示される手法を使用する集積回路（ＩＣ）の実施形態は、故障が発生する前に差し迫った故障を警告することができる故障予測回路およびシステムを含む。
【0090】
例えば、上記の概括的な意味では、可変遅延時間は、ＩＣのクロック周期を係数（「シグネチャベクトルサイズ」）で、好ましくは１～１００，０００で除算したものに等しい増分の整数倍で設定してもよい。
【0091】
いくつかの実施形態では、故障予測回路は、両方がデータパス、メモリパス、論理パスなどのＩＣの多数のパスから出力されるデータ信号を受信する一対の記憶コンポーネント（例えば、フリップフロップ）から構成される。オーバーヘッドを減らすために、データ信号は、ハミングコード、パリティコード、他のエラー訂正技術などを使用して、２つの記憶コンポーネントに保存される前に削減される。２つの記憶コンポーネントは、データ信号入力タイミング、クロック信号入力タイミング、入力信号の位相、データ信号の入力論理閾値などに関して互いに異なる。例えば、可変タイミング回路を使用して、フリップフロップのうちの１つへの信号を遅延させる。
【0092】
ＦＰＣまたはＭＦＰＣは、（ａ）２つの記憶コンポーネントからの出力の一致または不一致、および（ｂ）一致しない出力間の遅延がＩＣのクロックサイクル時間にどれだけ近いかを決定する電子コンポーネントをさらに含む。
【0093】
動作中、信号出力の一致または不一致が決定された後（ＸＯＲコンポーネントを使用するなどして）、故障予測回路は、記憶コンポーネントのうちの１つの入力タイミング、クロック信号入力タイミング、または入力論理閾値を増やし、出力の一致または不一致が再度決定される。このサイクルは、少しずつ繰り返してもよい。
【0094】
クロックサイクル時間に対して検知された遅延の相対的な長さ、ならびに使用された記憶コンポーネントの増分のログが保持される。傾向検出、組み合わせ分析、機械学習、回帰分析、異常検出などの分析をログデータに対して実行して、最短の論理パス遅延が後続のクロックサイクル時間を超える時など、ＩＣの劣化がＩＣの故障時に到達し得る時を推定してもよい。
【0095】
この測定および／または推定は、いくつかの方法で利用され得る。ＩＣが実装されているシステムのユーザに、マージン（遅延がＩＣのクロックサイクル時間にどれだけ近いか）または推定故障時間を示した警告が発せられてもよい。さらに、エージェントが、クロック速度や電圧低下など、ＩＣの動作変更を指示してもよく、これにより、故障が延期され、ＩＣの寿命が延び得る。
【0096】
少数のコンポーネントを使用してデータパス出力で論理回路を継続的に監視することにより、ＩＣ領域、電力などのリソースを既存の技術と比較して節約し得る。
【0097】
例えば、入力信号は、ハミングコードを生成するために圧縮される（ハミング空間に圧縮される）。ハミングコードは、高次のエラー検出、訂正、および／または予測プロセスに使用してもよい。例えば、ＸＯＲ型回路を使用して、すべてのデータパス信号を、モジュロ４論理演算を実装する２つの統合された信号パスに結合する。他のタイプの圧縮（ソース）コードを追加または代替として使用してもよい。
【0098】
前述したように概説的に言えば、信号パス結合器（または信号パス結合器のうちの少なくとも１つ）が論理ＸＯＲ結合器（図３または図３Ａに示す）、ハミングパリティ結合器、およびマルチプレクサのうちの少なくとも１つを含むことが理解され得る。
【0099】
この手法は、他のタイプの論理パスやサンプリングの順次要素に拡張してもよく、次に例を示す。
●位相パス
●ラッチ型論理パス
●ゲーテッドクロック論理パス
●データパス信号のフォール型論理パス
●メモリ入出力
●位相パス
●ラッチ型論理パス
●ゲーテッドクロック論理パス
●データパス信号のフォール型論理パス
●メモリ入出力
【0100】
故障予測回路は、常にオンであるか、またはデータパスの信号の論理和を表すイネーブル信号によってアクティブにされてもよい。イネーブルがＬｏｗの場合、故障予測回路は、専用クロックを使用して回路を切り替え、エージング効果を軽減する。
【0101】
集積回路は、多数の同期およびタイミングに敏感な論理回路を実装してもよい。物理的な劣化により回路の遅延が増加すると、タイミング違反が発生し、回路の機能に影響を与える可能性がある。物理的な劣化は、エージングの影響、または使用中に発生した欠陥が原因である可能性がある。故障予測回路は、論理遅延マージンを経時的に追跡し、物理的な遅延劣化による故障を予測してもよい。
【0102】
したがって、上述したように概説的に言えば、軽減回路は、通知回路（例えば、通知２０６または２１３を生成するように構成されたもの）、タイミング遅延測定（または推定）回路（例えば、タイミング遅延出力を提供するためのもの）、データ伝送回路、ＩＣアンチエージング補償回路（例えば、上記の図５を参照して説明したようなもの）、および故障解析回路、からなる群のうちの少なくとも１つの回路であると考えられる。
【0103】
軽減回路がデータ伝送回路である場合、それはコンピュータ化されたサーバに電子的に接続され得る。次に、コンピュータ化されたサーバは、（例えば、異なる時間および／または異なるデータソースに関して）比較データ信号の複数のインスタンスを受信するように有利に構成される。これにより、コンピュータ化されたサーバは、比較データ信号の故障予測分析を実行し得る。任意選択で、故障予測分析が事前定義された時間内にＩＣの故障を予測すると、軽減モジュール（ＩＣアンチエージング補償回路など）に通知を送信してもよい。比較データ信号の少なくともいくつかは、可変遅延時間の複数の値で生成されてもよく、および／または比較データ信号の少なくともいくつかは、可変遅延時間の複数の値からの少なくとも１つの値の複数のインスタンスから生成されてもよい。任意選択で、故障予測分析は、機械学習分析、傾向分析、複数オブジェクト追跡分析、および多変量分析のうちの少なくとも１つを含む。有利には、故障予測分析は、複数の異なるＩＣから比較データ信号および／または故障予測分析結果を受信することを含む。
【0104】
故障予測回路は、小さなＩＣ領域と電力を使用して、ＩＣの機能ユニットの出力上のデータパスの信号など、多数の論理回路を有利に継続的に監視する。
【0105】
いくつかの実施形態では、コンピュータアルゴリズムを使用して、事前定義されたカバレッジごとにユニット内の故障予測回路の数を決定してもよい。ユニット内のメモリ回路やフリップフロップ回路などの設計データを使用してもよい。また、コンピュータアルゴリズムを使用して、ユニットクロックゲート信号ごとにＦＰＣまたはＭＦＰＣ回路を自動的に特定し、かつ最適な性能（最小数のＦＰＣまたはＭＦＰＣで最大のインスタンスカバレッジ）のためにＦＰＣまたはＭＦＰＣ回路あたりの入力信号サイズを自動的に設定してもよい。
【0106】
いくつかの実施形態では、故障予測回路内の遅延を較正してもよい。これは、設計データへの超高速相関パスを有するために、時間ゼロ（テスト中）で正確なマージン結果を提供するために行われてもよい。ある較正方法では、Ｐｏｓｔ－Ｓｉのオンダイ（ｏｎ－ｄｉｅ）センサ（エージェント）に基づくＰｒｅ－Ｓｉ推定機能を使用して、Ｐｒｅ－Ｓｉで測定されたＦＰＣまたはＭＦＰＣ回路のマージンを、監視対象エンドポイント（ＦＦ）の最悪のケースのマージンに変換してもよい。
【0107】
概説的に言えば、これは、軽減回路に提供された比較データ信号に基づいて、ＩＣのタイミング遅延（特に初期または時間ゼロ動作時）を測定することまたは推定することを含むと考えられる。タイミング遅延は、複数の比較出力（単一の比較データ信号または複数の比較データ信号に含まれ得る）に基づいてもよく、例えば、複数の遅延時間のそれぞれについて結合、遅延、比較のステップを繰り返することにより決定される。
【0108】
いくつかの実施形態では、Ｘ１．．Ｘｎ＋Ｘｏｒ１Ａ＋Ｘｏｒ２Ａを通る遅延は、較正シフトを最小にするために、出力フリップフロップ（Ｄ３）に使用されるクロックに適用される遅延とバランスがとられている。
【0109】
いくつかの実施形態では、デジタル論理回路などの、時間ゼロで抽出されたユニットまたはダイ内の大規模論理回路のタイミングマージンデータを追跡し、経時的に比較してもよい。追跡は、ＩＣの遅延の変化および／または経年劣化によるタイミング障害を検出および／または予測してもよい。ここで図１１を参照すると、ユニットのマージンマップ図が示されている。これは、寿命開始時のユニットマージンのフィンガープリントを表すユニットマージンマップの例である（マージンは同等のバッファ遅延で表される）。シグネチャは、チップ異常値の検出／スクリーニングに使用してもよい。言い換えれば、特定のＩＣに一意のＩＤが与えられ、シグネチャは他のＩＣと比較されて、大規模な製造スケールでの異常の検出を可能にする。マージンマップを経時的に追跡して、様々な時間でのマージンシグネチャを測定し、ＩＣの劣化またはエージングの時間勾配を分析および検出できる。異なる勾配関数は、異なるタイプの欠陥と劣化モードに関連してもよい。
【0110】
いくつかの実施形態では、ダイのマージンデータを収集して、ダイ分類および異常検出プロセスに使用することができる。これは、ダイ内のユニットのマージンデータを収集し、ＭＬアルゴリズムを使用して、オンダイセンサに基づく推定機能を構築することによって行われる。詳細は、２０１８年４月１６日に出願された、「ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＰＲＯＦＩＬＩＮＧ ＡＮＤ ＡＮＯＭＡＬＹ ＤＥＴＥＣＴＩＯＮ」と題する米国特許仮出願第６２／６７５，９８６号に記載されており、その内容のすべては参照により本明細書に組み込まれる。
【0111】
いくつかの実施形態では、特定の実行中のアプリケーションごとにマージンデータを分析して、アプリケーションベースの周波数／電力ビニングを生成できる。
【0112】
以下は、すべてのパスが独立しているという仮定に依存し得る数学的証明である。簡単にするために、証明は、図３に記載された回路を使用して実行される。この証明は、ＸＯＲ２ａが対称的であるという仮定の下で、図３Ａで説明されている回路にも有効である。この仮定は、必要に応じて少なくともいくつかの依存パスの場合には、適切な修正を加えて緩和し得る。任意の時間をｔで表し、パス
（時間ｔでのパスｉ）のマージンを
で表す。以下では、クロックサイクルをＴで表す。
定理１：時間ｔで
Ａ．
の場合、ＸＯＲ２の出力は常に０’である。
Ｂ．
の場合、ＸＯＲ２の出力は、任意の確率Ｐで１’とし得る。
定理２：定理１の第二のケース
の場合、確率Ｐは、
より大きい、式中、
推論：任意の劣化によって、
式中、ｔ２＞ｔ１である。次いで、Ｄ２の場合、
ＸＯＲ２の出力は、時間ｔ１で０’であり、ｔ２での任意の確率で１’である。
定理１の証明：
ケースＡ：ＸＯＲ１の入力のすべては時間ウィンドウで変化していないので
ＦＦ１とＦＦ２は同じ値が含まれているので、ＸＯＲ２の出力が０であることになる。
ケースＢ：ＸＯＲ１を３つのＸＯＲ（ＸＯＲａ、ＸＯＲｂ、ＸＯＲｃ）で表す。それらの入力は次のとおりである。
●ＸＯＲａ：定数０’、およびすべてのバスｉについて
●ＸＯＲｂ：定数０’、およびすべてのバスｉについて
●ＸＯＲｃ：ＸＯＲａおよびＸＯＲｂの出力。
次に、時間ウィンドウ［Ｔ－Ｄ２，Ｔ］で、
●ＸＯＲａの出力は、その間に入力が変化する可能性があるため、多少変化する可能性がある。
●ＸＯＲｂの出力は一定である。
したがって、ＸＯＲｃの出力（実際にはＸＯＲ１の出力である）は、任意の確率で時間ウィンドウ（Ｔ－Ｄ２，Ｔ］で変更される可能性があるため、ＸＯＲ２の出力は１’になる可能性がある。
定理２の証明：
定理１の証明と同じＸＯＲ１の表現を使用することにする。次に、ＸＯＲ２の出力が１’となる確率Ｐは、ＸＯＲａの出力が連続する２サイクルで変化する確率である。その確率は、２ｑｏｕｔ（１－ｑｏｕｔ）であり、式中、ｑｏｕｔは、ＸＯＲａの出力が０’である確率である。
次に、ＸＯＲａを２つのＸＯＲ（ＸＯＲａ１とＸＯＲａ２）で表す。それらの入力は次のとおりである。
●ＸＯＲａ１：ｑｘ（１－ｑｘ）がＸＯＲａのすべての入力とＸＯＲａ２の出力の中で最大になる信号ｘ。なお、ＸＯＲａ１の出力は実際にはＸＯＲａの出力である。
●ＸＯＲａ２：信号ｘを除くＸＯＲａのすべての入力（ｑｘ（１－ｑｘ）が最大である）。
次に、補助定理１により、ｑａ１（１－ｑａ１）（ｑａ１はＸＯＲａ１の出力が０’である確率）がｑｘ（１－ｑｘ）より大きいことになる。
したがって、ＸＯＲａ１の出力は、実際にはＸＯＲａの出力なので、定理２が得られる。
補助定理１：ａおよびｂを、それぞれ、０’の場合の確率がｑａおよびｑｂである信号として表すものとする。次に、ｑｃ（１－ｑｃ）≧ｍａｘ ｑａ（１－ｑａ）、ｑｂ（１－ｑｂ）、式中、ｑｃはＸＯＲ（ａ，ｂ）の出力が０’である確率を表す。
補助定理１の証明：
一般性を失うことなく、ｑａ（１－ｑａ）＝ｍａｘ ｑａ（１－ｑａ）、ｑｂ（１－ｑｂ）と仮定する。次に、簡単な代数によって、
となり、式中、Δａ＝１－２ｑａである。
さらに、ＸＯＲ定義により、ｑｃ＝ｑａｑｂ＋（１－ｑａ）（１－ｑｂ）となる。したがって、上記の代数によって、
となり、式中、Δｃ＝１－２ｑｃである。
また、ｑｃの定義により、
Δｃ＝１－２（２ｑａｑｂ－ｑａ－ｑｂ＋１）＝－１－４ｑａｑｂ＋２ｑａ＋２ｑｂ＝Δａ（－１＋２ｑｂ）
したがって、｜－１＋２Ｑｂ｜１であるので、
となる。これで補助定理１が得られる。
【数1】
（時間ｔでのパスｉ）のマージンを
【数2】
定理１：時間ｔで
Ａ．
【数3】
Ｂ．
【数4】
定理２：定理１の第二のケース
【数5】
【数6】
【数7】
【数8】
【数9】
定理１の証明：
ケースＡ：ＸＯＲ１の入力のすべては時間ウィンドウで変化していないので
【数10】
ケースＢ：ＸＯＲ１を３つのＸＯＲ（ＸＯＲａ、ＸＯＲｂ、ＸＯＲｃ）で表す。それらの入力は次のとおりである。
●ＸＯＲａ：定数０’、およびすべてのバスｉについて
【数11】
【数12】
次に、時間ウィンドウ［Ｔ－Ｄ２，Ｔ］で、
●ＸＯＲａの出力は、その間に入力が変化する可能性があるため、多少変化する可能性がある。
●ＸＯＲｂの出力は一定である。
したがって、ＸＯＲｃの出力（実際にはＸＯＲ１の出力である）は、任意の確率で時間ウィンドウ（Ｔ－Ｄ２，Ｔ］で変更される可能性があるため、ＸＯＲ２の出力は１’になる可能性がある。
定理２の証明：
定理１の証明と同じＸＯＲ１の表現を使用することにする。次に、ＸＯＲ２の出力が１’となる確率Ｐは、ＸＯＲａの出力が連続する２サイクルで変化する確率である。その確率は、２ｑｏｕｔ（１－ｑｏｕｔ）であり、式中、ｑｏｕｔは、ＸＯＲａの出力が０’である確率である。
次に、ＸＯＲａを２つのＸＯＲ（ＸＯＲａ１とＸＯＲａ２）で表す。それらの入力は次のとおりである。
●ＸＯＲａ１：ｑｘ（１－ｑｘ）がＸＯＲａのすべての入力とＸＯＲａ２の出力の中で最大になる信号ｘ。なお、ＸＯＲａ１の出力は実際にはＸＯＲａの出力である。
●ＸＯＲａ２：信号ｘを除くＸＯＲａのすべての入力（ｑｘ（１－ｑｘ）が最大である）。
次に、補助定理１により、ｑａ１（１－ｑａ１）（ｑａ１はＸＯＲａ１の出力が０’である確率）がｑｘ（１－ｑｘ）より大きいことになる。
したがって、ＸＯＲａ１の出力は、実際にはＸＯＲａの出力なので、定理２が得られる。
補助定理１：ａおよびｂを、それぞれ、０’の場合の確率がｑａおよびｑｂである信号として表すものとする。次に、ｑｃ（１－ｑｃ）≧ｍａｘ ｑａ（１－ｑａ）、ｑｂ（１－ｑｂ）、式中、ｑｃはＸＯＲ（ａ，ｂ）の出力が０’である確率を表す。
補助定理１の証明：
一般性を失うことなく、ｑａ（１－ｑａ）＝ｍａｘ ｑａ（１－ｑａ）、ｑｂ（１－ｑｂ）と仮定する。次に、簡単な代数によって、
【数13】
さらに、ＸＯＲ定義により、ｑｃ＝ｑａｑｂ＋（１－ｑａ）（１－ｑｂ）となる。したがって、上記の代数によって、
【数14】
また、ｑｃの定義により、
Δｃ＝１－２（２ｑａｑｂ－ｑａ－ｑｂ＋１）＝－１－４ｑａｑｂ＋２ｑａ＋２ｑｂ＝Δａ（－１＋２ｑｂ）
したがって、｜－１＋２Ｑｂ｜１であるので、
【数15】
【0113】
任意の時間間隔で、ＭＵＸ型ＭＦＰＣは、ＸＯＲ型ＭＦＰＣの特殊なケースであると考えられる。したがって、以下のＸＯＲベースのバージョンの数学的証明は、ＭＵＸベースのバージョンにも当てはまる。
【0114】
実験結果
以下はシミュレーション実験の結果である。
以下はシミュレーション実験の結果である。
【0115】
ここで、ＩＣ故障予測のための信号遅延のタイミング図を示す図６を参照する。信号定義は、Ｄｉ≒Ｕ（Ｘｉ，Ｘｉ＋ｄｉ）、およびＰ｛Ｖ（Ｓｉ）＝１，ｔｊ｝＝Ｐ｛Ｖ（Ｓｉ）＝０，ｔｊ｝＝１／２とし得る。図６は、シミュレーション設定を使用したイベントベースのシミュレーション記述を示す。
●ＸＯＲ１は、２５６の入力パスを監視していた。
●各パスのデータ長は、１０４クロックサイクルであった。
●クロックサイクル時間を１００時間単位として定義した。
●信号［Ｓｉ］を、各パス［ｉ］に対して生成した（詳細な説明は次ページにある）。
●各パス［ｉ］を、各クロックサイクルあたりの遅延を決定する２つの定数［Ｘｉ］および［ｄｉ］によって定義した。
●［Ｘｉ］を、２５～５０時間単位の間の均一な分布によって各パスに描画した。
●［ｄｉ］を、パスごとに、０～２５時間単位の間の均一な分布によって描画した。
●信号ｉについて、各サイクルの切り替え時間を（Ｘｉ，Ｘｉ＋ｄｉ）の範囲で均一に描画した。
●よって、信号ｉのマージンは、［１００－Ｘｉ－ｄｉ］である。
●ＸＯＲ１は、２５６の入力パスを監視していた。
●各パスのデータ長は、１０４クロックサイクルであった。
●クロックサイクル時間を１００時間単位として定義した。
●信号［Ｓｉ］を、各パス［ｉ］に対して生成した（詳細な説明は次ページにある）。
●各パス［ｉ］を、各クロックサイクルあたりの遅延を決定する２つの定数［Ｘｉ］および［ｄｉ］によって定義した。
●［Ｘｉ］を、２５～５０時間単位の間の均一な分布によって各パスに描画した。
●［ｄｉ］を、パスごとに、０～２５時間単位の間の均一な分布によって描画した。
●信号ｉについて、各サイクルの切り替え時間を（Ｘｉ，Ｘｉ＋ｄｉ）の範囲で均一に描画した。
●よって、信号ｉのマージンは、［１００－Ｘｉ－ｄｉ］である。
【0116】
実験は、Ｄ２の各値について行われ、Ｄ２は、時間単位で定義され、Ｄ２遅延値は、シグネチャの個別のタイミング遅延マージンを解明するために必要な分解能、クロック周期時間の分数の分解能などの値でスイープされた。各Ｄ２値について、ＸＯＲ２出力遷移がカウントされてもよく、カウント数はマージンタイミング値の閾値に対してプロットされる。Ｘ軸のマージン閾値は、１００－Ｄ２としてよく、Ｙ軸は、特定のＤ２の値で観測されたＸＯＲ２の出力での［１］の数としてよい。
ＸＯＲ１（ｔ＝１００）≠ＸＯＲ１（＝Ｄ２）の場合、ＸＯＲ２＝１
ＸＯＲ１（ｔ＝１００）≠ＸＯＲ１（＝Ｄ２）の場合、ＸＯＲ２＝１
【0117】
ここで、第１の実験についてのエラー対サイクル時間のグラフを示す図７を参照する。実線は、時間ゼロ（劣化なし）でのＭＦＰＣ出力を表し、破線は、劣化後のＭＦＰＣ出力を表す。最小マージンは、［１００－７５］などの２５時間単位に等しく、故障時のＭａｘＤ２は、７５時間単位であった。劣化シナリオでは、１つのパスのマージンが１５時間単位だけ削減され（マージンは均一に分散され、最大値は１５時間単位だけ移動された）、ＭＦＰＣがマージンの変化を検出する。ここでは、最小マージンは、［１００－７５－１５］などの１０時間単位に等しく、故障時のＭａｘＤ２は、９０時間単位であった。グラフは、ＸＯＲ２出力のカウントが徐々にゼロまで減少することを示している。［７５－９０］の範囲の各Ｄ２について：
Ｐ（ＸＯＲ２＝１）＝Ｐ（変化、遅延＞Ｄ２）＝０．５＊（９０－（１００－Ｄ２））／（ｄｉ＋１５）
Ｐ（ＸＯＲ２＝１）＝Ｐ（変化、遅延＞Ｄ２）＝０．５＊（９０－（１００－Ｄ２））／（ｄｉ＋１５）
【0118】
ここで、第２の実験についてのエラー対サイクル時間のグラフを示す図８を参照する。実線は、時間ゼロ（劣化なし）でのＭＦＰＣ出力を表し、破線は、劣化後のＭＦＰＣ出力を表す。［Ｘｉ＋ｄｉ＞７０］（マージン＜３０）のすべてのパスの最小マージンが１５時間単位だけ増加し、これは５つの信号パスに対して実行された。最小マージンは、［１００－７５］などの２５時間単位に等しく、故障時のＭａｘＤ２は、７５時間単位であった。ＭＦＰＣは、マージンの変更を検出し、最小マージンは、［１００－７５－１５］などの１０時間単位に等しく、故障時のＭａｘＤ２は、９０時間単位であった。ＸＯＲ２出力のカウントは、徐々にゼロまで減少する。故障の確率は、パスの数とともに増加した。
【0119】
ここで、ＩＣ故障予測のための２つの信号遅延のタイミング図を示す図９（上側の図）を参照する。複数の信号が同時に切り替えられ、各サイクルで等しい遅延と論理値が使用される。複製された信号が、最小のマージンで実装されている。［Ｘｉ＋ｄｉ］の最大値が示されており、重複したパスの遅延は、１５時間単位だけ増加した。いずれのパスも同じ劣化を実装する。
【0120】
ここで、第３の実験についてのエラー対サイクル時間のグラフを示す図１０を参照する。実線は、劣化なしを表し、破線（実線と同様）は、第１の劣化シナリオ（図９の上側の線）を表し、一点鎖線は、複製されたパスのうちの１つの遅延がさらに５時間単位だけ増加した第２の劣化シナリオを表す（図９の下側の線）。なお、複製信号の遅延は、ベース信号に対して５時間単位だけ小さい。２つのパスは、論理的には同じあるが、タイミングの劣化が異なる。最小マージンは、［１００－７５］など、２５時間単位に等しかった。第１の劣化シナリオ（破線）では、システムがマージンの変化を検出しない。故障時のＭａｘＤ２は、両方のシナリオで７５時間単位に相当する。第２の劣化シナリオ（一点鎖線）では、システムは、マージンの変化を検出する。故障時のＭａｘＤ２は、９５時間単位であった。
【0121】
この出願全体を通して、本発明の様々な実施形態は、範囲形式で提示され得る。範囲形式での説明は、単に便宜および簡潔さのためであり、本発明の範囲に対する柔軟性のない限定として解釈されるべきではないことを理解されたい。したがって、範囲の説明は、すべての可能な部分範囲とその範囲内の個々の数値を具体的に開示しているとみなされるべきである。例えば、１～６などの範囲の説明は、１～３、１～４、１～５、２～４、２～６、３～６などの具体的に開示された部分範囲、ならびにその範囲内の個々の番号、例えば１、２、３、４、５、６、があると考えられる。これは、範囲の幅に関係なく適用される。
【0122】
本明細書で数値範囲が示される場合は常に、示された範囲内の任意の引用された数字（分数または整数）を含むことを意味する。第１の表示数～第２の表示数の「間の範囲にある／範囲」および第１の表示数「～」第２の表示数の「範囲にある／範囲」という表現は、本明細書では互換的に使用され、第１および第２の表示数ならびにそれらの間のすべての分数と整数の数字を含むことを意味する。
【0123】
本出願の説明および特許請求の範囲において、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」および「有する（ｈａｖｅ）」という語、ならびにそれらの形態のそれぞれは、必ずしも、その語が関連付けられ得るリスト内のメンバーに限定されない。さらに、本出願と参照により組み込まれる任意の文書との間に不一致がある場合、本出願が支配することがここに意図されている。
【0124】
この開示における参照を明確にするために、名詞を一般名詞、固有名詞、名前付き名詞などとして使用することは、本発明の実施形態が単一の実施形態に限定されることを示唆するものではなく、開示されたコンポーネントの多くの構成は、本発明のいくつかの実施形態を説明するために使用することができるが、他の構成は、異なる構成のこれらの実施形態から導出することができることに留意されたい。。
【0125】
明確にするために、本明細書で説明される慣例の機構のすべてが示され、説明されるわけではない。もちろん、そのような実際の実装の開発では、アプリケーションやビジネス関連の制約の遵守など、開発者の特定の目標を達成するために、実装固有の多数の決定を行う必要があること、およびこれらの特定の目標は、実装ごと、開発者ごとに異なる。さらに、そのような開発努力は複雑で時間がかかるかもしれないが、それでも、本開示の利益を享受する当業者にとってはエンジニアリングの慣例業務であることは理解されるであろう。
【0126】
この開示の教示に基づいて、当業者は本発明を容易に実施できることが期待される。本明細書で提供される様々な実施形態の説明は、当業者が本発明を実施することを可能にする本発明の十分な洞察および詳細を提供すると考えられている。さらに、上記の本発明の様々な特徴および実施形態は、単独で、ならびに様々な組み合わせで使用されることが具体的に企図されている。
【0127】
従来のおよび／または現代の回路設計およびレイアウトツールを使用して、本発明を実施してもよい。本明細書で説明する特定の実施形態、特に、様々な層の様々な厚さおよび組成は、例示的な実施形態の例示であり、本発明をそのような特定の実装の選択に限定するものとみなすべきではない。したがって、本明細書で単一のインスタンスとして説明されているコンポーネントに対して、複数のインスタンスが提供され得る。
【0128】
回路と物理構造が概説的に推定されているが、現代の半導体設計と製造において、物理構造と回路は、その後の設計、テスト、または製造段階での使用に適したコンピュータで読み取り可能な記述形式で、ならびにその結果として製造された半導体集積回路において実施されてもよい。したがって、従来の回路または構造に向けられた請求項は、その特定の言語に一致して、対応する回路および／または構造の製造、テスト、または設計の改良を可能にするために媒体で具体化されるか、適切な読み取り機能と組み合わされるかどうかにかかわらず、コンピュータ可読エンコーディングおよびその表現に基づいて読む出してもよい。例示的な構成において別個の構成要素として提示される構造および機能は、組み合わされた構造または構成要素として実装されてもよい。本発明は、そのすべてが本明細書に記載され、添付の特許請求の範囲に定義される、回路、回路のシステム、関連方法、およびそのような回路、システム、および方法のコンピュータ可読媒体エンコーディングを含むことが企図される。本明細書で使用される場合、コンピュータ可読媒体には、少なくともディスク、テープ、または他の磁気、光学、半導体（例えば、フラッシュメモリカード、ＲＯＭ）、または電子媒体、ならびにネットワーク、有線、無線または他の通信媒体が含まれる。
【0129】
前述の詳細な説明は、本発明の多くの可能な実装のうちのほんのいくつかを説明した。このため、この詳細な説明は、限定ではなく例示を目的としている。本明細書に開示された実施形態の変形および修正は、本発明の範囲および趣旨から逸脱することなく、本明細書に記載された説明に基づいて行ってもよい。本発明の範囲を定義することが意図されているのは、すべての均等物を含む以下の請求項のみである。特に、好ましい実施形態は、半導体ＩＣのためのいくつかの特定の回路設計の１つの文脈で説明されているが、本発明の教示は、他のタイプの半導体ＩＣ回路での使用に有利であると考えられる。さらに、本明細書で説明される手法は、他のタイプの回路用途に適用されてもよい。したがって、他の変形、修正、追加、および改善は、以下の特許請求の範囲で定義される本発明の範囲内に含まれ得る。
【0130】
本発明の実施形態を使用して、集積回路および／または集積回路に基づく製品を製造、生産、および／または組み立ててもよい。
【0131】
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して本明細書で説明される。フローチャート図および／またはブロック図の各ブロック、ならびにフローチャート図および／またはブロック図のブロックの組み合わせは、コンピュータ可読プログラム命令によって実装できることが理解されよう。
【0132】
図中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータプログラム製品の可能な実装のアーキテクチャ、機能、および動作を示している。これに関して、フローチャートまたはブロック図の各ブロックは、指定された論理機能を実装するための１つ以上の実行可能な命令を含む命令のモジュール、セグメント、または部分を表し得る。一部の代替実装では、ブロックに記載されている機能が、図に記載されている順序とは異なる順序で発生する場合がある。例えば、連続して示されている２つのブロックは、実際には、実質的に同時に実行される場合があり、またはそのブラックは、関与する機能に応じて逆の順序で実行される場合があってもよい。ブロック図および／またはフローチャート図の各ブロック、およびブロック図および／またはフローチャート図のブロックの組み合わせは、指定された機能または動作を実行するか、または専用ハードウェアとコンピュータ命令の組み合わせを実行する特定目的のハードウェアベースのシステムによって実装できることにも注意されたい。
【0133】
本発明の様々な実施形態の説明は、例示の目的で提示されたが、網羅的であること、または開示された実施形態に限定されることは意図されていない。説明された実施形態の範囲および趣旨から逸脱することなく、多くの修正および変形が当業者には明らかであろう。本明細書に開示される特徴および／または態様の組み合わせは、ＦＰＣまたはＭＦＰＣの異なる実施形態間または他の設計の他の特徴および／または他の特徴の図面の間でさえも可能である。本明細書で使用される用語は、実施形態の原理、実際の応用、または市場で見られる技術に対する技術的改善を最もよく説明するか、または当業者が本明細書で開示される実施形態を理解できるようにするために選択された。
【図1】
【図2】
【図3】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】