(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022172585
(43)【公開日】2022-11-17
(54)【発明の名称】ＤＣ－ＤＣコンバータ
(51)【国際特許分類】
H02M 3/28 20060101AFI20221110BHJP
【ＦＩ】
H02M3/28 H
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021078515
(22)【出願日】2021-05-06
(71)【出願人】
【識別番号】000003942
【氏名又は名称】日新電機株式会社
(74)【代理人】
【識別番号】110000338
【氏名又は名称】特許業務法人ＨＡＲＡＫＥＮＺＯ ＷＯＲＬＤ ＰＡＴＥＮＴ ＆ ＴＲＡＤＥＭＡＲＫ
(72)【発明者】
【氏名】清水 健介
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS08
5H730AS17
5H730BB27
5H730BB61
5H730DD04
5H730EE04
5H730EE07
5H730EE57
5H730EE59
5H730FD01
5H730FD11
5H730FD31
5H730FD41
(57)【要約】
【課題】低出力動作時でも、スイッチング素子をＺＶＳで動作させる。
【解決手段】ＤＣ－ＤＣコンバータ（１００）は、第１レグ（１１１）と第３レグ（１２１）の制御信号を同じ位相とし、第１レグ（１１１）と第２レグ（１１２）との位相差（φL1）と、第３レグ（１２１）と第４レグ（１２２）の位相差（φL2）の差を一定値とし、１次側ブリッジ回路（１１０）と２次側ブリッジ回路（１２０）間の輸送電力に応じて位相差（φL2）を制御する。
【選択図】図１
【解決手段】ＤＣ－ＤＣコンバータ（１００）は、第１レグ（１１１）と第３レグ（１２１）の制御信号を同じ位相とし、第１レグ（１１１）と第２レグ（１１２）との位相差（φL1）と、第３レグ（１２１）と第４レグ（１２２）の位相差（φL2）の差を一定値とし、１次側ブリッジ回路（１１０）と２次側ブリッジ回路（１２０）間の輸送電力に応じて位相差（φL2）を制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第１レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第２レグとを有する１次側ブリッジ回路と、
複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第３レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第４レグとを有する２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記第１ないし第４レグのそれぞれの前記スイッチング素子を制御する制御信号を出力する制御部とを備え、
前記制御部は、
前記第１および第３レグの前記制御信号を同じ位相とし、
前記第１レグと前記第２レグとの間の位相差である第１位相差と、前記第３レグと前記第４レグとの間の位相差である第２位相差との差異を所定の一定値とし、
前記１次側ブリッジ回路から前記２次側ブリッジ回路へ、または前記２次側ブリッジ回路から前記１次側ブリッジ回路へと輸送する電力に応じて、前記第２位相差を制御する、
ＤＣ－ＤＣコンバータ。
複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第３レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第４レグとを有する２次側ブリッジ回路と、
トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、
前記第１ないし第４レグのそれぞれの前記スイッチング素子を制御する制御信号を出力する制御部とを備え、
前記制御部は、
前記第１および第３レグの前記制御信号を同じ位相とし、
前記第１レグと前記第２レグとの間の位相差である第１位相差と、前記第３レグと前記第４レグとの間の位相差である第２位相差との差異を所定の一定値とし、
前記１次側ブリッジ回路から前記２次側ブリッジ回路へ、または前記２次側ブリッジ回路から前記１次側ブリッジ回路へと輸送する電力に応じて、前記第２位相差を制御する、
ＤＣ－ＤＣコンバータ。
【請求項2】
前記制御部は、前記変換部に流れる電流を制御して、前記１次側ブリッジ回路のそれぞれの前記スイッチング素子においてゼロボルトスイッチングを可能とするよう前記所定の一定値を定める請求項１に記載のＤＣ－ＤＣコンバータ。
【請求項3】
前記制御部は、前記第１、第２及び第４レグのそれぞれの前記スイッチング素子をゼロボルトスイッチングで動作させ、前記第３レグのそれぞれの前記スイッチング素子をハードスイッチングで動作させる請求項１または２に記載のＤＣ－ＤＣコンバータ。
【請求項4】
前記制御部は、前記スイッチング素子のスイッチング周期の半周期毎にオンとオフとを切り替える制御信号を出力する請求項１ないし３のいずれか１項に記載のＤＣ－ＤＣコンバータ。
【請求項5】
前記１次側及び前記２次側ブリッジ回路は、前記１次側及び前記２次側ブリッジ回路のそれぞれの電圧値を測定する電圧測定部と、前記１次側及び前記２次側ブリッジ回路のそれぞれに流れる電流値を測定する電流測定部とを有し、
前記制御部は、前記電圧測定部及び前記電流測定部から前記１次側及び前記２次側ブリッジ回路の前記それぞれの電圧値および前記それぞれの電流値を取得して、前記制御を行う請求項１ないし４のいずれか１項に記載のＤＣ－ＤＣコンバータ。
前記制御部は、前記電圧測定部及び前記電流測定部から前記１次側及び前記２次側ブリッジ回路の前記それぞれの電圧値および前記それぞれの電流値を取得して、前記制御を行う請求項１ないし４のいずれか１項に記載のＤＣ－ＤＣコンバータ。
【請求項6】
前記制御部は、
前記電圧測定部および前記電流測定部から前記電圧値および前記電流値を取得して、少なくとも当該取得した電圧値および電流値に基づいて前記第２位相差を出力する電力制御部を有することにより、
前記第２位相差を制御する請求項５に記載のＤＣ－ＤＣコンバータ。
前記電圧測定部および前記電流測定部から前記電圧値および前記電流値を取得して、少なくとも当該取得した電圧値および電流値に基づいて前記第２位相差を出力する電力制御部を有することにより、
前記第２位相差を制御する請求項５に記載のＤＣ－ＤＣコンバータ。
【請求項7】
前記制御部は、
前記電流測定部から前記電流値を取得して、
前記電流値のピーク値に基づいて前記所定の一定値を出力する制御信号生成部を有することにより、
前記所定の一定値を定める請求項５または６に記載のＤＣ－ＤＣコンバータ。
前記電流測定部から前記電流値を取得して、
前記電流値のピーク値に基づいて前記所定の一定値を出力する制御信号生成部を有することにより、
前記所定の一定値を定める請求項５または６に記載のＤＣ－ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はＤＣ－ＤＣコンバータに関する。
【背景技術】
【0002】
２つのレグを含む第１のブリッジ回路と、トランスを含む変換部と、２つのレグを含む第２のブリッジ回路と、から構成されるデュアルブリッジＤＣ－ＤＣコンバータが知られている。デュアルブリッジＤＣ－ＤＣコンバータは、１次側から２次側へ、また、２次側から１次側へと電力の輸送が可能な、双方向のＤＣ－ＤＣコンバータである。特許文献１には、このようなＤＣ－ＤＣコンバータが開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－１５２６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述の従来技術ではレグのスイッチング素子をゼロボルトスイッチング（ＺＶＳ）で動作させるためには、インダクタ電流の極性反転区間の長さについて所定のタイミング条件を満たすように制御しなければならない。しかし、当該タイミング条件を満たしつつ低出力動作を行うことができないという課題があった。
【0005】
本発明の一態様は、上記課題に鑑みてなされたものであり、低出力動作時においてもレグのスイッチング素子をＺＶＳで動作させることができるＤＣ－ＤＣコンバータを実現することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明の一態様に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第１レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第２レグとを有する１次側ブリッジ回路と、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第３レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第４レグとを有する２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記第１ないし第４レグのそれぞれの前記スイッチング素子を制御する制御信号を出力する制御部とを備え、前記制御部は、前記第１および第３レグの前記制御信号を同じ位相とし、前記第１レグと前記第２レグとの間の位相差である第１位相差と、前記第３レグと前記第４レグとの間の位相差である第２位相差との差異を所定の一定値とし、前記１次側ブリッジ回路から前記２次側ブリッジ回路へ、または前記２次側ブリッジ回路から前記１次側ブリッジ回路へと輸送する電力に応じて、前記第２位相差を制御する。
【発明の効果】
【0007】
本発明の一態様によれば、低出力動作時においてもレグのスイッチング素子をＺＶＳで動作させることができるＤＣ－ＤＣコンバータを実現できる。
【図面の簡単な説明】
【0008】
【図1】実施形態１に係るＤＣ－ＤＣコンバータの回路図である。
【図2】実施形態１に係る電力伝送を行う場合を示すタイミングチャートである。
【図4】過大な電流でスイッチング素子をスイッチング動作させたときの電流値、電圧値を示した図である。
【図5】区間(i)における極性反転前のＤＣ－ＤＣコンバータの動作を説明する図である。
【図6】区間(i)における極性反転後のＤＣ－ＤＣコンバータの動作を説明する図である。
【図7】区間(ii)におけるＤＣ－ＤＣコンバータの動作を説明する図である。
【図8】区間(iii)におけるＤＣ－ＤＣコンバータの動作を説明する図である。
【図9】出力電力が小さくなる場合のＤＣ－ＤＣコンバータの動作を示すタイムチャートである。
【図10】出力電力が大きくなる場合のＤＣ－ＤＣコンバータの動作を示すタイムチャートである。
【図11】ＤＣ－ＤＣコンバータ１００において、動作モードが切り替わる場合を示すタイムチャートである。
【図12】起動時におけるＤＣ－ＤＣコンバータ動作を示すタイムチャートである。
【図13】起動時の状態からインダクタ電流が流れ始める状態を示すタイムチャートである。
【図14】ＤＣ－ＤＣコンバータにおける各スイッチング素子の動作を説明するためのタイムチャートである。
【図15】区間ａのデッドタイム時の電流ループを示す図である。
【図16】実施形態２に係る制御部を示すブロック図である。
【図17】電流制御部の構成を示すブロック図である。
【図18】電力制御部の構成を示すブロック図である。
【図19】制御信号生成部１４３の構成を示すブロック図である。
【発明を実施するための形態】
【0009】
〔実施形態１〕
以下、実施形態１のＤＣ－ＤＣコンバータについて説明する。説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、以降の各実施形態では、同じ符号を付記し、その説明を繰り返さない。また、簡潔化のため、公知技術と同様の事項については、説明を適宜省略する。
以下、実施形態１のＤＣ－ＤＣコンバータについて説明する。説明の便宜上、実施形態１にて説明した部材と同じ機能を有する部材については、以降の各実施形態では、同じ符号を付記し、その説明を繰り返さない。また、簡潔化のため、公知技術と同様の事項については、説明を適宜省略する。
【0010】
（ＤＣ－ＤＣコンバータの全体構成）
図１は、ＤＣ－ＤＣコンバータ１００の回路図である。ＤＣ－ＤＣコンバータ１００は、１次側ブリッジ回路１１０と、２次側ブリッジ回路１２０と、変換部１３０と、制御部１４０とを備えている。ＤＣ－ＤＣコンバータ１００の入力端子対でもある、１次側ブリッジ回路１１０の入力端子対の間には、１次側直流電源Ｅ１が接続される。またＤＣ－ＤＣコンバータ１００の出力端子対でもある、２次側ブリッジ回路１１０の出力端子対の間には、２次側直流電源Ｅ２が接続される。１次側直流電源Ｅ１及び２次側直流電源Ｅ２の少なくともいずれかは、２次電池であり得る。
図１は、ＤＣ－ＤＣコンバータ１００の回路図である。ＤＣ－ＤＣコンバータ１００は、１次側ブリッジ回路１１０と、２次側ブリッジ回路１２０と、変換部１３０と、制御部１４０とを備えている。ＤＣ－ＤＣコンバータ１００の入力端子対でもある、１次側ブリッジ回路１１０の入力端子対の間には、１次側直流電源Ｅ１が接続される。またＤＣ－ＤＣコンバータ１００の出力端子対でもある、２次側ブリッジ回路１１０の出力端子対の間には、２次側直流電源Ｅ２が接続される。１次側直流電源Ｅ１及び２次側直流電源Ｅ２の少なくともいずれかは、２次電池であり得る。
【0011】
ここで、「入力」、「出力」とは、１次側直流電源Ｅ１の側から２次側直流電源Ｅ２の側へ、すなわち、１次側ブリッジ回路１１０から２次側ブリッジ回路１２０へと電力が伝送されることを想定した表現である。しかし、これは便宜上の表現であって、以下でも同様である。実施形態１のＤＣ－ＤＣコンバータ１００は、双方向ＤＣ－ＤＣコンバータであり、２次側から１次側への電力の伝送も可能である。
【0012】
（変換部の構成）
１次側ブリッジ回路１１０は、変換部１３０の１次側１３１に接続されている。すなわち１次側ブリッジ回路１１０の出力端子は変換部１３０の入力端子に接続される。２次側ブリッジ回路１２０は、変換部１３０の２次側１３２に接続されている。すなわち変換部１３０の出力端子（変換部の２次側の端子）は２次側ブリッジ回路１２０の入力端子に接続される。
１次側ブリッジ回路１１０は、変換部１３０の１次側１３１に接続されている。すなわち１次側ブリッジ回路１１０の出力端子は変換部１３０の入力端子に接続される。２次側ブリッジ回路１２０は、変換部１３０の２次側１３２に接続されている。すなわち変換部１３０の出力端子（変換部の２次側の端子）は２次側ブリッジ回路１２０の入力端子に接続される。
【0013】
変換部１３０は、トランスＴｒと、リアクトルＬ１と、リアクトルＬ２とを備える。図１の回路図におけるリアクトルＬ１とリアクトルＬ２とは、変換部１３０におけるインダクタンス成分を等価的に表している。リアクトルＬ１およびリアクトルＬ２で表されるインダクタンス成分は、トランスＴｒの漏れインダクタンスを含む。
【0014】
また、リアクトルＬ１およびリアクトルＬ２で表されるインダクタンス成分は、トランスＴｒの１次巻線または２次巻線の少なくともいずれかに接続された現実の回路素子としてのリアクトルによるインダクタンス成分を含んでいてもよい。図１の回路図では、リアクトルＬ１、トランスＴｒの１次巻線およびリアクトルＬ２がこの順に直列で接続されているように表した。
【0015】
（１次側ブリッジ回路の構成）
１次側ブリッジ回路１１０は、コンデンサＣ１と、スイッチング素子Ｓｗ１～Ｓｗ４と、スナバコンデンサＣsnub1～Ｃsnub4（コンデンサ素子）と、電流計１１５と、電圧計１１６とを備える。なお、実施形態１においては、スイッチング素子をＭＯＳトランジスタで構成しているが、これ以外のスイッチング素子で構成してもよい。
１次側ブリッジ回路１１０は、コンデンサＣ１と、スイッチング素子Ｓｗ１～Ｓｗ４と、スナバコンデンサＣsnub1～Ｃsnub4（コンデンサ素子）と、電流計１１５と、電圧計１１６とを備える。なお、実施形態１においては、スイッチング素子をＭＯＳトランジスタで構成しているが、これ以外のスイッチング素子で構成してもよい。
【0016】
スイッチング素子Ｓｗ１～Ｓｗ４は、還流ダイオード（以下単にダイオードという）Ｄ１～Ｄ４をそれぞれ備えている。また、スイッチング素子Ｓｗ１～Ｓｗ４には、スナバコンデンサＣsnub1～Ｃsnub4が並列にそれぞれ接続されている。すなわち、スイッチング素子Ｓｗ１～Ｓｗ４のドレインとソースとの間に、スナバコンデンサＣsnub1～Ｃsnub4がそれぞれ接続されている。
【0017】
１次側ブリッジ回路１１０の入力端子間には、コンデンサＣ１と、第１レグ１１１と、第２レグ１１２とが並列に接続されている。第１レグ１１１の高電位側の入力端子から順に、スイッチング素子Ｓｗ１、スイッチング素子Ｓｗ２が直列接続されている。また、第２レグ１１２の高電位側の入力端子から順に、スイッチング素子Ｓｗ３、スイッチング素子Ｓｗ４が直列接続されている。
【0018】
第１レグ１１１の中間点、即ち、スイッチング素子Ｓｗ１とスイッチング素子Ｓｗ２との接続点が、１次側ブリッジ回路１１０の一方の出力端子１１３となる。第２レグ１１２の中間点、即ち、スイッチング素子Ｓｗ３とスイッチング素子Ｓｗ４との接続点が、１次側ブリッジ回路１０のもう一方の出力端子１１４となる。変換部１３０のリアクトルＬ１は、１次側ブリッジ回路１１０の一方の出力端子１１３に接続されており、リアクトルＬ２は１次側ブリッジ回路１１０のもう一方の出力端子１１４に接続されている。
【0019】
なお、１次側ブリッジ回路１１０の入力端子１１７、１１８（１次側直流電源Ｅ１の両側）に流れる電流（以下１次側電流という）Ｉ1を測定するために電流測定部である電流計１１５が実施形態１の１次側ブリッジ回路１１０に設けられている。また、１次側ブリッジ回路１１０の入力端子１１７、１１８間の電圧（以下１次側電圧という）Ｖ1を測定するために電圧測定部である電圧計１１６が実施形態１の１次側ブリッジ回路１１０に設けられている。電流計１１５と電圧計１１６はこれらに限定されるものではなく、１次側ブリッジ回路１１０の１次側電流Ｉ1及び１次側電圧Ｖ1が測定できるものであれば他の回路等であってもよい。
【0020】
（２次側ブリッジ回路の構成）
２次側ブリッジ回路１２０は、コンデンサＣ２と、スイッチング素子Ｓｗ５～Ｓｗ８と、スナバコンデンサＣsnub5～Ｃsnub8（コンデンサ素子）と、電流計１２５と、電圧計１２６とを備える。スイッチング素子Ｓｗ５～Ｓｗ８は、ダイオードＤ５～Ｄ８をそれぞれ備えている。スイッチング素子Ｓｗ５～Ｓｗ８には、スナバコンデンサＣsnub5～Ｃsnub8が並列にそれぞれ接続されている。すなわち、スイッチング素子Ｓｗ５～Ｓｗ８のドレインとソースとの間に、スナバコンデンサＣsnub5～Ｃsnub8がそれぞれ接続されている。
２次側ブリッジ回路１２０は、コンデンサＣ２と、スイッチング素子Ｓｗ５～Ｓｗ８と、スナバコンデンサＣsnub5～Ｃsnub8（コンデンサ素子）と、電流計１２５と、電圧計１２６とを備える。スイッチング素子Ｓｗ５～Ｓｗ８は、ダイオードＤ５～Ｄ８をそれぞれ備えている。スイッチング素子Ｓｗ５～Ｓｗ８には、スナバコンデンサＣsnub5～Ｃsnub8が並列にそれぞれ接続されている。すなわち、スイッチング素子Ｓｗ５～Ｓｗ８のドレインとソースとの間に、スナバコンデンサＣsnub5～Ｃsnub8がそれぞれ接続されている。
【0021】
２次側ブリッジ回路１２０の出力端子間には、コンデンサＣ２と、第３レグ１２１と、第４レグ１２２とが並列に接続されている。第３レグ１２１の高電位側の入力端子から順に、スイッチング素子Ｓｗ５、スイッチング素子Ｓｗ６が直列接続されている。また、第４レグ１２２の高電位側の入力端子から順に、スイッチング素子Ｓｗ７、スイッチング素子Ｓｗ８が直列接続されている。
【0022】
第３レグの中間点、即ち、スイッチング素子Ｓｗ５とスイッチング素子Ｓｗ６との接続点が、２次側ブリッジ回路１２０の一方の入力端子１２３となる。第４レグの中間点、即ち、スイッチング素子Ｓｗ７とスイッチング素子Ｓｗ８との接続点が、２次側ブリッジ回路１２０のもう一方の入力端子１２４となる。図１の回路図において、変換部１３０のトランスＴｒの２次巻線は、２次側ブリッジ回路１２０の一方の入力端子１２３ともう一方の入力端子１２４とに接続されている。
【0023】
２次側ブリッジ回路１２０の出力端子１２７、１２８に流れる電流（以下２次側電流という）Ｉ２を測定するために電流測定部である電流計１２５が実施形態１の２次側ブリッジ回路１２０に設けられている。また、２次側ブリッジ回路１２０の出力端子１２７、１２８間の電圧（以下２次側電圧という）Ｖ2を測定するための電圧測定部である電圧計１２６が実施形態１の２次側ブリッジ回路１２０に設けられている。電流計１２５と電圧計１２６はこれらに限定されるものではなく、２次側ブリッジ回路１２０の１次側電流Ｉ1及び１次側電圧Ｖ1が測定できるものであれば他の回路等であってもよい。
【0024】
（制御部の動作説明）
制御部１４０は、１次側電圧Ｖ1、１次側電流Ｉ1、２次側電圧Ｖ2及び２次側電流Ｉ2を参照して、スイッチング素子Ｓｗ１～Ｓｗ８のスイッチングを制御する制御信号Ｓ１～Ｓ８をスイッチング素子Ｓｗ１～Ｓｗ８のゲートに供給する。
制御部１４０は、１次側電圧Ｖ1、１次側電流Ｉ1、２次側電圧Ｖ2及び２次側電流Ｉ2を参照して、スイッチング素子Ｓｗ１～Ｓｗ８のスイッチングを制御する制御信号Ｓ１～Ｓ８をスイッチング素子Ｓｗ１～Ｓｗ８のゲートに供給する。
【0025】
（ＤＣ－ＤＣコンバータの動作：基本動作）
図２に基づき、実施形態１に係るＤＣ－ＤＣコンバータ１００の動作を説明する。図２は、１次側ブリッジ回路１１０および２次側ブリッジ回路１２０間において電力伝送を行う場合を示すタイミングチャートである。
図２に基づき、実施形態１に係るＤＣ－ＤＣコンバータ１００の動作を説明する。図２は、１次側ブリッジ回路１１０および２次側ブリッジ回路１２０間において電力伝送を行う場合を示すタイミングチャートである。
【0026】
各レグにおいて２つのスイッチング素子（例えば、第１レグ１１１におけるスイッチング素子Ｓｗ１とＳｗ２）が同時に導通するときに流れる貫通電流を防ぐために、オンオフの切替えの際には、これら２つのスイッチング素子を双方ともオフとするゲート信号を生成する。一般的に知られているように、このゲート信号のタイミング差をデッドタイムと称し、本実施形態の回路においても設ける必要がある。しかし、以下の説明及び図２～８では、説明を分かりやすくするためにデッドタイムには言及せずに動作を説明している場合がある。しかしながら、実際のＤＣ－ＤＣコンバータにおいては、デッドタイムが適宜設けられている。
【0027】
１次側ブリッジ回路１１０におけるスイッチング素子Ｓｗ１～Ｓｗ４のデューティは、デッドタイムを無視して５０％の固定値である。また、スイッチング素子Ｓｗ１とＳｗ４のスイッチングタイミング（制御信号Ｓ１とＳ４とのスイッチング周期のタイミング差）は図に示すように時刻ｔ２から時刻ｔ３の分だけずれている。すなわち、１次側ブリッジ回路１１０のレグ間位相差（１次側レグ間位相差）φL1は時刻ｔ２から時刻ｔ３の期間の長さである。
【0028】
また、２次側ブリッジ回路１２０におけるスイッチング素子Ｓｗ５～Ｓｗ８のデューティについても、デッドタイムを無視して５０％の固定値である。スイッチング素子Ｓｗ５とＳｗ８のスイッチングタイミング（制御信号Ｓ５とＳ８とのタイミング差）には、２次側レグ間位相差φL2が設けられている。図２で示されているように、２次側レグ間位相差φL2は時刻ｔ２から時刻ｔ４の期間の長さである。また図２で表されるように、第１レグ１１１と第３レグ１２１との間に位相差はない。（制御信号Ｓ１、Ｓ２と制御信号Ｓ５、Ｓ６のタイミングは同じ。）
【0029】
図２に示されるトランス１次側電圧Ｖｔｒ１は、１次側ブリッジ回路１１０の出力端子１１３、１１４間の電位差、即ち、１次側ブリッジ回路１１０の出力電圧である。トランス２次側電圧Ｖｔｒ２は、２次側ブリッジ回路１２０の入力端子１２３、１２４間の電位差であり、２次側ブリッジ回路１２０の入力電圧である。インダクタ電流ｉLは、変換部１３０に流れる電流を表している。
【0030】
図２に示す時刻ｔ０、ｔ１、ｔ２およびｔ３におけるＤＣ－ＤＣコンバータ１００の動作の詳細については後述するが、ここでは、各時刻ｔ０～ｔ３におけるインダクタ電流値理論式を示す。
ここで、ｎはトランスＴｒの１次巻き線と２次巻き線との巻き線比（ｎ１／ｎ２）である。
【数1】
【数2】
【数3】
【数4】
【0031】
また、出力電力Ｐoutの理論式はインダクタ電流理論式とトランス電圧の積の面積分により求められ、次の（５）式で表される。
【0032】
【数5】
【0033】
また、（１）～（４）式からわかるように、インダクタ電流ｉLは１次側レグ間位相差φL1と２次側レグ間位相差φL2との差を一定にすることによって、出力電力Ｐoutに関係なく一定の値とすることができる。したがって、ＤＣ－ＤＣコンバータ１００の動作を制御するにあたっては、１次側レグ間位相差φL1と２次側レグ間位相差φL2との差を一定に保ちながら、１次側レグ間位相差φL1と２次側レグ間位相差φL2とを増減させることにより、インダクタ電流ｉLは一定のまま出力電力Ｐoutを制御することが可能になる。
【0034】
なお、１次側レグ間位相差φL1と２次側レグ間位相差φL2との差は、各スイッチング素子Ｓｗ１～Ｓｗ８をゼロボルトスイッチング（Zero Voltage Switching：ＺＶＳ）動作が可能な最小電流となるように設定する。
【0035】
【数6】
【0036】
図３は、一例として第２レグ１１２において、ＺＶＳ動作が可能な最小電流でスイッチング素子Ｓｗ３スイッチング動作させたときのインダクタ電流ｉL、スイッチング素子Ｓｗ３のドレインーソース間電圧Vds3及びスイッチング素子Ｓｗ３およびＳｗ４のそれぞれのゲートーソース間電圧Vgs3、Vgs4を示した図である。なお、デッドタイムは、1.2μｓに設定している。図３からわかるように、インダクタ電流ｉLが最小電流（１００Ａ）となるようにスイッチング動作させると、スイッチング素子Ｓｗ３をオンさせる前のデッドタイム中に、そのドレインーソース間電圧Vds3は1.1μｓかけて緩やかに変化していく。
【0037】
図４は、同じく一例として第２レグ１１２において、過大な電流でスイッチング素子Ｓｗ３をスイッチング動作させたときのインダクタ電流ｉL、スイッチング素子Ｓｗ３のドレインーソース間電圧Vds3及びスイッチング素子Ｓｗ１およびＳｗ２のそれぞれのゲートーソース間電圧Vgs3、Vgs4を示した図である。図４からわかるように、インダクタ電流ｉLが過大な電流（２００Ａ）でスイッチング動作させると、スイッチング素子Ｓｗ３をオンさせる前のデッドタイム中に、そのドレインーソース間電圧Vds3は0.6μｓの間で急激に変化していく。
【0038】
図３、図４いずれの場合であっても、インダクタ電流ｉLが最小電流以上に維持されていることで、デッドタイム中にスナバコンデンサＣsnub5の放電が完了し、スイッチング素子Ｓｗ３のターンオン時のＺＶＳが実現される。なお、ここでは第２レグ１１２について説明したが、第１レグ１１１、第４レグ１２２においても同様である。
【0039】
以上の比較からわかるように、ＺＶＳ動作が可能な最小電流で動作させることにより、損失（デットタイム時の電流×電圧の積分値に比例）を低減できることがわかる。
【0040】
（ＤＣ－ＤＣコンバータの動作：各タイミングにおける動作）
次に、図２における時刻ｔ０から時刻ｔ３までの各区間(i)、(ii)、(iii)におけるＤＣ－ＤＣコンバータ１００の動作を図５～図８を用いて説明する。なお、図５～図８では図１で示した回路の一部を省略、簡易化した図としている。
次に、図２における時刻ｔ０から時刻ｔ３までの各区間(i)、(ii)、(iii)におけるＤＣ－ＤＣコンバータ１００の動作を図５～図８を用いて説明する。なお、図５～図８では図１で示した回路の一部を省略、簡易化した図としている。
【0041】
図５は区間(i)における極性反転前のＤＣ－ＤＣコンバータ１００の動作を説明する図である。区間(i)において、インダクタ電流ｉLは時刻ｔ０においてマイナスの値（ゼロ以下）の電流が流れている（区間(i)の一点鎖線の丸印参照）。この時刻ｔ０からインダクタ電流ｉLがゼロになるまでの期間が極性反転前という期間に該当する。
【0042】
区間(i)においては、制御信号Ｓ１、Ｓ４、Ｓ５、Ｓ７が高電位（Ｈ）のため、スイッチング素子Ｓｗ１、Ｓｗ４、Ｓｗ５、Ｓｗ７がＯＮ状態となる。一方、制御信号Ｓ２、Ｓ３、Ｓ６、Ｓ８が低電位（Ｌ）のため、スイッチング素子Ｓｗ２、Ｓｗ３、Ｓｗ６、Ｓｗ８がＯＦＦ状態となる。なお上述したように、各レグ１１１、１１２、１２１、１２２においては一方のスイッチング素子がＯＮ状態、他方のスイッチング素子がＯＦＦ状態となるため、以降の説明においては、ＯＮ状態のスイッチング素子のみを説明する。
【0043】
図５の矢印で示したように、区間(i)における極性反転前において、電流は１次側直流電源Ｅ１からダイオードＤ４、ダイオードＤ７、スイッチング素子Ｓｗ５、インダクタＬ（変換部１３０の等価的インダクタ）、ダイオードＤ１という経路を経て１次側直流電源Ｅ１に流れる。インダクタＬに蓄積されたエネルギーが１次側直流電源Ｅ１に回生され、インダクタ電流ｉLが徐々に小さくなる。
【0044】
図６は区間(i)における極性反転後のＤＣ－ＤＣコンバータ１００の動作を説明する図である。区間(i)において、インダクタ電流ｉLは時刻ｔ０と時刻ｔ１の中間近傍でプラスの値の電流が流れるようになる。インダクタ電流ｉLがゼロ以上になった期間が極性反転後という期間に該当する。
【0045】
区間(i)においては、制御信号Ｓ１、Ｓ４、Ｓ５、Ｓ７が高電位（Ｈ）のため、スイッチング素子Ｓｗ１、Ｓｗ４、Ｓｗ５、Ｓｗ７がＯＮ状態である。このため、極性反転後の電流のルートは１次側直流電源Ｅ１からスイッチング素子Ｓｗ１、インダクタＬ、ダイオードＤ５、スイッチング素子Ｓｗ７、スイッチング素子Ｓｗ４という経路を経て１次側直流電源Ｅ１に流れる。電源Ｅ１からインダクタＬにエネルギーが蓄積され、インダクタ電流ｉLが徐々に大きくなる。
【0046】
図７は区間(ii)におけるＤＣ－ＤＣコンバータ１００の動作を説明する図である。区間(ii)においては、スイッチング素子Ｓｗ１、Ｓｗ４、Ｓｗ５、Ｓｗ８がＯＮ状態であるため、電流のルートは１次側直流電源Ｅ１からスイッチング素子Ｓｗ１、インダクタＬ、ダイオードＤ５、直流電源Ｅ２、ダイオードＤ８、スイッチング素子Ｓｗ４という経路を経て１次側直流電源Ｅ１に流れる。ＤＣ－ＤＣコンバータ１００では、区間(ii)において、１次側から２次側への電力の輸送が行われる。従って、ＤＣ－ＤＣコンバータ１００では、区間(ii)を短くすることで、低出力に対応できる。
【0047】
図８は区間(iii)におけるＤＣ－ＤＣコンバータ１００の動作を説明する図である。区間(iii)においては、スイッチング素子Ｓｗ２、Ｓｗ４、Ｓｗ６、Ｓｗ８がＯＮ状態であるため、電流のルートは閉じたルートとなり、ダイオードＤ２、インダクタＬ、スイッチング素子Ｓｗ６、ダイオードＤ８、スイッチング素子Ｓｗ４という経路を構成する。
【0048】
（ＤＣ－ＤＣコンバータの動作：出力電力の変更）
図９は出力電力が小さくなる場合のＤＣ－ＤＣコンバータ１００の動作を示すタイムチャートである。ＤＣ－ＤＣコンバータ１００における各レグの制御信号Ｓ１～Ｓ８の高電位（Ｈ）、低電位（Ｌ）の切り替わりについては、上述した基本動作（図２）と同じである。ただし、その切り替わりのタイミングは、基本動作と異なり、区間（ii）が短くなり、区間(iii) （１次側レグ間位相差φL1）が長くなっている。図９からわかるように、出力電圧Ｐoutは、区間（ii）（および時刻ｔ４以降に制御信号Ｓ１、Ｓ２が切り替わるタイミングまでの区間）において出力されるため、平均の出力電圧は小さくなる。
図９は出力電力が小さくなる場合のＤＣ－ＤＣコンバータ１００の動作を示すタイムチャートである。ＤＣ－ＤＣコンバータ１００における各レグの制御信号Ｓ１～Ｓ８の高電位（Ｈ）、低電位（Ｌ）の切り替わりについては、上述した基本動作（図２）と同じである。ただし、その切り替わりのタイミングは、基本動作と異なり、区間（ii）が短くなり、区間(iii) （１次側レグ間位相差φL1）が長くなっている。図９からわかるように、出力電圧Ｐoutは、区間（ii）（および時刻ｔ４以降に制御信号Ｓ１、Ｓ２が切り替わるタイミングまでの区間）において出力されるため、平均の出力電圧は小さくなる。
【0049】
図１０は出力電力が大きくなる場合のＤＣ－ＤＣコンバータ１００の動作を示すタイムチャートである。出力電力が大きくなる場合のＤＣ－ＤＣコンバータ１００における各レグの制御信号Ｓ１～Ｓ８の高電位（Ｈ）、低電位（Ｌ）の切り替わりについては出力電力が小さくなる場合（図９）と同じである。ただし、その切り替わりのタイミングは、出力電力が小さくなる場合と異なり、区間（ii）が長くなり、区間(iii) （１次側レグ間位相差φL1）が短くなっている。上述したように、出力電圧Ｐoutは、区間（ii）（および時刻ｔ４以降に制御信号Ｓ１、Ｓ２が切り替わるタイミングまでの区間）において出力されるため、出力電圧Ｐoutは長い期間出力され、結果として平均の出力電圧は大きくなる。
【0050】
なお、出力電力が小さくなる場合および出力電力が大きくなる場合においても、１次側レグ間位相差φL1と２次側レグ間位相差φL2との差（区間(i)または時刻ｔ３と時刻ｔ４の間）は同じである。即ち、図９、図１０におけるＤＣ－ＤＣコンバータ１００では、１次側レグ間位相差φL1と２次側レグ間位相差φL2との差を一定に保ち、１次側レグ間位相差φL1と２次側レグ間位相差φL2を増減させることにより出力電力Ｐoutが制御可能なのである。
【0051】
また、インダクタ電流ｉLのピーク値も変わらない。これにより、ＺＶＳを実現できる式（６）の条件を保ったまま、低出力動作を実現できる。
【0052】
（ＤＣ－ＤＣコンバータの動作：動作モードの切替）
実施形態１のＤＣ－ＤＣコンバータ１００において、動作モードが切り替わる場合を、図１１のタイムチャートを用いて説明する。なお、この動作モードの切替においては、２次側レグ間位相差φL2を調整して図２における期間(ii)を最大限まで大きくし、輸送する電力を最大にした場合として説明している。これ以上輸送電力を大きくするには、１次側ブリッジ回路１１１と２次側ブリッジ回路１２０の位相差を付与する等、公知の技術が適用できる。
実施形態１のＤＣ－ＤＣコンバータ１００において、動作モードが切り替わる場合を、図１１のタイムチャートを用いて説明する。なお、この動作モードの切替においては、２次側レグ間位相差φL2を調整して図２における期間(ii)を最大限まで大きくし、輸送する電力を最大にした場合として説明している。これ以上輸送電力を大きくするには、１次側ブリッジ回路１１１と２次側ブリッジ回路１２０の位相差を付与する等、公知の技術が適用できる。
【0053】
図１１において図示してはいないが、動作モードが切り替わる前の状態においては、１次側ブリッジ回路１１０における第１レグ１１１の制御信号Ｓ１、Ｓ２と第２レグ１１２の制御信号Ｓ３、Ｓ４とは逆の位相を有している。また、２次側ブリッジ回路における第３レグ１２１、の制御信号Ｓ５、Ｓ６と第４レグ１２２の制御信号Ｓ７、Ｓ８とは逆の位相を有しており、かつ、第１レグ１１１の制御信号Ｓ１、Ｓ２と第３レグ１２１の制御信号Ｓ５、Ｓ６とは同じタイミングを有している。この図示しない状態から動作モードが切り替わると、第４レグ１２２の制御信号Ｓ７、Ｓ８が第３レグ１２１の制御信号Ｓ５、Ｓ６に対して位相差（２次側レグ間位相差φL2）を発生する。
【0054】
即ち、図８に示す時刻ｔ０から区間(i)だけずれた時刻ｔ１まで（もしくは、時刻ｔ２から区間(i)だけずれた時刻ｔ３まで）２次側レグ間位相差φL2を有することになる。この２次側レグ間位相差φL2を有した区間(i)において、トランス１次側電圧Ｖtr1とトランス２次側電圧Ｖtr2とが異なる電圧を有する。（図１１のトランス１次側電圧Ｖtr1、トランス２次側電圧Ｖtr2参照）なお、トランス１次側電圧Ｖtr1およびトランス２次側電圧Ｖtr2が同時にゼロボルトとなる期間はない。これは、上述したＤＣ－ＤＣコンバータ１００の基本動作と異なる点である。このトランス１次側電圧Ｖtr1とトランス２次側電圧Ｖtr2との電圧差がインダクタ電流ｉLを流すことになり、結果として出力電圧Poutを出力することになる。
【0055】
（ＤＣ－ＤＣコンバータの動作：起動時の説明）
図１２は起動時におけるＤＣ－ＤＣコンバータ１００の動作を示すタイムチャートである。起動時における説明では、１次側レグ間位相差φL1と２次側レグ間位相差φL2をどのようにして設定するかについて説明する。
図１２は起動時におけるＤＣ－ＤＣコンバータ１００の動作を示すタイムチャートである。起動時における説明では、１次側レグ間位相差φL1と２次側レグ間位相差φL2をどのようにして設定するかについて説明する。
【0056】
起動時においては、１次側ブリッジ回路１１０における第１レグ１１１と第２レグ１１２との間のレグ間位相差がπであり、２次側ブリッジ回路１２０における第３レグ１２１と第４レグ１２２との間のレグ間位相差もπである。したがって、図１１に示すように、第１～第４のレグ１１１～１２２を制御する制御信号（Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ２、Ｓ４、Ｓ６、Ｓ８）はすべて同じタイミングになっている。また、１次側レグ間位相差φL1と２次側レグ間位相差φL2も同じになる。このような状態においては電流が全く流れないため、トランス１次側電圧Ｖtr1、トランス２次側電圧Ｖtr2ともにゼロになり、インダクタ電流ｉLも流れずゼロとなる。
【0057】
図１３は起動時の状態から１次側ブリッジ回路１１０において位相差が制御され、インダクタ電流ｉLが流れ始める状態を示すタイムチャートである。図１３に示すように、ＤＣ－ＤＣコンバータ１００は起動時の状態から、１次側ブリッジ回路１１０における第１レグ１１１の制御信号Ｓ１、Ｓ２に対して、第２レグ１１２の制御信号Ｓ３、Ｓ４の信号の位相をずらす制御が行われる。これにより、１次側レグ間位相差φL1は、起動時より短くなる。
【0058】
一方、２次側ブリッジ回路１２０における第３レグ１２１の制御信号Ｓ３、Ｓ４と、第４レグ１２２の制御信号Ｓ７、Ｓ８の信号は起動時と同じく第１レグ１１１の制御信号Ｓ１、Ｓ２と同じタイミングである。したがって、２次側レグ間位相差φL2は、起動時と変わらない。即ち、１次側ブリッジ回路１１０におけるレグ間位相差φL1のみを制御することによって、インダクタ電流ｉLを発生させるのである。この制御により、１次側レグ間位相差φL1と２次側レグ間位相差φL2との間に差ができ、この差の区間においてトランス１次側電圧Ｖtr1が発生する（図１３のトランス１次側電圧Ｖtr1参照）。
【0059】
トランス２次側電圧Ｖtr2はゼロのままであるが、トランス１次側電圧Ｖtr1とトランス２次側電圧Ｖtr2との間に電位差が発生するため、インダクタ電流ｉLは流れる状態になる（図１３のインダクタ電流ｉL参照）。このインダクタ電流ｉLによる出力電圧Ｐoutの発生は抑えられ（ゼロの状態にして）、インダクタ電流ｉLはＺＶＳ可能な電流だけを流すことになる。また、インダクタ電流ｉLのピーク値が、ＺＶＳ可能な電流値（式６）になった時点で、１次側レグ間位相差φL1と２次側レグ間位相差φL2との差を固定し、図２および図５～８に示した実施形態１の制御を実行する。
【0060】
（ＤＣ－ＤＣコンバータにおけるデッドタイムの動作説明）
図１４は、ＤＣ－ＤＣコンバータ１００における各スイッチング素子Ｓｗ１～Ｓｗ８の動作を説明するためのタイムチャートである。実施形態１のＤＣ－ＤＣコンバータ１００においては、各レグ（例えば第１レグ１１１）における制御信号のペア（例えば制御信号Ｓ１、Ｓ２）は、各レグ（例えば第１レグ１１１）の２つのスイッチング素子（例えばスイッチング素子Ｓｗ１、Ｓｗ２）を双方ともオフとするゲート信号を発するデッドタイムを設ける必要がある。しかし、上述の実施形態１の説明においては、説明を分かりやすくするためにデッドタイムを省略して説明してきた。しかしながら、実際の各レグにおける制御信号（例えば制御信号Ｓ１、Ｓ２）にはデッドタイムが存在する。図１４ではこのデッドタイムを誇張した形で示している。
図１４は、ＤＣ－ＤＣコンバータ１００における各スイッチング素子Ｓｗ１～Ｓｗ８の動作を説明するためのタイムチャートである。実施形態１のＤＣ－ＤＣコンバータ１００においては、各レグ（例えば第１レグ１１１）における制御信号のペア（例えば制御信号Ｓ１、Ｓ２）は、各レグ（例えば第１レグ１１１）の２つのスイッチング素子（例えばスイッチング素子Ｓｗ１、Ｓｗ２）を双方ともオフとするゲート信号を発するデッドタイムを設ける必要がある。しかし、上述の実施形態１の説明においては、説明を分かりやすくするためにデッドタイムを省略して説明してきた。しかしながら、実際の各レグにおける制御信号（例えば制御信号Ｓ１、Ｓ２）にはデッドタイムが存在する。図１４ではこのデッドタイムを誇張した形で示している。
【0061】
図１４に示す区間ａにおいては、制御信号Ｓ５、Ｓ６ともにＬの状態になり、区間ｂにおいても、制御信号Ｓ５、Ｓ６ともにＬの状態になる。区間ａの初めのタイミングにおいてスイッチング素子Ｓｗ６がターンオフし、区間ａの終わりのタイミングにおいてスイッチング素子Ｓｗ５がターンオンする。同様に、区間ｂの初めのタイミングにおいてスイッチング素子Ｓｗ５がターンオフし、区間ｂの終わりのタイミングにおいてスイッチング素子Ｓｗ６がターンオンする。
【0062】
図１５は、区間ａのデッドタイム時の直前および直後の電流ループを示す図である。区間ａの直前の期間においては、制御信号Ｓ２、Ｓ３、Ｓ６及びＳ７がＨであり、電流は実線で示すように、１次側直流電源Ｅ１からスイッチング素子Ｓｗ３、ダイオードＤ７、２次側直流電源Ｅ２、ダイオードＤ６、インダクタＬ、スイッチング素子Ｓｗ２という経路を経て１次側直流電源Ｅ１に流れる。この時スイッチング素子Ｓｗ５には２次側直流電源Ｅ２から電圧が与えられているため、スナバコンデンサＣsnub5は充電されている。
【0063】
その後区間ａの始まりにおいてスイッチング素子Ｓｗ６がターンオフする。スイッチング素子Ｓｗ６のダイオードＤ６には電流が流れ続けるので、ＤＣ－ＤＣコンバータ１００内を流れる電流は区間ａ前と同様実線の矢印の通りである。したがって、スイッチング素子Ｓｗ５には２次側直流電源Ｅ２の電圧が印加され続け、スナバコンデンサＣsnub5が充電されている状態は変わらない。
【0064】
次に、区間ａのデッドタイムが終了すると、スイッチング素子Ｓｗ５はターンオンする。よって、このスイッチング素子Ｓｗ５のターンオンはハードスイッチングである。この瞬間に一点鎖線で示す経路で電流が流れる。即ち、スナバコンデンサＣsnub5に蓄積された電荷は、スイッチング素子Ｓｗ５がターンオンすることにより、スイッチング素子Ｓｗ６の方向に放出され、スイッチング素子Ｓｗ５のオン抵抗によって損失が生じる。一方、スナバコンデンサＣsnub６は、スナバコンデンサＣsnub5から放出された電荷による電流によって充電される。
【0065】
このような、デッドタイムの終了時における瞬間的電流の流れは、スイッチング周期の半周期ごとにそれぞれ逆方向に発生する。
【0066】
上述のように、第３レグ１２１のスイッチング素子Ｓｗ５はハードスイッチング動作となるが、その他のレグ１１１、１１２、１２２のスイッチング素子はＺＶＳ動作となり、ＤＣ－ＤＣコンバータ１００全体としては消費電力が抑制されるメリットがある。また、第３レグ１２１のスイッチング素子だけがハードスイッチング動作となるため、第３レグ１２１のスイッチング素子をＳｉＣ－ＭＯＳＦＥＴで構成し、その他のレグ１１１、１１２、１２２のスイッチング素子をＩＧＢＴで構成してもよい。このように構成することによって、ＤＣ－ＤＣコンバータ１００は安価となり、かつ、損失を低減することが可能になる。
【0067】
（実施形態１の効果）
上述したように、実施形態１のＤＣ－ＤＣコンバータによれば、低出力動作時においても１つのレグ（第３レグ１２１）を除いた他のレグ（第１レグ１１１、第２レグ１１２及び第４レグ１２２）のスイッチング素子をＺＶＳで動作させることにより、損失を低減したＤＣ－ＤＣコンバータを実現できる。
上述したように、実施形態１のＤＣ－ＤＣコンバータによれば、低出力動作時においても１つのレグ（第３レグ１２１）を除いた他のレグ（第１レグ１１１、第２レグ１１２及び第４レグ１２２）のスイッチング素子をＺＶＳで動作させることにより、損失を低減したＤＣ－ＤＣコンバータを実現できる。
【0068】
〔実施形態２〕
（制御部の全体説明）
実施形態２の制御部１４０ａについて、図１６～図１９を参照しながら説明する。実施形態２では、制御部の内部構成がより具体化して示されている。実施形態２の制御部１４０ａは、実施形態１の制御部１４０に適用できる。
（制御部の全体説明）
実施形態２の制御部１４０ａについて、図１６～図１９を参照しながら説明する。実施形態２では、制御部の内部構成がより具体化して示されている。実施形態２の制御部１４０ａは、実施形態１の制御部１４０に適用できる。
【0069】
【0070】
（電流制御部の構成）
図１７は、電流制御部１４１の構成を示すブロック図である。電流制御部１４１は、偏差演算部２１１、電力演算部２１２およびＰＩ（Proportional Integral）制御部２１３とを備えている。
図１７は、電流制御部１４１の構成を示すブロック図である。電流制御部１４１は、偏差演算部２１１、電力演算部２１２およびＰＩ（Proportional Integral）制御部２１３とを備えている。
【0071】
偏差演算部２１１の一方の入力には、ＺＶＳ可能な最小電流Izvs_minが入力され、他方の入力にはＤＣ－ＤＣコンバータ１００の出力電流のピーク値I2peakが入力される。なお、ここではＤＣ－ＤＣコンバータ１００において１次側ブリッジ回路１１０から２次側ブリッジ回路１２０へと電力が伝送される場合を想定し、２次側ブリッジ回路１２０から出力される出力電流のピーク値I2peakが偏差演算部２１１に入力されている。しかしながら、２次側ブリッジ回路１２０から１次側ブリッジ回路１１０へと電力が伝送される場合は、１次側ブリッジ回路１１０から出力される出力電流のピーク値偏差I1peakが偏差演算部２１１に入力される。偏差演算部２１１は両方の入力を比較して電力偏差を出力する。
【0072】
電力演算部２１２では、偏差演算部２１１から出力された電力偏差を１次側電圧Ｖ1、起動時のレグ間位相差π、スイッチング周波数ｆ、インダクタンスＬなどと演算を行い、位相偏差ａ（ｅ）が出力される。
【0073】
この位相偏差ａ（ｅ）はＰＩ制御部２１３で増幅され、位相差異ａ（第１レグ１１１と第２レグ１１２との位相差φL1と第３レグ１２１と第４レグ１２２との位相差φL2との差異：ａ＝φL1－φL2）が出力される。
【0074】
（電力制御部の構成）
図１８は、電力制御部１４２の構成を示すブロック図である。電力制御部１４２は、電力演算部２０１、偏差演算部２０２、位相偏差演算部２０３およびＰＩ制御部２０４とを備えている。
図１８は、電力制御部１４２の構成を示すブロック図である。電力制御部１４２は、電力演算部２０１、偏差演算部２０２、位相偏差演算部２０３およびＰＩ制御部２０４とを備えている。
【0075】
電力演算部２０１は、１次側ブリッジ回路１１０の電流計１１５及び電圧計１１６または２次側ブリッジ回路１２０の電流計１２５及び電圧計１２６から１次側電圧Ｖ1および１次側電流Ｉ1または２次側電圧Ｖ2、２次側電流Ｉ2のいずれかを取得する。ここで取得する電流と電圧は、ＤＣ－ＤＣコンバータ１００の動作状況に依存する。即ち、ＤＣ－ＤＣコンバータ１００において１次側ブリッジ回路１１０から２次側ブリッジ回路１２０へと電力が伝送される場合、電力演算部２０１は２次側電圧Ｖ2、２次側電流Ｉ2を取得する。また、２次側ブリッジ回路１２０から１次側ブリッジ回路１１０へと電力が伝送される場合、電力演算部２０１は１次側電圧Ｖ1および１次側電流Ｉ1を取得する。
【0076】
電力演算部２０１は、演算結果を偏差演算部２０２の他方の入力に出力する。偏差演算部２０２の一方の入力には、ＤＣ－ＤＣコンバータ１００の出力電力Ｐoutが入力され、比較結果として電力偏差ΔＰoutを導出する。
【0077】
位相偏差演算部２０３は、電力演算部２０１から電力偏差ΔＰoutを受け取るとともに、１次側電圧Ｖ1、２次側電圧Ｖ2、トランスの巻き線比ｎ、スイッチング周波数ｆsw、インダクタンスＬを数式に従って位相偏差φL2(e) を生成する。
【0078】
位相偏差φL2(e) はＰＩ制御部２０４で増幅され、第３レグ１２１と第４レグ１２２の位相差φL2として出力される。
【0079】
（制御信号生成部の構成）
図１９は、制御信号生成部１４３の構成を示すブロック図である。制御信号生成部１４３は、パルス幅調整（ＰＷＭ）部２２１、第１位相差付加部２２２、第２位相差付加部２２３およびインバータ２３１～２３４とを備えている。
図１９は、制御信号生成部１４３の構成を示すブロック図である。制御信号生成部１４３は、パルス幅調整（ＰＷＭ）部２２１、第１位相差付加部２２２、第２位相差付加部２２３およびインバータ２３１～２３４とを備えている。
【0080】
パルス幅調整部２２１は、所定のパルス幅を持つパルスを出力する。実施形態２のパルス幅調整部２２１は、スイッチング素子Ｓｗ１とスイッチング素子Ｓｗ５の制御に用いられる制御信号Ｓ１およびＳ５を出力している。制御信号Ｓ１はインバータ２３１によって反転されてスイッチング素子Ｓｗ２の制御に用いられる制御信号Ｓ２として出力される。また、制御信号Ｓ５はインバータ２３３によって反転されてスイッチング素子Ｓｗ６の制御に用いられる制御信号Ｓ６として制御信号生成部１４３から出力される。
【0081】
なお、制御信号生成部１４３では、出力信号の論理を明確にするためにインバータ２３１～２３４によって単純に反転させているように示している。しかしながら、インバータ２３１～２３４によって遅延が生じてしまうため、実際の回路においてはそのような遅延を無視できるよう構成されている。
【0082】
（実施形態２の効果）
実施形態２のＤＣ－ＤＣコンバータによれば、実施形態１の効果に加え、制御に用いる入力をＤＣ－ＤＣコンバータから取得しているため、制御部を容易に設計することが可能になる。
実施形態２のＤＣ－ＤＣコンバータによれば、実施形態１の効果に加え、制御に用いる入力をＤＣ－ＤＣコンバータから取得しているため、制御部を容易に設計することが可能になる。
【0083】
〔まとめ〕
本発明の態様１に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第１レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第２レグとを有する１次側ブリッジ回路と、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第３レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第４レグとを有する２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記第１ないし第４レグのそれぞれの前記スイッチング素子を制御する制御信号を出力する制御部とを備え、前記制御部は、前記第１および第３レグの前記制御信号を同じ位相とし、前記第１レグと前記第２レグとの間の位相差である第１位相差と、前記第３レグと前記第４レグとの間の位相差である第２位相差との差異を所定の一定値とし、前記１次側ブリッジ回路から前記２次側ブリッジ回路へ、または前記２次側ブリッジ回路から前記１次側ブリッジ回路へと輸送する電力に応じて、前記第２位相差を制御することを特徴とする。
本発明の態様１に係るＤＣ－ＤＣコンバータは、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第１レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第２レグとを有する１次側ブリッジ回路と、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第３レグと、複数のスイッチング素子と、前記スイッチング素子にそれぞれ並列に接続される複数のコンデンサ素子とを有する第４レグとを有する２次側ブリッジ回路と、トランスを有し、前記１次側ブリッジ回路と前記２次側ブリッジ回路との間に接続される変換部と、前記第１ないし第４レグのそれぞれの前記スイッチング素子を制御する制御信号を出力する制御部とを備え、前記制御部は、前記第１および第３レグの前記制御信号を同じ位相とし、前記第１レグと前記第２レグとの間の位相差である第１位相差と、前記第３レグと前記第４レグとの間の位相差である第２位相差との差異を所定の一定値とし、前記１次側ブリッジ回路から前記２次側ブリッジ回路へ、または前記２次側ブリッジ回路から前記１次側ブリッジ回路へと輸送する電力に応じて、前記第２位相差を制御することを特徴とする。
【0084】
本発明の態様２に係るＤＣ－ＤＣコンバータは、態様１において、さらに前記変換部に流れる電流を制御して、前記１次側ブリッジ回路のそれぞれの前記スイッチング素子においてゼロボルトスイッチングを可能とするよう前記所定の一定値を定めることを特徴とする。
【0085】
本発明の態様３に係るＤＣ－ＤＣコンバータは、態様１または２において、さらに、前記制御部は、前記第１、第２及び第４レグのそれぞれの前記スイッチング素子をゼロボルトスイッチングで動作させ、前記第３レグのそれぞれの前記スイッチング素子をハードスイッチングで動作させることを特徴とする。
【0086】
本発明の態様４に係るＤＣ－ＤＣコンバータは、態様１ないし３のいずれかにおいて、さらに、前記制御部は、前記スイッチング素子のスイッチング周期の半周期毎にオンとオフとを切り替える制御信号を出力することを特徴とする。
【0087】
本発明の態様５に係るＤＣ－ＤＣコンバータは、態様１ないし４のいずれかにおいて、前記１次側及び前記２次側ブリッジ回路は、前記１次側及び前記２次側ブリッジ回路のそれぞれの電圧値を測定する電圧測定部と、前記１次側及び前記２次側ブリッジ回路のそれぞれに流れる電流値を測定する電流測定部とを有し、前記制御部は、前記電圧測定部及び前記電流測定部から前記１次側及び前記２次側ブリッジ回路の前記それぞれの電圧値および前記それぞれの電流値を取得して、前記制御を行うことを特徴とする。
【0088】
本発明の態様６に係るＤＣ－ＤＣコンバータは、態様５において、さらに、前記制御部は、前記電圧測定部および前記電流測定部から前記電圧値および前記電流値を取得して、少なくとも当該取得した電圧値および電流値に基づいて前記第２位相差を出力する電力制御部を有することにより、前記２位相差を制御することを特徴とする。
【0089】
本発明の態様７に係るＤＣ－ＤＣコンバータは、態様５または６において、さらに、前記制御部は、前記電流測定部から前記電流値を取得して、前記電流値のピーク値に基づいて前記所定の一定値を出力する制御信号生成部を有することにより、前記所定の一定値を定めることを特徴とする。
【0090】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【符号の説明】
【0091】
１００ ＤＣ－ＤＣコンバータ
１１０ １次側ブリッジ回路
１２０ ２次側ブリッジ回路
１３０ 変換部
１１１ 第１レグ
１１２ 第２レグ
１２１ 第３レグ
１２２ 第４レグ
Ｓｗ１～Ｓｗ８ スイッチング素子
Ｄ１～Ｄ８ ダイオード
Ｃsnub1～Ｃsnub8 スナバコンデンサ（コンデンサ素子）
Ｌ、Ｌ1、Ｌ2 リアクトル
Ｔｒ トランス
Ｉ2 １次側電流
Ｉ2 ２次側電流
Ｅ1 １次側電源
Ｅ2 ２次側電源
Ｖ1 １次側電圧
Ｖ2 ２次側電圧
Ｓ１～Ｓ８ 制御信号
Ｖtr1 トランス１次側電圧
Ｖtr2 トランス２次側電圧
ｉL インダクタ電流
１１０ １次側ブリッジ回路
１２０ ２次側ブリッジ回路
１３０ 変換部
１１１ 第１レグ
１１２ 第２レグ
１２１ 第３レグ
１２２ 第４レグ
Ｓｗ１～Ｓｗ８ スイッチング素子
Ｄ１～Ｄ８ ダイオード
Ｃsnub1～Ｃsnub8 スナバコンデンサ（コンデンサ素子）
Ｌ、Ｌ1、Ｌ2 リアクトル
Ｔｒ トランス
Ｉ2 １次側電流
Ｉ2 ２次側電流
Ｅ1 １次側電源
Ｅ2 ２次側電源
Ｖ1 １次側電圧
Ｖ2 ２次側電圧
Ｓ１～Ｓ８ 制御信号
Ｖtr1 トランス１次側電圧
Ｖtr2 トランス２次側電圧
ｉL インダクタ電流
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】