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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022173051
(43)【公開日】2022-11-17
(54)【発明の名称】半導体素子のリーク電流検出回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20221110BHJP
H02M 1/00 20070101ALI20221110BHJP
【ＦＩ】
H02M1/08 A
H02M1/00 H
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022006415
(22)【出願日】2022-01-19
(31)【優先権主張番号】P 2021078530
(32)【優先日】2021-05-06
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000567
【氏名又は名称】弁理士法人サトー
(72)【発明者】
【氏名】長谷川 淳一
(72)【発明者】
【氏名】丹羽 章雅
【テーマコード（参考）】
5H740
【Ｆターム（参考）】
5H740BA12
5H740BB08
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5H740MM11
(57)【要約】
【課題】半導体素子の導通制御が行われる期間においても、リーク電流を切り分けて確実に検出できる半導体素子のリーク電流検出回路を提供する。
【解決手段】マスク回路１０Ｓは、パワー素子１をターンオンさせる際に、ゲートに充電電流が流入する期間をマスク期間に設定し、電流センスアンプ７Ｓ及びコンパレータ８Ｓは、マスク期間が経過した後、パワー素子１のゲートからソースに流れるリーク電流を検出すると検出信号を出力する。
【選択図】図１
【解決手段】マスク回路１０Ｓは、パワー素子１をターンオンさせる際に、ゲートに充電電流が流入する期間をマスク期間に設定し、電流センスアンプ７Ｓ及びコンパレータ８Ｓは、マスク期間が経過した後、パワー素子１のゲートからソースに流れるリーク電流を検出すると検出信号を出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
高電位側端子と、低電位側端子と、これらの端子と絶縁された状態で配置され、両端子間の導通状態を制御する信号が入力される制御端子とを備える半導体素子（１，５２）について、
前記半導体素子をターンオンさせる際に、前記制御端子に充電電流が流入する期間を検出不能期間に設定する低電位側設定回路（１０Ｓ）と、
前記検出不能期間が経過した後、前記制御端子から前記低電位側導通端子に流れるリーク電流を検出すると、検出信号を出力する低電位側検出部（６Ａ～６Ｈ，７Ｓ，８Ｓ）とを備える半導体素子のリーク電流検出回路。
前記半導体素子をターンオンさせる際に、前記制御端子に充電電流が流入する期間を検出不能期間に設定する低電位側設定回路（１０Ｓ）と、
前記検出不能期間が経過した後、前記制御端子から前記低電位側導通端子に流れるリーク電流を検出すると、検出信号を出力する低電位側検出部（６Ａ～６Ｈ，７Ｓ，８Ｓ）とを備える半導体素子のリーク電流検出回路。
【請求項2】
高電位側端子と、低電位側端子と、これらの端子と絶縁された状態で配置され、両端子間の導通状態を制御する信号が入力される制御端子とを備える半導体素子（１，５２）について、
前記半導体素子をターンオフさせる際に、前記制御端子から放電電流が流出する期間を検出不能期間に設定する高電位側設定回路（１０Ｄ）と、
前記検出不能期間が経過した後、前記高電位側導通端子から前記制御端子に流れるリーク電流を検出すると、検出信号を出力する高電位側検出部（６Ａ～６Ｈ，７Ｄ，８Ｄ）とを備える半導体素子のリーク電流検出回路。
前記半導体素子をターンオフさせる際に、前記制御端子から放電電流が流出する期間を検出不能期間に設定する高電位側設定回路（１０Ｄ）と、
前記検出不能期間が経過した後、前記高電位側導通端子から前記制御端子に流れるリーク電流を検出すると、検出信号を出力する高電位側検出部（６Ａ～６Ｈ，７Ｄ，８Ｄ）とを備える半導体素子のリーク電流検出回路。
【請求項3】
前記半導体素子をターンオフさせる際に、前記制御端子から放電電流が流出する期間を検出不能期間に設定する高電位側設定回路（１０Ｄ）と、
前記検出不能期間が経過した後、前記高電位側導通端子から前記制御端子に流れるリーク電流を検出すると、検出信号を出力する高電位側検出部（７Ｄ，８Ｄ）とを備える請求項１記載の半導体素子のリーク電流検出回路。
前記検出不能期間が経過した後、前記高電位側導通端子から前記制御端子に流れるリーク電流を検出すると、検出信号を出力する高電位側検出部（７Ｄ，８Ｄ）とを備える請求項１記載の半導体素子のリーク電流検出回路。
【請求項4】
前記低電位側検出部と前記高電位側検出部とは何れも、前記制御端子に直列に接続された共通の抵抗素子（５）に接続されている請求項３記載の半導体素子のリーク電流検出回路。
【請求項5】
前記低電位側検出部は、前記制御端子への充電経路に配置される充電側抵抗素子（５Ｈ）に接続され、
前記高電位側検出部は、前記制御端子からの放電経路に配置される放電側抵抗素子（５Ｌ）に接続されている請求項３記載の半導体素子のリーク電流検出回路。
前記高電位側検出部は、前記制御端子からの放電経路に配置される放電側抵抗素子（５Ｌ）に接続されている請求項３記載の半導体素子のリーク電流検出回路。
【請求項6】
前記充電側抵抗素子は、前記半導体素子を定電流駆動方式によりターンオンさせる駆動回路が備える一端が電源に接続されたシャント抵抗（２２Ｈ）であり、
前記放電側抵抗素子は、前記半導体素子を定電流駆動方式によりターンオフさせる駆動回路が備える一端がグランドに接続されたシャント抵抗（２２Ｌ）である請求項５記載の半導体素子のリーク電流検出回路。
前記放電側抵抗素子は、前記半導体素子を定電流駆動方式によりターンオフさせる駆動回路が備える一端がグランドに接続されたシャント抵抗（２２Ｌ）である請求項５記載の半導体素子のリーク電流検出回路。
【請求項7】
前記検出信号を低域濾波するフィルタ回路（３２）を備える請求項１から６の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項8】
前記低電位側検出部（６Ａ～６Ｈ）は、前記リーク電流の検出回数をカウントするカウンタ（３４）を備え、
前記カウンタのカウント値が、前記半導体素子をターンオンさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力する請求項１，３から７の何れか一項に記載の半導体素子のリーク電流検出回路。
前記カウンタのカウント値が、前記半導体素子をターンオンさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力する請求項１，３から７の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項9】
前記高電位側検出部（６Ａ～６Ｈ）は、前記リーク電流の検出回数をカウントするカウンタ（３４）を備え、
前記カウンタのカウント値が、前記半導体素子をターンオフさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力する請求項２から８の何れか一項に記載の半導体素子のリーク電流検出回路。
前記カウンタのカウント値が、前記半導体素子をターンオフさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力する請求項２から８の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項10】
前記カウンタのカウント値が、所定時間内に前記所定値に達すると前記検出信号を出力する請求項８又は９記載の半導体素子のリーク電流検出回路。
【請求項11】
前記カウンタのカウント値が、前記半導体素子をオンオフ制御する信号が所定回数だけ出力される内に前記所定値に達すると前記検出信号を出力する請求項８又は９記載の半導体素子のリーク電流検出回路。
【請求項12】
前記低電位側検出部は、前記リーク電流の検出回数をカウントするカウンタ（３４）を備え、
前記カウンタのカウント値が、前記半導体素子をターンオンさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力し、
前記半導体素子をオンにする信号の出力期間が、前記検出不能期間に前記フィルタ回路の時定数期間を加えたものよりも短ければ、前記オンの期間を前記連続の要件から除外するオン期間判定部（３７）を備える請求項７記載の半導体素子のリーク電流検出回路。
前記カウンタのカウント値が、前記半導体素子をターンオンさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力し、
前記半導体素子をオンにする信号の出力期間が、前記検出不能期間に前記フィルタ回路の時定数期間を加えたものよりも短ければ、前記オンの期間を前記連続の要件から除外するオン期間判定部（３７）を備える請求項７記載の半導体素子のリーク電流検出回路。
【請求項13】
前記高電位側検出部は、前記リーク電流の検出回数をカウントするカウンタ（３４）を備え、
前記カウンタのカウント値が、前記半導体素子をターンオフさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力し、
前記半導体素子をオフにする信号の出力期間が、前記検出不能期間に前記フィルタ回路の時定数期間を加えたものよりも短ければ、前記オフの期間を前記連続の要件から除外するオフ期間判定部を備える請求項７記載の半導体素子のリーク電流検出回路。
前記カウンタのカウント値が、前記半導体素子をターンオフさせる毎に連続して増加しながら所定値に達すると前記検出信号を出力し、
前記半導体素子をオフにする信号の出力期間が、前記検出不能期間に前記フィルタ回路の時定数期間を加えたものよりも短ければ、前記オフの期間を前記連続の要件から除外するオフ期間判定部を備える請求項７記載の半導体素子のリーク電流検出回路。
【請求項14】
前記半導体素子が、電気角周期毎に所定の波形に応じてオンオフ制御されている際に、
前記検出部（６Ｃ、６Ｅ、６Ｈ）は、１電気角周期内において、前記カウンタのカウント値が前記所定値に達すると前記検出信号を出力するリーク判定部（４１）を備える請求項８、９、１２及び１３の何れか一項に記載の半導体素子のリーク電流検出回路。
前記検出部（６Ｃ、６Ｅ、６Ｈ）は、１電気角周期内において、前記カウンタのカウント値が前記所定値に達すると前記検出信号を出力するリーク判定部（４１）を備える請求項８、９、１２及び１３の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項15】
前記半導体素子が、電気角周期毎に所定の波形に応じてオンオフ制御されている際に、
前記検出部（６Ｃ、６Ｅ、６Ｈ）は、１電気角周期内において、前記カウンタのカウント値が前記所定に達する状態が複数の電気角周期に亘り連続すると、前記検出信号を出力するリーク判定部（４４）を備える請求項８、９、１２及び１３の何れか一項に記載の半導体素子のリーク電流検出回路。
前記検出部（６Ｃ、６Ｅ、６Ｈ）は、１電気角周期内において、前記カウンタのカウント値が前記所定に達する状態が複数の電気角周期に亘り連続すると、前記検出信号を出力するリーク判定部（４４）を備える請求項８、９、１２及び１３の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項16】
前記検出部（６Ｅ，６Ｈ）は、前記オンオフ制御する信号の極性が変化するゼロクロス点に基づいて、前記１電気角周期を判定する請求項１４又は１５記載の半導体素子のリーク電流検出回路。
【請求項17】
前記オンオフ制御する信号を出力する信号出力部（７４）を備え、
前記検出部（６Ｈ）は、前記信号出力部より入力される電気角周期の情報に基づいて、前記１電気角周期を判定する請求項１４から１６の何れか一項に記載の半導体素子のリーク電流検出回路。
前記検出部（６Ｈ）は、前記信号出力部より入力される電気角周期の情報に基づいて、前記１電気角周期を判定する請求項１４から１６の何れか一項に記載の半導体素子のリーク電流検出回路。
【請求項18】
前記低電位側検出部は、前記半導体素子をターンオンさせる際にオン駆動され、前記制御端子に充電電流を流入させるオン駆動素子（３）のオン抵抗を利用してリーク電流を検出する請求項１記載の半導体素子のリーク電流検出回路。
【請求項19】
前記高電位側検出部は、前記半導体素子をターンオフさせる際にオン駆動され、前記制御端子より放電電流を流出させるオフ駆動素子（４）のオン抵抗を利用してリーク電流を検出する請求項２記載の半導体素子のリーク電流検出回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子において制御端子と導通端子との間に発生するリーク電流を検出する回路に関する。
【背景技術】
【0002】
例えばパワーＭＯＳＦＥＴ等のパワー素子において、ドレイン－ゲート間やゲート－ソース間に発生するリーク電流を検出する回路については、従来様々なものが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－２３６０３６号公報
【特許文献2】特開２０１１－７１１７４号公報
【特許文献3】特開２０１３－１９２４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ＮチャネルＭＯＳＦＥＴをターンオンさせる際にはゲートに充電電流が流入し、ターンオフさせる際にはゲートから放電電流が流出する。したがって、リーク電流を検出するには、上記のように充電電流や放電電流が流れる期間との切り分けを行う必要がある。しかしながら、上記の従来技術では何れも、リーク電流の検出に際して、充放電電流が流れる期間との切り分けをどのように行うかについて、具体的な開示がない。
【0005】
本発明は上記事情に鑑みてなされたものであり、その目的は、半導体素子の導通制御が行われる期間においても、リーク電流を切り分けて確実に検出できる半導体素子のリーク電流検出回路を提供することにある。
【課題を解決するための手段】
【0006】
請求項１記載の半導体素子のリーク電流検出回路によれば、低電位側設定回路は、半導体素子をターンオンさせる際に、制御端子に充電電流が流入する期間を検出不能期間に設定し、低電位側検出部は、その検出不能期間が経過した後、制御端子から低電位側導通端子に流れるリーク電流を検出すると検出信号を出力する。このように構成すれば、低電位側検出部は、制御端子に充電電流が流入する期間を確実に排除してリーク電流を検出することができる。
【0007】
請求項２記載の半導体素子のリーク電流検出回路によれば、高電位側設定回路は、半導体素子をターンオフさせる際に、制御端子から放電電流が流出する期間を検出不能期間に設定し、高電位側検出部は、その検出不能期間が経過した後、高電位側導通端子から制御端子に流れるリーク電流を検出すると検出信号を出力する。このように構成すれば、高電位側検出部は、制御端子から放電電流が流出する期間を確実に排除してリーク電流を検出することができる。
【図面の簡単な説明】
【0008】
【図1】第１実施形態であり、リーク電流検出回路の構成を示す図
【図2】ゲート電圧波形，ゲート電流波形及びリーク電流の検出タイミングを示す図
【図3】第２実施形態であり、リーク電流検出回路の構成を示す図
【図4】ゲート電圧波形，ゲート電流波形及びリーク電流の検出タイミングを示す図
【図5】マスク回路の具体例を示す図（その１）
【図6】マスク回路の具体例を示す図（その２）
【図7】第３実施形態であり、リーク電流検出回路の構成を示す図
【図8】ゲート電圧波形，ゲート電流波形及びリーク電流の検出タイミングを示す図
【図9】第４実施形態であり、リーク電流検出回路の構成を示す図
【図10】第５実施形態であり、定電流駆動方式の駆動回路を示す図
【図11】リーク電流検出回路の構成を示す図
【図12】第６実施形態であり、リーク電流検出回路の構成を示す図
【図13】第７実施形態であり、リーク電流検出回路の構成を示す図
【図14】ゲート電圧波形及び各回路の出力信号を示す図
【図15】第８実施形態であり、リーク電流検出回路の構成を示す図
【図16】カウンタのカウント値の変化を示すタイミングチャート
【図17】第９実施形態であり、リーク電流検出回路の構成を示す図
【図18】ゲート電圧のオン時間が、リーク電流の検出が可能な長さの場合を示す図
【図19】ゲート電圧のオン時間が、リーク電流の検出が不能な長さの場合を示す図
【図20】カウンタのカウント値の変化を示すタイミングチャート
【図21】第１０実施形態であり、リーク電流検出回路の構成を示す図
【図22】リーク電流の判定周期を示す図
【図23】リーク電流なしの場合を示す図
【図24】リーク電流ありの場合を示す図
【図25】第１１実施形態であり、リーク電流検出回路の構成を示す図
【図26】カウンタのカウント値の変化を示すタイミングチャート
【図27】第１２実施形態であり、電流センスアンプの具体例を示す図
【図28】第１３実施形態であり、電流センスアンプの具体例を示す図
【図29】第１４実施形態であり、電流センスアンプの具体例を示す図
【図30】第１５実施形態であり、インバータ回路の上下アームのパワー素子それぞれにリーク電流検出回路を設けた構成を示す図
【図31】第１６実施形態であり、リーク電流検出回路の構成を示す図
【図32】第１７実施形態であり、リーク電流検出回路の構成を示す図
【図33】リーク電流の判定周期を示す図
【図34】第１８実施形態であり、リーク電流検出回路の構成を示す図
【図35】第１９実施形態であり、リーク電流検出回路の構成を示す図
【図36】第２０実施形態であり、リーク電流検出回路の構成を示す図
【図37】第２１実施形態であり、リーク電流検出回路の構成を示す図
【発明を実施するための形態】
【0009】
（第１実施形態）
図１に示すように、本実施形態では、インバータを構成する下アーム側のパワー素子１を駆動する駆動回路２において、パワー素子１のゲート－ソース間に発生するリーク電流を検出する。半導体素子の一例であるパワー素子１は、例えばＮチャネルＭＯＳＦＥＴである。駆動回路２は、電源とグランドとの間に接続されるオン側駆動素子３及びオフ側駆動素子４の直列回路を備えており、これらの素子３及び４の共通接続点は、ゲート抵抗５を介してパワー素子１のゲートに接続されている。オン側駆動素子３，オフ側駆動素子４は、例えばそれぞれＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴである。
図１に示すように、本実施形態では、インバータを構成する下アーム側のパワー素子１を駆動する駆動回路２において、パワー素子１のゲート－ソース間に発生するリーク電流を検出する。半導体素子の一例であるパワー素子１は、例えばＮチャネルＭＯＳＦＥＴである。駆動回路２は、電源とグランドとの間に接続されるオン側駆動素子３及びオフ側駆動素子４の直列回路を備えており、これらの素子３及び４の共通接続点は、ゲート抵抗５を介してパワー素子１のゲートに接続されている。オン側駆動素子３，オフ側駆動素子４は、例えばそれぞれＰチャネルＭＯＳＦＥＴ，ＮチャネルＭＯＳＦＥＴである。
【0010】
オン側駆動素子３，オフ側駆動素子４のゲートは、制御ブロック６の出力端子に接続されており、これらの駆動制御は制御ブロック６により行われる。電流センスアンプ７Ｓの非反転入力端子は、素子３及び４の共通接続点に接続されており、反転入力端子はパワー素子１のゲートに接続されている。電流センスアンプ７Ｓの出力端子はコンパレータ８Ｓの非反転入力端子に接続されており、コンパレータ８Ｓの反転入力端子には、閾値電圧を付与する電圧源９Ｓが接続されている。
【0011】
コンパレータ８Ｓの出力端子は、マスク回路１０Ｓを介して制御ブロック６の入力端子に接続されている。また、マスク回路１０Ｓには、制御ブロック６がオン側駆動素子３に出力するゲート駆動信号が入力されている。マスク回路１０Ｓは、コンパレータ８Ｓの出力信号を、制御ブロック６がオン側駆動素子３にゲート駆動信号を出力した時点から、一定時間だけマスクするように動作する。この「一定時間だけマスクする」期間はマスク期間であり、検出不能期間に相当する。
【0012】
以上において、パワー素子１のゲート，ドレイン，ソースは、それぞれ制御端子，高電位側端子，低電位側端子の一例である。電流センスアンプ７Ｓ及びコンパレータ８Ｓは低電位側検出部に相当し、マスク回路１０Ｓは低電位側設定部に相当する。また、構成７Ｓ～１０Ｓは、リーク電流検出回路１１Ｓを構成している。
【0013】
次に、本実施形態の作用について説明する。制御ブロック６がパワー素子１をターンオンさせる際には、オン側駆動素子３をオンにして、オフ側駆動素子４をオフにする。このとき、図２に示すように、パワー素子１のゲートにオン側駆動素子３を介してハイレベルのゲート電圧が印加されるが、ゲート電圧がハイレベルに立ち上がると、パワー素子１のゲートを充電する電流が瞬間的に流れる。マスク回路１０Ｓは、この期間にコンパレータ８Ｓの出力信号が、制御ブロック６に入力されることを阻止するようにマスクを行う。
【0014】
パワー素子１のゲート－ソース間にリーク電流が流れていれば、ゲートを充電する電流が流れた後においてもゲート抵抗５に電流が流れるので、電流センスアンプ７Ｓの入力端子間には、ゲート抵抗５の端子電圧分の電位差が発生する。これにより、コンパレータ８Ｓの出力信号がハイレベルとなり、その信号がマスク期間の経過後に制御ブロック６に入力されるので、制御ブロック６は、パワー素子１のゲート－ソース間についてリーク故障が発生していることを検出できる。
【0015】
以上のように本実施形態によれば、マスク回路１０Ｓは、パワー素子１をターンオンさせる際に、ゲートに充電電流が流入する期間をマスク期間に設定し、電流センスアンプ７Ｓ及びコンパレータ８Ｓは、マスク期間が経過した後、パワー素子１のゲートからソースに流れるリーク電流を検出すると検出信号を出力する。このように構成すれば、マスク回路１０Ｓにより、ゲートに充電電流が流入する期間を確実に排除してリーク電流を検出できる。
【0016】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示すように、第２実施形態では、リーク電流検出回路１１Ｓに替えて、パワー素子１のドレインからゲートに流れるリーク電流を検出するリーク電流検出回路１１Ｄを示す。リーク電流検出回路１１Ｄは、リーク電流検出回路１１Ｓの構成に対応する電流センスアンプ７Ｄ，コンパレータ８Ｄ，電圧源９Ｄ及びマスク回路１０Ｄを備えている。
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示すように、第２実施形態では、リーク電流検出回路１１Ｓに替えて、パワー素子１のドレインからゲートに流れるリーク電流を検出するリーク電流検出回路１１Ｄを示す。リーク電流検出回路１１Ｄは、リーク電流検出回路１１Ｓの構成に対応する電流センスアンプ７Ｄ，コンパレータ８Ｄ，電圧源９Ｄ及びマスク回路１０Ｄを備えている。
【0017】
電流センスアンプ７Ｄの非反転入力端子はパワー素子１のゲートに接続されており、反転入力端子は素子３及び４の共通接続点に接続されている。マスク回路１０Ｄには、制御ブロック６がオフ側駆動素子４に出力するゲート駆動信号が入力されている。マスク回路１０Ｄは、例えば図５，図６に示すように構成される。
【0018】
図５に示すマスク回路１０Ｄ（１）では、抵抗素子１２及びコンデンサ１３で構成されるＲＣフィルタにおいて、コンデンサ１３に並列にＮチャネルＭＯＳＦＥＴ１４を接続し、オフ駆動素子４のゲート駆動信号を、ＮＯＴゲート１５を介してＦＥＴ１４のゲートに与える。オフ駆動素子４がオフの期間では、ＦＥＴ１４がオンしているのでコンデンサ１３を短絡する。オフ駆動素子４がオンの期間では、ＦＥＴ１４がオフしてＲＣフィルタの作用により出力信号を遅延させてマスクする。
【0019】
また、図６に示すマスク回路１０Ｄ（２）は、ＡＮＤゲート１６とタイマ１７との組合せである。ＡＮＤゲート１６の入力端子の一方に、コンパレータ８Ｄの出力信号を与え、入力端子の他方にはオフ駆動素子４のゲート駆動信号を、タイマ１７を介して与える。タイマ１７は、ゲート駆動信号がハイレベルになるとクロックのカウントを開始し、設定されたマスク時間が経過すると、ＡＮＤゲート１６の入力端子をハイレベルにして、コンパレータ８Ｄの出力信号を出力させる。尚、マスク回路１０Ｓについても、マスク回路１０Ｄ（１），１０（Ｄ２）と同様の原理で構成可能である。
以上において、電流センスアンプ７Ｄ及びコンパレータ８Ｄは高電位側検出部に相当し、マスク回路１０Ｄは高電位側設定部に相当する。また、構成７Ｓ～１０Ｓは、リーク電流検出回路１１Ｓを構成している。
以上において、電流センスアンプ７Ｄ及びコンパレータ８Ｄは高電位側検出部に相当し、マスク回路１０Ｄは高電位側設定部に相当する。また、構成７Ｓ～１０Ｓは、リーク電流検出回路１１Ｓを構成している。
【0020】
次に、第２施形態の作用について説明する。制御ブロック６がパワー素子１をターンオフさせる際には、オン側駆動素子３をオフにして、オフ側駆動素子４をオンにする。このとき、図４に示すように、パワー素子１のゲートにオフ側駆動素子４を介してローレベルのゲート電圧が印加されるが、ゲート電圧がローレベルに立ち下がると、パワー素子１のゲートより放電電流が瞬間的に流れる。マスク回路１０Ｄは、この期間にコンパレータ８Ｄの出力信号が、制御ブロック６に入力されることを阻止するようにマスクを行う。
【0021】
パワー素子１のドレイン－ゲート間にリーク電流が流れていれば、ゲートから放電電流が流れた後においてもゲート抵抗５に電流が流れるので、電流センスアンプ７Ｄの入力端子間には、ゲート抵抗５の端子電圧分の電位差が発生する。これにより、コンパレータ８Ｄの出力信号がハイレベルとなり、その信号がマスク期間の経過後に制御ブロック６に入力されるので、制御ブロック６は、パワー素子１のドレイン－ゲート間についてリーク故障が発生していることを検出できる。
【0022】
以上のように第２実施形態によれば、マスク回路１０Ｄは、パワー素子１をターンオフさせる際に、ゲートから放電電流が流出する期間をマスク期間に設定し、電流センスアンプ７Ｄ及びコンパレータ８Ｄは、マスク期間が経過した後、パワー素子１のドレインからゲートに流れるリーク電流を検出すると検出信号を出力する。このように構成すれば、マスク回路１０Ｄにより、ゲートに充電電流が流入する期間を確実に排除してリーク電流を検出できる。
【0023】
【0024】
（第４実施形態）
図９に示すように、第４実施形態は、第３実施形態の構成におけるゲート抵抗５に替えて、オン駆動素子３のソースとパワー素子１のゲートとの間に接続されるゲート抵抗５Ｈと、オフ駆動素子４のドレインとパワー素子１のゲートとの間に接続されるゲート抵抗５Ｌとが接続されている場合を示す。この際に、電流センスアンプ７Ｓの入力端子間にはゲート抵抗５Ｈが接続され、電流センスアンプ７Ｄの入力端子間にはゲート抵抗５Ｌが接続される。
図９に示すように、第４実施形態は、第３実施形態の構成におけるゲート抵抗５に替えて、オン駆動素子３のソースとパワー素子１のゲートとの間に接続されるゲート抵抗５Ｈと、オフ駆動素子４のドレインとパワー素子１のゲートとの間に接続されるゲート抵抗５Ｌとが接続されている場合を示す。この際に、電流センスアンプ７Ｓの入力端子間にはゲート抵抗５Ｈが接続され、電流センスアンプ７Ｄの入力端子間にはゲート抵抗５Ｌが接続される。
【0025】
以上に構成される第４実施形態によれば、パワー素子１のターンオン時間と、ターンオフ時間とを個別に調整するため、ゲート抵抗５Ｈ，５Ｌの抵抗値が異なる値に設定されている場合にも、パワー素子１のゲート－ソース間，ドレイン－ゲート間についてリーク故障が発生していることを検出できる。
【0026】
（第５実施形態）
図１０に示すように、第５実施形態は、駆動回路２に替わる駆動回路２１が定電流駆動方式の場合である。図１０では、オン駆動素子３側のみを示している。電源とオン駆動素子３のドレインとの間にはシャント抵抗２２Ｈが接続されており、駆動アンプ２３Ｈの非反転入力端子は、正側端子が電源に接続された電圧源２４の負側端子に接続され、反転入力端子は、オン駆動素子３のソースに接続されている。駆動アンプ２３Ｈの出力端子は、オン駆動素子３のゲートに接続されている。駆動アンプ２３Ｈのイネーブル制御は、図示しない制御ロジックにより行われる。駆動アンプ２３Ｈは、シャント抵抗２２Ｈの端子電圧が非反転入力端子に付与されている電位に等しくなるように、オン駆動素子３のゲート電位を制御する。
図１０に示すように、第５実施形態は、駆動回路２に替わる駆動回路２１が定電流駆動方式の場合である。図１０では、オン駆動素子３側のみを示している。電源とオン駆動素子３のドレインとの間にはシャント抵抗２２Ｈが接続されており、駆動アンプ２３Ｈの非反転入力端子は、正側端子が電源に接続された電圧源２４の負側端子に接続され、反転入力端子は、オン駆動素子３のソースに接続されている。駆動アンプ２３Ｈの出力端子は、オン駆動素子３のゲートに接続されている。駆動アンプ２３Ｈのイネーブル制御は、図示しない制御ロジックにより行われる。駆動アンプ２３Ｈは、シャント抵抗２２Ｈの端子電圧が非反転入力端子に付与されている電位に等しくなるように、オン駆動素子３のゲート電位を制御する。
【0027】
図１１は、リーク電流検出回路をオフ駆動素子４側も加えて示しているが、駆動アンプ２３の図示は省略している。オフ駆動素子４のソースとグランドとの間にはシャント抵抗２２Ｌが接続されている。電流センスアンプ７Ｓの非反転入力端子は電源に接続され、反転入力端子は、オン駆動素子３のソースに接続されている。電流センスアンプ７Ｄの非反転入力端子は、オフ駆動素子４のソースに接続され、反転入力端子はグランドに接続されている。
【0028】
以上のように構成される第５実施形態によれば、パワー素子１を駆動する際にゲート抵抗を用いない構成においても、パワー素子１のゲート－ソース間，ドレイン－ゲート間についてリーク故障が発生していることを検出できる。
【0029】
（第６実施形態）
図１２に示すように、第６実施形態は、第１実施形態のような電圧駆動方式の駆動回路２において、第５実施形態のシャント抵抗２２Ｈ，２２Ｌを、ゲート抵抗５に替えて、リーク電流の検出用に利用したものである。すなわち、電流センスアンプ７Ｓの入力端子はシャント抵抗２２Ｈの両端に接続され、電流センスアンプ７Ｄの入力端子はシャント抵抗２２Ｌの両端に接続されている。また、制御ブロック６は、オン駆動素子３，オフ駆動素子４のゲート電位を、駆動アンプ２６Ｈ,２６Ｌを介して制御する。
図１２に示すように、第６実施形態は、第１実施形態のような電圧駆動方式の駆動回路２において、第５実施形態のシャント抵抗２２Ｈ，２２Ｌを、ゲート抵抗５に替えて、リーク電流の検出用に利用したものである。すなわち、電流センスアンプ７Ｓの入力端子はシャント抵抗２２Ｈの両端に接続され、電流センスアンプ７Ｄの入力端子はシャント抵抗２２Ｌの両端に接続されている。また、制御ブロック６は、オン駆動素子３，オフ駆動素子４のゲート電位を、駆動アンプ２６Ｈ,２６Ｌを介して制御する。
【0030】
（第７実施形態）
図１３に示す第７実施形態のリーク電流検出回路３１Ｓは、第１実施形態のリーク電流検出回路１１Ｓにおいて、マスク回路１０と制御ブロック６との間にローパスフィルタ３２Ｓを配置している。パワー素子１のゲート配線は、非常にノイズが載り易い端子であり、リーク電流は、ターンオン時，ターンオフ時に流れる電流に比較してレベルが小さい信号である。そのような微小なレベルの信号を検出するように、コンパレータ８の閾値電圧を設定すると、ノイズについても検出してしまうおそれがある。そこで、第７実施形態では、ローパスフィルタ３２Ｓを配置して、図１４に示すように、不定期に発生するノイズを除去する。
図１３に示す第７実施形態のリーク電流検出回路３１Ｓは、第１実施形態のリーク電流検出回路１１Ｓにおいて、マスク回路１０と制御ブロック６との間にローパスフィルタ３２Ｓを配置している。パワー素子１のゲート配線は、非常にノイズが載り易い端子であり、リーク電流は、ターンオン時，ターンオフ時に流れる電流に比較してレベルが小さい信号である。そのような微小なレベルの信号を検出するように、コンパレータ８の閾値電圧を設定すると、ノイズについても検出してしまうおそれがある。そこで、第７実施形態では、ローパスフィルタ３２Ｓを配置して、図１４に示すように、不定期に発生するノイズを除去する。
【0031】
（第８実施形態）
図１５に示す第８実施形態のリーク電流検出回路３３Ｓは、制御ブロック６Ａの内部にカウンタ３４を備え、マスク回路１０Ｓ及びフィルタ３２Ｓを介して入力されるコンパレータ８Ｓの出力信号が連続してハイレベルに変化した回数をカウントする。カウンタ３４には、ゲート駆動部３５がオン駆動素子３のゲートに出力する二値レベルの信号，すなわちゲート電圧が入力されている。低電位側検出部はカウンタ３４を含んで構成される。
図１５に示す第８実施形態のリーク電流検出回路３３Ｓは、制御ブロック６Ａの内部にカウンタ３４を備え、マスク回路１０Ｓ及びフィルタ３２Ｓを介して入力されるコンパレータ８Ｓの出力信号が連続してハイレベルに変化した回数をカウントする。カウンタ３４には、ゲート駆動部３５がオン駆動素子３のゲートに出力する二値レベルの信号，すなわちゲート電圧が入力されている。低電位側検出部はカウンタ３４を含んで構成される。
【0032】
例えば図１６に示すように、ゲート駆動部３５がオン駆動素子３を交互にオンオフさせるようにゲート電圧を変化させている場合、オンオフの３周期連続でフィルタ３２Ｓの出力信号が閾値を超えると、カウンタ３４のカウント値が「３」に達した時点でカウンタ３４がリーク電流の検出信号を出力する。コンパレータ８Ｓの出力信号が連続してハイレベルに変化しなければ、カウンタ３４はリセットされる。
【0033】
（第９実施形態）
図１７に示す第９実施形態のリーク電流検出回路３６Ｓは、第８実施形態の制御ロジック６Ａにオン期間判定部３７を加えた制御ロジック６Ｂを備えている。図１８に示すように、ゲート電圧のオンパルス幅が、マスク回路１０Ｓで設定されるマスク期間にフィルタ３２Ｓの時定数時間を加えたものよりも長い場合はリーク電流の検出が可能である。
図１７に示す第９実施形態のリーク電流検出回路３６Ｓは、第８実施形態の制御ロジック６Ａにオン期間判定部３７を加えた制御ロジック６Ｂを備えている。図１８に示すように、ゲート電圧のオンパルス幅が、マスク回路１０Ｓで設定されるマスク期間にフィルタ３２Ｓの時定数時間を加えたものよりも長い場合はリーク電流の検出が可能である。
【0034】
これに対して、図１９に示すように、上記のオンパルス幅がマスク期間に時定数時間を加えたものよりも短くなると、リーク電流は検出できない。そこで、第９実施形態では、オン期間判定部３７がオンパルス幅の長さを（マスク期間＋時定数時間）を閾値として比較し、図２０に示すように、オンパルス幅が閾値よりも短い場合はカウンタ３４のリセットを阻止する。これにより、実際にはリーク電流が流れているにも関わらず、オン駆動素子３のオン期間が短いためにカウンタ３４がリセットされてしまい、リーク電流の検出ができなくなったり遅延することを防止できる。
【0035】
（第１０実施形態）
図２１に示す第１０実施形態のリーク電流検出回路３８Ｓは、第８実施形態のリーク電流検出回路３３Ｓにおける制御ブロック６Ａを、制御ブロック６Ｃに置き換えた構成である。制御ブロック６Ｃは、制御ブロック６Ａにオン時間測定部３９，オン時間レジスタ４０（ｎ）及び４０（ｎ＋１）並びにリーク判定部４１を加えたものである。これらも、低電位側検出部を構成する。
図２１に示す第１０実施形態のリーク電流検出回路３８Ｓは、第８実施形態のリーク電流検出回路３３Ｓにおける制御ブロック６Ａを、制御ブロック６Ｃに置き換えた構成である。制御ブロック６Ｃは、制御ブロック６Ａにオン時間測定部３９，オン時間レジスタ４０（ｎ）及び４０（ｎ＋１）並びにリーク判定部４１を加えたものである。これらも、低電位側検出部を構成する。
【0036】
図２２に示すように、第１０実施形態ではパワー素子１のオンオフ制御のパターンを、例えば正弦波のような所定の波形に応じて電気角周期毎に繰り返すことを前提とする。オン時間測定部３９は、ゲート駆動部３５が出力するゲート駆動信号のオン時間幅を測定して、オン時間レジスタ４０（ｎ＋１）に順次格納する。オン時間レジスタ４０（ｎ）には、前回の測定結果が格納されている。リーク判定部４１は、オン時間レジスタ４０（ｎ），４０（ｎ＋１）のレジスタ値を比較し、前者の値が後者の値よりも小さくなると、その時点のオン時間レジスタ４０（ｎ）の値を最小値として確定する。その最小値から次の最小値を確定するまでの間が電気角の１周期であり、図２２に示すゲート－ソース間のリーク判定周期となる。
【0037】
リーク判定部４１は、上記の判定周期内に、カウンタ３４のカウント値が、例えば図２４に示すように「４」以上となった場合に、ゲート－ソース間の「リークあり」と判定する。尚、図２２に示すゲート－ソース間のリーク判定周期については、上記と同様にオン時間レジスタ４０（ｎ），４０（ｎ＋１）のレジスタ値を比較して最大値を確定し、次の最大値を確定するまでを判定周期とすれば良い。
【0038】
（第１１実施形態）
図２５に示す第１１施形態のリーク電流検出回路４２Ｓは、第１０実施形態のリーク電流検出回路３８Ｓにおける制御ブロック６Ｃを、制御ブロック６Ｄに置き換えた構成である。制御ブロック６Ｄは、制御ブロック６Ｃのリーク判定部４１をサブリーク判定部４１として、サブリーク判定部４１の出力端子にカウンタ４３及びリーク判定部４４を直列に接続した構成である。これらも、低電位側検出部を構成する。
図２５に示す第１１施形態のリーク電流検出回路４２Ｓは、第１０実施形態のリーク電流検出回路３８Ｓにおける制御ブロック６Ｃを、制御ブロック６Ｄに置き換えた構成である。制御ブロック６Ｄは、制御ブロック６Ｃのリーク判定部４１をサブリーク判定部４１として、サブリーク判定部４１の出力端子にカウンタ４３及びリーク判定部４４を直列に接続した構成である。これらも、低電位側検出部を構成する。
【0039】
カウンタ４３は、サブリーク判定部４１が「リークあり」と判定した回数をカウントする。また、リーク判定周期内にカウンタ３４のカウント値が「４」に達しなかった場合は、カウンタ４３をリセットする。そして、図２６に示すように、カウンタ４３が３判定周期に亘ってインクリメントされ、そのカウント値が「３」に達すると、リーク判定部４４は「リークあり」と判定する。
【0040】
尚、第７～第１１実施形態は、ソース側のリーク電流を検出する回路を示したが、ドレイン側のリーク電流を検出する回路についても各実施形態と同様に構成できる。第９実施形態をドレイン側のリーク電流を検出する回路に適用する際に、オン期間判定部３７に相当するものは、パワー素子１のオフ期間について判定を行なうオフ期間判定部となる。
【0041】
（第１２～第１４実施形態）
第１２～第１４実施形態は、電流センスアンプ７の具体回路例を示す。図２７に示す第１２実施形態は、電流センスアンプ７Ａを１段の増幅回路で構成した場合を示す。
図２８に示す第１３実施形態は、電流センスアンプ７Ｂを計装アンプで構成した場合を示す。
図２９に示す第１４実施形態は、電流センスアンプ７Ｃをスイッチトキャパシタ回路で構成した場合を示す。
第１２～第１４実施形態は、電流センスアンプ７の具体回路例を示す。図２７に示す第１２実施形態は、電流センスアンプ７Ａを１段の増幅回路で構成した場合を示す。
図２８に示す第１３実施形態は、電流センスアンプ７Ｂを計装アンプで構成した場合を示す。
図２９に示す第１４実施形態は、電流センスアンプ７Ｃをスイッチトキャパシタ回路で構成した場合を示す。
【0042】
（第１５実施形態）
第１～第１１実施形態では、リーク電流検出回路を、図３０に示すインバータ回路５１において、下アーム側のパワー素子５２Ｄについてリーク電流を検出する回路５３Ｄを示したが、同図に示すように、上アーム側のパワー素子５２Ｕについても、同様のリーク電流検出回路５３Ｕを適用することができる。パワー素子５２ＵがＩＧＢＴであれば、高電位側導通端子はコレクタ、低電位側導通端子はエミッタとなる。また、パワー素子５２ＵがＰチャネルＭＯＳＦＥＴであれば、高電位側導通端子はソース、低電位側導通端子はドレインとなる。
第１～第１１実施形態では、リーク電流検出回路を、図３０に示すインバータ回路５１において、下アーム側のパワー素子５２Ｄについてリーク電流を検出する回路５３Ｄを示したが、同図に示すように、上アーム側のパワー素子５２Ｕについても、同様のリーク電流検出回路５３Ｕを適用することができる。パワー素子５２ＵがＩＧＢＴであれば、高電位側導通端子はコレクタ、低電位側導通端子はエミッタとなる。また、パワー素子５２ＵがＰチャネルＭＯＳＦＥＴであれば、高電位側導通端子はソース、低電位側導通端子はドレインとなる。
【0043】
（第１６実施形態）
図３１に示す第１６実施形態のリーク電流検出回路６１Ｓは、第１実施形態の構成において、電流センスアンプ７Ｓの非反転入力端子，反転入力端子を、それぞれオン駆動素子３のドレイン，ソースに接続した構成である。すなわち、ゲート抵抗５に替えて、オン駆動素子３のオン抵抗を利用してリーク電流を検出する。尚、リーク電流検出回路６１Ｄを構成する場合は、オフ駆動素子４のオン抵抗を利用すれば良い。
図３１に示す第１６実施形態のリーク電流検出回路６１Ｓは、第１実施形態の構成において、電流センスアンプ７Ｓの非反転入力端子，反転入力端子を、それぞれオン駆動素子３のドレイン，ソースに接続した構成である。すなわち、ゲート抵抗５に替えて、オン駆動素子３のオン抵抗を利用してリーク電流を検出する。尚、リーク電流検出回路６１Ｄを構成する場合は、オフ駆動素子４のオン抵抗を利用すれば良い。
【0044】
（第１７実施形態）
図３２及び図３３に示す第１７実施形態のリーク電流検出回路６２Ｓは、第１０実施形態のリーク電流検出回路３８Ｓにおける制御ブロック６Ｃを、制御ブロック６Ｅに置き換えた構成である。第１０実施形態と同様に、パワー素子１のオンオフ制御のパターンを、所定の波形に応じて電気角周期毎に繰り返す際に、波形のゼロクロス点を検出することで、リーク判定周期としての電気角周期を検出する。
図３２及び図３３に示す第１７実施形態のリーク電流検出回路６２Ｓは、第１０実施形態のリーク電流検出回路３８Ｓにおける制御ブロック６Ｃを、制御ブロック６Ｅに置き換えた構成である。第１０実施形態と同様に、パワー素子１のオンオフ制御のパターンを、所定の波形に応じて電気角周期毎に繰り返す際に、波形のゼロクロス点を検出することで、リーク判定周期としての電気角周期を検出する。
【0045】
制御ブロック６Ｅでは、オン時間測定部３９，オン時間レジスタ４０（ｎ）及び４０（ｎ＋１）並びにリーク判定部４１に替えて、オン／オフ時間測定部６３，オン時間レジスタ６４及びオフ時間レジスタ６５並びにリーク判定部６６を備えている。これらは、低電位側検出部を構成する。高電位側検出部についても同様に構成できる。他の実施形態についても同様である。
【0046】
次に、第１７実施形態の作用について説明する。ゼロクロス点では、ＰＷＭ信号のデューティ比が５０％になるので、その前後でパワー素子１のオン時間、オフ時間の大小関係が入れ替わる。オン／オフ時間測定部６３は、ゲート駆動部３５より入力されるオンパルス信号及びオフパルス信号のパルス幅；時間を測定する。測定結果は、それぞれオン時間レジスタ６４、オフ時間レジスタ６５に格納される。リーク判定部６６は、レジスタ６４、６５に格納されたレジスタ値の大小を比較する。
【0047】
リーク判定部６６において、
（オン時間レジスタ値）＜（オフ時間レジスタ値）から
（オン時間レジスタ値）＞（オフ時間レジスタ値）に変化したタイミング、又は
（オン時間レジスタ値）＞（オフ時間レジスタ値）から
（オン時間レジスタ値）＜（オフ時間レジスタ値）に変化したタイミング、を検出する。各タイミングの間が電気角１周期に相当するので、それを判定周期とする。
（オン時間レジスタ値）＜（オフ時間レジスタ値）から
（オン時間レジスタ値）＞（オフ時間レジスタ値）に変化したタイミング、又は
（オン時間レジスタ値）＞（オフ時間レジスタ値）から
（オン時間レジスタ値）＜（オフ時間レジスタ値）に変化したタイミング、を検出する。各タイミングの間が電気角１周期に相当するので、それを判定周期とする。
【0048】
リーク判定部６６は、上記の判定周期内に、例えば第１０実施形態と同様に、カウンタ３４のカウント値が「４」以上となった場合に、ゲート－ソース間の「リークあり」と判定する。
【0049】
尚、ゼロクロス点を判定する際には、デューティ比５０％の判定にマージンを持たせても良い。例えば、オン時間レジスタ値にマージン値を加減算した値をオフ時間レジスタ値と比較したり、オフ時間レジスタ値にマージン値を加減算した値をオン時間レジスタ値と比較しても良い。また、上下アームの短絡を防止するため、上下同時にオフとなる期間であるデッドタイムを付与することで、デューティ比が５０％から前後する場合についても、同様に適用が可能である。
【0050】
（第１８実施形態）
図３４に示す第１８実施形態のリーク電流検出回路６７Ｓは、第１７実施形態のリーク電流検出回路６２Ｓにおける制御ブロック６Ｅを、制御ブロック６Ｆに置き換えた構成である。制御ブロック６Ｆでは、制御ブロック６Ｅのオン／オフ時間測定部６３，オン時間レジスタ６４及びオフ時間レジスタ６５並びにリーク判定部６６を、クロック発生回路６８、カウンタ６９及びリーク判定部７０に置き換えている。
図３４に示す第１８実施形態のリーク電流検出回路６７Ｓは、第１７実施形態のリーク電流検出回路６２Ｓにおける制御ブロック６Ｅを、制御ブロック６Ｆに置き換えた構成である。制御ブロック６Ｆでは、制御ブロック６Ｅのオン／オフ時間測定部６３，オン時間レジスタ６４及びオフ時間レジスタ６５並びにリーク判定部６６を、クロック発生回路６８、カウンタ６９及びリーク判定部７０に置き換えている。
【0051】
カウンタ６９は、クロック発生回路６８が出力するクロックパルスの数をカウントし、カウント値が所定値に達するとリーク判定回路７０に通知を行うと共に、カウント値をリセットする。所定値は、例えば２極モータで回転数が３０００ｒｐｍ、ＰＷＭ制御のキャリア周波数が１０ｋＨｚであれば、２００以上に設定すれば良い。リーク判定回路７０は、カウンタ６９からの通知の間隔を判定周期とする。判定周期は、例えば上述の電気角１周期よりも十分に長い時間とする。
【0052】
（第１９実施形態）
図３５に示す第１９実施形態のリーク電流検出回路７１Ｓは、第１８実施形態のリーク電流検出回路６７Ｓにおける制御ブロック６Ｆを、制御ブロック６Ｇに置き換えた構成である。制御ブロック６Ｇでは、クロック発生回路６８を削除して、カウンタ６９は、ゲート駆動部３５より出力されるオン信号又はオフ信号のパルス出力数をカウントし、第１８実施形態と同様にリーク判定部７０に通知を行う。すなわち、パルス出力数をカウントした値の所定値が判定周期となる。
図３５に示す第１９実施形態のリーク電流検出回路７１Ｓは、第１８実施形態のリーク電流検出回路６７Ｓにおける制御ブロック６Ｆを、制御ブロック６Ｇに置き換えた構成である。制御ブロック６Ｇでは、クロック発生回路６８を削除して、カウンタ６９は、ゲート駆動部３５より出力されるオン信号又はオフ信号のパルス出力数をカウントし、第１８実施形態と同様にリーク判定部７０に通知を行う。すなわち、パルス出力数をカウントした値の所定値が判定周期となる。
【0053】
（第２０実施形態）
図３６に示す第２０実施形態のリーク電流検出回路７２Ｓは、第１９実施形態のリーク電流検出回路７１Ｓにおける制御ブロック６Ｇを、制御ブロック６Ｈに置き換えた構成である。制御ブロック６Ｇは、カウンタ３４、ゲート駆動部３５及びリーク判定部７３で構成される。ＰＷＭ信号生成回路７４は、交流電圧指令Ｖｘ及び内部のキャリアカウンタが発生させる電気角情報θに基づいてＰＷＭ信号を生成し、ゲート駆動部３５に出力する。リーク判定部７３には、電気角情報θが入力されており、その電気角情報θに基づいて第１７実施形態と同様に電気角１周期を検知して判定周期とする。
図３６に示す第２０実施形態のリーク電流検出回路７２Ｓは、第１９実施形態のリーク電流検出回路７１Ｓにおける制御ブロック６Ｇを、制御ブロック６Ｈに置き換えた構成である。制御ブロック６Ｇは、カウンタ３４、ゲート駆動部３５及びリーク判定部７３で構成される。ＰＷＭ信号生成回路７４は、交流電圧指令Ｖｘ及び内部のキャリアカウンタが発生させる電気角情報θに基づいてＰＷＭ信号を生成し、ゲート駆動部３５に出力する。リーク判定部７３には、電気角情報θが入力されており、その電気角情報θに基づいて第１７実施形態と同様に電気角１周期を検知して判定周期とする。
【0054】
（第２１実施形態）
図３７に示す第２１実施形態のリーク電流検出回路７５Ｓは、第４実施形態のようにゲート抵抗５Ｈ、５Ｌを備えている構成において、ゲート抵抗５Ｈの端子電圧をＡ／Ｄコンバータ７６Ｈ，７６ＬによりＡ／Ｄ変換して検出する。Ａ／Ｄコンバータ７６Ｈの入力端子は、オン側駆動素子３のドレインに接続され、Ａ／Ｄコンバータ７６Ｌの入力端子は、ゲート抵抗５Ｈ、５Ｌの共通接続点に接続されている。Ａ／Ｄコンバータ７６Ｈ，７６Ｌそれぞれの基準電位は、何れもグランドである。
図３７に示す第２１実施形態のリーク電流検出回路７５Ｓは、第４実施形態のようにゲート抵抗５Ｈ、５Ｌを備えている構成において、ゲート抵抗５Ｈの端子電圧をＡ／Ｄコンバータ７６Ｈ，７６ＬによりＡ／Ｄ変換して検出する。Ａ／Ｄコンバータ７６Ｈの入力端子は、オン側駆動素子３のドレインに接続され、Ａ／Ｄコンバータ７６Ｌの入力端子は、ゲート抵抗５Ｈ、５Ｌの共通接続点に接続されている。Ａ／Ｄコンバータ７６Ｈ，７６Ｌそれぞれの基準電位は、何れもグランドである。
【0055】
Ａ／Ｄ変換されたデータは、それぞれレジスタ７７Ｈ、７７Ｌに格納され、これらのレジスタ値は減算回路７８に入力される。減算回路７８がレジスタ７７Ｈのレジスタ値より、レジスタ７７Ｌのレジスタ値を減算すれば、ゲート抵抗５Ｈの端子電圧を検出でき、その端子電圧よりゲート抵抗５Ｈを流れる電流を検出できる。
【0056】
（その他の実施形態）
パワー素子は、ＭＯＳＦＥＴやＩＧＢＴに限らない。
リーク電流を判定するカウンタのカウンタ値等は、適宜変更すれば良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
パワー素子は、ＭＯＳＦＥＴやＩＧＢＴに限らない。
リーク電流を判定するカウンタのカウンタ値等は、適宜変更すれば良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0057】
図面中、１はパワー素子、２は駆動回路、３はオン側駆動素子、４はオフ側駆動素子、７は電流センスアンプ、８はコンパレータ、１０はマスク回路、１１はリーク電流検出回路を示す。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】