(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022174262
(43)【公開日】2022-11-22
(54)【発明の名称】電子回路
(51)【国際特許分類】
H03M 1/12 20060101AFI20221115BHJP
【ＦＩ】
H03M1/12 A
H03M1/12 C
【審査請求】有
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2022148389
(22)【出願日】2022-09-16
(62)【分割の表示】P 2019163991の分割
【原出願日】2019-09-09
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118876
【弁理士】
【氏名又は名称】鈴木 順生
(72)【発明者】
【氏名】川井 秀介
(57)【要約】
【課題】回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を行う電子回路を提供する。
【解決手段】本発明の実施形態としての電子回路は、第１端子から供給される第１パルス信号を順次遅延させる、複数の直列接続された第１遅延素子と、複数の前記第１遅延素子から供給される、遅延された複数の前記第１パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第１保持回路と、複数の前記第１保持回路とそれぞれ接続され、前記第１パルス信号とはパルス幅が異なる複数の第２パルス信号が供給され、複数の前記第２パルス信号に応じて順次切り替わる複数の第１スイッチと、複数の前記第１スイッチと接続され、複数の前記第１保持回路に保持された電圧を、複数の前記第１スイッチの切り替えタイミングに応じて量子化して出力する量子化回路とを備える。
【選択図】図１
【解決手段】本発明の実施形態としての電子回路は、第１端子から供給される第１パルス信号を順次遅延させる、複数の直列接続された第１遅延素子と、複数の前記第１遅延素子から供給される、遅延された複数の前記第１パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第１保持回路と、複数の前記第１保持回路とそれぞれ接続され、前記第１パルス信号とはパルス幅が異なる複数の第２パルス信号が供給され、複数の前記第２パルス信号に応じて順次切り替わる複数の第１スイッチと、複数の前記第１スイッチと接続され、複数の前記第１保持回路に保持された電圧を、複数の前記第１スイッチの切り替えタイミングに応じて量子化して出力する量子化回路とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、を備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、
前記量子化回路は、
前記第２パルス信号を遅延させ、前記第３信号にする第３遅延素子と、
前記第３信号を遅延させ、前記第４信号にする第４遅延素子と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路と、を含み、
前記第３信号は、前記第３遅延素子から前記第１スイッチに供給され、
前記第４信号は、前記第４遅延素子から前記第２スイッチに供給される、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、を備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、
前記量子化回路は、
前記第２パルス信号を遅延させ、前記第３信号にする第３遅延素子と、
前記第３信号を遅延させ、前記第４信号にする第４遅延素子と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路と、を含み、
前記第３信号は、前記第３遅延素子から前記第１スイッチに供給され、
前記第４信号は、前記第４遅延素子から前記第２スイッチに供給される、電子回路。
【請求項2】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
前記シフトレジスタに接続され、半導体素子に供給する入力電圧を決定し、前記入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路と、をさらに備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にする、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
前記シフトレジスタに接続され、半導体素子に供給する入力電圧を決定し、前記入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路と、をさらに備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にする、電子回路。
【請求項3】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
半導体素子に供給する入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路と、
前記入力電圧におけるリンギングを検出する検出回路と、
を備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にし、
前記第２制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
半導体素子に供給する入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路と、
前記入力電圧におけるリンギングを検出する検出回路と、
を備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化し、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にし、
前記第２制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する、電子回路。
【請求項4】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
前記入力信号が供給される入力端子と、
前記入力端子に接続される第１コンデンサと、
前記第１コンデンサとグラウンドとの間に接続される第２コンデンサと、
電源電位と前記入力端子との間に接続される第３スイッチと、
前記入力端子とグラウンドとの間に接続される第４スイッチとをさらに備え、
前記第３スイッチ及び前記第４スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチと、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、
前記入力信号が供給される入力端子と、
前記入力端子に接続される第１コンデンサと、
前記第１コンデンサとグラウンドとの間に接続される第２コンデンサと、
電源電位と前記入力端子との間に接続される第３スイッチと、
前記入力端子とグラウンドとの間に接続される第４スイッチとをさらに備え、
前記第３スイッチ及び前記第４スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、電子回路。
【請求項5】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
入力電圧を制御する信号発生器と、
前記入力信号と参照電位を比較する第３比較器と、
前記信号発生器および前記第３比較器に接続される第３制御回路と、をさらに備え、
前記第１遅延素子は可変遅延素子であり、
前記第３制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第３比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
入力電圧を制御する信号発生器と、
前記入力信号と参照電位を比較する第３比較器と、
前記信号発生器および前記第３比較器に接続される第３制御回路と、をさらに備え、
前記第１遅延素子は可変遅延素子であり、
前記第３制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第３比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、電子回路。
【請求項6】
第１パルス信号を遅延させ、第１信号にする第１遅延素子と、
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記入力信号を供給する半導体素子およびグラウンドに接続される第１抵抗器と、
前記第１抵抗器と接続される第２抵抗器と、
前記第２抵抗器および参照電位に接続され、前記入力信号を供給する第２増幅器と、
前記第２抵抗器および前記第２増幅器の間にある第１ノードと、前記第２増幅器および入力端子の間にある第２ノードとを接続する第３抵抗器とをさらに備え、
前記半導体素子と前記第１抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、電子回路。
前記第１信号を遅延させ、第２信号にする第２遅延素子と、
前記第１信号に応じて、入力信号の第１電圧を保持する第１保持回路と、
前記第２信号に応じて、前記入力信号の第２電圧を保持する第２保持回路と、
第２パルス信号に基づいて、異なる立ち上がり時刻である第３信号および第４信号にし、
前記第３信号に基づいて、前記第１電圧を量子化し、
前記第４信号に基づいて、前記第２電圧を量子化する量子化回路と、
前記入力信号を供給する半導体素子およびグラウンドに接続される第１抵抗器と、
前記第１抵抗器と接続される第２抵抗器と、
前記第２抵抗器および参照電位に接続され、前記入力信号を供給する第２増幅器と、
前記第２抵抗器および前記第２増幅器の間にある第１ノードと、前記第２増幅器および入力端子の間にある第２ノードとを接続する第３抵抗器とをさらに備え、
前記半導体素子と前記第１抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、電子回路。
【請求項7】
前記第１保持回路および前記量子化回路に接続され、前記第３信号に応じて切り替わる第１スイッチと、
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチとをさらに備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化する、
請求項５又は６に記載の電子回路。
前記第２保持回路および前記量子化回路に接続され、前記第４信号に応じて切り替わる第２スイッチとをさらに備え、
前記量子化回路は、前記第１スイッチの切り替えに応じて前記第１電圧を量子化し、前記第２スイッチの切り替えに応じて前記第２電圧を量子化する、
請求項５又は６に記載の電子回路。
【請求項8】
前記量子化回路は、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にし、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、を含む、
請求項１、又は７のいずれか一項に記載の電子回路。
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続されるアナログデジタル変換器と、を含む、
請求項１、又は７のいずれか一項に記載の電子回路。
【請求項9】
前記量子化回路は、クロック信号に基づいて前記第２パルス信号を遅延させて前記第３信号および前記第４信号にし、
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路とを含む、
請求項１、又は７に記載の電子回路。
前記第３信号を前記第１スイッチに供給し、前記第４信号を前記第２スイッチに供給するシフトレジスタと、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路とを含む、
請求項１、又は７に記載の電子回路。
【請求項10】
前記量子化回路は、前記第１電圧、前記第２電圧、および第１参照電位を増幅し、前記第１比較器に供給する第１増幅器と、
前記第１電圧、前記第２電圧、および第２参照電位を増幅し、前記第２比較器に供給する第２増幅器とをさらに含む、
請求項９に記載の電子回路。
前記第１電圧、前記第２電圧、および第２参照電位を増幅し、前記第２比較器に供給する第２増幅器とをさらに含む、
請求項９に記載の電子回路。
【請求項11】
前記量子化回路は、前記第２パルス信号を遅延させ、前記第３信号にする第３遅延素子と、
前記第３信号を遅延させ、前記第４信号にする第４遅延素子と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路とを含み、
前記第３信号は、前記第３遅延素子から前記第１スイッチに供給され、
前記第４信号は、前記第４遅延素子から前記第２スイッチに供給される、
請求項２、３、４又は７に記載の電子回路。
前記第３信号を遅延させ、前記第４信号にする第４遅延素子と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第１参照電位と比較する第１比較器と、
前記第１スイッチおよび前記第２スイッチに接続され、前記第１電圧および前記第２電圧を、第２参照電位と比較する第２比較器と、
前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果、並びに前記第１比較器における前記第１電圧の比較結果および前記第２電圧の比較結果に基づき、前記第１電圧および前記第２電圧をデジタル化して出力する変換回路とを含み、
前記第３信号は、前記第３遅延素子から前記第１スイッチに供給され、
前記第４信号は、前記第４遅延素子から前記第２スイッチに供給される、
請求項２、３、４又は７に記載の電子回路。
【請求項12】
半導体素子および前記シフトレジスタに接続され、前記半導体素子に供給する入力電圧を決定し、
前記入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路をさらに備える、
請求項４、８、又は９のいずれか一項に記載の電子回路。
前記入力電圧に基づいて、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する第２制御回路をさらに備える、
請求項４、８、又は９のいずれか一項に記載の電子回路。
【請求項13】
前記入力電圧におけるリンギングを検出する検出回路を備え、
前記第２制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する、 請求項１２に記載の電子回路。
前記第２制御回路は、さらに前記検出回路から送信された前記リンギングの検出に関する通知に基づき、前記シフトレジスタが前記第２パルス信号を供給する時刻を決定する、 請求項１２に記載の電子回路。
【請求項14】
前記入力信号が供給される入力端子と、
前記入力信号を供給する半導体素子および前記入力端子との間に接続される第１コンデンサと、
前記第１コンデンサとグラウンドとの間に接続される第２コンデンサと、
電源電位と前記入力端子との間に接続される第３スイッチと、
前記入力端子とグラウンドとの間に接続される第４スイッチとをさらに備え、
前記第３スイッチ及び前記第４スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、
請求項２、３、又は８のいずれか一項に記載の電子回路。
前記入力信号を供給する半導体素子および前記入力端子との間に接続される第１コンデンサと、
前記第１コンデンサとグラウンドとの間に接続される第２コンデンサと、
電源電位と前記入力端子との間に接続される第３スイッチと、
前記入力端子とグラウンドとの間に接続される第４スイッチとをさらに備え、
前記第３スイッチ及び前記第４スイッチは、前記アナログデジタル変換器がアナログデジタル変換を行う前にオンする、
請求項２、３、又は８のいずれか一項に記載の電子回路。
【請求項15】
半導体素子の入力電圧を制御する信号発生器と、
前記入力信号と参照電位を比較する第３比較器と、
前記信号発生器および前記第３比較器に接続される第３制御回路とをさらに備え、
前記第１遅延素子は可変遅延素子であり、
前記第３制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第３比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、 請求項１乃至４、６のいずれか一項に記載の電子回路。
前記入力信号と参照電位を比較する第３比較器と、
前記信号発生器および前記第３比較器に接続される第３制御回路とをさらに備え、
前記第１遅延素子は可変遅延素子であり、
前記第３制御回路は、前記信号発生器が前記入力電圧を変更したときから、前記第３比較器の出力電圧が変化するまでの時差に基づき、前記可変遅延素子の遅延量を決定する、 請求項１乃至４、６のいずれか一項に記載の電子回路。
【請求項16】
前記入力信号を供給する半導体素子およびグラウンドに接続される第１抵抗器と、
前記第１抵抗器と接続される第２抵抗器と、
前記第２抵抗器および参照電位に接続され、前記入力信号を供給する第２増幅器と、
前記第２抵抗器および前記第２増幅器の間にある第１ノードと、前記第２増幅器および入力端子の間にある第２ノードとに接続される第３抵抗器とをさらに備え、
前記半導体素子と前記第１抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、 請求項１乃至５のいずれか一項に記載の電子回路。
前記第１抵抗器と接続される第２抵抗器と、
前記第２抵抗器および参照電位に接続され、前記入力信号を供給する第２増幅器と、
前記第２抵抗器および前記第２増幅器の間にある第１ノードと、前記第２増幅器および入力端子の間にある第２ノードとに接続される第３抵抗器とをさらに備え、
前記半導体素子と前記第１抵抗器との接続ノードは、前記量子化回路の基準電圧に設定される、 請求項１乃至５のいずれか一項に記載の電子回路。
【請求項17】
前記量子化回路は、少なくとも１つの第１比較器を含んでおり、
前記第１比較器は、
入力側の端子と出力側の端子が互いに接続される第１インバータおよび第２インバータを含むラッチ回路と、
入力された電圧を比較した結果に応じた電流によって前記ラッチ回路の前記第１インバータおよび第２インバータを駆動する差動対と、
前記差動対の動作状態を決定する第５スイッチと、
前記第５スイッチと基準電位との間に接続される第４抵抗器とを備え、
前記差動対は、前記第５スイッチと前記ラッチ回路との間に接続され、
前記ラッチ回路は、電源電位と、前記差動対との間に接続される、
請求項１乃至１６のいずれか一項に記載の電子回路。
前記第１比較器は、
入力側の端子と出力側の端子が互いに接続される第１インバータおよび第２インバータを含むラッチ回路と、
入力された電圧を比較した結果に応じた電流によって前記ラッチ回路の前記第１インバータおよび第２インバータを駆動する差動対と、
前記差動対の動作状態を決定する第５スイッチと、
前記第５スイッチと基準電位との間に接続される第４抵抗器とを備え、
前記差動対は、前記第５スイッチと前記ラッチ回路との間に接続され、
前記ラッチ回路は、電源電位と、前記差動対との間に接続される、
請求項１乃至１６のいずれか一項に記載の電子回路。
【請求項18】
前記第１信号、前記第２信号、前記第３信号、および前記第４信号は、それぞれ立ち上がる時刻が異なる、
請求項１乃至１７のいずれか一項に記載の電子回路。
請求項１乃至１７のいずれか一項に記載の電子回路。
【請求項19】
前記第１信号は、前記第３信号よりも早く立ち上がる、
請求項１乃至１８のいずれか一項に記載の電子回路。
請求項１乃至１８のいずれか一項に記載の電子回路。
【請求項20】
前記第２パルス信号のパルス幅は、前記第１パルス信号のパルス幅よりも大きい、
請求項１乃至１９のいずれか一項に記載の電子回路。
請求項１乃至１９のいずれか一項に記載の電子回路。
【請求項21】
前記第１遅延素子および前記第２遅延素子は、可変遅延素子であり、
前記第１遅延素子および前記第２遅延素子の遅延量を決定する第１制御回路をさらに備える、
請求項１乃至２０のいずれか一項に記載の電子回路。
前記第１遅延素子および前記第２遅延素子の遅延量を決定する第１制御回路をさらに備える、
請求項１乃至２０のいずれか一項に記載の電子回路。
【請求項22】
前記入力信号を供給する半導体素子を備える、請求項２、３、４、６、１２、１４、１５又は１６のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、電子回路に関する。
【背景技術】
【0002】
例えば、電力変換器、インバータなどの電力回路では、パワーデバイスの入力信号を制御するため、パワーデバイスの出力信号が計測される。計測されたアナログ信号は、デジタル信号に変換され、当該デジタル信号に基づいてパワーデバイスへの入力信号が制御される。
【0003】
しかし、パワーデバイスのスイッチング動作によっては、充分な性能を有するアナログデジタル変換器を用意することが難しい場合もある。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】X. Jiang, et. al.,“A 1-GHz Signal Bandwidth 6-bit CMOS ADC With Power-Efficient Averaging” IEEE JSSC 2005
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の実施形態は、回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を行う電子回路を提供する。
【課題を解決するための手段】
【0006】
本発明の実施形態としての電子回路は、第１端子から供給される第１パルス信号を順次遅延させる、複数の直列接続された第１遅延素子と、複数の前記第１遅延素子から供給される、遅延された複数の前記第１パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する複数の第１保持回路と、複数の前記第１保持回路とそれぞれ接続され、前記第１パルス信号とはパルス幅が異なる複数の第２パルス信号が供給され、複数の前記第２パルス信号に応じて順次切り替わる複数の第１スイッチと、複数の前記第１スイッチと接続され、複数の前記第１保持回路に保持された電圧を、複数の前記第１スイッチの切り替えタイミングに応じて量子化して出力する量子化回路とを備える。
【図面の簡単な説明】
【0007】
【図1】一実施形態による回路システムの例を示した図。
【図2】信号波形のサンプリング期間の例を示す図。
【図3】信号波形のサンプリング期間の例を示す図。
【図4】回路システムにおける信号波形の例を示したタイミングチャート。
【図5】一実施形態による電子回路の例を示した回路図。
【図6】電子回路における信号波形の例を示したタイミングチャート。
【図7】電子回路の第１の変形例を示した図。
【図8】電子回路の第２の変形例を示した図。
【図9】電子回路の第３の変形例を示した図。
【図10】電子回路の第４の変形例を示した図。
【図11】電子回路の第５の変形例を示した図。
【図12】電子回路の第６の変形例を示した図。
【図13】第６の変形例による電子回路の信号波形の例を示したタイミングチャート。
【図14】量子化処理の実行タイミングの例を示した図。
【図15】電子回路の第７の変形例を示した図。
【図16】電子回路の第８の変形例を示した図。
【図17】量子化処理の実行タイミングの例を示した図。
【図18】電子回路の第９の変形例を示した図。
【図19】電子回路の第１０の変形例を示した図。
【図20】比較器の回路図。
【図21】比較器の回路図。
【発明を実施するための形態】
【0008】
以下、図面を参照しながら、本発明の実施形態について説明する。また、図面において同一の構成要素は、同じ番号を付し、説明は、適宜省略する。
【0009】
電力回路におけるパワーデバイスのスイッチング動作時に、急峻な変化を含む信号波形が出力されることがある。パワーデバイスの入力信号を制御するためには、急峻な変化を含む信号波形のアナログデジタル変換を行わなくてはならない。電力回路に限らず、情報処理、通信、計測、画像処理、音声処理などその他の分野で用いられる回路でも、急峻な変化を含む信号波形のアナログデジタル変換が必要となる場合がある。急峻な変化を含む信号波形に対応するため、アナログデジタル変換器のサンプリングレートを高くすることが考えられる。
【0010】
例えば、個々のアナログデジタル変換器を高速化させる技術の開発が進められている。ただし、アナログデジタル変換器の複数の回路ブロックに含まれるすべての素子を等しく高速化させることは容易ではない。さらに、複数のアナログデジタル変換器をインターリーブ方式で並列的に動作させ、個々のアナログデジタル変換器より高いサンプリングレートを得る方法が知られている。しかし、この方法を使うと、回路規模とコストの増大が避けられない。そこで、以下では、回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を実現する電子回路について説明する。
【0011】
図１は、一実施形態による回路システムの例を示している。図１の回路システム１は、信号生成回路１０と、電力回路２０と、電子回路１００とを含んでいる。信号生成回路１０は、電子回路１００の端子ＶＳＰ、ＶＴＰおよびＣＬＫに接続されている。また、電力回路２０が端子ＶＩＮを介して電子回路１００に接続されている。電子回路１００は、端子ＶＩＮを介して入力された信号の一部期間における時間波形のアナログデジタル変換を行う。電子回路１００によってデジタル化された信号は端子ＶＯＵＴより出力される。信号生成回路１０は、クロック生成器１１と、分周器１２と、ワンショット回路１３と、ワンショット回路１７とを含んでいる。クロック生成器１１は、分周器１２と、ワンショット回路１３に接続されている。ワンショット回路１３は、電子回路１００の端子ＶＳＰに接続されている。また、分周器１２は、ワンショット回路１７と、電子回路１００の端子ＣＬＫに接続されている。ワンショット回路１７は、電子回路１００の端子ＶＴＰに接続されている。なお、図１に示した信号生成回路１０の構成は一例にしかすぎない。したがって、これとは異なる構成の回路を用いて、電子回路１００の端子ＶＳＰ、ＶＴＰおよびＣＬＫに入力する信号を生成してもよい。
【0012】
電力回路２０は、トランジスタ２１と、ダイオード２２と、インダクタ２３と、抵抗器ｒ１と、抵抗器ｒ２とを含んでいる。トランジスタ２１は、例えば、ｎチャネルの電界効果トランジスタ（ＦＥＴ）である。電力回路２０のトランジスタ２１のドレイン端子と端子Ｖｐｉｎとの間には、インダクタ２３が接続されている。また、電力回路２０のトランジスタ２１のドレイン端子と端子Ｖｐｏｕｔとの間には、ダイオード２２が接続されている。端子Ｖｐｉｎは、例えば、電力回路２０の入力端子に相当する。ダイオード２２のカソード端子と接続されている端子Ｖｐｏｕｔは、電力回路２０の出力端子に相当する。トランジスタ２１のソース端子は、電力回路２０のグラウンドｖｓｓに接続されている。グラウンドｖｓｓは、例えば、基板の基準電位、信号の基準電位、接地電位である。ただし、グラウンドとして使う電位については、特に問わない。なお、ここに示した電力回路２０の構成は一例にしかすぎない。したがって、電力回路は、これとは異なる構成であってもよい。トランジスタ２１のドレイン端子と、グラウンドｖｓｓとの間には、抵抗器ｒ１と抵抗器ｒ２が直列に接続されている。抵抗器ｒ１と抵抗器ｒ２との間の接続点には、電子回路１００の端子ＶＩＮが接続されている。したがって、トランジスタ２１のドレイン電圧は、抵抗器ｒ１と抵抗器ｒ２によって分圧され、端子ＶＩＮを介して電子回路１００に入力される。端子ＶＩＮは、電子回路１００の入力端子に相当する。
【0013】
電子回路１００は、電力回路２０の出力信号を計測対象となっている。ただし、電子回路の計測対象は、図１の例と異なっていてもよい。このため、電子回路は、電力回路以外の回路から出力される信号を計測対象とすることができる。例えば、電子回路は、情報処理、通信、計測、画像処理、音声処理などその他の用途の回路を計測対象としてもよい。電力回路２０では、パワーデバイスとしてｎチャネルの電界効果トランジスタ（ＦＥＴ）が使われている。ＦＥＴの例としては、ＭＯＳＦＥＴ、ＪＦＥＴ、ＭＥＳＦＥＴなどがある。ただし、電力回路では、ｐチャネルのＦＥＴ、バイポーラトランジスタ、サイリスタ、ＩＧＢＴなどその他のパワーデバイス（半導体素子）が使われていてもよい。なお、電子回路１００の詳細については、後述する。
【0014】
図２および図３は、時間領域の信号波形がサンプリングされる期間の例を示している。図２および図３において、横軸はいずれも時刻を示している。また、図２および図３では、電圧信号の波形が示されているものとする。ただし、電子回路は、電流信号などその他の種類の信号を計測し、サンプリングしてもよい。図２および図３の上段には、端子ＶＩＮを介して電子回路１００に入力される信号（入力信号とよぶ）の波形が示されている。また、図２および図３の下段には、信号生成回路の端子ＶＴＲ１の電圧波形（トリガ信号とよぶ）が示されている。
【0015】
図２および図３において、Ｐｓａｍｐは、電子回路１００によってサンプリングが行われる期間（サンプリング期間とよぶ）を示している。また、Ｐｇｒは、サンプリング期間と、その次のサンプリング期間との間の期間（猶予期間とよぶ）を示している。図２に例示したサンプリング期間Ｐｓａｍｐは、入力信号のパルスの立ち上がり期間を含んでいる。また、図３に例示したサンプリング期間Ｐｓａｍｐは、入力信号のパルスの立ち下がり期間を含んでいる。図２および図３のサンプリング期間Ｐｓａｍｐは例にしかすぎない。したがって、これとは異なるタイミング／条件に基づきサンプリング期間Ｐｓａｍｐを設定してもよい。複数のタイミングにおいて、入力信号のサンプリングが行われる場合、サンプリング期間は一定の長さに設定されていてもよいし、異なる長さに設定されていてもよい。また、時間軸において、サンプリング期間が周期的に設定されていてもよい。また、時間軸上の任意のタイミングにサンプリング期間が設定されていてもよい。
【0016】
図２および図３におけるトリガ信号（端子ＶＴＲ１の電圧）を参照すると、電圧信号のパルスの立ち下がりがサンプリング期間Ｐｓａｍｐの開始する直前のタイミングに到来していることがわかる。後述するように、トリガ信号のパルスが所定の条件を満たすと、電子回路１００は、端子ＶＩＮから入力された信号のサンプリングを一定期間行う。例えば、トランジスタ２１のゲート電圧がしきい値を超えるタイミングと、端子ＶＴＲ１にパルスが供給されるタイミングが同期するよう、トリガ信号を生成することができる。このような同期を行うために、例えば、トランジスタ２１の駆動回路にトリガ信号を生成させてもよい。ただし、これとは異なるタイミングでトリガ信号のパルスが生成されてもよい。また、トリガ信号を生成する回路については、特に問わない。
【0017】
図２および図３で例示したように、信号波形の全期間にわたってサンプリングを行わず、信号波形の一部期間（例えば、サンプリング期間Ｐｓａｍｐ）をサンプリングしてもよい。例えば、信号波形のうち、急峻な変化を含む部分のみをサンプリングすることができる。サンプリングを行わない期間（猶予期間Ｐｇｒ）では、サンプリングした信号の量子化処理を実行することができる。このように、同一のクロックでサンプリング処理と、量子化処理とを実行せず、異なるクロックでサンプリング処理と量子化処理を実行することができる。すなわち、サンプリング処理と、量子化処理は、必ず同期していなくてもよい。例えば、電子回路１００の前段部で信号波形の一部の期間をサンプリング（サンプリング処理）し、電子回路１００の後段部でサンプリングされた信号を量子化（量子化処理）してもよい。例えば、ｆｆ>ｆｂとなるよう、電子回路１００の前段部のクロック周波数ｆｆと、電子回路１００の後段部のクロック周波数ｆｂを設定することができる。サンプリングされた信号については、順次量子化処理を開始することができる。したがって、信号のサンプリングが行われている期間Ｐｓａｍｐと、量子化処理が行われている期間の一部が重なっていてもよい。
【0018】
図４は、回路システム１における信号波形の例を示している。図４のタイミングチャートには、クロック生成器１１が生成する信号（ＣＬＫ＿Ａ）の電圧波形と、ワンショット回路１３の端子ＶＴＲ１におけるトリガ信号の電圧波形と、電子回路１００の端子ＶＳＰにおける電圧波形と、電子回路１００の端子ＶＴＰにおける電圧波形と、電子回路１００の端子ＶＩＮにおける電圧波形とが示されている。
【0019】
信号ＣＬＫの電圧波形は、周期的なパルスを含んでいる。端子ＶＴＲ１に、しきい値ｔｈ１より長いパルスが供給されると、ワンショット回路１３は、一定の期間（例えば、Ｐｓａｍｐ）、クロック生成器１１が生成した信号を供給する。ワンショット回路１３が供給する信号は、端子ＶＳＰに供給される第１パルス信号に相当する。第１パルス信号は、電子回路１００でサンプリングが行われるタイミングを制御する信号である。第１パルス信号のパルス（図４のＶＳＰ）は、電子回路１００のＶＩＮから入力された信号がサンプリングされるタイミングを指定する。第１パルス信号
【0020】
クロック生成器１１が生成した信号は、分周器１２に供給される。分周器１２は、クロック生成器１１から供給された信号ＣＬＫ＿Ａの周波数を１／ｍ倍（ｍは正の整数）にした信号（ＣＬＫ＿Ｂ）を生成する。信号ＣＬＫ＿Ｂは、ワンショット回路１７および電子回路１００の端子ＣＬＫに供給される。信号ＣＬＫ＿Ｂは、電子回路１００の後段の量子化処理において、クロックとして使われる。信号生成回路１０が用いられる場合、電子回路１００の前段部のクロック周波数ｆｆと、電子回路１００の後段のクロック周波数ｆｂは、ｆｆ＝（１／ｍ）ｆｂの関係式を満たす。電子回路１００で使用するアナログデジタル変換器３０または、比較器の動作可能な周波数に応じて、ｍの値を決定することができる。
【0021】
ワンショット回路１７は、端子ＶＴＲ２にしきい値ｔｈ２より長いパルスが供給されると、一定の期間（例えば、Ｐａｄｃ）、分周器１２から供給された信号を端子ＶＴＰに供給する。分周器１２が供給する信号のうち、期間Ｐａｄｃの波形が端子ＶＴＰに供給される。端子ＶＴＰにおける電圧波形を参照すると、パルスの周期が信号ＣＬＫ＿Ａのｍ倍となっている。端子ＶＴＰに供給される第２パルス信号は、電子回路１００における量子化処理のタイミングを指定する。
【0022】
次に、電子回路１００の構成について説明する。
【0023】
図５は、一実施形態による電子回路の例を示した回路図である。図５の電子回路１００は、Ｎ個の遅延素子（遅延素子Ｄ０～Ｄ（Ｎ－１））と、Ｎ個のサンプルホールド回路（サンプルホールド回路ＳＨ１～ＳＨＮ）と、Ｎ個のスイッチ（スイッチＳＷ１～ＳＷＮ）と、シフトレジスタ３４と、アナログデジタル変換器３０とを備えている。ここでは、サンプルホールド回路の個数と、遅延素子の個数が等しい場合を例に説明する。ただし、サンプルホールド回路ＳＨ１の端子ＶＣ１に接続された遅延素子Ｄ０が省略されていてもよい。この場合、電子回路は少なくとも直列に接続されたＮ－１個の遅延素子を備えている。ここで、サンプルホールド回路は、保持回路の一例である。
【0024】
図５において、電子回路１００の前段部は、遅延素子Ｄ０～Ｄ（Ｎ－１）と、サンプルホールド回路ＳＨ１～ＳＨＮとを含む。また、電子回路１００の後段部は、スイッチＳＷ１～ＳＷＮと、量子化回路５０を備えている。量子化回路５０は、シフトレジスタ３４と、アナログデジタル変換器３０とを含む。
【0025】
また、図６は、電子回路１００における信号波形の例を示したタイミングチャートである。図６には、端子ＶＩＮにおける信号（入力信号）の電圧波形と、端子ＶＳＰにおける第１パルス信号の電圧波形と、端子ＶＣｘ（ｘ＝１、２、・・・、Ｎ）における信号の電圧波形と、端子ＶＴＰにおける第２パルス信号の電圧波形と、スイッチＳＷｘの制御端子ＶＳＷｘ（ｘ＝１、２、・・・、Ｎ）における信号の電圧波形と、端子ＣＬＫにおける信号の電圧波形とが示されている。図６において、横軸は時刻に対応している。図６に示したように、第１パルス信号および第２パルス信号は、それぞれ立ち上がる時刻が異なっていてもよい。また、図６に示したように、第２パルス信号のパルス幅は、第１パルス信号のパルス幅よりも大きくなっていてもよい。
【0026】
はじめに、電子回路１００の前段部について説明する。サンプルホールド回路ＳＨｘ（ｘ＝１、２、・・・、Ｎ）は、端子ＶＣｘ（論理端子とよぶ）、端子ＶＩｘ（アナログ端子とよぶ）と、端子ｓｏｕｔｘとを備えている。それぞれの論理端子ＶＣｘは、いずれかの遅延素子に接続されている。アナログ端子ＶＩｘは、端子ＶＩＮに接続されている。それぞれの論理端子ＶＣｘには、異なる時間遅延を経た第１パルス信号が供給される。また、それぞれのアナログ端子ＶＩｘには、いずれも端子ＶＩＮより信号が供給される。
【0027】
それぞれのサンプルホールド回路は、論理端子ＶＣｘにパルスが到来するタイミングで、アナログ端子ＶＩｘの電圧レベル（サンプリング電圧とよぶ）を保持する。例えば、サンプルホールド回路は、スイッチＳＷｓｈがＯＮ（導通状態）であるとき、コンデンサＣｓｈに電荷をためることによってアナログ端子ＶＩｘの電圧レベルを記憶することができる（サンプルモード）。そして、サンプルホールド回路は、論理端子ＶＣｘにパルスが到来したタイミング（例えば、パルスの立ち下がりタイミング）で、スイッチＳＷｓｈをＯＦＦにする。これにより、サンプルホールド回路は、論理端子ＶＣｘにパルスが到来する直前のタイミングにおける電圧レベルの信号を端子ｓｏｕｔから供給することができる（ホールドモード）。サンプルホールド回路は、例えば、オペアンプのボルテージフォロワ回路を使って実装することができる。ただし、サンプルホールド回路の構成については、特に問わない。
【0028】
複数の直列接続された遅延素子Ｄｘ（ｘ＝０、１、２、・・・、Ｎ－１）は、端子ＶＳＰから供給される第１パルス信号を順次遅延させる。遅延素子Ｄ１は、サンプルホールド回路ＳＨ１の論理端子ＶＣ１と、サンプルホールド回路ＳＨ２の論理端子ＶＣ２との間に接続されている。遅延素子Ｄ２は、サンプルホールド回路ＳＨ２の論理端子ＶＣ２と、サンプルホールド回路ＳＨ３の論理端子ＶＣ３との間に接続されている。一般化すると、番号ｘ＝１、・・・、Ｎの遅延素子Ｄｘは、サンプルホールド回路ＳＨｘの論理端子ＶＣｘと、サンプルホールド回路ＳＨ（ｘ＋１）の論理端子ＶＣ（ｘ＋１）との間に接続されている。図５の電子回路１００は、サンプルホールド回路ＳＨ１の論理端子ＶＣ１と端子ＶＳＰとの間に接続された遅延素子Ｄ０を含め、Ｎ個の遅延素子を備えている。ただし、サンプルホールド回路ＳＨ１の論理端子ＶＣ１と端子ＶＳＰとの間に接続された遅延素子Ｄ０を省略した電子回路を用いることを妨げるものではない。この場合、電子回路は、Ｎ－１個の遅延素子Ｄｘ（ｘ＝１、２、・・・、Ｎ－１）を備える。
【0029】
遅延素子Ｄｘ（ｘ＝０、１、・・・、Ｎ－１）のそれぞれは、通過した信号を遅延量Ｔｓｈだけ遅らせる。番号ｘが２以上のサンプルホールド回路ＳＨｘの論理端子ＶＣｘと、端子ＶＳＰとの間には、ｘ＋１個の遅延素子が直列に接続されている。このため、図６の論理端子ＶＣｘ（ｘ＝１、２、・・・、Ｎ）における信号の電圧波形に示されているように、端子ＶＳＰから供給された信号は、通過する遅延素子の個数に応じて遅延する。例えば、第１パルス信号がｎ個の遅延素子を通過した場合、もとの信号と比べて少なくともｎ×Ｔｓｈの時間遅れが発生する。
【0030】
以下では、端子ＶＳＰに第１パルス信号のパルスが到来したタイミングを時刻ｔ＝０と仮定して、それぞれのサンプルホールド回路がサンプリングを行うタイミングを説明する。まず、サンプルホールド回路ＳＨ１は、時刻ｔ＝Ｔｓｈにおいて、入力信号のサンプリングを行う。次に、サンプルホールド回路ＳＨ２は、時刻ｔ＝２×Ｔｓｈにおいて、入力信号のサンプリングを行う。そして、サンプルホールド回路ＳＨ３は、時刻ｔ＝３×Ｔｓｈにおいて、入力信号のサンプリングを行う。一般化すると、サンプルホールド回路ＳＨｘは、時刻ｔ＝ｘ×Ｔｓｈにおいて、入力信号のサンプリングを行う。
【0031】
すなわち、電子回路１００では、端子ＶＳＰにひとつのパルスが供給されると、端子ＶＩＮの入力信号が周期Ｔｓｈで、合計Ｎ回（サンプルホールド回路の数に等しい回数）、サンプリングされることがわかる。
【0032】
電子回路１００の前段部では、直列接続された遅延素子を含む回路を用いることにより、入力信号を一定のサンプリングレート（１／Ｔｓｈ）で高速にサンプリングすることが可能となる。
【0033】
次に、電子回路１００のスイッチＳＷ１～ＳＷＮと、量子化回路５０（電子回路１００の後段部）について説明する。スイッチＳＷ１～ＳＷＮは、それぞれ制御端子ＶＳＷ１～ＶＳＷＮの電圧に応じてＯＮ／ＯＦＦする。サンプルホールド回路ＳＨｘ（ｘ＝１、２、・・・、Ｎ）の端子ｓｏｕｔｘには、スイッチＳＷｘが接続されている。スイッチＳＷｘの制御端子は、シフトレジスタ３４の端子Ｑｘに接続されている。図１および図５を参照すると、分周器１２から供給された第２パルス信号（図６の端子ＶＴＰにおける信号の電圧波形に相当）は、端子ＶＴＰを介してシフトレジスタ３４のシリアル端子に相当する端子ＳＩＮに入力される。また、シフトレジスタ３４には、端子ＣＬＫおよび端子Ｃを介して周波数ｆｂのクロック信号ＣＬＫ＿Ｂが供給される。
【0034】
シフトレジスタ３４が有するＮ個の端子Ｑｘ（ｘ＝１、２、・・・、Ｎ）は、シフトレジスタ３４のパラレル端子に相当する。それぞれの端子Ｑｘ（ｘ＝１、２、・・・、Ｎ）は、対応するスイッチＳＷｘの制御端子ＶＳＷｘに接続されている。シフトレジスタ３４の端子Ｑ１からは、第２パルス信号がＴｃｌｋの時間遅れで供給される。このため、スイッチＳＷ１は、もとの第２パルス信号よりＴｃｌｋ遅れた信号によって制御される。また、シフトレジスタ３４の端子Ｑ２からは、端子ＶＴＰにおける電圧波形より２Ｔｃｌｋの時間遅れで第２パルス信号が供給される。このため、スイッチＳＷ２は、もとの第２パルス信号より２Ｔｃｌｋ遅れた信号によって制御される。同様に、シフトレジスタ３４の端子Ｑ３からは、端子ＶＴＰにおける電圧波形より３Ｔｃｌｋの時間遅れで第２パルス信号が供給される。このため、スイッチＳＷ３は、もとの第２パルス信号より３Ｔｃｌｋ遅れた信号によって制御される。このように、シフトレジスタ３４の端子Ｑｘ（ｘ＝１、２、・・・、Ｎ）では、番号ｘの昇順に、パルスが供給される（図６の端子ＶＳＷ０～ＶＳＷＮの電圧波形）。
【0035】
スイッチＳＷｘ（ｘ＝１、２、・・・、Ｎ）は、制御端子ＶＳＷｘにパルスが供給されたタイミングでＯＮ（導通状態）になる。スイッチＳＷｘがＯＮになると、サンプルホールド回路ＳＨｘの端子ｓｏｕｔｘから供給された信号は、アナログデジタル変換器３０に供給される。それぞれのスイッチＳＷｘは、シフトレジスタ３４の端子Ｑ１～ＱＮからパルスが供給される順序にしたがい、順次ＯＮになる（切り替わる）。したがって、それぞれのスイッチＳＷｘは、番号ｘの昇順にＯＮとなる。例えば、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、・・・、スイッチＳＷＮの順でそれぞれのスイッチがＯＮになる。いずれかのスイッチＳＷｘがＯＮとなっているタイミングにおいて、残りのスイッチはＯＦＦ（遮断状態）となる。例えば、スイッチＳＷ１～ＳＷＮのうち、スイッチＳＷ１がＯＮになっているとき、スイッチＳＷ２～ＳＷＮはＯＦＦとなる。
【0036】
電子回路１００では、番号ｘの小さいサンプルホールド回路から順に、保持されたサンプリング電圧がアナログデジタル変換器３０に供給される。アナログデジタル変換器３０は、端子ＣＬＫと接続されており、周波数ｆｂのクロック信号ＣＬＫ＿Ｂによって動作する。このため、アナログデジタル変換器３０は、クロック信号ＣＬＫ＿Ｂのタイミングで、それぞれのサンプリングホールド回路から供給されたサンプリング電圧を比較し、量子化処理を行う。量子化されたデジタル信号は、端子ＶＯＵＴより出力される。アナログデジタル変換器３０は、例えば、フラッシュ型、ＳＡＲ型、デルタシグマ型のいずれかの方式のアナログデジタル変換器である。ただし、使用するアナログデジタル変換器の種類については限定しない。
【0037】
電子回路は、複数の直列接続された第１遅延素子（遅延素子Ｄｘ）と、複数の第１保持回路（サンプルホールド回路ＳＨｘ）と、複数の第１スイッチ（スイッチＳＷｘ）と、量子化回路とを備えていてもよい。複数の直列接続された第１遅延素子Ｄｘは、第１端子（端子ＶＳＰ）から供給される第１パルス信号を順次遅延させる。複数の第１保持回路は、複数の第１遅延素子Ｄｘから供給される、遅延された複数の第１パルス信号に応じて、入力端子から供給される入力信号の電圧を保持する。複数の第１スイッチは、複数の第１保持回路とそれぞれ接続されている。また、複数の第１スイッチには、第１パルス信号とはパルス幅が異なる複数の第２パルス信号が供給され、複数の第１スイッチは、複数の第２パルス信号に応じて順次切り替わる。量子化回路は、複数の第１スイッチと接続されている。量子化回路は、複数の第１保持回路に保持された電圧を、複数の第１スイッチの切り替えタイミングに応じて量子化して出力する。
【0038】
また、図５に例示したように、量子化回路は、クロック信号に同期して、複数の第２パルス信号を生成し、複数の第１スイッチ（スイッチＳＷｘ）に供給するシフトレジスタと、複数の第１スイッチに接続されたアナログデジタル変換器とを含んでいてもよい。ただし、図５に示した量子化回路５０は、量子化回路の構成の一例にしかすぎない。
【0039】
電子回路１００では、サンプリング処理とは異なるクロックで量子化処理を行うことができる。量子化処理のクロックは、サンプリング処理のクロックより低速であってもよい。すなわち、量子化回路は、導通状態の第１スイッチが切り替わる周期が、それぞれの第１遅延素子を通過する信号の時間遅れより大きくなるように構成されていてもよい。また、図６の例では、入力信号（端子ＶＩＮ）の電圧の立ち上がり期間について、アナログデジタル変換が行われているが、図３の例のように、入力信号の電圧の立ち下がり期間について、アナログデジタル変換を行ってもよい。
【0040】
上述の電子回路１００は、入力信号のアナログデジタル変換が可能な回路の一例にしかすぎない。したがって、上述の電子回路１００とは異なる構成の電子回路を用いて、入力信号のアナログデジタル変換を行ってもよい。以下では、回路システム１において、電子回路１００の代わりに使用することができる、変形例の電子回路（電子回路１００～１０９）について説明する。
【0041】
（電子回路の第１の変形例）
図７は、電子回路１０１の例を示した回路図である。電子回路１０１の前段部の構成は、電子回路１００の前段部と同様である。電子回路１０１の前段部では、電子回路１００と同様、サンプルホールド回路ＳＨ１の論理端子ＶＣ１に接続された遅延素子Ｄ０を省略することができる。以下では、電子回路１０１のうち、電子回路の後段部に相当する、複数のスイッチと、量子化回路５１の構成を説明する。
図７は、電子回路１０１の例を示した回路図である。電子回路１０１の前段部の構成は、電子回路１００の前段部と同様である。電子回路１０１の前段部では、電子回路１００と同様、サンプルホールド回路ＳＨ１の論理端子ＶＣ１に接続された遅延素子Ｄ０を省略することができる。以下では、電子回路１０１のうち、電子回路の後段部に相当する、複数のスイッチと、量子化回路５１の構成を説明する。
【0042】
量子化回路５１は、クロック生成器３１と、Ｎ個のＤフリップフロップＦｘ（ｘ＝１、２、・・・、Ｎ）と、Ｎ個のスイッチＳＷｘ（ｘ＝１、２、・・・、Ｎ）と、２Ｍ個の比較器ＣＯＭＰｙ（ｙ＝１、２、・・・、２Ｍ）と、デコーダ３２とを備えている。ここで、Ｍは、１以上の整数であるものとする。ここで、デコーダ３２は、変換回路の一例である。
【0043】
サンプルホールド回路ＳＨｘの端子ｓｏｕｔｘ（ｘ＝１、２、・・・、Ｎ）は、スイッチＳＷｘに接続されている。そして、Ｎ個のスイッチＳＷｘには、２Ｍ個の比較器ＣＯＭＰｙ（ｙ＝１、２、・・・、２Ｍ）が並列に接続されている。Ｎ個のスイッチＳＷｘは、いずれも２Ｍ個の比較器ＣＯＭＰｙの第１端子に接続されている。２Ｍ個の比較器ＣＯＭＰｙの第２端子には、それぞれ異なる参照電圧ＶＲ０～ＶＲ２＾Ｍが印加されている。また、比較器ＣＯＭＰｙのそれぞれは、デコーダ３２に接続されている。そして、デコーダ３２の出力端子は、図１の端子ＶＯＵＴに相当する。
【0044】
Ｎ個のＤフリップフロップＦｘ（ｘ＝１、２、・・・、Ｎ）のクロック端子と、２Ｍ個の比較器ＣＯＭＰｙ（ｙ＝１、２、・・・、２Ｍ）のＣＬＫ端子は、クロック生成器３１に接続されている。なお、クロック生成器３１を省略し、Ｎ個のＤフリップフロップＦｘのＣＬＫ端子と、２Ｍ個の比較器ＣＯＭＰｙのクロック端子とを図１の分周器１２に接続してもよい。
【0045】
電子回路１０１の端子ＶＴＰは、ＤフリップフロップＦ１のＤ端子に接続されている。このため、ＤフリップフロップＦ２のＤ端子には、端子ＶＴＰを介して第２パルス信号が供給される。ＤフリップフロップＦ０のＱ端子は、スイッチＳＷ１の制御端子に接続されている。このため、スイッチＳＷ１は、ＤフリップフロップＦ１のＱ端子の電圧レベルに応じてＯＮ／ＯＦＦする（導通状態または非導通状態になる）。また、ＤフリップフロップＦ１のＱ端子は、ＤフリップフリップＦ２のＤ端子にも接続されている。ＤフリップフロップＦ２のＱ端子は、スイッチＳＷ２の制御端子に接続されている。このため、スイッチＳＷ２は、ＤフリップフロップＦ２のＱ端子の電圧レベルに応じてＯＮ／ＯＦＦする。同様に、ＤフリップフロップＦ２のＱ端子は、ＤフリップフリップＦ３のＤ端子にも接続されている。ＤフリップフロップＦ３のＱ端子は、スイッチＳＷ３の制御端子に接続されている。このため、スイッチＳＷ３は、ＤフリップフロップＦ３のＱ端子の電圧レベルに応じてＯＮ／ＯＦＦする。
【0046】
なお、図７の例では、スイッチＳＷｘ（ｘ＝１、２、・・・、Ｎ）として、ＦＥＴが用いられている。したがって、スイッチＳＷｘの制御端子は、ＦＥＴのゲート端子に相当する。
【0047】
このように、Ｎ個のＤフリップフロップＦｘ（ｘ＝１、２、・・・、Ｎ）は、同一のクロック信号ＣＬＫ＿Ｂによって駆動されており、ＤフリップフロップＦｎのＱ端子がＤフリップフロップＦ（ｎ＋１）のＤ端子に接続されている。ここで、ｎは、１以上でＮより小さい整数である。すなわち、Ｎ個のＤフリップフロップは、シフトレジスタ３４ａを形成している。シフトレジスタ３４ａの動作により、Ｎ個のスイッチＳＷｘは、順次、番号ｘの昇順にＯＮする（切り替わる）。したがって、Ｎ個のサンプルホールド回路ＳＨｘのサンプリング電圧は、番号ｘの昇順に、順次、２Ｍ個の並列接続された比較器ＣＯＭＰｙ（ｙ＝１、２、・・・、２Ｍ）に供給される。それぞれの比較器ＣＯＭＰｙは、サンプリング電圧を参照電圧と比較した結果に応じて、ＨＩＧＨまたはＬＯＷの信号をデコーダ３２に供給する。そして、デコーダ３２は、複数の比較器ＣＯＭＰｙによって量子化されたサンプリング電圧をデジタル化して出力する。
【0048】
このように、量子化回路は、クロック信号に同期して、複数の第２パルス信号を生成し、複数の第１スイッチ（スイッチＳＷｘ）に供給するシフトレジスタと、複数の第１スイッチに接続され、複数の第１保持回路（サンプルホールド回路ＳＨｘ）に保持された電圧を比較する複数の第１比較器（比較器ＣＯＭＰｙ）と、複数の第１比較器の比較結果に基づき、量子化された電圧をデジタル化して出力する変換回路（デコーダ３２）とを含んでいてもよい。図４の電子回路１０１で例示したように、前段のＤフリップフロップのＱ端子が後段のＤフリップフロップのＤ端子が接続されている、複数のＤフリップフロップのチェインを用いてシフトレジスタを実装してもよい。
【0049】
電子回路１０１を使っても、サンプリング処理とは異なるクロックで量子化処理を行うことが可能であり、上述の電子回路１００と同様の機能を実現することができる。
【0050】
（電子回路の第２の変形例）
図８は、電子回路１０２の例を示した回路図である。電子回路１０２の量子化回路５１Ａでは、比較器ＣＭＰｙ（ｙ＝１、２、・・・、２Ｍ）の前段部に、差動増幅器Ａｙが設けられている。すなわち、スイッチＳＷｘは、差動増幅器Ａｙの第１端子に接続されている。ここで、差動増幅器は、増幅器の一例である。また、参照電位ＶＲｙは、差動増幅器Ａｙの第２端子に接続されている。そして、差動増幅器Ａｙの第１端子は、比較器ＣＭＰｙの第１端子に接続されている。同様に、差動増幅器Ａｙの第２端子は、比較器ＣＭＰｙの第２端子に接続されている。電子回路１０２の構成では、信号および参照電圧が増幅されてから比較器ＣＭＰｙに供給されるため、量子化処理におけるノイズの影響を抑制することが可能である。差動増幅器Ａｙが追加されている点を除けば、電子回路１０２のその他の部分の構成は、上述の電子回路１０１と同様である。
図８は、電子回路１０２の例を示した回路図である。電子回路１０２の量子化回路５１Ａでは、比較器ＣＭＰｙ（ｙ＝１、２、・・・、２Ｍ）の前段部に、差動増幅器Ａｙが設けられている。すなわち、スイッチＳＷｘは、差動増幅器Ａｙの第１端子に接続されている。ここで、差動増幅器は、増幅器の一例である。また、参照電位ＶＲｙは、差動増幅器Ａｙの第２端子に接続されている。そして、差動増幅器Ａｙの第１端子は、比較器ＣＭＰｙの第１端子に接続されている。同様に、差動増幅器Ａｙの第２端子は、比較器ＣＭＰｙの第２端子に接続されている。電子回路１０２の構成では、信号および参照電圧が増幅されてから比較器ＣＭＰｙに供給されるため、量子化処理におけるノイズの影響を抑制することが可能である。差動増幅器Ａｙが追加されている点を除けば、電子回路１０２のその他の部分の構成は、上述の電子回路１０１と同様である。
【0051】
このように、電子回路の量子化回路は、第１保持回路（サンプリングホールド回路ＳＨｘ）に保持された電圧および参照電位を増幅し、第１比較器（比較器ＣＭＰｙ）に供給する複数の第１増幅器（例えば、差動増幅器Ａｙ）をさらに含んでいてもよい。電子回路１０２によっても、上述の電子回路１００、１０１と同様の機能を実現することができる。
【0052】
（電子回路の第３の変形例）
図９は、電子回路１０３の例を示した回路図である。電子回路１０３の量子化回路５２では、スイッチＳＷｘ（ｘ＝１、２、・・・、Ｎ）の制御端子に、ＤフリップフロップＦｘのＱ端子ではなく、遅延素子ＶＤｘが接続されている。すなわち、電子回路１０３では、端子ＶＴＰと、スイッチＳＷＮの制御端子との間には、Ｎ個の遅延素子ＶＤｘが直列に接続されている。それぞれの遅延素子ＶＤｘの遅延量は、端子ＣＬＫから供給されるクロック信号ＣＬＫ＿Ｂの周波数の逆数１／ｆｂに等しい時間に設定されている。なお、端子ＣＬＫは、図１の分周器１２のまたは、図７または図８のクロック生成器３１に供給されているものとする。このため、端子ＶＴＰから供給された信号の時間遅れは、通過した遅延素子ＶＤｘの数に応じて大きくなる。電子回路１０２と同様、Ｎ個のスイッチＳＷｘは、順次、番号ｘの昇順にＯＮする（切り替わる）。
図９は、電子回路１０３の例を示した回路図である。電子回路１０３の量子化回路５２では、スイッチＳＷｘ（ｘ＝１、２、・・・、Ｎ）の制御端子に、ＤフリップフロップＦｘのＱ端子ではなく、遅延素子ＶＤｘが接続されている。すなわち、電子回路１０３では、端子ＶＴＰと、スイッチＳＷＮの制御端子との間には、Ｎ個の遅延素子ＶＤｘが直列に接続されている。それぞれの遅延素子ＶＤｘの遅延量は、端子ＣＬＫから供給されるクロック信号ＣＬＫ＿Ｂの周波数の逆数１／ｆｂに等しい時間に設定されている。なお、端子ＣＬＫは、図１の分周器１２のまたは、図７または図８のクロック生成器３１に供給されているものとする。このため、端子ＶＴＰから供給された信号の時間遅れは、通過した遅延素子ＶＤｘの数に応じて大きくなる。電子回路１０２と同様、Ｎ個のスイッチＳＷｘは、順次、番号ｘの昇順にＯＮする（切り替わる）。
【0053】
Ｎ個のサンプルホールド回路ＳＨｘのサンプリング電圧は、順次、番号ｘの昇順に２Ｍ個の並列接続された比較器ＣＯＭＰｙ（ｙ＝１、２、・・・、２Ｍ）に供給される。それぞれの比較器ＣＯＭＰｙは、供給された電圧信号を参照電圧と比較した結果に応じて、ＨＩＧＨまたはＬＯＷの信号をデコーダ３２に供給する。そして、デコーダ３２は、量子化されたデジタル信号を出力する。
【0054】
このように、電子回路は、複数の直列に接続された第２遅延素子（遅延素子ＶＤｘ）と、複数の第１比較器（比較器ＣＯＭＰｙ）とを備えていてもよい。複数の直列に接続された第２遅延素子は、第２パルス信号を順次遅延させる。複数の第１比較器は、複数の第１スイッチ（スイッチＳＷｘ）に接続されており、複数の第１保持回路（サンプルホールド回路ＳＨｘ）に保持された電圧を比較する。複数の第１スイッチは、複数の第２遅延素子から供給される、遅延された複数の第２パルス信号に応じて順次切り替わる。量子化回路は、複数の前記第１比較器の比較結果に基づき、量子化された電圧をデジタル化して出力する変換回路を含んでいる。電子回路１０３のその他の部分の構成は、上述の電子回路１０２と同様である。電子回路１０３によっても、上述の電子回路１００～１０２と同様の機能を実現することが可能である。
【0055】
（電子回路の第４の変形例）
図１０は、電子回路１０４の例を示した回路図である。電子回路１０４は、上述の電子回路１００～１０３の機能に加え、追加的な機能を備えている。電子回路１０４では、電子回路１００の前段部の構成が変更されている。電子回路１０４は、Ｎ個の遅延素子Ｄｘ（ｘ＝０、１、２、・・・、Ｎ－１）に代わり、遅延量（時間遅れ）が調整可能なＮ個の可変遅延素子Ｄ´ｘ（ｘ＝０、１、２、・・・、Ｎ－１）を備えている。また、それぞれの可変遅延素子Ｄ´ｘは、遅延同期ループ回路３３に接続されている。遅延同期ループ回路３３は、それぞれの可変遅延素子Ｄ´ｘに対して遅延量の基準となる信号（基準信号）を送出する。それぞれの可変遅延素子Ｄ´ｘは、基準信号に対応する遅延量を設定する。一般に、遅延素子の遅延量は、電圧、温度、プロセスによってばらつくことが知られている。電子回路１０４を用いることにより、Ｎ個の可変遅延素子Ｄ´ｘの遅延量を高い精度で所望の値に設定することが可能になる。したがって、サンプリング処理において、一定のサンプリングレートを維持することができる。また、入力信号の種類、計測対象の回路、計測タイミングによって、サンプリングレートを変更することが可能となる。なお、電子回路１０４のその他の構成要素は、上述の電子回路１００と同様である。
図１０は、電子回路１０４の例を示した回路図である。電子回路１０４は、上述の電子回路１００～１０３の機能に加え、追加的な機能を備えている。電子回路１０４では、電子回路１００の前段部の構成が変更されている。電子回路１０４は、Ｎ個の遅延素子Ｄｘ（ｘ＝０、１、２、・・・、Ｎ－１）に代わり、遅延量（時間遅れ）が調整可能なＮ個の可変遅延素子Ｄ´ｘ（ｘ＝０、１、２、・・・、Ｎ－１）を備えている。また、それぞれの可変遅延素子Ｄ´ｘは、遅延同期ループ回路３３に接続されている。遅延同期ループ回路３３は、それぞれの可変遅延素子Ｄ´ｘに対して遅延量の基準となる信号（基準信号）を送出する。それぞれの可変遅延素子Ｄ´ｘは、基準信号に対応する遅延量を設定する。一般に、遅延素子の遅延量は、電圧、温度、プロセスによってばらつくことが知られている。電子回路１０４を用いることにより、Ｎ個の可変遅延素子Ｄ´ｘの遅延量を高い精度で所望の値に設定することが可能になる。したがって、サンプリング処理において、一定のサンプリングレートを維持することができる。また、入力信号の種類、計測対象の回路、計測タイミングによって、サンプリングレートを変更することが可能となる。なお、電子回路１０４のその他の構成要素は、上述の電子回路１００と同様である。
【0056】
このように、電子回路において、複数の第１遅延素子は、複数の可変遅延素子（Ｄ´ｘ）であってもよい。この場合、電子回路は、複数の可変遅延素子の遅延量を決定する第１制御回路をさらに備えていてもよい。上述の遅延同期ループ回路３３は、第１制御回路の一例である。
【0057】
（電子回路の第５の変形例）
図１１は、電子回路１０５の例を示した回路図である。電子回路１０５も、上述の電子回路１００～１０３の機能に加え、追加的な機能を備えている。電子回路１０５でも、電子回路１００の前段部の構成が変更されている。電子回路１０５は、Ｎ個の遅延素子Ｄｘ（ｘ＝０、１、２、・・・、Ｎ－１）に代わり、遅延量（時間遅れ）が調整可能なＮ個の可変遅延素子Ｄ´ｘ（ｘ＝０、１、２、・・・、Ｎ－１）を備えている。また、それぞれの可変遅延素子Ｄ´ｘは、遅延制御回路３５に接続されている。遅延制御回路３５は、それぞれの可変遅延素子Ｄ´ｘの遅延量を変更させる。したがって、信号（例えば、パワーデバイスのドレイン電圧またはドレイン電流）の変化が遅い場合でも、サンプリングレートを変更し、波形の計測対象の部分（例えば、パルスの立ち上がりなど）を漏れなくサンプリングすることが可能となる。また、計測対象の波形に適合した、サンプリングレートを使うことができるようになる。なお、電子回路１０４のその他の構成要素は、上述の電子回路１００と同様である。
図１１は、電子回路１０５の例を示した回路図である。電子回路１０５も、上述の電子回路１００～１０３の機能に加え、追加的な機能を備えている。電子回路１０５でも、電子回路１００の前段部の構成が変更されている。電子回路１０５は、Ｎ個の遅延素子Ｄｘ（ｘ＝０、１、２、・・・、Ｎ－１）に代わり、遅延量（時間遅れ）が調整可能なＮ個の可変遅延素子Ｄ´ｘ（ｘ＝０、１、２、・・・、Ｎ－１）を備えている。また、それぞれの可変遅延素子Ｄ´ｘは、遅延制御回路３５に接続されている。遅延制御回路３５は、それぞれの可変遅延素子Ｄ´ｘの遅延量を変更させる。したがって、信号（例えば、パワーデバイスのドレイン電圧またはドレイン電流）の変化が遅い場合でも、サンプリングレートを変更し、波形の計測対象の部分（例えば、パルスの立ち上がりなど）を漏れなくサンプリングすることが可能となる。また、計測対象の波形に適合した、サンプリングレートを使うことができるようになる。なお、電子回路１０４のその他の構成要素は、上述の電子回路１００と同様である。
【0058】
このように、電子回路において、複数の第１遅延素子は、複数の可変遅延素子（Ｄ´ｘ）であってもよい。この場合、電子回路は、複数の可変遅延素子の遅延量を決定する第１制御回路をさらに備えていてもよい。上述の遅延制御回路３５は、第１制御回路の一例である。
【0059】
（電子回路の第６の変形例）
上述の図６に示したタイミングチャートでは、サンプルホールド回路ＳＨ１の論理端子ＶＣ１に供給された第１パルス信号のパルスの立ち下がりエッジが、端子ＶＩＮに入力される信号（入力信号）のパルスの立ち上がりのタイミングと一致している。このため、電子回路は、入力信号のパルスの立ち上がりタイミングをサンプリング期間Ｐｓａｍｐとして、アナログデジタル変換を行うことができた。ただし、このような処理を実現するためには、サンプリングを開始したいタイミングでサンプルホールド回路ＳＨ１の論理端子ＶＣ１にパルスを供給する必要がある。以下では、電子回路１００との相違点を中心に、サンプリング処理の開始タイミングを制御することが可能な電子回路の例について述べる。
上述の図６に示したタイミングチャートでは、サンプルホールド回路ＳＨ１の論理端子ＶＣ１に供給された第１パルス信号のパルスの立ち下がりエッジが、端子ＶＩＮに入力される信号（入力信号）のパルスの立ち上がりのタイミングと一致している。このため、電子回路は、入力信号のパルスの立ち上がりタイミングをサンプリング期間Ｐｓａｍｐとして、アナログデジタル変換を行うことができた。ただし、このような処理を実現するためには、サンプリングを開始したいタイミングでサンプルホールド回路ＳＨ１の論理端子ＶＣ１にパルスを供給する必要がある。以下では、電子回路１００との相違点を中心に、サンプリング処理の開始タイミングを制御することが可能な電子回路の例について述べる。
【0060】
図１２は、電子回路１０６の例を示した回路図である。電子回路１０６は、電子回路１００に、サンプリング処理の開始タイミングを制御する機能を追加した電子回路に相当する。電子回路１０６は、遅延素子Ｄ０に代わり、遅延量（時間遅れ）が調整可能な遅延素子Ｄ´０を備えている。また、電子回路１０６は、さらに比較器ＣｏｍｐＶＤＳと、制御回路Ｉ０と、メモリＩＭＥＭとを備えている。制御回路Ｉ０は、遅延素子Ｄ´０に接続されている。制御回路Ｉ０は、遅延素子Ｄ´０における遅延量を変更可能に構成されている。比較器ＣｏｍｐＶＤＳの第１端子は、電子回路１０６の端子ＶＩＮに接続されている。また、比較器ＣｏｍｐＶＤＳの第２端子は、参照電位ｖｒｅｆに接続されている。比較器ＣｏｍｐＶＤＳの端子ｃｏｕｔは、制御回路Ｉ０に接続されている。そして、メモリＩＭＥＭは、制御回路Ｉ０に接続されている。
【0061】
なお、図１２には、電子回路１０６だけでなく、電力回路２０ａも示されている。電力回路２０ａは、図１の電力回路２０の構成要素に加え、信号発生器２４を備えている。信号発生器２４、比較器ＣｏｍｐＶＤＳ、制御回路Ｉ０は、いずれも端子ＣＬＫＰＷＭに接続されている。また、信号発生器２４の端子ｏｕｔ１は、トランジスタ２１のゲート端子に接続されている。端子ＣＬＫＰＷＭには、クロック信号が供給される。端子ＣＬＫＰＷＭには、図１のクロック生成器１１が接続されていてもよいし、その他のクロック生成器が接続されていてもよい。端子ＣＬＫＰＷＭに供給されるクロック信号は、トランジスタ２１のドレイン・ゲート間のＯＮ／ＯＦＦ（導通状態／遮断状態）を制御する。また、端子ＣＬＫＰＷＭに供給されるクロック信号は、比較器ＣｏｍｐＶＤＳと、制御回路Ｉ０にも供給される。
【0062】
なお、図１２の例のように、信号発生器２４は、ふたつの端子を備えていてもよい。信号発生器２４の端子ｏｕｔ１から供給される信号は、トランジスタ２１のゲート電圧ｖＧＳを制御する。一方、信号発生器２４の端子ｏｕｔ２は、ワンショット回路１３（図１参照）の端子ＶＴＲに接続されていてもよい。信号発生器２４は、端子ｏｕｔ２を介してワンショット回路１３にしきい値ｔｈ１より長いパルスを供給する。これにより、ワンショット回路１３を介して、端子ＶＳＰにクロック生成器１１の第１パルス信号のパルスが供給されるようになる。信号発生器２４は、トランジスタ２１のゲート電圧ｖＧＳレベルが変化するタイミングと、端子ＶＳＰにパルスの到来するタイミングとを同期させることができる。
【0063】
図１３は、電子回路１０６における信号波形の例を示したタイミングチャートである。図１３のタイミングチャートには、トランジスタ２１のゲート電圧ｖＧＳ、端子ＶＩＮの電圧、比較器の端子ｃｏｕｔの電圧、端子ＣＬＫＰＷＭの電圧が示されている。図１３の横軸は、時刻に相当する。例えば、電子回路１０６を含む図１２の回路では、トランジスタ２１のゲート電圧ｖＧＳがＨＩＧＨからＬＯＷになったときから、ドレイン電圧ｖＤＳがＨＩＧＨからＬＯＷになるまで、一定の遅延がある。トランジスタ２１のゲート電圧ｖＧＳがＬＯＷからＨＩＧＨになるとき場合も、一定の遅延の後、ドレイン電圧ｖＤＳがＬＯＷからＨＩＧＨに変化する。この遅延は、温度、プロセスなどの条件によって異なる値をとりうる。比較器ＣｏｍｐＶＤＳは、端子ＶＩＮにおける電圧信号のレベルが参照電圧ｖｒｅｆより高くなると、端子ｃｏｕｔよりＨＩＧＨの信号を供給する。制御回路Ｉ０は、端子ＣＬＫＰＷＭから供給された信号と、比較器ＣｏｍｐＶＤＳから供給された信号に基づき、トランジスタ２１のゲート電圧ｖＧＳがＨＩＧＨからＬＯＷになったときから、比較器の端子ｃｏｕｔの電圧レベルがＨＩＧＨになるまでに要する時間ＴＣＯを計測する。ここで、制御回路Ｉ０は、計測した時間ＴＣＯをメモリＩＭＥＭに保存してもよい。
【0064】
制御回路Ｉ０は、メモリＩＭＥＭに保存した時間ＴＣＯの値に基づき、可変遅延素子Ｄ´０における遅延量（時間遅れ）を設定することができる。例えば、制御回路Ｉ０は、サンプルホールド回路ＳＨ１の端子ＶＩＯ（または、端子ＶＩＮ）の電圧信号におけるパルスの立ち上がりのタイミングと、サンプルホールド回路ＳＨ１の論理端子ＶＣ１の電圧信号におけるパルスの立ち下がりのタイミングが一致するよう、可変遅延素子Ｄ´０の遅延量を設定してもよい。また、制御回路Ｉ０は、サンプルホールド回路ＳＨ１の端子ＶＩ１（または、端子ＶＩＮ）の電圧信号におけるパルスの立ち上がりのタイミングの前に、サンプルホールド回路ＳＨ１の論理端子ＶＣ１の電圧信号におけるパルスの立ち下がりが発生するよう、可変遅延素子Ｄ´０の遅延量を設定してもよい。これにより、端子ＶＩＮにおける、電圧信号のパルスの立ち上がり期間における正確なサンプリングを行うことが可能となる。また、比較器ＣｏｍｐＶＤＳの参照電圧ｖｒｅｆおよび制御回路Ｉ０の論理を変更すれば、端子ＶＩＮにおける、電圧信号のパルスの立ち下がり期間におけるサンプリングを行うこともできる。
【0065】
このように、電子回路は、入力信号を供給する半導体素子と、半導体素子の入力電圧を制御する信号発生器（信号発生器２４）と、入力信号および参照電位を比較する第２比較器（比較器ＣｏｍｐＶＤＳ）と、信号発生器および第２比較器に接続された第３制御回路（制御回路Ｉ０）とをさらに備えていてもよい。例えば、複数の第１遅延素子のうち、第１端子（端子ＶＳＰ）に接続された遅延素子は可変遅延素子である。第３制御回路は、信号発生器が入力電圧を変更したときから、第２比較器の出力電圧が変化するまでの時差に基づき、可変遅延素子の遅延量を決定してもよい。ここで、半導体素子として、例えば、ＦＥＴなどのパワーデバイスを使うことができる。ただし、半導体素子の種類については、特に問わない。なお、電子回路１０６のその他の部分の構成は、上述の電子回路１００と同様である。
【0066】
（電子回路の第７の変形例）
上述の電子回路１００～１０６は、参照電圧とサンプリング電圧を比較する比較器ＣＭＰｙまたは、サンプリング電圧を量子化したデジタル信号を生成するアナログデジタル変換器３０を備えていた。電子回路の周辺にある回路（例えば、電圧回路）の電圧変動が、回路の寄生容量によって伝播し、比較器ＣＭＰｙまたはアナログデジタル変換器３０の誤作動を引き起こす可能性がある。そこで、計測対象の回路にパワーデバイスが含まれる場合、パワーデバイスを駆動する信号（例えば、トランジスタ２１のゲート端子に供給される信号）のパルスのエッジから時差をおいて、サンプルホールド回路ＳＨ１のサンプリング電圧を、比較器ＣＭＰｙまたは、アナログデジタル変換器３０に転送すれば、ノイズの影響を軽減することが可能である。ここで、パルスのエッジは、立ち上がりエッジと、立ち下がりエッジの両方を含むものとする。端子ＶＴＰに電圧信号のパルスが供給されたことをトリガとして、サンプルホールド回路ＳＨ１のサンプリング電圧は、比較器ＣＭＰｙまたは、アナログデジタル変換器３０に転送される。
上述の電子回路１００～１０６は、参照電圧とサンプリング電圧を比較する比較器ＣＭＰｙまたは、サンプリング電圧を量子化したデジタル信号を生成するアナログデジタル変換器３０を備えていた。電子回路の周辺にある回路（例えば、電圧回路）の電圧変動が、回路の寄生容量によって伝播し、比較器ＣＭＰｙまたはアナログデジタル変換器３０の誤作動を引き起こす可能性がある。そこで、計測対象の回路にパワーデバイスが含まれる場合、パワーデバイスを駆動する信号（例えば、トランジスタ２１のゲート端子に供給される信号）のパルスのエッジから時差をおいて、サンプルホールド回路ＳＨ１のサンプリング電圧を、比較器ＣＭＰｙまたは、アナログデジタル変換器３０に転送すれば、ノイズの影響を軽減することが可能である。ここで、パルスのエッジは、立ち上がりエッジと、立ち下がりエッジの両方を含むものとする。端子ＶＴＰに電圧信号のパルスが供給されたことをトリガとして、サンプルホールド回路ＳＨ１のサンプリング電圧は、比較器ＣＭＰｙまたは、アナログデジタル変換器３０に転送される。
【0067】
例えば、図１４のタイムチャートに示したように、トランジスタ２１のゲート電圧ｖＧＳにおけるパルスの立ち下がりエッジと、立ち上がりエッジとの中間となるタイミングに端子ＶＴＰに電圧信号のパルスを供給することができる。なお、端子ＶＴＰに電圧信号のパルスが供給される時刻と、トランジスタ２１のゲート電圧ｖＧＳにおけるパルスの立ち下がりエッジに相当する時刻との差をｔｄ１とし、トランジスタ２１のゲート電圧ｖＧＳにおけるパルスの立ち上がりエッジに相当する時刻と、端子ＶＴＰに電圧信号のパルスが供給される時刻との差をｔｄ２とした場合、ｔｄ１とｔｄ２を等しく設定することができる。ｔｄ１とｔｄ２との差を小さくするほど、量子化処理におけるノイズの影響を減らすことが可能である。
【0068】
図１５は、電子回路１０７の例を示した回路図である。制御回路１４は、端子ｐｄｒｉｖｅと、端子ＶＴＰと、端子ＣＬＫ＿Ｃと、端子ＶＴＣＴＬとを備えている。端子ｐｄｒｉｖｅは、トランジスタ２１のゲート端子に接続されている。制御回路１４は、端子ｐｄｒｉｖｅを介して、トランジスタ２１のゲート電圧ｖｇｓを制御する。端子ＣＬＫ＿Ｃは、例えば、クロック生成器（図示せず）に接続されている。制御回路１４は、端子ＣＬＫ＿Ｃから供給されたクロック信号によって駆動されてもよい。端子ＶＴＣＴＬには、例えば、端子ＶＴＰにおいて電圧信号のパルスが生成されるタイミングを指定する信号が供給される。制御回路１４は、端子ＶＴＣＴＬから供給された信号に基づいて、端子ｐｄｒｉｖｅおよび端子ＶＴＰから電圧信号を供給してもよい。また、端子ＶＴＣＴＬから供給された信号に関わらず、端子ｐｄｒｉｖｅおよび端子ＶＴＰから電圧信号を供給してもよい。端子ＶＴＰからは、サンプリング電圧がアナログデジタル変換器３０への転送タイミングを指定するパルスを含む電圧信号（第２パルス信号）が供給される。図１５の構成では、同一の制御回路１４が、トランジスタ２１のゲート電圧ｖｇｓと、端子ＶＴＰの電圧信号を制御しているため、図１４のタイミングチャートのように、パワーデバイスの駆動信号のエッジから時差をおいて、量子化処理を行うことができる。
【0069】
このように、電子回路は、入力信号を供給する半導体素子と、半導体素子およびシフトレジスタに接続され、半導体素子に供給する入力電圧を決定し、入力電圧に基づいて、シフトレジスタが第２パルス信号を供給する時刻を決定する第２制御回路（制御回路１４）をさらに備えていてもよい。ここで、半導体素子として、例えば、ＦＥＴなどのパワーデバイスを使うことができる。ただし、半導体素子の種類については、特に問わない。第２制御回路は、パワーデバイスの入力電圧が変更されている期間において、シリアル端子へのパルスの出力を抑止するように構成されていてもよい。ここで、パワーデバイスの入力電圧の変更の例としては、ゲート端子における電圧信号のパルスの立ち上がり期間およびパルスの立ち上がり期間に相当する電圧の変更が挙げられる。図１５の電子回路１０７の例では、パワーデバイスがＦＥＴであり、パワーデバイスの出力端子は、ＦＥＴのドレイン端子に相当していた。ただし、第２端子が接続されるパワーデバイスの種類と、パワーデバイスの端子については、特に問わない。なお、電子回路１０７のその他の構成要素は、電子回路１００と同様である。
【0070】
（電子回路の第８の変形例）
パワーデバイスでは、寄生容量および寄生インダクタンスの影響により、電圧変動が生じることがある。この電圧変動はリンギングとも称される。このリンギングは、例えば、スイッチング時におけるパワーデバイスの出力波形に現れる。パワーデバイスがトランジスタである場合、リンギングは、電圧波形の立ち上がりエッジおよび／または立ち下がりエッジ近傍における高周波成分のノイズとして現れる。以下では、リンギングの影響を軽減し、高い精度のアナログデジタル変換処理を実現する電子回路の例を説明する。
パワーデバイスでは、寄生容量および寄生インダクタンスの影響により、電圧変動が生じることがある。この電圧変動はリンギングとも称される。このリンギングは、例えば、スイッチング時におけるパワーデバイスの出力波形に現れる。パワーデバイスがトランジスタである場合、リンギングは、電圧波形の立ち上がりエッジおよび／または立ち下がりエッジ近傍における高周波成分のノイズとして現れる。以下では、リンギングの影響を軽減し、高い精度のアナログデジタル変換処理を実現する電子回路の例を説明する。
【0071】
図１６は、電子回路１０８の例を示した回路図である。電子回路１０８は、電子回路１０７に、リンギング検出回路１５が追加されている。また、電子回路１０８では、制御回路１４が制御回路１６に置き換えられている。リンギング検出回路１５の端子ｒｉｎは、端子ＶＩＮに接続されている。また、リンギング検出回路１５の端子ｒｏｕｔは、制御回路１６に接続されている。リンギング検出回路１５は、端子ＶＩＮにおける電圧信号を監視し、リンギングの有無を判定する。
【0072】
リンギング検出回路１５は、リンギングを検出した場合、制御回路１６にリンギングが発生している旨を通知する。また、リンギング検出回路１５は、リンギングを検出していない旨または、リンギングによるノイズ成分の振幅がしきい値より低くなった旨を制御回路１６に通知してもよい。リンギング検出回路１５による、リンギングの監視および制御回路１６への通知は、周期的に行われてもよい。制御回路１６は、制御回路１４の機能に加え、リンギングが発生している旨の通知を受信したときに、端子ＶＴＰへのパルスの供給を抑止する機能を備えている。制御回路１６は、リンギングが検出されていない旨の通知または、リンキングによるノイズ成分の振幅がしきい値より低くなった旨の通知を受けたら、端子ＶＴＰより電圧信号のパルス（第２パルス信号）を供給することができる。図１７のタイムチャートのように、制御回路１６は、リンギングが検出されていない旨の通知または、リンキングによるノイズ成分の振幅がしきい値より低くなった旨の通知を受けてから、期間ｔｈを経過したときに、端子ＶＴＰより電圧信号のパルス（第２パルス信号）を供給してもよい。
【0073】
すなわち、電子回路は、入力電圧におけるリンギングを検出する検出回路（例えば、上述のリンギング検出回路１５）を備えていてもよい。この場合、第２制御回路（制御回路１４）は、さらに検出回路から送信されたリンギングの検出に関する通知に基づき、シフトレジスタが第２パルス信号を供給する時刻を決定してもよい。第２制御回路は、リンギング検出回路がリンギングを検出している期間において、シフトレジスタのシリアル端子（端子ＳＩＮ）へのパルスの供給を抑止するように構成されていてもよい。
【0074】
電子回路１０８を用いることにより、アナログデジタル変換処理におけるリンギングの影響を軽減することができる。なお、電子回路１０８のその他の構成要素は、電子回路１０７と同様であるものとする。電子回路１０７および電子回路１０８は、端子ＶＩＮに入力された電圧信号のパルスの立ち上がり期間のアナログデジタル変換を行う場合と、端子ＶＩＮに入力された電圧信号のパルスの立ち下がり期間のアナログデジタル変換を行う場合の両方において適用することが可能である。
【0075】
（電子回路の第９の変形例）
図１８は、電子回路１０９の例を示した回路図である。電子回路１０９は、電子回路１００にスイッチＳＷＲ１と、スイッチＳＷＲ２とを追加した構成となっている。電子回路１０９では、電源電位ｖｄｄと、端子ＶＩＮとの間にスイッチＳＷＲ２が接続されている。また、端子ＶＩＮと、グラウンドｖｓｓとの間にスイッチＳＷＲ１が接続されている。なお、図１８には、電子回路１０９だけでなく、電力回路２０ｂも示されている。電力回路２０ｂは、電力回路２０の抵抗器ｒ１およびｒ２がそれぞれコンデンサｃ１およびｃ２に置き換えられた回路である。電力回路２０ｂのように、パワーデバイスの出力電圧（例えば、トランジスタ２１のドレイン電圧）が容量分圧されてから端子ＶＩＮに接続される構成を用いることができる。ただし、このような構成では、アナログデジタル変換を行う前に、計測される信号が以前端子ＶＩＮに入力された信号に影響されないよう、端子ＶＩＮの電圧レベルをリセットする必要がある。そこで、電子回路１０９では、スイッチＳＷＲ１およびＳＷＲ２をＯＮにし、端子ＶＩＮの電圧レベルをリセットする。スイッチＳＷＲ１およびＳＷＲ２は、例えば、上述の制御回路１４または１６（図示せず）によって制御される。これにより、パワーデバイスの出力電圧が容量分圧されている場合にも、高い精度でアナログデジタル変換を行うことが可能となる。
図１８は、電子回路１０９の例を示した回路図である。電子回路１０９は、電子回路１００にスイッチＳＷＲ１と、スイッチＳＷＲ２とを追加した構成となっている。電子回路１０９では、電源電位ｖｄｄと、端子ＶＩＮとの間にスイッチＳＷＲ２が接続されている。また、端子ＶＩＮと、グラウンドｖｓｓとの間にスイッチＳＷＲ１が接続されている。なお、図１８には、電子回路１０９だけでなく、電力回路２０ｂも示されている。電力回路２０ｂは、電力回路２０の抵抗器ｒ１およびｒ２がそれぞれコンデンサｃ１およびｃ２に置き換えられた回路である。電力回路２０ｂのように、パワーデバイスの出力電圧（例えば、トランジスタ２１のドレイン電圧）が容量分圧されてから端子ＶＩＮに接続される構成を用いることができる。ただし、このような構成では、アナログデジタル変換を行う前に、計測される信号が以前端子ＶＩＮに入力された信号に影響されないよう、端子ＶＩＮの電圧レベルをリセットする必要がある。そこで、電子回路１０９では、スイッチＳＷＲ１およびＳＷＲ２をＯＮにし、端子ＶＩＮの電圧レベルをリセットする。スイッチＳＷＲ１およびＳＷＲ２は、例えば、上述の制御回路１４または１６（図示せず）によって制御される。これにより、パワーデバイスの出力電圧が容量分圧されている場合にも、高い精度でアナログデジタル変換を行うことが可能となる。
【0076】
このように、電子回路は、入力信号を供給する半導体素子と、半導体素子および入力端子との間に接続された第１コンデンサ（コンデンサｃ１）と、第１コンデンサとグラウンドとの間に接続された第２コンデンサ（コンデンサｃ２）と、電源電位と入力端子（端子ＶＩＮ）との間に接続された第２スイッチ（スイッチＳＷＲ２）と、入力端子とグラウンドとの間に接続された第３スイッチ（スイッチＳＷＲ１）とをさらに備えていてもよい。ここで、半導体素子として、例えば、ＦＥＴなどのパワーデバイスを使うことができる。ただし、半導体素子の種類については、特に問わない。図１８では、パワーデバイスがＦＥＴであり、パワーデバイスの出力は、ＦＥＴのドレイン端子であった。ただし、パワーデバイスの種類と、出力端子として使われる端子の種類については、問わない。
【0077】
（電子回路の第１０の変形例）
上述では、主にトランジスタのドレイン端子における電圧信号をアナログデジタル変換する場合を例に、電子回路の説明を行った。ただし、電子回路がアナログデジタル変換の対象とする信号は、これに限定されない。電子回路の端子ＶＩＮは、トランジスタのドレイン以外の端子に接続されていてもよい。電子回路は、その他のパワーデバイスから出力される信号をアナログデジタル変換してもよい。例えば、以下で述べるように、電子回路は、電流信号を計測し、当該計測値に基づく電圧信号をアナログデジタル変換してもよい。
上述では、主にトランジスタのドレイン端子における電圧信号をアナログデジタル変換する場合を例に、電子回路の説明を行った。ただし、電子回路がアナログデジタル変換の対象とする信号は、これに限定されない。電子回路の端子ＶＩＮは、トランジスタのドレイン以外の端子に接続されていてもよい。電子回路は、その他のパワーデバイスから出力される信号をアナログデジタル変換してもよい。例えば、以下で述べるように、電子回路は、電流信号を計測し、当該計測値に基づく電圧信号をアナログデジタル変換してもよい。
【0078】
図１９は、電子回路１００が増幅回路４０を介して電力回路２０ｂに接続された構成の例を示した回路図である。図１９では、回路の入力側から出力側に向かって、電力回路２０ｂ、増幅回路４０、電子回路１００が配置されている。電力回路２０ｂは、トランジスタ（電界効果トランジスタ）２１と、ダイオード２２と、インダクタ２３と、抵抗器Ｒ１とを含んでいる。電源電位ｖｄｄと、トランジスタ２１のドレイン端子との間には、ダイオード２２と、インダクタ２３が並列に接続されている。トランジスタ２１のソース端子と、グラウンドｖｓｓとの間には、抵抗器Ｒ１が接続されている。また、トランジスタ２１のソース端子には、端子ＡＤＣｇｎｄが接続されている。端子ＡＤＣｇｎｄは、ＡＤＣ３０の基準電位に接続されている。このように、ＡＤＣ３０が実装されているドライバチップの基準電位は、パワーデバイスのソース端子の電位となっている場合がある。電力回路２０ｂでは、トランジスタのゲート端子に印加される電圧ｖｇｓに応じて、ゲート・ソース間に電流ＩＤが流れる。パルスの立ち上がり時には、電流ＩＤが増え、パルスの立ち下がり時には、電流ＩＤが減少する。電流ＩＤにより、抵抗器Ｒ１では、電源ｖｄｄ側からグラウンドｖｓｓ側に向かって電圧降下（負の電圧）が生ずる。
【0079】
また、抵抗器Ｒ１と、グラウンドｖｓｓの間の端子ｉｏｕｔには、増幅回路４０の抵抗器Ｒ２が接続されている。増幅回路４０は、増幅器ＡＭＰと、抵抗器Ｒ２と、抵抗器Ｒ３とを備えている。例えば、増幅器ＡＭＰは、オペアンプである。抵抗器Ｒ２は、端子ｉｏｕｔ（グラウンドｖｓｓ）と、増幅器ＡＭＰの負端子との間に接続されている。抵抗器Ｒ３は、増幅器ＡＭＰの負端子と、端子ＶＩＮとの間に接続されている。増幅器ＡＭＰの正端子には、端子Ｖｒｅｆａｍｐが接続されている。端子Ｖｒｅｆａｍｐには、増幅器ＡＭＰの参照電位が印加される。そして、増幅器ＡＭＰの後段側は、電子回路１００の入力端子ＶＩＮに接続されている。すなわち、増幅回路４０は、反転増幅回路となっており、電力回路２０ｂの電流信号ＩＤを正の電圧に変換し、電子回路１００の入力端子ＶＩＮに入力する。変換後の正の電圧信号を入力として、電子回路１００は、アナログデジタル変換を行うことが可能である。
【0080】
このように、電子回路は、半導体素子と、半導体素子およびグラウンドに接続された第１抵抗器（抵抗器Ｒ１）と、第１抵抗器と接続された第２抵抗器（抵抗器Ｒ２）と、第２抵抗器および参照電位に接続され、入力信号を供給する第２増幅器（増幅器ＡＭＰ）と、第２抵抗器および第２増幅器の間にある第１ノードと、第２増幅器および入力端子（端子Ｖ）の間にある第２ノードとを接続する第３抵抗器（抵抗器Ｒ３）とをさらに備えていてもよい。ここで、半導体素子として、例えば、ＦＥＴなどのパワーデバイスを使うことができる。ただし、半導体素子の種類については、特に問わない。図１９の例では、パワーデバイスがＦＥＴであり、パワーデバイスの出力として、ＦＥＴのソースが使われていた。ただし、使われるパワーデバイスの種類と、パワーデバイスの端子については、特に問わない。
【0081】
（電子回路で使われる比較器の例）
上述では、比較器またはアナログデジタル変換器を含む電子回路１００～１０９について説明した。上述の電子回路１００～１０９の回路図に、比較器が明示的に描かれていない場合であっても、アナログデジタル変換器を構成する回路の内部の構成要素として、比較器が含まれている場合もある。以下では、上述の電子回路１００～１０９で使われる比較器の例について説明する。
上述では、比較器またはアナログデジタル変換器を含む電子回路１００～１０９について説明した。上述の電子回路１００～１０９の回路図に、比較器が明示的に描かれていない場合であっても、アナログデジタル変換器を構成する回路の内部の構成要素として、比較器が含まれている場合もある。以下では、上述の電子回路１００～１０９で使われる比較器の例について説明する。
【0082】
図２０は、比較器３６の例を示した回路図である。比較器３６は、５個のＮＭＯＳトランジスタと、４個のＰＭＯＳトランジスタとを備えている。比較器３６のトランジスタＭ１と、トランジスタＭ２と、トランジスタＭ３と、トランジスタＭ７と、トランジスタＭ８は、ＮＭＯＳトランジスタである。一方、比較器３６のトランジスタＭ４と、トランジスタＭ５と、トランジスタＭ９と、トランジスタＭ１０は、ＰＭＯＳトランジスタである。
【0083】
トランジスタＭ１のソース端子は、比較器３６の基準電位（グラウンド）ｖＳＳｃに接続されている。トランジスタＭ１は、ゲート端子に供給されるクロック信号に応じて比較器３６をＯＮ／ＯＦＦするスイッチである。トランジスタＭ２のソース端子と、トランジスタＭ３のソース端子は、いずれも、トランジスタＭ１のドレイン端子に接続されている。トランジスタＭ２と、トランジスタＭ３は、端子ＩＮＮに印加される電圧と端子ＩＮＰに印加される電圧を比較する差動対を形成している。
【0084】
トランジスタＭ９のソース端子と、トランジスタＭ１０のソース端子は、いずれも比較器３６の電源電位ＶＤＤｃに接続されている。また、トランジスタＭ９のドレイン端子は、トランジスタＭ７のドレイン端子に接続されている。トランジスタＭ１０のドレイン端子は、トランジスタＭ８のドレイン端子に接続されている。トランジスタＭ７のソース端子は、トランジスタＭ２のドレイン端子に接続されている。トランジスタＭ８のソース端子は、トランジスタＭ３のドレイン端子に接続されている。すなわち、トランジスタＭ７と、トランジスタＭ９は、第１ＣＭＯＳインバータ（ＩＮＶ１）を形成している。一方、トランジスタＭ８と、トランジスタＭ１０は、第２ＣＭＯＳインバータ（ＩＮＶ２）を形成している。ここで、第１ＣＭＯＳインバータは、比較器３６の電源電位ＶＤＤｃと、トランジスタＭ２のドレイン端子の間に接続されている。一方、第２ＣＭＯＳインバータは、比較器３６の電源電位ＶＤＤｃと、トランジスタＭ３のドレイン端子の間に接続されている。
【0085】
トランジスタＭ９のゲート端子と、トランジスタＭ７のゲート端子（いずれも第１ＣＭＯＳインバータの入力側に相当）は、いずれもトランジスタＭ８のドレイン端子とトランジスタＭ１０のドレイン端子との間の点（第２ＣＭＯＳインバータの出力側に相当）に接続されている。トランジスタＭ１０のゲート端子と、トランジスタＭ８のゲート端子（いずれも第２ＣＭＯＳインバータの入力側に相当）は、いずれもトランジスタＭ９のドレイン端子とトランジスタＭ７のドレイン端子との間の点（第１ＣＭＯＳインバータの入力側に相当）に接続されている。すなわち、第１ＣＭＯＳインバータの入力側は、第２ＣＭＯＳインバータの出力側に接続されている。一方、第２ＣＭＯＳインバータの入力側は、第１ＣＭＯＳインバータの出力側に接続されている。第１ＣＭＯＳインバータと、第２ＣＭＯＳインバータは、入力側と出力側が互いに接続されており、ラッチ回路を形成している。
【0086】
また、トランジスタＭ９のドレイン端子と、比較器３６の電源電位ｖＤＤｃと間には、トランジスタＭ４が接続されている。ここで、トランジスタＭ４のソース端子は、電源電位ＶＤＤｃに接続されている。また、トランジスタＭ４のドレイン端子は、トランジスタＭ９のドレイン端子に接続されている。さらに、トランジスタＭ１０のドレイン端子と、比較器３６の電源電位ｖＤＤｃと間には、トランジスタＭ５が接続されている。ここで、トランジスタＭ５のソース端子は、電源電位ＶＤＤｃに接続されている。また、トランジスタＭ５のドレイン端子は、トランジスタＭ９のドレイン端子に接続されている。トランジスタＭ４とトランジスタＭ５は、いずれもゲート端子に供給されるクロック信号に応じてＯＮ／ＯＦＦするスイッチとなっている。ここで、トランジスタＭ１のゲート端子に供給されるものと同じクロック信号を使うことができる。なお、トランジスタＭ４とトランジスタＭ５が省略された構成の比較器を使ってもよい。
【0087】
トランジスタＭ９のドレイン端子と、トランジスタＭ７のドレイン端子との間には、比較器３６の端子ＯＵＴＮが接続されている。また、トランジスタＭ１０のドレイン端子と、トランジスタＭ８のドレイン端子との間には、比較器３６の端子ＯＵＴＰが接続されている。ラッチ回路内の第１ＣＭＯＳインバータの出力側と、第２ＣＭＯＳインバータの出力側には、印加電圧ＩＮＮとＩＮＰの差に応じた電流が流れる。これにより、ラッチ回路が動作し、電圧ＯＵＴＰおよび電圧ＯＵＴＮは、端子ＩＮＮに印加された電圧と端子ＩＮＰに印加された電圧の比較結果によって、ＨＩＧＨまたはＬＯＷの電圧となる。
【0088】
ラッチ回路の動作時において、トランジスタＭ２のドレイン電圧ｖＤＭ２およびトランジスタＭ３のドレイン電圧ｖＤＭ3が電源電圧ｖＤＤｃからグラウンド電圧ｖＳＳｃに向かって変動する。このため、トランジスタＭ２およびトランジスタＭ３のゲート・ドレイン間の寄生容量ｃｇｓによって、端子ＩＮＰおよび端子ＩＮＮの電圧レベルも、当該電圧変動の影響を受ける。この現象をキックバックとよび、比較器３６の動作に誤差が生じる原因となる。
【0089】
そこで、図２１の比較器３７のように、トランジスタＭ１のソース端子と、基準電位ｖＳＳｃとの間に、抵抗器Ｒ４を接続することができる。比較器３７のその他の部分の構成は、上述の比較器３６と同様である。抵抗器Ｒ４は、トランジスタＭ１がＯＮしたときに、ラッチ回路に流れる電流を制限する。このため、トランジスタＭ２のドレイン電圧ｖＤＭ２およびトランジスタＭ３のドレイン電圧ｖＤＭ3で急激な電圧変動が起こることを防ぎ、キックバックの発生を抑制する。これにより、比較器の判定精度を改善することが可能となる。
【0090】
すなわち、電子回路の量子化回路は、量子化回路は、少なくとも１つの第１比較器を含んでいてもよい。例えば、第１比較器は、ラッチ回路と、差動対と、第３スイッチ（例えば、トランジスタＭ１）と、第４抵抗器（抵抗器Ｒ４）とを備えている。ラッチ回路は、入力側の端子と出力側の端子が互いに接続された第１インバータおよび第２インバータを含んでいる。差動対は、入力された電圧を比較した結果に応じた電流によってラッチ回路の第１インバータおよび第２インバータを駆動する。第３スイッチは、差動対の動作状態を決定する。第４抵抗器は、第３スイッチと基準電位との間に接続されている。差動対は、第３スイッチとラッチ回路との間に接続されている。ラッチ回路は、電源電位と、差動対との間に接続されている。
【0091】
上述の実施形態に係る電子回路を用いることにより、回路規模とコストを抑えつつ、急峻な変化を含む信号波形のアナログデジタル変換を行うことができる。
【0092】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【0093】
１ 回路システム
１０ 信号生成回路
１１、３１ クロック生成器
１２ 分周器
１３、１７ ワンショット回路
１４、１６ 制御回路
１５ リンギング検出回路
２０、２０ａ、２０ｂ 電力回路
２１ トランジスタ
２２ ダイオード
２３ インダクタ
２４ 信号発生器
３０ アナログデジタル変換器
３２ デコーダ
３３ 遅延同期ループ回路
３４、３４ａ シフトレジスタ
３５ 遅延制御回路
３６、３７ 比較器
４０ 増幅回路
５０、５１、５１Ａ、５２ 量子化回路
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９ 電子回路
１０ 信号生成回路
１１、３１ クロック生成器
１２ 分周器
１３、１７ ワンショット回路
１４、１６ 制御回路
１５ リンギング検出回路
２０、２０ａ、２０ｂ 電力回路
２１ トランジスタ
２２ ダイオード
２３ インダクタ
２４ 信号発生器
３０ アナログデジタル変換器
３２ デコーダ
３３ 遅延同期ループ回路
３４、３４ａ シフトレジスタ
３５ 遅延制御回路
３６、３７ 比較器
４０ 増幅回路
５０、５１、５１Ａ、５２ 量子化回路
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９ 電子回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】