特開 2022-174987 ドハティ増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022174987

(43)【公開日】2022-11-25

(54)【発明の名称】ドハティ増幅器

(51)【国際特許分類】

   H03F 1/02 20060101AFI20221117BHJP

【ＦＩ】

H03F1/02 188

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021081075

(22)【出願日】2021-05-12

(71)【出願人】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】住吉 高志

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA21

5J500AC81

5J500AC92

5J500AF10

5J500AH29

5J500AH33

5J500AK29

5J500AK68

5J500RG07

(57)【要約】

【課題】バランを介した２つのアンプの間の経路を直流的に接続するドハティ増幅器を提供する。
【解決手段】ドハティ増幅器は、入力信号を２つの信号に分配する分配器１８と、前記２つの信号のうち一方の信号を増幅し第１ノードに出力する第１アンプと、前記２つの信号のうち他方の信号を増幅し第２ノードに出力する第２アンプと、前記第１アンプから出力される信号と前記第２アンプから出力される信号とを合成した信号を第３ノードに出力し、集中定数素子を含むバラン１０と、前記第３ノードを介し前記第１ノードと前記第２ノードとを直流的に接続する経路１７と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

入力信号を２つの信号に分配する分配器と、
前記２つの信号のうち一方の信号を増幅し第１ノードに出力する第１アンプと、
前記２つの信号のうち他方の信号を増幅し第２ノードに出力する第２アンプと、
前記第１アンプから出力される信号と前記第２アンプから出力される信号とを合成した信号を第３ノードに出力し、集中定数素子を含むバランと、
前記第３ノードを介し前記第１ノードと前記第２ノードとを直流的に接続する経路と、
を備えるドハティ増幅器。

【請求項2】

前記経路に前記第１アンプと前記第２アンプにバイアス電圧を供給する第４ノードが１か所のみ設けられた請求項１に記載のドハティ増幅器。

【請求項3】

前記バランは、前記経路に直列接続されたインダクタと、前記経路にシャント接続されたキャパシタと、を備える請求項１または２に記載のドハティ増幅器。

【請求項4】

前記バランは、一端が前記第１ノードに接続され、他端が前記第３ノードに接続された第１インダクタと、前記第１ノードと前記第１インダクタとの間にシャント接続されたキャパシタと、一端が前記第２ノードに接続され、他端が第５ノードに接続された第２インダクタと、一端が前記第５ノードに接続され他端が前記第３ノードに接続された第３インダクタと、前記第２ノードと前記第２インダクタとの間にシャント接続された第４インダクタと、前記第５ノードにシャント接続された第５インダクタと、前記第３インダクタと前記第３ノードとの間にシャント接続された第６インダクタと、を備える請求項１または２に記載のドハティ増幅器。

【請求項5】

前記バランが有するインダクタのうち前記第２インダクタと前記第２ノードの間にシャント接続されたインダクタは第４インダクタのみである請求項４に記載のドハティ増幅器。

【請求項6】

前記第１アンプおよび前記第２アンプのいずれか一方は、前記入力信号を主に増幅するキャリアアンプであり、前記第１アンプおよび前記第２アンプの他方は前記入力信号のピークを増幅するピークアンプである請求項１から５のいずれか一項に記載のドハティ増幅器。

【請求項7】

前記第１アンプは前記入力信号を主に増幅するキャリアアンプであり、前記第２アンプは前記入力信号のピークを増幅するピークアンプであり、
前記第４ノードは前記バランと前記第２アンプとの間に設けられている請求項２に記載のドハティ増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドハティ増幅器に関する。

【背景技術】

【0002】

マイクロ波等の高周波信号を増幅する増幅器としてドハティ増幅器が知られている。ドハティ増幅器においてはキャリアアンプとピークアンプとが並列に入力信号を増幅し、増幅された信号は合成器により合成される。合成器として集中定数バランを用いることが知られている（例えば非特許文献１）。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】信学技報 ＭＷ２０１２－８２（２０１２－１０）ｐ７－１２。

【発明の概要】

【発明が解決しようとする課題】

【0004】

合成器として１／４波長線路を用いる並列負荷接続型のドハティ増幅器は１／４波長線路を用いるため回路が大型化する。合成器に集中定数バランを用いる直列負荷接続型のドハティ増幅器を用いることにより、増幅器を小型化できる。しかしながら、合成器に集中定数バランを用いる場合、バランを介したキャリアアンプとピークアンプとの間の経路にはキャパシタが直列に接続される。キャパシタがＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）カットとして機能するため、キャリアアンプとピークアンプに共通にバイアス電圧を印加できなくなる等の課題が生じる。

【0005】

本開示は、上記課題に鑑みなされたものであり、バランを介した２つのアンプの間の経路を直流的に接続するドハティ増幅器を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態は、入力信号を２つの信号に分配する分配器と、前記２つの信号のうち一方の信号を増幅し第１ノードに出力する第１アンプと、前記２つの信号のうち他方の信号を増幅し第２ノードに出力する第２アンプと、前記第１アンプから出力される信号と前記第２アンプから出力される信号とを合成した信号を第３ノードに出力し、集中定数素子を含むバランと、前記第３ノードを介し前記第１ノードと前記第２ノードとを直流的に接続する経路と、を備えるドハティ増幅器である。

【発明の効果】

【0007】

本開示によれば、バランを介した２つのアンプの間の経路を直流的に接続するドハティ増幅器を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、実施例１に係る増幅器のブロック図である。

【図2】図２は、実施例１に係る増幅器の回路図である。

【図3】図３は、比較例１に係る増幅器の回路図である。

【図4】図４は、キャパシタをインダクタに変換できることを示す図である。

【図5】図５は、キャパシタをインダクタに変換できることを示す図である。

【図6】図６は、キャパシタをインダクタに変換できることを示す図である。

【図7】図７は、実施例１の変形例１に係る増幅器の回路図である。

【図8】図８は、実施例１における出力回路の回路図である。

【図9】図９は、実施例１における出力回路の平面図である。

【図10】図１０は、比較例１における出力回路の平面図である。

【図11】図１１は、実施例１の変形例２に係る増幅器の回路図である。

【発明を実施するための形態】

【0009】

［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、入力信号を２つの信号に分配する分配器と、前記２つの信号のうち一方の信号を増幅し第１ノードに出力する第１アンプと、前記２つの信号のうち他方の信号を増幅し第２ノードに出力する第２アンプと、前記第１アンプから出力される信号と前記第２アンプから出力される信号とを合成した信号を第３ノードに出力し、集中定数素子を含むバランと、前記第３ノードを介し前記第１ノードと前記第２ノードとを直流的に接続する経路と、を備えるドハティ増幅器である。これにより、第１アンプと第２アンプとの間の経路にキャパシタを設けないドハティ増幅器を提供することができる。
（２）前記経路に前記第１アンプと前記第２アンプにバイアス電圧を供給する第４ノードが１か所のみ設けられたことが好ましい。
（３）前記バランは、前記経路に直列接続されたインダクタと、前記経路にシャント接続されたキャパシタと、を備えることが好ましい。
（４）前記バランは、一端が前記第１ノードに接続され、他端が前記第３ノードに接続された第１インダクタと、前記第１ノードと前記第１インダクタとの間にシャント接続されたキャパシタと、一端が前記第２ノードに接続され、他端が第５ノードに接続された第２インダクタと、一端が前記第５ノードに接続され他端が前記第３ノードに接続された第３インダクタと、前記第２ノードと前記第２インダクタとの間にシャント接続された第４インダクタと、前記第５ノードにシャント接続された第５インダクタと、前記第３インダクタと前記第３ノードとの間にシャント接続された第６インダクタと、を備えることが好ましい。
（５）前記バランが有するインダクタのうち前記第２インダクタと前記第２ノードの間にシャント接続されたインダクタは第４インダクタのみであることが好ましい。
（６）前記第１アンプおよび前記第２アンプのいずれか一方は、前記入力信号を主に増幅するキャリアアンプであり、前記第１アンプおよび前記第２アンプの他方は前記入力信号のピークを増幅するピークアンプであることが好ましい。
（７）前記第１アンプは前記入力信号を主に増幅するキャリアアンプであり、前記第２アンプは前記入力信号のピークを増幅するピークアンプであり、前記第４ノードは前記バランと前記第２アンプとの間に設けられていることが好ましい。

【0010】

［本開示の実施形態の詳細］
本開示の実施形態にかかる増幅器の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0011】

図１は、実施例１に係る増幅器のブロック図である。図１に示すように、増幅器では、入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にキャリアアンプ１２とピークアンプ１４とが並列に接続されている。入力端子Ｔｉｎに入力信号として高周波信号が入力する。分配器１８は入力信号を２つの信号に分配する。分配された一方の信号は位相調整器２５および整合回路２３を介しキャリアアンプ１２に入力する。位相調整器２５はキャリアアンプ１２とピークアンプ１４との位相を調整する。整合回路２３は分配器１８の出力インピーダンスとキャリアアンプ１２の入力インピーダンスを整合させる。キャリアアンプ１２は入力した信号を増幅しノードＮ１（第１ノード）に出力する。ノードＮ１に出力された信号は整合回路２０を介しバラン１０に入力する。整合回路２０は、キャリアアンプ１２の出力インピーダンスとバラン１０の入力インピーダンスを整合させる。

【0012】

分配器１８が分配した他方の信号は整合回路２４を介しピークアンプ１４に入力する。整合回路２４は分配器１８の出力インピーダンスとピークアンプ１４の入力インピーダンスを整合させる。ピークアンプ１４は入力した信号を増幅しノードＮ２（第２ノード）に出力する。ノードＮ２に出力された信号は整合回路２１を介しバラン１０に入力する。整合回路２１は、ピークアンプ１４の出力インピーダンスとバラン１０の入力インピーダンスを整合させる。バラン１０は２つの信号を合成しノードＮ３（第３ノード）を介し出力端子Ｔｏｕｔに出力する。バラン１０を合成器に用いたドハティ増幅器は直列負荷接続型ドハティ増幅器と呼ばれている。

【0013】

キャリアアンプ１２およびピークアンプ１４は、例えばＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１３および１５であり、ソースＳは接地され、ゲートＧに高周波信号が入力し、ドレインＤから信号が出力される。ＦＥＴ１３および１５は、例えばＧａＮＦＥＴまたはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。キャリアアンプ１２およびピークアンプ１４にはそれぞれ多段のＦＥＴ１３および１５が設けられていてもよい。分配器１８は例えばウイルキンソン型分配器である。バイアス回路１６はキャリアアンプ１２およびピークアンプ１４にドレインバイアス電圧Ｖｄを供給する。バイアス回路２６および２７はそれぞれキャリアアンプ１２およびピークアンプ１４にゲートバイアス電圧ＶｇｃおよびＶｇｐをそれぞれ供給する。バイアス回路１６は、ノードＮ４に接続された１／４波長線路Ｌ１１とシャント接続されたキャパシタＣ１１を備えている。バイアス回路２６および２７は、キャリアアンプ１２およびピークアンプ１４の入力ノードにそれぞれ接続されたインダクタＬ２１およびＬ２２とシャント接続されたキャパシタＣ２１およびＣ２２を備えている。

【0014】

キャリアアンプ１２は、ＡＢ級またはＢ級動作し、ピークアンプ１４はＣ級動作する。入力電力が小さいときにはキャリアアンプ１２が主に入力信号を増幅する。入力電力が大きくなると、キャリアアンプ１２に加え、ピークアンプ１４が入力信号のピークを増幅する。これにより、キャリアアンプ１２とピークアンプ１４とが入力信号を増幅する。入力電力が小さくピークアンプ１４がオフのとき、キャリアアンプ１２からバラン１０をみたインピーダンスは出力端子Ｔｏｕｔの負荷Ｒの２倍（例えば２×５０Ω）である。入力電力が大きくピークアンプ１４が動作するとき、キャリアアンプ１２からバラン１０をみたインピーダンス、並びに、ピークアンプ１４からバラン１０をみたインピーダンスは、各々負荷Ｒ（例えば５０Ω）である。整合回路２０および２３は、ピークアンプ１４がオフのとき負荷２Ｒにおいてキャリアアンプ１２が飽和出力で最適動作するように調整されており、一方、ピークアンプ１４が動作するとき負荷Ｒにおいてキャリアアンプ１２が飽和出力で最適動作するように調整されている。整合回路２１および２４は、ピークアンプ１４がオフのとき、バラン１０からピークアンプ１４をみたインピーダンスがオープンとなるように調整されており、一方、ピークアンプ１４が動作するとき、負荷Ｒにおいてピークアンプ１４が飽和出力で最適動作するように調整されている。

【0015】

バラン１０は、２倍の負荷２Ｒを負荷Ｒに変換する。バラン１０に入力する２つの信号を逆位相とするため位相調整器２５はキャリアアンプ１２に入力する信号の位相を調整する。キャリアアンプ１２とピークアンプ１４をそれぞれＡＢ級（またはＢ級）およびＣ級動作させるため、ＦＥＴ１３および１５に供給されるゲートバイアス電圧ＶｇｃおよびＶｇｐが異なる。このため、バイアス回路２６はＦＥＴ１３のゲートＧにゲートバイアス電圧Ｖｇｃを供給し、バイアス回路２７はＦＥＴ１５のゲートＧにゲートバイアス電圧Ｖｇｐを供給する。一方、ＦＥＴ１３および１５に供給されるドレインバイアス電圧Ｖｄは同じである。このため、１つのバイアス回路１６によりキャリアアンプ１２およびピークアンプ１４にドレインバイアス電圧Ｖｄを供給できる。

【0016】

図２は、実施例１に係る増幅器の回路図である。図２では、整合回路２０、２１、２３、２４、バイアス回路２６および２７の図示を省略している。図２に示すように、バラン１０は集中定数素子として、キャパシタＣ１、インダクタＬ１～Ｌ６を備えている。インダクタＬ１（第１インダクタ）の一端はノードＮ１（第１ノード）に接続され、他端はノードＮ３（第３ノード）に接続されている。キャパシタＣ１はノードＮ１とインダクタＬ１との間にシャント接続されている。インダクタＬ２（第２インダクタ）の一端はノードＮ２（第２ノード）に接続され、他端はノードＮ５（第５ノード）に接続されている。インダクタＬ３（第３インダクタ）の一端はノードＮ５に接続され、他端はノードＮ３に接続されている。インダクタＬ４（第４インダクタ）は、ノードＮ２とインダクタＬ２との間にシャント接続されている。インダクタＬ５（第５インダクタ）はノードＮ５においてシャント接続されている。インダクタＬ６（第６インダクタ）は、インダクタＬ３とノードＮ３との間においてシャント接続されている。ノードＮ３は出力端子Ｔｏｕｔに接続されている。

【0017】

ノードＮ３を介しノードＮ１とＮ２とを接続する経路１７にはインダクタが直列接続されておりキャパシタは直列接続されていない。このため、ノードＮ１とＮ２とは経路１７を介し直流的に接続する。これにより、経路１７のいずれかのノードＮ４においてにバイアス回路１６を接続することにより、キャリアアンプ１２とピークアンプ１４の両方にドレインバイアス電圧Ｖｄを供給できる。図２では、ノードＮ４をインダクタＬ２の一端とノードＮ２との間においた例を示している。

【0018】

図３は、比較例１に係る増幅器の回路図である。図３に示すように、比較例１のバラン１０では、ノードＮ１とＮ３との間にインダクタＬ１が直列接続され、ノードＮ１とインダクタＬ１との間においてキャパシタＣ１がシャント接続されている。ノードＮ２とＮ３との間にキャパシタＣ０が直列接続され、ノードＮ２とキャパシタＣ０との間においてインダクタＬ０がシャント接続されている。一般的な集中定数素子を用いたバランでは、キャパシタＣ０が設けられている。これにより、経路１７はキャパシタＣ０によりＤＣカットされる。よって、バイアス回路１６はキャリアアンプ１２にドレインバイアス電圧Ｖｄを供給できない。そこで、ノードＮ１とバラン１０との間のノードＮ４ａにバイアス回路１６ａを設けることにより、キャリアアンプ１２にドレインバイアス電圧Ｖｄを供給する。

【0019】

このように、比較例１では、経路１７が直流的に接続されていない。このため、バイアス回路１６および１６ａを設けることになる。これにより、ドハティ増幅器が大型化する。また、キャリアアンプ１２のノードＮ１の近くにバイアス回路１６ａが接続されると、バイアス回路１６ａの１／４波長線路およびキャパシタがキャリアアンプ１２の出力側の整合回路２０等のインピーダンスに影響し、キャリアアンプ１２の性能劣化になりやすい。キャリアアンプ１２は常時動作しており、キャリアアンプ１２の性能がドハティ増幅器の性能に最も影響する。よって、比較例１では、ドハティ増幅器の性能（例えば効率）等が劣化しやすい。

【0020】

図４から図６は、キャパシタをインダクタに変換できることを示す図である。図４に示すように、端子Ｔ１とＴ２との間にキャパシタＣ０が接続されている。端子Ｔ１ｇおよびＴ２ｇはグランド端子である。

【0021】

図５に示すように、キャパシタＣ０は、シャント接続されたインダクタＬ００と、インダクタＬ００と端子Ｔ１およびＴ２との間に接続されたＪインバータ３２および３４と、を有する回路３０と等価である。

【0022】

図６に示すように、Ｊインバータ３２は、直列接続されたインダクタＬ０１とインダクタＬ０１の両端においてシャント接続されたインダクタＬ０２およびＬ０３である。Ｊインバータ３４は、直列接続されたインダクタＬ０４とインダクタＬ０４の両端においてシャント接続されたインダクタＬ０５およびＬ０６である。

【0023】

図７は、実施例１の変形例１に係る増幅器の回路図である。図７に示すように、比較例１のキャパシタＣ０の代わりに図６の回路３０を用いる。その他の構成は実施例１と同じである。経路１７にはインダクタＬ１、Ｌ０１およびＬ０４が直列接続される。これにより、経路１７は直流的に接続された経路となる。よって、バイアス回路１６はキャリアアンプ１２にドレインバイアス電圧Ｖｄを供給できる。

【0024】

実施例１の変形例１の図７においてシャント接続されたインダクタＬ０とＬ０２を、実施例１の図２では、１つのインダクタＬ４に代替えする。実施例１の変形例１の図７においてシャント接続されたインダクタＬ０３、Ｌ００およびＬ０５を１つのインダクタＬ５に代替えする。図７のインダクタＬ０６を図２のインダクタＬ６とする。これにより、実施例１の変形例１の図７の回路構成を図２の実施例１の図２の回路構成で実現できる。

【0025】

図８は、実施例１における出力回路の回路図である。整合回路２０および２１の詳細も示している。図８に示すように、ノードＮ１とバラン１０との間に整合回路２０が接続されている。整合回路２０は、インダクタＬ３０およびキャパシタＣ３０を備えている。ノードＮ２とバラン１０との間に整合回路２１が接続されている。整合回路２１は、インダクタＬ３１、Ｌ３２、キャパシタＣ３１およびＣ３２を備えている。ノードＮ４にバイアス回路１６が接続されている。バイアス回路１６はインダクタＬ３３および１／４波長線路Ｌ１１を備えている。なお、バイアス回路１６では図１のようにシャント接続されたキャパシタＣ１１を用いてもよいし、図８のように直列接続されたインダクタＬ３３を用いてもよい。ノードＮ３と出力端子Ｔｏｕｔとの間にキャパシタＣ３３およびＣ３４が並列接続されている。キャパシタＣ３３およびＣ３４はＤＣカットキャパシタである。バラン１０の回路構成は図２と同じである。

【0026】

図９は、実施例１における出力回路の平面図である。図９に示すように、基板４０上に導電体パターン４２が設けられている。基板４０は、例えばＦＲ－４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ ４）等の樹脂またはセラミック等の誘電体基板である。導電体パターン４２は例えば銅または金等の金属層である。基板４０上にキャリアアンプ１２およびピークアンプ１４が搭載されている。基板４０は誘電体基板であり、下面にグランド電位が供給された金属層が設けられている。キャリアアンプ１２およびピークアンプ１４は例えばパッケージに搭載された半導体チップである。基板４０上にバラン１０、バイアス回路１６、整合回路２０および２１が形成されている。インダクタＬ１～Ｌ６、Ｌ３０～Ｌ３３、キャパシタＣ１およびＣ３０～Ｃ３４としてチップ部品が基板４０上に搭載されている。キャリアアンプ１２、ピークアンプ１４および各チップ部品間の接続には導電体パターン４２が用いられる。１／４波長線路Ｌ１１は導電体パターン４２により形成される。

【0027】

図１０は、比較例１における出力回路の平面図である。図１０に示すように、整合回路２０、２１およびバイアス回路１６は、実施例１の図９と同じである。バラン１０は、比較例１の図３と同じ回路構成である。整合回路２０とバラン１０との間にバイアス回路１６ａが設けられている。バイアス回路１６ａは、インダクタＬ３５、キャパシタＣ３５および１／４波長線路Ｌ１２を備えている。

【0028】

実施例１では、比較例１に比べバラン１０のチップ部品が多いためバラン１０の面積が大きい。しかし、比較例１ではバイアス回路１６および１６ａが設けられているのに対し、実施例１ではバイアス回路１６ａを設けなくてもよい。バイアス回路１６ａは、１／４波長線路Ｌ１２を備えるため、面積が大きい。このため、増幅器全体の面積は、比較例１に比べ実施例１では増幅器全体を小型化できる。

【0029】

比較例１および実施例１の各キャパシタのキャパシタンスおよびインダクタのインダクタンスの例は以下である。
実施例１
Ｃ１：０．１ｐＦ、Ｌ１：０．１ｎＨ、Ｌ２：０．４ｎＨ、Ｌ３：０．１ｎＨ、Ｌ４：３２ｎＨ、Ｌ５：３６ｎＨ、Ｌ６：９２ｎＨ
比較例１
Ｃ１：０．６ｐＦ、Ｃ０：０．６ｐＨ、Ｌ１：３．３ｎＨ、Ｌ０：３．３ｎＨ

【0030】

［実施例１の変形例２］
図１１は、実施例１の変形例２に係る増幅器の回路図である。図１１に示すように、バラン１０において、ノードＮ１とＮ３との間にインダクタＬ２およびＬ３が直列接続され、インダクタＬ４～Ｌ６がシャント接続されている。ノードＮ２とＮ３との間においてインダクタＬ１が直列接続されキャパシタＣ１がシャント接続されている。位相調整器２５が分配器１８とピークアンプ１４との間に接続されている。その他の構成は実施例１の図２と同じであり説明を省略する。実施例１の変形例２のように、ノードＮ１とＮ３との間にインダクタＬ２およびＬ３が直列接続され、Ｌ４～Ｌ６がシャント接続され、ノードＮ２とＮ３との間にインダクタＬ１が直列接続され、キャパシタＣ１がシャント接続されていてもよい。

【0031】

実施例１およびその変形例によれば、図２のように、集中定数素子を含むバラン１０内のノードＮ３（第３ノード）を介しキャリアアンプ１２（第１アンプ）の出力ノードＮ１（第１ノード）とピークアンプ１４の出力ノードＮ２（第２ノード）とが直流的に接続される。これにより、キャリアアンプ１２とピークアンプ１４との間の経路１７にキャパシタが直列に設けられない。よって、バイアス回路１６からキャリアアンプ１２にバイアス電圧を供給できる。

【0032】

ノードＮ３を介したノードＮ１とＮ２との間の経路１７には、キャリアアンプ１２とピークアンプ１４にバイアス電圧を供給するノードＮ４（第４ノード）が１か所のみ設けられている。これにより、バイアス回路１６を１つ設ければよく、図９と図１０との比較のように、増幅器を小型化できる。

【0033】

ノードＮ４はバラン１０とピークアンプ１４との間に設けられている。これにより、バイアス回路１６がキャリアアンプ１２の出力側に影響することを抑制できる。

【0034】

図２のように、バラン１０は、経路１７に直列接続されたインダクタＬ１～Ｌ３と、経路１７にシャント接続されたキャパシタＣ１と、を備える。これにより、経路１７はＤＣカットされずかつバラン１０を形成できる。

【0035】

図２のように、バラン１０において、キャパシタＣ１およびインダクタＬ１～Ｌ６を設ける。これにより、図４～図６において説明したように、比較例１において経路１７に直列接続されたキャパシタＣ０をインダクタＬ１～Ｌ６により置き換えることができる。これにより、経路１７にキャパシタＣ０が直列接続されず、経路１７は直流的に接続される。

【0036】

実施例１では、実施例１の変形例１の図７におけるインダクタＬ０とＬ０２とを図２のようにインダクタＬ４とする。すなわち、バラン１０が有するインダクタのうちインダクタＬ２とノードＮ２の間にシャント接続されたインダクタはインダクタＬ４のみである。これにより、インダクタの個数を削減できる。

【0037】

第１アンプおよび第２アンプとしてそれぞれキャリアアンプ１２とピークアンプ１４の例を説明したが、第１アンプおよび第２アンプはそれぞれピークアンプ１４およびキャリアアンプ１２でもよい。すなわち、第１アンプおよび第２アンプのいずれか一方は、キャリアアンプであり、第１アンプおよび第２アンプの他方はピークアンプであればよい。

【0038】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0039】

１０ バラン
１２ キャリアアンプ（第１アンプ）
１３、１５ ＦＥＴ
１４ ピークアンプ（第２アンプ）
１６、１６ａ、２６、２７ バイアス回路
１７ 経路
１８ 分配器
２０、２１、２３、２４ 整合回路
２５ 位相調整器
３０ 回路
３２、３４ Ｊインバータ
４０ 基板
４２ 導電体パターン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】