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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022175792
(43)【公開日】2022-11-25
(54)【発明の名称】半導体装置および浮遊ゲートデバイスの製造方法
(51)【国際特許分類】
H01L 29/423 20060101AFI20221117BHJP
H01L 21/28 20060101ALI20221117BHJP
H01L 21/329 20060101ALI20221117BHJP
H01L 29/66 20060101ALI20221117BHJP
H01L 27/11521 20170101ALI20221117BHJP
H01L 21/336 20060101ALI20221117BHJP
【ＦＩ】
H01L29/58 G
H01L21/28 301R
H01L29/88 F
H01L29/66 T
H01L27/11521
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021082485
(22)【出願日】2021-05-14
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 令和２年６月２１日～２４日（発表日：令和２年６月２２日）に開催された「第７８回デバイスリサーチコンファレンス」に発表 ［刊行物等］ 令和２年９月２７日にウェブサイトで公開された「２０２０年国際固体素子・材料コンファレンス（２０２０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）の要旨集」に発表 ［刊行物等］ 令和２年９月２７～３０日（発表日：令和２年９月３０日）に開催された「２０２０年 国際固体素子・材料コンファレンス（２０２０ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ）」に発表 ［刊行物等］ 令和２年１０月１５日にウェブサイトで公開された「電子情報通信学会技術研究報告（信学技報）ｖｏｌ．１２０，ｎｏ．２０５，資料番号ＳＤＭ２０２０－１６，ｐｐ．１２－１５」に発表 ［刊行物等］ 令和２年１０月２２日に開催された「電子情報通信学会 シリコン材料・デバイス研究会（ＳＤＭ）」に発表 ［刊行物等］ 令和３年１月１２日に開催された「東京工業大学 工学院電気電子コース 博士論文発表会」に発表 ［刊行物等］ 令和３年２月２６日にウェブサイトで公開された「２０２１年第６８回応用物理学会春季学術講演会 講演予稿」に発表 ［刊行物等］ 令和３年３月１６日～１９日（発表日：令和３年３月１９日）に開催された「２０２１年第６８回応用物理学会春季学術講演会」に発表 ［刊行物等］ 令和３年４月１１日～１３日（発表日：令和３年４月１３日）に開催された「マテリアルズ チャレンジズ フォー メモリ」に発表
(71)【出願人】
【識別番号】304021417
【氏名又は名称】国立大学法人東京工業大学
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100109047
【弁理士】
【氏名又は名称】村田 雄祐
(74)【代理人】
【識別番号】100109081
【弁理士】
【氏名又は名称】三木 友由
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】大見 俊一郎
【テーマコード（参考）】
4M104
5F083
5F101
【Ｆターム（参考）】
4M104AA01
4M104BB02
4M104BB18
4M104BB30
4M104BB36
4M104BB40
4M104CC05
4M104DD16
4M104DD29
4M104DD34
4M104DD37
4M104DD41
4M104DD42
4M104DD78
4M104EE03
4M104EE16
4M104FF02
4M104FF13
5F083EP02
5F083EP23
5F083EP42
5F083EP47
5F083EP48
5F083ER03
5F083ER14
5F083JA60
5F083PR03
5F083PR05
5F083PR22
5F101BA02
5F101BB05
5F101BC02
5F101BD02
5F101BH13
(57)【要約】
【課題】従来の浮遊ゲートデバイスよりも低電圧で動作可能な浮遊ゲートデバイスを提供する。
【解決手段】浮遊ゲートデバイスは、半導体基板１１０、ＬａＢｘＮｙ絶縁層を含むトンネル層１２０、ＮドープＬａＢ６金属層を含む浮遊ゲート１３０、ＬａＢｘＮｙ絶縁層を含むブロック層１４０、ＮドープＬａＢ６金属層を含む制御ゲート１５０の積層構造を備える。
【選択図】図１
【解決手段】浮遊ゲートデバイスは、半導体基板１１０、ＬａＢｘＮｙ絶縁層を含むトンネル層１２０、ＮドープＬａＢ６金属層を含む浮遊ゲート１３０、ＬａＢｘＮｙ絶縁層を含むブロック層１４０、ＮドープＬａＢ６金属層を含む制御ゲート１５０の積層構造を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
浮遊ゲートデバイスを備え、
前記浮遊ゲートデバイスは、
半導体基板と、
前記半導体基板上に形成されるＬａＢｘＮｙ絶縁層を含むトンネル層と、
前記トンネル層上に形成される、ＮドープＬａＢ６金属層を含む浮遊ゲートと、
前記浮遊ゲート上に形成される、ＬａＢｘＮｙ絶縁層を含むブロック層と、
前記ブロック層上に形成される、ＮドープＬａＢ６金属層を含む制御ゲートと、
を備えることを特徴とする半導体装置。
前記浮遊ゲートデバイスは、
半導体基板と、
前記半導体基板上に形成されるＬａＢｘＮｙ絶縁層を含むトンネル層と、
前記トンネル層上に形成される、ＮドープＬａＢ６金属層を含む浮遊ゲートと、
前記浮遊ゲート上に形成される、ＬａＢｘＮｙ絶縁層を含むブロック層と、
前記ブロック層上に形成される、ＮドープＬａＢ６金属層を含む制御ゲートと、
を備えることを特徴とする半導体装置。
【請求項2】
前記半導体基板は、Ｓｉ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記制御ゲート上に形成されるＡｌ電極をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項4】
前記浮遊ゲートデバイスは、前記制御ゲートに印加する信号に応じた情報を記憶するメモリ素子であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項5】
前記浮遊ゲートデバイスは、浮遊ゲートダイオードであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項6】
前記浮遊ゲートデバイスは、浮遊ゲートトランジスタであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項7】
浮遊ゲートデバイスの製造方法であって、
半導体基板上に、ＬａＢｘＮｙ絶縁層を含むトンネル層を形成するステップと、
前記トンネル層上に、ＮドープＬａＢ６金属層を含む浮遊ゲートを形成するステップと、
前記浮遊ゲート上に、ＬａＢｘＮｙ絶縁層を含むブロック層を形成するステップと、
前記ブロック層上に、ＮドープＬａＢ６金属層を含む制御ゲートを形成するステップと、
を備えることを特徴とする製造方法。
半導体基板上に、ＬａＢｘＮｙ絶縁層を含むトンネル層を形成するステップと、
前記トンネル層上に、ＮドープＬａＢ６金属層を含む浮遊ゲートを形成するステップと、
前記浮遊ゲート上に、ＬａＢｘＮｙ絶縁層を含むブロック層を形成するステップと、
前記ブロック層上に、ＮドープＬａＢ６金属層を含む制御ゲートを形成するステップと、
を備えることを特徴とする製造方法。
【請求項8】
前記トンネル層を形成するステップ、前記浮遊ゲートを形成するステップ、前記ブロック層を形成するステップ、前記制御ゲートを形成するステップは、ＮドープＬａＢ６をターゲットとするスパッタリング法によって、雰囲気ガスを切りかえることによりｉｎ－ｓｉｔｕで行われることを特徴とする請求項７に記載の製造方法。
【請求項9】
前記浮遊ゲートを形成するステップおよび前記制御ゲートを形成するステップにおける雰囲気ガスはＡｒ、Ｋｒ、Ｘｅからなる群から選択されるひとつを含み、
前記トンネル層および前記ブロック層を形成するステップにおける雰囲気ガスは前記選択されたひとつと窒素の混合ガスあることを特徴とする請求項８に記載の製造方法。
前記トンネル層および前記ブロック層を形成するステップにおける雰囲気ガスは前記選択されたひとつと窒素の混合ガスあることを特徴とする請求項８に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、浮遊ゲートデバイスに関する。
【背景技術】
【0002】
近年、ポータブルな情報通信機器の高性能化・低消費電力化に伴い、集積回路に用いられる半導体メモリとしてフラッシュメモリに代表される不揮発性メモリの、大容量化、高速化、低消費電力化が重要な課題となっている。
【0003】
不揮発性メモリのセルには、浮遊ゲートトランジスタあるいは浮遊ゲートダイオード（本明細書において、トランジスタとダイオードを浮遊ゲートデバイスと総称する）が用いられる。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】K. Nagaoka, et al., Vacuum, 170, 108973 (2019).
【非特許文献2】J. Li et al., ACS Appl. Mater. Interfaces, 6, 12815 (2014).
【非特許文献3】S. J. Kim et al., J. Mater. Chem. 21, 14516 (2011).
【非特許文献4】S. J. Kim et al., Nano Lett. 10, 2884 (2010).
【非特許文献5】D. Son et al., ACS Nano, 9, 5585 (2015).
【非特許文献6】H. S. Kim et al., Jpn. J. Appl. Phys. 53, 031602 (2014).
【非特許文献7】C．Zaho et al., Materials, 7, 5117 (2014).
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来のシリコンおよび有機半導体の浮遊ゲートトランジスタは、書き込み、消去に、十Ｖ～数十Ｖを超える高電圧が必要であり、低電圧化が求められている（非特許文献２～６）。
【0006】
また浮遊ゲートデバイスの用途は不揮発性メモリの他、ニューラルネットワークでのニューラル計算素子やアナログ記憶素子にも広がることが期待されており、それらの用途でも、低電圧化が求められる。
【0007】
本開示は、このような状況においてなされたものであり、そのある態様の例示的な目的のひとつは、従来の浮遊ゲートデバイスよりも低電圧で動作可能な浮遊ゲートデバイスの提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様の半導体装置は、浮遊ゲートデバイスを備える。浮遊ゲートデバイスは、半導体基板と、半導体基板上に形成されるＬａＢｘＮｙ絶縁層を含むトンネル層と、トンネル層上に形成される、ＮドープＬａＢ６（窒化六ホウ化ランタン）金属層を含む浮遊ゲートと、浮遊ゲート上に形成される、ＬａＢｘＮｙ絶縁層を含むブロック層と、ブロック層上に形成される、ＮドープＬａＢ６金属層を含む制御ゲートと、を備える。
【0009】
本発明の別の態様は、浮遊ゲートデバイスの製造方法であって、半導体基板上に、ＬａＢｘＮｙ絶縁層を含むトンネル層を形成するステップと、トンネル層上に、ＮドープＬａＢ６金属層を含む浮遊ゲートを形成するステップと、浮遊ゲート上に、ＬａＢｘＮｙ絶縁層を含むブロック層を形成するステップと、ブロック層上に、ＮドープＬａＢ６金属層を含む制御ゲートを形成するステップと、を備える。
【発明の効果】
【0010】
本開示のある態様によれば、低電圧で動作する浮遊ゲートデバイスを提供できる。
【図面の簡単な説明】
【0011】
【図1】実施形態１に係る半導体装置の断面図である。
【図3】作製したダイオードのサンプルのＣ－Ｖ特性（容量－電圧特性）の周波数依存性を示す図である。
【図4】作製したダイオードのサンプルのＣ－Ｖ特性（容量－電圧特性）のプログラム電圧依存性を示す図である。
【図5】Ｊ－Ｖ特性（電流－電圧特性）を示す図であり、横軸は印加したゲート電圧ＶＧを、縦軸は電流密度を示す図である。
【図7】いくつかの積層構造のＸ線回折法（ＸＲＤ）の測定結果を示す図である。
【図8】実施形態２に係る半導体装置の断面図である。
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係る半導体装置は、浮遊ゲートデバイスを備える。浮遊ゲートデバイスは、半導体基板と、半導体基板上に形成されるＬａＢｘＮｙ絶縁層を含むトンネル層と、トンネル層上に形成される、ＮドープＬａＢ６金属層を含む浮遊ゲートと、浮遊ゲート上に形成される、ＬａＢｘＮｙ絶縁層を含むブロック層と、ブロック層上に形成される、ＮドープＬａＢ６金属層を含む制御ゲートと、を備える。
【0014】
この構成によると、低抵抗率を有するＮドープＬａＢ６金属層を含む積層構造を採用することで、動作電圧が低い浮遊ゲートデバイスを提供できる。また、ＮドープＬａＢ６金属層とＬａＢｘＮｙ絶縁層を用いた積層構造は、各層の厚さを薄くすることが容易であるため、これによっても、動作電圧を低下させることができる。また、絶縁層と金属層を、Ｉｎ－ｓｉｔｕ（その場）プロセスで形成できるため、高品質な界面特性を有するデバイスの製造が容易である。
【0015】
一実施形態において、半導体基板は、Ｓｉ基板であってもよい。
【0016】
一実施形態において、浮遊ゲートデバイスは、制御ゲート上に形成されるＡｌ電極をさらに備えてもよい。
【0017】
一実施形態において、浮遊ゲートデバイスは、制御ゲートに印加する信号に応じた情報を記憶するメモリ素子であってもよい。
【0018】
一実施形態において、浮遊ゲートデバイスは、浮遊ゲートダイオードであってもよい。
【0019】
一実施形態において、浮遊ゲートデバイスは、浮遊ゲートトランジスタであってもよい。
【0020】
一実施形態に係る浮遊ゲートデバイスの製造方法は、半導体基板上に、ＬａＢｘＮｙ絶縁層を含むトンネル層を形成するステップと、トンネル層上に、ＮドープＬａＢ６金属層を含む浮遊ゲートを形成するステップと、浮遊ゲート上に、ＬａＢｘＮｙ絶縁層を含むブロック層を形成するステップと、ブロック層上に、ＮドープＬａＢ６金属層を含む制御ゲートを形成するステップと、を備える。
【0021】
これにより、動作電圧が低い半導体装置を提供できる。
【0022】
一実施形態において、トンネル層を形成するステップ、浮遊ゲートを形成するステップ、ブロック層を形成するステップ、制御ゲートを形成するステップは、ＮドープＬａＢ６をターゲットとするスパッタリング法によって、雰囲気ガスを切りかえることによりｉｎ－ｓｉｔｕ（その場）で行われてもよい。これにより製造時間および／または製造コストを下げることができる。
【0023】
一実施形態において、浮遊ゲートを形成するステップおよび制御ゲートを形成するステップにおける雰囲気ガスはＡｒ、Ｋｒ、Ｘｅからなる群から選択されるひとつを含み、トンネル層およびブロック層を形成するステップにおける雰囲気ガスは選択されたひとつと窒素の混合ガスあってもよい。
【0024】
金属層を形成するステップにおける雰囲気ガスはＡｒであり、絶縁層を形成するステップにおける雰囲気ガスはＡｒ／Ｎ２であってもよい。金属層を形成するステップにおける雰囲気ガスはＫｒであり、絶縁層を形成するステップにおける雰囲気ガスはＫｒ／Ｎ２であってもよい。金属層を形成するステップにおける雰囲気ガスはＸｅであり、絶縁層を形成するステップにおける雰囲気ガスはＸｅ／Ｎ２であってもよい。
【0025】
Ａｒは、コストの面でＫｒやＸｅより有利であり、ＫｒやＸｅは、Ａｒに比べてダメージを減らし、高品質な薄膜および界面を形成することができる。
【0026】
（実施形態）
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本開示を、好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0027】
本明細書において、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0028】
また、各図面における部材の寸法は、理解を容易にするために適宜拡大、縮小して示される。
【0029】
【0030】
浮遊ゲートダイオード１０２は、裏面電極１０４、上部電極１０６、半導体基板１１０、トンネル層（ＴＬ）１２０、浮遊ゲート（ＦＧ）１３０、ブロック層（ＢＬ）１４０、制御ゲート（ＣＧ）１５０の積層構造を有する。この積層構造は、上から順に、金属（Metal）－絶縁体(Insulator)－金属（Metal）－絶縁体(Insulator)－半導体（Semiconductor）のＭＩＭＩＳ構造である。
【0031】
半導体基板１１０は、ｐ－Ｓｉ（１００）基板あるいはｎ－Ｓｉ（１００）基板を用いることができる。半導体基板１１０の底面には、裏面電極１０４が形成される。裏面電極１０４は、Ａｌが好適であるが、その限りでなく、半導体基板１１０の材料（Ｓｉ）とコンタクトがとれる材料を選べばよく、Ａｌ以外の金属、たとえばＷやＴｉＮを用いてもよい。
【0032】
トンネル層１２０は、半導体基板１１０上に形成されるＬａＢｘＮｙ絶縁層を含む。浮遊ゲート１３０は、トンネル層１２０のＬａＢｘＮｙ絶縁層上に形成されるＮドープＬａＢ６金属層を含む。ブロック層１４０は、浮遊ゲート１３０のＮドープＬａＢ６金属層上に形成されるＬａＢｘＮｙ絶縁層を含む。制御ゲート１５０は、ブロック層１４０のＬａＢｘＮｙ絶縁層上に形成されるＮドープＬａＢ６金属層を含む。
【0033】
制御ゲート１５０の上には、上部電極１０６が形成される。上部電極１０６は、Ａｌが好適であるが、その限り出なく、制御ゲート１５０とコンタクトがとれる材料を選べばよく、Ａｌ以外の金属、たとえばＷやＴｉＮを用いてもよい。
【0034】
半導体装置１００Ａの浮遊ゲートダイオード１０２が形成されるアクティブ領域の周囲は、ＳｉＯ２層のフィールド酸化層１８０で取り囲まれる。フィールド酸化層１８０により、デバイスの側面からのリークを抑制でき、デバイスの特性を改善できる。なお、フィールド酸化層１８０は必須ではなく省略してもよい。
【0035】
以上が半導体装置１００Ａの構成である。
【0036】
【0037】
はじめに、図２（ａ）に示すように、半導体基板１１０となるｐ－Ｓｉ（１００）基板を化学的に洗浄する。洗浄は、ＳＰＭ(硫酸/過酸化水素)洗浄と、ＤＨＦ（希フッ酸）洗浄の組み合わせを用いてもよい。
【0038】
続いて、図２（ｂ）に示すように、半導体基板１１０の上に、フィールド酸化層１８０となるＳｉＯ２層を形成し、パターンニングする。フィールド酸化層１８０で囲まれる領域が、アクティブ領域となる。
【0039】
続いて、図２（ｃ）～（ｆ）に示すように、トンネル層１２０となるＬａＢｘＮｙ層、浮遊ゲート１３０となるＮドープＬａＢ６、ブロック層１４０となるＬａＢｘＮｙ層、制御ゲート１５０となるＮドープＬａＢ６の積層構造を形成する。この積層構造は、室温でのＲＦスパッタリングなどによって、ｉｎ－ｓｉｔｕ（その場）形成することができる。
【0040】
具体的には、ＮドープＬａＢ６をターゲットとして用い、雰囲気ガスを、Ａｒ／Ｎ２とＡｒとで切りかえることにより、Ａｒ雰囲気において金属膜（ＮドープＬａＢ６層）を、Ａｒ／Ｎ２雰囲気において絶縁膜（ＬａＢｘＮｙ層）を選択的に形成することができる。
【0041】
【0042】
熱処理後、図２（ｈ）に示すように、制御ゲート１５０の上に、Ａｌの上部電極１０６を形成し、パターニングする。上部電極１０６の形成には熱蒸着を用いることができ、パターニングはエッチングによって行ってもよい。
【0043】
続いて、図２（ｉ）に示すように、半導体基板１１０の裏面に、Ａｌの裏面電極１０４が形成される。裏面電極１０４の形成には熱蒸着を用いることができる。
【0044】
以上が半導体装置１００Ａの製造方法である。この製造方法によれば、ｉｎ－ｓｉｔｕ（その場）プロセスによって、雰囲気ガスを切りかえることで、ＬａＢｘＮｙとＮドープＬａＢ６を選択的に形成して、積層構造を作ることができる。したがって製造コストおよび製造時間の観点で有利である。
【0045】
１．３ サンプル評価
続いて、実際に作製した半導体装置１００Ａのサンプル（ダイオードサンプルという）およびその評価について説明する。
続いて、実際に作製した半導体装置１００Ａのサンプル（ダイオードサンプルという）およびその評価について説明する。
【0046】
作製したダイオードのサンプルの各層の厚さは以下の通りである。
トンネル層（ＴＬ） ５ｎｍ
浮遊ゲート（ＦＧ） ２０ｎｍ
ブロック層（ＢＬ） １０ｎｍ
制御ゲート（ＣＧ） ３０ｎｍ
また、上部電極１０６は、３０×３０μｍ２の矩形とした。
トンネル層（ＴＬ） ５ｎｍ
浮遊ゲート（ＦＧ） ２０ｎｍ
ブロック層（ＢＬ） １０ｎｍ
制御ゲート（ＣＧ） ３０ｎｍ
また、上部電極１０６は、３０×３０μｍ２の矩形とした。
【0047】
各層の形成条件は以下の通りである。
【0048】
トンネル層（ＴＬ）、浮遊ゲート（ＦＧ）、ブロック層（ＢＬ）、制御ゲート（ＴＬ）の積層構造は上述のように、ＮドープＬａＢ６ターゲット（Ｎ：０．４％）を用いたプラズマスパッタ法により、ｉｎ－ｓｉｔｕ（その場）プロセスで形成した。
【0049】
各層の形成条件は以下の通りである。
トンネル層（ＴＬ） ０．４７Ｐａ（Ａｒ／Ｎ２ガス流量比：１０／７ｓｃｃｍ）
浮遊ゲート（ＦＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
ブロック層（ＢＬ） ０．４７Ｐａ（Ａｒ／Ｎ２ガス流量比：１０／７ｓｃｃｍ）
制御ゲート（ＣＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
トンネル層（ＴＬ） ０．４７Ｐａ（Ａｒ／Ｎ２ガス流量比：１０／７ｓｃｃｍ）
浮遊ゲート（ＦＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
ブロック層（ＢＬ） ０．４７Ｐａ（Ａｒ／Ｎ２ガス流量比：１０／７ｓｃｃｍ）
制御ゲート（ＣＧ） ０．３５Ｐａ （Ａｒガス流量：１０ｓｃｃｍ）
【0050】
積層構造形成後の熱処理プロセスは、Ｎ２（１ＳＬＭ）で４００℃／１分で実行した。
【0051】
以上の条件で作製したダイオードのサンプルの評価結果を以下で説明する。
【0052】
図３は、作製したダイオードのサンプルのＣ－Ｖ特性の周波数依存性を示す図である。評価は室温で行い、裏面電極１０４を接地（０Ｖ）し、上部電極１０６にパルスのゲート電圧ＶＧを変化して行った。
【0053】
横軸は印加したゲート電圧ＶＧを、縦軸は単位面積当たりの容量を示す。Ｃ－Ｖ特性は、ゲート電圧ＶＧの周波数を１０ｋＨｚ，２０ｋＨｚ，４０ｋＨｚ，６０ｋＨｚ，８０ｋＨｚ，１００ｋＨｚ，２５０ｋＨｚ，５００ｋＨｚ，１ＭＨｚと変化させて測定した。容量の最大値は、１００ｋＨｚのときの０．７６μＦ／ｃｍ２であった。
【0054】
図４は、作製したダイオードのサンプルのＣ－Ｖ特性のプログラム電圧依存性を示す図である。測定は、初期化、Ｃ－Ｖ特性測定、プログラム（書き込み）、Ｃ－Ｖ特性測定、消去、Ｃ－Ｖ特性測定のシーケンスで行った。横軸は電圧を、縦軸は容量を示し、１ＭＨｚで動作させたときの結果を示す。
【0055】
四角いプロットは初期化後の状態のＣ－Ｖ特性を示し、丸いプロットは、消去後のＣ－Ｖ特性を示し、残りのプロットはプログラム後のＣ－Ｖ特性を示す。
【0056】
プログラム電圧と時間（VPGM／tPGM）は、それぞれ５Ｖ、１０ｍｓであり、消去電圧と時間（VERS／tERS）は、－４Ｖ、１０ｍｓである。このときのメモリウィンドウは０．４Ｖとの結果が得られている。
【0057】
±４Ｖのプログラム電圧、消去電圧は、従来の浮遊ゲートダイオードに比べて非常に小さいと言え、実施形態１に係る浮遊ゲートダイオード１０２が、浮遊ゲートメモリ素子として好適に利用できることが示される。
【0058】
図５は、Ｊ－Ｖ特性（電流－電圧特性）を示す図であり、横軸は印加したゲート電圧ＶＧを、縦軸は電流密度を示す。
【0059】
図６（ａ）、（ｂ）は、作製したダイオードサンプルの疲労特性の測定結果を示す図である。図６（ａ）は、プログラム／消去の繰り返しサイクル数を、縦軸はフラットバンド電圧を示す。初期状態でメモリウィンドウは０．３２Ｖであり、１０００サイクル後も、０．３３Ｖのメモリウィンドウが維持されている。図６（ｂ）の横軸は保持時間を示す。初期状態で０．３６Ｖであったメモリウィンドウは、１０年経過後において、０．１９Ｖの電圧を維持しており、データが失われないことを示す。
【0060】
図７は、いくつかの積層構造のＸ線回折法（ＸＲＤ）の測定結果を示す図である。図６には、Ｓｉ（１００）基板－ＮドープＬａＢ６金属層－ＬａＢｘＮｙ絶縁層からなる積層構造のスペクトルと、Ｓｉ（１００）基板－ＬａＢｘＮｙ絶縁層からなる積層構造のスペクトルが示される。２つのスペクトルの比較から、ＮドープＬａＢ６金属層を挿入することにより、ＬａＢｘＮｙ絶縁層の結晶化が促進されていることが分かる。
【0061】
（実施形態２）
２．１ デバイス構造
図８は、実施形態２に係る半導体装置１００Ｂの断面図である。半導体装置１００Ｂは、浮遊ゲートトランジスタ２００を備える。浮遊ゲートトランジスタ２００の層構造は、図１の浮遊ゲートダイオード１０２と実質的に同じである。
２．１ デバイス構造
図８は、実施形態２に係る半導体装置１００Ｂの断面図である。半導体装置１００Ｂは、浮遊ゲートトランジスタ２００を備える。浮遊ゲートトランジスタ２００の層構造は、図１の浮遊ゲートダイオード１０２と実質的に同じである。
【0062】
浮遊ゲートトランジスタ２００のアクティブ領域２０２内の、ソース領域１１２およびドレイン領域１１４は、半導体基板１１０に不純物がドープされ、ｎ＋領域となっている。ソース領域１１２およびドレイン領域１１４からは、ソース電極２０６およびドレイン電極２０８が引き出されている。半導体基板１１０をｎ－Ｓｉ（１００）基板とし、ソース領域１１２およびドレイン領域１１４はｐ＋領域としてもよい。
【0063】
以上が半導体装置１００Ｂの構成である。
【0064】
２．２ 製造方法
浮遊ゲートトランジスタ２００を備える半導体装置１００Ｂは、浮遊ゲートダイオードを備える半導体装置１００Ａと同様に製造することができる。具体的には、トンネル層１２０、浮遊ゲート１３０、ブロック層１４０、制御ゲート１５０の積層構造をｉｎ－ｓｉｔｕプロセスで形成するのに先立って、ソース領域１１２、ドレイン領域１１４に不純物をドープしてｎ＋型化するプロセスが追加される。
浮遊ゲートトランジスタ２００を備える半導体装置１００Ｂは、浮遊ゲートダイオードを備える半導体装置１００Ａと同様に製造することができる。具体的には、トンネル層１２０、浮遊ゲート１３０、ブロック層１４０、制御ゲート１５０の積層構造をｉｎ－ｓｉｔｕプロセスで形成するのに先立って、ソース領域１１２、ドレイン領域１１４に不純物をドープしてｎ＋型化するプロセスが追加される。
【0065】
またトンネル層１２０、浮遊ゲート１３０、ブロック層１４０、制御ゲート１５０の積層構造の形成後に、ソース電極２０６およびドレイン電極２０８を形成するプロセスが追加される。
【0066】
（用途）
このように、低電圧動作が可能な浮遊ゲートデバイス（１０２、２００）は、容量変化やしきい値電圧の変化を利用して、不揮発性メモリのセルとして利用することができる。
このように、低電圧動作が可能な浮遊ゲートデバイス（１０２、２００）は、容量変化やしきい値電圧の変化を利用して、不揮発性メモリのセルとして利用することができる。
【0067】
また浮遊ゲートデバイスの用途は不揮発性メモリ（デジタル記憶素子）には限定されず、ゲート電圧に応じた連続的な容量変化やしきい値変化を利用したアナログ記憶素子として利用することが可能であり、あるいはＤ／Ａコンバータとして利用することも可能である。また、浮遊ゲートデバイスをニューラルネットワークでのニューラル計算素子として用いることで、入力信号の重み付け演算を行う人間の脳を模倣したニューロデバイスなどへの応用が期待される。
【0068】
実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【0069】
１００Ａ，１００Ｂ 半導体装置
１０２ 浮遊ゲートダイオード
１０４ 裏面電極
１０６ 上部電極
１１０ 半導体基板
１１２ ソース領域
１１４ ドレイン領域
１２０ トンネル層
１３０ 浮遊ゲート
１４０ ブロック層
１５０ 制御ゲート
１８０ フィールド酸化層
１０２ 浮遊ゲートダイオード
１０４ 裏面電極
１０６ 上部電極
１１０ 半導体基板
１１２ ソース領域
１１４ ドレイン領域
１２０ トンネル層
１３０ 浮遊ゲート
１４０ ブロック層
１５０ 制御ゲート
１８０ フィールド酸化層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】