特開 2022-177329 レーザダイオード駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022177329

(43)【公開日】2022-12-01

(54)【発明の名称】レーザダイオード駆動回路

(51)【国際特許分類】

   H01S 5/042 20060101AFI20221124BHJP

   G01S 7/484 20060101ALI20221124BHJP

【ＦＩ】

H01S5/042 630

G01S7/484

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2019172267

(22)【出願日】2019-09-20

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】ホアン ニャット タン

(72)【発明者】

【氏名】中小原 佑輔

【テーマコード（参考）】

5F173

5J084

【Ｆターム（参考）】

5F173SA24

5F173SC10

5F173SE02

5F173SG30

5F173SJ12

5F173SJ13

5F173SJ15

5F173SJ16

5J084AA05

5J084AA10

5J084AC02

5J084BA04

5J084BA32

5J084BA48

5J084BB28

5J084CA03

(57)【要約】

【課題】レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができるレーザダイオード駆動回路を提供する。
【解決手段】レーザダイオード駆動回路は、スイッチング素子と、スイッチング素子をオン／オフ制御する制御部と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、を備える。前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする。
【選択図】図１

【特許請求の範囲】

【請求項1】

スイッチング素子と、
スイッチング素子をオン／オフ制御する制御部と、
レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、
前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、
を備え、
前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする、レーザダイオード駆動回路。

【請求項2】

前記制御部は、前記スイッチング素子のオン時間を前記スイッチング素子がオフからオンに切り替わったタイミングから前記閉回路の共振電流が最大値の半分になる二度目のタイミング迄の期間より短くする、請求項１に記載のレーザダイオード駆動回路。

【請求項3】

前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の四分の一以上にする、請求項１又は請求項２に記載のレーザダイオード駆動回路。

【請求項4】

前記制御部は、
第１パルス信号に基づく信号を遅延して遅延信号を生成する遅延部と、
前記遅延信号の波形を整形して第２パルス信号を生成する波形整形部と、
前記第１パルス信号及び前記第２パルス信号を用いた演算により前記第１パルス信号よりパルス幅が短い第３パルス信号を生成する演算部と、
を備え、
前記第３パルス信号に基づきスイッチング素子をオン／オフ制御する、請求項１～３のいずれか一項に記載のレーザダイオード駆動回路。

【請求項5】

前記第１パルス信号のパルス幅は、前記閉回路の共振周期の半分以上である、請求項４に記載のレーザダイオード駆動回路。

【請求項6】

前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、
前記閉回路は前記シャント抵抗を含む、請求項１～５のいずれか一項に記載のレーザダイオード駆動回路。

【請求項7】

前記シャント抵抗は、複数の抵抗素子を並列接続した構成である、請求項６に記載のレーザダイオード駆動回路。

【請求項8】

隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である、請求項７に記載のレーザダイオード駆動回路。

【請求項9】

請求項１～８のいずれか一項の記載のレーザダイオード駆動回路と、
前記レーザダイオードと、
を備える、レーザ装置。

【請求項10】

基板を備え、
前記スイッチング素子と、前記整流素子及び前記レーザダイオードを含む並列回路と、前記コンデンサとは、前記基板の厚さ方向に直交する第１方向において並んで配置される、請求項９に記載のレーザ装置。

【請求項11】

前記レーザダイオードのアノードから前記レーザダイオードのカソードに向かう方向は前記第１方向と略平行である、請求項１０に記載のレーザ装置。

【請求項12】

前記レーザダイオード駆動回路が請求項４に記載のレーザダイオード駆動回路であって、
前記遅延部と、前記波形整形部と、前記演算部とは、前記厚さ方向および前記第１方向に直交する第２方向に並んでいる、請求項１０又は請求項１１に記載のレーザ装置。

【請求項13】

前記基板が積層基板であり、前記基板の第１配線層と、前記第１配線層に隣接しグラウンド層となる第２配線層との間隔が、２００μｍ以下である、請求項１０～請求項１２のいずれか一項に記載のレーザ装置。

【請求項14】

前記第２配線層において、信号系のグラウンドと電源系のグラウンドとを共通化する、請求項１３に記載のレーザ装置。

【請求項15】

請求項９～１４のいずれか一項に記載のレーザ装置を備える、レーザレーダ装置。

【請求項16】

請求項１５に記載のレーザレーダ装置を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、レーザダイオード駆動回路に関する。

【背景技術】

【0002】

特許文献１では、短パルスのレーザ光を出力することができるレーザダイオード駆動回路として、スイッチング素子をオフにしてコンデンサを充電し、その後スイッチング素子をオンにしてコンデンサの放電電流によりレーザダイオードを発光させ、レーザダイオードの発光が停止した後スイッチング素子をオフにして再度コンデンサを充電するレーザダイオード駆動回路が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－１５２３３６号公報（段落００３５－００４１）

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１には、コンデンサに蓄積されている電荷が無くなった時点でコンデンサの放電電流が０になりレーザダイオードの発光が停止すると記載されている。なお、スイッチング素子がオンになってからコンデンサの放電電流が０になる迄の時間すなわちレーザ光のパルス幅は、ＬＣＲ共振回路の回路定数によって決まる。上記ＬＣＲ共振回路は、コンデンサと、レーザダイオードと、オン状態のスイッチング素子と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続されるダイオードと、寄生のインダクタンスと、を含む。

【0005】

したがって、特許文献１に開示されているレーザダイオード駆動回路では、レーザ光の出力期間の短小化が寄生のインダクタンスによって制限され、レーザ光の出力期間を十分に短くすることができないおそれがあった。

【0006】

また、特許文献１に開示されているレーザダイオード駆動回路では、スイッチング素子のオン時間がレーザ光の出力期間の千倍以上に設定されているため（特許文献１の段落００４２－００４３、図３、図６参照）、不要なレーザ光出力が上記ＬＣＲ共振回路の共振が十分に減衰するまで断続的に発生する。

【0007】

本発明は、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができるレーザダイオード駆動回路並びにそれを備えるレーザ装置、レーザレーダ装置、及び車両を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するために、本発明に係るレーザダイオード駆動回路は、スイッチング素子と、スイッチング素子をオン／オフ制御する制御部と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、を備え、前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする構成（第１の構成）とする。前記コンデンサは１つだけの構成であっても良いし、複数のコンデンサを並列接続した構成であっても良い。

【0009】

なお、前記レーザダイオードと前記整流素子との並列接続は、前記レーザダイオードのみと前記整流素子のみとの並列接続に限定されず、前記レーザダイオードを含む回路と前記整流素子のみとの並列接続、前記レーザダイオードのみと前記整流素子を含む回路との並列接続、又は、前記レーザダイオードを含む回路と前記整流素子を含む回路との並列接続であってもよい。

【0010】

また、上記第１の構成であるレーザダイオード駆動回路において、前記制御部は、前記スイッチング素子のオン時間を前記スイッチング素子がオフからオンに切り替わったタイミングから前記閉回路の共振電流が最大値の半分になる二度目のタイミング迄の期間より短くする構成（第２の構成）であってもよい。

【0011】

また、上記第１又は第２の構成であるレーザダイオード駆動回路において、前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の四分の一以上にする構成（第３の構成）であってもよい。

【0012】

また、上記第１～第３いずれかの構成であるレーザダイオード駆動回路において、前記制御部は、第１パルス信号に基づく信号を遅延して遅延信号を生成する遅延部と、前記遅延信号の波形を整形して第２パルス信号を生成する波形整形部と、前記第１パルス信号及び前記第２パルス信号を用いた演算により前記第１パルス信号よりパルス幅が短い第３パルス信号を生成する演算部と、を備え、前記第３パルス信号に基づきスイッチング素子をオン／オフ制御する構成（第４の構成）であってもよい。

【0013】

また、上記第４の構成であるレーザダイオード駆動回路において、前記第１パルス信号のパルス幅は、前記閉回路の共振周期の半分以上である構成（第５の構成）であってもよい。

【0014】

また、上記第１～第５いずれかの構成であるレーザダイオード駆動回路において、前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、前記閉回路は前記シャント抵抗を含む構成（第６の構成）であってもよい。

【0015】

また、上記第６の構成であるレーザダイオード駆動回路において、前記シャント抵抗は、複数の抵抗素子を並列接続した構成である構成（第７の構成）であってもよい。

【0016】

また、上記第７の構成であるレーザダイオード駆動回路において、隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である構成（第８の構成）であってもよい。

【0017】

上記目的を達成するために、本発明に係るレーザ装置は、上記第１～第８いずれかの構成のレーザダイオード駆動回路と、前記レーザダイオードと、を備える構成（第９の構成）である。

【0018】

また、上記第９の構成であるレーザ装置において、基板を備え、前記スイッチング素子と、前記整流素子及び前記レーザダイオードを含む並列回路と、前記コンデンサとは、前記基板の厚さ方向に直交する第１方向において並んで配置される構成（第１０の構成）であってもよい。

【0019】

また、上記第１０の構成であるレーザ装置において、前記レーザダイオードのアノードから前記レーザダイオードのカソードに向かう方向は前記第１方向と略平行である構成（第１１の構成）であってもよい。

【0020】

また、上記第１０又は第１１の構成であるレーザ装置において、前記レーザダイオード駆動回路が上記第４の構成であるレーザダイオード駆動回路であって、前記遅延部と、前記波形整形部と、前記演算部とは、前記厚さ方向および前記第１方向に直交する第２方向に並んでいる構成（第１２の構成）であってもよい。

【0021】

また、上記第１０～第１２いずれかの構成であるレーザ装置において、前記基板が積層基板であり、前記基板の第１配線層と、前記第１配線層に隣接しグラウンド層となる第２配線層との間隔が、２００μｍ以下である構成（第１３の構成）であってもよい。

【0022】

また、上記第１３の構成であるレーザ装置において、前記第２配線層において、信号系のグラウンドと電源系のグラウンドとを共通化する構成（第１４の構成）であってもよい。

【0023】

上記目的を達成するために、本発明に係るレーザレーダ装置は、上記第９～第１４いずれかの構成であるレーザ装置を備える構成（第１５の構成）である。

【0024】

上記目的を達成するために、本発明に係る車両は、上記第１５の構成であるレーザレーダ装置を備える構成（第１６の構成）である。

【発明の効果】

【0025】

本発明によれば、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができる。

【図面の簡単な説明】

【0026】

【図1】実施形態に係るレーザ装置の概略構成を示す図

【図2】共振電流及びゲート信号のタイムチャート

【図3】正の共振電流が流れる経路示す図

【図4】負の共振電流が流れる経路示す図

【図5】制御部の一構成例を示す図

【図6A】図５に示す構成例の制御部の具体例を示す図

【図6B】図６Ａに示す制御部の各信号のタイムチャート

【図6C】図５に示す構成例の制御部の他の具体例を示す図

【図6D】図５に示す構成例の制御部の更に他の具体例を示す図

【図6E】図６Ａに示す制御部の変形例を示す図

【図6F】図６Ｅに示す制御部の各信号のタイムチャート

【図6G】図６Ｅに示す制御部の変形例を示す図

【図7】シャント抵抗の構成例を示す図

【図8】基板の上面図

【図9】基板の断面を示す模式図

【図10】レーザレーダ装置の概略構成を示す図

【図11】車両の外観図

【発明を実施するための形態】

【0027】

＜１．レーザ装置＞
図１は、実施形態に係るレーザ装置の概略構成を示す図である。実施形態に係るレーザ装置１（以下、レーザ装置１と称す）は、レーザダイオードＬＤ１及びレーザダイオード駆動回路２を備える。

【0028】

レーザダイオード駆動回路２は、ＮＭＯＳ（N-channel Metal Oxide Semiconductor））トランジスタＱ１と、制御部ＣＮＴ１と、コンデンサＣ１と、ダイオードＤ１と、シャント抵抗Ｒ１と、を備える。本実施形態では、スイッチング素子としてＮＭＯＳトランジスタＱ１を用いているが、ＮＭＯＳトランジスタＱ１の代わりにＮＭＯＳトランジスタＱ１以外のスイッチング素子を用いてもよい。また、本実施形態では、整流素子としてダイオードＤ１を用いているが、ダイオードＤ１の代わりにダイオードＤ１以外の整流素子を用いてもよい。

【0029】

制御部ＣＮＴ１から出力されるゲート信号Ｇ１は、ＮＭＯＳトランジスタＱ１のゲートに供給される。コンデンサＣ１の一端及びＮＭＯＳトランジスタＱ１のドレインは、直流電源ＰＳ１の正極に接続される。コンデンサＣ１の他端は、ダイオードＤ１のアノード及びレーザダイオードＬＤ１のカソードに接続される。ダイオードＤ１のカソード及びレーザダイオードＬＤ１のアノードは、シャント抵抗Ｒ１の一端に接続される。シャント抵抗Ｒ１の他端、ＮＭＯＳトランジスタＱ１のソース、及び直流電源ＰＳ１の負極は、グラウンド電位に接続される。

【0030】

制御部ＣＮＴ１は、ゲート信号Ｇ１によってＮＭＯＳトランジスタＱ１をオン／オフ制御する。

【0031】

ＮＭＯＳトランジスタＱ１がオフであるとき、直流電源ＰＳ１の正極から、コンデンサＣ１、ダイオードＤ１、シャント抵抗Ｒ１を順に経由して直流電源ＰＳ１の負極に向かって電流が流れ、コンデンサＣ１が充電される。なお、直流電源ＰＳ１の出力電圧とコンデンサＣ１の両端電位差が略釣り合うと、電流が流れなくなりコンデンサＣ１の充電が停止する。

【0032】

ＮＭＯＳトランジスタＱ１がオンであるとき、ＮＭＯＳトランジスタＱ１、コンデンサＣ１、ダイオードＤ１、レーザダイオードＬＤ１、及びシャント抵抗Ｒ１によって閉回路が形成される。なお、上記閉回路は、寄生のインダクタンスを含む。したがって、上記閉回路はＬＣＲ共振回路になる。コンデンサＣ１に電荷が蓄えられている状態でＮＭＯＳトランジスタＱ１がオフからオンに切り替わると、上記ＬＣＲ共振回路は共振を開始する。

【0033】

ＮＭＯＳトランジスタＱ１のオンを継続すると、上記ＬＣＲ共振回路の共振電流Ｉｒｅｓは図２に示す太点線のように時間経過とともに減衰する。共振電流Ｉｒｅｓが正であるときの共振電流Ｉｒｅｓが流れる経路は、図３に示す通りレーザダイオードＬＤ１を含んでいる。したがって、正の共振電流Ｉｒｅｓが流れると、レーザダイオードＬＤ１は発光する。共振電流Ｉｒｅｓが負であるときの共振電流Ｉｒｅｓが流れる経路は、図４に示す通りレーザダイオードＬＤ１を含んでいない。したがって、負の共振電流Ｉｒｅｓが流れても、レーザダイオードＬＤ１は発光しない。なお、本実施形態では、ＮＭＯＳトランジスタＱ１のドレインからソースに向かう向きを共振電流Ｉｒｅｓの正方向と定義し、ＮＭＯＳトランジスタＱ１のソースからドレインに向かう向きを共振電流Ｉｒｅｓの負方向と定義している。

【0034】

本実施形態では、ゲート信号Ｇ１のハイレベル期間すなわちＮＭＯＳトランジスタＱ１のオン時間は、上記ＬＣＲ共振回路の共振周期Ｔの半分よりも短い。ＮＭＯＳトランジスタＱ１のオン時間とは、ＮＭＯＳトランジスタＱ１が連続してオンである時間を意味する。具体的には、図２に示す時間ｔ１から時間ｔ２迄の期間が、本実施形態におけるＮＭＯＳトランジスタＱ１のオン時間となる。

【0035】

ＮＭＯＳトランジスタＱ１がオフになった後も暫くの間は、ＮＭＯＳトランジスタＱ１のドレイン－ソース間の寄生容量を介して共振電流Ｉｒｅｓが流れる。そのため、レーザ光の出力期間は、ＮＭＯＳトランジスタＱ１のオン時間と完全には一致せず、ＮＭＯＳトランジスタＱ１のオン時間より少し長い期間となる。具体的は、時間ｔ１から時間ｔ３迄の期間が、本実施形態におけるレーザ光の出力期間となる。

【0036】

そして、時間ｔ３以降は共振電流Ｉｒｅｓが略零になるため、時間ｔ３以降は次のゲート信号Ｇ１のハイレベル期間が到来するまでレーザ装置１はレーザ光を出力しない。

【0037】

参考例では、特許文献１で開示されているレーザダイオード駆動回路と同様に、上記ＬＣＲ共振回路の共振の減衰が終了してもゲート信号Ｇ１のハイレベル期間が続く。したがって、参考例では、ゲート信号Ｇ１のハイレベル期間すなわちＮＭＯＳトランジスタＱ１のオン時間は、上記ＬＣＲ共振回路の共振の周期Ｔの半分よりも長い。上記ＬＣＲ共振回路の共振の減衰が終了してもゲート信号Ｇ１のハイレベル期間が続くため、共振電流Ｉｒｅｓが正の期間（時間ｔ１から時間ｔ４迄の期間、時間ｔ５から時間ｔ６迄の期間、時間ｔ７から時間ｔ８迄の期間）においてレーザ光が出力される。すなわち、時間ｔ１から時間ｔ４迄の期間が、参考例におけるレーザ光の出力期間となる。さらに、参考例では、時間ｔ５から時間ｔ６迄の期間と時間ｔ７から時間ｔ８迄の期間とにおいて、不要なレーザ光出力が発生する。これらの期間における不要な光出力は例えば車両などにおけるレーザレーダ装置の誤動作を招く可能性がある。

【0038】

以上の説明から明らかな通り、レーザダイオード駆動回路２及びレーザ装置１は、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができる。

【0039】

レーザ光が人体の目に害を与えないようにするためには、レーザ光が高パワーであるほど、レーザ光の出力期間を短くすることが求められる。例えば、レーザレーダ装置では、レーザ光のパワーを高めて測距可能距離を向上させる開発が進められており、人体の目に関する安全性を確保する観点からレーザ光の出力期間を短くすることができるレーザダイオード駆動回路２及びレーザ装置１は非常に有用である。また、例えば、レーザレーダ装置では、不要なレーザ光出力は誤検出の原因になり得るため、不要なレーザ光出力を抑制することができるレーザダイオード駆動回路２及びレーザ装置１は非常に有用である。

【0040】

ＮＭＯＳトランジスタＱ１のオン時間は、時間ｔ１から共振電流Ｉｒｅｓが最大値ＭＡＸの半分になる二度目のタイミングＴＭ２迄の期間より短いことが好ましい。なお、図２では、理解を容易にするために、共振電流Ｉｒｅｓが最大値ＭＡＸの半分になる一度目のタイミングＴＭ１も図示している。

【0041】

レーザダイオードＬＤ１から射出されるレーザ光のパルス幅は、通常、レーザダイオードＬＤ１を流れる電流の半値全幅で定義される。したがって、ＮＭＯＳトランジスタＱ１のオン時間を、時間ｔ１から共振電流Ｉｒｅｓが最大値ＭＡＸの半分になる二度目のタイミングＴＭ２迄の期間より短くすることで、レーザ光のパルス幅を上述した参考例よりも短くすることできる。

【0042】

ＮＭＯＳトランジスタＱ１のオン時間は、上記ＬＣＲ共振回路の共振周期Ｔの四分の一以上であることが好ましい。共振電流Ｉｒｅｓが最大値ＭＡＸに到達する前にＮＭＯＳトランジスタＱ１がオフになることを防止することができるので、レーザ光のパワー低下を抑制することができる。

【0043】

＜２．制御部＞
図５は、制御部ＣＮＴ１の一構成例を示す図である。図５に示す構成例の制御部ＣＮＴ１は、入力端子１１と、遅延部１２と、波形整形部１３と、演算部１４と、ドライバ部１５と、を備える。なお、演算部１４及びドライバ部１５は、単一のＩＣ（Integrated Circuit）によって構成されてもよく、それぞれ別個の部品であってもよい。

【0044】

入力端子１１は、第１パルス信号Ｐ１を入力する。

【0045】

遅延部１２は、第１パルス信号Ｐ１に基づく信号を遅延して遅延信号ＤＬ１を生成する。なお、第１パルス信号Ｐ１に基づく信号は第１パルス信号Ｐ１そのものであってもよい。

【0046】

波形整形部１３は、遅延信号ＤＬ１の波形を整形して第２パルス信号Ｐ２を生成する。なお、波形整形部１３は、遅延信号ＤＬ１に対して波形整形以外の処理を行ってもよい。

【0047】

演算部１４は、第１パルス信号Ｐ１及び第２パルス信号Ｐ２を用いた演算により第１パルス信号Ｐ１よりパルス幅が短い第３パルス信号Ｐ３を生成する。

【0048】

ドライバ部１５は、第３パルス信号Ｐ３を増幅してゲート信号Ｇ１を生成する。ドライバ部１５は、信号遅延が小さく且つ高周波、超短パルス（例えばパルス幅５ｎｅｃ以下）の入力信号に対応可能であり、更に高出力レーザを駆動させることが可能な電流出力（例えば５Ａ以上）を持つドライバ部であることが好ましい。また、高速スイッチング動作が可能なように、ドライバ部１５が持つ自己インダクタンスが小さいほど良い。ＬＳＩ－ＩＣを使用した場合、ＣＳＰパッケージ、またはベアチップ品を選ぶと良い。

【0049】

なお、ドライバ部１５からゲート信号Ｇ１を受け取るＮＭＯＳトランジスタＱ１は、高速スイッチング動作が可能なように、入力容量が小さく（例えば５００ｐＦ以下）且つ入力インピーダンスが小さい（例えば０．５Ω以下）トランジスタであることが好ましい。ＮＭＯＳトランジスタＱ１は、大電流が流れるため、オン抵抗が小さい（例えば２０ｍΩ以下）トランジスタであることが好ましい。さらに、ＮＭＯＳトランジスタＱ１が持つ自己インダクタンスが小さいＣＳＰパッケージまたはベアチップ品を選ぶと良い。

【0050】

図５に示す構成例の制御部ＣＮＴ１によると、第３パルス信号Ｐ３のパルス幅Ｗ３ひいてはゲート信号Ｇ１のパルス幅を第１パルス信号Ｐ１のパルス幅Ｗ１よりも短くできる（例えば、後述する図６Ｂ参照）。これにより、パルス信号のパルス幅を十分に短くすることができない安価なパルス信号生成器によって第１パルス信号Ｐ１が生成された場合でも、ゲート信号Ｇ１のパルス幅すなわちゲート信号Ｇ１のハイレベル期間を上記ＬＣＲ共振回路の共振周期Ｔの半分よりも短くすることができる。

【0051】

したがって、図５に示す構成例の制御部ＣＮＴ１を用いる場合、第１パルス信号Ｐ１のパルス幅を上記ＬＣＲ共振回路の共振周期Ｔの半分以上にすることが好ましい。これにより、第１パルス信号Ｐ１を生成するパルス信号生成器の低コスト化を図ることができる。

【0052】

なお、本実施形態では、第１パルス信号Ｐ１、第３パルス信号Ｐ３、及びゲート信号Ｇ１の各パルス幅は第１パルス信号Ｐ１、第３パルス信号Ｐ３、及びゲート信号Ｇ１の各ハイレベル期間であるが、スイッチング素子の特性やインバータの利用等に応じてローレベル期間がパルス幅であってもよい。

【0053】

図６Ａは、図５に示す構成例の制御部ＣＮＴ１の具体例を示す図である。図６Ｂは、図６Ａに示す制御部ＣＮＴ１の各信号のタイムチャートである。

【0054】

図６Ａに示す制御部ＣＮＴ１は、入力端子１１、遅延部１２、波形整形部１３、演算部１４、及びドライバ部１５の他にヒステリシスインバータＩＮＶ１を備える。ヒステリシスインバータＩＮＶ１は、第１パルス信号Ｐ１を反転させ、その第１パルス信号Ｐ１の反転信号を遅延部１２に供給する。図６Ａに示す制御部ＣＮＴ１の遅延部１２は、抵抗１２Ａ及びコンデンサ１２Ｂによって遅延部１２を構成され、図６Ａに示す制御部ＣＮＴ１の波形整形部１３は、ヒステリシスインバータＩＮＶ２によって構成される。

【0055】

ヒステリシスインバータＩＮＶ２は、図６Ｂに示す通り、遅延信号ＤＬ１を反転させつつ遅延信号ＤＬ１の波形を整形する。具体的には、ヒステリシスインバータＩＮＶ２は、図６Ｂに示す通り、遅延信号ＤＬ１を反転させつつ遅延信号ＤＬ１の波形をハイレベルとローレベルとの間の切り替わりが急峻になるように整形する。

【0056】

図６Ａに示す制御部ＣＮＴ１の波形整形部１４は、第１パルス信号Ｇ１から第２パルス信号Ｇ２を減算する演算処理を行って第３パルス信号Ｐ３を生成する。

【0057】

図６Ｃは、図５に示す構成例の制御部ＣＮＴ１の他の具体例を示す図である。図６Ｃに示す制御部ＣＮＴ１は、ヒステリシスインバータＩＮＶ１を遅延部１２とヒステリシスインバータＩＮＶ２との間に設ける点で図６Ａに示す制御部ＣＮＴ１と異なる。図６Ｃに示す制御部ＣＮＴ１の波形整形部１３は、ヒステリシスインバータＩＮＶ１及びＩＮＶ２によって構成される。図６Ｃに示す制御部ＣＮＴ１の波形整形部１３は、遅延信号ＤＬ１を２回反転させつつ遅延信号ＤＬ１の波形を整形する。

【0058】

なお、図６Ｄに示す構成例の制御部ＣＮＴ１のように、入力端子１１から遅延部１２を経由して演算部１４に至る経路にヒステリシスインバータを一つのみ設けてもよい。

【0059】

ゲート信号Ｇ１の論理が図６Ａに示す制御部ＣＮＴ１や図６Ｃに示す制御部ＣＮＴ１に対して反転してもよい場合には、図６Ｄに示す構成例の制御部ＣＮＴ１の演算部１４は、第１パルス信号Ｇ１から第２パルス信号Ｇ２を減算する演算処理を行って第３パルス信号Ｐ３を生成すればよい。

【0060】

一方、ゲート信号Ｇ１の論理が図６Ａに示す制御部ＣＮＴ１や図６Ｃに示す制御部ＣＮＴ１に対して反転してはいけない場合には、図６Ｄに示す構成例の制御部ＣＮＴ１の演算部１４は、第２パルス信号Ｇ２を演算部１４の内部で反転させた後、第１パルス信号Ｇ１から第２パルス信号Ｇ２の反転信号を減算する演算処理を行って第３パルス信号Ｐ３を生成すればよい。

【0061】

また、第１パルス信号Ｐ１を生成するパルス信号生成器の性能が低い場合、第１パルス信号Ｐ１の立ち上がりエッジ及び立ち下がりエッジのスルーレートが大きくなり得る。したがって、立ち上がりエッジ及び立ち下がりエッジのスルーレートが大きい第１パルス信号Ｐ１が入力されても適切に対応できるように、図６Ａに示す制御部ＣＮＴ１のヒステリシスインバータＩＮＶ１の配置を変更して図６Ｅに示す構成にしてもよい。

【0062】

図６Ｅに示す制御部ＣＮＴ１において、ヒステリシスインバータＩＮＶ１は、第１パルス信号Ｐ１の波形を生成し、波形整形後のパルス信号Ｐ１’を演算部１４に供給する波形整形部１３’として用いられる。図６Ｂは、図６Ｅに示す制御部ＣＮＴ１の各信号のタイムチャートは図６Ｆのようになる。なお、図６Ｆ中のＨ１はヒステリシスインバータＩＮＶ１のヒステリシス量を示しており、図６Ｆ中のＨ２はヒステリシスインバータＩＮＶ２のヒステリシス量を示している。

【0063】

上述した図６Ａに示す制御部ＣＮＴ１、図６Ｃに示す制御部ＣＮＴ１、図６Ｄに示す制御部ＣＮＴ１、及び図６Ｅに示す制御部ＣＮＴ１はヒステリシスインバータを備える構成であるが、ヒステリシスインバータの代わりに例えばヒステリシスコンパレータを用いてもよい。例えば、図６Ｅに示す制御部ＣＮＴ１においてヒステリシスインバータＩＮＶ１及びＩＮＶ２の代わりにヒステリシスコンパレータＣＯＭ１及びＣＯＭ２を用いて図６Ｇに示すような構成にしてもよい。図６Ｇに示す制御部ＣＮＴ１は、波形整形部１３及び１３’が信号の反転を行わない点で、図６Ｅに示す制御部ＣＮＴ１と異なっている。ただし、ヒステリシスコンパレータの反転入力端子と非反転入力端子とを入れ替えることで波形整形部において信号の反転が行われるようにしてもよい。

【0064】

また、上述した図６Ａに示す制御部ＣＮＴ１、図６Ｃに示す制御部ＣＮＴ１、図６Ｄに示す制御部ＣＮＴ１、図６Ｅに示す制御部ＣＮＴ１、及び図６Ｇに示す制御部ＣＮＴ１はヒステリシスインバータ又はヒステリシスコンパレータを備える構成であるが、ヒステリシスインバータの代わりにヒステリシス特性を有さないインバータを用いてもよく、ヒステリシスコンパレータの代わりにヒステリシス特性を有さないコンパレータを用いてもよい。

【0065】

＜３．シャント抵抗＞
図７は、シャント抵抗Ｒ１の構成例を示す図である。図７に示す構成例のシャント抵抗Ｒ１は、複数の抵抗素子ＲＥ１を並列接続した構成である。複数の抵抗素子ＲＥ１を並列接続することにより、シャント抵抗Ｒ１の抵抗値を小さくすることが容易になる。

【0066】

図１に示すレーザ装置１では、ＮＭＯＳトランジスタＱ１のオン時間を上記ＬＣＲ共振回路の共振周期Ｔの半分よりも短くしているため、レーザ光のパワーは減少する。このレーザ光のパワー減少を抑制するためには、コンデンサＣ１の容量を大きくしてレーザダイオードＬＤ１に流れる電流を大きくする必要がある。コンデンサＣ１の容量を大きくする場合、上記ＬＣＲ共振回路の共振周期Ｔが長くなることを抑制するためにシャント抵抗Ｒ１の抵抗値を小さくする必要がある。したがって、図１に示すレーザ装置１において、シャント抵抗Ｒ１の抵抗値を小さくすることは重要である。

【0067】

なお、図７に示す構成例では、３個の抵抗素子ＲＥ１を並列接続しているが、並列接続される抵抗素子ＲＥ１の個数は３個に限定されることはなく、複数であればよい。ただし、並列接続される抵抗素子ＲＥ１の個数が多いほど、シャント抵抗Ｒ１の抵抗値を小さくすることが容易になるがシャント抵抗Ｒ１の実装面積が大きくなる。したがって、要求されるシャント抵抗Ｒ１の抵抗値と要求されるシャント抵抗Ｒ１の実装面積との兼ね合いを考慮して、並列接続される抵抗素子ＲＥ１の個数を決定すればよい。

【0068】

また、上記ＬＣＲ共振回路の共振周期Ｔが長くなることを抑制し且つ上記ＬＣＲ共振回路の共振電流Ｉｒｅｓの最大値を大きくするには、上記ＬＣＲ共振回路のインダクタンス成分は小さい方がよい。そして、図７に示す構成例のシャント抵抗Ｒ１で形成される寄生のインダクタンスをできるだけ小さくするために、隣接する抵抗素子ＲＥ１の相互インダクタンスＭを零にすることが好ましい。

【0069】

隣接する抵抗素子ＲＥ１の相互インダクタンスＭは、下記の式（１）で表せる。ただし、ＬＮは抵抗素子ＲＥ１の長さであり、ｄは隣接する抵抗素子ＲＥ１の間隔である。相互インダクタンスＭの単位は［Ｈ］、長さＬＮの単位及び間隔ｄの単位はそれぞれ［ｍ］である。
Ｍ＝２ＬＮ（ln（２ＬＮ／ｄ）－１）×１０^－７ ・・・（１）

【0070】

したがって、相互インダクタンスＭを零に抑えるための条件は、下記の式（２）で表せる。ただし、ｅはネイビア数である。
ln（２ＬＮ／ｄ）－１≦０
ｄ≧２ＬＮ／ｅ ・・・（２）
つまり、隣接する抵抗素子ＲＥ１の間隔ｄは、抵抗素子ＲＥ１の長さＬＮの二倍をネイビア数で除して得られる値以上であることが好ましい。

【0071】

＜４．基板＞
図１に示すレーザ装置１は、基板Ｂ１を備える。図８は基板Ｂ１の上面図であり、図９は基板Ｂ１の断面を示す模式図である。説明の便宜上、図８及び図９において、互いに直交する３つの方向を、ｘ方向、ｙ方向、ｚ方向と定義する。ｚ方向は、基板Ｂ１の厚さ方向である。ｘ方向は、基板Ｂ１の上面図（図８参照）における左右方向である。ｙ方向は、基板Ｂ１の上面図（図８参照）における上下方向である。

【0072】

図１に示す回路構成における複数の電子部品が基板Ｂ１に実装される。

【0073】

図８は、基板Ｂ１上の部品レイアウトおよびランドパターンを示している。図８においては、複数の電子部品を想像線（二点鎖線）で示している。

【0074】

基板Ｂ１は、ｚ方向からみた平面視において略矩形状である。

【0075】

基板Ｂ１は、積層基板であり、図９に示すように、互いに絶縁層Ｌｙ０を介して積層された４層の配線層Ｌｙ１～Ｌｙ４を含んでいる。なお、配線層の数は４層に限定されることはなく、複数であればよい。また、本実施形態とは異なり、単層基板を用いることも可能である。

【0076】

配線層Ｌｙ１は、基板Ｂ１における第１層であり、最上層である。配線層Ｌｙ１の上面にははんだ層が形成されている。このはんだ層は、部分的にレジスト膜（図示略）で覆われている。このレジスト膜から露出したはんだは、図８に示すランドパターンに相当する。

【0077】

配線層Ｌｙ４は、基板Ｂ１における第４層であり、最下層である。配線層Ｌｙ２及びＬｙ３は、基板Ｂ１における中間層である。配線層Ｌｙ２は、基板Ｂ１における第２層であり、ｚ方向において、配線層Ｌｙ１と配線層Ｌｙ３とに挟まれている。配線層Ｌｙ３は、基板Ｂ１における第３層であり、ｚ方向において、配線層Ｌｙ２と配線層Ｌｙ４とに挟まれている。配線層Ｌｙ２はグラウンド電位が印加されるグラウンド層である。なお、配線層Ｌｙ２では、信号系のグラウンドと電源系のグラウンドとを分離せず、信号系のグラウンドと電源系のグラウンドとを共通にしている。これにより、信号系と電源系との基準電位にずれが生じることを抑制することができる。複数の配線層Ｌｙ１～Ｌｙ４は、絶縁層Ｌｙ０を貫通する貫通ビアＴＶによって互いに導通する。なお、図８においては、貫通ビアＴＶを点線で示している。

【0078】

配線層Ｌｙ１と配線層Ｌｙ３とに挟まれている絶縁層Ｌｙ０の厚みｄ０は２００μｍ以下であることが好ましい。これにより、配線層Ｌｙ１と配線層Ｌｙ３との間における貫通ビアＴＶの長さが通常の積層基板よりも短くなり、配線層Ｌｙ１と配線層Ｌｙ３との間における貫通ビアＴＶのインダクタンスが小さくなるので、上記ＬＣＲ共振回路のインダクタンスを小さくすることができる。なお、通常の積層基板では、配線層Ｌｙ１と配線層Ｌｙ３との間における貫通ビアＴＶの長さは７００μｍ程度である。

【0079】

高周波駆動によるノイズ除去などのため、電源層が存在した場合、配線層と電源層の間にグラウンド層を入れるといい。制約上、入れることが出来ない場合、出来るだけ配線層と電源層の間の距離を離すといい。

【0080】

基板Ｂ１には、図８に示すように、その四隅にそれぞれ貫通孔ＴＨが形成されている。各貫通孔ＴＨは、基板Ｂ１をｚ方向に貫通している。各貫通孔ＴＨは、基板Ｂ１を支持部材に固定するために設けられており、ボルトなどの締結具などが挿通される。

【0081】

次に、基板Ｂ１に実装された各電子部品について図８を参照して説明する。

【0082】

複数のコンデンサＣ０は、図８に示すように、ｘ方向に並んで配置されている。複数のコンデンサＣ０は配線層Ｌｙ１によって並列接続され、コンデンサＣ１を構成する。各コンデンサＣ０は、２つの端子がｙ方向に並んでいる。各コンデンサＣ０は、たとえばチップタイプであるが、リードタイプであってもよい。複数のコンデンサＣ０を並列接続にしてコンデンサＣ１を構成することは、コンデンサＣ１が持つ寄生インダクタンスを低減するのに非常に有効である。

【0083】

複数の抵抗素子ＲＥ１は、図８に示すように、ｘ方向に並んで配置されている。複数の抵抗素子ＲＥ１は配線層Ｌｙ１によって並列接続され、シャント抵抗Ｒ１を構成する。各抵抗素子ＲＥ１は、２つの端子がｙ方向に並んでいる。各抵抗素子ＲＥ１は、たとえばチップタイプであるが、リードタイプであってもよい。さらに、上記の式（２）により、間隔ｄに比べできるだけ長さＬＮが短い抵抗素子（長辺抵抗素子）、または金属電極抵抗素子を選ぶと良い。

【0084】

コンデンサＣ１とシャント抵抗Ｒ１とは、図８に示すように、ｙ方向に並んでいる。ｙ方向において、コンデンサＣ１とシャント抵抗Ｒ１との間には、ダイオードＤ１及びレーザダイオードＬＤ１が配置されている。ダイオードＤ１及びレーザダイオードＬＤ１は、ｙ方向に並んでいる。異なる種類のレーザダイオードＬＤ１を実装できるように、レーザダイオードＬＤ１の実装領域は３箇所設けられている。

【0085】

ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の１番ピン（レーザダイオードのアノード）とＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の３番ピン（レーザダイオードのカソード）とはｙ方向に並んでいる。より詳細には、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の１番ピンからＴＯ－ＣａｎパッケージのレーザダイオードＬＤ１の３番ピンに向かう方向はｙ方向と略平行である。また、基板Ｂ１の右端に実装されるチップ型のレーザダイオードＬＤ１のカソードから基板Ｂ１の右端に実装されるチップ側のレーザダイオードＬＤ１のアノードに向かう方向もｙ方向と略平行である。これにより、レーザダイオードＬＤ１とコンデンサＣ１との経路長及びレーザダイオードＬＤ１とシャント抵抗Ｒ１との経路長の合計長さを最短にできる。なお、ＴＯ－Ｃａｎパッケージ型のレーザダイオードＬＤ１の２番ピンはＴＯ－Ｃａｎパッケージに内蔵される受光素子のカソードである。

【0086】

スイッチング素子Ｑ１は、図８に示すように、ｙ方向において、コンデンサＣ１と並んでいる。図８に示す例示においては、スイッチング素子Ｑ１は、ｙ方向において、コンデンサＣ１に隣接している。ｙ方向において、コンデンサＣ１は、スイッチング素子Ｑ１とシャント抵抗Ｒ１とに挟まれている。

【0087】

同軸コネクタである入力端子１１と、インバータＩＮＶ１と、抵抗１２Ａ及びコンデンサ１２Ｂによって構成される遅延部１２と、インバータＩＮＶ２と、演算部１４及びドライブ部１５を含むＩＣパッケージＵ１とは、図８に示すように、ｘ方向に並んでいる。これにより、制御部ＣＮＴ１内の配線長さを短くすることができる。

【0088】

図８に示すように、基板Ｂ１の右半分領域（ダイオードＤ１、レーザダイオードＬＤ１、スイッチング素子Ｑ１、及びシャント抵抗Ｒ１が実装される側の領域）に設けられる貫通ビアの個数は、基板Ｂ１の左半分領域に設けられる貫通ビアの個数よりも多い。これにより、上記ＬＣＲ共振回路におけるグラウンドを特に強化することができる。

【0089】

＜５．用途＞
上述した図１に示すレーザ装置１は、例えば図１０に示すレーザレーダ装置Ｘ１の一部として用いられる。図１０に示すレーザレーダ装置Ｘ１は、走査型レーザレーダ装置であって、レーザ装置１と、受光装置３と、光学系４と、全体制御部５と、を備える。全体制御部５は、レーザ装置１の出力及び光学系４内のミラーの向きを制御し、レーザ装置１の出力の制御内容及び受光装置３の出力信号に基づき物体までの距離を演算し、光学系４内のミラーの向きの制御内容に基づき物体の方向を演算する。

【0090】

図１０に示すレーザレーダ装置Ｘ１は、例えば図１１に示す車両Ｙ１の前端に設けられ、車両Ｙ１の前方に位置する物体を検知する。

【0091】

＜６．その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0092】

例えば、コンデンサＣ１と、ダイオードＤ１及びレーザダイオードＬＤ１の並列回路と、シャント抵抗Ｒ１との並び方は、図１に示す構成でなくてもよい。

【0093】

例えば、レーザダイオードＬＤ１を流れる電流を検出する必要がない場合や他の手法でレーザダイオードＬＤ１を流れる電流を検出する場合には、シャント抵抗Ｒ１を設けない構成にしてもよい。

【0094】

例えば、本明細書中に示される複数の実施形態及び変形例は可能な範囲で組み合わせて実施されてよい。

【符号の説明】

【0095】

１ レーザ装置
２ レーザダイオード駆動回路
１２ 遅延部
１３ 波形整形部
１４ 演算部
Ｃ１ コンデンサ
ＣＮＴ１ 制御部
Ｄ１ ダイオード
ＬＤ１ レーザダイオード
Ｒ１ シャント抵抗
ＲＥ１ 抵抗素子
Ｑ１ ＮＭＯＳトランジスタ
Ｘ１ レーザレーダ装置
Ｙ１ 車両

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図7】

【図8】

【図9】

【図10】

【図11】