(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022177329
(43)【公開日】2022-12-01
(54)【発明の名称】レーザダイオード駆動回路
(51)【国際特許分類】
H01S 5/042 20060101AFI20221124BHJP
G01S 7/484 20060101ALI20221124BHJP
【FI】
H01S5/042 630
G01S7/484
【審査請求】未請求
【請求項の数】16
【出願形態】OL
(21)【出願番号】P 2019172267
(22)【出願日】2019-09-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】ホアン ニャット タン
(72)【発明者】
【氏名】中小原 佑輔
【テーマコード(参考)】
5F173
5J084
【Fターム(参考)】
5F173SA24
5F173SC10
5F173SE02
5F173SG30
5F173SJ12
5F173SJ13
5F173SJ15
5F173SJ16
5J084AA05
5J084AA10
5J084AC02
5J084BA04
5J084BA32
5J084BA48
5J084BB28
5J084CA03
(57)【要約】
【課題】レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができるレーザダイオード駆動回路を提供する。
【解決手段】レーザダイオード駆動回路は、スイッチング素子と、スイッチング素子をオン/オフ制御する制御部と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、を備える。前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする。
【選択図】
図1
【特許請求の範囲】
【請求項1】
スイッチング素子と、
スイッチング素子をオン/オフ制御する制御部と、
レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、
前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、
を備え、
前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする、レーザダイオード駆動回路。
【請求項2】
前記制御部は、前記スイッチング素子のオン時間を前記スイッチング素子がオフからオンに切り替わったタイミングから前記閉回路の共振電流が最大値の半分になる二度目のタイミング迄の期間より短くする、請求項1に記載のレーザダイオード駆動回路。
【請求項3】
前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の四分の一以上にする、請求項1又は請求項2に記載のレーザダイオード駆動回路。
【請求項4】
前記制御部は、
第1パルス信号に基づく信号を遅延して遅延信号を生成する遅延部と、
前記遅延信号の波形を整形して第2パルス信号を生成する波形整形部と、
前記第1パルス信号及び前記第2パルス信号を用いた演算により前記第1パルス信号よりパルス幅が短い第3パルス信号を生成する演算部と、
を備え、
前記第3パルス信号に基づきスイッチング素子をオン/オフ制御する、請求項1~3のいずれか一項に記載のレーザダイオード駆動回路。
【請求項5】
前記第1パルス信号のパルス幅は、前記閉回路の共振周期の半分以上である、請求項4に記載のレーザダイオード駆動回路。
【請求項6】
前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、
前記閉回路は前記シャント抵抗を含む、請求項1~5のいずれか一項に記載のレーザダイオード駆動回路。
【請求項7】
前記シャント抵抗は、複数の抵抗素子を並列接続した構成である、請求項6に記載のレーザダイオード駆動回路。
【請求項8】
隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である、請求項7に記載のレーザダイオード駆動回路。
【請求項9】
請求項1~8のいずれか一項の記載のレーザダイオード駆動回路と、
前記レーザダイオードと、
を備える、レーザ装置。
【請求項10】
基板を備え、
前記スイッチング素子と、前記整流素子及び前記レーザダイオードを含む並列回路と、前記コンデンサとは、前記基板の厚さ方向に直交する第1方向において並んで配置される、請求項9に記載のレーザ装置。
【請求項11】
前記レーザダイオードのアノードから前記レーザダイオードのカソードに向かう方向は前記第1方向と略平行である、請求項10に記載のレーザ装置。
【請求項12】
前記レーザダイオード駆動回路が請求項4に記載のレーザダイオード駆動回路であって、
前記遅延部と、前記波形整形部と、前記演算部とは、前記厚さ方向および前記第1方向に直交する第2方向に並んでいる、請求項10又は請求項11に記載のレーザ装置。
【請求項13】
前記基板が積層基板であり、前記基板の第1配線層と、前記第1配線層に隣接しグラウンド層となる第2配線層との間隔が、200μm以下である、請求項10~請求項12のいずれか一項に記載のレーザ装置。
【請求項14】
前記第2配線層において、信号系のグラウンドと電源系のグラウンドとを共通化する、請求項13に記載のレーザ装置。
【請求項15】
請求項9~14のいずれか一項に記載のレーザ装置を備える、レーザレーダ装置。
【請求項16】
請求項15に記載のレーザレーダ装置を備える、車両。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、レーザダイオード駆動回路に関する。
【背景技術】
【0002】
特許文献1では、短パルスのレーザ光を出力することができるレーザダイオード駆動回路として、スイッチング素子をオフにしてコンデンサを充電し、その後スイッチング素子をオンにしてコンデンサの放電電流によりレーザダイオードを発光させ、レーザダイオードの発光が停止した後スイッチング素子をオフにして再度コンデンサを充電するレーザダイオード駆動回路が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2016-152336号公報(段落0035-0041)
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1には、コンデンサに蓄積されている電荷が無くなった時点でコンデンサの放電電流が0になりレーザダイオードの発光が停止すると記載されている。なお、スイッチング素子がオンになってからコンデンサの放電電流が0になる迄の時間すなわちレーザ光のパルス幅は、LCR共振回路の回路定数によって決まる。上記LCR共振回路は、コンデンサと、レーザダイオードと、オン状態のスイッチング素子と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続されるダイオードと、寄生のインダクタンスと、を含む。
【0005】
したがって、特許文献1に開示されているレーザダイオード駆動回路では、レーザ光の出力期間の短小化が寄生のインダクタンスによって制限され、レーザ光の出力期間を十分に短くすることができないおそれがあった。
【0006】
また、特許文献1に開示されているレーザダイオード駆動回路では、スイッチング素子のオン時間がレーザ光の出力期間の千倍以上に設定されているため(特許文献1の段落0042-0043、
図3、
図6参照)、不要なレーザ光出力が上記LCR共振回路の共振が十分に減衰するまで断続的に発生する。
【0007】
本発明は、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができるレーザダイオード駆動回路並びにそれを備えるレーザ装置、レーザレーダ装置、及び車両を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明に係るレーザダイオード駆動回路は、スイッチング素子と、スイッチング素子をオン/オフ制御する制御部と、レーザダイオードに対してアノード及びカソードが逆向きで並列接続される整流素子と、前記スイッチング素子がオフであるときに充電され前記スイッチング素子がオンであるときに前記スイッチング素子、前記レーザダイオード、及び前記整流素子とともに閉回路を形成するコンデンサと、を備え、前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の半分より短くする構成(第1の構成)とする。前記コンデンサは1つだけの構成であっても良いし、複数のコンデンサを並列接続した構成であっても良い。
【0009】
なお、前記レーザダイオードと前記整流素子との並列接続は、前記レーザダイオードのみと前記整流素子のみとの並列接続に限定されず、前記レーザダイオードを含む回路と前記整流素子のみとの並列接続、前記レーザダイオードのみと前記整流素子を含む回路との並列接続、又は、前記レーザダイオードを含む回路と前記整流素子を含む回路との並列接続であってもよい。
【0010】
また、上記第1の構成であるレーザダイオード駆動回路において、前記制御部は、前記スイッチング素子のオン時間を前記スイッチング素子がオフからオンに切り替わったタイミングから前記閉回路の共振電流が最大値の半分になる二度目のタイミング迄の期間より短くする構成(第2の構成)であってもよい。
【0011】
また、上記第1又は第2の構成であるレーザダイオード駆動回路において、前記制御部は、前記スイッチング素子のオン時間を前記閉回路の共振周期の四分の一以上にする構成(第3の構成)であってもよい。
【0012】
また、上記第1~第3いずれかの構成であるレーザダイオード駆動回路において、前記制御部は、第1パルス信号に基づく信号を遅延して遅延信号を生成する遅延部と、前記遅延信号の波形を整形して第2パルス信号を生成する波形整形部と、前記第1パルス信号及び前記第2パルス信号を用いた演算により前記第1パルス信号よりパルス幅が短い第3パルス信号を生成する演算部と、を備え、前記第3パルス信号に基づきスイッチング素子をオン/オフ制御する構成(第4の構成)であってもよい。
【0013】
また、上記第4の構成であるレーザダイオード駆動回路において、前記第1パルス信号のパルス幅は、前記閉回路の共振周期の半分以上である構成(第5の構成)であってもよい。
【0014】
また、上記第1~第5いずれかの構成であるレーザダイオード駆動回路において、前記レーザダイオードを流れる電流を検出するシャント抵抗を備え、前記閉回路は前記シャント抵抗を含む構成(第6の構成)であってもよい。
【0015】
また、上記第6の構成であるレーザダイオード駆動回路において、前記シャント抵抗は、複数の抵抗素子を並列接続した構成である構成(第7の構成)であってもよい。
【0016】
また、上記第7の構成であるレーザダイオード駆動回路において、隣り合う前記抵抗素子同士の間隔は、前記抵抗素子の長さの二倍をネイビア数で除して得られる値以上である構成(第8の構成)であってもよい。
【0017】
上記目的を達成するために、本発明に係るレーザ装置は、上記第1~第8いずれかの構成のレーザダイオード駆動回路と、前記レーザダイオードと、を備える構成(第9の構成)である。
【0018】
また、上記第9の構成であるレーザ装置において、基板を備え、前記スイッチング素子と、前記整流素子及び前記レーザダイオードを含む並列回路と、前記コンデンサとは、前記基板の厚さ方向に直交する第1方向において並んで配置される構成(第10の構成)であってもよい。
【0019】
また、上記第10の構成であるレーザ装置において、前記レーザダイオードのアノードから前記レーザダイオードのカソードに向かう方向は前記第1方向と略平行である構成(第11の構成)であってもよい。
【0020】
また、上記第10又は第11の構成であるレーザ装置において、前記レーザダイオード駆動回路が上記第4の構成であるレーザダイオード駆動回路であって、前記遅延部と、前記波形整形部と、前記演算部とは、前記厚さ方向および前記第1方向に直交する第2方向に並んでいる構成(第12の構成)であってもよい。
【0021】
また、上記第10~第12いずれかの構成であるレーザ装置において、前記基板が積層基板であり、前記基板の第1配線層と、前記第1配線層に隣接しグラウンド層となる第2配線層との間隔が、200μm以下である構成(第13の構成)であってもよい。
【0022】
また、上記第13の構成であるレーザ装置において、前記第2配線層において、信号系のグラウンドと電源系のグラウンドとを共通化する構成(第14の構成)であってもよい。
【0023】
上記目的を達成するために、本発明に係るレーザレーダ装置は、上記第9~第14いずれかの構成であるレーザ装置を備える構成(第15の構成)である。
【0024】
上記目的を達成するために、本発明に係る車両は、上記第15の構成であるレーザレーダ装置を備える構成(第16の構成)である。
【発明の効果】
【0025】
本発明によれば、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができる。
【図面の簡単な説明】
【0026】
【
図1】実施形態に係るレーザ装置の概略構成を示す図
【
図6A】
図5に示す構成例の制御部の具体例を示す図
【
図6C】
図5に示す構成例の制御部の他の具体例を示す図
【
図6D】
図5に示す構成例の制御部の更に他の具体例を示す図
【発明を実施するための形態】
【0027】
<1.レーザ装置>
図1は、実施形態に係るレーザ装置の概略構成を示す図である。実施形態に係るレーザ装置1(以下、レーザ装置1と称す)は、レーザダイオードLD1及びレーザダイオード駆動回路2を備える。
【0028】
レーザダイオード駆動回路2は、NMOS(N-channel Metal Oxide Semiconductor))トランジスタQ1と、制御部CNT1と、コンデンサC1と、ダイオードD1と、シャント抵抗R1と、を備える。本実施形態では、スイッチング素子としてNMOSトランジスタQ1を用いているが、NMOSトランジスタQ1の代わりにNMOSトランジスタQ1以外のスイッチング素子を用いてもよい。また、本実施形態では、整流素子としてダイオードD1を用いているが、ダイオードD1の代わりにダイオードD1以外の整流素子を用いてもよい。
【0029】
制御部CNT1から出力されるゲート信号G1は、NMOSトランジスタQ1のゲートに供給される。コンデンサC1の一端及びNMOSトランジスタQ1のドレインは、直流電源PS1の正極に接続される。コンデンサC1の他端は、ダイオードD1のアノード及びレーザダイオードLD1のカソードに接続される。ダイオードD1のカソード及びレーザダイオードLD1のアノードは、シャント抵抗R1の一端に接続される。シャント抵抗R1の他端、NMOSトランジスタQ1のソース、及び直流電源PS1の負極は、グラウンド電位に接続される。
【0030】
制御部CNT1は、ゲート信号G1によってNMOSトランジスタQ1をオン/オフ制御する。
【0031】
NMOSトランジスタQ1がオフであるとき、直流電源PS1の正極から、コンデンサC1、ダイオードD1、シャント抵抗R1を順に経由して直流電源PS1の負極に向かって電流が流れ、コンデンサC1が充電される。なお、直流電源PS1の出力電圧とコンデンサC1の両端電位差が略釣り合うと、電流が流れなくなりコンデンサC1の充電が停止する。
【0032】
NMOSトランジスタQ1がオンであるとき、NMOSトランジスタQ1、コンデンサC1、ダイオードD1、レーザダイオードLD1、及びシャント抵抗R1によって閉回路が形成される。なお、上記閉回路は、寄生のインダクタンスを含む。したがって、上記閉回路はLCR共振回路になる。コンデンサC1に電荷が蓄えられている状態でNMOSトランジスタQ1がオフからオンに切り替わると、上記LCR共振回路は共振を開始する。
【0033】
NMOSトランジスタQ1のオンを継続すると、上記LCR共振回路の共振電流Iresは
図2に示す太点線のように時間経過とともに減衰する。共振電流Iresが正であるときの共振電流Iresが流れる経路は、
図3に示す通りレーザダイオードLD1を含んでいる。したがって、正の共振電流Iresが流れると、レーザダイオードLD1は発光する。共振電流Iresが負であるときの共振電流Iresが流れる経路は、
図4に示す通りレーザダイオードLD1を含んでいない。したがって、負の共振電流Iresが流れても、レーザダイオードLD1は発光しない。なお、本実施形態では、NMOSトランジスタQ1のドレインからソースに向かう向きを共振電流Iresの正方向と定義し、NMOSトランジスタQ1のソースからドレインに向かう向きを共振電流Iresの負方向と定義している。
【0034】
本実施形態では、ゲート信号G1のハイレベル期間すなわちNMOSトランジスタQ1のオン時間は、上記LCR共振回路の共振周期Tの半分よりも短い。NMOSトランジスタQ1のオン時間とは、NMOSトランジスタQ1が連続してオンである時間を意味する。具体的には、
図2に示す時間t1から時間t2迄の期間が、本実施形態におけるNMOSトランジスタQ1のオン時間となる。
【0035】
NMOSトランジスタQ1がオフになった後も暫くの間は、NMOSトランジスタQ1のドレイン-ソース間の寄生容量を介して共振電流Iresが流れる。そのため、レーザ光の出力期間は、NMOSトランジスタQ1のオン時間と完全には一致せず、NMOSトランジスタQ1のオン時間より少し長い期間となる。具体的は、時間t1から時間t3迄の期間が、本実施形態におけるレーザ光の出力期間となる。
【0036】
そして、時間t3以降は共振電流Iresが略零になるため、時間t3以降は次のゲート信号G1のハイレベル期間が到来するまでレーザ装置1はレーザ光を出力しない。
【0037】
参考例では、特許文献1で開示されているレーザダイオード駆動回路と同様に、上記LCR共振回路の共振の減衰が終了してもゲート信号G1のハイレベル期間が続く。したがって、参考例では、ゲート信号G1のハイレベル期間すなわちNMOSトランジスタQ1のオン時間は、上記LCR共振回路の共振の周期Tの半分よりも長い。上記LCR共振回路の共振の減衰が終了してもゲート信号G1のハイレベル期間が続くため、共振電流Iresが正の期間(時間t1から時間t4迄の期間、時間t5から時間t6迄の期間、時間t7から時間t8迄の期間)においてレーザ光が出力される。すなわち、時間t1から時間t4迄の期間が、参考例におけるレーザ光の出力期間となる。さらに、参考例では、時間t5から時間t6迄の期間と時間t7から時間t8迄の期間とにおいて、不要なレーザ光出力が発生する。これらの期間における不要な光出力は例えば車両などにおけるレーザレーダ装置の誤動作を招く可能性がある。
【0038】
以上の説明から明らかな通り、レーザダイオード駆動回路2及びレーザ装置1は、レーザ光の出力期間を短くすることができ且つ不要なレーザ光出力を抑制することができる。
【0039】
レーザ光が人体の目に害を与えないようにするためには、レーザ光が高パワーであるほど、レーザ光の出力期間を短くすることが求められる。例えば、レーザレーダ装置では、レーザ光のパワーを高めて測距可能距離を向上させる開発が進められており、人体の目に関する安全性を確保する観点からレーザ光の出力期間を短くすることができるレーザダイオード駆動回路2及びレーザ装置1は非常に有用である。また、例えば、レーザレーダ装置では、不要なレーザ光出力は誤検出の原因になり得るため、不要なレーザ光出力を抑制することができるレーザダイオード駆動回路2及びレーザ装置1は非常に有用である。
【0040】
NMOSトランジスタQ1のオン時間は、時間t1から共振電流Iresが最大値MAXの半分になる二度目のタイミングTM2迄の期間より短いことが好ましい。なお、
図2では、理解を容易にするために、共振電流Iresが最大値MAXの半分になる一度目のタイミングTM1も図示している。
【0041】
レーザダイオードLD1から射出されるレーザ光のパルス幅は、通常、レーザダイオードLD1を流れる電流の半値全幅で定義される。したがって、NMOSトランジスタQ1のオン時間を、時間t1から共振電流Iresが最大値MAXの半分になる二度目のタイミングTM2迄の期間より短くすることで、レーザ光のパルス幅を上述した参考例よりも短くすることできる。
【0042】
NMOSトランジスタQ1のオン時間は、上記LCR共振回路の共振周期Tの四分の一以上であることが好ましい。共振電流Iresが最大値MAXに到達する前にNMOSトランジスタQ1がオフになることを防止することができるので、レーザ光のパワー低下を抑制することができる。
【0043】
<2.制御部>
図5は、制御部CNT1の一構成例を示す図である。
図5に示す構成例の制御部CNT1は、入力端子11と、遅延部12と、波形整形部13と、演算部14と、ドライバ部15と、を備える。なお、演算部14及びドライバ部15は、単一のIC(Integrated Circuit)によって構成されてもよく、それぞれ別個の部品であってもよい。
【0044】
入力端子11は、第1パルス信号P1を入力する。
【0045】
遅延部12は、第1パルス信号P1に基づく信号を遅延して遅延信号DL1を生成する。なお、第1パルス信号P1に基づく信号は第1パルス信号P1そのものであってもよい。
【0046】
波形整形部13は、遅延信号DL1の波形を整形して第2パルス信号P2を生成する。なお、波形整形部13は、遅延信号DL1に対して波形整形以外の処理を行ってもよい。
【0047】
演算部14は、第1パルス信号P1及び第2パルス信号P2を用いた演算により第1パルス信号P1よりパルス幅が短い第3パルス信号P3を生成する。
【0048】
ドライバ部15は、第3パルス信号P3を増幅してゲート信号G1を生成する。ドライバ部15は、信号遅延が小さく且つ高周波、超短パルス(例えばパルス幅5nec以下)の入力信号に対応可能であり、更に高出力レーザを駆動させることが可能な電流出力(例えば5A以上)を持つドライバ部であることが好ましい。また、高速スイッチング動作が可能なように、ドライバ部15が持つ自己インダクタンスが小さいほど良い。LSI-ICを使用した場合、CSPパッケージ、またはベアチップ品を選ぶと良い。
【0049】
なお、ドライバ部15からゲート信号G1を受け取るNMOSトランジスタQ1は、高速スイッチング動作が可能なように、入力容量が小さく(例えば500pF以下)且つ入力インピーダンスが小さい(例えば0.5Ω以下)トランジスタであることが好ましい。NMOSトランジスタQ1は、大電流が流れるため、オン抵抗が小さい(例えば20mΩ以下)トランジスタであることが好ましい。さらに、NMOSトランジスタQ1が持つ自己インダクタンスが小さいCSPパッケージまたはベアチップ品を選ぶと良い。
【0050】
図5に示す構成例の制御部CNT1によると、第3パルス信号P3のパルス幅W3ひいてはゲート信号G1のパルス幅を第1パルス信号P1のパルス幅W1よりも短くできる(例えば、後述する
図6B参照)。これにより、パルス信号のパルス幅を十分に短くすることができない安価なパルス信号生成器によって第1パルス信号P1が生成された場合でも、ゲート信号G1のパルス幅すなわちゲート信号G1のハイレベル期間を上記LCR共振回路の共振周期Tの半分よりも短くすることができる。
【0051】
したがって、
図5に示す構成例の制御部CNT1を用いる場合、第1パルス信号P1のパルス幅を上記LCR共振回路の共振周期Tの半分以上にすることが好ましい。これにより、第1パルス信号P1を生成するパルス信号生成器の低コスト化を図ることができる。
【0052】
なお、本実施形態では、第1パルス信号P1、第3パルス信号P3、及びゲート信号G1の各パルス幅は第1パルス信号P1、第3パルス信号P3、及びゲート信号G1の各ハイレベル期間であるが、スイッチング素子の特性やインバータの利用等に応じてローレベル期間がパルス幅であってもよい。
【0053】
図6Aは、
図5に示す構成例の制御部CNT1の具体例を示す図である。
図6Bは、
図6Aに示す制御部CNT1の各信号のタイムチャートである。
【0054】
図6Aに示す制御部CNT1は、入力端子11、遅延部12、波形整形部13、演算部14、及びドライバ部15の他にヒステリシスインバータINV1を備える。ヒステリシスインバータINV1は、第1パルス信号P1を反転させ、その第1パルス信号P1の反転信号を遅延部12に供給する。
図6Aに示す制御部CNT1の遅延部12は、抵抗12A及びコンデンサ12Bによって遅延部12を構成され、
図6Aに示す制御部CNT1の波形整形部13は、ヒステリシスインバータINV2によって構成される。
【0055】
ヒステリシスインバータINV2は、
図6Bに示す通り、遅延信号DL1を反転させつつ遅延信号DL1の波形を整形する。具体的には、ヒステリシスインバータINV2は、
図6Bに示す通り、遅延信号DL1を反転させつつ遅延信号DL1の波形をハイレベルとローレベルとの間の切り替わりが急峻になるように整形する。
【0056】
図6Aに示す制御部CNT1の波形整形部14は、第1パルス信号G1から第2パルス信号G2を減算する演算処理を行って第3パルス信号P3を生成する。
【0057】
図6Cは、
図5に示す構成例の制御部CNT1の他の具体例を示す図である。
図6Cに示す制御部CNT1は、ヒステリシスインバータINV1を遅延部12とヒステリシスインバータINV2との間に設ける点で
図6Aに示す制御部CNT1と異なる。
図6Cに示す制御部CNT1の波形整形部13は、ヒステリシスインバータINV1及びINV2によって構成される。
図6Cに示す制御部CNT1の波形整形部13は、遅延信号DL1を2回反転させつつ遅延信号DL1の波形を整形する。
【0058】
なお、
図6Dに示す構成例の制御部CNT1のように、入力端子11から遅延部12を経由して演算部14に至る経路にヒステリシスインバータを一つのみ設けてもよい。
【0059】
ゲート信号G1の論理が
図6Aに示す制御部CNT1や
図6Cに示す制御部CNT1に対して反転してもよい場合には、
図6Dに示す構成例の制御部CNT1の演算部14は、第1パルス信号G1から第2パルス信号G2を減算する演算処理を行って第3パルス信号P3を生成すればよい。
【0060】
一方、ゲート信号G1の論理が
図6Aに示す制御部CNT1や
図6Cに示す制御部CNT1に対して反転してはいけない場合には、
図6Dに示す構成例の制御部CNT1の演算部14は、第2パルス信号G2を演算部14の内部で反転させた後、第1パルス信号G1から第2パルス信号G2の反転信号を減算する演算処理を行って第3パルス信号P3を生成すればよい。
【0061】
また、第1パルス信号P1を生成するパルス信号生成器の性能が低い場合、第1パルス信号P1の立ち上がりエッジ及び立ち下がりエッジのスルーレートが大きくなり得る。したがって、立ち上がりエッジ及び立ち下がりエッジのスルーレートが大きい第1パルス信号P1が入力されても適切に対応できるように、
図6Aに示す制御部CNT1のヒステリシスインバータINV1の配置を変更して
図6Eに示す構成にしてもよい。
【0062】
図6Eに示す制御部CNT1において、ヒステリシスインバータINV1は、第1パルス信号P1の波形を生成し、波形整形後のパルス信号P1’を演算部14に供給する波形整形部13’として用いられる。
図6Bは、
図6Eに示す制御部CNT1の各信号のタイムチャートは
図6Fのようになる。なお、
図6F中のH1はヒステリシスインバータINV1のヒステリシス量を示しており、
図6F中のH2はヒステリシスインバータINV2のヒステリシス量を示している。
【0063】
上述した
図6Aに示す制御部CNT1、
図6Cに示す制御部CNT1、
図6Dに示す制御部CNT1、及び
図6Eに示す制御部CNT1はヒステリシスインバータを備える構成であるが、ヒステリシスインバータの代わりに例えばヒステリシスコンパレータを用いてもよい。例えば、
図6Eに示す制御部CNT1においてヒステリシスインバータINV1及びINV2の代わりにヒステリシスコンパレータCOM1及びCOM2を用いて
図6Gに示すような構成にしてもよい。
図6Gに示す制御部CNT1は、波形整形部13及び13’が信号の反転を行わない点で、
図6Eに示す制御部CNT1と異なっている。ただし、ヒステリシスコンパレータの反転入力端子と非反転入力端子とを入れ替えることで波形整形部において信号の反転が行われるようにしてもよい。
【0064】
また、上述した
図6Aに示す制御部CNT1、
図6Cに示す制御部CNT1、
図6Dに示す制御部CNT1、
図6Eに示す制御部CNT1、及び
図6Gに示す制御部CNT1はヒステリシスインバータ又はヒステリシスコンパレータを備える構成であるが、ヒステリシスインバータの代わりにヒステリシス特性を有さないインバータを用いてもよく、ヒステリシスコンパレータの代わりにヒステリシス特性を有さないコンパレータを用いてもよい。
【0065】
<3.シャント抵抗>
図7は、シャント抵抗R1の構成例を示す図である。
図7に示す構成例のシャント抵抗R1は、複数の抵抗素子RE1を並列接続した構成である。複数の抵抗素子RE1を並列接続することにより、シャント抵抗R1の抵抗値を小さくすることが容易になる。
【0066】
図1に示すレーザ装置1では、NMOSトランジスタQ1のオン時間を上記LCR共振回路の共振周期Tの半分よりも短くしているため、レーザ光のパワーは減少する。このレーザ光のパワー減少を抑制するためには、コンデンサC1の容量を大きくしてレーザダイオードLD1に流れる電流を大きくする必要がある。コンデンサC1の容量を大きくする場合、上記LCR共振回路の共振周期Tが長くなることを抑制するためにシャント抵抗R1の抵抗値を小さくする必要がある。したがって、
図1に示すレーザ装置1において、シャント抵抗R1の抵抗値を小さくすることは重要である。
【0067】
なお、
図7に示す構成例では、3個の抵抗素子RE1を並列接続しているが、並列接続される抵抗素子RE1の個数は3個に限定されることはなく、複数であればよい。ただし、並列接続される抵抗素子RE1の個数が多いほど、シャント抵抗R1の抵抗値を小さくすることが容易になるがシャント抵抗R1の実装面積が大きくなる。したがって、要求されるシャント抵抗R1の抵抗値と要求されるシャント抵抗R1の実装面積との兼ね合いを考慮して、並列接続される抵抗素子RE1の個数を決定すればよい。
【0068】
また、上記LCR共振回路の共振周期Tが長くなることを抑制し且つ上記LCR共振回路の共振電流Iresの最大値を大きくするには、上記LCR共振回路のインダクタンス成分は小さい方がよい。そして、
図7に示す構成例のシャント抵抗R1で形成される寄生のインダクタンスをできるだけ小さくするために、隣接する抵抗素子RE1の相互インダクタンスMを零にすることが好ましい。
【0069】
隣接する抵抗素子RE1の相互インダクタンスMは、下記の式(1)で表せる。ただし、LNは抵抗素子RE1の長さであり、dは隣接する抵抗素子RE1の間隔である。相互インダクタンスMの単位は[H]、長さLNの単位及び間隔dの単位はそれぞれ[m]である。
M=2LN(ln(2LN/d)-1)×10-7 ・・・(1)
【0070】
したがって、相互インダクタンスMを零に抑えるための条件は、下記の式(2)で表せる。ただし、eはネイビア数である。
ln(2LN/d)-1≦0
d≧2LN/e ・・・(2)
つまり、隣接する抵抗素子RE1の間隔dは、抵抗素子RE1の長さLNの二倍をネイビア数で除して得られる値以上であることが好ましい。
【0071】
<4.基板>
図1に示すレーザ装置1は、基板B1を備える。
図8は基板B1の上面図であり、
図9は基板B1の断面を示す模式図である。説明の便宜上、
図8及び
図9において、互いに直交する3つの方向を、x方向、y方向、z方向と定義する。z方向は、基板B1の厚さ方向である。x方向は、基板B1の上面図(
図8参照)における左右方向である。y方向は、基板B1の上面図(
図8参照)における上下方向である。
【0072】
図1に示す回路構成における複数の電子部品が基板B1に実装される。
【0073】
図8は、基板B1上の部品レイアウトおよびランドパターンを示している。
図8においては、複数の電子部品を想像線(二点鎖線)で示している。
【0074】
基板B1は、z方向からみた平面視において略矩形状である。
【0075】
基板B1は、積層基板であり、
図9に示すように、互いに絶縁層Ly0を介して積層された4層の配線層Ly1~Ly4を含んでいる。なお、配線層の数は4層に限定されることはなく、複数であればよい。また、本実施形態とは異なり、単層基板を用いることも可能である。
【0076】
配線層Ly1は、基板B1における第1層であり、最上層である。配線層Ly1の上面にははんだ層が形成されている。このはんだ層は、部分的にレジスト膜(図示略)で覆われている。このレジスト膜から露出したはんだは、
図8に示すランドパターンに相当する。
【0077】
配線層Ly4は、基板B1における第4層であり、最下層である。配線層Ly2及びLy3は、基板B1における中間層である。配線層Ly2は、基板B1における第2層であり、z方向において、配線層Ly1と配線層Ly3とに挟まれている。配線層Ly3は、基板B1における第3層であり、z方向において、配線層Ly2と配線層Ly4とに挟まれている。配線層Ly2はグラウンド電位が印加されるグラウンド層である。なお、配線層Ly2では、信号系のグラウンドと電源系のグラウンドとを分離せず、信号系のグラウンドと電源系のグラウンドとを共通にしている。これにより、信号系と電源系との基準電位にずれが生じることを抑制することができる。複数の配線層Ly1~Ly4は、絶縁層Ly0を貫通する貫通ビアTVによって互いに導通する。なお、
図8においては、貫通ビアTVを点線で示している。
【0078】
配線層Ly1と配線層Ly3とに挟まれている絶縁層Ly0の厚みd0は200μm以下であることが好ましい。これにより、配線層Ly1と配線層Ly3との間における貫通ビアTVの長さが通常の積層基板よりも短くなり、配線層Ly1と配線層Ly3との間における貫通ビアTVのインダクタンスが小さくなるので、上記LCR共振回路のインダクタンスを小さくすることができる。なお、通常の積層基板では、配線層Ly1と配線層Ly3との間における貫通ビアTVの長さは700μm程度である。
【0079】
高周波駆動によるノイズ除去などのため、電源層が存在した場合、配線層と電源層の間にグラウンド層を入れるといい。制約上、入れることが出来ない場合、出来るだけ配線層と電源層の間の距離を離すといい。
【0080】
基板B1には、
図8に示すように、その四隅にそれぞれ貫通孔THが形成されている。各貫通孔THは、基板B1をz方向に貫通している。各貫通孔THは、基板B1を支持部材に固定するために設けられており、ボルトなどの締結具などが挿通される。
【0081】
次に、基板B1に実装された各電子部品について
図8を参照して説明する。
【0082】
複数のコンデンサC0は、
図8に示すように、x方向に並んで配置されている。複数のコンデンサC0は配線層Ly1によって並列接続され、コンデンサC1を構成する。各コンデンサC0は、2つの端子がy方向に並んでいる。各コンデンサC0は、たとえばチップタイプであるが、リードタイプであってもよい。複数のコンデンサC0を並列接続にしてコンデンサC1を構成することは、コンデンサC1が持つ寄生インダクタンスを低減するのに非常に有効である。
【0083】
複数の抵抗素子RE1は、
図8に示すように、x方向に並んで配置されている。複数の抵抗素子RE1は配線層Ly1によって並列接続され、シャント抵抗R1を構成する。各抵抗素子RE1は、2つの端子がy方向に並んでいる。各抵抗素子RE1は、たとえばチップタイプであるが、リードタイプであってもよい。さらに、上記の式(2)により、間隔dに比べできるだけ長さLNが短い抵抗素子(長辺抵抗素子)、または金属電極抵抗素子を選ぶと良い。
【0084】
コンデンサC1とシャント抵抗R1とは、
図8に示すように、y方向に並んでいる。y方向において、コンデンサC1とシャント抵抗R1との間には、ダイオードD1及びレーザダイオードLD1が配置されている。ダイオードD1及びレーザダイオードLD1は、y方向に並んでいる。異なる種類のレーザダイオードLD1を実装できるように、レーザダイオードLD1の実装領域は3箇所設けられている。
【0085】
TO-Canパッケージ型のレーザダイオードLD1の1番ピン(レーザダイオードのアノード)とTO-Canパッケージ型のレーザダイオードLD1の3番ピン(レーザダイオードのカソード)とはy方向に並んでいる。より詳細には、TO-Canパッケージ型のレーザダイオードLD1の1番ピンからTO-CanパッケージのレーザダイオードLD1の3番ピンに向かう方向はy方向と略平行である。また、基板B1の右端に実装されるチップ型のレーザダイオードLD1のカソードから基板B1の右端に実装されるチップ側のレーザダイオードLD1のアノードに向かう方向もy方向と略平行である。これにより、レーザダイオードLD1とコンデンサC1との経路長及びレーザダイオードLD1とシャント抵抗R1との経路長の合計長さを最短にできる。なお、TO-Canパッケージ型のレーザダイオードLD1の2番ピンはTO-Canパッケージに内蔵される受光素子のカソードである。
【0086】
スイッチング素子Q1は、
図8に示すように、y方向において、コンデンサC1と並んでいる。
図8に示す例示においては、スイッチング素子Q1は、y方向において、コンデンサC1に隣接している。y方向において、コンデンサC1は、スイッチング素子Q1とシャント抵抗R1とに挟まれている。
【0087】
同軸コネクタである入力端子11と、インバータINV1と、抵抗12A及びコンデンサ12Bによって構成される遅延部12と、インバータINV2と、演算部14及びドライブ部15を含むICパッケージU1とは、
図8に示すように、x方向に並んでいる。これにより、制御部CNT1内の配線長さを短くすることができる。
【0088】
図8に示すように、基板B1の右半分領域(ダイオードD1、レーザダイオードLD1、スイッチング素子Q1、及びシャント抵抗R1が実装される側の領域)に設けられる貫通ビアの個数は、基板B1の左半分領域に設けられる貫通ビアの個数よりも多い。これにより、上記LCR共振回路におけるグラウンドを特に強化することができる。
【0089】
<5.用途>
上述した
図1に示すレーザ装置1は、例えば
図10に示すレーザレーダ装置X1の一部として用いられる。
図10に示すレーザレーダ装置X1は、走査型レーザレーダ装置であって、レーザ装置1と、受光装置3と、光学系4と、全体制御部5と、を備える。全体制御部5は、レーザ装置1の出力及び光学系4内のミラーの向きを制御し、レーザ装置1の出力の制御内容及び受光装置3の出力信号に基づき物体までの距離を演算し、光学系4内のミラーの向きの制御内容に基づき物体の方向を演算する。
【0090】
図10に示すレーザレーダ装置X1は、例えば
図11に示す車両Y1の前端に設けられ、車両Y1の前方に位置する物体を検知する。
【0091】
<6.その他>
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【0092】
例えば、コンデンサC1と、ダイオードD1及びレーザダイオードLD1の並列回路と、シャント抵抗R1との並び方は、
図1に示す構成でなくてもよい。
【0093】
例えば、レーザダイオードLD1を流れる電流を検出する必要がない場合や他の手法でレーザダイオードLD1を流れる電流を検出する場合には、シャント抵抗R1を設けない構成にしてもよい。
【0094】
例えば、本明細書中に示される複数の実施形態及び変形例は可能な範囲で組み合わせて実施されてよい。
【符号の説明】
【0095】
1 レーザ装置
2 レーザダイオード駆動回路
12 遅延部
13 波形整形部
14 演算部
C1 コンデンサ
CNT1 制御部
D1 ダイオード
LD1 レーザダイオード
R1 シャント抵抗
RE1 抵抗素子
Q1 NMOSトランジスタ
X1 レーザレーダ装置
Y1 車両