特開 2022-177671 情報処理装置、及び記憶制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022177671

(43)【公開日】2022-12-01

(54)【発明の名称】情報処理装置、及び記憶制御方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20221124BHJP

【ＦＩ】

G06F12/00 560F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021084091

(22)【出願日】2021-05-18

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人科学技術振興機構、戦略的創造研究推進事業（個人型研究（さきがけ））「高性能ストリームデータ圧縮技術の開発」委託研究開発、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】504171134

【氏名又は名称】国立大学法人 筑波大学

(74)【代理人】

【識別番号】110002860

【氏名又は名称】弁理士法人秀和特許事務所

(72)【発明者】

【氏名】山際 伸一

(72)【発明者】

【氏名】丸茂 孝一

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CB03

5B160DA08

(57)【要約】

【課題】プロセッサ及びキャッシュメモリを有する集積回路とメモリとの間でやりとりされるデータ量の削減によりプロセッサの性能の向上を図る。
【解決手段】情報処理装置は、プロセッサと、プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器と、記憶制御装置とを含む集積回路と、集積回路に接続されたメモリとを含む。記憶制御装置は、対象データをメモリに記憶する場合に、圧縮器を用いた対象データの圧縮を行い、圧縮状態の対象データをメモリに送信し、圧縮状態の対象データがメモリから受信された場合に、解凍器を用いた圧縮状態の対象データの解凍を行い、解凍後の対象データをキャッシュメモリに書き込む。
【選択図】図１

【特許請求の範囲】

【請求項1】

プロセッサと、前記プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器と、記憶制御装置とを含む集積回路と、
前記集積回路に接続されたメモリと、を含み、
前記記憶制御装置は、対象データを前記メモリに記憶する場合に、前記圧縮器を用いた前記対象データの圧縮を行い、圧縮状態の前記対象データを前記メモリに送信し、圧縮状態の前記対象データが前記メモリから受信された場合に、前記解凍器を用いた圧縮状態の前記対象データの解凍を行い、解凍後の前記対象データを前記キャッシュメモリに書き込む、
情報処理装置。

【請求項2】

前記メモリの記憶領域が前記対象データを記憶可能な所定サイズのブロックで区画されている場合において、前記記憶制御装置は、非圧縮状態の前記対象データのサイズが前記ブロックのサイズを超えないが、圧縮状態の前記対象データのサイズが前記ブロックのサイズを超える場合に、非圧縮状態の前記対象データを前記メモリへ送信する
請求項１に記載の情報処理装置。

【請求項3】

前記記憶制御装置は、前記対象データが圧縮状態か非圧縮状態かを示す情報とともに、圧縮状態又は非圧縮状態の前記対象データを前記メモリに送信し、
前記メモリは、前記情報と前記対象データとを前記ブロックの何れかに記憶し、
前記対象データ及び前記情報が前記メモリから受信され、前記情報が前記対象データの圧縮状態を示す場合に、前記記憶制御装置は、前記解凍器による前記対象データの解凍を行う
請求項２に記載の情報処理装置。

【請求項4】

前記メモリは、誤り訂正符号メモリであり、前記誤り訂正符号メモリが有する誤り訂正符号の記憶領域に、前記情報が保管される
請求項３に記載の情報処理装置。

【請求項5】

前記メモリの記憶領域に、前記ブロックのサイズより大きいサイズを有する圧縮ブロック単位でデータを記憶するように規定されており、
前記メモリに送信された圧縮状態の前記対象データが、前記圧縮ブロックに記憶される請求項２に記載の情報処理装置。

【請求項6】

プロセッサと、前記プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器とともに集積回路に含まれる記憶制御装置が、
対象データを前記集積回路に接続されたメモリに記憶する場合に、前記圧縮器を用いた前記対象データの圧縮を行い、
圧縮状態の前記対象データを前記メモリに送信し、
圧縮状態の前記対象データが前記メモリから受信された場合に、前記解凍器を用いた圧縮状態の前記対象データの解凍を行い、
解凍後の前記対象データを前記キャッシュメモリに書き込む
ことを含む記憶制御方法。

【請求項7】

前記メモリの記憶領域が所定サイズを有するブロック単位で区画されており、
前記記憶制御装置は、前記対象データの非圧縮状態におけるサイズが前記ブロックのサイズを超えないが、圧縮状態の前記対象データのサイズが前記ブロックのサイズを超える場合に、非圧縮状態の前記対象データを前記メモリへ転送する
請求項６に記載の記憶制御方法。

【請求項8】

前記記憶制御装置は、前記対象データが圧縮状態か非圧縮状態かを示す情報とともに、圧縮状態又は非圧縮状態の前記対象データを前記メモリに送信し、前記対象データ及び前記情報が前記メモリから受信され、前記情報が前記対象データの圧縮状態を示す場合に、前記解凍器を用いた前記対象データの解凍を行う
請求項６に記載の記憶制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、情報処理装置、及び記憶制御方法に関する。

【背景技術】

【0002】

従来、キャッシュのデータブロックを圧縮して、キャッシュ自体の容量を仮想的に増やす方法が提案されている。この方法では、プロセッサから読み書きされるキャッシュのデータブロックと、プロセッサの間にデータの圧縮・解凍器を挟み、仮想的に保存できるキャッシュの大きさを大きくする（例えば、非特許文献１参照）。

【0003】

また、ZFS、BTFS、NFSといったファイルシステムに圧縮機構を追加した方法がある。この方法では、ストレージのブロックのデータに対して圧縮を実施し、圧縮を実施したか否かを示すデータをファイルシステムにおける「ブロックテーブル」にデータ本体とは別に保存する（例えば、非特許文献４参照）。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】大谷伸吾, 小川愛理, 吉瀬謙二, FPGAシステムにおけるデータ圧縮を活用したSkewed DRAMキャッシュ, 情報処理学会全国大会講演論文集, 78th 1, pp.1.147-1.148 , 2016年03月10日、https://www.arch.cs.titech.ac.jp/a/thesis/Bthesis-2016-02-ohya.pdf

【非特許文献2】V. Young, P. J. Nair and M. K. Qureshi, "DICE: Compressing DRAM caches for bandwidth and capacity," 2017 ACM/IEEE 44th Annual International Symposium on Computer Architecture (ISCA), Toronto, ON, Canada, 2017, pp. 627－638, doi: 10.1145/3079856.3080243.

【非特許文献3】S. Sardashti, A. Seznec and D. A. Wood, "Skewed Compressed Caches," 2014 47th Annual IEEE/ACM International Symposium on Microarchitecture, Cambridge, UK, 2014, pp. 331－342, doi: 10.1109/MICRO.2014.41.

【非特許文献4】Hyun S., Ahn S., Lee S., Bahn H., Koh K. (2007) Memory-Efficient Compressed Filesystem Architecture for NAND Flash-Based Embedded Systems. In: Gervasi O., Gavrilova M.L. (eds) Computational Science and Its Applications － ICCSA 2007. ICCSA 2007. Lecture Notes in Computer Science, vol 4705. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-540-74472-6_20

【非特許文献5】Xiang Gao, Mingkai Dong, Xie Miao, Wei Du, Chao Yu, Haibo Chen, EROFS: A Compression-friendly Readonly File System for Resource-scarce Devices, 2019 {USENIX} Annual Technical Conference, https://www.usenix.org/conference/atc19/presentation/gao

【発明の概要】

【発明が解決しようとする課題】

【0005】

プロセッサ及びキャッシュメモリを具備する集積回路（ＬＳＩ）と、集積回路と接続されたメモリとを含むシステムにおいて、プロセッサの性能を上げるため、データをメモリに書き込む時間、及びメモリに記憶されたデータをキャッシュメモリに書き込む時間の短縮化が望まれている。このため、メモリへの書き込み対象のデータを圧縮し、圧縮されたデータをメモリに書き込み、メモリから読み出したデータを解凍してキャッシュメモリに書き込むことが考えられる。

【0006】

しかしながら、従来技術では、メモリに書き込むデータを圧縮し、メモリから読み出し
たデータを解凍してキャッシュメモリに記憶する観点について開示及び示唆がない。また、圧縮処理によって、圧縮後のデータのサイズは必ずしも小さくならず、逆にサイズが大きくなることもある。このような圧縮後のデータのサイズが元のデータのサイズよりも大きくなった場合に起こる問題についての開示及び示唆もない。

【0007】

本発明は、プロセッサ及びキャッシュメモリを有する集積回路とメモリとの間でやりとりされるデータ量の削減によりプロセッサの性能の向上を図ることが可能な情報処理装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明の態様の一つは、情報処理装置である。この情報処理装置は、プロセッサと、プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器と、記憶制御装置とを含む集積回路と、集積回路に接続されたメモリとを含む。記憶制御装置は、対象データをメモリに記憶する場合に、圧縮器を用いた対象データの圧縮を行い、圧縮状態の対象データをメモリに送信し、圧縮状態の対象データがメモリから受信された場合に、解凍器を用いた圧縮状態の対象データの解凍を行い、解凍後の対象データをキャッシュメモリに書き込む。

【0009】

本発明の態様の一つは、記憶制御方法である。この記憶制御方法は、プロセッサと、前記プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器とともに集積回路に含まれる記憶制御装置が、対象データを集積回路に接続されたメモリに記憶する場合に、圧縮器を用いた対象データの圧縮を行い、圧縮状態の対象データをメモリに送信し、圧縮状態の対象データがメモリから受信された場合に、解凍器を用いた圧縮状態の対象データの解凍を行い、解凍後の対象データをキャッシュメモリに書き込むことを含む。

【0010】

記憶制御方法において、以下の構成を採用してもよい。すなわち、メモリの記憶領域が所定サイズを有するブロック単位で区画されており、記憶制御装置は、前記対象データの非圧縮状態におけるサイズが前記ブロックサイズを超えないが、圧縮状態の前記対象データのサイズが前記ブロックサイズを超える場合に、非圧縮状態の前記対象データを前記メモリへ転送する。

【0011】

また、記憶制御方法において、以下の構成を採用してもよい。すなわち、記憶制御装置は、対象データが圧縮状態か非圧縮状態かを示す情報とともに、圧縮状態又は非圧縮状態の対象データをメモリに送信し、対象データ及び情報がメモリから受信され、情報が対象データの圧縮状態を示す場合に、解凍器を用いた対象データの解凍を行う。

【発明の効果】

【0012】

本発明によれば、プロセッサ及びキャッシュメモリを有する集積回路とメモリとの間でやりとりされるデータ量の削減によりプロセッサの性能の向上を図ることができる。

【図面の簡単な説明】

【0013】

【図1】実施形態に係る情報処理装置の構成例を示す図である。

【図2】図２Ａは、対象データをメモリに記憶する場合の説明図であり、図２Ｂは、記憶制御装置によって管理される管理テーブルのデータ構造例を示す。

【図3】図３Ａ及びＢは、参考例における問題を説明する図である。

【図4】図４Ａ及びＢは、実施形態における記憶制御方法を説明する図である。

【図5】図５は、実施形態に係るメモリの第１の構成例を示す図である。

【図6】図６は、メモリへの書き込み時における記憶制御装置の動作例を示すフローチャートである。

【図7】図７は、キャッシュメモリへの書き込み時における記憶制御装置の動作例を示すフローチャートである。

【図8】図８は、メモリの第２の構成例を示す図である。

【図9】図９は、第２の構成例が適用される場合における記憶制御装置の動作例を示すフローチャートである。

【図10】図１０は、第２の構成例が適用される場合における記憶制御装置の動作例を示すフローチャートである。

【発明を実施するための形態】

【0014】

実施形態に係る情報処理装置は、プロセッサと、プロセッサが使用するデータを記憶するキャッシュメモリと、圧縮器及び解凍器と、記憶制御装置とを含む集積回路と、集積回路に接続されたメモリとを含む。記憶制御装置は、対象データをメモリに記憶する場合に、圧縮器を用いた対象データの圧縮を行い、圧縮状態の対象データをメモリに送信し、圧縮状態の対象データがメモリから受信された場合に、解凍器を用いた圧縮状態の対象データの解凍を行い、解凍後の対象データをキャッシュメモリに書き込む。

【0015】

情報処理装置によれば、対象データをメモリに記憶する場合に、集積回路からメモリへ圧縮状態の対象データが送信される。また、キャッシュメモリにデータを記憶する場合に、圧縮状態の対象データが受信される。集積回路とメモリとの間の通信速度が一定の場合、対象データの圧縮によって対象データのサイズが小さくなることで、両者間のデータ伝送に要する時間が短縮される。このため、プロセッサから見たときのメモリへのデータの書き込みに要する時間を短縮することができる。また、非圧縮状態よりもサイズが小さくなった圧縮状態の対象データが集積回路にて受信され、解凍されてキャッシュメモリに記憶されることにより、プロセッサから見たときのメモリからの読み出し時間を短縮することができる。このように、メモリに対する書き込み時間及び読み出し時間の短縮によってプロセッサの性能の向上を図ることができる。

【0016】

情報処理装置は、以下のような構成を採用することができる。すなわち、メモリの記憶領域が対象データを記憶可能な所定サイズのブロックで区画されている場合において、記憶制御装置は、非圧縮状態の対象データのサイズがブロックのサイズを超えないが、圧縮状態の対象データのサイズがブロックのサイズを超える場合に、非圧縮状態の対象データをメモリへ送信する。対象データのサイズは、圧縮によって必ずしも小さくなる訳ではなく、圧縮後のサイズが元のサイズよりも大きくなることがある。このような場合、圧縮後の対象データである圧縮状態の対象データではなく、元の対象データである非圧縮状態の対象データを送信することで、メモリへ送信されるデータ量を抑える。

【0017】

また、情報処理装置は、以下のような構成を採用することができる。すなわち、記憶制御装置は、対象データが圧縮状態か非圧縮状態かを示す情報とともに、圧縮状態又は非圧縮状態の対象データをメモリに送信する。メモリは、情報と対象データとをブロックの何れかに記憶する。対象データ及び情報がメモリから受信され、情報が対象データの圧縮状態を示す場合に、記憶制御装置は、解凍器を用いた対象データの解凍を行う。このように、メモリへ送信される対象データが圧縮状態か非圧縮状態かを示す情報が対象データとともにメモリに記憶され、メモリからの読み出しの際に対象データと情報とが記憶制御装置に渡されることで、記憶制御装置は解凍の要否を判定することができる。解凍が不要な場合は解凍を行うことなくキャッシュメモリへの書き込みを行うことで、キャッシュメモリへの書き込み終了までの所要時間を短縮することができる。

【0018】

対象データが圧縮状態か非圧縮状態かを示す情報がメモリに記憶される場合、メモリは誤り訂正符号メモリ（ＥＣＣメモリ）を使用し、誤り訂正符号メモリが有する誤り訂正符号の記憶領域に情報が保管される構成を採用するのが好ましい。これにより、対象データ
と当該情報とを関連づけた状態でメモリに記憶することができる。

【0019】

また、情報処理装置は、以下のような構成を採用することができる。すなわち、メモリの記憶領域に、ブロックのサイズより大きいサイズを有する圧縮ブロック単位でデータを記憶するように規定される。メモリに送信された圧縮状態の対象データが、各圧縮ブロックに記憶される。このような構成を採用することで、圧縮状態の対象データのサイズが圧縮前の対象データのサイズよりも大きくなり、そのサイズがブロックのサイズを超える場合でも、圧縮状態の対象データを好適に記憶することができる。

【0020】

以下、図面を参照して、情報処理装置及び記憶制御方法の実施形態について説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

【0021】

図１は、実施形態に係る情報処理装置１の構成例を示す。図１において、情報処理装置１は、集積回路の一例であるマイクロプロセッサＬＳＩ１０（以下、集積回路１０）と、集積回路１０にバス２を介して接続されたメモリ（主記憶装置）１５と、集積回路１０にバス２を介して接続されたストレージ（補助記憶装置）２１とを含む。

【0022】

集積回路１０は、プロセッサ１１と、キャッシュメモリ１２と、記憶制御装置（Memory
Management Unit：ＭＭＵ）１３と、ＭＭＵ１３によって使用される圧縮器１４Ａ及び解凍器１４Ｂとを含む。

【0023】

プロセッサ１１は、マイクロプロセッサ（ＭＰＵ）、ＣＰＵ（Central Processing Unit）などである。キャッシュメモリ１２は、集積回路１０内に実装されている。メモリ１
５及びストレージ２１は、バス２を介して集積回路１０に接続されている。すなわち、メモリ１５及びストレージ２１は、集積回路１０の外部に配置されている。

【0024】

キャッシュメモリ１２、メモリ１５、及びストレージ２１は、プロセッサ１１によって使用されるデータを記憶する。キャッシュメモリ１２は、メモリ１５及びストレージ２１よりも近い位置に配置された、高速及び小容量（クロック周波数がＧＨｚオーダーで、容量が数ＭＢ）の記憶媒体であり、ＳＲＡＭなどで構成される。メモリ１５は、キャッシュメモリ１２よりも低速だが容量が大きい（クロック周波数が１００ＭＨｚ程度、容量が数ＧＢ）記録媒体であり、ＤＲＡＭなどを用いて構成される。ストレージ２１は、メモリ１５よりも速度が遅いが大容量（クロック周波数が数十ＭＨｚ、容量が数ＴＢ）の記憶媒体であり、例えばハードディスク、ＳＳＤ（Solid State Drive）などである。

【0025】

通常、プロセッサ１１が処理を行う場合には、ストレージ１１から処理対象のデータが読み出され、メモリ１５に記憶される。メモリ１５に記憶されたデータがプロセッサ１１に渡される過程において、データがキャッシュメモリ１２に記憶されていなければ、キャッシュメモリ１２に当該データが記憶される。プロセッサ１１からメモリ１５に記憶されたデータの読み出しが要求された場合、キャッシュメモリ１２に要求されたデータが記憶されているかが判定され、該当のデータが記憶されている場合、メモリ１５からの読み出しは行われず、キャッシュメモリ１２に記憶されたデータがプロセッサ１１に渡される。

【0026】

キャッシュメモリ１２に用いるＳＲＡＭは高価であるため、現状、第１～第４次キャッシュを有するＣＰＵが存在するが、キャッシュメモリの大容量化は難しい。このため、メモリ１５への書き込み及びメモリ１５からの読み出し時の所要時間を短縮することがプロセッサ１１の性能向上に関して重要な要素である。

【0027】

プロセッサ１１とメモリ１５との間の入出力速度を高速化するには、以下が考えられる。
（１）メモリ１５のインタフェースの高速化
（２）メモリ１５のインタフェースのビット数の増加

【0028】

しかし、（１）のメモリ１５のインタフェースの高速化を図る方法では、プリント基板への実装の難度が高い、或いはトランジスタのスイッチングが増大し、消費電力が増大して発熱が起こる問題があった。一方、（２）のメモリ１５のインタフェースのビット数を増大する方法では、集積回路１０のピン数が増大するためコストが増大する。また、（１）と同様に、プリント基板への実装の難度が高い問題や、トランジスタのスイッチング増大による発熱の問題もあった。このため、本実施形態では、メモリ１５への書き込み対象のデータ（対象データ）を圧縮することで、書き込みのためにメモリ１５へ伝送されるデータ量、及び読み出しのためにメモリ１５から集積回路１０に伝送されるデータ量を削減することで、書き込み及び読み出しに係る所要時間の短縮化を図り、プロセッサ１１の性能の向上を図る。

【0029】

キャッシュメモリ１２に記憶されるデータ管理等のキャッシュ制御は、例えば、ＭＭＵ１３によって行われる。もっとも、ＭＭＵ以外にキャッシュ制御を行う主体（キャッシュコントローラ）が設けられ、キャッシュ制御はキャッシュコントローラが行う構成であってもよい。すなわち、本発明に係る「記憶制御装置」は、ＭＭＵがキャッシュ制御を行う構成であっても、ＭＭＵとキャッシュコントローラとを含む構成であってもよい。本実施形態では、ＭＭＵ１３が圧縮器１４Ａ及び解凍器１４Ｂの機能を有する、又は圧縮器１４Ａ及び解凍器１４Ｂの動作を制御する構成を採用し、対象データの圧縮及び解凍を可能としている。圧縮器１４Ａ及び解凍器１４Ｂに適用される圧縮及び解凍方法は、データの可逆的な圧縮及び解凍が可能である限りにおいて制限はない。

【0030】

本実施形態において、メモリ１５におけるデータ管理は、ベースアドレスと呼ばれるアドレスを起点にした複数の連続するアドレスの記憶領域をまとめた物理ブロック（ブロック１５ａと称する）単位で行われる。メモリ１５の記憶領域は、所定サイズを有するブロック１５ａで区画されている。メモリ１５に対するデータの読み書きは、ベースアドレスを起点に、１つのブロック１５ａをなす連続する所定数のアドレスに対して順次アクセスして読み書きを行うことでなされる（バーストモードと呼ばれる）。キャッシュメモリ１２へのデータの書き込みは、ブロック１５ａ単位で行われる。ブロック１５ａのサイズは適宜定めることができる。

【0031】

メモリ１５に対するバーストモードでのアクセスの恩恵を得るため、キャッシュメモリ１２は、ブロック１５ａのサイズに合致する数十から数キロバイトのブロック（記憶領域）の単位でキャッシュデータを管理する構成を有する。このブロックの単位でメモリ１５とデータを交換している。

【0032】

図２Ａに示すように、ＭＭＵ１３は、キャッシュメモリ１２の記憶領域とメモリ１５の記憶領域との関連を管理する管理テーブル１６を有している。管理テーブル１６は、図２Ｂに示すように、メモリ１５のブロック１５ａに記憶されたデータを記憶するキャッシュメモリ１２上のブロック１２ａの位置（アドレス）を示すキャッシュタグ（キャッシュメモリ１２のブロックの識別子）と、ブロック１２ａに記憶されたデータをメモリ１５上で記憶するブロック１５ａの起点アドレスであるベースアドレスとの対応関係を記憶する。

【0033】

プロセッサ１１は、メモリ１５の全てのアドレスに対してアクセス可能であり、データの書き込み及び読み出し命令は、メモリ１５のベースアドレスを指定することで行う。メモリ１５のブロック１５ａに記憶されたデータがキャッシュメモリ１２のブロック１２ａに記憶されている場合、メモリ１５のベースアドレスと関連づけて、キャッシュメモリ１２のブロック１２ａを特定するキャッシュタグが管理テーブル１６に記憶される。

【0034】

ＭＭＵ１３は、プロセッサ１１から、メモリ１５の或るベースアドレスを指定したデータの読み出し命令を受けた場合、管理テーブル１６を参照する。このとき、指定されたベースアドレスに関連するキャッシュタグが管理テーブル１６に記憶されていれば、ＭＭＵ１３は、キャッシュタグにより特定されるキャッシュメモリ１２のブロック１２ａからデータを読み出してプロセッサ１１に供給する（キャッシュヒット）。

【0035】

ＭＭＵ１３は、管理テーブル１６の参照において、指定されたベースアドレスと関連づけられたキャッシュタグが管理テーブル１６に記憶されていない場合、キャッシュメモリ１２に読み出し対象のデータが記憶されていないと判定する（キャッシュミス）。このとき、ＭＭＵ１３は、読み出し命令で指定されたメモリ１５のベースアドレスを起点として１ブロック分の連続アドレスに対するアクセス（データ読み出し）を行い、ベースアドレスによって特定されるメモリ１５のブロック１５ａからデータを読み出す。ＭＭＵ１３は、メモリ１５から読み出したデータをキャッシュメモリ１２の空き状態（上書き可能な状態を含む）のブロック１２ａに記憶し、このブロック１２ａのキャッシュタグをベースアドレスと関連づけて管理テーブル１６に記憶する。

【0036】

プロセッサ１１が、キャッシュメモリ１２に記憶されたデータを更新し、メモリ１５への書き込み命令を発行した場合、ＭＭＵ１３は、管理テーブル１６を参照し、書き込み命令で指定されたベースアドレスと関連づけられたキャッシュタグを特定し、このキャッシュタグで特定されるキャッシュメモリ１２のブロック１２ａに、更新されたデータを書き込む。

【0037】

ＭＭＵ１３は、例えば、データを記憶したキャッシュメモリ１２の各ブロック１２ａに対するアクセスを監視し、アクセスが所定時間連続して行われないブロック１２ａが発生した場合、該当のブロック１２ａに記憶されたデータを読み出す。或いは、ＭＭＵ１３は、プロセッサ１１のデータの読み出し命令に従ってメモリ１５から読み出したデータを記憶可能なキャッシュメモリ１２のブロック１２ａがない場合に、所定のルールに従ってブロック１２ａの一つを選択し、選択したブロック１２ａに記憶されているデータを読み出す。

【0038】

ブロック１２ａを選択する所定のルールとして、例えば、ブロック１２ａのいずれかをサイクリックに（ラウンドロビンで）指すポインタの現在位置にあたるブロック１２ａが読み出し対象として選択される。ポインタの進め方は種々あるが、例えば何れかのブロック１２ａからの読み出し毎にポインタを１つ進める。或いは、各ブロック１２ａに最後の読み出し時を記録するタイムスタンプを設定して、タイムスタンプが最古のブロック１２ａが読み出し対象として選択されてもよい。所定のルールはこれらの例示に制限されない。

【0039】

ＭＭＵ１３は、管理テーブル１６を参照して、該当のブロック１２ａのキャッシュタグと関連づけられたベースアドレスを起点とするメモリ１５上のブロック１５ａを特定し、バーストモードを用いてブロック１２ａから読み出したデータを特定したブロック１５ａに記憶する。このとき、ＭＭＵ１３は、管理テーブル１６から該当のキャッシュタグ及びベースアドレスのペアを削除することで、当該キャッシュタグで特定されるキャッシュメモリ１２のブロック１２ａを空き状態に設定する。

【0040】

また、プロセッサ１１が、プログラムに従った処理または計算によってキャッシュメモリ１３及びメモリ１５に記憶されていないデータを生成した場合、プロセッサ１１は、プログラムに従ってメモリ１５の書き込み先のベースアドレスを指定したデータの書き込み命令を発行する。ベースアドレスとして、空き状態（上書き可能な状態を含む）のメモリ
１５上のブロック１５ａのベースアドレスが指定される。このようなベースアドレスは管理テーブル１６から発見されないため、ＭＭＵ１３は、書き込み命令で指定されたベースアドレスで特定されるブロック１５ａに、書き込み対象のデータを書き込む。

【0041】

上記のように、本実施形態の情報処理装置１では、メモリ１５に対し、ベースアドレスより細かい粒度でのアクセスはできない構成となっている。すなわち、メモリ１５は、ベースアドレス毎に区分けされている。

【0042】

本実施形態における情報処理装置１では、メモリ１５にデータを書き込む（記憶する）場合に、ＭＭＵ１３が、圧縮器１４Ａにより書き込み対象のデータの圧縮を行う。ところが、書き込み対象のデータのサイズは、圧縮によって必ずしも小さくなるとは限らず、逆にサイズが大きくなることもある。このようなサイズの増大は、データのランダム性が高い場合などに発生する。

【0043】

図３Ａは、圧縮器１４Ａによる圧縮によって書き込み対象のデータのサイズが小さくなる場合を示す。圧縮によってデータのサイズが小さくなる場合には、データ（網掛けで示す）は、書き込み先のブロック１５ａ内に収まる。このとき、メモリ１５への転送対象のデータ量が減る。

【0044】

図３Ｂは、圧縮器１４Ａによる圧縮によって書き込み対象のデータのサイズが大きくなる場合を示す。圧縮によってデータのサイズが大きくなる場合には、データ（網掛けで示す）は、書き込み先のブロック１５ａ内に収まらず、書き込み先のブロック１５ａに隣接するブロック１５ａ（隣接ブロック）にまでデータが書き込まれるおそれがあった。この場合、隣接ブロックに対するデータの上書きで、隣接ブロックのデータが破損するおそれがあった。また、圧縮によるデータ量の増大で、書き込みに対するオーバヘッド時間が長くなり、プロセッサ１１の性能低下の要因となる可能性があった。

【0045】

そこで、本実施形態では、図４に示すように、ＭＭＵ１３が、圧縮器１４Ａによる書き込み対象のデータの圧縮において、圧縮後のデータのサイズがブロック１５ａのサイズ以上となることを検出した場合に、圧縮器１４Ａの動作を停止し、元の（非圧縮状態の）データをメモリ１５に伝送して書き込む。元のデータのサイズはブロック１５ａに収まるサイズであるため、メモリ１５へ伝送されるデータ量は減らないが、隣接ブロックを上書きする問題を回避することができる。

【0046】

図５は、実施形態に係るメモリ１５の構成例（第１の構成例）を示す。図５に示すように、メモリ１５は、４つのアドレスに対応する記憶領域がまとまって１つのブロック１５ａを形成しており、アドレス毎に、書き込み対象のデータが圧縮状態か非圧縮状態（元の状態）かを示す情報が設定される領域（フィールド）１５ｂが設けられている。

【0047】

本実施形態では、データが圧縮されている場合に、データの圧縮状態を示すビット（圧縮ビット）が設定される。但し、データの非圧縮状態を示すビット（非圧縮ビット）が設定されてもよい。圧縮ビットは、メモリ１５へのアクセス単位（例えばワード単位）でアドレスが設定されている場合、ワード毎に付加され、ワード単位で圧縮状態か非圧縮状態かを示す。ＭＭＵ１３は、メモリ１５のブロック１５ａからのデータの読み出しに際し、ワード単位での圧縮ビットを参照し、データが圧縮状態か非圧縮状態かを識別するとともに、どこまでデータが圧縮されているかを識別する。

【0048】

圧縮ビットの実装方法としては、集積回路１０に、圧縮ビットを伝送するためのピンを追加する。また、メモリ１５に圧縮ビットを格納するための領域１５ｂを追加する。例えば、１アドレスが３２ビットのワード長で圧縮ビットが１ビットの場合、３３ビットのデ
ータ幅を格納できるようにメモリ１５のデータ幅を増やす。メモリ１５としてＥＣＣメモリを適用し、誤り訂正符号を記憶するフィールドを領域１５ｂとして利用し、圧縮ビットを格納することができる。

【0049】

図６は、メモリ１５へのデータの書き込み時におけるＭＭＵ１３の動作例を示すフローチャートである。ステップＳ１１では、ＭＭＵ１３は、プロセッサ１１から発行されたメモリ１５へのデータの書き込み命令（書き込み要求）を取得する（受け取る）。

【0050】

ステップＳ１２では、ＭＭＵ１３は、メモリ１５への書き込み対象のデータ（対象データ）を取得する。対象データは、キャッシュメモリ１２のブロック１２ａに記憶された更新データ、又はプロセッサ１１から受け取る新規データ（キャッシュメモリ１２及びメモリ１５に記憶されていないデータ）である。

【0051】

ステップＳ１３では、ＭＭＵ１３は、圧縮器１４Ａの動作をオンにして、対象データの圧縮を行う。圧縮は、ワード単位で行われる。ステップＳ１４では、ＭＭＵ１４は、圧縮されたデータ（圧縮データ）のサイズがメモリ１５のブロック１５ａのサイズを超過するか否かを判定する。圧縮データのサイズがブロック１５ａのサイズより小さいと判定される場合には（Ｓ１４のＮＯ）、処理がステップＳ１５に進み、そうでない場合（圧縮データのサイズがブロック１５ａのサイズを超過する場合：Ｓ１４のＹＥＳ）には、処理がステップＳ１７に進む。

【0052】

ステップＳ１５では、ＭＭＵ１３は、対象データの全てについての圧縮が終了したか否かを判定する。このとき、圧縮が終了したと判定される場合には、処理がステップＳ１６に進み、そうでないと判定される場合には、処理がステップＳ１３に戻って次のワードのデータに対する圧縮が行われる。

【0053】

ステップＳ１６では、ＭＭＵ１３は、書き込み先のブロック１５ａのベースアドレスを起点として、ブロック１５ａに圧縮状態の対象データを書き込む。このとき、ＭＭＵ１３は、バーストモードによって、ブロック１５ａをなすワード単位（アドレス単位）で圧縮データ及び圧縮ビットをメモリ１５に転送する。圧縮データ及び圧縮ビットは、ブロック１５ａ中の該当の記憶領域に書き込まれる。

【0054】

ステップＳ１７では、ＭＭＵ１３は、圧縮器１４Ａの動作を停止する。ステップＳ１８では、ＭＭＵ１３は、書き込み先のブロック１５ａのベースアドレスを起点として、ブロック１５ａに非圧縮状態の対象データを書き込む。このとき、ＭＭＵ１３は、バーストモードによって、ブロック１５ａをなすワード単位（アドレス単位）で非圧縮状態のデータ（非圧縮データ）をメモリ１５に転送する。非圧縮データは、ブロック１５ａ中の該当の記憶領域に書き込まれる。

【0055】

なお、ワード単位の圧縮データ及び圧縮ビットの転送は、リアルタイム処理で行われてもバッチ処理で行われてもよい。リアルタイム処理の転送が行われる場合、ステップＳ１４でＹＥＳの判定がなされたことを機に、データの圧縮の停止により圧縮データ及び圧縮ビットの転送が停止され、非圧縮状態の対象データの転送が開始される。

【0056】

図７は、メモリ１５からのデータの読み出し時におけるＭＭＵ１３の動作例を示すフローチャートである。ステップＳ２１では、ＭＭＵ１３は、プロセッサ１１から発行されたメモリ１５からのデータの読み出し命令（読み出し要求）を取得する（受け取る）。

【0057】

ステップＳ２２では、ＭＭＵ１３は、管理テーブル１６を参照し、読み出し命令で指定されたベースアドレスのレコードを管理テーブル１６から探索する。管理テーブル１６か
ら指定されたベースアドレスと関連づけられたキャッシュタグが発見された場合、ＭＭＵ１３は、キャッシュヒットと判定し、処理をステップＳ２７に進める。これに対し、指定されたベースアドレスのレコードが管理テーブル１６から発見されない場合、ＭＭＵ１３はキャッシュミスと判定し、処理をステップＳ２３に進める。

【0058】

ステップＳ２３では、ＭＭＵ１３は、指定されたベースアドレスを起点とするメモリ１５のブロック１５ａに記憶されたデータを取得する。ステップＳ２４では、ＭＭＵ１３は、ブロック１５ａから圧縮ビットが読み出されているか否かを判定することによって、データが圧縮データか否か（圧縮状態か非圧縮状態か）を判定する。このとき、データが圧縮データであると判定される場合には、処理がステップＳ２５に進み、そうでない場合には、処理がステップＳ２６に進む。

【0059】

ステップＳ２５では、ＭＭＵ１３は、解凍器１４Ｂを用いて（解凍器１４Ｂの動作を制御して）、メモリ１５から読み出されたデータの解凍を行う。ステップＳ２６では、ＭＭＵ１３は、キャッシュメモリ１２の空き状態のブロック１２ａにデータを書き込む。このとき、ＭＭＵ１３は、管理テーブル１６に、ベースアドレスと、データを書き込んだブロック１２ａのキャッシュタグとのペアを登録する。

【0060】

ステップＳ２６では、ＭＭＵ１３は、キャッシュメモリ１２のブロック１２ａに記憶したデータをプロセッサ１１に供給する。これによって、読み出し命令に対応するデータがプロセッサ１１に供給される。

【0061】

図８は、図５に示したメモリ１５の構成と異なる、メモリ１５の他の構成例（第２の構成例）を示す。図８において、メモリ１５には、一例としてブロック１５ａの２倍のサイズを有するブロック１５ｃ（圧縮ブロックと称する）が規定されている。そして、圧縮器１４Ａによって圧縮されたデータは、圧縮によるサイズの増減とは無関係に、圧縮ブロック１５ｃを単位に記憶される。

【0062】

図９は、第２の構成例に係るメモリ１５へのデータの書き込み時におけるＭＭＵ１３の動作例を示すフローチャートである。図９に示すフローチャートにおけるステップＳ１１～Ｓ１３の処理は、図６におけるステップＳ１１～Ｓ１３と同じ処理である。これに対し、図９に示すフローチャートでは、図６に示すステップＳ１４～Ｓ１８の処理がない代わりに、ステップＳ１６Ａが設けられている。ステップＳ１６Ａでは、ＭＭＵ１３は、ベースアドレスを起点に圧縮データをメモリ１５の圧縮ブロック１５ｃに書き込む。第２の構成例では、ベースアドレスは、圧縮ブロック１５ｃの起点となるアドレスである。

【0063】

図１０は、第２の構成例におけるメモリ１５からのデータの読み出し時におけるＭＭＵ１３の動作例を示すフローチャートである。第２の構成例が適用される場合、メモリ１５から読み出されるデータは圧縮状態のデータである。このため、図１０に示すフローチャートでは、図７のフローチャートにおけるステップＳ２４の処理、すなわち、データが圧縮状態か非圧縮状態かの判定は行われず、ステップＳ２３からステップＳ２５に進んで、データが解凍される。この点を除き、図１０のフローチャートの処理は、図７のフローチャートの処理と同じである。

【0064】

実施形態に係る情報処理装置１は、プロセッサ１１と、プロセッサ１１が使用するデータを記憶するキャッシュメモリ１２と、圧縮器１４Ａ及び解凍器１４Ｂと、記憶制御装置（ＭＭＵ）１３とを含む集積回路１０と、集積回路１０に接続されたメモリ１５とを含む。ＭＭＵ１３は、対象データをメモリ１５に記憶する場合に、圧縮器１４Ａを用いた対象データの圧縮を行い、圧縮状態の対象データをメモリ１５に送信する。また、ＭＭＵ１３は、圧縮状態の対象データがメモリ１５から受信された場合に、解凍器１４Ｂを用いた圧
縮状態の対象データの解凍を行い、解凍後の対象データをキャッシュメモリ１２に書き込む。

【0065】

これによって、集積回路１０とメモリ１５との間を伝送されるデータ量を減らして集積回路１０とメモリ１５との間の伝送帯域（スループット）を増大させることができる。このスループットの増大によって、メモリ１５に対する読み書きの所要時間を短縮することができ、プロセッサ１１の性能向上を図ることができる。

【0066】

情報処理装置１では、メモリ１５の記憶領域が対象データを記憶するブロックで区画されている。ＭＭＵ１３は、非圧縮状態の対象データのサイズがブロック１５ａのサイズを超えないが、圧縮状態の対象データのサイズがブロック１５ａのサイズを超える場合に、非圧縮状態の対象データをメモリ１５へ送信する。これによって、メモリ１５へ送信するデータ量を減らすことができる。

【0067】

また、ＭＭＵ１３は、対象データが圧縮状態を示す情報（圧縮ビット）とともに、圧縮状態の対象データをメモリ１５に送信する。メモリ１５は、圧縮ビットと圧縮状態の対象データとをブロック１５ａの何れかに記憶する。対象データ及び圧縮ビットがメモリ１５から受信された場合に、ＭＭＵ１３は、解凍器による対象データの解凍を行う。このように、メモリ１５から読み出したデータの解凍の要否を圧縮ビットを用いて行うことができる。この構成に好適なメモリ１５の構成として、メモリ１５にＥＣＣメモリが適用され、ＥＣＣメモリが有する誤り訂正符号の記憶領域（フィールド）１５ｂに、圧縮ビットが保管される。

【0068】

また、実施形態では、メモリ１５の第２の構成例として、メモリ１５の記憶領域に、ブロック１５ａのサイズより大きいサイズを有する圧縮ブロック１５ｃ単位でデータを記憶するように規定することができる。そして、メモリ１５に送信された圧縮状態の対象データが、圧縮ブロック１５ｃに記憶される。このように圧縮ブロック１５ｃを用いることで、圧縮によってデータサイズが大きくなる場合でも、圧縮状態のデータを圧縮ブロック１５ｃに収めることができ、隣接するブロックの上書きを回避することができる。以上説明した実施形態の構成は、発明の目的を逸脱しない範囲で適宜組み合わせることができる。

【符号の説明】

【0069】

１・・・情報処理装置
２・・・バス
１０・・・集積回路（マイクロプロセッサＬＳＩ）
１１・・・プロセッサ
１２・・・キャッシュメモリ
１３・・・記憶制御装置（ＭＭＵ）
１４Ａ・・・圧縮器
１４Ｂ・・・解凍器
１５・・・メモリ
１５ａ・・・ブロック
１５ｂ・・・圧縮ビットの記憶領域（フィールド）
１５ｃ・・・圧縮ブロック
１６・・・管理テーブル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】