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特開2022-177789出力信号を出力する回路及びシフトレジスタ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022177789

(43)【公開日】2022-12-01

(54)【発明の名称】出力信号を出力する回路及びシフトレジスタ

(51)【国際特許分類】

H03K 3/356 20060101AFI20221124BHJP

H03K 19/0175 20060101ALI20221124BHJP

H03K 19/094 20060101ALI20221124BHJP

G11C 19/28 20060101ALI20221124BHJP

G09G 3/20 20060101ALI20221124BHJP

G09G 3/36 20060101ALI20221124BHJP

G09G 3/3266 20160101ALI20221124BHJP

【ＦＩ】

H03K3/356 Z

H03K19/0175 220

H03K19/094 210

G11C19/28 210

G09G3/20 622E

G09G3/36

G09G3/3266

G09G3/20 621M

G09G3/20 680G

G09G3/20 611J

G09G3/20 670E

G09G3/20 612K

G09G3/20 670D

G09G3/20 670K

G09G3/20 622C

G09G3/20 622D

G09G3/20 622G

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022025893

(22)【出願日】2022-02-22

(31)【優先権主張番号】P 2021083961

(32)【優先日】2021-05-18

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】521515757

【氏名又は名称】厦門天馬顕示科技有限公司

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】音瀬智彦

【テーマコード（参考）】

5B074

5C006

5C080

5C380

5J056

5J300

【Ｆターム（参考）】

5B074CA01

5B074DB01

5C006AA16

5C006AF43

5C006AF64

5C006AF67

5C006AF68

5C006AF72

5C006BB16

5C006BC02

5C006BC03

5C006BC13

5C006BC23

5C006BF03

5C006BF24

5C006BF33

5C006BF34

5C006BF42

5C006EC09

5C006FA16

5C006FA20

5C006FA22

5C006FA33

5C006FA36

5C006FA42

5C080AA06

5C080AA10

5C080BB06

5C080DD05

5C080DD14

5C080DD18

5C080DD19

5C080DD25

5C080DD29

5C080EE25

5C080EE26

5C080EE29

5C080FF03

5C080FF11

5C080FF13

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080KK20

5C380AA01

5C380AB06

5C380AB18

5C380AB24

5C380BA10

5C380BA12

5C380BB03

5C380BB04

5C380BC18

5C380BD04

5C380BD09

5C380BD10

5C380BD11

5C380BD16

5C380CA10

5C380CA12

5C380CA30

5C380CB01

5C380CB26

5C380CB37

5C380CC02

5C380CC09

5C380CC26

5C380CC33

5C380CC48

5C380CC63

5C380CE04

5C380CE12

5C380CE20

5C380CF07

5C380CF43

5C380CF53

5C380DA02

5C380DA06

5C380DA33

5C380DA40

5C380DA46

5C380FA02

5C380FA03

5C380FA21

5C380FA22

5C380FA28

5C380GA05

5C380GA08

5C380GA09

5C380GA12

5C380HA03

5C380HA05

5J056AA04

5J056BB21

5J056CC14

5J056DD13

5J056DD27

5J056KK01

5J300AA25

5J300SB02

5J300TB02

(57)【要約】

【課題】ＣＭＯＳ回路の特性を改善する。
【解決手段】第１Ｐ型薄膜トランジスタがＯＮである間、Ｎ型薄膜トランジスタ及び第２Ｐ型薄膜トランジスタはＯＦＦであり、出力線に第１出力信号供給配線の信号が供給される。Ｎ型薄膜トランジスタ及び第２Ｐ型薄膜トランジスタがＯＮである間、第１Ｐ型薄膜トランジスタがＯＦＦあり、出力線に第２出力信号供給配線の信号が供給される。
【選択図】図４

【特許請求の範囲】

【請求項1】

出力線から出力信号を出力する回路であって、
第１出力信号供給配線と、
第２出力信号供給配線と、
出力線と、
前記第１出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、第１Ｐ型薄膜トランジスタと、
前記第２出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、Ｎ型薄膜トランジスタと、
前記第２出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、第２Ｐ型薄膜トランジスタと、
を含み、
前記第１Ｐ型薄膜トランジスタがＯＮである間、前記Ｎ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタはＯＦＦであり、前記出力線に前記第１出力信号供給配線の信号が供給され、
前記Ｎ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタがＯＮである間、前記第１Ｐ型薄膜トランジスタがＯＦＦあり、前記出力線に前記第２出力信号供給配線の信号が供給される、
回路。

【請求項2】

請求項１に記載の回路であって、
前記第１Ｐ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタは、Ｐ型ポリシリコン薄膜トランジスタである、
回路。

【請求項3】

請求項２に記載の回路であって、
前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタのゲートに、第１ゲート信号が入力され、
前記第２Ｐ型薄膜トランジスタのゲートに、前記第１ゲート信号と逆の時間変化を示す第２ゲート信号が入力される、
回路。

【請求項4】

請求項１又は２に記載の回路であって、
前記第２Ｐ型薄膜トランジスタは、前記出力線の電位を、前記第２出力信号供給配線の電位より所定電圧だけ高い電位にし、
前記Ｎ型薄膜トランジスタは、前記第２出力信号供給配線の電位より所定電圧だけ高い電位から、前記第２出力信号供給配線の電位にする、
回路。

【請求項5】

シフトレジスタであって、
連結された、順次出力信号を出力する複数のシフトレジスタ単位を含み、
前記複数のシフトレジスタ単位のそれぞれは、請求項１に記載の回路を含む、
シフトレジスタ。

【請求項6】

請求項５に記載のシフトレジスタであって、
第１出力信号供給配線及び第２出力信号供給配線の一方は定電位信号を与え、
第１出力信号供給配線及び第２出力信号供給配線の他方は、低電位と高電位との間で周期的に変化する信号を与える、
シフトレジスタ。

【請求項7】

請求項５に記載のシフトレジスタであって、
前記複数のシフトレジスタ単位のそれぞれは、
第１制御スイッチ薄膜トランジスタと、
第２制御スイッチ薄膜トランジスタと、
をさらに含み、
前記第１制御スイッチ薄膜トランジスタ及び前記第２制御スイッチ薄膜トランジスタは同一導電型であって、同一の入力信号によりＯＮ／ＯＦＦ制御され、
前記第１制御スイッチ薄膜トランジスタ及び前記第２制御スイッチ薄膜トランジスタの一方は、ＯＮ状態において、前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタにゲート信号を与え、
前記第１制御スイッチ薄膜トランジスタ及び前記第２制御スイッチ薄膜トランジスタの他方は、ＯＮ状態において、前記第２Ｐ型薄膜トランジスタにゲート信号を与える、
シフトレジスタ。

【請求項8】

請求項５又は７に記載のシフトレジスタであって、
前記複数のシフトレジスタ単位のそれぞれは、第３制御スイッチ薄膜トランジスタをさらに含み、
前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタのゲートに第１ゲート信号が与えられ、
前記第２Ｐ型薄膜トランジスタのゲートに第２ゲート信号が与えられ、
前記第３制御スイッチ薄膜トランジスタのゲートに前記第１ゲート信号及び前記第２ゲート信号の一方が与えられ、
前記第３制御スイッチ薄膜トランジスタは、ＯＮ状態において、前記第１ゲート信号及び前記第２ゲート信号の他方を与える、
シフトレジスタ。

【請求項9】

請求項５又は７に記載のシフトレジスタであって、
前記複数のシフトレジスタ単位のそれぞれは、第４制御スイッチ薄膜トランジスタをさらに含み、
前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタのゲートに第１ゲート信号が与えられ、
前記第２Ｐ型薄膜トランジスタのゲートに第２ゲート信号が与えられ、
前記第４制御スイッチ薄膜トランジスタはダイオード接続状態であり、
前記第４制御スイッチ薄膜トランジスタのドレインに対して、周期的に変化する信号が入力され、
前記第４制御スイッチ薄膜トランジスタは、順バイアス状態において、前記第１ゲート信号及び前記第２ゲート信号の一方を与える、
シフトレジスタ。

【請求項10】

請求項５又は７に記載のシフトレジスタであって、
前記複数のシフトレジスタ単位のそれぞれは、第３制御スイッチ薄膜トランジスタと第４制御スイッチ薄膜トランジスタとをさらに含み、
前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタのゲートに第１ゲート信号が与えられ、
前記第２Ｐ型薄膜トランジスタのゲートに第２ゲート信号が与えられ、
前記第３制御スイッチ薄膜トランジスタのゲートに前記第１ゲート信号及び前記第２ゲート信号の一方が与えられ、
前記第３制御スイッチ薄膜トランジスタは、ＯＮ状態において、前記第１ゲート信号及び前記第２ゲート信号の他方を与え、
前記第４制御スイッチ薄膜トランジスタはダイオード接続状態であり、
前記第４制御スイッチ薄膜トランジスタのドレインに対して、周期的に変化する信号が入力され、
前記第４制御スイッチ薄膜トランジスタは、順バイアス状態において、前記第１ゲート信号及び前記第２ゲート信号の一方を与える、
シフトレジスタ。

【請求項11】

請求項５に記載のシフトレジスタであって、
前記複数のシフトレジスタ単位の各シフトレジスタ単位は、Ｌレベルの信号パルスを出力し、
前記第１出力信号供給配線は、一定のＨレベルの信号を供給し、
前記出力線が、前記Ｌレベルの信号パルスを出力した後、前記Ｈレベルの信号を出力している所定期間において、前記第１Ｐ型薄膜トランジスタはＯＮ／ＯＦＦを繰り返す、
シフトレジスタ。

【請求項12】

請求項１１に記載のシフトレジスタであって、
前記第１Ｐ型薄膜トランジスタ及び前記Ｎ型薄膜トランジスタは、クロック信号によりＯＮ／ＯＦＦされ、
前記第２出力信号供給配線は、前記クロック信号を供給する、
シフトレジスタ。

【請求項13】

請求項１１に記載のシフトレジスタであって、
前記第１Ｐ型薄膜トランジスタは、クロック信号によりＯＮ／ＯＦＦされ、
前記所定期間において、前記Ｎ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタはＯＦＦである、
シフトレジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、出力信号を出力する回路及びシフトレジスタに関する。

【背景技術】

【0002】

表示装置としては、液晶表示装置（ＬＣＤ）やＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ）表示装置が広く利用されている。これら表示装置は、走査線を駆動（選択）するためのシフトレジスタを含む。また、表示装置の素子（駆動トランジスタやＯＬＥＤ）の特性を測定し、その測定結果に基づきデータ信号を補正する、ＯＬＥＤ表示装置が知られている。このようなデータ信号の外部補償を行うＯＬＥＤ表示装置は、測定用の制御信号を出力するシフトレジスタを含む。

【0003】

同一基板上に低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）と、酸化物半導体ＴＦＴ、例えば、ＩＧＺＯＴＦＴとを集積したＬＴＰＯ技術を用いたデバイスが、表示パネルへ適用されてきており、さらに、その適用範囲が拡大している。

【0004】

これらの製品は、例えば、リーク電流が問題となる箇所にはＩＧＺＯを適用し、駆動能力が必要な箇所にはＬＴＰＳを適用するといったデバイス特性に合わせた設計が可能となる。また、ＰＭＯＳ型のＬＴＰＳＴＦＴとＮＭＯＳ型のＩＧＺＯＴＦＴとを組み合わせることにより、ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ)のデバイスが実現できる可能性も検討されている。

【0005】

シフトレジスタにデータが入力されてから出力するまで間に、出力トランジスタのゲートが接続されるノードを高電位（もしくは低電位）に変更する。このとき常に、高電位電源もしくは低電位電源のいずれかに電気的接続するためには、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を使用するＣＭＯＳにより、相補的に電源と接続する。ＣＭＯＳ回路は、単一導電性ＴＦＴの回路と比較して、回路規模を小さくでき、信頼性も高い。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許出願第２０１０／０１７６３９５号

【特許文献2】米国特許出願第２００３／０１７３９９５号

【特許文献3】米国特許出願第２０１９／０２０４９６８号

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかし、ＬＴＰＳＴＦＴと酸化物半導体ＴＦＴとを組み合わせたＣＭＯＳ回路は、それらＴＦＴの特性に起因するいくつかの課題を持つ。一つは、ＬＴＰＳと酸化物半導体との間に移動度の大きな差分の存在が、ＣＭＯＳ回路において酸化物半導体ＴＦＴの占める面積が増大させることである。例えば、ＩＧＺＯの移動度は、ＬＴＰＳの移動度より一桁近く低い。他の一つは、酸化物半導体ＴＦＴの低リーク特性の背反として、出力線の残留電荷が抜けにくいことである。これにより、動作不良が発生し、信頼性が低下し得る。

【課題を解決するための手段】

【0008】

本開示の一態様は、出力線から出力信号を出力する回路であって、第１出力信号供給配線と、第２出力信号供給配線と、出力線と、前記第１出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、第１Ｐ型薄膜トランジスタと、前記第２出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、Ｎ型薄膜トランジスタと、前記第２出力信号供給配線と前記出力線との間においてＯＮ／ＯＦＦする、第２Ｐ型薄膜トランジスタと、を含む。前記第１Ｐ型薄膜トランジスタがＯＮである間、前記Ｎ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタはＯＦＦであり、前記出力線に前記第１出力信号供給配線の信号が供給される。前記Ｎ型薄膜トランジスタ及び前記第２Ｐ型薄膜トランジスタがＯＮである間、前記第１Ｐ型薄膜トランジスタがＯＦＦあり、前記出力線に前記第２出力信号供給配線の信号が供給される。

【発明の効果】

【0009】

本開示の一態様によれば、ＣＭＯＳ回路の特性を改善することができる。

【図面の簡単な説明】

【0010】

【図1】ＯＬＥＤ表示装置の構成例を模式的に示す。

【図2A】ＯＬＥＤ表示装置の画素回路の構成例を示す。

【図2B】液晶表示装置の画素回路の構成例を示す。

【図2C】液晶表示装置の画素回路の構成例を示す。

【図3A】本明細書の一実施形態に係るＣＭＯＳ回路の構成を示す。

【図3B】図３Ａに示すＣＭＯＳ回路のデバイスレイアウトの例を模式的に示す。

【図3C】図３Ａに示すＣＭＯＳ回路のデバイスレイアウトの例を模式的に示す。

【図4】走査ドライバのシフトレジスタに含めることができるシフトレジスタ単位の回路構成を模式的に示している。

【図5】図４に示す回路のタイミングチャートを示す。

【図6】走査ドライバに実装可能なシフトレジスタの一部を示す。

【図7】図６に示すシフトレジスタの信号のタイミングチャートを示す。

【図8】走査ドライバに実装可能なシフトレジスタ単位の回路構成例を示す。

【図9】図８に示す回路のタイミングチャートを示す。

【図10】走査ドライバのシフトレジスタの信号のタイミングチャートを示す。

【図11】シフトレジスタ単位の他の構成例を示す。

【図12】図１１に示す回路のタイミングチャートを示す。

【図13】図１１及び１２を参照して説明したシフトレジスタ単位を含むシフトレジスタの一部の構成を示す。

【図14】シフトレジスタ単位の他の構成例を示す。

【図15】図１４に示す回路のタイミングチャートを示す。

【図16】図１４及び１５を参照して説明したシフトレジスタ単位を含むシフトレジスタの一部の構成を示す。

【発明を実施するための形態】

【0011】

以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。

【0012】

＜概観＞
以下において、液晶表示装置（ＬＣＤ）やＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔ－ＥｍｉｔｔｉｎｇＤｉｏｄｅ）表示装置等のシフトレジスタに適用可能な回路構成を説明する。以下に開示する回路は、表示装置と異なる装置に適用することができる。

【0013】

本明細書の一実施形態に係る回路は、低温ポリシリコン（ＬＴＰＳ）薄膜トランジスタ（ＴＦＴ）と、酸化物半導体ＴＦＴ、例えば、ＩＧＺＯＴＦＴとを集積したＬＴＰＯ技術を利用する。当該回路は、ＰＭＯＳ型（単にＰ型とも呼ぶ）のＬＴＰＳＴＦＴとＮＭＯＳ型（単にＮ型とも呼ぶ）のＩＧＺＯＴＦＴとを組み合わせることにより構成される、ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ)回路を含む。

【0014】

ＣＭＯＳ回路は、単一導電型のＴＦＴで構成された回路と比較して、回路規模を小さくすることができる。単一導電ＴＦＴ回路は、高電圧の出力信号を生成するため、ブートストラップにより、プルダウン用ＴＦＴのゲート電位を降下させる必要がある。ブートストラップを行うためには、プルダウン用ＴＦＴのゲートとソースとの間に、容量を設ける必要がある。

【0015】

さらに、ブートストラップ時の高電圧により特定の制御ＴＦＴのドレインとソースとの間に高電圧が印加されないように、分離用ＴＦＴが実装される。これらにより、単一導電方回路の規模が、増大する。また、電気的ストレスがＴＦＴに印加されるために信頼性が低下し得る。

【0016】

ＣＭＯＳ回路は、単一型回路におけるブートストラップが不要であり、ブートストラップのための回路素子を省略して、回路規模を小さくすることができる。しかし、ＬＴＰＳＴＦＴと酸化物半導体ＴＦＴとを組み合わせた従来のＣＭＯＳ回路は、いくつかの課題を持つ。一つは、ＣＭＯＳ回路において酸化物半導体ＴＦＴの占める面積が大きいことである。これは、ＬＴＰＳと酸化物半導体との間に移動度の大きな差分が存在することに起因する。例えば、ＩＧＺＯの移動度は、ＬＴＰＳの移動度の１／１０程度である。

【0017】

他の一つは、従来のＣＭＯＳ回路の出力線の残留電荷が抜けにくく、動作不良が発生し、信頼性が低下し得ることである。これは、酸化物半導体ＴＦＴの低リーク特性に起因する。例えば、車載表示装置において、駆動中に予期せぬ電源電圧の変動によりＣＭＯＳ回路に供給される入力信号が不安定になったときに、黒表示に切り替えて異状表示を防ぐフェイルセーフ機能が求められている。酸化物半導体ＴＦＴのオフリークが小さいため、残留電荷による表示不良が発生し得る。

【0018】

本明細書の一実施形態に係るＣＭＯＳ回路は、出力線に高電位を供給するためのプルアップ用Ｐ型ＴＦＴと、出力線に低電位を供給するためのプルダウン用Ｎ型ＴＦＴと、に加えて、プルダウン用Ｐ型ＴＦＴを含む。Ｐ型ＴＦＴはＬＴＰＳＴＦＴであってもよく、Ｎ型ＴＦＴは酸化物半導体ＴＦＴ、例えば、ＩＧＺＯＴＦＴであってもよい。Ｐ型ＴＦＴの移動度がＮ型ＴＦＴの移動度より高く、Ｎ型ＴＦＴのリーク電流がＰ型ＴＦＴのリーク電流より小さいＣＭＯＳ回路において、本構成は特に効果的である。Ｐ型ＴＦＴの半導体はポリシリコン以外の材料でもよく、Ｎ型ＴＦＴの半導体は酸化物半導体以外の材料でもよい。

【0019】

上述のように、出力線の電位を所定の高電位レベル（ＶＨ）までプルアップする動作は、プルアップ用のＰ型ＴＦＴが担う。プルダウン用Ｐ型ＴＦＴは、所定の低電位（ＶＬ）から所定電圧だけ高い電位、具体的には実質的にプルダウン用Ｐ型ＴＦＴの閾値電圧だけ高い電位（ＶＬ＋Ｖｔｈ）まで、出力線の電位をプルダウンできる。プルダウン用Ｎ型ＴＦＴは、電位（ＶＬ＋Ｖｔｈ）から所定電位レベルＶＬまで、出力線の電位を連続的にプルダウンする。

【0020】

プルダウン用Ｐ型ＴＦＴが、出力線の電位を（ＶＬ＋Ｖｔｈ）まで低下させるので、プルダウン用Ｎ型ＴＦＴの動作は、出力線の電位をプルダウンするために大きな駆動能力を必要としない。そのため、ＣＭＯＳ構成と比較して、回路面積の増大を抑制できる。

【0021】

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

【0022】

＜実施形態１＞
［全体構成］
図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。以下において、本開示のシフトレジスタを適用する装置の例として、ＯＬＥＤ表示装置を説明するが、他の表示装置又は表示装置と異なる装置に、適用することができる。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子が形成されるＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）基板１００と、ＯＬＥＤ素子を封止する封止構造部２００と、を含む。

【0023】

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。第１の走査ドライバ１３１は、例えば、ＴＦＴ基板１００の走査線を駆動する。第２の走査ドライバ１３２は、例えば、有機発光素子やＴＦＴ等の素子特性を測定するために、測定制御線を駆動する。

【0024】

ドライバＩＣ１３４は、ＦＰＣ（ＦｌｅｘｉｂｌｅＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：ＡｎｉｓｏｔｒｏｐｉｃＣｏｎｄｕｃｔｉｖｅＦｉｌｍ）を用いて実装される。

【0025】

ドライバＩＣ１３４は、走査ドライバ１３１及び１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

【0026】

［画素回路構成］
ＴＦＴ基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタ２１と、選択トランジスタ２２と、測定用トランジスタ２４と、保持容量Ｃとを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、電界効果トランジスタであり、より具体的にはＴＦＴである。

【0027】

選択トランジスタ２２は副画素を選択するスイッチである。図２Ａの構成例において、選択トランジスタ２２はＮ型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。一つのソース／ドレイン端子はデータ線１０５に接続されている。他のソース／ドレイン端子は、駆動トランジスタ２１のゲート端子に接続されている。

【0028】

駆動トランジスタ２１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタ２１はＰ型ＴＦＴであり、そのゲート端子は選択トランジスタ２２のソース／ドレイン端子に接続されている。駆動トランジスタ２１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１のアノードに接続されている。駆動トランジスタ２１のゲート端子とソース端子との間に保持容量Ｃが形成されている。

【0029】

測定用トランジスタ２４は、Ｐ型ＴＦＴであり、基準電圧供給線１１０とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。測定用トランジスタ２４のゲートに測定制御線１０９から制御信号が供給されることによりこの制御が行われる。測定用トランジスタ２４は、駆動トランジスタ２１やＯＬＥＤ素子Ｅ１の特性を測定する目的で使用される。

【0030】

次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、選択トランジスタ２２をオン状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃに格納される。保持容量Ｃは、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、駆動トランジスタ２１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

【0031】

測定用トランジスタ２４は、駆動トランジスタ２１の特性を測定する目的で使用できる。例えば、駆動トランジスタ２１を飽和領域、測定用トランジスタ２４を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１１０（Ｖｒｅｆ）に流れる電流を測定すれば、駆動トランジスタ２１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタ２１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

【0032】

または、駆動トランジスタ２１をオフ状態にして測定用トランジスタ２４をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１０から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

【0033】

図２ＡのＯＬＥＤ表示装置１０の画素回路は例であって、画素回路は他の回路構成を有してよい。画素回路を構成するＴＦＴ及び容量素子の数並びにＴＦＴそれぞれの導電型は、ＴＦＴ基板の設計に応じて決定される。

【0034】

次に、液晶表示装置の画素回路の例を説明する。図２Ｂ及び２Ｃは、それぞれ、液晶表示装置の画素回路の例を示す。図２Ｂの画素回路例は、Ｎ型スイッチ薄膜トランジスタ２０２と、保持容量Ｃｓｔと、共通電極と画素電極との間の液晶ＬＣとを含む。共通電極には、共通電位Ｖｃｏｍが与えられている。走査ドライバが走査線２０６に選択パルスを出力し、Ｎ型スイッチ薄膜トランジスタ２０２をオン状態にする。データ線２０５は、ＯＮ状態のＮ型スイッチ薄膜トランジスタ２０２を介して、データ信号を画素電極及び保持容量Ｃｓｔに与える。

【0035】

図２Ｃの画素回路例は、Ｐ型スイッチ薄膜トランジスタ２１２と、保持容量Ｃｓｔと、共通電極と画素電極との間の液晶ＬＣとを含む。共通電極には、共通電位Ｖｃｏｍが与えられている。走査ドライバが走査線２０６に選択パルスを出力し、Ｐ型スイッチ薄膜トランジスタ２１２をオン状態にする。データ線２０５は、ＯＮ状態のＰ型スイッチ薄膜トランジスタ２１２を介して、データ信号を画素電極及び保持容量Ｃｓｔに与える。

【0036】

走査ドライバ１３１及び１３２は、それぞれ、走査線１０６及び測定制御線１０９を順次選択するためのシフトレジスタを含む。以下に説明するシフトレジスタは、走査ドライバ１３１及び１３２の一方又は双方に適用することができる。

【0037】

［ＣＭＯＳ回路構成］
図３Ａは、本明細書の一実施形態に係るＣＭＯＳ回路の構成を示す。ＣＭＯＳ回路は、例えば、走査ドライバ１３１、１３２の双方又は一方に含めることができる。ＣＭＯＳ回路は、第１Ｐ型ＴＦＴ３１１、第２Ｐ型ＴＦＴ３１２、及びＮ型ＴＦＴ３１５を含む。第１Ｐ型ＴＦＴ３１１はプルアップ用ＴＦＴであり、第２Ｐ型ＴＦＴ３１２及びＮ型ＴＦＴ３１５は、プルダウン用ＴＦＴである。図３Ａの構成例において、Ｐ型ＴＦＴ３１１、３１２は、ＬＴＰＳＴＦＴであり、Ｎ型ＴＦＴ３１５は酸化物半導体ＴＦＴ、例えば、ＩＧＺＯＴＦＴである。

【0038】

プルアップ用Ｐ型ＴＦＴ３１１は、高電位ＶＨを与える高電位線３３１と、出力信号ＯＵＴを出力する出力線３２１との間に存在する。プルアップ用Ｐ型ＴＦＴ１３１の二つのソース／ドレインは、それぞれ、高電位線３３１と出力線３２１とに接続されている。高電位線３３１は、第１出力信号供給配線に含まれる。

【0039】

プルダウン用Ｐ型ＴＦＴ３１２は、高電位ＶＨより低い低電位ＶＬを与える低電位線３３３と、出力線３２１との間に存在する。プルダウン用Ｐ型ＴＦＴ３１２の二つのソース／ドレインは、それぞれ、低電位線３３３と出力線３２１とに接続されている。低電位線３３３は、第２出力信号供給配線に含まれる。

【0040】

プルダウン用Ｎ型ＴＦＴ３１５は、低電位ＶＬを与える低電位線３３１と、出力線３２１との間に存在する。プルダウン用Ｎ型ＴＦＴ３１５の二つのソース／ドレインは、それぞれ、低電位線３３２と出力線３２１とに接続されている。低電位線３３２は、低電位線３３３と同様に低電位ＶＬを与え、第２出力信号供給配線に含まれる。低電位線３３２は、低電位線３３３と接続されてよい。プルアップ用Ｐ型ＴＦＴ３１１のソース／ドレインと、プルダウン用ＴＦＴ３１２、３１５それぞれのソース／ドレインとの間の中間ノードの電位が、出力線３２１の信号ＯＵＴの電位である。

【0041】

プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｎ型ＴＦＴ３１５のゲートには、同一の制御信号（第１ゲート信号）ＩＮ１が入力される。プルダウン用Ｐ型ＴＦＴ３１２のゲートには、制御信号ＩＮ１と異なる制御信号（第２ゲート信号）ＩＮ２が入力される。後述するように、プルアップ用Ｐ型ＴＦＴ３１１がＯＮである間、プルダウン用ＴＦＴ３１２及び３１５は、ＯＦＦである。反対に、プルダウン用ＴＦＴ３１２及び３１５がＯＮである間、プルアップ用Ｐ型ＴＦＴ３１１はＯＦＦである。

【0042】

図３Ａの例において、制御信号ＩＮ１と制御信号ＩＮ２とは、逆の時間変化を示す。図３Ａの例において、同一の制御信号ＩＮ１が入力されている。他の構成例において、分離された配線を介して伝送される同一の変化を示す異なる制御信号が、プルアップ用Ｐ型ＴＦＴ３１１とプルダウン用Ｎ型ＴＦＴ３１５のゲートに入力されてもよい。

【0043】

出力線３２１を高電位ＶＨまでプルアップする動作は、プルアップ用Ｐ型ＴＦＴ３１１が担う。プルアップ用Ｐ型ＴＦＴ３１１がＯＮであるとき、プルアップ用Ｐ型ＴＦＴ３１１は、高電位線３３１の高電位ＶＨを、出力線３２１に与える。

【0044】

プルダウン用Ｐ型ＴＦＴ３１２の駆動能力は、プルダウン用Ｎ型ＴＦＴ３１５より高い。プルダウン用Ｐ型ＴＦＴ３１２は、低電位ＶＬより所定電圧だけ高い電位まで、出力線の電位をプルダウンする。所定電圧は、プルダウン用Ｐ型ＴＦＴ３１２の閾値電圧Ｖｔｈと実質的に一致する。つまり、プルダウン用Ｐ型ＴＦＴ３１２は、電位（ＶＬ＋Ｖｔｈ）まで、出力線３２１の電位をプルダウンする。連続的に、プルダウン用Ｎ型ＴＦＴ３１５は、出力線３２１の電位を低電位ＶＬまでプルダウンする。

【0045】

酸化物半導体ＴＦＴは、ＬＴＰＳＴＦＴと比較して、オフリーク電流が小さい。図３Ａに示す構成においては、出力線３２１と低電位線３３３との間にプルダウン用Ｐ型ＴＦＴ３１２が存在する。つまり、出力線３２１と低電位線３３３との間にＬＴＰＳＴＦＴ３１２を通るリークパスが存在する。そのため、ＯＦＦ動作時に、出力線３２１における残留電荷３４１による動作不良の発生や信頼性の低下を抑制することができる。

【0046】

プルダウン用Ｎ型ＴＦＴ３１５は大きな駆動力を必要としないため、プルダウン用Ｎ型ＴＦＴ３１５のサイズを小さくすることができる。例えば、プルダウン用Ｎ型ＴＦＴ３１５のチャネル幅は、プルアップ用Ｐ型ＴＦＴ３１１のチャネル幅以下でもよい。二つのＰ型ＴＦＴ３１１、３１２のチャネル幅は、例えば同一であり、これら同一構造を有していてもよい。他の例において、プルアップ用Ｐ型ＴＦＴ３１１のチャネル幅は、プルダウン用Ｐ型ＴＦＴ３１２のチャネル幅より大きくてもよい。

【0047】

図３Ｂ及び３Ｃは、図３Ａに示すＣＭＯＳ回路のデバイスレイアウトの例を模式的に示す。図３Ｂ及び３Ｃに示すデバイスレイアウトにおいて、酸化物半導体ＴＦＴであるプルダウン用Ｎ型ＴＦＴ３１５のサイズ（チャネル幅）は、プルダウン用Ｐ型ＴＦＴ３１２が含まれない従来構成より小さい。

【0048】

図３Ｂにおいて、プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｐ型ＴＦＴ３１２はトップゲート構造を有し、プルダウン用Ｎ型ＴＦＴ３１５はボトムゲート構造を有する。Ｐ型ＴＦＴ３１１、３１２それぞれのチャネルは、ＬＴＰＳ膜３５１、３５２に形成される。Ｎ型ＴＦＴ３１５のチャネルは、酸化物半導体膜３５３に形成される。図３Ｂの構成例において、プルアップ用Ｐ型ＴＦＴ３１１のチャネル幅は、プルダウン用Ｐ型ＴＦＴ３１２のチャネル幅より大きい。

【0049】

図３Ｃにおいて、Ｐ型ＴＦＴ３１１、３１２それぞれのチャネルは、ＬＴＰＳ膜３６１、３６２に形成される。Ｎ型ＴＦＴ３１５のチャネルは、酸化物半導体膜３６３に形成される。図３Ｃの構成例において、プルアップ用Ｐ型ＴＦＴ３１１のチャネル幅は、プルダウン用Ｐ型ＴＦＴ３１２のチャネル幅と同一でもよい。

【0050】

＜実施形態２＞
以下において、画素回路内のＰ型ＴＦＴのゲート信号を出力する構成を説明する。図４は、１段のシフトレジスタ（フリップフロップ又はシフトレジスタ単位とも呼ぶ）の回路構成を模式的に示している。図４に示すシフトレジスタ単位は、図３Ａに示すＣＭＯＳ回路を含む。図４に示すシフトレジスタ単位は、例えばＯＬＥＤ表示装置の走査ドライバ１３２又は図２Ｃに示す液晶画素回路に対する走査ドライバのシフトレジスタに含めることができる。

【0051】

シフトレジスタ単位は、例えば、図２Ａに示すＰ型ＴＦＴ２４又は図２Ｃに示すＰ型ＴＦＴ２１２のゲート信号を出力する。シフトレジスタ単位は、低電位レベルの出力信号パルスをＰ型ＴＦＴ２４又は２１２のゲートに与える。以下に説明する回路において、Ｐ型ＴＦＴはＬＴＰＳＴＦＴであり、Ｎ型ＴＦＴは酸化物半導体ＴＦＴであってよい。シフトレジスタ単位におけるＴＦＴは、ＯＮ／ＯＦＦ動作する。

【0052】

シフトレジスタ単位に対する入力は、高電源電位ＶＧＨ、低電源電位ＶＧＬ、前段シフトレジスタ単位からの入力信号ＩＮ、及び高電位と低電位との間で周期的に時間変化するクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴである。入力信号ＩＮ、及びクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴは、高電源電位ＶＧＨと等しい高電位（ハイレベル）及び低電源電位ＶＧＬと等しい低電位（ローレベル）の間で切り替わる。出力線３２１からの出力は、次段のシフトレジスタ単位への信号である。

【0053】

シフトレジスタ単位は、図３Ａを参照して説明した、プルアップ用Ｐ型ＴＦＴ３１１、プルダウン用Ｐ型ＴＦＴ３１２、及びプルダウン用Ｎ型ＴＦＴ３１５を含む。プルアップ用Ｐ型ＴＦＴ３１１のゲートとプルダウン用Ｎ型ＴＦＴ３１５のゲートはノードＮ２を介して接続されている。これらのゲートには、同一の電位が与えられる。シフトレジスタ単位は、さらに、Ｐ型ＴＦＴ４１１から４１５を含む。

【0054】

Ｐ型ＴＦＴ４１２及び４１５の一方は、第１制御スイッチＴＦＴの例であり、他方は、第２制御スイッチＴＦＴの例である。Ｐ型ＴＦＴ４１４は第３制御スイッチＴＦＴの例であり、Ｐ型ＴＦＴ４１３は第４制御スイッチＴＦＴの例である。

【0055】

プルアップ用Ｐ型ＴＦＴ３１１のソース／ドレインの一方には、一定の高電源電位ＶＧＨが与えられる。プルダウン用ＴＦＴ３１２及び３１５それぞれのソース／ドレインの一方には、クロック信号ＣＬＫ＿ＤＲＶが与えられる。後述するように、プルダウン用ＴＦＴ３１２及び３１５がＯＮであるとき、クロック信号ＣＬＫ＿ＤＲＶは、高電源電位ＶＧＨより低い低電位レベルにある。その電位は、低電源電位ＶＧＬと同一である。

【0056】

Ｐ型ＴＦＴ４１１のゲートは、出力線３２１と接続されており、それらは同電位である。Ｐ型ＴＦＴ４１１の一方のソース／ドレインは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ４１１の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。高電源電位ＶＧＨは一定である。Ｐ型ＴＦＴ４１１は、ノードＮ２がフローティングとなり回路動作が不安定になることを防ぐことができる。Ｐ型ＴＦＴ４１１は省略されてもよい。

【0057】

Ｐ型ＴＦＴ４１２のゲートには、信号ＩＮが与えられる。Ｐ型ＴＦＴ４１２の一方のソース／ドレインは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ４１２の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。

【0058】

Ｐ型ＴＦＴ４１３のソースは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ４１３のゲートはドレインに接続され、ダイオード接続状態にある。ドレインには、クロック信号ＣＬＫ＿ＲＳＴが与えられる。

【0059】

Ｐ型ＴＦＴ４１４のゲートは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されており、それらのゲート電位は同一である。Ｐ型ＴＦＴ４１４の一方のソース／ドレインは、ノードＮ１を介してプルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ４１４の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。

【0060】

Ｐ型ＴＦＴ４１５のゲートには、信号ＩＮが与えられる。Ｐ型ＴＦＴ４１５の一方のソース／ドレインは、ノードＮ１を介してプルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ４１５の他方のソース／ドレインには、低電源電位ＶＧＬが与えられている。低電源電位ＶＧＬは一定である。

【0061】

以下において、図４に示す回路の動作を説明する。図５は、図４に示す回路のタイミングチャートを示す。以下において、信号の高電位レベルをＨ、低電位レベルをＬと表す。全ての信号高電位レベルは高電源電位ＶＧＨであり、低電位レベルは低電源電位ＶＧＬである。図５において、全ての信号は同期している。

【0062】

まず、時刻Ｔ１の直前の状態を説明する。入力信号ＩＮはＨ、クロック信号ＣＬＫ＿ＤＲＶはＨ、クロック信号ＣＬＫ＿ＲＳＴはＬである。ノードＮ１の電位はＨ、ノードＮ２の電位はＬである。Ｐ型ＴＦＴ４１５及び４１２はＯＦＦである。ダイオード接続のＰ型ＴＦＴ４１３は、順バイアス状態である。プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦである。プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦであり、プルアップ用Ｐ型ＴＦＴ３１１及びＰ型ＴＦＴ４１４はＯＮである。Ｐ型ＴＦＴ４１１はＯＦＦである。出力信号ＯＵＴは、Ｈである。

【0063】

次に、時刻Ｔ１における構成要素の動作を説明する。入力信号ＩＮがＨからＬに変化する。時刻Ｔ１から時刻Ｔ２の間において、前段のシフトレジスタ単位から転送パルス（入力信号ＩＮにおける低電位レベルＬ）が入力される。また、クロック信号ＣＬＫ＿ＲＳＴは、ＬからＨへ変化する。

【0064】

入力信号ＩＮの上記変化に応答して、Ｐ型ＴＦＴ４１５及び４１２がＯＮになる。クロック信号ＣＬＫ＿ＲＳＴの上記変化に応答して、Ｐ型ＴＦＴ４１３は、逆バイアス状態になる。ノードＮ１の電位がＨからＬに変化し、ノードＮ２の電位がＬからＨに変化する。

【0065】

ノードＮ１の電位がＨからＬに変化するため、プルダウン用Ｐ型ＴＦＴ３１２はＯＮになる。ノードＮ２の電位がＬからＨに変化するため、プルダウン用Ｎ型ＴＦＴ３１５はＯＮになる。クロック信号ＣＬＫ＿ＤＲＶはＨを維持しており、出力信号ＯＵＴはＨを維持する。出力信号ＯＵＴはＨを維持しており、Ｐ型ＴＦＴ４１１はＯＦＦのままである。

【0066】

次に、時刻Ｔ２における構成要素の動作を説明する。入力信号ＩＮがＬからＨに変化する。Ｐ型ＴＦＴ４１５及び４１２がＯＦＦになる。クロック信号ＣＬＫ＿ＲＳＴはＨを維持している。ノードＮ１の電位はＬであり、そしてフローティング状態である。

【0067】

クロック信号ＣＬＫ＿ＤＲＶがＨからＬに変化する。これにより、出力信号ＯＵＴが、ＨからＬへ変化する。さらに、Ｐ型ＴＦＴ４１１がＯＮになる。ノードＮ２の電位は、Ｈのままである。時刻Ｔ２からＴ３の期間において、当該シフトレジスタ単位は、転送するパルスを表示領域１２５の制御線及び次段のシフトレジスタ単位に出力する。

【0068】

次に、時刻Ｔ３における構成要素の動作を説明する。入力信号ＩＮはＨを維持し、Ｐ型ＴＦＴ４１５及び４１２はＯＦＦのままである。クロック信号ＣＬＫ＿ＤＲＶがＬからＨに変化する。また、クロック信号ＣＬＫ＿ＲＳＴがＨからＬに変化する。Ｐ型ＴＦＴ４１３は、順バイアス状態になる。

【0069】

ノードＮ２に、クロック信号ＣＬＫ＿ＲＳＴが与えられ、ノードＮ２の電位は、ＨからＬへ変化する。Ｐ型ＴＦＴ４１４はＯＮになり、ノードＮ１の電位はＬからＨへ変化する。

【0070】

ノードＮ２の電位がＨからＬに変化することで、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦとなり、プルアップ用Ｐ型ＴＦＴ３１１はＯＮとなる。ノードＮ１の電位がＬからＨに変化することで、プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦとなる。出力信号ＯＵＴは、ＬからＨへ変化する。Ｐ型ＴＦＴ４１１はＯＦＦになる。時刻Ｔ２から時刻Ｔ３が、信号パルスを出力する出力期間である。

【0071】

時刻Ｔ３の後、クロック信号ＣＬＫ＿ＤＲＶ及びＣＬＫ＿ＲＳＴは、定期的に変化する。ノードＮ２の電位はＬであるので、クロック信号ＣＬＫ＿ＲＳＴの変化は、ノードＮ２の電位を変化させることはない。ノードＮ１、Ｎ２の電位は維持される。ＴＦＴ３１２、３１５はＯＦＦであり、クロック信号ＣＬＫ＿ＤＲＶの変化は、出力信号ＯＵＴの電位を変化させることはない。このように、出力信号ＯＵＴはＨに維持される。次の入力信号ＩＮの変化に応じて、シフトレジスタ単位内のノード電位は変化する。

【0072】

図５を参照して説明したように、図４に示すシフトレジスタ単位の動作は、ブートストラップを不要としている。このため、ブートストラップに必要な容量を付加する必要がないために回路面積を小さくすることができる。

【0073】

図６は、走査ドライバ１３２に実装可能なシフトレジスタの一部を示す。具体的には、図６は、初段のシフトレジスタ単位ＳＲ１、二段目のシフトレジスタ単位ＳＲ２及び三段目のシフトレジスタ単位ＳＲ３を示す。シフトレジスタ単位ＳＲ１、ＳＲ２、ＳＲ３は、それぞれ、図４及び５を参照して説明した回路構成を有することができる。シフトレジスタは、設計に応じて、連結されたｎ段（ｎは正の整数）のシフトレジスタ単位で構成することができる。

【0074】

各シフトレジスタ単位は、複数の信号端子を含む。具体的には、それらは、ＶＧＨ端子６１１、ＩＮ端子６１２、ＶＧＬ端子６１３、ＣＬＫ＿ＲＳＴ端子６１４、ＯＵＴ端子６１５、ＣＬＫ＿ＤＲＶ端子６１６である。図６においては、初段のシフトレジスタ単位ＳＲ１の端子が、例として、符号で指示されている。

【0075】

ＯＵＴ端子６１５は、図５に示す出力信号ＯＵＴを出力する。ＶＧＨ端子６１１には、図４を参照して説明した、一定の高電源電位ＶＧＨが与えられる。ＶＧＬ端子６１３には、図４を参照して説明した、一定の低電源電位ＶＧＬが与えられる。ＩＮ端子６１２からの信号が、図５における入力信号ＩＮである。ＣＬＫ＿ＲＳＴ端子６１４に入力される信号は、図５に示すクロック信号ＣＬＫ＿ＲＳＴである。ＣＬＫ＿ＤＲＶ端子６１６に入力される信号は、図５に示すクロック信号ＣＬＫ＿ＤＲＶである。シフトレジスタ単位への一部の入力信号は、ドライバＩＣ１３４から与えられる。

【0076】

シフトレジスタ単位ＳＲ１、ＳＲ２及びＳＲ３は、それぞれ、ＯＵＴ端子６１５から、出力信号ＯＵＴ１、ＯＵＴ２及びＯＵＴ３を出力する。出力信号は、画素回路のＴＦＴ２４のゲートに与えられ、さらに、次段のシフトレジスタ単位のＩＮ端子６１２に与えられる。初段のシフトレジスタ単位ＳＲ１のＩＮ端子６１２には、スタート信号ＳＴが入力される。

【0077】

（３ｋ－２）段目のＣＬＫ＿ＲＳＴ端子６１４には、クロック信号Ｃ２が与えられる。ｋは正の整数である。（３ｋ－２）段目のＣＬＫ＿ＤＲＶ端子６１６には、クロック信号Ｃ１が与えられる。（３ｋ－１）段目のＣＬＫ＿ＲＳＴ端子６１４には、クロック信号Ｃ３が与えられる。（３ｋ－１）段目のＣＬＫ＿ＤＲＶ端子６１６には、クロック信号Ｃ２が与えられる。３ｋ段目のＣＬＫ＿ＲＳＴ端子６１４には、クロック信号Ｃ１が与えられる。３ｋ段目のＣＬＫ＿ＤＲＶ端子６１６には、クロック信号Ｃ３が与えられる。

【0078】

図７は、図６に示すシフトレジスタの信号のタイミングチャートを示す。スタート信号ＳＴは、１フレーム周期で低電位レベルのパルスを与える。クロック信号Ｃ１、Ｃ２及びＣ３は、それぞれ、１フレーム周期内で、一定周期で低電位パルスを与える。クロック信号Ｃ１、Ｃ２及びＣ３のパルス幅は同一であり、スタート信号ＳＴのパルス幅とも同一である。

【0079】

クロック信号Ｃ１、Ｃ２及びＣ３のパルスの周期は同一であり、それらの位相が異なる。クロック信号Ｃ１、Ｃ２及びＣ３は、１パルス幅ずつ、位相がずれている。つまり、クロック信号Ｃ１のパルスの終了に合わせて、クロック信号Ｃ２のパルスが生成される。クロック信号Ｃ２のパルスの終了に合わせて、クロック信号Ｃ３のパルスが生成される。クロック信号Ｃ３のパルスの終了に合わせて、クロック信号Ｃ１のパルスが生成される。スタート信号ＳＴの各パルスの開始時刻及び終了時刻は、クロック信号Ｃ３の一つのパルスの開始時刻及び終了時刻と一致している。

【0080】

図７は、ｎ段のシフトレジスタ単位それぞれの出力信号ＯＵＴ１～ＯＵＴｎの時間変化を示す。出力信号ＯＵＴ１～ＯＵＴｎは、順次、低電位パルスを生成する。出力信号ＯＵＴ１～ＯＵＴｎのパルス幅は、他の信号のパルス幅と同一である。各シフトレジスタ単位の出力信号パルスは、前段のシフトレジスタ単位の出力信号パルスの終了に合わせて生成される。

【0081】

＜実施形態３＞
以下において、画素回路内のＮ型ＴＦＴのゲート信号を出力する構成を説明する。図８は、１段のシフトレジスタ（フリップフロップ又はシフトレジスタ単位とも呼ぶ）の回路構成を模式的に示している。図８に示すシフトレジスタ単位は、図３Ａに示すＣＭＯＳ回路を含む。図８に示すシフトレジスタ単位は、例えばＯＬＥＤ表示装置の走査ドライバ１３１又は図２Ｂに示す液晶画素回路に対する走査ドライバのシフトレジスタに含めることができる。

【0082】

図２Ａを参照して説明したように、走査ドライバ１３１は、画素回路におけるＮ型ＴＦＴ２２のゲート信号を出力する。また、図２Ｂに示す画素回路は、制御されるスイッチトランジスタとして、Ｎ型ＴＦＴ２０２を含む。シフトレジスタ単位は、高電位レベルの出力信号パルスをＮ型ＴＦＴ２２又は２０２にゲートに与える。

【0083】

以下に説明する回路において、Ｐ型ＴＦＴはＬＴＰＳＴＦＴであり、Ｎ型ＴＦＴは酸化物半導体ＴＦＴであってよい。シフトレジスタ単位におけるＴＦＴは、ＯＮ／ＯＦＦ動作する。

【0084】

シフトレジスタ単位に対する入力は、高電源電位ＶＧＨ、低電源電位ＶＧＬ、前段シフトレジスタ単位からの入力信号ＩＮ、及びクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴである。入力信号ＩＮ、及びクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴは、高電源電位ＶＧＨと等しい高電位（ハイレベル）及び低電源電位ＶＧＬと等しい低電位（ローレベル）の間で切り替わる。出力線３２１からの出力は、次段のシフトレジスタ単位への信号である。

【0085】

シフトレジスタ単位は、図３Ａを参照して説明した、プルアップ用Ｐ型ＴＦＴ３１１、プルダウン用Ｐ型ＴＦＴ３１２、及びプルダウン用Ｎ型ＴＦＴ３１５を含む。プルアップ用Ｐ型ＴＦＴ３１１のゲートとプルダウン用Ｎ型ＴＦＴ３１５のゲートはノードＮ４を介して接続されている。これらのゲートには、同一の電位が与えられる。シフトレジスタ単位は、さらに、Ｐ型ＴＦＴ５１３及び５１４並びにＮ型ＴＦＴ５１１、５１２及び５１５を含む。

【0086】

Ｎ型ＴＦＴ５１２及び５１５の一方は、第１制御スイッチＴＦＴの例であり、他方は第２制御スイッチＴＦＴの例である。Ｐ型ＴＦＴ５１４は第３制御スイッチＴＦＴの例であり、Ｐ型ＴＦＴ５１３は第４制御スイッチＴＦＴの例である。

【0087】

プルアップ用Ｐ型ＴＦＴ３１１のソース／ドレインの一方には、クロック信号ＣＬＫ＿ＤＲＶが与えられる。プルダウン用ＴＦＴ３１２及び３１５それぞれのソース／ドレインの一方には、一定の低電源電位ＶＧＬが与えられる。後述するように、プルアップ用Ｐ型ＴＦＴ３１１がＯＮであるとき、クロック信号ＣＬＫ＿ＤＲＶは、高電位レベルにある。その電位は、高電源電位ＶＧＨと同一である。

【0088】

Ｎ型ＴＦＴ５１１のゲートは、出力線３２１と接続されており、それらは同電位である。Ｎ型ＴＦＴ５１１の一方のソース／ドレインは、プルダウン用Ｐ型ＴＦＴ３１２のゲートとノードＮ３を介して接続されており、それらは同電位である。Ｎ型ＴＦＴ５１１の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。高電源電位ＶＧＨは一定である。Ｎ型ＴＦＴ５１１は、ノードＮ３がフローティングとなり回路動作が不安定になることを防ぐことができる。Ｎ型ＴＦＴ５１１は省略されてもよい。

【0089】

Ｎ型ＴＦＴ５１２のゲートには、信号ＩＮが与えられる。Ｎ型ＴＦＴ５１２の一方のソース／ドレインは、プルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｎ型ＴＦＴ５１２の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。

【0090】

Ｐ型ＴＦＴ５１３のソースは、プルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５１３のゲートはドレインに接続され、ダイオード接続状態にある。ドレインには、クロック信号ＣＬＫ＿ＲＳＴが与えられる。

【0091】

Ｐ型ＴＦＴ５１４のゲートは、プルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらのゲート電位は同一である。Ｐ型ＴＦＴ５１４の一方のソース／ドレインは、ノードＮ４を介して、プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｎ型ＴＦＴ３１５のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５１４の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。

【0092】

Ｎ型ＴＦＴ５１５のゲートには、信号ＩＮが与えられる。Ｎ型ＴＦＴ５１５の一方のソース／ドレインは、ノードＮ４を介して、プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｎ型ＴＦＴ３１５のゲートと接続されており、それらは同電位である。Ｎ型ＴＦＴ５１５の他方のソース／ドレインには、低電源電位ＶＧＬが与えられている。低電源電位ＶＧＬは一定である。

【0093】

図８の回路において、ノードＮ３の電位は、プルダウン用Ｐ型ＴＦＴ３１２のゲート電位と同一である。また、ノードＮ４の電位は、プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｎ型ＴＦＴ３１５のゲート電位と同一である。

【0094】

以下において、図８に示す回路の動作を説明する。図９は、図８に示す回路のタイミングチャートを示す。以下において、信号の高電位レベルをＨ、低電位レベルをＬと表す。全ての信号高電位レベルは高電源電位ＶＧＨであり、低電位レベルは低電源電位ＶＧＬである。図９において、全ての信号は同期している。

【0095】

まず、時刻Ｔ１の直前の状態を説明する。入力信号ＩＮはＬ、クロック信号ＣＬＫ＿ＤＲＶはＨ、クロック信号ＣＬＫ＿ＲＳＴはＬである。ノードＮ３の電位はＬ、ノードＮ４の電位はＨである。Ｎ型ＴＦＴ５１５及び５１２はＯＦＦである。ダイオード接続のＰ型ＴＦＴ５１３は、順バイアス状態である。プルダウン用Ｐ型ＴＦＴ３１２はＯＮである。プルダウン用Ｎ型ＴＦＴ３１５はＯＮであり、プルアップ用Ｐ型ＴＦＴ３１１及びＰ型ＴＦＴ５１４はＯＦＦである。Ｎ型ＴＦＴ５１１はＯＦＦである。出力信号ＯＵＴはＬである。

【0096】

次に、時刻Ｔ１における構成要素の動作を説明する。入力信号ＩＮがＬからＨに変化する。時刻Ｔ１から時刻Ｔ２の間において、前段のシフトレジスタ単位から転送パルス（入力信号ＩＮにおける高電位レベルＨ）が入力される。また、クロック信号ＣＬＫ＿ＤＲＶはＨからＬへ変化し、クロック信号ＣＬＫ＿ＲＳＴはＬからＨへ変化する。

【0097】

入力信号ＩＮの上記変化に応答して、Ｎ型ＴＦＴ５１５及び５１２がＯＮになる。クロック信号ＣＬＫ＿ＲＳＴの上記変化に応答して、Ｐ型ＴＦＴ５１３は、逆バイアス状態になる。ノードＮ３の電位がＬからＨに変化し、ノードＮ４の電位は、ＨからＬに変化する。ノードＮ３の電位がＬからＨに変化するため、プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦになり、Ｐ型ＴＦＴ５１４はＯＦＦになる。

【0098】

ノードＮ４の電位がＨからＬに変化するため、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦになり、プルアップ用Ｐ型ＴＦＴ３１１はＯＮになる。クロック信号ＣＬＫ＿ＤＲＶはＬであるので、出力信号ＯＵＴはＬを維持する。出力信号ＯＵＴはＬを維持しており、Ｎ型ＴＦＴ５１１はＯＦＦのままである。

【0099】

次に、時刻Ｔ２における構成要素の動作を説明する。入力信号ＩＮがＨからＬに変化する。クロック信号ＣＬＫ＿ＲＳＴはＨを維持している。クロック信号ＣＬＫ＿ＤＲＶは、ＬからＨへ変化する。

【0100】

入力信号ＩＮの変化に応答して、Ｎ型ＴＦＴ５１５及び５１２がＯＦＦになる。ノードＮ３の電位はＨに維持され、ノードＮ４の電位はＬに維持される。プルダウン用ＴＦＴ３１２、３１５はＯＦＦのままであり、プルアップ用Ｐ型ＴＦＴ３１１は、ＯＮのままである。

【0101】

クロック信号ＣＬＫ＿ＤＲＶがＬからＨに変化する。これにより、出力信号ＯＵＴが、ＬからＨへ変化する。さらに、Ｎ型ＴＦＴ５１１がＯＮになる。ノードＮ３の電位は、Ｈのままである。時刻Ｔ２からＴ３の期間において、当該シフトレジスタ単位は、転送するパルスを表示領域１２５の制御線及び次段のシフトレジスタ単位に出力する。

【0102】

次に、時刻Ｔ３における構成要素の動作を説明する。入力信号ＩＮはＬを維持する。クロック信号ＣＬＫ＿ＤＲＶはＨを維持する。クロック信号ＣＬＫ＿ＲＳＴはＨからＬへ変化する。入力信号ＩＮはＬを維持するので、Ｎ型ＴＦＴ５１５及び５１２はＯＦＦのままである。

【0103】

クロック信号ＣＬＫ＿ＲＳＴの変化に応答して、Ｐ型ＴＦＴ５１３は順バイアス状態になる。このため、ノードＮ３にクロック信号ＣＬＫ＿ＲＳＴが与えられ、その電位は、ＨからＬに変化する。Ｐ型ＴＦＴ５１４がＯＮとなり、ノードＮ４の電位がＬからＨへ変化する。

【0104】

ノードＮ４の電位がＬからＨに変化することで、プルダウン用Ｎ型ＴＦＴ３１５はＯＮとなり、プルアップ用Ｐ型ＴＦＴ３１１はＯＦＦとなる。ノードＮ３の電位がＨからＬに変化することで、プルダウン用Ｐ型ＴＦＴ３１２はＯＮとなる。出力信号ＯＵＴは、ＨからＬへ変化する。時刻Ｔ２から時刻Ｔ３が、信号パルスを出力する出力期間である。

【0105】

時刻Ｔ３の後、クロック信号ＣＬＫ＿ＤＲＶ及びＣＬＫ＿ＲＳＴは、定期的に変化する。ノードＮ３の電位はＬであり、クロック信号ＣＬＫ＿ＲＳＴの変化は、ノードＮ３の電位を変化させることはない。Ｎ型ＴＦＴ５１５はＯＦＦであり、Ｐ型ＴＦＴ５１４はＯＮであるので、ノードＮ４の電位はＨに維持される。このように、ノードＮ３、Ｎ４の電位は維持される。

【0106】

プルアップ用Ｐ型ＴＦＴ３１１はＯＦＦであり、クロック信号ＣＬＫ＿ＤＲＶの変化は、出力信号ＯＵＴの電位を変化させることはない。そのため、出力信号ＯＵＴはＬに維持される。次の入力信号ＩＮの変化に応じて、シフトレジスタ単位内のノード電位は変化する。

【0107】

図９を参照して説明したように、図８に示すシフトレジスタ単位の動作は、ブートストラップを不要としている。このため、回路面積を小さくすることができる。

【0108】

走査ドライバ１３１のシフトレジスタは、図６に示す構成と同一の構成を有することができる。シフトレジスタ単位は、図８に示す回路構成を有し、図９を参照して説明した信号により動作する。

【0109】

図１０は、走査ドライバ１３１のシフトレジスタの信号のタイミングチャートを示す。スタート信号ＳＴは、１フレーム周期で高電位レベルのパルスを与える。クロック信号Ｃ１、Ｃ２及びＣ３は、それぞれ、１フレーム周期内で、一定周期で低電位パルスを与える。クロック信号Ｃ１、Ｃ２及びＣ３のパルス幅は同一であり、スタート信号ＳＴのパルス幅とも同一である。

【0110】

【0111】

図１０は、ｎ段のシフトレジスタ単位それぞれの出力信号ＯＵＴ１～ＯＵＴｎの時間変化を示す。出力信号ＯＵＴ１～ＯＵＴｎは、順次、高電位パルスを生成する。出力信号ＯＵＴ１～ＯＵＴｎのパルス幅は、他の信号のパルス幅と同一である。各シフトレジスタ単位の出力信号パルスは、前段のシフトレジスタ単位の出力信号パルスの終了に合わせて生成される。

【0112】

＜実施形態４＞
図１１は、シフトレジスタ単位の他の構成例を示す。図１１に示すシフトレジスタ単位は、例えばＯＬＥＤ表示装置の走査ドライバ１３２又は図２Ｃに示す液晶画素回路に対する走査ドライバのシフトレジスタに含めることができる。

【0113】

【0114】

シフトレジスタ単位に対する入力は、高電源電位ＶＧＨ、低電源電位ＶＧＬ、前段シフトレジスタ単位からの入力信号ＩＮ１、次段シフトレジスタ単位からの入力信号ＩＮ２、及び高電位と低電位との間で周期的に時間変化するクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴである。入力信号ＩＮ１、ＩＮ２及びクロック信号ＣＬＫ＿ＤＲＶ、ＣＬＫ＿ＲＳＴは、高電源電位ＶＧＨと等しい高電位（ハイレベル）及び低電源電位ＶＧＬと等しい低電位（ローレベル）の間で切り替わる。出力線３２１からの出力は、前段及び次段のシフトレジスタ単位への信号である。

【0115】

シフトレジスタ単位は、図３Ａを参照して説明した、プルアップ用Ｐ型ＴＦＴ３１１、プルダウン用Ｐ型ＴＦＴ３１２、及びプルダウン用Ｎ型ＴＦＴ３１５を含む。プルアップ用Ｐ型ＴＦＴ３１１のゲートとプルダウン用Ｎ型ＴＦＴ３１５のゲートはノードＮ６を介して接続されている。これらのゲートには、同一の電位が与えられる。シフトレジスタ単位は、さらに、Ｐ型ＴＦＴ５５２から５５５及び容量５５９を含む。Ｐ型ＴＦＴ５５４は第３制御スイッチＴＦＴの例である。

【0116】

プルアップ用Ｐ型ＴＦＴ３１１のソース／ドレインの一方には、一定の高電源電位ＶＧＨが与えられる。プルダウン用ＴＦＴ３１２及び３１５それぞれのソース／ドレインの一方には、クロック信号ＣＬＫ＿ＤＲＶが与えられる。プルダウン用ＴＦＴ３１２及び３１５がＯＮであるとき、クロック信号ＣＬＫ＿ＤＲＶは、高電源電位ＶＧＨより低い低電位レベルにある。その電位は、低電源電位ＶＧＬと同一である。

【0117】

Ｐ型ＴＦＴ５５２のゲートは、プルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５５２の一方のソース／ドレインは、プルアップ用Ｐ型ＴＦＴ３１１及びプルダウン用Ｎ型ＴＦＴ３１５のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５５２の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。高電源電位ＶＧＨは一定である。

【0118】

Ｐ型ＴＦＴ５５３のソース／ドレインの一方は、プルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５５３のゲートには信号ＩＮ２が与えられる。信号ＩＮ２は、次段のシフトレジスタ単位の出力信号である。

【0119】

Ｐ型ＴＦＴ５５４のゲートは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されており、それらのゲート電位は同一である。Ｐ型ＴＦＴ５５４の一方のソース／ドレインは、ノードＮ５を介してプルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５５４の他方のソース／ドレインには、高電源電位ＶＧＨが与えられている。Ｐ型ＴＦＴ５５４、Ｐ型ＴＦＴ３１１及びＮ型ＴＦＴ３１５のゲートは、ノードＮ６に接続され、これらに対して容量５５８を介してクロック信号ＣＬＫ＿ＤＲＶが与えられる。

【0120】

Ｐ型ＴＦＴ５５５のゲートには、信号ＩＮ１が与えられる。Ｐ型ＴＦＴ５５５の一方のソース／ドレインは、ノードＮ５を介してプルダウン用Ｐ型ＴＦＴ３１２のゲートと接続されており、それらは同電位である。Ｐ型ＴＦＴ５５５の他方のソース／ドレインには、低電源電位ＶＧＬが与えられている。低電源電位ＶＧＬは一定である。

【0121】

以下において、図１１に示す回路の動作を説明する。図１２は、図１１に示す回路のタイミングチャートを示す。以下において、信号の高電位レベルをＨ、低電位レベルをＬと表す。全ての信号高電位レベルは高電源電位ＶＧＨであり、低電位レベルは低電源電位ＶＧＬである。図１２において、全ての信号は同期している。

【0122】

まず、時刻Ｔ１１の直前の状態を説明する。入力信号ＩＮ１はＨ、クロック信号ＣＬＫ＿ＤＲＶはＬ、入力信号ＩＮ２はＨである。ノードＮ５の電位はＨ、ノードＮ６の電位はＬである。プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦである。Ｐ型ＴＦＴ５５３及び５５５はＯＦＦである。プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦであり、プルアップ用Ｐ型ＴＦＴ３１１及びＰ型ＴＦＴ５５４はＯＮである。出力信号ＯＵＴは、Ｈである。

【0123】

次に、時刻Ｔ１１及びその直後の時刻Ｔ１２における構成要素の動作を説明する。時刻Ｔ１１においてクロック信号ＣＬＫ＿ＤＲＶがＬからＨに変化し、その直後の時刻Ｔ１２において、入力信号ＩＮ１がＨからＬに変化する。クロック信号ＣＬＫ＿ＤＲＶの変化に応答して、ノードＮ６の電位がＬからＨに変化する。Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦになる。プルダウン用Ｎ型ＴＦＴ３１５はＯＮになる。

【0124】

入力信号ＩＮ１の変化に応答して、Ｐ型ＴＦＴ５５５がＯＮになり、ノードＮ５の電位はＨからＬに変化する。Ｐ型ＴＦＴ５５２がＯＮになり、ノードＮ６の電位がＨに維持される。また、プルダウン用Ｐ型ＴＦＴ３１２はＯＮになる。クロック信号ＣＬＫ＿ＤＲＶはＨであり、出力信号ＯＵＴはＨを維持する。

【0125】

次に、時刻Ｔ１２の後の時刻Ｔ２１及びその直後の時刻Ｔ２２における構成要素の動作を説明する。時刻Ｔ２１において、いずれの信号も変化しない。時刻Ｔ２２において、入力信号ＩＮ１がＬからＨに変化し、クロック信号ＣＬＫ＿ＤＲＶがＨからＬに変化する。

【0126】

入力信号ＩＮ１の変化に応答して、Ｐ型ＴＦＴ５５５がＯＦＦになる。Ｐ型ＴＦＴ５５３はＯＦＦのままである。ノードＮ５はフローティング状態であり、その電位はＬに維持される。そのため、プルダウン用Ｐ型ＴＦＴ３１２はＯＮのままである。

【0127】

クロック信号ＣＬＫ＿ＤＲＶは上述のようにＬに変化するが、容量５５９及びＯＮであるＰ型ＴＦＴ５５２によって、ノードＮ６の電位はＨに維持される。そのため、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦのままであり、プルダウン用Ｎ型ＴＦＴ３１５がＯＮのままである。クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化しているので、出力信号ＯＵＴはＨからＬに変化する。

【0128】

次に、時刻Ｔ２２の後の時刻Ｔ３１及びその直後の時刻Ｔ３２における構成要素の動作を説明する。時刻Ｔ３１において、クロック信号ＣＬＫ＿ＤＲＶはＬからＨに変化する。クロック信号ＣＬＫ＿ＤＲＶのＬからＨへの変化に応答して、出力信号ＯＵＴはＬからＨに変化する。

【0129】

時刻Ｔ３２において、入力信号ＩＮ２はＨからＬへ変化する。入力信号ＩＮ２のＨからＬへの変化に応答して、Ｐ型ＴＦＴ５５３はＯＮになり、ノードＮ５の電位はＬからＨに変化する。ノードＮ５の電位変化に応答して、Ｐ型ＴＦＴ５５２がＯＦＦになり、プルダウン用Ｐ型ＴＦＴ３１２がＯＦＦになる。

【0130】

ノードＮ６はフローティング状態にあり、その電位はＨのままである。したがって、プルアップ用Ｐ型ＴＦＴ３１１はＯＦＦ、プルダウン用Ｎ型ＴＦＴ３１５はＯＮのままである。クロック信号ＣＬＫ＿ＤＲＶはＨであるので、出力信号ＯＵＴはＨである。

【0131】

次に、時刻Ｔ３２の後の時刻Ｔ４１及びその直後の時刻Ｔ４２における構成要素の動作を説明する。時刻Ｔ４１において、入力信号ＩＮ２はＬからＨへ変化する。入力信号ＩＮ２のＬからＨへの変化に応答して、Ｐ型ＴＦＴ５５３はＯＦＦになる。

【0132】

時刻Ｔ４２において、クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化する。クロック信号ＣＬＫ＿ＤＲＶのＨからＬへの変化により、ノードＮ６の電位はＨからＬに変化する。それに応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＮになり、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦになる。プルアップ用Ｐ型ＴＦＴ３１１がＯＮ、プルダウン用ＴＦＴ３１２、３１５はＯＦＦであるので、出力ＯＵＴはＨのままである。

【0133】

次に、時刻Ｔ４２の後の時刻Ｔ５１及びその直後の時刻Ｔ５２における構成要素の動作を説明する。時刻Ｔ５１において、クロック信号ＣＬＫ＿ＤＲＶはＬからＨに変化する。時刻Ｔ５２での信号の変化はない。

【0134】

クロック信号ＣＬＫ＿ＤＲＶのＬからＨへの変化に応じて、ノードＮ６の電位はＬからＨへ変化する。ノードＮ６の電位のＬからＨへの変化に応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦになる。また、プルダウン用Ｎ型ＴＦＴ３１５はＯＮになる。プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦのままである。クロック信号ＣＬＫ＿ＤＲＶはＨであるので、出力ＯＵＴはＨのままである。

【0135】

次に、時刻Ｔ５２の後の時刻Ｔ６１及びその直後の時刻Ｔ６２における構成要素の動作を説明する。時刻Ｔ６１での信号の変化はない。時刻Ｔ６２において、クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化する。それに応じて、ノードＮ６の電位はＨからＬへ変化する。

【0136】

ノードＮ６の電位のＨからＬへの変化に応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＮになる。また、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦになる。プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦのままである。プルアップ用Ｐ型ＴＦＴ３１１がＶＧＨを出力線３１２に与えるので、出力ＯＵＴはＨのままである。

【0137】

【0138】

Ｐ型ＴＦＴがＯＮ状態であり続けると、Ｖｇ＋ストレスが印加されるため、Ｖｔ（閾値）シフトが発生し得る。上述のように、二つのＰ型ＴＦＴ５５４、３１１がクロック信号ＣＬＫ＿ＤＲＶに合わせてＯＮ／ＯＦＦすることで、Ｖｇ＋ストレスが緩和され、Ｖｔシフトによる回路動作の不安定を抑制できる。

【0139】

時刻Ｔ１１からＴ１２までの期間、時刻Ｔ２１からＴ２２までの期間、時刻Ｔ３１からＴ３２までの期間、時刻Ｔ４１からＴ４２までの期間、時刻Ｔ５１からＴ５２までの期間、及び時刻Ｔ６１からＴ６２までの期間は、クロック周期に比較して非常に短い期間である。クロック周期は、例えば、時刻Ｔ１１から時刻Ｔ３１の期間（長さ）である。

【0140】

図１２に示すクロック信号ＣＬＫ＿ＤＲＶの１周期において、Ｈの期間はＬの期間よりわずかに長いが、その差は非常に小さく、クロック信号ＣＬＫ＿ＤＲＶのデューティ比は実質的に５０％である。クロック信号ＣＬＫ＿ＤＲＶは、出力信号ＯＵＴを適切に生成すると共に、ＴＦＴのＶｔシフトを効果的に抑制することができる。

【0141】

図１３は、図１１及び１２を参照して説明したシフトレジスタ単位を含むシフトレジスタの一部の構成を示す。図１３は、初段のシフトレジスタ単位ＳＲ１１、二段目のシフトレジスタ単位ＳＲ１２及び三段目のシフトレジスタ単位ＳＲ１３を示す。シフトレジスタ単位ＳＲ１１、ＳＲ１２、ＳＲ１３は、それぞれ、図１１及び１２を参照して説明した回路構成を有することができる。シフトレジスタは、設計に応じて、連結されたｎ段（ｎは正の整数）のシフトレジスタ単位で構成することができる。

【0142】

各シフトレジスタ単位は、複数の信号端子を含む。具体的には、それらは、ＶＧＨ端子６３１、ＩＮ１端子６３２、ＶＧＬ端子６３３、ＯＵＴ端子６３５、ＣＬＫ＿ＤＲＶ端子６３６、及びＩＮ２端子６３７である。図１３においては、初段のシフトレジスタ単位ＳＲ１１の端子が、例として、符号で指示されている。

【0143】

ＯＵＴ端子６３５は、図１２に示す出力信号ＯＵＴを出力する。ＶＧＨ端子６３１には、一定の高電源電位ＶＧＨが与えられる。ＶＧＬ端子６３３には、一定の低電源電位ＶＧＬが与えられる。ＩＮ１端子６３２からの信号が、図１２における入力信号ＩＮ１である。ＣＬＫ＿ＤＲＶ端子６３６に入力される信号は、図１２に示すクロック信号ＣＬＫ＿ＤＲＶである。ＩＮ２端子６３７からの信号が、図１２における入力信号ＩＮ２である。シフトレジスタ単位への一部の入力信号は、ドライバＩＣ１３４から与えられる。

【0144】

シフトレジスタ単位ＳＲ１１、ＳＲ１２及びＳＲ１３は、それぞれ、ＯＵＴ端子６３５から、出力信号ＯＵＴ１１、ＯＵＴ１２及びＯＵＴ１３を出力する。出力信号は、画素回路のＴＦＴ２４のゲートに与えられ、さらに、次段のシフトレジスタ単位のＩＮ１端子６３２及び前段のシフトレジスタ単位のＩＮ２端子６３７に与えられる。初段のシフトレジスタ単位ＳＲ１１のＩＮ１端子６３２には、スタート信号ＳＴが入力される。

【0145】

（２ｋ－１）段目のＣＬＫ＿ＤＲＶ端子６３６には、クロック信号Ｃ１１が与えられ、２ｋ段目のＣＬＫ＿ＤＲＶ端子６３６には、クロック信号Ｃ１２が与えられる。ｋは正の整数である。クロック信号Ｃ１１、１２は、それぞれ、各シフトレジスタ単位において図１２を参照して説明したクロック信号ＣＬＫ＿ＤＲＶに対応する変化を示す。

【0146】

次に、シフトレジスタ単位の他の構成例を説明する。図１４は、シフトレジスタ単位の構成例を示す。以下においては、図１１に示す構成例との差異を主に説明する。図１４に示すシフトレジスタ単位は、図１１に示す構成例に加えて、Ｐ型ＴＦＴ５５７及び５５８を含む。また、プルダウン用Ｎ型ＴＦＴ３１５のゲートは、プルアップ用Ｐ型ＴＦＴ３１１のゲートと接続されていない。Ｐ型ＴＦＴ５５４とプルアップ用Ｐ型ＴＦＴ３１１のゲートを繋ぐ線上にノードＮ７が示されている。

【0147】

Ｐ型ＴＦＴ５５７のゲートは、出力線３２１に接続されており、それらは同電位である。Ｐ型ＴＦＴ５５７のソース／ドレインの一方には高電源電位ＶＧＨが与えられる。Ｐ型ＴＦＴ５５７のソース／ドレインの他方はノードＮ８を介してプルダウン用Ｎ型ＴＦＴのゲートに接続され、それらは同電位である。

【0148】

Ｐ型ＴＦＴ５５８のゲートには、クロック信号ＣＬＫ＿ＲＳＴが与えられる。Ｐ型ＴＦＴ５５８のソース／ドレインの一方には低電源電位ＶＧＬが与えられる。Ｐ型ＴＦＴ５５８のソース／ドレインの他方はノードＮ８を介してプルダウン用Ｎ型ＴＦＴのゲートに接続され、それらは同電位である。

【0149】

図１５は、図１４に示す回路のタイミングチャートを示す。図１２に示すタイミングチャートに対して、ノードＮ６の電位の時間変化が除かれ、クロック信号ＣＬＫ＿ＲＳＴ及びノードＮ７、Ｎ８の電位の時間変化が追加されている。

【0150】

まず、時刻Ｔ１１の直前の状態を説明する。入力信号ＩＮ１はＨ、クロック信号ＣＬＫ＿ＤＲＶはＬ、クロック信号ＣＬＫ＿ＲＳＴはＨ、入力信号ＩＮ２はＨである。ノードＮ５の電位はＨ、ノードＮ７の電位はＬ、ノードＮ８の電位はＬである。

【0151】

プルダウン用Ｐ型ＴＦＴ３１２はＯＦＦである。Ｐ型ＴＦＴ５５３及び５５５はＯＦＦである。Ｐ型ＴＦＴ５５８はＯＦＦである。プルアップ用Ｐ型ＴＦＴ３１１及びＰ型ＴＦＴ５５４はＯＮであり、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦである。出力信号ＯＵＴはＨであり、Ｐ型ＴＦＴ５５７はＯＦＦである。

【0152】

次に、時刻Ｔ１１及びその直後の時刻Ｔ１２における構成要素の動作を説明する。時刻Ｔ１１においてクロック信号ＣＬＫ＿ＤＲＶがＬからＨに変化する。クロック信号ＣＬＫ＿ＤＲＶの変化に応答して、ノードＮ７の電位がＬからＨに変化する。Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦになる。

【0153】

時刻Ｔ１２において、入力信号ＩＮ１がＨからＬに、クロック信号ＣＬＫ＿ＲＳＴがＨからＬに変化する。クロック信号ＣＬＫ＿ＲＳＴの変化に応答して、Ｐ型ＴＦＴ５５８がＯＮとなる。ノードＮ８の電位はＬのままであり、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦのままである。

【0154】

入力信号ＩＮ１の変化に応答して、Ｐ型ＴＦＴ５５５がＯＮになり、ノードＮ５の電位はＨからＬに変化する。プルダウン用Ｐ型ＴＦＴ３１２はＯＮになる。クロック信号ＣＬＫ＿ＤＲＶはＨであり、出力信号ＯＵＴはＨを維持する。

【0155】

次に、時刻Ｔ１２の後の時刻Ｔ２１において、クロック信号ＣＬＫ＿ＲＳＴはＬからＨに変化する。クロック信号ＣＬＫ＿ＲＳＴの変化に応答して、Ｐ型ＴＦＴ５５８がＯＦＦとなる。ノードＮ８の電位はＬに維持され、プルダウン用Ｎ型ＴＦＴ３１５はＯＦＦのままである。

【0156】

次に、時刻Ｔ２１の直後の時刻Ｔ２２において、入力信号ＩＮ１がＬからＨに変化し、クロック信号ＣＬＫ＿ＤＲＶがＨからＬに変化する。入力信号ＩＮ１の変化に応答して、Ｐ型ＴＦＴ５５５がＯＦＦになる。Ｐ型ＴＦＴ５５３はＯＦＦのままである。ノードＮ５はフローティング状態であり、その電位はＬに維持される。そのため、プルダウン用Ｐ型ＴＦＴ３１２はＯＮのままである。

【0157】

クロック信号ＣＬＫ＿ＤＲＶは上述のようにＬに変化するが、容量５５９及びＯＮであるＰ型ＴＦＴ５５２により、ノードＮ７の電位はＨに維持される。そのため、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦのままである。クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化しているので、出力信号ＯＵＴはＨからＬに変化する。Ｐ型ＴＦＴ５５７がＯＮになり、ノード８の電位はＬからＨに変化し、プルダウン用Ｎ型ＴＦＴ３１５はＯＮになる。

【0158】

次に、時刻Ｔ２２の後の時刻Ｔ３１において、クロック信号ＣＬＫ＿ＤＲＶはＬからＨに変化する。ノードＮ７の電位はＨに維持され、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦのままである。ノードＮ５の電位はＬに維持され、ノードＮ８の電位はＨに維持されている。そのため、プルダウン用Ｐ型ＴＦＴ３１２及びプルダウン用Ｎ型ＴＦＴ３１５はＯＮのままである。

【0159】

クロック信号ＣＬＫ＿ＤＲＶのＬからＨへの変化と共に、出力信号ＯＵＴは、ＬからＨに変化する。それに応答して、Ｐ型ＴＦＴ５５７はＯＦＦになる。ノードＮ８はフローティングとなり、その電位はＨのままである。

【0160】

次に、時刻Ｔ３１の直後の時刻Ｔ３２において、入力信号ＩＮ２はＨからＬへ変化し、クロック信号ＣＬＫ＿ＲＳＴはＨからＬへ変化する。入力信号ＩＮ２のＨからＬへの変化に応答して、Ｐ型ＴＦＴ５５３はＯＮになり、ノードＮ５の電位はＬからＨに変化する。ノードＮ５の電位変化に応答して、Ｐ型ＴＦＴ５５２及びプルダウン用Ｐ型ＴＦＴ３１２がＯＦＦになる。

【0161】

クロック信号ＣＬＫ＿ＲＳＴのＨからＬへの変化に応答して、Ｐ型ＴＦＴ５５８がＯＮになる。ノードＮ８の電位はＨからＬに変化し、プルダウン用Ｎ型ＴＦＴ３１５がＯＦＦになる。出力線３２１はフローティング状態となり、出力信号ＯＵＴはＨに維持される。

【0162】

次に、時刻Ｔ３２の後の時刻Ｔ４１において、入力信号ＩＮ２はＬからＨへ変化し、クロック信号ＣＬＫ＿ＲＳＴはＬからＨへ変化する。入力信号ＩＮ２のＬからＨへの変化に応答して、Ｐ型ＴＦＴ５５３はＯＦＦになる。ノードＮ５はフローティング状態になり、その電位はＨに維持される。クロック信号ＣＬＫ＿ＲＳＴのＬからＨへの変化に応答して、Ｐ型ＴＦＴ５５８がＯＦＦになる。ノードＮ８はフローティング状態になり、その電位はＬに維持される。

【0163】

時刻Ｔ４１の直後の時刻Ｔ４２において、クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化する。クロック信号ＣＬＫ＿ＤＲＶのＨからＬへの変化により、ノードＮ７の電位はＨからＬに変化する。それに応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＮになる。ノードＮ５の電位はＨに維持される。ノードＮ８はフローティング状態にあり、Ｌに維持される。そのため、プルダウン用ＴＦＴ３１２、３１５はＯＦＦのままである。その結果、出力ＯＵＴはＨのままである。

【0164】

次に、時刻Ｔ４２の後の時刻Ｔ５１において、クロック信号ＣＬＫ＿ＤＲＶはＬからＨに変化する。それに応じて、ノードＮ７の電位はＬからＨへ変化する。ノードＮ７の電位のＬからＨへの変化に応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＦＦになる。ノードＮ５はフローティング状態にあり、Ｈに維持される。ノードＮ８はフローティング状態にあり、Ｌに維持される。そのため、プルダウン用ＴＦＴ３１２、３１５はＯＦＦのままである。出力線３２１はフローティング状態であり、出力ＯＵＴはＨのままである。

【0165】

時刻Ｔ５１の直後の時刻Ｔ５２において、クロック信号ＣＬＫ＿ＲＳＴはＨからＬへ変化する。Ｐ型ＴＦＴ５５８がＯＮになる。ノードＮ８の電位はＬに維持される。プルダウン用Ｎ型ＴＦＴ３１５を含む他のＴＦＴはＯＦＦのままである。出力線３２１はフローティング状態であり、出力ＯＵＴはＨのままである。

【0166】

次に、時刻Ｔ５２の後の時刻Ｔ６１において、クロック信号ＣＬＫ＿ＲＳＴはＬからＨへ変化する。Ｐ型ＴＦＴ５５８がＯＦＦになる。ノードＮ８はフローティング状態となり、電位はＬに維持される。他の全てのＴＦＴもＯＦＦのままである。出力線３２１はフローティング状態であり、出力ＯＵＴはＨのままである。

【0167】

時刻Ｔ６１の直後の時刻Ｔ６２において、クロック信号ＣＬＫ＿ＤＲＶはＨからＬに変化する。それに応じて、ノードＮ７の電位はＨからＬへ変化する。ノードＮ６の電位のＨからＬへの変化に応答して、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１はＯＮになる。他のＴＦＴはＯＦＦのままである。プルアップ用Ｐ型ＴＦＴ３１１がＶＧＨを出力線３１２に与え、出力ＯＵＴはＨのままである。

【0168】

時刻６２以降、時刻Ｔ４２から時刻Ｔ６２までの動作が、次のフレームまで繰り返される。上述のように、時刻Ｔ４２から時刻Ｔ６２の間に、Ｐ型ＴＦＴ５５４及びプルアップ用Ｐ型ＴＦＴ３１１は、ＯＮ／ＯＦＦする。二つのＰ型ＴＦＴは、時刻Ｔ４２から時刻Ｔ５１の間においてＯＮであり、他の時刻Ｔ５１からＴ６２（Ｔ４２）までＯＦＦである。二つのＰ型ＴＦＴ５５４、３１１がクロック信号ＣＬＫ＿ＤＲＶに合わせてＯＮ／ＯＦＦすることで、Ｖｇ＋ストレスが緩和され、Ｖｔシフトによる回路動作の不安定を抑制できる。

【0169】

図１６は、図１４及び１５を参照して説明したシフトレジスタ単位を含むシフトレジスタの一部の構成を示す。図１６は、初段のシフトレジスタ単位ＳＲ２１、二段目のシフトレジスタ単位ＳＲ２２及び三段目のシフトレジスタ単位ＳＲ２３を示す。シフトレジスタ単位ＳＲ２１、ＳＲ２２、ＳＲ２３は、それぞれ、図１４及び１５を参照して説明した回路構成を有することができる。シフトレジスタは、設計に応じて、連結されたｎ段（ｎは正の整数）のシフトレジスタ単位で構成することができる。

【0170】

各シフトレジスタ単位は、複数の信号端子を含む。具体的には、それらは、ＶＧＨ端子６５１、ＩＮ１端子６５２、ＶＧＬ端子６５３、ＣＬＫ＿ＲＳＴ端子６５４、ＯＵＴ端子６５５、ＣＬＫ＿ＤＲＶ端子６５６、及びＩＮ２端子６５７である。図１６においては、初段のシフトレジスタ単位ＳＲ２１の端子が、例として、符号で指示されている。

【0171】

ＯＵＴ端子６５５は、図１４に示す出力信号ＯＵＴを出力する。ＶＧＨ端子６５１には、一定の高電源電位ＶＧＨが与えられる。ＶＧＬ端子６５３には、一定の低電源電位ＶＧＬが与えられる。ＩＮ１端子６５２からの信号が、図１５における入力信号ＩＮ１である。ＣＬＫ＿ＲＳＴ端子６５４に入力される信号は、図１５に示すクロック信号ＣＬＫ＿ＲＳＴである。ＣＬＫ＿ＤＲＶ端子６５６に入力される信号は、図１５に示すクロック信号ＣＬＫ＿ＤＲＶである。ＩＮ２端子６５７からの信号が、図１５における入力信号ＩＮ２である。シフトレジスタ単位への一部の入力信号は、ドライバＩＣ１３４から与えられる。

【0172】

シフトレジスタ単位ＳＲ２１、ＳＲ２２及びＳＲ２３は、それぞれ、ＯＵＴ端子６５５から、出力信号ＯＵＴ２１、ＯＵＴ２２及びＯＵＴ２３を出力する。出力信号は、画素回路のＴＦＴ２４のゲートに与えられ、さらに、次段のシフトレジスタ単位のＩＮ１端子６５２及び前段のシフトレジスタ単位のＩＮ２端子６５７に与えられる。初段のシフトレジスタ単位ＳＲ２１のＩＮ１端子６５２には、スタート信号ＳＴが入力される。

【0173】

（２ｋ－１）段目のＣＬＫ＿ＤＲＶ端子６５６には、クロック信号Ｃ２１が与えられ、２ｋ段目のＣＬＫ＿ＤＲＶ端子６５６には、クロック信号Ｃ２２が与えられる。（２ｋ－１）段目のＣＬＫ＿ＲＳＴ端子６５４には、クロック信号Ｃ２２が与えられ、２ｋ段目のＣＬＫ＿ＲＳＴ端子６５４には、クロック信号Ｃ２１が与えられる。ｋは正の整数である。クロック信号Ｃ２１、２２は、それぞれ、各シフトレジスタ単位において図１５を参照して説明したクロック信号ＣＬＫ＿ＤＲＶに対応する変化を示す。

【0174】

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

【符号の説明】

【0175】

１０ＯＬＥＤ表示装置、１０５データ線、１０６走査線、１０８電源線、１０９測定制御線、１１０基準電圧供給線、１１０基準電圧供給線、１２５表示領域、１３１、１３２走査ドライバ、１３４ドライバＩＣ、３１１プルアップ用Ｐ型ＴＦＴ、３１２プルダウン用Ｐ型ＴＦＴ、３１５プルダウン用Ｎ型ＴＦＴ、３２１出力線、３３１高電位線、３３２低電位線、３３３低電位線、３４１残留電荷、３５１、３５２、３６１、３６２ＬＴＰＳ膜、３５３、３６３酸化物半導体膜、６１１ＶＧＨ端子、６１２ＩＮ端子、６１３ＶＧＬ端子、６１４ＣＬＫ＿ＲＳＴ端子、６１５ＯＵＴ端子、６１６ＣＬＫ＿ＤＲＶ端子、Ｎ１、Ｎ２、Ｎ３、Ｎ４ノード、ＳＲ１－ＳＲ３シフトレジスタ単位

【図1】