特開 2022-178087 ＣＭＯＳ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022178087

(43)【公開日】2022-12-02

(54)【発明の名称】ＣＭＯＳ回路

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20221125BHJP

   H03K 19/003 20060101ALI20221125BHJP

【ＦＩ】

H01L27/092 L

H01L27/092 K

H03K19/003 130

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2021084623

(22)【出願日】2021-05-19

(71)【出願人】

【識別番号】503361400

【氏名又は名称】国立研究開発法人宇宙航空研究開発機構

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井 澄雄

(74)【代理人】

【識別番号】100161702

【弁理士】

【氏名又は名称】橋本 宏之

(74)【代理人】

【識別番号】100188592

【弁理士】

【氏名又は名称】山口 洋

(74)【代理人】

【識別番号】100181124

【弁理士】

【氏名又は名称】沖田 壮男

(74)【代理人】

【識別番号】100163496

【弁理士】

【氏名又は名称】荒 則彦

(72)【発明者】

【氏名】竹内 浩造

【テーマコード（参考）】

5F048

5J032

【Ｆターム（参考）】

5F048AA03

5F048AA06

5F048AB03

5F048AB04

5F048AC03

5F048BA01

5F048BE03

5F048BE09

5J032AC15

(57)【要約】

【課題】シングルイベントに対する耐性が高いＣＭＯＳ回路を提供すること。
【解決手段】第一導電型の基板に形成され、少なくとも、第一導電型と異なる第二導電型の第１ウェルを有する第一導電型の第１トランジスタと、第一導電型の第２ウェルを有する第二導電型の第２トランジスタとが組み合わされる論理演算回路と、ゲート端子に第２ウェルが接続される第一導電型の第３トランジスタと、ゲート端子に第１ウェルが接続される第二導電型の第４トランジスタと、を備えるＣＭＯＳ回路。
【選択図】図１

【特許請求の範囲】

【請求項1】

第一導電型の基板に形成され、少なくとも、前記第一導電型と異なる第二導電型の第１ウェルを有する前記第一導電型の第１トランジスタと、前記第一導電型の第２ウェルを有する前記第二導電型の第２トランジスタとが組み合わされる論理演算回路と、
ゲート端子に前記第２ウェルが接続される前記第一導電型の第３トランジスタと、
ゲート端子に前記第１ウェルが接続される前記第二導電型の第４トランジスタと、
を備えるＣＭＯＳ回路。

【請求項2】

前記第３トランジスタのゲート端子には、前記第２トランジスタの前記第２ウェルが接続され、
前記第４トランジスタのゲート端子には、前記第１トランジスタの前記第１ウェルが接続される、
請求項１に記載のＣＭＯＳ回路。

【請求項3】

前記第３トランジスタは、ソース端子が電源の電位に固定され、ドレイン端子が前記第１トランジスタのソース端子に接続され、
前記第４トランジスタは、ソース端子がグラウンドの電位に固定され、ドレイン端子が前記第２トランジスタのソース端子に接続される、
請求項２に記載のＣＭＯＳ回路。

【請求項4】

前記第３トランジスタは、ソース端子がグラウンドの電位に固定され、ドレイン端子が前記第２トランジスタのソース端子に接続され、
前記第４トランジスタは、ソース端子が電源の電位に固定され、ドレイン端子が前記第１トランジスタのソース端子に接続される、
請求項２に記載のＣＭＯＳ回路。

【請求項5】

前記第１トランジスタは、ソース端子が電源の電位に固定され、
前記第３トランジスタは、ソース端子が前記第１トランジスタのドレイン端子に接続され、
前記第２トランジスタは、ソース端子がグラウンドの電位に固定され、
前記第４トランジスタは、ソース端子が前記第２トランジスタのドレイン端子に接続され、
前記第３トランジスタのドレイン端子と前記第４トランジスタのドレイン端子とが、論理演算回路の出力端子に接続される、
請求項２に記載のＣＭＯＳ回路。

【請求項6】

前記論理演算回路は、複数の前記第１トランジスタと、複数の前記第２トランジスタとが組み合わされる論理演算回路であり、
前記第３トランジスタと前記第４トランジスタとを、一つずつ備える、
請求項１から請求項５のうちいずれか１項に記載のＣＭＯＳ回路。

【請求項7】

前記第一導電型のトランジスタは、ＰチャンネルＭＯＳトランジスタであり、
前記第二導電型のトランジスタは、ＮチャンネルＭＯＳトランジスタである、
請求項１から請求項６のうちいずれか１項に記載のＣＭＯＳ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＣＭＯＳ回路に関する。

【背景技術】

【0002】

従来から、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）型のＬＳＩ（Large Scale Integration）やＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、ＧＰＵ（Graphics Processing Unit）などの半導体集積回路が、様々な機器や装置に使用されている。ＣＭＯＳ型半導体集積回路では、半導体基板（例えば、シリコン基板）上に形成されたトランジスタなどの回路素子を複数繋げて回路を形成することにより、必要な動作をする機能が実現される。

【0003】

例えば、地球を周回する人工衛星など、宇宙空間において使用されるＣＭＯＳ型半導体集積回路は、例えば、高エネルギーの荷電粒子などの放射線が入射してしまう環境で使用される。また、地上で使用されるＣＭＯＳ型半導体集積回路も、例えば、中性子などの放射線の影響を受けることが知られている。ＣＭＯＳ型半導体集積回路に入射した放射線は、半導体基板上に形成された回路素子が誤動作してしまう要因となることが知られている。より具体的には、ＣＭＯＳ型半導体集積回路に高エネルギーの荷電粒子が入射すると、例えば、電位の変動（いわゆる、シングルイベントトランジェント：Single Event Transient：ＳＥＴ）や、電位の変動の影響を受けた信号の伝搬による誤ったデータの記憶（いわゆる、シングイベントアップセット：Single Event Upset：ＳＥＵ）などが発生することが知られている。

【0004】

従来から、シングルイベントトランジェントやシングイベントアップセットなどのシングルイベントに対する対策をするための種々の技術が開示されている（特許文献１、非特許文献１参照）。例えば、特許文献１には、回路素子を二重化構造（縦積みの構造）にすることにより、高エネルギーの荷電粒子によって発生したシングルイベントによる誤動作を後段に伝搬させないようにすることが開示されている。例えば、非特許文献１には、シングルイベントのエラー（ソフトエラー）に対する耐性（ロバスト性）を高めた組み込み型の回路素子の設計（構造）に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００４－０４８１７０号公報

【非特許文献】

【0006】

【非特許文献1】S.Mitra、N.Seifert、M.Zhang、Q.Shi、K.S.Kim、“Robust system design with built-in soft-error resilience”、IEEE Computer Society、ｖｏｌ．３８、ｎｏ．２、ｐｐ．４３－５２、Ｆｅｂ．２００５、ｄｏｉ：１０．１１０９／ＭＣ．２００５．７０．

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１に開示された技術は、ＳＯＩ（Silicon on Insulator）構造の半導体基板に回路素子を形成する場合にのみ有効な技術である。ＳＯＩ構造の半導体基板は、基板の内部に絶縁体の層を設けている構造となっているため、例えば、シリコンの単結晶の基板（いわゆる、バルク基板）に比べて高価なものである。さらに、近年では、ＣＭＯＳ型半導体集積回路の製造プロセスの微細化が進んできている。このため、従来の技術を適用した回路素子は、製造プロセスの微細化に伴って、シングルイベントへの対策効果を期待することができなくなってきている。これは、従来の技術では、回路素子を構成するそれぞれの構成要素の間に空間的な距離を設けることによってシングルイベントへの対策を行っているが、製造プロセスが微細化すると半導体基板上に形成される回路素子が小さくなり、それぞれの構成要素の間に必要な距離を確保することができなくなってしまい、従来の技術によるシングルイベントへの対策効果が無効化されてしまうからである。

【0008】

本発明は、上記の課題認識に基づいてなされたものであり、シングルイベントに対する耐性が高いＣＭＯＳ回路を提供することを目的としている。

【課題を解決するための手段】

【0009】

上記目的を達成するため、本発明の一態様に係るＣＭＯＳ回路は、第一導電型の基板に形成され、少なくとも、前記第一導電型と異なる第二導電型の第１ウェルを有する前記第一導電型の第１トランジスタと、前記第一導電型の第２ウェルを有する前記第二導電型の第２トランジスタとが組み合わされる論理演算回路と、ゲート端子に前記第２ウェルが接続される前記第一導電型の第３トランジスタと、ゲート端子に前記第１ウェルが接続される前記第二導電型の第４トランジスタと、を備えるＣＭＯＳ回路である。

【発明の効果】

【0010】

本発明の一態様によれば、ＣＭＯＳ回路におけるシングルイベントへの耐性を高くすることができる。

【図面の簡単な説明】

【0011】

【図1】第１実施形態に係るＣＭＯＳ回路の構成の一例を示す図である。

【図2】第１実施形態に係るＣＭＯＳ回路における通常の動作の一例を示すタイミングチャートである。

【図3】第１実施形態に係るＣＭＯＳ回路に高エネルギーの荷電粒子が入射する様子の一例を模式的に示す図である。

【図4】第１実施形態に係るＣＭＯＳ回路に入射した高エネルギーの荷電粒子によりシングルイベントが発生した場合の動作の一例を示すタイミングチャートである。

【図5】第１実施形態に係るＣＭＯＳ回路に高エネルギーの荷電粒子が入射する様子の別の一例を模式的に示す図である。

【図6】第１実施形態に係るＣＭＯＳ回路に入射した高エネルギーの荷電粒子によりシングルイベントが発生した場合の動作の別の一例を示すタイミングチャートである。

【図7】第１実施形態に係るＣＭＯＳ回路の構成の別の一例を示す図である。

【図8】第１実施形態に係るＣＭＯＳ回路の構成の別の一例を示す図である。

【図9】第１実施形態に係るＣＭＯＳ回路の構成の別の一例を示す図である。

【図10】第２実施形態に係るＣＭＯＳ回路の構成の一例を示す図である。

【図11】第３実施形態に係るＣＭＯＳ回路の構成の一例を示す図である。

【発明を実施するための形態】

【0012】

以下、図面を参照し、本発明のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路の実施形態について説明する。実施形態のＣＭＯＳ回路は、例えば、論理否定回路（ＮＯＴ回路あるいはインバータ回路）、論理和回路（ＯＲ回路）、論理積回路（ＡＮＤ回路）、否定論理和回路（ＮＯＲ回路）、否定論理積回路（ＮＡＮＤ回路）、排他的論理和回路（ＥＸＯＲ回路）、否定排他的論理和回路（ＥＸＮＯＲ回路）など、論理演算を行う単独の論理演算回路である。実施形態のＣＭＯＳ回路は、単独の論理演算回路を複数組み合わせることによって、例えば、バッファ回路や伝送ゲート回路などのデータ（信号レベル）を伝送する構成や、ラッチ回路やフリップフロップ回路などのデータ（信号レベル）を保持する構成にすることもできる。さらに、実施形態のＣＭＯＳ回路は、単独の論理演算回路や、フリップフロップ回路、伝送ゲート回路などを複数組み合わせることによって、例えば、ＳＲＡＭ（Static Random Access Memory）など、データ（信号レベル）を記憶する（メモリする）構成にすることもできる。

【0013】

＜第１実施形態＞
以下の説明においては、説明を容易にするため、最も簡単な構成の論理演算回路である論理否定回路（以下、「インバータ回路」という）を、第１実施形態のＣＭＯＳ回路の一例として説明する。

【0014】

［インバータ回路の構成］
図１は、第１実施形態に係るＣＭＯＳ回路（インバータ回路）の構成の一例を示す図である。インバータ回路１は、ＰチャンネルＭＯＳトランジスタＰ１と、ＮチャンネルＭＯＳトランジスタＮ１と、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図１に示したインバータ回路１は、Ｐ型の単結晶の半導体基板（バルク基板）にそれぞれのトランジスタを形成した場合の一例である。

【0015】

インバータ回路１において、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１との構成は、一般的な論理演算回路における基本的な論理否定回路（インバータ回路）の構成である。以下の説明においては、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１とによる基本的な構成のインバータ回路を、「ＮＯＴ基本回路Ｂｃ１」といって、第１実施形態のインバータ回路１と区別する。

【0016】

ＰチャンネルＭＯＳトランジスタＰ１は、ゲート端子がインバータ回路１の入力端子ＩＮに、ソース端子がＰチャンネルＭＯＳトランジスタＰ２のドレイン端子に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮ１のドレイン端子に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ１は、ゲート端子がインバータ回路１の入力端子ＩＮに、ソース端子がＮチャンネルＭＯＳトランジスタＮ２のドレイン端子に、ドレイン端子がＰチャンネルＭＯＳトランジスタＰ１のドレイン端子に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ１のドレイン端子とＮチャンネルＭＯＳトランジスタＮ１のドレイン端子とが接続されたノードは、インバータ回路１の出力端子ＯＵＴとなっている。

【0017】

インバータ回路１において、ＰチャンネルＭＯＳトランジスタＰ２は、ＰチャンネルＭＯＳトランジスタＰ１のソース端子側に配置され、ソース端子が電源ＶＤＤ（電源に固定の電位）に、ドレイン端子がＰチャンネルＭＯＳトランジスタＰ１のソース端子に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２のゲート端子は、ＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗ（図１では、ＮチャンネルＭＯＳトランジスタＮ１のボディ）に接続されている。ＮチャンネルＭＯＳトランジスタＮ２は、ＮチャンネルＭＯＳトランジスタＮ１のソース端子側に配置され、ソース端子がグラウンドＧＮＤ（グラウンドに固定の電位）に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮ１のソース端子に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２のゲート端子は、ＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗ（図１では、ＰチャンネルＭＯＳトランジスタＰ１のボディ）に接続されている。ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２のゲート端子と、対応するウェルとは、例えば、ウェルコンタクトなどによって接続されてもよい。

【0018】

インバータ回路１において、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２との構成は、ＮＯＴ基本回路Ｂｃ１の電源回路であるといってもよい。以下の説明においては、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２との構成を、「電源回路」ともいう。

【0019】

Ｐ型の単結晶の半導体基板は、特許請求の範囲における「第一導電型の基板」の一例である。ＰチャンネルＭＯＳトランジスタＰ１は、特許請求の範囲における「第１トランジスタ」の一例であり、ＮチャンネルＭＯＳトランジスタＮ１は、特許請求の範囲における「第２トランジスタ」の一例である。ＮウェルＮｗは、特許請求の範囲における「第１ウェル」の一例であり、ＰウェルＰｗは、特許請求の範囲における「第２ウェル」の一例である。Ｐ型やＰチャンネルは、特許請求の範囲における「第一導電型」の一例であり、Ｎ型やＮチャンネルは、特許請求の範囲における「第二導電型」の一例である。ＮＯＴ基本回路Ｂｃ１は、特許請求の範囲における「論理演算回路」の一例である。ＰチャンネルＭＯＳトランジスタＰ２は、特許請求の範囲における「第３トランジスタ」の一例であり、ＮチャンネルＭＯＳトランジスタＮ２は、特許請求の範囲における「第４トランジスタ」の一例である。

【0020】

［インバータ回路の動作］
以下、インバータ回路１の動作タイミングについて説明する。まず、インバータ回路１における通常の動作について説明する。図２は、第１実施形態に係るＣＭＯＳ回路（インバータ回路１）における通常の動作の一例を示すタイミングチャートである。図２は、インバータ回路１に放射線の高エネルギーの荷電粒子が入射していない通常の状態のタイミングチャートである。以下の説明においては、インバータ回路１におけるそれぞれの信号の“Ｈｉｇｈ”レベルを電源ＶＤＤのレベル（以下、「ＶＤＤレベル」という）とし、“Ｌｏｗ”レベルをグラウンドＧＮＤのレベル（以下、「ＧＮＤレベル」という）とする。

【0021】

図２には、所定の時間間隔でＶＤＤレベルとＧＮＤレベルとの間で信号レベルを変化させた入力信号がインバータ回路１の入力端子ＩＮに入力された場合において、入力端子ＩＮ、出力端子ＯＵＴ、ＮウェルＮｗ、およびＰウェルＰｗのそれぞれの信号が変化するタイミングとその信号レベルとを示している。

【0022】

インバータ回路１の通常の動作では、ＮウェルＮｗはＶＤＤレベルであり、ＰウェルＰｗはＧＮＤレベルである。つまり、インバータ回路１が備えるＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成される電源回路は、常にオン状態である。このため、インバータ回路１の通常の動作では、入力端子ＩＮに入力された入力信号が、ＮＯＴ基本回路Ｂｃ１における所定の遅延時間だけ遅延したタイミングで反転されて、出力端子ＯＵＴに出力される。

【0023】

このように、インバータ回路１の通常の動作では、ＮＯＴ基本回路Ｂｃ１により出力された信号が、出力信号として出力端子ＯＵＴに出力される。つまり、インバータ回路１における通常の動作では、一般的な論理否定回路と同様に、インバータ回路１の入力端子ＩＮに入力された入力信号が反転されて、出力端子ＯＵＴに出力される。

【0024】

次に、インバータ回路１に放射線の高エネルギーの荷電粒子が入射した場合の動作について説明する。図３は、第１実施形態に係るＣＭＯＳ回路（インバータ回路１）に高エネルギーの荷電粒子が入射する様子の一例を模式的に示す図である。図３には、放射線Ｒの高エネルギーの荷電粒子Ｅが、インバータ回路１を構成するＮＯＴ基本回路Ｂｃ１のＮチャンネルＭＯＳトランジスタＮ１に入射した場合を示している。入射した荷電粒子Ｅにより、インバータ回路１においても、入射した荷電粒子Ｅの電荷に応じたシングルイベントトランジェントが発生する。入射した荷電粒子Ｅは、オン状態のトランジスタよりも、オフ状態のトランジスタに対してより大きな影響を与えることが知られている。

【0025】

図４は、第１実施形態に係るＣＭＯＳ回路（インバータ回路１）に入射した高エネルギーの荷電粒子によりシングルイベントが発生した場合の動作の一例を示すタイミングチャートである。図４は、インバータ回路１の入力端子ＩＮにＧＮＤレベルの入力信号が入力されているときに荷電粒子Ｅが入射した場合のタイミングチャートである。

【0026】

インバータ回路１の入力端子ＩＮにＧＮＤレベルの入力信号が入力されているタイミングｔ１のときにＮＯＴ基本回路Ｂｃ１のＮチャンネルＭＯＳトランジスタＮ１に荷電粒子Ｅが入射すると、入射した荷電粒子Ｅの電荷に応じて、オフ状態であるＮチャンネルＭＯＳトランジスタＮ１の電位が過渡的に変動する。これにより、ＮＯＴ基本回路Ｂｃ１の出力ノード、つまり、出力端子ＯＵＴに、図４において破線で示したようなＧＮＤレベルの瞬時的なパルスが表れる。これが、シングルイベントトランジェントである。

【0027】

図４の右側には、シングルイベントトランジェントが発生した期間を拡大して、より詳細なタイミングとその信号レベルとを示している。シングルイベントトランジェントの発生に伴って、例えば、ＮウェルＮｗの電位レベルが下がり、ＰウェルＰｗの電位レベルが上がる。図４の右側には、ＮウェルＮｗの電位レベルがＧＮＤレベルまで下がり、ＰウェルＰｗの電位レベルがＶＤＤレベルとＧＮＤレベルとの間のレベルまで上がった場合の一例を示している。図４の右側に示したそれぞれのウェルにおける電位レベルの変動量の違いは、ＣＭＯＳ回路を形成する半導体基板がＰ型の単結晶の半導体基板であるため、ＰウェルＰｗよりもＮウェルＮｗの方がより大きく電位レベルが変動すると考えたことによる一例であり、それぞれのウェルにおける電位レベルの変動量は、例えば、荷電粒子Ｅの電荷に応じて変わるものと考えられる。

【0028】

すると、ＮウェルＮｗの電位レベルが下がったことにより、ＮチャンネルＭＯＳトランジスタＮ２がオフ状態になり、ＰウェルＰｗの電位レベルが上がったことにより、ＰチャンネルＭＯＳトランジスタＰ２がオフ状態になる。つまり、電源回路は、オフ状態になる。図４の右側では、タイミングｔ１からタイミングｔ２までの間、電源回路がオフ状態である。これにより、ＮチャンネルＭＯＳトランジスタＮ２は、入射した荷電粒子Ｅの電荷によって変動するＰウェルＰｗおよびＮウェルＮｗの電位レベルの影響を受けることなく、ＮＯＴ基本回路Ｂｃ１は、シングルイベントトランジェントを含む信号を出力ノード（出力端子ＯＵＴ）に出力してしまうことがなくなる。言い換えれば、インバータ回路１では、電源回路がオフ状態になることによって、入射した荷電粒子Ｅの電荷によるウェルの電位レベルの変動の影響を排除する、あるいは、ＮＯＴ基本回路Ｂｃ１によって出力ノードに出力される信号に含まれるシングルイベントトランジェントを低減させる。図４には、シングルイベントトランジェントが低減されて出力端子ＯＵＴに出力されている場合の一例を実線で示している。

【0029】

図５は、第１実施形態に係るＣＭＯＳ回路（インバータ回路１）に高エネルギーの荷電粒子が入射する様子の別の一例を模式的に示す図である。図５には、放射線Ｒの高エネルギーの荷電粒子Ｅが、インバータ回路１を構成するＮＯＴ基本回路Ｂｃ１のＰチャンネルＭＯＳトランジスタＰ１に入射した場合を示している。

【0030】

図６は、第１実施形態に係るＣＭＯＳ回路（インバータ回路１）に入射した高エネルギーの荷電粒子によりシングルイベントが発生した場合の動作の別の一例を示すタイミングチャートである。図６は、インバータ回路１の入力端子ＩＮにＶＤＤレベルの入力信号が入力されているときに荷電粒子Ｅが入射した場合のタイミングチャートである。

【0031】

インバータ回路１の入力端子ＩＮにＶＤＤレベルの入力信号が入力されているタイミングｔ３のときにＮＯＴ基本回路Ｂｃ１のＰチャンネルＭＯＳトランジスタＰ１に荷電粒子Ｅが入射した場合には、オフ状態であるＰチャンネルＭＯＳトランジスタＰ１の電位が変動して、図６において破線で示したようなＶＤＤレベルの瞬時的なパルスがシングルイベントトランジェントとして表れる。

【0032】

図６の右側にも、シングルイベントトランジェントが発生した期間を拡大して、より詳細なタイミングとその信号レベルとを示している。シングルイベントトランジェントの発生に伴って、図４に示したインバータ回路１の入力端子ＩＮにＧＮＤレベルの入力信号が入力されているときにＮチャンネルＭＯＳトランジスタＮ１に荷電粒子Ｅが入射した場合と同様に、電源回路は、オフ状態になる。図６の右側では、タイミングｔ３からタイミングｔ４までの間、電源回路がオフ状態である。これにより、ＰチャンネルＭＯＳトランジスタＰ１は、入射した荷電粒子Ｅの電荷によって変動するＰウェルＰｗおよびＮウェルＮｗの電位レベルの影響を受けることなく、ＮＯＴ基本回路Ｂｃ１は、シングルイベントトランジェントを含む信号を出力ノード（出力端子ＯＵＴ）に出力してしまうことがなくなる。図６には、シングルイベントトランジェントが低減されて出力端子ＯＵＴに出力されている場合の一例を実線で示している。

【0033】

このように、インバータ回路１では、入射した荷電粒子ＥによってＮＯＴ基本回路Ｂｃ１の電源回路として接続されているＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２のそれぞれが、ウェルの電位レベルが変動したことによってオフ状態になる。これにより、インバータ回路１では、ＮＯＴ基本回路Ｂｃ１が備えるオフ状態のいずれかのトランジスタで発生したシングルイベントトランジェントを含む信号を出力ノード（出力端子ＯＵＴ）に出力しないようにする。言い換えれば、インバータ回路１では、入射した荷電粒子Ｅによってオフ状態にされる電源回路によって、出力端子ＯＵＴに出力されるシングルイベントトランジェントを排除または低減させる。これにより、インバータ回路１では、インバータ回路１の内部で発生したシングルイベントトランジェントを、例えば、インバータ回路１の後段に接続されている他のＣＭＯＳ回路に伝搬させることがなくなる。このことにより、インバータ回路１を備えるＣＭＯＳ型半導体集積回路では、発生したシングルイベントトランジェントを含む信号の伝搬によって誤ったデータが記憶されてしまうシングイベントアップセットを防止することができる。つまり、ＣＭＯＳ回路に荷電粒子Ｅが入射したことによって発生するシングルイベントに対する耐性を高くすることができる。

【0034】

［他のＣＭＯＳ回路の構成］
以上の説明では、第１実施形態のＣＭＯＳ回路の一例として、インバータ回路１について説明した。しかし、第１実施形態のＣＭＯＳ回路は、インバータ回路１と異なる他の構成も考えられる。以下、第１実施形態のＣＭＯＳ回路におけるインバータ回路１以外の他のＣＭＯＳ回路の構成の一例について説明する。図７～図９は、第１実施形態に係るＣＭＯＳ回路の構成の別の一例を示す図である。

【0035】

図７は、二つのＮＯＴ回路を直列に接続したバッファ回路の一例である。バッファ回路２は、ＰチャンネルＭＯＳトランジスタＰ１－１と、ＰチャンネルＭＯＳトランジスタＰ１－２と、ＮチャンネルＭＯＳトランジスタＮ１－１と、ＮチャンネルＭＯＳトランジスタＮ１－２と、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図７に示したバッファ回路２は、Ｐ型の単結晶の半導体基板にそれぞれのトランジスタを形成した場合の一例である。

【0036】

バッファ回路２において、ＰチャンネルＭＯＳトランジスタＰ１－１、ＰチャンネルＭＯＳトランジスタＰ１－２、ＮチャンネルＭＯＳトランジスタＮ１－１、およびＮチャンネルＭＯＳトランジスタＮ１－２の構成は、一般的な論理演算回路における基本的なバッファ回路（以下、「バッファ基本回路Ｂｃ２」という）の構成である。バッファ回路２において、ＰチャンネルＭＯＳトランジスタＰ１－１と、ＮチャンネルＭＯＳトランジスタＮ１－１とは、１段目の論理否定回路（インバータ回路）を構成し、ＰチャンネルＭＯＳトランジスタＰ１－２と、ＮチャンネルＭＯＳトランジスタＮ１－２とは、２段目の論理否定回路（インバータ回路）を構成している。バッファ回路２において、１段目のインバータ回路と２段目のインバータ回路とのそれぞれの構成は、インバータ回路１におけるＮＯＴ基本回路Ｂｃ１と同様である。

【0037】

バッファ回路２でも、ＰチャンネルＭＯＳトランジスタＰ２は、ＰチャンネルＭＯＳトランジスタＰ１－１およびＰチャンネルＭＯＳトランジスタＰ１－２のソース端子側に配置され、ソース端子が電源ＶＤＤに、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１－１およびＮチャンネルＭＯＳトランジスタＮ１－２とで共通のＰウェルＰｗ（図７では、ＮチャンネルＭＯＳトランジスタＮ１－１のボディ）に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２のドレイン端子は、ＰチャンネルＭＯＳトランジスタＰ１－１およびＰチャンネルＭＯＳトランジスタＰ１－２のそれぞれのソース端子に接続されている。つまり、バッファ回路２では、ＰチャンネルＭＯＳトランジスタＰ１－１およびＰチャンネルＭＯＳトランジスタＰ１－２で共通化された一つのＰチャンネルＭＯＳトランジスタＰ２を備えている。ＮチャンネルＭＯＳトランジスタＮ２は、ＮチャンネルＭＯＳトランジスタＮ１－１およびＮチャンネルＭＯＳトランジスタＮ１－２のソース端子側に配置され、ソース端子がグラウンドＧＮＤに、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１－１およびＰチャンネルＭＯＳトランジスタＰ１－２とで共通のＮウェルＮｗ（図７では、ＰチャンネルＭＯＳトランジスタＰ１－１のボディ）に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２のドレイン端子は、ＮチャンネルＭＯＳトランジスタＮ１－１およびＮチャンネルＭＯＳトランジスタＮ１－２のそれぞれのソース端子に接続されている。つまり、バッファ回路２では、ＮチャンネルＭＯＳトランジスタＮ１－１およびＮチャンネルＭＯＳトランジスタＮ１－２で共通化された一つのＮチャンネルＭＯＳトランジスタＮ２を備えている。ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２のゲート端子と、対応するＭＯＳトランジスタで共通のウェルとの接続は、例えば、ウェルコンタクトなどによって行われてもよい。

【0038】

ＰチャンネルＭＯＳトランジスタＰ１－１およびＰチャンネルＭＯＳトランジスタＰ１－２は、特許請求の範囲における「複数の第１トランジスタ」の一例であり、ＮチャンネルＭＯＳトランジスタＮ１－１およびＮチャンネルＭＯＳトランジスタＮ１－２は、特許請求の範囲における「複数の第２トランジスタ」の一例である。バッファ基本回路Ｂｃ２は、特許請求の範囲における「論理演算回路」の一例である。

【0039】

バッファ回路２においても、通常の動作では、一般的なバッファ回路と同様に、バッファ回路２の入力端子ＩＮに入力された入力信号に応じた出力信号が出力端子ＯＵＴに伝送（出力）される。つまり、バッファ回路２では、バッファ回路２の入力端子ＩＮに入力された入力信号が１段目のインバータ回路で反転されて内部ノードＩｏに出力され、内部ノードＩｏの信号が２段目のインバータ回路でさらに反転されて、入力端子ＩＮに入力された入力信号と同じ論理レベルの出力信号が出力端子ＯＵＴに伝送（出力）される。バッファ回路２においても、インバータ回路１と同様に、入射した高エネルギーの荷電粒子Ｅに応じて、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成される電源回路がオフ状態になり、バッファ基本回路Ｂｃ２が備えるオフ状態のいずれかのトランジスタで発生したシングルイベントトランジェントを含む信号が出力端子ＯＵＴに伝送（出力）されるのを排除または低減させる。

【0040】

しかも、バッファ回路２では、ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２を一つずつ備える。つまり、バッファ回路２では、１段目のインバータ回路と２段目のインバータ回路とのそれぞれで、共通化された一つの電源回路を備える。これにより、バッファ回路２では、１段目のインバータ回路と２段目のインバータ回路とのそれぞれに、対応するＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２を備えるよりも、回路規模を少なくすることができる。

【0041】

図８は、２入力の否定論理積回路（ＮＡＮＤ回路）の一例である。ＮＡＮＤ回路３は、ＰチャンネルＭＯＳトランジスタＰ１Ａと、ＰチャンネルＭＯＳトランジスタＰ１Ｂと、ＮチャンネルＭＯＳトランジスタＮ１Ａと、ＮチャンネルＭＯＳトランジスタＮ１Ｂと、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図８に示したＮＡＮＤ回路３は、Ｐ型の単結晶の半導体基板にそれぞれのトランジスタを形成した場合の一例である。

【0042】

ＮＡＮＤ回路３において、ＰチャンネルＭＯＳトランジスタＰ１Ａ、ＰチャンネルＭＯＳトランジスタＰ１Ｂ、ＮチャンネルＭＯＳトランジスタＮ１Ａ、およびＮチャンネルＭＯＳトランジスタＮ１Ｂの構成は、一般的な論理演算回路における基本的な否定論理積回路（ＮＡＮＤ回路：以下、「ＮＡＮＤ基本回路Ｂｃ３」という）の構成である。

【0043】

ＮＡＮＤ回路３でも、ＰチャンネルＭＯＳトランジスタＰ２は、ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂのソース端子側に配置され、ソース端子が電源ＶＤＤに、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂとで共通のＰウェルＰｗ（図８では、ＮチャンネルＭＯＳトランジスタＮ１Ａのボディ）に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２のドレイン端子は、ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂのそれぞれのソース端子に接続されている。ＮチャンネルＭＯＳトランジスタＮ２は、ＮチャンネルＭＯＳトランジスタＮ１Ｂのソース端子側に配置され、ソース端子がグラウンドＧＮＤに、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂとで共通のＮウェルＮｗ（図８では、ＰチャンネルＭＯＳトランジスタＰ１Ａのボディ）に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２のドレイン端子は、ＮチャンネルＭＯＳトランジスタＮ１Ｂのソース端子に接続されている。つまり、ＮＡＮＤ回路３でも、ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂで共通化された一つのＰチャンネルＭＯＳトランジスタＰ２を備え、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂで共通化された一つのＮチャンネルＭＯＳトランジスタＮ２を備えている。

【0044】

ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂは、特許請求の範囲における「複数の第１トランジスタ」の一例であり、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂは、特許請求の範囲における「複数の第２トランジスタ」の一例である。ＮＡＮＤ基本回路Ｂｃ３は、特許請求の範囲における「論理演算回路」の一例である。

【0045】

ＮＡＮＤ回路３においても、通常の動作では、一般的な否定論理積回路と同様に、ＮＡＮＤ回路３の入力端子ＩＮＡおよび入力端子ＩＮＢに入力された入力信号の論理レベルに応じた論理レベルの出力信号が出力端子ＯＵＴに出力される。ＮＡＮＤ回路３においても、インバータ回路１と同様に、入射した高エネルギーの荷電粒子Ｅに応じて、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成される電源回路がオフ状態になり、ＮＡＮＤ基本回路Ｂｃ３が備えるオフ状態のいずれかのトランジスタで発生したシングルイベントトランジェントを含む信号が出力端子ＯＵＴに出力されるのを排除または低減させる。しかも、ＮＡＮＤ回路３でも、ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２を一つずつ備えることにより、回路規模を少なくすることができる。

【0046】

図９は、２入力の否定論理和回路（ＮＯＲ回路）の一例である。ＮＯＲ回路４は、ＰチャンネルＭＯＳトランジスタＰ１Ａと、ＰチャンネルＭＯＳトランジスタＰ１Ｂと、ＮチャンネルＭＯＳトランジスタＮ１Ａと、ＮチャンネルＭＯＳトランジスタＮ１Ｂと、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図９に示したＮＯＲ回路４は、Ｐ型の単結晶の半導体基板にそれぞれのトランジスタを形成した場合の一例である。

【0047】

ＮＯＲ回路４において、ＰチャンネルＭＯＳトランジスタＰ１Ａ、ＰチャンネルＭＯＳトランジスタＰ１Ｂ、ＮチャンネルＭＯＳトランジスタＮ１Ａ、およびＮチャンネルＭＯＳトランジスタＮ１Ｂの構成は、一般的な論理演算回路における基本的な否定論理和回路（ＮＯＲ回路：以下、「ＮＯＲ基本回路Ｂｃ４」という）の構成である。

【0048】

ＮＯＲ回路４では、ＰチャンネルＭＯＳトランジスタＰ２は、ＰチャンネルＭＯＳトランジスタＰ１Ｂのソース端子側に配置され、ソース端子が電源ＶＤＤに、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂとで共通のＰウェルＰｗ（図９では、ＮチャンネルＭＯＳトランジスタＮ１Ａのボディ）に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２のドレイン端子は、ＰチャンネルＭＯＳトランジスタＰ１Ｂのソース端子に接続されている。ＮチャンネルＭＯＳトランジスタＮ２は、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂのソース端子側に配置され、ソース端子がグラウンドＧＮＤに、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂとで共通のＮウェルＮｗ（図９では、ＰチャンネルＭＯＳトランジスタＰ１Ａのボディ）に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２のドレイン端子は、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂのそれぞれのソース端子に接続されている。つまり、ＮＯＲ回路４でも、ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂで共通化された一つのＰチャンネルＭＯＳトランジスタＰ２を備え、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂで共通化された一つのＮチャンネルＭＯＳトランジスタＮ２を備えている。

【0049】

ＰチャンネルＭＯＳトランジスタＰ１ＡおよびＰチャンネルＭＯＳトランジスタＰ１Ｂは、特許請求の範囲における「複数の第１トランジスタ」の一例であり、ＮチャンネルＭＯＳトランジスタＮ１ＡおよびＮチャンネルＭＯＳトランジスタＮ１Ｂは、特許請求の範囲における「複数の第２トランジスタ」の一例である。ＮＯＲ基本回路Ｂｃ４は、特許請求の範囲における「論理演算回路」の一例である。

【0050】

ＮＯＲ回路４においても、通常の動作では、一般的な否定論理和回路と同様に、ＮＯＲ回路４の入力端子ＩＮＡおよび入力端子ＩＮＢに入力された入力信号の論理レベルに応じた論理レベルの出力信号が出力端子ＯＵＴに出力される。ＮＯＲ回路４においても、インバータ回路１と同様に、入射した高エネルギーの荷電粒子Ｅに応じて、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成される電源回路がオフ状態になり、ＮＯＲ基本回路Ｂｃ４が備えるオフ状態のいずれかのトランジスタで発生したシングルイベントトランジェントを含む信号が出力端子ＯＵＴに出力されるのを排除または低減させる。しかも、ＮＯＲ回路４でも、ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２を一つずつ備えることにより、回路規模を少なくすることができる。

【0051】

図７～図９に示したそれぞれのＣＭＯＳ回路においてシングルイベントトランジェントを排除または低減させる際の動作は、図３～図６に示したインバータ回路１に高エネルギーの荷電粒子が入射した場合の動作と同様に考えることによって、容易に理解することができる。従って、図７～図９に示したそれぞれのＣＭＯＳ回路においてシングルイベントトランジェントを排除または低減させる際の動作に関する詳細な説明は省略する。さらに、上述したように、ＣＭＯＳ回路は、図７～図９に示したそれぞれのＣＭＯＳ回路の他にも種々の構成が考えられる。例えば、インバータ回路１や伝送ゲート回路（いわゆる、トランスミッションゲート）などを複数組み合わせることによってＤ型フリップフロップ回路を構成することも考えられる。この場合、Ｄ型フリップフロップ回路を構成するそれぞれのＣＭＯＳ回路にＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２を備えてもよいし、Ｄ型フリップフロップ回路の全体で共通化された一つのＰチャンネルＭＯＳトランジスタＰ２と一つのＮチャンネルＭＯＳトランジスタＮ２とを備える構成（例えば、インバータ回路１におけるＮＯＴ基本回路Ｂｃ１をＤ型フリップフロップ回路としたものと等価な構成）にしてもよい。さらに、上述したように、ＣＭＯＳ回路は、例えば、ＳＲＡＭなどのように、単独の論理演算回路や、フリップフロップ回路、伝送ゲート回路などを複数組み合わせることによってデータ（信号レベル）を記憶するメモリの構成も考えられる。これらの構成は、図１に示したインバータ回路１や、図７～図９に示したＣＭＯＳ回路（バッファ回路２、ＮＡＮＤ回路３、ＮＯＲ回路４）の構成と等価なものになるように構成すればよい。そして、これらの動作は、図３～図６に示したインバータ回路１に高エネルギーの荷電粒子が入射した場合の動作と同様に考えることによって、容易に理解することができる。従って、ＣＭＯＳ回路において考えられる種々の構成や動作に関する詳細な説明は省略する。

【0052】

上述したように、第１実施形態のＣＭＯＳ回路では、基本的な構成の論理演算回路の電源回路として、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗに接続されているＰチャンネルＭＯＳトランジスタＰ２と、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗに接続されているＮチャンネルＭＯＳトランジスタＮ２との構成を備える。この構成により、第１実施形態のＣＭＯＳ回路では、入射した荷電粒子Ｅに応じて論理演算回路で発生したシングルイベントトランジェントを含む信号が出力端子に出力（伝送）されるのを排除または低減させる。これにより、第１実施形態のＣＭＯＳ回路では、ＣＭＯＳ回路の内部で発生したシングルイベントトランジェントが、例えば、ＣＭＯＳ回路の後段に接続されている他のＣＭＯＳ回路に伝搬されてしまうのを防止することができる。さらに、第１実施形態のＣＭＯＳ回路では、ＣＭＯＳ回路の内部で発生したシングルイベントトランジェントを含む信号が伝搬して誤ったデータが記憶されてしまうシングイベントアップセットを防止することができる。つまり、第１実施形態のＣＭＯＳ回路では、荷電粒子Ｅの入射に対する耐性を高めたＣＭＯＳ回路を実現することができる。

【0053】

このことにより、第１実施形態のＣＭＯＳ回路で実現された機能を備える半導体集積回路は、例えば、宇宙空間などのように高エネルギーの荷電粒子Ｅが入射してしまう環境で使用された場合でも、誤動作をしてしまう可能性を低減させることができる。つまり、第１実施形態のＣＭＯＳ回路で機能を実現することにより、使用環境の影響による誤動作の可能性が少ない、信頼性の高い半導体集積回路を実現することができる。このため、第１実施形態のＣＭＯＳ回路で実現された機能を備える半導体集積回路は、例えば、産業機器用や、車載用、医療用など、宇宙空間以外の場所でも高い信頼性が求められる環境において使用した場合でも、その効果を得ることができる。

【0054】

第１実施形態のＣＭＯＳ回路では、ソース端子が電源ＶＤＤに接続されたＰチャンネルＭＯＳトランジスタＰ２がＰチャンネルＭＯＳトランジスタＰ１のソース端子側に配置され、ソース端子がグラウンドＧＮＤに接続されたＮチャンネルＭＯＳトランジスタＮ２がＮチャンネルＭＯＳトランジスタＮ１のソース端子側に配置される構成を示した。しかし、ＣＭＯＳ回路におけるＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２との配置や接続の構成は、他の構成であってもよい。

【0055】

＜第２実施形態＞
以下、第２実施形態のＣＭＯＳ回路について説明する。以下の説明においても、説明を容易にするため、最も簡単な構成の論理演算回路である論理否定回路（インバータ回路）を、第２実施形態のＣＭＯＳ回路の一例として説明する。

【0056】

［インバータ回路の構成］
図１０は、第２実施形態に係るＣＭＯＳ回路（インバータ回路）の構成の一例を示す図である。インバータ回路１Ａは、ＰチャンネルＭＯＳトランジスタＰ１と、ＮチャンネルＭＯＳトランジスタＮ１と、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図１０に示したインバータ回路１Ａは、Ｐ型の単結晶の半導体基板にそれぞれのトランジスタを形成した場合の一例である。

【0057】

インバータ回路１Ａにおいて、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１との構成は、ＮＯＴ基本回路Ｂｃ１である。インバータ回路１Ａにおいて、ＰチャンネルＭＯＳトランジスタＰ２は、ＮチャンネルＭＯＳトランジスタＮ１のソース端子側に配置され、ソース端子がグラウンドＧＮＤに、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗ（図１０では、ＮチャンネルＭＯＳトランジスタＮ１のボディ）に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮ１のソース端子に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２は、ＰチャンネルＭＯＳトランジスタＰ１のソース端子側に配置され、ソース端子が電源ＶＤＤに、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗ（図１０では、ＰチャンネルＭＯＳトランジスタＰ１のボディ）に、ドレイン端子がＰチャンネルＭＯＳトランジスタＰ１のソース端子に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２のゲート端子と、対応するウェルとの接続は、例えば、ウェルコンタクトなどによって行われてもよい。

【0058】

インバータ回路１Ａにおいても、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２との構成は、ＮＯＴ基本回路Ｂｃ１の電源回路であるといってもよい。

【0059】

インバータ回路１Ａの通常の動作でも、ＮウェルＮｗはＶＤＤレベルであり、ＰウェルＰｗはＧＮＤレベルであるため、インバータ回路１Ａが備える電源回路は、常にオン状態である。このため、インバータ回路１Ａの通常の動作でも、入力端子ＩＮに入力された入力信号が、ＮＯＴ基本回路Ｂｃ１における所定の遅延時間だけ遅延したタイミングで反転されて、出力端子ＯＵＴに出力される。

【0060】

一方、インバータ回路１Ａにおいても、高エネルギーの荷電粒子Ｅが入射すると、インバータ回路１Ａが備えるオフ状態のいずれかのトランジスタにおいて、入射した荷電粒子Ｅの電荷に応じたシングルイベントトランジェントが発生する。このため、インバータ回路１Ａにおいても、第１実施形態において説明したのと同様の理由によって、ＮウェルＮｗの電位レベルが下がり、ＰウェルＰｗの電位レベルが上がる。これにより、インバータ回路１Ａでも、対応するウェルの変動によって、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とのそれぞれ、つまり、電源回路がオフ状態になる。これにより、インバータ回路１Ａにおいても、第１実施形態のインバータ回路１と同様に、オフ状態のトランジスタは、入射した高エネルギーの荷電粒子Ｅの電荷によって変動するＰウェルＰｗおよびＮウェルＮｗの電位レベルの影響を受けることなく、ＮＯＴ基本回路Ｂｃ１は、シングルイベントトランジェントを含む信号が出力ノード（出力端子ＯＵＴ）に出力されるのを排除または低減させる。

【0061】

上述したように、第２実施形態のＣＭＯＳ回路でも、第１実施形態のＣＭＯＳ回路と同様に、基本的な構成の論理演算回路の電源回路として、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗに接続されているＰチャンネルＭＯＳトランジスタＰ２と、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗに接続されているＮチャンネルＭＯＳトランジスタＮ２との構成を備える。この構成により、第２実施形態のＣＭＯＳ回路でも、第１実施形態のＣＭＯＳ回路と同様に、入射した荷電粒子Ｅに応じて論理演算回路で発生したシングルイベントトランジェントを含む信号が出力端子に出力（伝送）されるのを排除または低減させる。これにより、第２実施形態のＣＭＯＳ回路でも、第１実施形態のＣＭＯＳ回路と同様に、荷電粒子Ｅの入射に対する耐性を高めたＣＭＯＳ回路を実現することができる。

【0062】

しかも、第２実施形態のＣＭＯＳ回路では、基本的な構成の論理演算回路を構成するそれぞれのトランジスタに電源回路として接続されるトランジスタが、導電型の異なるトランジスタである。より具体的には、インバータ回路１Ａでは、ＮＯＴ基本回路Ｂｃ１を構成するＰチャンネルＭＯＳトランジスタＰ１に電源回路として接続されるトランジスタが、導電型の異なるＮチャンネルＭＯＳトランジスタＮ２であり、ＮＯＴ基本回路Ｂｃ１を構成するＮチャンネルＭＯＳトランジスタＮ１に電源回路として接続されるトランジスタが、導電型の異なるＰチャンネルＭＯＳトランジスタＰ２である。このため、第２実施形態のＣＭＯＳ回路では、隣接するトランジスタが同時に動作することによって起こり得る寄生バイポーラ効果に対する耐性も高くすることができる。

【0063】

＜第３実施形態＞
以下、第３実施形態のＣＭＯＳ回路について説明する。以下の説明においても、説明を容易にするため、最も簡単な構成の論理演算回路である論理否定回路（インバータ回路）を、第３実施形態のＣＭＯＳ回路の一例として説明する。

【0064】

［インバータ回路の構成］
図１１は、第３実施形態に係るＣＭＯＳ回路（インバータ回路）の構成の一例を示す図である。インバータ回路１Ｂは、ＰチャンネルＭＯＳトランジスタＰ１と、ＮチャンネルＭＯＳトランジスタＮ１と、ＰチャンネルＭＯＳトランジスタＰ２と、ＮチャンネルＭＯＳトランジスタＮ２と、を備える。図１１に示したインバータ回路１Ｂは、Ｐ型の単結晶の半導体基板にそれぞれのトランジスタを形成した場合の一例である。

【0065】

インバータ回路１Ｂにおいて、ＰチャンネルＭＯＳトランジスタＰ１は、ゲート端子がインバータ回路１の入力端子ＩＮに、ソース端子が電源ＶＤＤに、ドレイン端子がＰチャンネルＭＯＳトランジスタＰ２のソース端子に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ１は、ゲート端子がインバータ回路１の入力端子ＩＮに、ソース端子がグラウンドＧＮＤに、ドレイン端子がＮチャンネルＭＯＳトランジスタＮ２のソース端子に、それぞれ接続されている。

【0066】

インバータ回路１Ｂにおいて、ＰチャンネルＭＯＳトランジスタＰ２は、ＰチャンネルＭＯＳトランジスタＰ１のドレイン端子側に配置され、ソース端子がＰチャンネルＭＯＳトランジスタＰ１のドレイン端子に、ドレイン端子がＮチャンネルＭＯＳトランジスタＮ２のドレイン端子に、それぞれ接続されている。ＰチャンネルＭＯＳトランジスタＰ２のゲート端子は、ＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗ（図１１では、ＮチャンネルＭＯＳトランジスタＮ１のボディ）に接続されている。ＮチャンネルＭＯＳトランジスタＮ２は、ＮチャンネルＭＯＳトランジスタＮ１のドレイン端子側に配置され、ソース端子がＮチャンネルＭＯＳトランジスタＮ１のドレイン端子に、ドレイン端子がＰチャンネルＭＯＳトランジスタＰ２のドレイン端子に、それぞれ接続されている。ＮチャンネルＭＯＳトランジスタＮ２のゲート端子は、ＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗ（図１１では、ＰチャンネルＭＯＳトランジスタＰ１のボディ）に接続されている。ＰチャンネルＭＯＳトランジスタＰ２およびＮチャンネルＭＯＳトランジスタＮ２のゲート端子と、対応するウェルとの接続は、例えば、ウェルコンタクトなどによって行われてもよい。

【0067】

インバータ回路１Ｂでは、ＰチャンネルＭＯＳトランジスタＰ２のドレイン端子とＮチャンネルＭＯＳトランジスタＮ２のドレイン端子とが接続されたノードが、インバータ回路１Ｂの出力端子ＯＵＴとなっている。インバータ回路１Ｂにおいても、ＰチャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯＳトランジスタＮ１との構成は、ＮＯＴ基本回路Ｂｃ１である。インバータ回路１Ｂにおいて、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２との構成は、ＮＯＴ基本回路Ｂｃ１の電源回路というよりも、ＮＯＴ基本回路Ｂｃ１の伝送回路であるといえる。しかし、インバータ回路１Ｂにおいても、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成される伝送回路も、第１実施形態のインバータ回路１や第２実施形態のインバータ回路１ＡにおいてＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とで構成された電源回路と同様に動作する。

【0068】

つまり、インバータ回路１Ｂの通常の動作でも、ＮウェルＮｗはＶＤＤレベルであり、ＰウェルＰｗはＧＮＤレベルであるため、インバータ回路１Ｂが備える伝送回路は、常にオン状態である。このため、インバータ回路１Ｂの通常の動作でも、入力端子ＩＮに入力された入力信号が、ＮＯＴ基本回路Ｂｃ１における所定の遅延時間だけ遅延したタイミングで反転されて、出力端子ＯＵＴに出力される。

【0069】

一方、インバータ回路１Ｂにおいても、高エネルギーの荷電粒子Ｅが入射すると、インバータ回路１Ｂが備えるオフ状態のいずれかのトランジスタにおいて、入射した荷電粒子Ｅの電荷に応じたシングルイベントトランジェントが発生する。このため、インバータ回路１Ｂにおいても、第１実施形態において説明したのと同様の理由によって、ＮウェルＮｗの電位レベルが下がり、ＰウェルＰｗの電位レベルが上がる。これにより、インバータ回路１Ｂでは、対応するウェルの変動によって、ＰチャンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳトランジスタＮ２とのそれぞれ、つまり、伝送回路がオフ状態になる。これにより、インバータ回路１Ｂにおいても、第１実施形態のインバータ回路１や第２実施形態のインバータ回路１Ａと同様に、オフ状態のトランジスタは、入射した高エネルギーの荷電粒子Ｅの電荷によって変動するＰウェルＰｗおよびＮウェルＮｗの電位レベルの影響を受けることなく、ＮＯＴ基本回路Ｂｃ１は、シングルイベントトランジェントを含む信号が出力ノード（出力端子ＯＵＴ）に出力されるのを排除または低減させる。

【0070】

上述したように、第３実施形態のＣＭＯＳ回路では、基本的な構成の論理演算回路の伝送回路として、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗに接続されているＰチャンネルＭＯＳトランジスタＰ２と、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗに接続されているＮチャンネルＭＯＳトランジスタＮ２との構成を備える。この構成により、第３実施形態のＣＭＯＳ回路でも、第１実施形態のＣＭＯＳ回路や第２実施形態のＣＭＯＳ回路と同様に、入射した荷電粒子Ｅに応じて論理演算回路で発生したシングルイベントトランジェントを含む信号が出力端子に出力（伝送）されるのを排除または低減させる。これにより、第３実施形態のＣＭＯＳ回路でも、第１実施形態のＣＭＯＳ回路や第２実施形態のＣＭＯＳ回路と同様に、荷電粒子Ｅの入射に対する耐性を高めたＣＭＯＳ回路を実現することができる。

【0071】

上記に述べたとおり、各実施形態のＣＭＯＳ回路によれば、基本的な構成の論理演算回路に、ゲート端子がＮチャンネルＭＯＳトランジスタＮ１のＰウェルＰｗに接続されているＰチャンネルＭＯＳトランジスタＰ２と、ゲート端子がＰチャンネルＭＯＳトランジスタＰ１のＮウェルＮｗに接続されているＮチャンネルＭＯＳトランジスタＮ２との構成を備える。これにより、各実施形態のＣＭＯＳ回路では、使用環境から放射線の高エネルギーの荷電粒子が入射したことにより論理演算回路にシングルイベントトランジェントが発生した場合でも、発生したシングルイベントトランジェントを含む信号が出力ノード（出力端子ＯＵＴ）に出力（伝送）されてしまうのを排除または低減させることができる。これにより、各実施形態のＣＭＯＳ回路で実現された機能を備える半導体集積回路は、高エネルギーの荷電粒子が入射してしまう環境で使用された場合でも、誤動作をしてしまう可能性を低減させることができ、高い信頼性を得ることができる。

【0072】

上述したそれぞれの実施形態では、ＣＭＯＳ回路が備えるトランジスタをＰ型の単結晶の半導体基板（バルク基板）に形成した場合の一例を説明した。しかし、半導体基板には、Ｐ型の単結晶の基板の他にも、Ｎ型の単結晶の基板や、Ｐ型あるいはＮ型のＳＯＩ構造の基板など、種々の構造のものがある。この場合におけるＣＭＯＳ回路の構成や動作などは、上述したＰ型の単結晶の半導体基板に形成したＣＭＯＳ回路の構成や動作と等価なものになるようにすればよい。従って、ＣＭＯＳ回路をＰ型の単結晶の半導体基板と異なる半導体基板に形成する場合の構成や動作に関する詳細な説明は省略する。

【0073】

以上、本発明を実施するための形態について実施形態を用いて説明したが、本発明はこうした実施形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形および置換を加えることができる。

【符号の説明】

【0074】

１，１Ａ，１Ｂ・・・インバータ回路
２・・・バッファ回路
３・・・ＮＡＮＤ回路
４・・・ＮＯＲ回路
Ｐ１，Ｐ１－１，Ｐ１－２，Ｐ１Ａ，Ｐ１Ｂ，Ｐ２・・・ＰチャンネルＭＯＳトランジスタ
Ｎ１，Ｎ１－１，Ｎ１－２，Ｎ１Ａ，Ｎ１Ｂ，Ｎ２・・・ＮチャンネルＭＯＳトランジスタ
Ｐｗ・・・Ｐウェル
Ｎｗ・・・Ｎウェル
Ｂｃ１・・・ＮＯＴ基本回路
Ｂｃ２・・・バッファ基本回路
Ｂｃ３・・・ＮＡＮＤ基本回路
Ｂｃ４・・・ＮＯＲ基本回路
Ｉｏ・・・内部ノード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】