(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022178523
(43)【公開日】2022-12-02
(54)【発明の名称】アクティブマトリクス基板および液晶表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20221125BHJP
G02F 1/1368 20060101ALI20221125BHJP
H01L 29/786 20060101ALI20221125BHJP
G09F 9/35 20060101ALI20221125BHJP
【ＦＩ】
G09F9/30 338
G02F1/1368
H01L29/78 612C
H01L29/78 618B
G09F9/35
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2021085393
(22)【出願日】2021-05-20
(71)【出願人】
【識別番号】520487808
【氏名又は名称】シャープディスプレイテクノロジー株式会社
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100139930
【弁理士】
【氏名又は名称】山下 亮司
(74)【代理人】
【識別番号】100125922
【弁理士】
【氏名又は名称】三宅 章子
(74)【代理人】
【識別番号】100184985
【弁理士】
【氏名又は名称】田中 悠
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(72)【発明者】
【氏名】西村 淳
(72)【発明者】
【氏名】田川 晶
(72)【発明者】
【氏名】岩瀬 泰章
(72)【発明者】
【氏名】竹内 洋平
【テーマコード（参考）】
2H192
5C094
5F110
【Ｆターム（参考）】
2H192AA24
2H192BA13
2H192BB01
2H192CB02
2H192CB37
2H192CB82
2H192CC02
2H192CC42
2H192DA01
2H192DA42
2H192JA32
5C094AA03
5C094BA03
5C094BA43
5C094CA19
5C094DA13
5C094EA04
5C094EA07
5C094FA01
5C094FA02
5C094FB14
5F110AA02
5F110BB02
5F110CC02
5F110DD01
5F110DD02
5F110DD05
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE30
5F110EE37
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110FF29
5F110GG01
5F110GG13
5F110GG14
5F110GG15
5F110GG17
5F110GG43
5F110GG58
5F110HJ12
5F110HL02
5F110HL03
5F110HL04
5F110HL11
5F110HL12
5F110HM18
5F110HM19
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN35
5F110NN44
5F110NN73
5F110QQ11
(57)【要約】
【課題】表示品位の低下を抑制し得るアクティブマトリクス基板を提供する。
【解決手段】
アクティブマトリクス基板は、互いに隣接する第１および第２ソースバスラインＳＬｂ、ＳＬｃ、および、互いに隣接する第１および第２ゲートバスラインＧＬａ、ＧＬｂによって画定された第１画素領域Ｐｘ（ｂ１）と、第１画素領域に対応付けられた第１画素電極ＰＥｂ１および第１酸化物半導体ＴＦＴ２０ｂ１とを含み、第１酸化物半導体ＴＦＴは、酸化物半導体層７と、第１ゲートバスラインに電気的に接続されたゲート電極とを有し、酸化物半導体層は、チャネル領域７ｃと、その両側にそれぞれ位置する第１領域７ｓおよび第２領域７ｄを含む低抵抗領域とを含み、低抵抗領域は、基板１の法線方向から見たとき、第１ソースバスラインＳＬｂを横切って他の画素領域Ｐｘ（ａ２）まで延び、他の画素領域に配置された他の画素電極ＰＥａ２と絶縁層を介して部分的に重なっている。
【選択図】図２Ａ
【解決手段】
アクティブマトリクス基板は、互いに隣接する第１および第２ソースバスラインＳＬｂ、ＳＬｃ、および、互いに隣接する第１および第２ゲートバスラインＧＬａ、ＧＬｂによって画定された第１画素領域Ｐｘ（ｂ１）と、第１画素領域に対応付けられた第１画素電極ＰＥｂ１および第１酸化物半導体ＴＦＴ２０ｂ１とを含み、第１酸化物半導体ＴＦＴは、酸化物半導体層７と、第１ゲートバスラインに電気的に接続されたゲート電極とを有し、酸化物半導体層は、チャネル領域７ｃと、その両側にそれぞれ位置する第１領域７ｓおよび第２領域７ｄを含む低抵抗領域とを含み、低抵抗領域は、基板１の法線方向から見たとき、第１ソースバスラインＳＬｂを横切って他の画素領域Ｐｘ（ａ２）まで延び、他の画素領域に配置された他の画素電極ＰＥａ２と絶縁層を介して部分的に重なっている。
【選択図】図２Ａ
【特許請求の範囲】
【請求項1】
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
【請求項2】
前記複数の画素領域は、前記第１画素領域と前記第１ゲートバスラインを挟んで前記列方向に隣接する第２画素領域をさらに含み、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ゲートバスラインを横切って前記第２画素領域を経由して前記他の画素領域まで延びており、前記第２画素領域に配置された第２画素電極と絶縁層を介して部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ゲートバスラインを横切って前記第２画素領域を経由して前記他の画素領域まで延びており、前記第２画素領域に配置された第２画素電極と絶縁層を介して部分的に重なっている、請求項１に記載のアクティブマトリクス基板。
【請求項3】
前記他の画素領域は、前記第１画素領域と斜め方向に隣接する、請求項１または２に記載のアクティブマトリクス基板。
【請求項4】
前記他の画素領域は、前記第１画素領域と前記行方向に隣接する、請求項１に記載のアクティブマトリクス基板。
【請求項5】
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項6】
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、請求項１から４のいずれかに記載のアクティブマトリクス基板。
【請求項7】
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、請求項２に記載のアクティブマトリクス基板。
【請求項8】
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第２ソースバスラインに電気的に接続されている、請求項２に記載のアクティブマトリクス基板。
【請求項9】
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、請求項１から８のいずれかに記載のアクティブマトリクス基板。
【請求項10】
前記第１酸化物半導体ＴＦＴにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第１ゲートバスラインに重なっていない領域である、請求項１から９のいずれかに記載のアクティブマトリクス基板。
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第１ゲートバスラインに重なっていない領域である、請求項１から９のいずれかに記載のアクティブマトリクス基板。
【請求項11】
前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、請求項１から１０のいずれかに記載のアクティブマトリクス基板。
【請求項12】
前記複数の画素電極は、前記共通電極と前記基板との間に位置する、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
【請求項13】
複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体ＴＦＴと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記複数のソースバスラインの１つに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの１つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第１画素領域、第２画素領域および第３画素領域を含み、前記第１画素領域および前記第２画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインに電気的に接続され、前記第３画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインとは異なる第２ソースバスラインに電気的に接続され、
前記第１画素電極は、前記第２画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第１部分と、前記第３画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第２部分と、を含む、アクティブマトリクス基板。
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体ＴＦＴと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記複数のソースバスラインの１つに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの１つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第１画素領域、第２画素領域および第３画素領域を含み、前記第１画素領域および前記第２画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインに電気的に接続され、前記第３画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインとは異なる第２ソースバスラインに電気的に接続され、
前記第１画素電極は、前記第２画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第１部分と、前記第３画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第２部分と、を含む、アクティブマトリクス基板。
【請求項14】
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含む酸化物半導体層であって、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含む酸化物半導体層であって、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
【請求項15】
前記基板の法線方向から見たとき、前記第１画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の１／２以上である、請求項１４に記載のアクティブマトリクス基板。
【請求項16】
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から１５のいずれかに記載のアクティブマトリクス基板。
【請求項17】
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、請求項１６に記載のアクティブマトリクス基板。
【請求項18】
請求項１から１７のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリクス基板および液晶表示装置に関する。
【背景技術】
【0002】
液晶表示装置等の表示装置に使用されるアクティブマトリクス基板は、画素毎に、スイッチング素子として薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）を備えている。ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体ＴＦＴの多くは、ボトムゲート型ＴＦＴであるが、トップゲート型の酸化物半導体ＴＦＴも提案されている（例えば特許文献１）。
【0003】
酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
【0004】
さらに、酸化物半導体ＴＦＴは、オフリーク特性に優れているので、酸化物半導体ＴＦＴを画素ＴＦＴとして用いると、画像の書き換え頻度を低下させて表示を行う動作モードを利用することもできる。具体的には、走査線（ゲートバスライン）を走査して信号電圧の書込みを行う駆動期間と、全ての走査線を非走査状態にして書込みを休止する休止期間とを設ける。このような駆動方式は、休止駆動または低周波駆動などと呼ばれ、液晶表示装置の消費電力を大幅に削減することが可能である（特許文献２参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開第２０１７／０８５５９１号
【特許文献2】特開２０１９－１８４７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
アクティブマトリクス基板を用いた表示装置では、寄生容量による画素電位の変動により表示品位が低下するおそれがある。この問題は、低周波駆動を行う場合に特に顕著である。低周波駆動を行うと、低周波駆動の休止期間において、寄生容量による画素電位の変動に起因して、フリッカと呼ばれる点滅のようなちらつきが画面に現れやすくなることが知られている。
【0007】
本開示の一実施形態は、各画素に酸化物半導体ＴＦＴを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置を提供する。
【課題を解決するための手段】
【0008】
本明細書は、以下の項目に記載のアクティブマトリクス基板を開示している。
［項目１］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
［項目２］
前記複数の画素領域は、前記第１画素領域と前記第１ゲートバスラインを挟んで前記列方向に隣接する第２画素領域をさらに含み、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ゲートバスラインを横切って前記第２画素領域２を経由して前記他の画素領域まで延びており、前記第２画素領域に配置された第２画素電極と絶縁層を介して部分的に重なっている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記他の画素領域は、前記第１画素領域と斜め方向に隣接する、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記他の画素領域は、前記第１画素領域と前記行方向に隣接する、項目１に記載のアクティブマトリクス基板。
［項目５］
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、項目２に記載のアクティブマトリクス基板。
［項目８］
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第２ソースバスラインに電気的に接続されている、項目２に記載のアクティブマトリクス基板。
［項目９］
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記第１酸化物半導体ＴＦＴにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第１ゲートバスラインに重なっていない領域である、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記複数の画素電極は、前記共通電極と前記基板との間に位置する、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体ＴＦＴと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記複数のソースバスラインの１つに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの１つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第１画素領域、第２画素領域および第３画素領域を含み、前記第１画素領域および前記第２画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインに電気的に接続され、前記第３画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインとは異なる第２ソースバスラインに電気的に接続され、
前記第１画素電極は、前記第２画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第１部分と、前記第３画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第２部分と、を含む、アクティブマトリクス基板。
［項目１４］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含む酸化物半導体層であって、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
［項目１５］
前記基板の法線方向から見たとき、前記第１画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の１／２以上である、項目１４に記載のアクティブマトリクス基板。
［項目１６］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１７］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１６に記載のアクティブマトリクス基板。
［項目１８］
項目１から１７のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
［項目１］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ソースバスラインを横切って他の画素領域まで延びており、前記他の画素領域に配置された他の画素電極と絶縁層を介して部分的に重なっている、アクティブマトリクス基板。
［項目２］
前記複数の画素領域は、前記第１画素領域と前記第１ゲートバスラインを挟んで前記列方向に隣接する第２画素領域をさらに含み、
前記第１酸化物半導体ＴＦＴにおける前記酸化物半導体層の前記低抵抗領域は、前記基板の法線方向から見たとき、前記第１ゲートバスラインを横切って前記第２画素領域２を経由して前記他の画素領域まで延びており、前記第２画素領域に配置された第２画素電極と絶縁層を介して部分的に重なっている、項目１に記載のアクティブマトリクス基板。
［項目３］
前記他の画素領域は、前記第１画素領域と斜め方向に隣接する、項目１または２に記載のアクティブマトリクス基板。
［項目４］
前記他の画素領域は、前記第１画素領域と前記行方向に隣接する、項目１に記載のアクティブマトリクス基板。
［項目５］
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインとは異なる他のソースバスラインに電気的に接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目６］
前記他の画素電極は、前記他の画素領域に対応付けられた他の酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、項目１から４のいずれかに記載のアクティブマトリクス基板。
［項目７］
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第１ソースバスラインに電気的に接続されている、項目２に記載のアクティブマトリクス基板。
［項目８］
前記第２画素電極は、前記第２画素領域に対応付けられた第２酸化物半導体ＴＦＴを介して、前記第２ソースバスラインに電気的に接続されている、項目２に記載のアクティブマトリクス基板。
［項目９］
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、項目１から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記第１酸化物半導体ＴＦＴにおいて、前記酸化物半導体層は、前記ゲート電極と前記基板との間に位置し、
前記低抵抗領域は、前記基板の法線方向から見たとき、前記酸化物半導体層のうち前記ゲート電極または前記第１ゲートバスラインに重なっていない領域である、項目１から９のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記アクティブマトリクス基板は、前記複数の画素電極と誘電体層を介して部分的に重なるように配置された共通電極をさらに含む、項目１から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記複数の画素電極は、前記共通電極と前記基板との間に位置する、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
複数の画素領域を有し、基板と、前記基板の主面に支持された複数のゲートバスラインおよび複数のソースバスラインを備え、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含む、アクティブマトリクス基板であって、
前記複数の画素領域のそれぞれは、画素電極と、前記画素電極に電気的に接続された酸化物半導体ＴＦＴと、誘電体層を介して前記画素電極と部分的に重なる共通電極と、を有し、
前記酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域よりも比抵抗の小さい低抵抗領域とを含む酸化物半導体層であって、前記低抵抗領域は、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含み、前記第１領域は前記複数のソースバスラインの１つに電気的に接続され、前記第２領域は、前記画素電極に電気的に接続されている、酸化物半導体層と、
前記複数のゲートバスラインの１つに電気的に接続されたゲート電極と、を有し、
前記複数の画素領域は、第１画素領域、第２画素領域および第３画素領域を含み、前記第１画素領域および前記第２画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインに電気的に接続され、前記第３画素領域の前記画素電極は、前記酸化物半導体ＴＦＴを介して前記第１ソースバスラインとは異なる第２ソースバスラインに電気的に接続され、
前記第１画素電極は、前記第２画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第１部分と、前記第３画素領域の前記酸化物半導体ＴＦＴの前記低抵抗領域と絶縁層を介して重なる第２部分と、を含む、アクティブマトリクス基板。
［項目１４］
行方向および列方向にマトリクス状に配置された複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板の主面に支持され、かつ、前記行方向に延びる複数のゲートバスラインと、
前記基板の主面に支持され、かつ、前記列方向に延びる複数のソースバスラインと、
前記複数の画素領域のそれぞれに対応付けて配置された複数の酸化物半導体ＴＦＴと、
前記複数の画素領域のそれぞれに配置された複数の画素電極と、を備え、
前記複数のゲートバスラインは、互いに隣接して配置された第１ゲートバスラインおよび第２ゲートバスラインを含み、前記複数のソースバスラインは、互いに隣接して配置された第１ソースバスラインおよび第２ソースバスラインを含み、
前記複数の画素領域は、前記第１ソースバスライン、前記第２ソースバスライン、前記第１ゲートバスラインおよび前記第２ゲートバスラインによって画定された第１画素領域を含み、前記複数の画素電極は、前記第１画素領域に配置された第１画素電極を含み、前記複数の酸化物半導体ＴＦＴは、前記第１画素領域に対応付けられた第１酸化物半導体ＴＦＴを含み、
前記第１酸化物半導体ＴＦＴは、
チャネル領域と、前記チャネル領域の両側にそれぞれ位置する第１領域および第２領域を含む酸化物半導体層であって、前記第１領域は前記第１ソースバスラインに電気的に接続され、前記第２領域は、前記第１画素電極に電気的に接続されている、酸化物半導体層と、
前記第１ゲートバスラインに電気的に接続されたゲート電極と、を有し、
前記第１画素電極は、前記第１ソースバスラインおよび前記第２ソースバスラインの少なくとも一方と絶縁層を介して重なる部分を有する、アクティブマトリクス基板。
［項目１５］
前記基板の法線方向から見たとき、前記第１画素電極の前記部分の前記行方向における幅は、前記少なくとも一方のソースバスラインの幅の１／２以上である、項目１４に記載のアクティブマトリクス基板。
［項目１６］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から１５のいずれかに記載のアクティブマトリクス基板。
［項目１７］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む、項目１６に記載のアクティブマトリクス基板。
［項目１８］
項目１から１７のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように配置された対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と
を備える液晶表示装置。
【発明の効果】
【0009】
本発明の一実施形態によると、各画素に酸化物半導体ＴＦＴを備え、表示品位の低下を抑制し得るアクティブマトリクス基板、およびアクティブマトリクス基板を用いた液晶表示装置が提供される。
【図面の簡単な説明】
【0010】
【図1】アクティブマトリクス基板１０１の平面構造の一例を示す概略図である。
【図2A】アクティブマトリクス基板１０１における一部の画素領域を示す平面図である。
【図3A】変形例１のアクティブマトリクス基板１０２における一部の画素領域を示す平面図である。
【図4】変形例１の他のアクティブマトリクス基板１０３を例示する平面図である。
【図5】変形例１のさらに他のアクティブマトリクス基板１０４を例示する平面図である。
【図6A】変形例２のアクティブマトリクス基板１０５における一部の画素領域を示す平面図である。
【図7】変形例２の他のアクティブマトリクス基板１０６における一部の画素領域を示す平面図である。
【図8A】変形例３のアクティブマトリクス基板１０７における一部の画素領域を示す平面図である。
【図9】変形例３の他のアクティブマトリクス基板１０８における一部の画素領域を示す平面図である。
【図10】変形例４のアクティブマトリクス基板１０９における一部の画素領域を示す平面図である。
【図11】アクティブマトリクス基板１０１の製造方法の一例を説明するためのプロセスフローを示す図である。
【図12】アクティブマトリクス基板１０１を用いた液晶表示装置１０００の断面図である。
【図13】各画素領域（自画素）における寄生容量Ｃｓｄ（Ａ）、Ｃｓｄ（Ｂ）および液晶容量Ｃｐｉを例示する回路図である。
【発明を実施するための形態】
【0011】
上述したように、液晶表示装置の低周波駆動を行う場合、休止期間において、ソースバスラインで電位変動が生じると、寄生容量Ｃｓｄを介して画素電極の電位（画素電位）が変動することがある。この結果、各画素の輝度が変化し、フリッカと呼ばれる現象が生じ得る。
【0012】
ここで、寄生容量Ｃｓｄは、ある画素（自画素）の画素電極と、その画素電極にデータ信号を供給するソースバスライン（以下、「自ソースバスライン」）との間に形成される寄生容量Ｃｓｄ（Ａ）と、自画素の画素電極と、その画素電極に隣接する画素電極にデータ信号を供給するソースバスライン（以下、「他ソースバスライン」）との間に形成される寄生容量Ｃｓｄ（Ｂ）とを含む。本明細書では、寄生容量Ｃｓｄ（Ａ）を「自ソース寄生容量」と呼び、寄生容量Ｃｓｄ（Ｂ）を「他ソース寄生容量」と呼ぶ。
【0013】
寄生容量Ｃｓｄに起因する画素の輝度変化（フリッカの発生）は、下式（１）で表されるβ（Ａ－Ｂ）（以下、「β値」）の絶対値を小さくすることで抑制され得る。例えば、β値が略０であれば、ソースバスラインの電位変動による画素の輝度変化を最小に抑えることが可能になる。なお、低周波駆動を行わない場合でも、β値を小さくすることで、寄生容量Ｃｓｄに起因する表示品位の低下を抑制できる。
β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
Ｃｓｄ（Ａ）：自ソース寄生容量
Ｃｓｄ（Ｂ）：他ソース寄生容量
Ｃｐｉ：画素容量
式（１）の液晶容量Ｃｐｉは、自画素の画素電極と共通電極とによって構成される液晶容量と、補助容量とを含む。補助容量は、例えば、横電界モードの表示装置に適用されるアクティブマトリクス基板において、自画素の画素電極と共通電極との間に形成される透明補助容量を含む。図１３に、ある１つの画素（自画素）におけるＣｓｄ（Ａ）、Ｃｓｄ（Ｂ）およびＣｐｉを例示する。
β（Ａ－Ｂ）＝｛Ｃｓｄ（Ａ）－Ｃｓｄ（Ｂ）｝／Ｃｐｉ・・・（１）
Ｃｓｄ（Ａ）：自ソース寄生容量
Ｃｓｄ（Ｂ）：他ソース寄生容量
Ｃｐｉ：画素容量
式（１）の液晶容量Ｃｐｉは、自画素の画素電極と共通電極とによって構成される液晶容量と、補助容量とを含む。補助容量は、例えば、横電界モードの表示装置に適用されるアクティブマトリクス基板において、自画素の画素電極と共通電極との間に形成される透明補助容量を含む。図１３に、ある１つの画素（自画素）におけるＣｓｄ（Ａ）、Ｃｓｄ（Ｂ）およびＣｐｉを例示する。
【0014】
上記式（１）から、表示品位の低下やフリッカの発生を抑制するには、例えば、自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）との差ΔＣｓｄ（絶対値）が小さくなるように、液晶表示装置の各構成要素の材料物性、プロセス、駆動方式等を調整することが考えられる（特許文献２など）。
【0015】
しかしながら、液晶表示装置の性能に対する要望は、フリッカの抑制以外にも多岐に亘ることから、そのような要望を同時に満足させるような材料物性、プロセス、駆動方式を選択することは困難である。また、液晶表示装置の高精細化に伴ってＣｐｉは小さくなる。上記式（１）から分かるように、Ｃｐｉが小さくなるほどβ値が増加するので、材料や駆動方式を調整するのみでは、フリッカの発生を十分に抑制できない可能性がある。
【0016】
そこで、本発明者は、従来と異なるアプローチでβ値を低減し得る方法を検討した。その結果、各画素のレイアウトを利用して、β値、特にΔＣｓｄを低減し得る新規な構造を見出し、本願発明に想到した。
【0017】
液晶表示装置のアクティブマトリクス基板では、通常、各画素電極と、その両側に位置する自ソースバスラインおよび他ソースバスラインとの間には、斜め電界による寄生容量が生じ得る。このような斜め電界による寄生容量（以下、「通常寄生容量」と呼ぶ。）は、それぞれ、寄生容量Ｃｓｄ（Ａ）および寄生容量Ｃｓｄ（Ｂ）に含まれる。なお、アクティブマトリクス基板の構造によっては、通常寄生容量が極めて小さくなることもある（例えば画素電極の基板側に共通電極が存在する場合など）。本開示の一実施形態では、酸化物半導体ＴＦＴの活性層となる酸化物半導体層を利用して、さらなる寄生容量（以下、「追加の寄生容量」と呼ぶ。）を形成する。追加の寄生容量は、例えば、基板の法線方向から見たとき、酸化物半導体層の低抵抗領域を、隣接する画素の画素電極にあえて部分的に重なるように延設することで形成される。なお、本明細書では、酸化物半導体層を利用して形成された寄生容量を「追加の寄生容量」、従来の構造でも形成される斜め電界による寄生容量を「通常寄生容量」と呼び、両者を区別している。
【0018】
本開示の一実施形態では、追加の寄生容量を形成することで、自ソース寄生容量Ｃｓｄ（Ａ）および他ソース寄生容量Ｃｓｄ（Ｂ）の両方または一方を、所定の量増加させる。これにより、自ソース寄生容量Ｃｓｄ（Ａ）および他ソース寄生容量Ｃｓｄ（Ｂ）の差ΔＣｓｄを調整することが可能になる。
【0019】
寄生容量Ｃｓｄは、一般的に、小さい方が好ましいことが知られている。このような従来の知見に対し、本実施形態では、追加の寄生容量を形成することで、あえて、必要な分だけ寄生容量Ｃｓｄ（Ａ）および／またはＣｓｄ（Ｂ）を増加させる。これにより、寄生容量Ｃｓｄの大幅な増大を抑えつつ、自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）との差ΔＣｓｄを小さく抑えてフリッカの発生を抑制できる。
【0020】
追加の寄生容量は、例えば、画素ＴＦＴの酸化物半導体層と、隣接する画素の画素電極との重なり面積によって制御され得る。従って、材料や駆動方法に関わらず、各画素のレイアウトによってβ値を改善できる。さらに、追加の寄生容量は、酸化物半導体膜および透明導電膜で構成され、透明である。このため、追加の寄生容量を形成することによる画素開口率の低下を抑制できる。
【0021】
（第１の実施形態）
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。
以下、図面を参照しながら、第１の実施形態のアクティブマトリクス基板を説明する。
【0022】
図１は、アクティブマトリクス基板１０１の平面構造の一例を模式的に示す図である。アクティブマトリクス基板１０１は、表示に寄与する表示領域ＤＲと、表示領域ＤＲの外側に位置する周辺領域（額縁領域）ＦＲとを有している。表示領域ＤＲは、行方向および列方向にマトリクス状に配列された複数の画素領域Ｐｘを含む。画素領域Ｐｘ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
【0023】
アクティブマトリクス基板１０１は、表示領域ＤＲにおいて、基板１と、基板１に支持された複数のＴＦＴ（「画素ＴＦＴ」とも呼ぶ。）２０と、複数の画素電極ＰＥと、ＴＦＴ２０にゲート信号を供給する複数のゲートバスラインＧＬ（１）～ＧＬ（ｊ）（ｊは２以上の整数、以下、「ゲートバスラインＧＬ」と総称する）と、ＴＦＴ２０にソース信号を供給する複数のソースバスラインＳＬ（１）～ＳＬ（ｋ）（ｋは２以上の整数、以下、「ソースバスラインＳＬ」と総称する）とを備える。各画素領域Ｐｘは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。本明細書では、ソースバスラインＳＬの延びる方向を「列方向」、ゲートバスラインＧＬの延びる方向を「行方向」とする。行方向は、列方向と交差する方向であればよく、列方向に直交してなくてもよい。また、本明細書では、隣接する２つのソースバスラインＳＬの間に配列された複数の画素領域で構成される列を「画素列」、隣接する２つのゲートバスラインＧＬの間に配列された複数の画素領域で構成される行を「画素行」と呼ぶことがある。
【0024】
各ＴＦＴ２０および各画素電極ＰＥは、複数の画素領域Ｐｘの１つに対応して設けられている。ＴＦＴ２０のゲート電極は、ゲートバスラインＧＬの１つに電気的に接続され、ソース電極は、ソースバスラインＳＬの１つに電気的に接続されている。ドレイン電極は、画素電極ＰＥと電気的に接続されている。本実施形態では、ＴＦＴ２０は、例えば、トップゲート構造を有する複数の酸化物半導体ＴＦＴである。
【0025】
アクティブマトリクス基板１０１を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、アクティブマトリクス基板１０１に、複数の画素領域Ｐｘに対して共通の電極（共通電極）ＣＥが設けられる。
【0026】
非表示領域ＦＲには、ドライバなどの周辺回路が設けられ得る。例えば、ゲートバスラインＧＬを駆動するゲートドライバＧＤ、ソースバスラインＳＬを時分割で駆動するＳＳＤ回路Ｓｃなどがモノリシックに形成されていてもよい。ＳＳＤ回路Ｓｃは、例えばＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装されたソースドライバＳＤに接続されている。
【0027】
アクティブマトリクス基板１０１を用いた表示パネルは、例えば、アクティブマトリクス基板１０１と、対向基板と、これらの間に設けられた表示媒体層とを備える。表示媒体層は液晶層、有機ＥＬ層などであってもよい。
【0028】
アクティブマトリクス基板１０１を用いた表示パネルでは、線順次走査が行われる。線順次走査方式では、画素電極ＰＥに供給されるデータ信号（表示信号ともいう。）は、ゲートドライバＧＤからゲートバスラインＧＬに供給される制御信号によって選択されたＴＦＴ２０がオン状態となったときに、そのＴＦＴ２０に接続されているソースバスラインＳＬに供給されている信号である。したがって、あるゲートバスラインＧＬに接続されているＴＦＴ２０が同時にオン状態となり、その時に、その行の画素領域ＰｘのそれぞれのＴＦＴ２０に接続されているソースバスラインＳＬから対応するデータ信号が供給される。この動作を、例えば表示面の最も上側に位置する画素行から最も下側に位置する画素行まで順次行うことによって、表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。なお、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。
【0029】
また、表示パネルでは、通常、交流駆動される。典型的には、データ信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動、カラム反転（ソースライン反転）駆動などが行われている。ドット反転駆動は、データ信号の極性を１フレーム毎に反転させ、かつ、垂直・水平方向に隣り合う画素の極性を反転させる駆動方式である。カラム反転駆動は、画素電圧の極性を１フレーム毎かつ所定本数のソースバスライン毎に反転させる駆動方式である。さらに、画素とその画素に対応するソースバスラインＳＬとの位置関係が画素行ごとに異なるように構成された表示パネルにおいて、１フレームごとにソースバスラインＳＬの極性を反転させる駆動方式（Ｚ反転（Ｚ ｉｎｖｅｒｓｉｏｎ）駆動方式ともいう。）も知られている。このような方式は、例えば特開２００１－３３７５７号公報、国際公開第２０１１／０９３３７４号などに開示されている。参考のため、特開２００１－３３７５７号公報および国際公開第２０１１／０９３３７４号の全開示内容を本願明細書に援用する。
【0030】
カラム反転駆動、Ｚ反転駆動、ドット反転駆動などの駆動方式が適用された表示パネルでは、複数のソースバスラインＳＬのうちの一部のソースバスラインＳＬには、第１極性のデータ信号（以下、「第１データ信号」と呼ぶ）が供給され、他のソースバスラインＳＬには、第１極性とは逆の第２極性のデータ信号（以下、「第２データ信号」と呼ぶ）が供給される。第１および第２データ信号の極性は、フレームごとに反転する。本明細書では、第１データ信号が供給されるソースバスラインＳＬを「第１極性ソースバスライン」、第２データ信号が供給されるバスラインＳＬを「第２極性ソースバスライン」とすると、第１極性ソースバスラインと第２極性ソースバスラインとは、例えば、Ｚ本（Ｚは１以上の整数、例えばＺ＝１）おきに交互に配列される。
【0031】
＜アクティブマトリクス基板１０１の画素領域の構造＞
以下、図面を参照しながら、ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板１０１の画素領域の構造を説明する。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
以下、図面を参照しながら、ＦＦＳモードの表示装置に適用されるアクティブマトリクス基板を例に、本実施形態のアクティブマトリクス基板１０１の画素領域の構造を説明する。ＦＦＳモードは、一方の基板に一対の電極を設けて、液晶分子に、基板面に平行な方向（横方向）に電界を印加する横方向電界方式のモードである。
【0032】
【0033】
アクティブマトリクス基板１０１は、基板１と、基板１に支持された複数のソースバスラインＳＬおよび複数のゲートバスラインＧＬとを備える。ソースバスラインＳＬは列方向に延び、ゲートバスラインＧＬは行方向に延びている。この例では、各画素領域Ｐｘは、隣接する２つのソースバスラインＳＬおよび隣接する２つのゲートバスラインＧＬによって画定されている。
【0034】
図２Ａでは、複数のゲートバスラインＧＬのうち、図の上側からこの順で配列されたゲートバスラインＧＬａ、ＧＬｂ、ＧＬｃと、複数のソースバスラインＳＬのうち、図の左側からこの順で配置されたソースバスラインＳＬａ、ＳＬｂ、ＳＬｃとを示す。また、これらのバスラインによって画定された６つの画素領域Ｐｘ（ａ１）～Ｐｘ（ｃ２）を示す。画素領域Ｐｘ（ａ１）、Ｐｘ（ｂ１）、Ｐｘ（ｃ１）は、ゲートバスラインＧＬａとゲートバスラインＧＬｂとの間に、図の左側から行方向に配置されている。画素領域Ｐｘ（ａ２）、Ｐｘ（ｂ２）、Ｐｘ（ｃ２）は、ゲートバスラインＧＬｂとゲートバスラインＧＬｃとの間に、図の左側から行方向に配置されている。画素領域Ｐｘ（ａ２）、Ｐｘ（ｂ２）、Ｐｘ（ｃ２）は、それぞれ、画素領域Ｐｘ（ａ１）、Ｐｘ（ｂ１）、Ｐｘ（ｃ１）と列方向に隣接している。
【0035】
各画素領域Ｐｘは、画素電極ＰＥおよびＴＦＴ２０を有する。この例では、画素領域Ｐｘ（ａ１）は、画素電極ＰＥａ１およびＴＦＴ２０ａ１を有する。画素電極ＰＥａ１は、画素領域Ｐｘ内に配置されている。ＴＦＴ２０ａ１は、画素領域Ｐｘ（ａ１）に対応付けて配置されており、ＴＦＴ２０ａ１の一部は他の画素領域まで延びている。同様に、画素領域Ｐｘ（ａ２）、Ｐｘ（ｂ１）、Ｐｘ（ｂ２）、Ｐｘ（ｃ１）、Ｐｘ（ｃ２）は、それぞれ、その画素領域内に配置された画素電極ＰＥａ２、ＰＥｂ１、ＰＥｂ２、ＰＥｃ１、ＰＥｃ２と、その画素領域に対応付けて配置されたＴＦＴ２０ａ２、２０ｂ１、２０ｂ２、２０ｃ１、３０ｃ２を有する。
【0036】
本実施形態では、同じ画素列に配置された画素電極ＰＥは、対応するＴＦＴ２０を介して同じソースバスラインＳＬに電気的に接続されている。この例では、画素電極ＰＥａ１、ＰＥａ２は、ＴＦＴ２０ａ１、２０ａ２を介してソースバスラインＳＬａに接続されている。同様に、画素電極ＰＥｂ１、ＰＥｂ２は、ＴＦＴ２０ｂ１、２０ｂ２を介してソースバスラインＳＬｂに接続され、画素電極ＰＥｃ１、ＰＥｃ２は、ＴＦＴ２０ｃ１、２０ｃ２を介してソースバスラインＳＬｃに接続されている。
【0037】
次いで、図２Ａおよび図２Ｂを参照して、ソースバスラインＳＬｂおよびＳＬｃ、ゲートバスラインＧＬａおよびＧＬｂによって画定された画素領域Ｐｘ（ｂ１）を例に、画素領域ＰｘおよびＴＦＴ２０の構造をより具体的に説明する。
【0038】
画素領域Ｐｘ（ｂ１）は、基板１と、基板１に支持されたＴＦＴ２０ｂ１と、画素電極ＰＥｂ１と、共通電極ＣＥとを有している。ＴＦＴ２０ｂ１は、画素領域Ｐｘ（ｂ１）に対応付けられて配置されているが、ＴＦＴ２０ｂ１の一部は、他の画素領域（この例では画素領域Ｐｘ（ｂ２）、Ｐｘ（ａ２））に位置している。
【0039】
図２Ｂに示すように、ＴＦＴ２０ｂ１は、酸化物半導体層７と、酸化物半導体層７の一部上にゲート絶縁層９を介して配置されたゲート電極ＧＥとを備える。ＴＦＴ２０ｂ１は、ソース電極ＳＥおよびドレイン電極ＤＥをさらに有し得る。
【0040】
酸化物半導体層７は、チャネル領域７ｃと、その両側にそれぞれ配置された第１領域７ｓおよび第２領域７ｄとを含む。第１領域７ｓおよび第２領域７ｄは、チャネル領域７ｃよりも比抵抗の小さい低抵抗領域である。第１領域７ｓは、対応するソースバスラインＳＬｂに電気的に接続され、第２領域７ｄは、画素電極ＰＥｂ１に電気的に接続されている。この例では、第１領域７ｓはソース電極ＳＥに接続され、ソース電極ＳＥを介してソースバスラインＳＬｂに電気的に接続されている。第２領域７ｄはドレイン電極ＤＥに接続され、ドレイン電極ＤＥを介して画素電極ＰＥｂ１に電気的に接続されている。
【0041】
ゲート電極ＧＥは、基板１の主面の法線方向（以下、「基板１の法線方向」と略す。）から見たとき、チャネル領域７ｃと重なるように配置されている。ゲート電極ＧＥは、ゲートバスラインＧＬと同じ導電膜（ゲート用導電膜）を用いて形成されている。本明細書では、ゲート用導電膜を用いて形成された電極・配線を含む層を「ゲートメタル層」と呼ぶ。ゲート電極ＧＥは、対応するゲートバスラインＧＬｂに電気的に接続されている。なお、ゲート電極ＧＥは、対応するゲートバスラインＧＬと一体的に形成されていてもよい。例えば、ゲート電極ＧＥは、対応するゲートバスラインＧＬに繋がっているか、またはその一部であってもよい。このような場合、ゲートバスラインＧＬのうち、基板１の法線方向から見たとき酸化物半導体層７に重なる部分を「ゲート電極ＧＥ」と呼ぶ。ゲート電極ＧＥは、基板１の法線方向から見たとき、チャネル領域７ｃに重なるが、低抵抗領域（第１領域７ｓおよび第２領域７ｄ）には重ならないように配置されていてもよい。
【0042】
ゲート絶縁層９は、チャネル領域７ｃを覆い、かつ、第１領域７ｓおよび第２領域７ｄを覆っていなくてもよい。このような構成は、酸化物半導体層７のうちゲート絶縁層９で覆われていない部分を低抵抗化させることで得られる。図示している例では、ゲート絶縁層９は、基板１の法線方向から見たときに、ゲートメタル層に重なる領域にのみ形成されている。つまり、ゲート絶縁層９のエッジは、ゲートメタル層のエッジと整合している。このような構成は、ゲートメタル層のパターニングと同じレジストマスクを用いて、またはゲート電極ＧＥをマスクとして用いてゲート絶縁層をパターニングすることで得られる。
【0043】
本実施形態では、酸化物半導体層７、ゲート絶縁層９およびゲートメタル層は、層間絶縁層１０で覆われており、ソース電極ＳＥおよびドレイン電極ＤＥは、層間絶縁層１０上に配置されている。層間絶縁層１０は、酸化物半導体層７の第１領域７ｓおよび第２領域７ｄに接していてもよい。層間絶縁層１０には、酸化物半導体層７の第１領域７ｓの一部を露出する第１開口部１０ｓと、第２領域７ｄの一部を露出する第２開口部１０ｄとが設けられている。ソース電極ＳＥは、層間絶縁層１０上および第１開口部１０ｓ内に配置され、第１開口部１０ｓ内で第１領域７ｓに接続されている。ドレイン電極ＤＥは、層間絶縁層１０上および第２開口部１０ｄ内に配置され、第２開口部１０ｄ内で第２領域７ｄに接続されている。
【0044】
ソース電極ＳＥおよびドレイン電極ＤＥは、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）を用いて形成されていてもよい。本明細書では、ソース用導電膜を用いて形成された電極・配線を含む層を「ソースメタル層」と呼ぶ。ソース電極ＳＥは、対応するソースバスラインＳＬｂに電気的に接続されている。なお、ソース電極ＳＥは、対応するソースバスラインＳＬと一体的に形成されていてもよい。例えば、ソース電極ＳＥは、対応するソースバスラインＳＬに繋がっているか、またはその一部であってもよい。このような場合、ソースバスラインＳＬのうち、第１領域７ｓに接する部分を「ソース電極ＳＥ」と呼ぶ。本明細書では、酸化物半導体層７の第１領域７ｓとソースバスラインＳＬとの接続部ＳＣを「ソースコンタクト部」と呼ぶことがある。図示する例では、ソースコンタクト部ＳＣは、ソースバスラインＳＬに重なるように配置されている。
【0045】
ドレイン電極ＤＥは、対応する画素電極ＰＥｂ１に電気的に接続されている。本明細書では、ＴＦＴ２０の第２領域７ｄと画素電極ＰＥとの接続部ＰＣを「画素コンタクト部」と呼ぶ。画素コンタクト部ＰＣは、例えば画素領域Ｐｘ（ｂ１）内に配置されている。なお、ソースメタル層内にドレイン電極ＤＥを設けずに、画素コンタクト部において、画素電極ＰＥｂ１と第２領域７ｄの一部とを直接接触させてもよい。
【0046】
本実施形態では、基板１の法線方向から見たとき、各ＴＦＴ２０における酸化物半導体層７の第１領域７ｓは、列方向に隣接する画素領域Ｐｘの画素電極ＰＥに重なる部分Ｘ１と、隣接する画素列の画素領域（例えば行方向または斜め方向に隣接する画素領域）Ｐｘの画素電極ＰＥに重なる部分Ｘ２とを含む。これによって、追加の寄生容量Ｃ１、Ｃ２を形成している。
【0047】
図示する例では、画素領域Ｐｘｂ１のＴＦＴ２０ｂ１における酸化物半導体層７の第１領域７ｓは、列方向に隣接する画素領域Ｐｘ（ｂ２）の画素電極ＰＥｂ２に重なる部分Ｘ１と、斜め方向に隣接する画素領域Ｐｘ（ａ２）の画素電極ＰＥａ２に重なる部分Ｘ２とを含む。酸化物半導体層７の部分Ｘ１と、画素電極ＰＥｂ２と、これらの間に位置する絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）とは、追加の寄生容量Ｃ１（ｂ２）を構成している。同様に、酸化物半導体層７の部分Ｘ２と、画素電極ＰＥａ２と、これらの間に位置する絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）とは、追加の寄生容量Ｃ２（ａ２）を構成している。ここではＴＦＴ２０ｂを例に説明したが、他の画素領域ＰｘのＴＦＴ２０の酸化物半導体層７も同様に、列方向および斜め方向に隣接する画素領域Ｐｘの画素電極ＰＥとの間で追加の寄生容量Ｃ１、Ｃ２を構成し得る。つまり、１つの画素電極ＰＥに着目すると、各画素電極ＰＥは、他の画素領域ＰｘのＴＦＴ２０の酸化物半導体層７との間に、追加の寄生容量Ｃ１、Ｃ２を形成しているといえる。
【0048】
本実施形態のＴＦＴ２０は、上記の追加の寄生容量Ｃ１、Ｃ２が形成され得るように配置されていればよい。図２Ａに示す例では、ＴＦＴ２０ｂ１のチャネル長方向は、列方向（ソースバスラインＳＬの延びる方向）に略平行である（ＴＦＴ縦置き構造）。この例では、ＴＦＴ２０ｂ１の酸化物半導体層７は、基板１の法線方向から見たとき、画素領域（自画素）Ｐｘ（ｂ１）の画素コンタクト部ＰＣから、ゲートバスラインＧＬｂを横切って、自画素と列方向に隣接する画素領域Ｐｘ（ｂ２）を経由し、さらに、ソースバスラインＳＬｂを横切って、自画素と斜め方向に隣接する画素領域Ｐｘ（ａ２）内まで延びている。基板１の法線方向から見たとき、酸化物半導体層７のうちゲートバスラインＧＬｂ（またはゲートバスラインＧＬｂに接続されたゲート電極ＧＥ）上に位置する部分がチャネル領域７ｃである。酸化物半導体層７のうちチャネル領域７ｃよりも画素コンタクト部ＰＣ側に位置する領域が第２領域７ｄであり、その反対側に位置する領域が第１領域７ｓである。第１領域７ｓは、ソースバスラインＳＬｂ（またはソースバスラインＳＬｂに接続されたソース電極ＳＥ）上に設けられたソースコンタクト部ＳＣで、ソースバスラインＳＬｂに電気的に接続されている。酸化物半導体層７の第１領域７ｓは、基板１の法線方向から見たとき、列方向および斜め方向に隣接する画素領域Ｐｘ（ｂ２）、Ｐｘ（ａ２）の画素電極ＰＥｂ２、ＰＥａ２と部分的に重なっている。
【0049】
ＴＦＴ２０ｂ１は、酸化物半導体層７と基板１との間に位置する導電層３を有していてもよい。導電層３は、下部絶縁層５で覆われており、酸化物半導体層７は下部絶縁層５上に配置されていてもよい。導電層３は、基板１の法線方向から見たとき、酸化物半導体層７のうち少なくともチャネル領域７ｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層７の特性劣化を抑制できる。導電層３は、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）等に固定されていてもよい。あるいは、導電層３を、図示しない接続部によってゲート電極ＧＥに電気的に接続することで、下部ゲート電極として機能させてもよい。
【0050】
ソースメタル層の上には、上部絶縁層１３が設けられている。上部絶縁層１３は、例えば、無機絶縁層（パッシベーション膜）を含む。上部絶縁層１３は、無機絶縁層と、無機絶縁層上に形成された有機絶縁層とを含む積層構造を有していてもよい。有機絶縁層は形成されていなくてもよい。あるいは、有機絶縁層は、表示領域にのみ形成されていてもよい。
【0051】
画素電極ＰＥｂ１は、上部絶縁層１３上に配置されている。画素電極ＰＥｂ１は、隣接する画素電極ＰＥから分離されている。画素電極ＰＥｂ１は、上部絶縁層１３に形成された画素コンタクトホールＣＨｐ内でＴＦＴ２０ｂ１のドレイン電極ＤＥに電気的に接続されている。
【0052】
画素電極ＰＥｂ１上には、誘電体層１７を介して共通電極ＣＥが配置されている。図示していないが、共通電極ＣＥには、各画素領域Ｐｘにおいて、１つまたは複数のスリット（開口部）あるいは切り欠き部が設けられている。共通電極ＣＥは、画素領域Ｐｘごとに分離されていなくてもよい。図２Ｂに示すように、共通電極ＣＥは、誘電体層１７を介して各画素電極ＰＥ（ここでは画素電極ＰＥｂ１）に部分的に重なり、補助容量Ｃｔ（ここでは補助容量Ｃｔ（ｂ１））を形成している。補助容量Ｃｔは、透明材料から構成されるので透明補助容量とも呼ばれる。
【0053】
＜β値について＞
上述したように、本実施形態では、各ＴＦＴ２０の低抵抗領域である第１領域７ｓを、基板１の法線方向から見たとき、他の画素領域Ｐｘの画素電極ＰＥに重なるように延ばすことで、他の画素領域Ｐｘの画素電極ＰＥと追加の寄生容量（ソース・ドレイン間容量）Ｃ１、Ｃ２を構成している。つまり、酸化物半導体層７の第１領域７ｓを、寄生容量を形成する透明容量電極としても機能させている。これにより、自ソース寄生容量および他ソース寄生容量の大きさを制御できるので、上述したβ値を小さく抑えることができる。
上述したように、本実施形態では、各ＴＦＴ２０の低抵抗領域である第１領域７ｓを、基板１の法線方向から見たとき、他の画素領域Ｐｘの画素電極ＰＥに重なるように延ばすことで、他の画素領域Ｐｘの画素電極ＰＥと追加の寄生容量（ソース・ドレイン間容量）Ｃ１、Ｃ２を構成している。つまり、酸化物半導体層７の第１領域７ｓを、寄生容量を形成する透明容量電極としても機能させている。これにより、自ソース寄生容量および他ソース寄生容量の大きさを制御できるので、上述したβ値を小さく抑えることができる。
【0054】
以下、１つの画素領域（自画素）の画素電極ＰＥについて、自ソース寄生容量および他ソース寄生容量Ｃｓｄ（Ａ）、Ｃｓｄ（Ｂ）を説明する。ここでは、画素電極ＰＥｂ２を例に説明する。
【0055】
画素領域Ｐｘ（ｂ２）の画素電極ＰＥｂ２は、自ソースバスラインＳＬｂとの間に、斜め電界による通常寄生容量ＣＡ（ｂ２）を形成し、他ソースバスラインＳＬｃとの間に、斜め電界による通常寄生容量ＣＢ（ｂ２）を形成している。さらに、画素電極ＰＥｂ２は、列方向に隣接する画素領域Ｐｘ（ｂ１）におけるＴＦＴ２０ｂ１の酸化物半導体層７の部分Ｘ１との間に追加の寄生容量Ｃ１（ｂ２）を形成し、かつ、斜め方向に隣接する画素領域Ｐｘ（ｃ１）におけるＴＦＴ２０ｃ１の酸化物半導体層７の部分Ｘ２との間に追加の寄生容量Ｃ２（ｂ２）を形成している。この例では、追加の寄生容量Ｃ１（ｂ２）は、自画素である画素電極ＰＥｂ２と、自ソースバスラインであるソースバスラインＳＬｂに接続された透明電極（ＴＦＴ２０ｂ１の部分Ｘ１）とによって構成される自ソース寄生容量であり、上述した式（１）のＣｓｄ（Ａ）に加算される。追加の寄生容量Ｃ２（ｂ２）は、画素電極ＰＥｂ２と、他ソースバスラインであるソースバスラインＳＬｃに接続された透明電極（ＴＦＴ２０ｃ１の部分Ｘ２）とによって構成される他ソース寄生容量であり、式（１）のＣｓｄ（Ｂ）に加算される。ここで、画素領域Ｐｘ（ｂ２）におけるＣｓｄ（Ａ）、Ｃｓｄ（Ｂ）、ΔＣｓｄを、それぞれ、Ｃｓｄ（Ａ）ｂ２、Ｃｓｄ（Ｂ）ｂ２、ΔＣｓｄｂ２とすると、追加の寄生容量Ｃ１（ｂ２）、Ｃ２（ｂ２）の大きさによって、Ｃｓｄ（Ａ）ｂ２、Ｃｓｄ（Ｂ）ｂ２をそれぞれ独立して調整できるので、これらの差ΔＣｓｄｂ２（絶対値）を低減できる。ΔＣｓｄｂ２を小さく抑えることで、β値（式（１）で表されるβ（Ａ－Ｂ））の絶対値を小さくすることが可能になる。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および追加の寄生容量Ｃ１（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ２（ｂ２）を含む。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および追加の寄生容量Ｃ１（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ２（ｂ２）を含む。
【0056】
また、画素電極ＰＥｂ２は、誘電体層１７を介して共通電極ＣＥと部分的に重なることで、補助容量Ｃｔ（ｂ２）を形成している。補助容量Ｃｔ（ｂ２）は、式（１）のＣｐｉに加算されるので、β値をさらに低減できる。
【0057】
追加の寄生容量Ｃ１、Ｃ２の大きさは、例えば、寄生容量を構成する電極の重なり面積を調整することで容易に調整され得る。各ＴＦＴ２０および各画素電極ＰＥの配置によって、追加の寄生容量Ｃ１、Ｃ２を互いに独立して制御することが可能である。
【0058】
追加の寄生容量Ｃ１、Ｃ２の面積（つまり、部分Ｘ１、Ｘ２の面積）は、特に限定しないが、それぞれ、画素電極ＰＥの面積の０．１％以上１０％以下であってもよい。なお、画素電極ＰＥの面積は、例えば数百μｍ２～数千μｍ２であってもよい。酸化物半導体層７の配線幅（低抵抗領域の幅）は、特に限定しないが、例えば３μｍ程度であり得る。
【0059】
追加の寄生容量Ｃ１、Ｃ２の面積の大小関係は特に限定しない。例えば、追加の寄生容量以外の寄生容量において他ソース寄生容量の方が自ソース寄生容量よりも小さい場合には、寄生容量Ｃ２の面積を、寄生容量Ｃ１よりも大きくしてもよい。
【0060】
各画素領域Ｐｘのレイアウトは、図示する例に限定されない。ＴＦＴ２０および画素電極ＰＥは、ＴＦＴ２０の酸化物半導体層７が、基板１の法線方向から見たとき、他の画素領域Ｐｘの画素電極ＰＥに重なる部分を有するように配置されていればよい。図示する例では、酸化物半導体層７は、基板１の法線方向から見たとき、列方向に延びる部分と行方向に延びる部分とから構成されるＬ字形であるが、酸化物半導体層７の平面形状はこれに限定されない。酸化物半導体層７は、例えば、斜め方向（列方向および行方向に交差する方向）に延びる部分を含んでもよいし、ソースバスラインＳＬ上を重なって延びる部分を含んでもよい。また、後述するように、酸化物半導体層７は、列方向に隣接する他の画素領域の画素電極ＰＥに重なっていなくてもよい（つまり、Ｃ１＝０）。さらに、後述するように、ＴＦＴ２０は、チャネル長方向が行方向に概ね平行になるように配置されていてもよい（ＴＦＴ横置き構造）。
【0061】
各画素領域Ｐｘに配置される画素ＴＦＴは、基板に支持され、かつ、活性層として酸化物半導体層を有していればよい。この例では、画素ＴＦＴとして、ゲート電極ＧＥと基板１との間に酸化物半導体層７が位置するトップゲート型のＴＦＴ２０を用いているが、酸化物半導体層と基板との間にゲート電極が位置するボトムゲート型ＴＦＴであってもよい。ただし、トップゲート型ＴＦＴであれば、酸化物半導体層７のうちチャネル領域７ｃ以外の領域を容易に低抵抗化することができ、この領域を、透明な容量電極として使用できるので有利である。
【0062】
本実施形態では、画素電極ＰＥ上に共通電極ＣＥが配置されることが好ましい。画素電極ＰＥ上に共通電極ＣＥが配置されていると、画素電極ＰＥの基板１側に共通電極ＣＥが配置される場合と比べて、画素電極ＰＥと各ソースバスラインＳＬとの間に生じる通常寄生容量ＣＡ、ＣＢが大きくなる。このため、追加の寄生容量Ｃ１、Ｃ２の形成によって、より効果的にβ値を小さくできる。なお、アクティブマトリクス基板は、共通電極ＣＥを備えていなくてもよい。そのようなアクティブマトリクス基板は、縦電界モードの表示装置に適用され得る。縦電界モードの表示装置では、共通電極ＣＥは対向基板側に設けられる。
【0063】
本実施形態のアクティブマトリクス基板１０１は、例えば液晶表示装置に適用され得る。図１２は、アクティブマトリクス基板１０１を用いた液晶表示装置１０００の模式的な断面図である。液晶表示装置１０００は、アクティブマトリクス基板１０１と、アクティブマトリクス基板１０１に対向するように配置された対向基板２０１と、アクティブマトリクス基板１０１と対向基板２０１との間に設けられた液晶層ＬＣ層とを備える。
【0064】
アクティブマトリクス基板１０１は、例えば、カラム反転駆動を行う液表表示装置に好適に使用され得る。カラム反転駆動方式の表示装置では、各画素列における複数の画素電極は、いずれも同じソースバスラインＳＬに接続されている。１つの画素列を構成する複数の画素電極には、同じ極性のデータ信号が書き込まれる。その画素列に隣接する画素列の画素電極には、反対の極性のデータ信号が書き込まれる。これにより、行方向に隣り合う画素同士で、画素電極の電圧の極性を異ならせることができる。カラム反転駆動を行う液晶表示装置に用いられるアクティブマトリクス基板では、上下に隣接する画素領域が同じソースバスラインＳＬに接続されている。このような配置では、他ソース寄生容量Ｃｓｄ（Ｂ）が、自ソース寄生容量Ｃｓｄ（Ａ）よりも小さくなりやすい。これに対し、本実施形態では、追加の寄生容量Ｃ１の面積よりも追加の寄生容量Ｃ２の面積が大きくなるように、ＴＦＴ２０および画素電極ＰＥを配置することで、自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）との差を小さくすることができ、β値の絶対値を低減できる。
【0065】
本実施形態のアクティブマトリクス基板１０１は、例えば、低周波駆動を行う表示装置に特に好適に適用される。低周波駆動を行う場合、休止期間中の画素の輝度変化によってフリッカが発生しやすいので、追加の寄生容量Ｃ１、Ｃ２の形成によるフリッカ低減効果がより顕著に得られる。
【0066】
本実施形態は、低周波駆動を行わない表示装置にも適用され得る。本実施形態によると、寄生容量による画素電位の変動を低減できることから、低周波駆動を行わない場合であっても、画素電位の変動によるフリッカの発生や表示品位の低下を抑制し得る。β値またはΔＣｓｄの好ましい範囲は、駆動周波数によって異なり得る。例えば、駆動周波数が低いほど、β値の絶対値をより小さく（０に近く）することが求められる。本実施形態によると、駆動方法や駆動周波数に応じて要求されるβ値が得られるように、追加の寄生容量Ｃ１、Ｃ２の大きさを調整すればよいので、種々の表示装置に広く適用され得る。
【0067】
本実施形態は、高精細なアクティブマトリクス基板に特に好適に適用され得る。高精細化に伴い、上記式（１）のＣｐｉが小さくなるため、β値が大きくなりやすい。このため、追加の寄生容量Ｃ１、Ｃ２の形成によって、β値をより効果的に改善できる。
【0068】
（変形例）
以下、図面を参照しながら、本実施形態のアクティブマトリクス基板の変形例を説明する。以降の図面では、図２Ａ、図２Ｂと同様の構成要素には同じ参照符号を付している。同様の構成要素については、適宜説明を省略する。
以下、図面を参照しながら、本実施形態のアクティブマトリクス基板の変形例を説明する。以降の図面では、図２Ａ、図２Ｂと同様の構成要素には同じ参照符号を付している。同様の構成要素については、適宜説明を省略する。
【0069】
＜変形例１＞
変形例１は、各画素電極ＰＥが、追加の寄生容量Ｃ２を形成するが、追加の寄生容量Ｃ１を形成しない点で、アクティブマトリクス基板１０１と異なる。
変形例１は、各画素電極ＰＥが、追加の寄生容量Ｃ２を形成するが、追加の寄生容量Ｃ１を形成しない点で、アクティブマトリクス基板１０１と異なる。
【0070】
図３Ａは、変形例１のアクティブマトリクス基板１０２における一部の画素領域を例示する平面図であり、図２Ａと同様に、６つの画素領域Ｐｘ（ａ１）～Ｐｘ（ｃ２）を示す。図３Ｂは、図３Ａに示すＩＩＩｂ－ＩＩＩｂ’線に沿った断面図である。
【0071】
変形例１は、基板１の法線方向から見たとき、各ＴＦＴ２０の酸化物半導体層７の第１領域７ｓは、斜め方向に隣接する他の画素領域Ｐｘの画素電極ＰＥに重なる部分Ｘ２を有する。部分Ｘ２と、他の画素領域Ｐｘの画素電極ＰＥと、これらの間に位置する絶縁層とは、他ソース寄生容量となる追加の寄生容量Ｃ２を構成している。各ＴＦＴ２０の酸化物半導体層７は、列方向に隣接する画素領域Ｐｘの画素電極ＰＥには重なっていない。
【0072】
例えば、ＴＦＴ２０ｂ１の酸化物半導体層７は、基板１の法線方向から見たとき、斜め方向に隣接する画素領域Ｐｘ（ａ２）内で、画素電極ＰＥａ２と部分的に重なっており、画素電極ＰＥａ２との間に追加の寄生容量Ｃ２（ａ２）を形成している。ＴＦＴ２０ｂ１の酸化物半導体層７の一部は、列方向に隣接する画素領域Ｐｘ（ｂ２）内に位置するが、画素電極ＰＥｂ２には重なっていない。従って、画素電極ＰＥｂ２との間に寄生容量（重なり容量）は形成されていない。
【0073】
本実施形態によると、追加の寄生容量Ｃ２の大きさを調整することで、他ソース寄生容量Ｃｓｄ（Ｂ）を所定の量増加させることができる。従って、Ｃｓｄ（Ａ）に対してＣｓｄ（Ｂ）が小さいときに、Ｃｓｄ（Ｂ）を増加させることで、式（１）のβ値の絶対値を小さくできる。
【0074】
例えば、画素領域Ｐｘ（ｂ２）を自画素とすると、Ｃｓｄ（Ａ）ｂ２、Ｃｓｄ（Ｂ）ｂ２は、それぞれ、自画素の画素電極ＰＥｂ２とソースバスラインＳＬｂおよびソースバスラインＳＬｃとの間に形成される通常寄生容量ＣＡ（ｂ２）、ＣＢ（ｂ２）を含む。Ｃｓｄ（Ｂ）ｂ２は、さらに、自画素の画素電極ＰＥｂ２と、斜めに隣接する画素領域Ｐｘ（ｃ１）のＴＦＴ２０ｃ１の酸化物半導体層７との間に形成される追加の寄生容量Ｃ２（ｂ２）を含む。従って、Ｃ２（ｂ２）によって、Ｃｓｄ（Ａ）ｂ２とＣｓｄ（Ｂ）ｂ２との差ΔＣｓｄｂ２（絶対値）を調整できる。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ２（ｂ２）を含む。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ２（ｂ２）を含む。
【0075】
【0076】
図４に例示するように、ＴＦＴ２０の酸化物半導体層７の平面形状は、アクティブマトリクス基板１０１と同様であり、画素電極ＰＥが、追加の寄生容量Ｃ１を形成しないように（列方向に隣接する画素領域Ｐｘの酸化物半導体層７と重ならないように）切欠き部を有していてもよい。
【0077】
あるいは、図５に例示するように、ＴＦＴ２０は、そのチャネル長方向が行方向（ゲートバスラインＧＬの延びる方向）に略平行となるように配置されていてもよい（ＴＦＴ横置き構造）。この場合、ＴＦＴ２０の酸化物半導体層７は、基板１の法線方向から見たとき、行方向に隣接する画素領域Ｐｘの画素電極ＰＥに部分的に重なるように延びることによって、追加の寄生容量Ｃ２が形成されてもよい。
【0078】
図５に示すＴＦＴ２０ｃ２を例に説明すると、ＴＦＴ２０ｃ２の酸化物半導体層７は、基板１の法線方向から見たとき、画素コンタクト部ＰＣからゲート電極ＧＥ（ここでは、ゲートバスラインＧＬｂの枝部）に重なるように行方向に延びている。酸化物半導体層７のうちゲート電極ＧＥに重なる部分がチャネル領域となる。酸化物半導体層７の第１領域は、基板１の法線方向から見たとき、ソースバスラインＳＬｃを横切って、行方向に隣接する他の画素領域Ｐｘｂ２内において、画素電極ＰＥｂ２に重なる部分Ｘ２を有する。部分Ｘ２と、画素電極ＰＥｂ２と、その間に位置する絶縁層とによって、追加の寄生容量Ｃ２（ｂ２）が形成される。
【0079】
＜変形例２＞
変形例２は、例えば、Ｚ反転駆動方式の液晶表示装置に用いられるアクティブマトリクス基板である。Ｚ反転駆動方式を行うことで、行方向のみでなく、列方向に隣り合う画素同士でも、画素電極の電圧の極性を異ならせることができる。
変形例２は、例えば、Ｚ反転駆動方式の液晶表示装置に用いられるアクティブマトリクス基板である。Ｚ反転駆動方式を行うことで、行方向のみでなく、列方向に隣り合う画素同士でも、画素電極の電圧の極性を異ならせることができる。
【0080】
図６Ａは、変形例２のアクティブマトリクス基板１０５における一部の画素領域を例示する平面図であり、図２Ａと同様に、６つの画素領域Ｐｘ（ａ１）～Ｐｘ（ｃ２）を示す。図６Ｂは、図６Ａに示すＩＶ－ＩＶ’線における断面図である。
【0081】
アクティブマトリクス基板１０５では、各画素電極ＰＥは、列方向および行方向に隣接する画素領域の画素電極ＰＥとは異なるソースバスラインＳＬに接続されている。この例では、右側に位置するソースバスラインＳＬに接続された画素電極ＰＥからなる画素行と、左側に位置するソースバスラインＳＬに接続された画素電極ＰＥからなる画素行とが、列方向に交互に配置されている。
【0082】
アクティブマトリクス基板１０４でも、アクティブマトリクス基板１０１と同様に、基板１の法線方向から見たとき、各ＴＦＴ２０の酸化物半導体層７は、列方向に隣接する画素領域Ｐｘの画素電極ＰＥに重なる部分Ｘ３と、斜め方向に隣接する画素領域Ｐｘの画素電極ＰＥに重なる部分Ｘ４とを有する。例えば、画素領域Ｐｘ（ｂ１）のＴＦＴ２０ｂ１の酸化物半導体層７の第１領域７ｓは、列方向に隣接する画素領域Ｐｘ（ｂ２）の画素電極ＰＥｂ２に重なる部分Ｘ３と、斜め方向に隣接する画素領域Ｐｘ（ａ２）の画素電極ＰＥａ２に重なる部分Ｘ４とを有する。部分Ｘ３は、画素領域Ｐｘ（ｂ２）の画素電極ＰＥｂ２と、絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）を介して重なることにより、追加の寄生容量Ｃ３（ｂ２）を構成している。同様に、部分Ｘ４は、画素領域Ｐｘ（ａ２）の画素電極ＰＥａ２と、絶縁層（ここでは層間絶縁層１０および上部絶縁層１３）を介して重なることにより、追加の寄生容量Ｃ４（ａ２）を構成している。ここでは、ＴＦＴ２０ｂ１を例に説明したが、他の画素領域ＰｘのＴＦＴ２０の酸化物半導体層７も同様に、列方向および斜め方向に隣接する画素領域Ｐｘの画素電極ＰＥとの間で追加の寄生容量Ｃ３、Ｃ４を構成し得る。
【0083】
ここで、画素領域Ｐｘ（ｂ２）を自画素としてβ値を説明する。画素領域Ｐｘ（ｂ２）の画素電極ＰＥｂ２は、自ソースバスラインであるソースバスラインＳＬｃとの間に、通常寄生容量ＣＡ（ｂ２）、他ソースバスラインであるソースバスラインＳＬｂとの間に、通常寄生容量ＣＢ（ｂ２）を有する。また、画素電極ＰＥｂ２は、列方向に隣接する画素領域Ｐｘ（ｂ１）におけるＴＦＴ２０ｂ１の酸化物半導体層７との間に追加の寄生容量Ｃ３（ｂ２）を形成し、かつ、斜め方向に隣接する画素領域Ｐｘ（ｃ１）におけるＴＦＴ２０ｃ１の酸化物半導体層７と追加の寄生容量Ｃ４（ｂ２）を形成している。本変形例では、追加の寄生容量Ｃ３（ｂ２）は、画素電極ＰＥｂ２と、他ソースバスラインに接続された透明電極（ＴＦＴ２０ｂ１の第１領域７ｓ）とによって構成される他ソース寄生容量であり、式（１）のＣｓｄ（Ｂ）に加算される。追加の寄生容量Ｃ４（ｂ２）は、画素電極ＰＥｂ２と、自ソースバスラインに接続された透明電極（ＴＦＴ２０ｃ１の第１領域７ｓ）とによって構成される自ソース寄生容量であり、式（１）のＣｓｄ（Ａ）に加算される。従って、本変形例でも、追加の寄生容量Ｃ３（ｂ２）、Ｃ４（ｂ２）の大きさによって、Ｃｓｄ（Ａ）ｂ２、Ｃｓｄ（Ｂ）ｂ２をそれぞれ独立して調整できるので、これらの差ΔＣｓｄｂ２（絶対値）を低減できる。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および追加の寄生容量Ｃ４（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ３（ｂ２）を含む。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および追加の寄生容量Ｃ４（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）および追加の寄生容量Ｃ３（ｂ２）を含む。
【0084】
なお、図６Ａおよび図６Ｂに示す例では、追加の寄生容量Ｃ３および追加の寄生容量Ｃ４を形成しているが、画素電極ＰＥまたは酸化物半導体層７の配置や形状によって、追加の寄生容量Ｃ３および追加の寄生容量Ｃ４のうちいずれか一方のみを形成してもよい。例えば図７に例示するように、画素電極ＰＥに、列方向に隣接する画素領域から延びる酸化物半導体層７と重ならないように切欠き部を設け、追加の寄生容量Ｃ３のみを形成してもよい。
【0085】
また、図示しないが、画素ＴＦＴの横置き構造（図５参照）を採用し、画素ＴＦＴの酸化物半導体層を、基板の法線方向から見たとき、行方向に隣接する画素領域の画素電極に重なるように延伸させることで、追加の寄生容量を形成してもよい。本変形例では、行方向に隣接する画素領域の画素電極は、他ソースバスラインに接続されているので、追加の寄生容量は、他ソース寄生容量となる。
【0086】
＜変形例３＞
変形例３では、基板１の法線方向から見たとき、画素電極ＰＥを、自ソースバスラインＳＬおよび／または他ソースバスラインＳＬに部分的に重なるように配置することで、自ソース寄生容量および／または他ソース寄生容量となる重なり容量を形成する。
変形例３では、基板１の法線方向から見たとき、画素電極ＰＥを、自ソースバスラインＳＬおよび／または他ソースバスラインＳＬに部分的に重なるように配置することで、自ソース寄生容量および／または他ソース寄生容量となる重なり容量を形成する。
【0087】
図８Ａは、変形例３のアクティブマトリクス基板１０７における一部の画素領域を例示する平面図であり、図２Ａと同様に、画素領域Ｐｘ（ａ１）～Ｐｘ（ｃ２）を示す。図８Ｂは、図８Ａに示すＶＩＩＩｂ－ＶＩＩＩｂ’線に沿った断面図である。
【0088】
アクティブマトリクス基板１０７は、基板１の法線方向から見たとき、各画素電極ＰＥが、両側に位置する２つのソースバスラインＳＬに重なる部分Ｐ１、Ｐ２を有する点で、変形例１のアクティブマトリクス基板１０２と異なる。この例では、部分Ｐ１は、２つのソースバスラインＳＬのうち自ソースバスラインに重なる部分であり、部分Ｐ２は、他ソースバスラインに重なる部分である。
【0089】
画素電極ＰＥの部分Ｐ１、自ソースバスライン、およびその間に位置する絶縁層（ここでは上部絶縁層１３）によって、寄生容量ＣＰ１が形成されている。同様に、画素電極ＰＥの部分Ｐ２、他ソースバスライン、およびその間に位置する絶縁層（ここでは上部絶縁層１３）によって、寄生容量ＣＰ２が形成されている。寄生容量ＣＰ１は、自ソース寄生容量Ｃｓｄ（Ａ）となり、寄生容量ＣＰ２は、他ソース寄生容量Ｃｓｄ（Ｂ）となる。
【0090】
図示する例では、画素電極ＰＥｂ２を例に説明すると、画素電極ＰＥｂ２は、基板１の法線方向から見たとき、ソースバスラインＳＬｂおよびソースバスラインＳＬｃ上まで延びる部分（延設部）Ｐ１、Ｐ２を有する。これにより、画素電極ＰＥｂ２と、自ソースバスラインであるソースバスラインＳＬｂとの間に寄生容量ＣＰ１（ｂ２）を形成し、画素電極ＰＥｂ２と、他ソースバスラインであるソースバスラインＳＬｃとの間に寄生容量ＣＰ２（ｂ２）を形成している。他の画素電極ＰＥも同様に、両側に位置するソースバスラインＳＬとの間に寄生容量ＣＰ１、ＣＰ２を形成している。
【0091】
図８Ｂから分かるように、各寄生容量ＣＰ１、ＣＰ２では、誘電体となる絶縁層が上部絶縁層１３のみであり、他の追加の寄生容量Ｃ１～Ｃ４よりも薄い。このため、重なり面積が小さくても、十分な容量を確保し得る。各寄生容量ＣＰ１、ＣＰ２の重なり面積を調整することで、自ソース寄生容量Ｃｓｄ（Ａ）と他ソース寄生容量Ｃｓｄ（Ｂ）との差をさらに低減できる。
【0092】
例えば、画素電極ＰＥｂ２を自画素の画素電極とすると、Ｃｓｄ（Ａ）ｂ２は、通常寄生容量ＣＡ（ｂ２）および寄生容量ＣＰ１（ｂ２）を含み、Ｃｓｄ（Ｂ）ｂ２は、通常寄生容量ＣＢ（ｂ２）、追加の寄生容量Ｃ２（ｂ２）および寄生容量ＣＰ２（ｂ２）を含む。従って、Ｃ２（ｂ２）のみでなく、寄生容量ＣＰ１（ｂ２）、ＣＰ２（ｂ２）によって、Ｃｓｄ（Ａ）ｂ２とＣｓｄ（Ｂ）ｂ２との差ΔＣｓｄｂ２（絶対値）を調整できる。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および寄生容量ＣＰ１（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）、追加の寄生容量Ｃ２（ｂ２）および寄生容量ＣＰ２（ｂ２）を含む。
ΔＣｓｄｂ２＝｜Ｃｓｄ（Ａ）ｂ２－Ｃｓｄ（Ｂ）ｂ２｜
Ｃｓｄ（Ａ）ｂ２：通常寄生容量ＣＡ（ｂ２）および寄生容量ＣＰ１（ｂ２）を含む。
Ｃｓｄ（Ｂ）ｂ２：通常寄生容量ＣＢ（ｂ２）、追加の寄生容量Ｃ２（ｂ２）および寄生容量ＣＰ２（ｂ２）を含む。
【0093】
寄生容量ＣＰ１、ＣＰ２を形成する場合には、各画素電極ＰＥの部分Ｐ１が、それぞれ、隣接する画素電極ＰＥの部分Ｐ２に重ならないように配置することが好ましい。１つのソースバスラインＳＬ上において、その両側に位置する２つの画素電極ＰＥの部分Ｐ１、Ｐ２は、例えば、列方向に間隔を空けて配置されてもよい。各部分Ｐ１、Ｐ２の行方向の幅は、ソースバスラインＳＬの幅の１／２以上であってもよい。
【0094】
【0095】
図９は、変形例３の他のアクティブマトリクス基板１０８における一部の画素領域を例示する平面図である。アクティブマトリクス基板１０８では、各画素電極ＰＥは、基板１の法線方向から見たとき、他ソースバスラインに重なる部分Ｐ２を有する点で、図２Ａおよび図２Ｂに示すアクティブマトリクス基板１０１と異なる。アクティブマトリクス基板１０８の各画素電極ＰＥは、自ソースバスラインに重なる部分を有していない。また、追加の寄生容量Ｃ２に加えて、追加の寄生容量Ｃ１も形成されている。
【0096】
この例では、例えば、画素電極ＰＥｂ２を自画素の画素電極とすると、Ｃｓｄ（Ａ）ｂ２は、通常寄生容量ＣＡ（ｂ２）および追加の寄生容量Ｃ１（ｂ２）を含み、Ｃｓｄ（Ｂ）ｂ２は、通常寄生容量ＣＢ（ｂ２）、追加の寄生容量Ｃ２（ｂ２）および寄生容量ＣＰ２（ｂ２）を含む。例えば、他ソース寄生容量が自ソース寄生容量よりも小さい場合に本構成を採用すると、他ソース寄生容量Ｃｓｄ（Ｂ）のみを増加させることができるので有利である。
【0097】
図８Ａおよび図９では、画素電極ＰＥをソースバスラインＳＬ上に延設させることで、寄生容量ＣＰ１、ＣＰ２を形成しているが、代わりに、ソースバスラインＳＬに、基板１の法線方向から見たとき、その両側または片側に位置する画素電極ＰＥに重なる延設部を設けるか、あるいは、画素電極ＰＥに重なるように屈曲させることで、寄生容量ＣＰ１および／または寄生容量ＣＰ２を形成してもよい。
【0098】
さらに、本変形例のアクティブマトリクス基板は、前述した追加の寄生容量Ｃ１～Ｃ４の少なくとも１つと、寄生容量ＣＰ１、ＣＰ２の少なくとも一方とを有していればよく、どのように組み合わせても構わない。これにより、レイアウトの自由度を高めつつ、所望のβ値を実現し得る。
【0099】
＜変形例４＞
変形例４では、画素ＴＦＴの酸化物半導体層と画素電極との寄生容量を形成せず、寄生容量ＣＰ１および／または寄生容量ＣＰ２を形成する点で、変形例３のアクティブマトリクス基板１０７、１０８と異なる。
変形例４では、画素ＴＦＴの酸化物半導体層と画素電極との寄生容量を形成せず、寄生容量ＣＰ１および／または寄生容量ＣＰ２を形成する点で、変形例３のアクティブマトリクス基板１０７、１０８と異なる。
【0100】
図１０は、変形例４のアクティブマトリクス基板１０９における一部の画素領域を例示する平面図である。寄生容量ＣＰ１、ＣＰ２の断面構造は、アクティブマトリクス基板１０７（図８Ｂ）と同様であるため図示を省略する。
【0101】
この例では、各画素電極ＰＥは、基板１の法線方向から見たとき、自ソースバスラインに重なる部分Ｐ１と、他ソースバスラインに重なる部分Ｐ２とを有し、これにより、自ソース寄生容量Ｃｓｄ（Ａ）となる寄生容量ＣＰ１と、他ソース寄生容量Ｃｓｄ（Ｂ）となる寄生容量ＣＰ２とを形成している。
【0102】
画素電極ＰＥｂ２を例に説明すると、画素電極ＰＥｂ２は、基板１の法線方向から見たとき、ソースバスラインＳＬｂおよびソースバスラインＳＬｃ上まで延びる部分（延設部）Ｐ１、Ｐ２を有する。これにより、画素電極ＰＥｂ２と、自ソースバスラインであるソースバスラインＳＬｂとの間に寄生容量ＣＰ１（ｂ２）を形成し、画素電極ＰＥｂ２と、他ソースバスラインであるソースバスラインＳＬｃとの間に寄生容量ＣＰ２（ｂ２）を形成している。画素電極ＰＥｂ２を自画素とすると、Ｃｓｄ（Ａ）ｂ２は、寄生容量ＣＰ１（ｂ２）を含み、Ｃｓｄ（Ｂ）ｂ２は、寄生容量ＣＰ２（ｂ２）を含む。他の画素電極ＰＥについても同様である。
【0103】
本変形例によると、各寄生容量ＣＰ１、ＣＰ２の重なり面積を調整することで、ΔＣｓｄを低減することが可能となり、β値を改善できる。
【0104】
変形例３と同様に、寄生容量ＣＰ１およびＣＰ２を形成する場合には、各画素電極ＰＥの部分Ｐ１、Ｐ２は、それぞれ、隣接する他の画素電極ＰＥに重ならないように配置することが好ましい。１つのソースバスラインＳＬ上において、その両側に位置する２つの画素電極ＰＥの部分Ｐ１、Ｐ２は、例えば、列方向に間隔を空けて配置されてもよい。各部分Ｐ１、Ｐ２の行方向の幅、ソースバスラインＳＬの幅の１／２以上であってもよい。
【0105】
図１０では、寄生容量ＣＰ１、ＣＰ２の両方を形成しているが、いずれか一方のみを形成してもよい。例えば、基板１の法線方向から見たとき、各画素電極ＰＥは、自ソースバスラインＳＬおよび他ソースバスラインＳＬのいずれか一方のみに部分的に重なっていてもよい。
【0106】
また、図１０では、画素電極ＰＥをソースバスラインＳＬ上に延設させることで、寄生容量ＣＰ１、ＣＰ２を形成しているが、代わりに、ソースバスラインＳＬに、基板１の法線方向から見たとき、その両側または片側に位置する画素電極ＰＥに重なる延設部を設けるか、あるいは、画素電極ＰＥに重なるように屈曲させることで、寄生容量ＣＰ１および／または寄生容量ＣＰ２を形成してもよい。
【0107】
（画素領域の配置について）
本願明細書では、自画素を「第１画素領域」とし、第１画素領域の画素電極および画素ＴＦＴを、それぞれ、「第１画素電極」および「第１ＴＦＴ」と呼ぶことがある。また、第１画素領域と列方向、行方向または斜め方向に隣接する複数の画素領域のうち、第１画素電極と同じソースバスラインＳＬ（自ソースバスライン）に接続される画素電極ＰＥを有する画素領域の１つを「第２画素領域」、第１画素電極と異なるソースバスラインＳＬ（他ソースバスライン）に接続される画素電極ＰＥを有する画素領域の１つを「第３画素領域」と呼ぶことがある。第２画素領域の画素電極および画素ＴＦＴを、それぞれ、「第２画素電極」および「第２ＴＦＴ」と呼び、第３画素領域の画素電極および画素ＴＦＴを、それぞれ、「第３画素電極」および「第３ＴＦＴ」と呼ぶことがある。
本願明細書では、自画素を「第１画素領域」とし、第１画素領域の画素電極および画素ＴＦＴを、それぞれ、「第１画素電極」および「第１ＴＦＴ」と呼ぶことがある。また、第１画素領域と列方向、行方向または斜め方向に隣接する複数の画素領域のうち、第１画素電極と同じソースバスラインＳＬ（自ソースバスライン）に接続される画素電極ＰＥを有する画素領域の１つを「第２画素領域」、第１画素電極と異なるソースバスラインＳＬ（他ソースバスライン）に接続される画素電極ＰＥを有する画素領域の１つを「第３画素領域」と呼ぶことがある。第２画素領域の画素電極および画素ＴＦＴを、それぞれ、「第２画素電極」および「第２ＴＦＴ」と呼び、第３画素領域の画素電極および画素ＴＦＴを、それぞれ、「第３画素電極」および「第３ＴＦＴ」と呼ぶことがある。
【0108】
第１画素領域（自画素）の第１画素電極は、基板１の法線方向から見たとき、第２画素領域の第２ＴＦＴにおける酸化物半導体層に重なる第１部分と、第３画素領域の第３ＴＦＴにおける酸化物半導体層に重なる第２部分とを有する。第１画素電極の第１部分と、第２ＴＦＴの酸化物半導体層と、その間に位置する絶縁層とによって、追加の寄生容量（「第１容量」と呼ぶ。）が形成される。第１容量は、自ソース寄生容量に加算される。一方、第１画素電極の第２部分と、第３ＴＦＴの酸化物半導体層と、その間に位置する絶縁層とによって、追加の寄生容量（「第２容量」と呼ぶ。）が形成される。第２容量は、他ソース寄生容量に加算される。従って、上記式（１）において、自ソース寄生容量Ｃｓｄ（Ａ）および他ソース寄生容量Ｃｓｄを、それぞれ独立して制御できる。
【0109】
各画素領域の配置は、特に限定されない。例えば、カラム反転駆動が行われる表示装置のアクティブマトリクス基板では、第１画素領域（自画素）の列方向に隣接する画素領域が「第２画素領域」となり、第１画素領域の行方向に隣接する画素領域、または、斜め方向に隣接する画素領域が「第３画素領域」となり得る。また、後述するように、Ｚ反転駆動が行われる表示装置のアクティブマトリクス基板では、例えば、第１画素領域の斜め方向に隣接する画素領域が「第２画素領域」となり、第１画素領域の列方向または行方向に隣接する画素領域が「第３画素領域」となり得る。
【0110】
例えば、図２Ａに示した例では、第１画素領域の列方向に隣接する画素領域が「第２画素領域」となり、第１画素領域の斜め方向に隣接する画素領域が「第３画素領域」、追加の寄生容量Ｃ１が「第１容量」、追加の寄生容量Ｃ２が「第２容量」である。
【0111】
さらに、後述する変形例において、図６Ａに示す例では、第１画素領域の斜め方向に隣接する画素領域が「第２画素領域」、列方向に隣接する画素領域が「第３画素領域」となる。追加の寄生容量Ｃ３は、図２Ａに示す追加の寄生容量Ｃ１と近似した構造を有するが、他ソース寄生容量であり、追加の寄生容量Ｃ２と同様に「第２容量」に相当する。追加の寄生容量Ｃ４は、図２Ａに示す追加の寄生容量Ｃ２と近似した構造を有するが、自ソース寄生容量であり、追加の寄生容量Ｃ１と同様に「第１容量」に相当する。
【0112】
（アクティブマトリクス基板の製造方法）
次に、図２Ａおよび図２Ｂに示したアクティブマトリクス基板１０１を例に、本実施形態のアクティブマトリクス基板の製造方法の一例を説明する。図１１は、アクティブマトリクス基板１０１の製造方法の一例を説明するためのプロセスフローを示す図である。なお、各画素電極ＰＥおよび各酸化物半導体層７の配置および形状を適宜変更することで、変形例のアクティブマトリクス基板１０２～１０９も同様の方法で製造され得る。
次に、図２Ａおよび図２Ｂに示したアクティブマトリクス基板１０１を例に、本実施形態のアクティブマトリクス基板の製造方法の一例を説明する。図１１は、アクティブマトリクス基板１０１の製造方法の一例を説明するためのプロセスフローを示す図である。なお、各画素電極ＰＥおよび各酸化物半導体層７の配置および形状を適宜変更することで、変形例のアクティブマトリクス基板１０２～１０９も同様の方法で製造され得る。
【0113】
・ＳＴＥＰ１：導電層３の形成
基板１上に、例えばスパッタリング法で、第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）ｍ１を形成する。次いで、公知のフォトリソ工程により、第１導電膜のパターニング（例えばウェットエッチング）を行うことにより、複数の導電層３を含む下部メタル層を形成する。各導電層３は、画素ＴＦＴの遮光層となる。
基板１上に、例えばスパッタリング法で、第１導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）ｍ１を形成する。次いで、公知のフォトリソ工程により、第１導電膜のパターニング（例えばウェットエッチング）を行うことにより、複数の導電層３を含む下部メタル層を形成する。各導電層３は、画素ＴＦＴの遮光層となる。
【0114】
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
【0115】
第１導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
【0116】
・ＳＴＥＰ２：下部絶縁層５の形成
次いで、下部メタル層を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。
次いで、下部メタル層を覆うように、下部絶縁層５（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。
【0117】
下部絶縁層５は例えばＣＶＤ法で形成される。下部絶縁層５としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層５は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。ここでは、下部絶縁層５として、窒化珪素（ＳｉＮｘ）層（厚さ：５０～６００ｎｍ）を下層、酸化珪素（ＳｉＯ２）層（厚さ：５０～６００ｎｍ）を上層とする積層膜を形成してもよい。下部絶縁層５として（下部絶縁層５が積層構造を有する場合には、その最上層として）、酸化珪素膜などの酸化物膜を用いると、後で形成される酸化物半導体層のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【0118】
・ＳＴＥＰ３：酸化物半導体層７の形成
続いて、下部絶縁層５の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。
続いて、下部絶縁層５の上に酸化物半導体膜を形成する。この後、酸化物半導体膜のアニール処理を行ってもよい。酸化物半導体膜の厚さは、例えば１５ｎｍ以上２００ｎｍ以下であってもよい。
【0119】
続いて、公知のフォトリソ工程により酸化物半導体膜のパターニングを行う。酸化物半導体膜のパターニングは、例えば、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液、あるいは、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、複数の酸化物半導体層７を得る。各酸化物半導体層７は、画素ＴＦＴの活性層となる
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。
酸化物半導体膜は、例えばスパッタ法で形成され得る。ここでは、酸化物半導体膜として、Ｉｎ、ＧａおよびＺｎを含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（厚さ：５０ｎｍ）膜を形成する。
【0120】
・ＳＴＥＰ４：ゲート絶縁層およびゲートメタル層の形成
次いで、各画素ＴＦＴの酸化物半導体層７を覆うように、ゲート絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。
次いで、各画素ＴＦＴの酸化物半導体層７を覆うように、ゲート絶縁膜（厚さ：例えば８０ｎｍ以上２５０ｎｍ以下）およびゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）をこの順で形成する。
【0121】
ゲート絶縁膜として、下部絶縁層５と同様の絶縁膜（下部絶縁層５として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜として、酸化珪素（ＳｉＯ２）層を形成する。絶縁膜として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層７のチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
【0122】
ゲート用導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート用導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｔｉ積層膜、あるいは、Ｍｏ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｍｏ積層膜を用いる。
【0123】
この後、ゲート用導電膜上にレジスト層を形成し、レジスト層をマスクとしてゲート用導電膜のパターニングを行うことで、各画素ＴＦＴのゲート電極ＧＥと、複数のゲートバスラインＧＬとを含むゲートメタル層を形成する。次いで、上記レジスト層またはゲートメタル層をマスクとして、ゲート絶縁膜のエッチングを行い、各画素ＴＦＴのゲート絶縁層９を得る。これにより、各酸化物半導体層７のうちゲート絶縁層９を介してゲート電極ＧＥに重なる領域はチャネル領域７ｃとなる。
【0124】
・ＳＴＥＰ５：酸化物半導体層７の低抵抗化処理、および層間絶縁層１０の形成
続いて、各酸化物半導体層７の低抵抗化処理を行い、低抵抗領域を形成してもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面の法線方向から見たとき、各酸化物半導体層７のうちチャネル領域７ｃの両側に位置し、露出している領域は、チャネル領域７ｃよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。低抵抗領域は、チャネル領域７ｃのソース側に位置する第１領域７ｓと、ドレイン側に位置する第２領域７ｄとを含む。
続いて、各酸化物半導体層７の低抵抗化処理を行い、低抵抗領域を形成してもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面の法線方向から見たとき、各酸化物半導体層７のうちチャネル領域７ｃの両側に位置し、露出している領域は、チャネル領域７ｃよりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。低抵抗領域は、チャネル領域７ｃのソース側に位置する第１領域７ｓと、ドレイン側に位置する第２領域７ｄとを含む。
【0125】
次いで、各画素ＴＦＴの酸化物半導体層７およびゲート絶縁層９と、ゲートメタル層とを覆う層間絶縁層１０を形成する。層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。層間絶縁層１０を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層７のうち層間絶縁層１０と接する領域（ここでは低抵抗領域）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１０として、例えばＣＶＤ法で、ＳｉＯ２層を下層、ＳｉＮｘ層を上層とする積層膜を形成する。
【0126】
なお、プラズマ処理を行う代わりに、窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を含む層間絶縁層１０と酸化物半導体層７の露出領域とを接触させることで、酸化物半導体層７の露出領域を低抵抗化させてもよい。
【0127】
この後、例えばドライエッチングで、層間絶縁層１０のパターニングを行う。これにより、層間絶縁層１０に、各酸化物半導体層７の第１領域７ｓの一部を露出する第１開口部１０ｓと、第２領域７ｄの一部を露出する第２開口部１０ｄを形成する。
【0128】
・ＳＴＥＰ６：ソースメタル層の形成
次いで、層間絶縁層１０上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、各画素ＴＦＴのソース電極ＳＥおよびドレイン電極ＤＥと、複数のソースバスラインＳＬとを含むソースメタル層を形成する。このようにして、各画素領域に、画素ＴＦＴとしてＴＦＴ２０が製造される。
次いで、層間絶縁層１０上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、各画素ＴＦＴのソース電極ＳＥおよびドレイン電極ＤＥと、複数のソースバスラインＳＬとを含むソースメタル層を形成する。このようにして、各画素領域に、画素ＴＦＴとしてＴＦＴ２０が製造される。
【0129】
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：２００～４００ｎｍ）を上層とする積層膜を用いる。
【0130】
・ＳＴＥＰ７：上部絶縁層１３の形成
次に、層間絶縁層１０およびソースメタル層を覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）および有機絶縁層（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）をこの順で形成する。なお、有機絶縁層のうち非表示領域に位置する部分全体を除去してもよい。あるいは、有機絶縁層を形成しなくてもよい。
次に、層間絶縁層１０およびソースメタル層を覆うように上部絶縁層１３を形成する。ここでは、上部絶縁層１３として、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）および有機絶縁層（厚さ：例えば１～３μｍ、好ましくは２～３μｍ）をこの順で形成する。なお、有機絶縁層のうち非表示領域に位置する部分全体を除去してもよい。あるいは、有機絶縁層を形成しなくてもよい。
【0131】
無機絶縁層として、層間絶縁層１０と同様の無機絶縁膜（層間絶縁層１０として例示した絶縁膜）を用いることができる。ここでは、無機絶縁層として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。
【0132】
この後、有機絶縁層のパターニングを行う。これにより、各画素領域Ｐｘにおいて、有機絶縁層に、無機絶縁層の一部を露出する開口部を形成する。続いて、有機絶縁層をマスクとして、無機絶縁層のパターニングを行う。これにより、上部絶縁層１３に、各ＴＦＴ２０のドレイン電極ＤＥの一部を露出する画素コンタクトホールＣＨｐが形成される。
【0133】
・ＳＴＥＰ８：画素電極ＰＥの形成
続いて、上部絶縁層１３上および画素コンタクトホールＣＨｐ内に、第１透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第１透明導電膜のウェットエッチングを行ってもよい。これにより、各画素領域Ｐｘに画素電極ＰＥを形成する。各画素領域Ｐｘにおいて、画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、対応するＴＦＴ２０のドレイン電極ＤＥに接続される。
続いて、上部絶縁層１３上および画素コンタクトホールＣＨｐ内に、第１透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第１透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。この後、第１透明導電膜のパターニングを行う。例えば、シュウ酸系エッチング液を用いて、第１透明導電膜のウェットエッチングを行ってもよい。これにより、各画素領域Ｐｘに画素電極ＰＥを形成する。各画素領域Ｐｘにおいて、画素電極ＰＥは、画素コンタクトホールＣＨｐ内で、対応するＴＦＴ２０のドレイン電極ＤＥに接続される。
【0134】
・ＳＴＥＰ９：誘電体層１７の形成
次いで、画素電極ＰＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。誘電体層１７の材料は、上部絶縁層１３の無機絶縁層の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
次いで、画素電極ＰＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。誘電体層１７の材料は、上部絶縁層１３の無機絶縁層の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
【0135】
・ＳＴＥＰ１０：共通電極ＣＥの形成
続いて、誘電体層１７上に、共通電極ＣＥを形成する。
続いて、誘電体層１７上に、共通電極ＣＥを形成する。
【0136】
まず、誘電体層１７上に、第２透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２透明導電膜の材料は、第１透明導電膜の材料として例示した材料と同じ（例えばＩＴＯ）であってもよい。この後、第２透明導電膜のパターニングを行う。パターニングでは、例えば、シュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。これにより、共通電極ＣＥを得る。共通電極ＣＥは、画素領域Ｐｘごとに、１つまたは複数のスリット（開口部）あるいは切り欠き部を有する。このようにして、アクティブマトリクス基板１０１が製造される。
【0137】
なお、本実施形態のアクティブマトリクス基板の製造方法は、上記方法に限定されない。追加の寄生容量が形成され得るように画素電極ＰＥ、ＴＦＴ２０およびソースバスラインＳＬを配置されればよく、公知の他の製造方法を採用することも可能である。
【0138】
＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体（金属酸化物、または酸化物材料ともいう。）は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0139】
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0140】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９１１号公報に記載されている。参考のために、特開２０１４－００７３９１１号公報の開示内容の全てを本明細書に援用する。
【0141】
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
【0142】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
【0143】
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９１１号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９０６２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９０６２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
【0144】
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
【産業上の利用可能性】
【0145】
本発明の実施形態は、アクティブマトリクス基板、特に高精細なアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
【符号の説明】
【0146】
１ ：基板
３ ：導電層
５ ：下部絶縁層
７ ：酸化物半導体層
７ｃ ：チャネル領域
７ｓ ：第１領域（低抵抗領域）
７ｄ ：第２領域（低抵抗領域）
９ ：ゲート絶縁層
１０ ：層間絶縁層
１０ｓ ：第１開口部
１０ｄ ：第２開口部
１３ ：上部絶縁層
１７ ：誘電体層
２０、２０ａ１～２０ｃ２ ：ＴＦＴ（画素ＴＦＴ）
１０１～１０９ ：アクティブマトリクス基板
Ｃ１～Ｃ４ ：追加の寄生容量
ＣＡ、ＣＢ ：通常寄生容量
ＣＰ１、ＣＰ２ ：寄生容量
Ｃｔ ：補助容量
ＣＥ ：共通電極
ＣＨｐ ：画素コンタクトホール
ＤＥ ：ドレイン電極
ＧＥ ：ゲート電極
ＧＬ、ＧＬａ、ＧＬｂ、ＧＬｃ ：ゲートバスライン
ＰＥ、ＰＥａ１～ＰＥｃ２ ：画素電極
Ｐ１、Ｐ２ ：画素電極の部分
ＰＣ ：画素コンタクト部
Ｐｘ、Ｐｘ（ａ１）～Ｐｘ（ｃ２） ：画素領域
ＳＣ ：ソースコンタクト部
ＳＥ ：ソース電極
ＳＬ、ＳＬａ、ＳＬｂ、ＳＬｃ ：ソースバスライン
Ｘ１～Ｘ４ ：酸化物半導体層の部分
３ ：導電層
５ ：下部絶縁層
７ ：酸化物半導体層
７ｃ ：チャネル領域
７ｓ ：第１領域（低抵抗領域）
７ｄ ：第２領域（低抵抗領域）
９ ：ゲート絶縁層
１０ ：層間絶縁層
１０ｓ ：第１開口部
１０ｄ ：第２開口部
１３ ：上部絶縁層
１７ ：誘電体層
２０、２０ａ１～２０ｃ２ ：ＴＦＴ（画素ＴＦＴ）
１０１～１０９ ：アクティブマトリクス基板
Ｃ１～Ｃ４ ：追加の寄生容量
ＣＡ、ＣＢ ：通常寄生容量
ＣＰ１、ＣＰ２ ：寄生容量
Ｃｔ ：補助容量
ＣＥ ：共通電極
ＣＨｐ ：画素コンタクトホール
ＤＥ ：ドレイン電極
ＧＥ ：ゲート電極
ＧＬ、ＧＬａ、ＧＬｂ、ＧＬｃ ：ゲートバスライン
ＰＥ、ＰＥａ１～ＰＥｃ２ ：画素電極
Ｐ１、Ｐ２ ：画素電極の部分
ＰＣ ：画素コンタクト部
Ｐｘ、Ｐｘ（ａ１）～Ｐｘ（ｃ２） ：画素領域
ＳＣ ：ソースコンタクト部
ＳＥ ：ソース電極
ＳＬ、ＳＬａ、ＳＬｂ、ＳＬｃ ：ソースバスライン
Ｘ１～Ｘ４ ：酸化物半導体層の部分
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13】