(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022178865
(43)【公開日】2022-12-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20221125BHJP
H01L 29/41 20060101ALI20221125BHJP
【ＦＩ】
H01L29/78 301G
H01L29/78 301W
H01L29/44 Y
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2021085964
(22)【出願日】2021-05-21
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】小清水 亮
(72)【発明者】
【氏名】中柴 康隆
【テーマコード（参考）】
4M104
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104BB40
4M104CC05
4M104DD43
4M104EE02
4M104EE16
4M104FF07
4M104FF10
4M104GG09
4M104GG18
4M104HH20
5F140AA23
5F140AA24
5F140AC21
5F140BA01
5F140BD01
5F140BD05
5F140BD11
5F140BD13
5F140BF04
5F140BF42
5F140BH18
5F140CC02
(57)【要約】
【課題】ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上する。
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２の上方に形成されたゲート電極１６と、ゲート電極１６と一体的に形成されたフィールドプレート部１５と、フィールドプレート部１５と接するステップ絶縁膜１４と、ステップ絶縁膜１４と接し、かつ、シリコンよりも誘電率の高い高誘電率膜３０と、を備える。
【選択図】図５
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２の上方に形成されたゲート電極１６と、ゲート電極１６と一体的に形成されたフィールドプレート部１５と、フィールドプレート部１５と接するステップ絶縁膜１４と、ステップ絶縁膜１４と接し、かつ、シリコンよりも誘電率の高い高誘電率膜３０と、を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上方に形成されたゲート電極と、
前記ゲート電極と一体的に形成されたフィールドプレート部と、
前記フィールドプレート部と接するステップ絶縁膜と、
前記ステップ絶縁膜と接し、かつ、シリコンよりも誘電率の高い高誘電率膜と、
を備える、半導体装置。
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上方に形成されたゲート電極と、
前記ゲート電極と一体的に形成されたフィールドプレート部と、
前記フィールドプレート部と接するステップ絶縁膜と、
前記ステップ絶縁膜と接し、かつ、シリコンよりも誘電率の高い高誘電率膜と、
を備える、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記高誘電率膜は、前記ステップ絶縁膜の下方に位置する前記半導体基板の表面におけるフェルミレベルをシフトさせることにより、前記表面にポテンシャルバリアを形成する機能を有する、半導体装置。
前記高誘電率膜は、前記ステップ絶縁膜の下方に位置する前記半導体基板の表面におけるフェルミレベルをシフトさせることにより、前記表面にポテンシャルバリアを形成する機能を有する、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記高誘電率膜を構成する材料は、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、Ａｌ２Ｏ３のいずれかを含む、半導体装置。
前記高誘電率膜を構成する材料は、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、Ａｌ２Ｏ３のいずれかを含む、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記高誘電率膜は、
前記ゲート絶縁膜と前記ゲート電極の間に挟まれた第１部位と、
前記ステップ絶縁膜と前記ゲート絶縁膜の間に挟まれた第２部位と、
を含む、半導体装置。
前記高誘電率膜は、
前記ゲート絶縁膜と前記ゲート電極の間に挟まれた第１部位と、
前記ステップ絶縁膜と前記ゲート絶縁膜の間に挟まれた第２部位と、
を含む、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記高誘電率膜は、前記ステップ絶縁膜と前記ゲート絶縁膜の間に挟まれた部位から構成されている、半導体装置。
前記高誘電率膜は、前記ステップ絶縁膜と前記ゲート絶縁膜の間に挟まれた部位から構成されている、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記高誘電率膜は、前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜を覆う膜である、半導体装置。
前記高誘電率膜は、前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜を覆う膜である、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記ステップ絶縁膜は、
前記フィールドプレート部と接する接触部位と、
前記フィールドプレート部から突出する非接触部位と、
を有し、
前記非接触部位は、
凹部が形成された薄膜部と、
前記薄膜部よりも膜厚の厚い厚膜部と、
を含む、半導体装置。
前記ステップ絶縁膜は、
前記フィールドプレート部と接する接触部位と、
前記フィールドプレート部から突出する非接触部位と、
を有し、
前記非接触部位は、
凹部が形成された薄膜部と、
前記薄膜部よりも膜厚の厚い厚膜部と、
を含む、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記薄膜部の膜厚は、前記ゲート絶縁膜の膜厚と等しい、半導体装置。
前記薄膜部の膜厚は、前記ゲート絶縁膜の膜厚と等しい、半導体装置。
【請求項9】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上方に形成されたゲート電極と、
前記ゲート電極と一体的に形成されたフィールドプレート部と、
前記フィールドプレート部と接するステップ絶縁膜と、
前記ステップ絶縁膜と接し、かつ、前記ステップ絶縁膜の下方に位置する前記半導体基板の表面にポテンシャルバリアを形成するポテンシャル制御膜と、
を備える、半導体装置。
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上方に形成されたゲート電極と、
前記ゲート電極と一体的に形成されたフィールドプレート部と、
前記フィールドプレート部と接するステップ絶縁膜と、
前記ステップ絶縁膜と接し、かつ、前記ステップ絶縁膜の下方に位置する前記半導体基板の表面にポテンシャルバリアを形成するポテンシャル制御膜と、
を備える、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記ポテンシャル制御膜は、前記ステップ絶縁膜の下方に位置する前記半導体基板の前記表面におけるフェルミレベルをシフトさせることにより、前記表面に前記ポテンシャルバリアを形成する膜である、半導体装置。
前記ポテンシャル制御膜は、前記ステップ絶縁膜の下方に位置する前記半導体基板の前記表面におけるフェルミレベルをシフトさせることにより、前記表面に前記ポテンシャルバリアを形成する膜である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ：Lateral Defused Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
非特許文献１には、ステップ絶縁膜（Step-OX）を採用したＬＤＭＯＳＦＥＴによれば、消費電力の増加や回路動作の不具合を引き起こすホットキャリア注入に起因するオフリーク電流の増加を抑制できることが記載されている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Keita Takahashi, Kanako Komatsu, Toshihiro Sakamoto,Koji Kimura and Fumitomo Matsuoka “Hot-carrier Induced Off-state Leakage CurrentIncrease of LDMOS and Approach to Overcome the Phenomenon”, Proceedings of the 30th International Symposium on Power Semiconductor Devices & ICs May 13-17, 2018, Chicago, USA
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述した非特許文献に記載されているように、ステップ絶縁膜を採用したＬＤＭＯＳＦＥＴは、ＳＴＩ構造をステップ絶縁膜に替えることによって、ＳＴＩ構造を採用したＬＤＭＯＳＦＥＴに比べて、オフリーク電流の増加を抑制することができる。
【0005】
ただし、ステップ絶縁膜を採用したＬＤＭＯＳＦＥＴにおいても、ステップ絶縁膜へのホットキャリア注入を充分に抑制できないことから、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上する観点から改善の余地が存在する。
【課題を解決するための手段】
【0006】
一実施の形態における半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上方に形成されたゲート電極と、ゲート電極と一体的に形成されたフィールドプレート部と、フィールドプレート部と接するステップ絶縁膜と、ステップ絶縁膜と接し、かつ、シリコンよりも誘電率の高い高誘電率膜と、を備える。
【発明の効果】
【0007】
一実施の形態によれば、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上できる。
【図面の簡単な説明】
【0008】
【図1】ステップ絶縁膜にホットキャリアが注入されると、ＬＤＭＯＳＦＥＴのオン抵抗が増加するメカニズムを説明するためのフローチャートである。
【図2】実施の形態における基本思想を説明する図である。
【図3】ポテンシャル制御膜が存在しないＬＤＭＯＳＦＥＴにおいて電子が流れる様子を模式的に示す図である。
【図4】ポテンシャル制御膜を設けるという基本思想が具現化されたＬＤＭＯＳＦＥＴにおいて、電子が流れる様子を模式的に示す図である。
【図5】実施の形態におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図6】（ａ）は、ｎ型リサーフ層上に、例えば、酸化シリコン膜からなるゲート絶縁膜を形成した場合のｎ型リサーフ層の表面でのバンド構造を模式的に示す図であり、（ｂ）は、ｎ型リサーフ層上に、酸化シリコン膜からなるゲート絶縁膜と高誘電率膜を形成した場合において、ｎ型リサーフ層の表面でのバンド構造を模式的に示す図である。
【図8】実施の形態における半導体装置の製造工程を示す断面図である。
【図12】変形例１におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図13】変形例１における半導体装置の製造工程を示す断面図である。
【図15】変形例２におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図16】変形例２における半導体装置の製造工程を示す断面図である。
【図19】変形例３におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図20】変形例３における半導体装置の製造工程を示す断面図である。
【図23】変形例４におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図24】変形例３における半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【0009】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0010】
＜改善の検討＞
本発明者は、ステップ絶縁膜を採用したＬＤＭＯＳＦＥＴにおいては、ステップ絶縁膜にホットキャリアが注入されることによって、オン抵抗が増加するという改善の余地を新規に見出した。そこで、ステップ絶縁膜にホットキャリアが注入されると、ＬＤＭＯＳＦＥＴのオン抵抗が増加するメカニズムについて説明する。
本発明者は、ステップ絶縁膜を採用したＬＤＭＯＳＦＥＴにおいては、ステップ絶縁膜にホットキャリアが注入されることによって、オン抵抗が増加するという改善の余地を新規に見出した。そこで、ステップ絶縁膜にホットキャリアが注入されると、ＬＤＭＯＳＦＥＴのオン抵抗が増加するメカニズムについて説明する。
【0011】
図１は、ステップ絶縁膜にホットキャリアが注入されると、ＬＤＭＯＳＦＥＴのオン抵抗が増加するメカニズムを説明するためのフローチャートである。
【0012】
図１において、まず、ＬＤＭＯＳＦＥＴのソースとドレインとの間に高電圧を印加した状態で、ゲート電極にしきい値以上のゲート電圧を印加することにより、ＬＤＭＯＳＦＥＴをオン状態にする（Ｓ１０１）。これにより、ソースからチャネルを通ってドレインに電子が流れる。このとき、ソースとドレインとの間に印加した高電圧によって電子は加速される結果、ホットキャリアが発生する（Ｓ１０２）。特に、ステップ絶縁膜の角部近傍は高電界となるため、この高電界で加速されて生成されたホットキャリアがステップ絶縁膜によるポテンシャル障壁を乗り越えて、ステップ絶縁膜に注入される（Ｓ１０３）。これにより、ステップ絶縁膜に固定電荷（負電荷）がトラップされる（Ｓ１０４）。この結果、ステップ絶縁膜が負（マイナス）に帯電するため、ステップ絶縁膜と接するｎ型リサーフ層の表面に空乏化現象が生じる（Ｓ１０５）。そして、この空乏化領域は絶縁領域として機能することから、ソースからチャネルを通ってドレインに流れる電子は、ｎ型リサーフ層の表面に形成された空乏化領域を避けるように迂回することになる（Ｓ１０６）。
【0013】
以上のようして、ホットキャリアがステップ絶縁膜に注入されることによって引き起こされるｎ型リサーフ層の空乏化という「要因１」と、電子が流れる経路が迂回経路となって距離が長くなるという「要因２」によって、ＬＤＭＯＳＦＥＴのオン抵抗が増加する（Ｓ１０７）。このようなメカニズムによって、ステップ絶縁膜を採用したＬＤＭＯＳＦＥＴにおいては、ステップ絶縁膜にホットキャリアが注入されることによって、オン抵抗が増加するという改善の余地が顕在化するのである。
【0014】
そこで、本実施の形態では、上述したステップ絶縁膜を採用したＬＤＭＯＦＥＴに存在するオン抵抗の増加という改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0015】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、ステップ絶縁膜の下方に位置する半導体基板の表面に電子に対するポテンシャルバリアを形成するためのポテンシャル制御膜をＬＤＭＯＳＦＥＴに設ける点にある。これにより、ステップ絶縁膜の下方に位置する半導体基板の表面に形成されたポテンシャルバリアによって、電子の流れる電流経路を「半導体基板の表面」から「半導体基板の内部（バルク内部）」にシフトさせることができる。すなわち、ポテンシャルバリアによって、半導体基板の表面から電子を遠ざける斥力が働くことから、電子の流れる電流経路が「半導体基板の表面」から「半導体基板の内部（バルク内部）」にシフトする。このことは、電子の流れる電流経路がステップ絶縁膜と半導体基板の界面から離れることを意味し、これによって、ホットキャリアのステップ絶縁膜への注入が抑制されることを意味する。この結果、基本思想によれば、ホットキャリアのステップ絶縁膜への注入に起因するＬＤＭＯＳＦＥＴのオン抵抗の増加を抑制することができる。
本実施の形態における基本思想は、ステップ絶縁膜の下方に位置する半導体基板の表面に電子に対するポテンシャルバリアを形成するためのポテンシャル制御膜をＬＤＭＯＳＦＥＴに設ける点にある。これにより、ステップ絶縁膜の下方に位置する半導体基板の表面に形成されたポテンシャルバリアによって、電子の流れる電流経路を「半導体基板の表面」から「半導体基板の内部（バルク内部）」にシフトさせることができる。すなわち、ポテンシャルバリアによって、半導体基板の表面から電子を遠ざける斥力が働くことから、電子の流れる電流経路が「半導体基板の表面」から「半導体基板の内部（バルク内部）」にシフトする。このことは、電子の流れる電流経路がステップ絶縁膜と半導体基板の界面から離れることを意味し、これによって、ホットキャリアのステップ絶縁膜への注入が抑制されることを意味する。この結果、基本思想によれば、ホットキャリアのステップ絶縁膜への注入に起因するＬＤＭＯＳＦＥＴのオン抵抗の増加を抑制することができる。
【0016】
以下に、図面を使用して具体的に説明する。
【0017】
図２は、本実施の形態における基本思想を説明する図である。図２において、ＬＤＭＯＳＦＥＴ１００は、半導体基板１を有している。この半導体基板１には、ｐ型リサーフ層１０と、ｐ型リサーフ層１０上に形成されたｎ型リサーフ層１１が形成されている。ｎ型リサーフ層１１は、ｎ型ドリフト層とも呼ばれる。そして、半導体基板１の表面上には、ゲート絶縁膜１２が形成されており、このゲート絶縁膜１２上にポテンシャル制御膜１３が形成されている。このポテンシャル制御膜１３は、ステップ絶縁膜１４と接触しており、ステップ絶縁膜１４と接するフィールドプレート部１５と、ポテンシャル制御膜１３と接するゲート電極１６とが一体的に形成されている。また、ステップ絶縁膜１４と整合するように、ｎ型リサーフ層１１には、ｎ型半導体領域からなるドレイン領域１７が形成されている。さらに、半導体基板１には、ｐ型ボディ領域１８が形成されており、このｐ型ボディ領域１８に内包されるように、ｎ型半導体領域からなるソース領域と、ｐ型半導体領域からなるボディコンタクト領域２０が形成されている。
【0018】
本実施の形態における基本思想は、このように構成されているＬＤＭＯＳＦＥＴ１００に設けられているポテンシャル制御膜１３によって、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成する思想である。具体的には、図２の右部に示すように、ポテンシャル制御膜１３の存在によって、半導体基板１の表面におけるポテンシャルを実線Ａから破線Ｂにシフトさせる。この場合、半導体基板１の表面におけるポテンシャルは、電子から見てエネルギーが高い方向にシフトする。このことは、半導体基板１の表面においてエネルギーの高い方向にシフトしたポテンシャルから電子が受ける斥力が増加することを意味する。これにより、電子の流れる電流経路が「半導体基板１の表面」から「半導体基板１の内部（バルク内部）」にシフトする。このことは、電子の流れる電流経路がステップ絶縁膜と半導体基板の界面から離れることを意味し、これによって、ホットキャリアのステップ絶縁膜への注入が抑制される。
【0019】
例えば、図３は、ポテンシャル制御膜１３が設けられていないＬＤＭＯＳＦＥＴにおいて、電子が流れる様子を模式的に示す図である。
【0020】
図３に示すように、電子は、ソース領域１９からｐ型ボディ領域１８の表面に形成されるチャネルを通ってドレイン領域１７に向かって流れる。このとき、図３に示すように、ドレイン領域１７とソース領域１９との間に印加される高電圧によって生成されたホットキャリアは、ステップ絶縁膜１４の角部近傍での高電界によってステップ絶縁膜１４に注入される。この結果、図３に示すＬＤＭＯＳＦＥＴでは、ステップ絶縁膜１４に注入されたホットキャリアに起因するオン抵抗の増加が引き起こされる。
【0021】
これに対し、図４は、ポテンシャル制御膜１３を設けるという基本思想が具現化されたＬＤＭＯＳＦＥＴにおいて、電子が流れる様子を模式的に示す図である。
【0022】
図４に示すように、電子は、ソース領域１９からｐ型ボディ領域１８の表面に形成されるチャネルを通ってドレイン領域１７に向かって流れる。このとき、図４に示すＬＤＭＯＳＦＥＴでは、ポテンシャル制御膜１３によって、半導体基板１の表面に電子に対して斥力を及ぼすポテンシャルバリアＰＢが形成される。この結果、図４に示すように、電子の流れる電流経路が「半導体基板１の表面」から「半導体基板１の内部（バルク内部）」にシフトする。これにより、電子の流れる電流経路がステップ絶縁膜１４と半導体基板１の界面から離れることになるため、ホットキャリアのステップ絶縁膜１４への注入が抑制される。このため、図４に示すＬＤＭＯＳＦＥＴでは、ステップ絶縁膜１４へのホットキャリアの注入に起因するオン抵抗の増加を抑制することができることがわかる。
【0023】
以上のことから、ポテンシャル制御膜１３によって、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアＰＢを形成するという基本思想は、オン抵抗を低減する観点から有効な技術的思想であることがわかる。そこで、以下では、この基本思想を具現化した具現化態様の一例について説明する。
【0024】
＜ＬＤＭＯＳＦＥＴのデバイス構造＞
図５は、ＬＤＭＯＳＦＥＴ１００Ａの模式的なデバイス構造を示す断面図である。
図５は、ＬＤＭＯＳＦＥＴ１００Ａの模式的なデバイス構造を示す断面図である。
【0025】
図５において、ＬＤＭＯＳＦＥＴは、例えば、シリコンからなる半導体基板１を有している。この半導体基板１は、ｐ型リサーフ層１０と、ｐ型リサーフ層１０上に形成されたｎ型リサーフ層１１（ｎ型ドリフト層）を有している。そして、半導体基板１上には、例えば、酸化シリコン膜からなるゲート絶縁膜１２が形成されている。
【0026】
ゲート絶縁膜１２の上方には、例えば、ｎ型ポリシリコン膜からなるゲート電極１６が形成されている。ここで、ゲート絶縁膜１２の「上方」に形成されたゲート電極１６とは、ゲート絶縁膜１２の直上に形成されたゲート電極１６という構成だけでなく、例えば、図５に示すように、ゲート絶縁膜１２上に高誘電率膜３０が形成されており、この高誘電率膜３０上に形成されたゲート電極１６という構成も含む広い意図で使用している。
【0027】
具体的に、図５においては、ゲート絶縁膜１２上に高誘電率膜３０が形成されており、この高誘電率膜３０上にゲート電極１６が形成されている。
【0028】
ここで、本明細書でいう「高誘電率膜３０」とは、シリコンよりも誘電率の高い膜として定義される。なお、本実施の形態において、高誘電率膜３０は、図５に示すように、ゲート絶縁膜１２とゲート電極１６の間に挟まれた「第１部位」と、ステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」とを含んでいる。
【0029】
次に、ＬＤＭＯＳＦＥＴ１００Ａにおいては、ゲート電極１６と一体的に形成されたフィールドプレート部１５と、このフィールドプレート部１５と接するステップ絶縁膜１４を有している。ステップ絶縁膜１４は、例えば、酸化シリコン膜から構成されている。そして、高誘電率膜３０は、ステップ絶縁膜１４と接している。
【0030】
続いて、図５に示すように、ｎ型リサーフ層１１には、ステップ絶縁膜１４に整合するｎ型半導体領域からなるドレイン領域１７が形成されている。さらに、半導体基板１には、ｐ型半導体領域からなるｐ型ボディ領域１８が形成されており、このｐ型ボディ領域１８には、ｎ型半導体領域であるソース領域１９と、ｐ型半導体領域であるボディコンタクト領域２０が形成されている。ソース領域１９とボディコンタクト領域２０は、電気的に接続されており、例えば、グランド電位（０Ｖ）が供給される。これにより、ボディコンタクト領域２０と電気的に接続されているｐ型ボディ領域１８にもグランド電位が供給される。一方、ドレイン領域１７には、正電位が供給される。
【0031】
ここで、図５に示す高誘電率膜３０は、図２に示すポテンシャル制御膜１３の一例である。すなわち、高誘電率膜３０は、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成するためのポテンシャル制御膜１３として機能する。具体的には、後述するが、高誘電率膜３０は、ステップ絶縁膜１４の下方に位置する半導体基板１の表面におけるフェルミレベルをシフトさせることにより、表面にポテンシャルバリアを形成する機能を有する。このような機能を有する高誘電率膜３０は、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、Ａｌ２Ｏ３のいずれかを含む。
【0032】
以上のようにして、ＬＤＭＯＳＦＥＴ１００Ａが構成されている。
【0033】
＜ＬＤＭＯＳＦＥＴの動作＞
次に、ＬＤＭＯＳＦＥＴ１００Ａの動作について説明する。
次に、ＬＤＭＯＳＦＥＴ１００Ａの動作について説明する。
【0034】
まず、ＬＤＭＯＳＦＥＴ１００Ａのオン動作について説明する。図５において、ソース領域１９にグランド電位を供給するとともに、ドレイン領域１７に正電位を供給した状態で、ゲート電極１６にしきい値以上のゲート電圧を印加する。すると、ゲート電極１６の下方に位置するｐ型ボディ領域１８の表面にチャネル層となる反転層（ｎ型層）が形成される。これにより、ソース領域１９→チャネル層（反転層）→ｎ型リサーフ層１１→ドレイン領域１７の経路で電子が流れる。このようにして、ＬＤＭＯＳＦＥＴ１００Ａがオン動作することになる。
【0035】
続いて，ＬＤＭＯＳＦＥＴ１００Ａのオフ動作について説明する。ＬＤＭＯＳＦＥＴ１００Ａのオン状態において、ゲート電極１６にしきい値電圧よりも小さなゲート電圧（例えば、０Ｖ）を印加する。すると、ｐ型ボディ領域１８の表面に形成されている反転層が消滅する。この結果、ソース領域１９からドレイン領域１７に至る電子の流れる経路が遮断される。このようにして、ＬＤＭＯＳＦＥＴ１００Ａがオフ動作する。
【0036】
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。
続いて、本実施の形態における特徴点について説明する。
【0037】
本実施の形態における特徴点は、例えば、図５に示すように、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成するためのポテンシャル制御膜１３として高誘電率膜３０を採用する点にある。つまり、本実施の形態における特徴点は、高誘電率膜３０によってステップ絶縁膜１４の下方に位置する半導体基板１の表面にポテンシャルバリアを形成し、このポテンシャルバリアによって電子の流れる電流経路を「半導体基板の表面」から「半導体基板の内部（バルク内部）」にシフトさせる点にある。これにより、本実施の形態によれば、電子の流れる経路をステップ絶縁膜１４と半導体基板１の界面から離すことができ、これによって、ホットキャリアのステップ絶縁膜１４への注入を抑制することができる。この結果、本実施の形態によれば、、ホットキャリアのステップ絶縁膜１４への注入に起因するＬＤＭＯＳＦＥＴのオン抵抗の増加を効果的に抑制することができる。
【0038】
以下では、高誘電率膜３０がポテンシャル制御膜１３として機能することを説明する。
【0039】
図６（ａ）は、ｎ型リサーフ層１１上に、例えば、酸化シリコン膜からなるゲート絶縁膜１２を形成した場合のｎ型リサーフ層１１の表面でのバンド構造を模式的に示す図である。図６（ａ）に示すように、ｎ型リサーフ層１１は、ｎ型半導体層であることから、フェルミレベルＥｆは、伝導帯下端の近傍に存在する。
【0040】
ところが、ｎ型リサーフ層１１上に、酸化シリコン膜からなるゲート絶縁膜１２だけでなく、このゲート絶縁膜１２に、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、Ａｌ２Ｏ３などを構成材料に含み、シリコンよりも誘電率の高い高誘電率膜３０を形成すると、フェルミレベルＥｆが伝導帯下端から離れる、いわゆる「フェルミレベルピニング」と呼ばれる現象が生じる。具体的に、図６（ｂ）は、ｎ型リサーフ層１１上に、酸化シリコン膜からなるゲート絶縁膜１２と高誘電率膜３０を形成した場合において、ｎ型リサーフ層１１の表面でのバンド構造を模式的に示す図である。図６（ｂ）に示すように、ｎ型リサーフ層１１がｎ型半導体層にもかかわらず、高誘電率膜３０の存在に起因する「フェルミレベルピニング」によって、フェルミレベルＥｆが伝導帯下端から離れる方向にシフトすることがわかる。本実施の形態では、この「フェルミレベルピニング」を利用して、ステップ絶縁膜１４の下方に位置する半導体基板１の表面にポテンシャルバリアを形成している。以下に、この点について説明する。
【0041】
図６（ａ）および図６（ｂ）のフェルミレベルＥｆを同じエネルギーレベルに合わせると、図７（ａ）および図７（ｂ）のようになる。図７（ａ）は、ｎ型リサーフ層１１上に、例えば、酸化シリコン膜からなるゲート絶縁膜１２を形成した場合のｎ型リサーフ層１１の表面でのバンド構造を模式的に示す図であり、図７（ｂ）は、ｎ型リサーフ層１１上に、酸化シリコン膜からなるゲート絶縁膜１２と高誘電率膜３０を形成した場合において、ｎ型リサーフ層１１の表面でのバンド構造を模式的に示す図である。
【0042】
図７（ａ）および図７（ｂ）から、ｎ型リサーフ層１１上に高誘電率膜３０を形成すると、「フェルミレベルピニング」によって、ｎ型リサーフ層１１の表面でのバンド構造が電子的にエネルギーの高い方向にシフトすることがわかる。このことは、高誘電率膜３０を設けることによって、ｎ型リサーフ層１１の表面のエネルギーレベルが電子的に上昇することを意味し、言い換えれば、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアが形成されることを意味する。このようなメカニズムによって、高誘電率膜３０がポテンシャル制御膜１３として機能することがわかる。
【0043】
以上のように、本実施の形態における特徴点は、高誘電率膜３０に起因する「フェルミレベルピニング」という現象を利用して、ステップ絶縁膜１４の下方に位置する半導体基板１の表面にポテンシャルバリアを形成する点にあるといえる。この特徴点により、ポテンシャルバリアによる斥力によって、電子の流れる経路をステップ絶縁膜１４と半導体基板１の界面から離すことができる。このことから、本実施の形態によれば、ホットキャリアのステップ絶縁膜１４への注入を抑制することができる結果、ホットキャリアのステップ絶縁膜１４への注入に起因するＬＤＭＯＳＦＥＴのオン抵抗の増加を抑制できる。
【0044】
＜ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法＞
次に、ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法について説明する。
次に、ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法について説明する。
【0045】
まず、図８に示すように、例えば、シリコンからなる半導体基板１を用意する。そして、半導体基板１の表面に犠牲酸化シリコン膜３５（スルー酸化膜）を形成した後、イオン注入法を使用することにより、半導体基板１にｐ型リサーフ層１０とｎ型リサーフ層１１を形成する。具体的に、ｐ型リサーフ層１０は、半導体基板１にｐ型不純物（アクセプタ）であるボロン（ホウ素）を注入することにより形成される。一方、ｎ型リサーフ層１１は、半導体基板１にｎ型不純物（ドナー）であるリン（Ｐ）を注入することにより形成される。
【0046】
続いて、図９に示すように、例えば、熱酸化法を使用することにより、半導体基板１の表面に酸化シリコン膜からなるゲート絶縁膜１２を形成する。その後、ＡＬＤ法（Atomic Layer Deposition）やＣＶＤ法（Chemical Vapor Deposition）を使用することにより、高誘電率膜３０を形成する。高誘電率膜３０としては、例えば、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯＮ膜、Ｙ２Ｏ３膜、Ａｌ２Ｏ３膜を挙げることができる。そして、例えば、ＣＶＤ法を使用することにより、高誘電率膜３０上に酸化シリコン膜１４ａを形成する。
【0047】
続いて、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜１４ａをパターニングして、ステップ絶縁膜１４を形成する。次に、例えば、ＣＶＤ法を使用することにより、ステップ絶縁膜１４を覆うように高誘電率膜３０上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極１６およびフィールドプレート部１５を一体的に形成する。その後、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、半導体基板１にｐ型不純物であるボロンを注入して、ｐ型ボディ領域１８を形成する。
【0048】
次に、図５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１にｎ型不純物であるリンを注入して、ドレイン領域１７およびソース領域１９を形成するとともに、半導体基板１にｐ型不純物であるボロンを注入して、ボディコンタクト領域２０を形成する。その後、層間絶縁膜を形成する層間絶縁膜形成工程および配線を形成する配線形成工程を経ることにより、ＬＤＭＯＳＦＥＴ１００Ａを含む半導体装置を製造することができる。
【0049】
＜変形例１＞
前記実施の形態において、例えば、図５に示すように、高誘電率膜３０は、ゲート絶縁膜１２とゲート電極１６の間に挟まれた「第１部位」と、ステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」とを含んでいる。
前記実施の形態において、例えば、図５に示すように、高誘電率膜３０は、ゲート絶縁膜１２とゲート電極１６の間に挟まれた「第１部位」と、ステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」とを含んでいる。
【0050】
ここで、高誘電率膜３０の「第２部位」は、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成する観点から重要である。一方、高誘電率膜３０の「第１部位」は、ゲート絶縁膜１２との積層膜を構成し、この積層膜が反転層を形成するためのしきい値電圧に影響を与える。つまり、高誘電率膜３０の「第１部位」は、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成する観点から必須ではない。それよりも、高誘電率膜３０の「第１部位」に起因する「フェルミレベルピニング」によって、反転層を形成するためのしきい値電圧が上昇するというデメリットがある。
【0051】
そこで、図１２は、本変形例１におけるＬＤＭＯＳＦＥＴ１００Ｂのデバイス構造を模式的に示す断面図である。図１２に示すように、高誘電率膜３０をステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」だけから構成している。これにより、本変形例１によれば、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成することができる一方で、反転層を形成するためのしきい値電圧が上昇するという副作用を抑制することができる。
【0052】
＜＜ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法＞＞
本変形例１におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図８および図９に示す工程は、前記実施の形態と同様である。次に、図１３に示すように、エッチング技術を使用することにより、ステップ絶縁膜１４から露出する高誘電率膜３０を除去する。これにより、ステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」だけから構成される高誘電率膜３０を形成することができる。
本変形例１におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図８および図９に示す工程は、前記実施の形態と同様である。次に、図１３に示すように、エッチング技術を使用することにより、ステップ絶縁膜１４から露出する高誘電率膜３０を除去する。これにより、ステップ絶縁膜１４とゲート絶縁膜１２の間に挟まれた「第２部位」だけから構成される高誘電率膜３０を形成することができる。
【0053】
続いて、例えば、ＣＶＤ法を使用することにより、ステップ絶縁膜１４を覆うようにゲート絶縁膜１２上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極１６およびフィールドプレート部１５を一体的に形成する。その後、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、半導体基板１にｐ型不純物であるボロンを注入して、ｐ型ボディ領域１８を形成する。
【0054】
次に、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１にｎ型不純物であるリンを注入して、ドレイン領域１７およびソース領域１９を形成するとともに、半導体基板１にｐ型不純物であるボロンを注入して、ボディコンタクト領域２０を形成する。その後、層間絶縁膜を形成する層間絶縁膜形成工程および配線を形成する配線形成工程を経ることにより、ＬＤＭＯＳＦＥＴ１００Ｂを含む半導体装置を製造することができる。
【0055】
＜変形例２＞
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図１５は、本変形例２におけるＬＤＭＯＳＦＥＴ１００Ｃのデバイス構造を模式的に示す断面図である。図１５において、本変形例２の特徴点は、露出するゲート絶縁膜１２上、ゲート電極１６上、フィールドプレート部１５上および露出するステップ絶縁膜１４上にわたって高誘電率膜３０が形成されている点にある。特に、本変形例２における高誘電率膜３０の膜厚は、前記実施の形態や前記変形例１における高誘電率膜３０の膜厚よりも厚くなっている。これは、本変形例２においては、高誘電率膜３０がステップ絶縁膜１４の下方ではなく上方に配置されている結果、半導体基板１の表面にポテンシャルバリアを形成する効果が薄れることを考慮して、高誘電率膜３０の膜厚を厚くすることによりポテンシャルバリアを形成する効果を確保するためである。このようにして、本変形例２におけるＬＤＭＯＳＦＥＴ１００Ｃが構成されている。
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図１５は、本変形例２におけるＬＤＭＯＳＦＥＴ１００Ｃのデバイス構造を模式的に示す断面図である。図１５において、本変形例２の特徴点は、露出するゲート絶縁膜１２上、ゲート電極１６上、フィールドプレート部１５上および露出するステップ絶縁膜１４上にわたって高誘電率膜３０が形成されている点にある。特に、本変形例２における高誘電率膜３０の膜厚は、前記実施の形態や前記変形例１における高誘電率膜３０の膜厚よりも厚くなっている。これは、本変形例２においては、高誘電率膜３０がステップ絶縁膜１４の下方ではなく上方に配置されている結果、半導体基板１の表面にポテンシャルバリアを形成する効果が薄れることを考慮して、高誘電率膜３０の膜厚を厚くすることによりポテンシャルバリアを形成する効果を確保するためである。このようにして、本変形例２におけるＬＤＭＯＳＦＥＴ１００Ｃが構成されている。
【0056】
＜＜ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法＞＞
本変形例２におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図８に示す工程は、前記実施の形態と同様である。次に、図１６に示すように、例えば、ＣＶＤ法を使用することにより、半導体基板１上に酸化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜をパターニングして、ステップ絶縁膜１４を形成する。その後、図１７に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。
本変形例２におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図８に示す工程は、前記実施の形態と同様である。次に、図１６に示すように、例えば、ＣＶＤ法を使用することにより、半導体基板１上に酸化シリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜をパターニングして、ステップ絶縁膜１４を形成する。その後、図１７に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。
【0057】
続いて、図１８に示すように、例えば、ＣＶＤ法を使用することにより、ゲート絶縁膜１２上およびステップ絶縁膜１４上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極１６およびフィールドプレート部１５を一体的に形成する。その後、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、半導体基板１にｐ型不純物であるボロンを注入して、ｐ型ボディ領域１８を形成する。次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１にｎ型不純物であるリンを注入して、ドレイン領域１７およびソース領域１９を形成するとともに、半導体基板１にｐ型不純物であるボロンを注入して、ボディコンタクト領域２０を形成する。そして、図１５に示すように、露出するゲート絶縁膜１２、ゲート電極１６、フィールドプレート部１５および露出するステップ絶縁膜１４を覆うように高誘電率膜３０を形成する。その後、層間絶縁膜を形成する層間絶縁膜形成工程および配線を形成する配線形成工程を経ることにより、ＬＤＭＯＳＦＥＴ１００Ｃを含む半導体装置を製造することができる。
【0058】
＜＜変形例２の利点＞＞
本変形例２においても、膜厚の厚い高誘電率膜３０によって、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成することができる一方で、ゲート電極１６の下方に高誘電率膜３０が存在しないことから、反転層を形成するためのしきい値電圧が上昇するという副作用を抑制することができる。
本変形例２においても、膜厚の厚い高誘電率膜３０によって、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成することができる一方で、ゲート電極１６の下方に高誘電率膜３０が存在しないことから、反転層を形成するためのしきい値電圧が上昇するという副作用を抑制することができる。
【0059】
特に、本変形例２では、前記変形例１のように高誘電率膜３０をパターニングする工程が不要となることから、パターニング工程を追加することなく、ステップ絶縁膜１４の下方に位置する半導体基板１の表面に電子に対するポテンシャルバリアを形成しながら、反転層を形成するためのしきい値電圧の上昇を抑制することができる。
【0060】
＜変形例３＞
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図１９は、本変形例３におけるＬＤＭＯＳＦＥＴ１００Ｄのデバイス構造を模式的に示す断面図である。図１９において、本変形例３の特徴点は、ステップ絶縁膜１４がフィールドプレート部１５と接する「接触部位」と、フィールドプレート部１５から突出する「非接触部位」を有することを前提として、「非接触部位」が、凹部が形成された「薄膜部」と、「薄膜部」よりも膜厚の厚い「厚膜部」から構成されており、露出するゲート絶縁膜１２上、ゲート電極１６上、フィールドプレート部１５上および露出するステップ絶縁膜１４上にわたって高誘電率膜３０が形成されている点にある。このとき、「厚膜部」の膜厚を「ｔ１」とし、「薄膜部」の膜厚を「ｔ２」とすると、ｔ２＜ｔ１の関係が成立する。
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図１９は、本変形例３におけるＬＤＭＯＳＦＥＴ１００Ｄのデバイス構造を模式的に示す断面図である。図１９において、本変形例３の特徴点は、ステップ絶縁膜１４がフィールドプレート部１５と接する「接触部位」と、フィールドプレート部１５から突出する「非接触部位」を有することを前提として、「非接触部位」が、凹部が形成された「薄膜部」と、「薄膜部」よりも膜厚の厚い「厚膜部」から構成されており、露出するゲート絶縁膜１２上、ゲート電極１６上、フィールドプレート部１５上および露出するステップ絶縁膜１４上にわたって高誘電率膜３０が形成されている点にある。このとき、「厚膜部」の膜厚を「ｔ１」とし、「薄膜部」の膜厚を「ｔ２」とすると、ｔ２＜ｔ１の関係が成立する。
【0061】
＜＜ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法＞＞
本変形例３におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図１６に示す工程までは、前記変形例２と同様である。その後、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ステップ絶縁膜１４に凹部４０を形成する。そして、図２１に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。
本変形例３におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図１６に示す工程までは、前記変形例２と同様である。その後、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ステップ絶縁膜１４に凹部４０を形成する。そして、図２１に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。
【0062】
続いて、図２２に示すように、例えば、ＣＶＤ法を使用することにより、ゲート絶縁膜１２上およびステップ絶縁膜１４上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極１６およびフィールドプレート部１５を一体的に形成する。その後、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、半導体基板１にｐ型不純物であるボロンを注入して、ｐ型ボディ領域１８を形成する。次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１にｎ型不純物であるリンを注入して、ドレイン領域１７およびソース領域１９を形成するとともに、半導体基板１にｐ型不純物であるボロンを注入して、ボディコンタクト領域２０を形成する。そして、図１９に示すように、露出するゲート絶縁膜１２、ゲート電極１６、フィールドプレート部１５および露出するステップ絶縁膜１４を覆うように高誘電率膜３０を形成する。その後、層間絶縁膜を形成する層間絶縁膜形成工程および配線を形成する配線形成工程を経ることにより、ＬＤＭＯＳＦＥＴ１００Ｄを含む半導体装置を製造することができる。
【0063】
＜＜変形例３の利点＞＞
本変形例３によれば、ステップ絶縁膜１４に凹部が形成された「薄膜部」が形成されており、この「薄膜部」の凹部の内部にも高誘電率膜３０が形成される。この点において、半導体基板１の表面にポテンシャルバリアを形成する効果を確保できることから、本変形例３では、前記変形例２よりも高誘電率膜３０の膜厚を薄くできる利点が得られる。
本変形例３によれば、ステップ絶縁膜１４に凹部が形成された「薄膜部」が形成されており、この「薄膜部」の凹部の内部にも高誘電率膜３０が形成される。この点において、半導体基板１の表面にポテンシャルバリアを形成する効果を確保できることから、本変形例３では、前記変形例２よりも高誘電率膜３０の膜厚を薄くできる利点が得られる。
【0064】
＜変形例４＞
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図２３は、本変形例４におけるＬＤＭＯＳＦＥＴ１００Ｅのデバイス構造を模式的に示す断面図である。図２３において、本変形例４の特徴点は、ステップ絶縁膜１４に設けられた凹部を含む「薄膜部」の膜厚「ｔ２」がゲート絶縁膜１２の膜厚と等しい点にある。
＜＜ＬＤＭＯＳＦＥＴのデバイス構造＞＞
図２３は、本変形例４におけるＬＤＭＯＳＦＥＴ１００Ｅのデバイス構造を模式的に示す断面図である。図２３において、本変形例４の特徴点は、ステップ絶縁膜１４に設けられた凹部を含む「薄膜部」の膜厚「ｔ２」がゲート絶縁膜１２の膜厚と等しい点にある。
【0065】
＜＜ＬＤＭＯＳＦＥＴを含む半導体装置の製造方法＞＞
本変形例３におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図１６に示す工程までは、前記変形例２と同様である。その後、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ステップ絶縁膜１４に凹部４０を形成する。このとき、凹部４０は、凹部４０の底部が半導体基板１の表面に達するように形成される。そして、図２５に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。ここで、凹部４０の底部に露出する半導体基板１の表面にもゲート絶縁膜１２が形成される。
本変形例３におけるＬＤＭＯＳＦＥＴを含む半導体装置においても、図１６に示す工程までは、前記変形例２と同様である。その後、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ステップ絶縁膜１４に凹部４０を形成する。このとき、凹部４０は、凹部４０の底部が半導体基板１の表面に達するように形成される。そして、図２５に示すように、例えば、熱酸化法を使用することにより、露出する半導体基板１の表面にゲート絶縁膜１２を形成する。ここで、凹部４０の底部に露出する半導体基板１の表面にもゲート絶縁膜１２が形成される。
【0066】
なお、凹部４０の底部に形成されたゲート絶縁膜１２の膜厚は、半導体基板１のその他の表面に形成されたゲート絶縁膜１２の膜厚と等しくなる。
【0067】
続いて、図２６に示すように、例えば、ＣＶＤ法を使用することにより、ゲート絶縁膜１２上およびステップ絶縁膜１４上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極１６およびフィールドプレート部１５を一体的に形成する。その後、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、半導体基板１にｐ型不純物であるボロンを注入して、ｐ型ボディ領域１８を形成する。次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１にｎ型不純物であるリンを注入して、ドレイン領域１７およびソース領域１９を形成するとともに、半導体基板１にｐ型不純物であるボロンを注入して、ボディコンタクト領域２０を形成する。そして、図２３に示すように、露出するゲート絶縁膜１２、ゲート電極１６、フィールドプレート部１５および露出するステップ絶縁膜１４を覆うように高誘電率膜３０を形成する。その後、層間絶縁膜を形成する層間絶縁膜形成工程および配線を形成する配線形成工程を経ることにより、ＬＤＭＯＳＦＥＴ１００Ｅを含む半導体装置を製造することができる。
【0068】
＜＜変形例４の利点＞＞
例えば、前記変形例３において、「薄膜部」の膜厚「ｔ２」がゲート絶縁膜１２の膜厚と異なることから、凹部４０の形成工程において（図２０参照）、凹部４０のエッチング量を調整する必要がある。これに対し、本変形例４では、「薄膜部」の膜厚「ｔ２」をゲート絶縁膜１２の膜厚と等しくすることから、例えば、図２４に示すように、凹部４０の形成工程において、凹部４０のエッチング量を微妙に調整することなく、凹部４０の底部に半導体基板１が露出するように形成すればよい。このことは、「オーバーエッチング」も許容されることから、凹部４０を形成するためのエッチング工程が容易となる利点が得られる。そして、本変形例４では、凹部４０の底部から露出する半導体基板１の表面を含む半導体基板１の露出面全面に対して熱酸化法を適用することにより、凹部４０の底部にもゲート絶縁膜１２が形成されることから、自動的に「薄膜部」の膜厚「ｔ２」をその他の領域のゲート絶縁膜１２の膜厚と等しくすることができる。
例えば、前記変形例３において、「薄膜部」の膜厚「ｔ２」がゲート絶縁膜１２の膜厚と異なることから、凹部４０の形成工程において（図２０参照）、凹部４０のエッチング量を調整する必要がある。これに対し、本変形例４では、「薄膜部」の膜厚「ｔ２」をゲート絶縁膜１２の膜厚と等しくすることから、例えば、図２４に示すように、凹部４０の形成工程において、凹部４０のエッチング量を微妙に調整することなく、凹部４０の底部に半導体基板１が露出するように形成すればよい。このことは、「オーバーエッチング」も許容されることから、凹部４０を形成するためのエッチング工程が容易となる利点が得られる。そして、本変形例４では、凹部４０の底部から露出する半導体基板１の表面を含む半導体基板１の露出面全面に対して熱酸化法を適用することにより、凹部４０の底部にもゲート絶縁膜１２が形成されることから、自動的に「薄膜部」の膜厚「ｔ２」をその他の領域のゲート絶縁膜１２の膜厚と等しくすることができる。
【0069】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0070】
前記実施の形態は、以下の形態を含む。
【0071】
（付記１）：＜実施の形態における半導体装置の製造方法＞
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコンよりも誘電率の高い高誘電率膜を形成する工程、
（ｃ）前記高誘電率膜と接するステップ絶縁膜を形成する工程、
（ｄ）前記高誘電率膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコンよりも誘電率の高い高誘電率膜を形成する工程、
（ｃ）前記高誘電率膜と接するステップ絶縁膜を形成する工程、
（ｄ）前記高誘電率膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
を備える、半導体装置の製造方法。
【0072】
（付記２）：＜変形例１における半導体装置の製造方法＞
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコンよりも誘電率の高い高誘電率膜を形成する工程、
（ｃ）前記高誘電率膜と接するステップ絶縁膜を形成する工程、
（ｄ）前記ステップ絶縁膜から露出する前記高誘電率膜を除去する工程、
（ｅ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板上にゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上にシリコンよりも誘電率の高い高誘電率膜を形成する工程、
（ｃ）前記高誘電率膜と接するステップ絶縁膜を形成する工程、
（ｄ）前記ステップ絶縁膜から露出する前記高誘電率膜を除去する工程、
（ｅ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
を備える、半導体装置の製造方法。
【0073】
（付記３）：＜変形例２における半導体装置の製造方法＞
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜を除く前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
（ｄ）前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜を除く前記半導体基板上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接するフィールドプレート部を一体的に形成する工程、
（ｄ）前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
【0074】
（付記４）：＜変形例３における半導体装置の製造方法＞
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜に凹部を形成する工程、
（ｃ）前記ステップ絶縁膜を除く前記半導体基板上にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接する一方、
前記凹部と非接触のフィールドプレート部を一体的に形成する工程、
（ｅ）前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜に凹部を形成する工程、
（ｃ）前記ステップ絶縁膜を除く前記半導体基板上にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接する一方、
前記凹部と非接触のフィールドプレート部を一体的に形成する工程、
（ｅ）前記ゲート電極、前記フィールドプレート部および前記ステップ絶縁膜と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
【0075】
（付記５）：＜変形例４における半導体装置の製造方法＞
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜に前記半導体基板に達する凹部を形成する工程、
（ｃ）前記凹部の底部を含む前記半導体基板上にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接する一方、
前記凹部と非接触のフィールドプレート部を一体的に形成する工程、
（ｅ）前記ゲート電極、前記フィールドプレート部、前記ステップ絶縁膜および前記凹部の内壁と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
（ａ）半導体基板上にステップ絶縁膜を形成する工程、
（ｂ）前記ステップ絶縁膜に前記半導体基板に達する凹部を形成する工程、
（ｃ）前記凹部の底部を含む前記半導体基板上にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜と接するゲート電極および前記ステップ絶縁膜と接する一方、
前記凹部と非接触のフィールドプレート部を一体的に形成する工程、
（ｅ）前記ゲート電極、前記フィールドプレート部、前記ステップ絶縁膜および前記凹部の内壁と接するように、シリコンよりも誘電率の高い高誘電率膜を形成する工程、
を備える、半導体装置の製造方法。
【符号の説明】
【0076】
１ 半導体基板
１０ ｐ型リサーフ層
１１ ｎ型リサーフ層
１２ ゲート絶縁膜
１３ ポテンシャル制御膜
１４ ステップ絶縁膜
１５ フィールドプレート部
１６ ゲート電極
１７ ドレイン領域
１８ ｐ型ボディ領域
１９ ソース領域
２０ ボディコンタクト領域
３０ 高誘電率膜
１０ ｐ型リサーフ層
１１ ｎ型リサーフ層
１２ ゲート絶縁膜
１３ ポテンシャル制御膜
１４ ステップ絶縁膜
１５ フィールドプレート部
１６ ゲート電極
１７ ドレイン領域
１８ ｐ型ボディ領域
１９ ソース領域
２０ ボディコンタクト領域
３０ 高誘電率膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】