特開 2022-178887 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022178887

(43)【公開日】2022-12-02

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20221125BHJP

   H01L 21/82 20060101ALI20221125BHJP

【ＦＩ】

H01L27/04 D

H01L21/82 Z

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2021085994

(22)【出願日】2021-05-21

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】中 拓也

(72)【発明者】

【氏名】森本 康史

【テーマコード（参考）】

5F038

5F064

【Ｆターム（参考）】

5F038AC00

5F038BG02

5F038CA06

5F038DF01

5F064AA01

5F064BB22

5F064CC09

5F064EE03

5F064EE17

5F064EE18

(57)【要約】

【課題】発振回路に含まれ、かつ互いに同じ構成を有する第１素子と第２素子との特性のばらつきを抑制可能な半導体装置を提供する。
【解決手段】発振回路ＨＣに、互いに同じ構成を有するｐＭＯＳトランジスタＴＲ１とｐＭＯＳトランジスタＴＲ２とが含まれる。ｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、ｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じまたは互いに対称である。
【選択図】図３

【特許請求の範囲】

【請求項1】

発振回路に含まれる第１素子と、
前記発振回路に含まれ、前記第１素子と同じ構成を有する第２素子と、
前記第１素子および前記第２素子の上層に配置された最上層導電層と、を備え、
前記第１素子と前記最上層導電層のレイアウトとの平面視における重なりと、前記第２素子と前記最上層導電層のレイアウトとの平面視における重なりとが互いに同じまたは互いに対称である、半導体装置。

【請求項2】

前記発振回路は、前記第１素子と前記第２素子とにより構成されるカレントミラー回路を含む、請求項１に記載の半導体装置。

【請求項3】

前記最上層導電層は、前記カレントミラー回路の真上領域全体を覆う、請求項２に記載の半導体装置。

【請求項4】

前記最上層導電層は、前記カレントミラー回路の真上領域にて、平面視において同じ形状が繰り返された繰り返しパターンを有する、請求項２に記載の半導体装置。

【請求項5】

前記最上層導電層の前記繰り返しパターンは、平面視において残しパターンである、請求項４に記載の半導体装置。

【請求項6】

前記最上層導電層の前記残しパターンは、矩形および円形の少なくとも一方の形状が繰り返されたパターンである、請求項５に記載の半導体装置。

【請求項7】

前記最上層導電層の前記繰り返しパターンは、平面視において抜きパターンである、請求項４に記載の半導体装置。

【請求項8】

前記最上層導電層の前記抜きパターンは、矩形および円形の少なくとも一方の形状が抜かれたパターンである、請求項７に記載の半導体装置。

【請求項9】

前記最上層導電層の前記繰り返しパターンは、スリット形状、格子形状または市松模様形状である、請求項４に記載の半導体装置。

【請求項10】

前記最上層導電層は、前記カレントミラー回路の真上領域を覆わないように配置されている、請求項２に記載の半導体装置。

【請求項11】

前記最上層導電層の厚みは、１．５μｍ以上である、請求項１に記載の半導体装置。

【請求項12】

前記最上層導電層の下面と前記第１素子の上面との距離および前記最上層導電層の下面と前記第２素子の上面との距離の各々は、３．５μｍ以上４．０μｍ以下である、請求項１に記載の半導体装置。

【請求項13】

半導体基板をさらに備え、
前記第１素子および前記第２素子の各々は、前記半導体基板上に配置された導電層を有し、
前記導電層の幅は、０．１７μｍ以上である、請求項１に記載の半導体装置。

【請求項14】

前記最上層導電層の上に配置されたパッシベーション膜と、
前記パッシベーション膜の上面に接するように配置された封止樹脂と、をさらに備えた、請求項１に記載の半導体装置。

【請求項15】

前記第１素子および前記第２素子の上層であって、前記最上層導電層の下層に配置された中間導電層をさらに備え、
前記第１素子と前記第１素子の真上における前記中間導電層のレイアウトとの平面視における重なりと、前記第２素子と前記第２素子の真上における前記中間導電層のレイアウトとの平面視における重なりとが互いに同じまたは互いに対称である、請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、たとえば、発振回路を有する半導体装置に好適に利用できるものである。

【背景技術】

【0002】

従来、ＨＯＣＯ（High-speed On-Chip Oscillator）のような発振回路を有するマイクロコンピュータが知られている。発振回路を有するマイクロコンピュータは、たとえば特開２０１３－６５１９０号公報（特許文献１）に開示されている。ＨＯＣＯのような発振回路は、カレントミラー回路を有する。カレントミラー回路は、電流をミラーのようにコピーする回路であり、基本的には２つのトランジスタから構成される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－６５１９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のような発振回路においては、発振回路におけるカレントミラー回路を構成する２つのトランジスタの特性がばらつくと発振特性が変動する。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施形態によれば、発振回路に、互いに同じ構成を有する第１素子と第２素子とが含まれる。第１素子と最上層導電層のレイアウトとの平面視における重なりと、第２素子と最上層導電層のレイアウトとの平面視における重なりとが互いに同じまたは互いに対称である。

【発明の効果】

【0007】

前記一実施形態によれば、発振回路に含まれた、互いに同じ構成を有する第１素子と第２素子との特性のばらつきを抑制することができる。

【図面の簡単な説明】

【0008】

【図1】一実施形態に係る半導体装置のチップ状態における構成を示す平面図である。

【図2】発振回路の一例を示す回路図である。

【図3】発振回路におけるカレントミラー回路を構成するトランジスタの形成領域を示す平面図である。

【図4】図３のＩＶ－ＩＶ線に沿う概略断面図である。

【図5】図３のＶ－Ｖ線に沿う概略断面図である。

【図6】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの一例を示す平面図である。

【図7】図６のＶＩＩＡ－ＶＩＩＡ線に沿う概略断面図（Ａ）および図６のＶＩＩＢ－ＶＩＩＢ線に沿う概略断面図（Ｂ）である。

【図8】最上層導電層が不均一に配置された場合に下層に作用する応力が異なることを説明するための図である。

【図9】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例１を示す平面図である。

【図10】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例２を示す平面図である。

【図11】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例３を示す平面図である。

【図12】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例４を示す平面図である。

【図13】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例５を示す平面図である。

【図14】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例６を示す平面図である。

【図15】図３におけるトランジスタの形成領域と最上層導電層との平面視における重なりの変形例７を示す平面図である。

【図16】第１トランジスタと最上層導電層との平面視における重なりと、第２トランジスタと最上層導電層との平面視における重なりとが互いに対称である構成を示す断面図である。

【図17】発振回路における抵抗と最上層導電層との平面視における重なりの一例を示す平面図である。

【図18】図１７のＸＶＩＩＩＡ－ＸＶＩＩＩＡ線に沿う概略断面図（Ａ）および図１７のＸＶＩＩＩＢ－ＸＶＩＩＩＢ線に沿う概略断面図（Ｂ）である。

【発明を実施するための形態】

【0009】

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

【0010】

＜半導体装置の平面視における全体構成＞
一実施形態における半導体装置の平面視における全体構成について図１を用いて説明する。

【0011】

図１に示されるように、本実施形態における半導体装置ＳＤは、たとえばマイクロコンピュータである。半導体装置ＳＤは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、フラッシュメモリ回路ＦＭ１、ＦＭ２、ＳＲＡＭ回路ＳＭ、ロジック回路ＬＣ、発振回路ＨＣなどの各形成領域が配置されている。

【0012】

発振回路ＨＣは、たとえば動作クロックを発生させる。発振回路ＨＣは、たとえばＨＯＣＯ回路であるが、ＬＯＣＯ（Low-speed On-Chip Oscillator）回路であってもよく、またＨＯＣＯ回路およびＬＯＣＯ回路の双方を含んでいてもよい。

【0013】

なお本実施の形態の半導体装置ＳＤは、半導体チップに限定されず、半導体チップに分割される前のウエハ状態でもよく、また半導体チップが封止樹脂で封止されたパッケージ状態でもよい。また本明細書における平面視とは、半導体基板ＳＢ（図４、５）の表面に対して直交する方向から見た視点を意味する。

【0014】

＜発振回路ＨＣの回路構成＞
次に、図１に用いられる発振回路ＨＣの回路構成の一例について図２を用いて説明する。

【0015】

図２に示されるように、発振回路ＨＣは、たとえば定電流回路ＣＣと、基準電圧回路ＳＶとを有している。定電流回路ＣＣは、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｎＭＯＳトランジスタ）ＴＲ１、ＴＲ２、ＴＲ７と、ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ６と、抵抗Ｒ１と有している。

【0016】

ｎＭＯＳトランジスタＴＲ１、ＴＲ２は、カレントミラー回路を構成している。ｐＭＯＳトランジスタＴＲ６とｎＭＯＳトランジスタＴＲ７とは、充放電切替部ＣＤＳを構成している。

【0017】

基準電圧回路ＳＶは、コンデンサＣＤと、コンパレータＣＰと、抵抗Ｒ２、Ｒ３、Ｒ４と、ｎＭＯＳトランジスタＴＲ８とを有している。コンデンサＣＤは、発振周期を設定する。コンパレータＣＰは、コンデンサＣＤの充放電を制御する。

【0018】

発振回路ＨＣでは、コンパレータＣＰの出力状態に伴ってｐＭＯＳトランジスタＴＲ６がオンで、ｎＭＯＳトランジスタＴＲ７がオフの場合、定電流回路ＣＣで発生した定電流によりコンデンサＣＤが充電される。

【0019】

コンデンサＣＤの充電により、Ｐ１点の電位ＶＡがコンパレータＣＰの入力端であるＰ２点の基準電圧ＶＲを超えるとコンパレータＣＰが反転する。反転したコンパレータＣＰの出力によってｎＭＯＳトランジスタＴＲ８がオンする。これにより基準電圧ＶＲがＶＲＡに下がる。同時にｎＭＯＳトランジスタＴＲ７がオンし、ｐＭＯＳトランジスタＴＲ６がオフする。これによりコンデンサＣＤの放電が始まる。

【0020】

コンデンサＣＤの放電によって、Ｐ１点の電位ＶＡが、低下している基準電圧ＶＲＡの電位を下まわるとコンパレータＣＰが反転し、再び初期状態に戻る。この動作を繰り返すことにより、発振回路の出力ＯＵＴに発振出力が出力される。

【0021】

＜カレントミラー回路の構成＞
次に、図２の発振回路ＨＣに含まれるカレントミラー回路の構成について図３～図７を用いて説明する。なお図２においてはカレントミラー回路がｎＭＯＳトランジスタＴＲ１、ＴＲ２により構成された場合について説明したが、カレントミラー回路はｐＭＯＳトランジスタＴＲ１、ＴＲ２により構成されてもよい。以下においては、カレントミラー回路が複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とにより構成される場合について説明する。

【0022】

図３に示されるように、カレントミラー回路は、複数のｐＭＯＳトランジスタＴＲ１（第１素子）と、複数のｐＭＯＳトランジスタＴＲ２（第２素子）とにより構成されている。複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とは互いに同じ構成を有している。ここで互いに同じ構成を有するとは、設計上同じ構成を有することを意味し、実際の製造上における製造誤差（イオン注入による不純物濃度分布の誤差、写真製版・エッチングによるパターニング形状の誤差など）による相違を含む意味である。

【0023】

また複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とは、カレントミラー回路を構成する素子であり、互いに同じ構造となるような精度で形成されることが必要な素子である。つまり複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とは、相対的な精度が必要とされる素子である。

【0024】

複数のｐＭＯＳトランジスタＴＲ１は、活性領域ＡＲ１に形成されている。また複数のｐＭＯＳトランジスタＴＲ２は、活性領域ＡＲ２に形成されている。複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とは、互いに同じ平面形状を有している。

【0025】

活性領域ＡＲ１と活性領域ＡＲ２とは、素子分離領域ＳＲにより半導体基板ＳＢの表面において互いに分離されている。活性領域ＡＲ１と活性領域ＡＲ２とは、互いに同じ平面形状を有している。活性領域ＡＲ１、ＡＲ２の各々は、平面視においてたとえば矩形の形状を有している。

【0026】

平面視における複数のｐＭＯＳトランジスタＴＲ１の形成領域ＦＲ１は、活性領域ＡＲ１の平面形状により規定される。また平面視における複数のｐＭＯＳトランジスタＴＲ２の形成領域ＦＲ２は、活性領域ＡＲ２の平面形状により規定される。

【0027】

複数のｐＭＯＳトランジスタＴＲ１は、活性領域ＡＲ１に配置されている。複数のｐＭＯＳトランジスタＴＲ１の各々は、ｐＭＯＳトランジスタＴＲ１のチャネル長方向に並ぶように配置されている。複数のｐＭＯＳトランジスタＴＲ１の各々は、１対の不純物領域ＩＲ１と、ゲート電極ＧＥ１とを有している。互いに隣り合うｐＭＯＳトランジスタＴＲ１同士は、１対の不純物領域ＩＲ１のうち一方の不純物領域ＩＲ１を互いに共有している。複数のｐＭＯＳトランジスタＴＲ１のゲート電極ＧＥ１の各々は、互いに平行に延びている。

【0028】

複数のｐＭＯＳトランジスタＴＲ２は、活性領域ＡＲ２に配置されている。複数のｐＭＯＳトランジスタＴＲ２の各々は、ｐＭＯＳトランジスタＴＲ２のチャネル長方向に並ぶように配置されている。複数のｐＭＯＳトランジスタＴＲ２の各々は、１対の不純物領域ＩＲ２と、ゲート電極ＧＥ２とを有している。互いに隣り合うｐＭＯＳトランジスタＴＲ２同士は、１対の不純物領域ＩＲ２のうち一方の不純物領域ＩＲ２を互いに共有している。複数のｐＭＯＳトランジスタＴＲ２のゲート電極ＧＥ２の各々は、互いに平行に延びている。

【0029】

図４および図５に示されるように、半導体基板ＳＢの表面には、素子分離領域ＳＲが配置されている。素子分離領域ＳＲは、たとえばＳＴＩ（Shallow Trench Isolation）であるが、ＬＯＣＯＳ（LOCal Oxidation of Silicon）であってもよい。ＳＴＩよりなる素子分離領域ＳＲは、溝ＴＲＥと、充填絶縁層ＢＩとを有している。溝ＴＲＥは、半導体基板ＳＢの表面から深さ方向（半導体基板ＳＢの厚み方向）に延びている。充填絶縁層ＢＩは、溝ＴＲＥ内を埋め込んでいる。

【0030】

図４に示されるように、複数のｐＭＯＳトランジスタＴＲ１は、素子分離領域ＳＲに囲まれた半導体基板ＳＢの表面に配置されている。複数のｐＭＯＳトランジスタＴＲ１の各々は、１対の不純物領域ＩＲ１と、ゲート絶縁層ＧＩ１と、ゲート電極ＧＥ１とを有している。

【0031】

１対の不純物領域ＩＲ１は、半導体基板ＳＢの表面に配置されている。１対の不純物領域ＩＲ１の一方はソースＳＯ１となり、他方はドレインＤＲ１となる。ゲート電極ＧＥ１は、１対の不純物領域ＩＲ１に挟まれる半導体基板ＳＢの表面の上にゲート絶縁層ＧＩ１を介在して配置されている。ゲート電極ＧＥ１の側壁は、側壁絶縁層ＳＷ１により覆われている。

【0032】

複数のソースＳＯ１となる不純物領域ＩＲ１同士は、第１導電層ＣＬ１を介在して互いに電気的に接続されている。複数のドレインＤＲ１となる不純物領域ＩＲ１同士は、第２導電層ＣＬ２を介在して互いに電気的に接続されている。第１導電層ＣＬ１は、たとえばゲート電極ＧＥ１の上層の配線層である。第２導電層ＣＬ２は、第１導電層ＣＬ１の上層の配線層である。第１導電層ＣＬ１および第２導電層ＣＬ２の各々は、たとえば金属材料よりなっている。第２導電層ＣＬ２は、第１導電層ＣＬ１の上層の配線層である。

【0033】

図５に示されるように、複数のｐＭＯＳトランジスタＴＲ２は、素子分離領域ＳＲに囲まれた半導体基板ＳＢの表面に配置されている。複数のｐＭＯＳトランジスタＴＲ２の各々は、１対の不純物領域ＩＲ２と、ゲート絶縁層ＧＩ２と、ゲート電極ＧＥ２とを有している。

【0034】

１対の不純物領域ＩＲ２は、半導体基板ＳＢの表面に配置されている。１対の不純物領域ＩＲ２の一方はソースＳＯ２となり、他方はドレインＤＲ２となる。ゲート電極ＧＥ２は、１対の不純物領域ＩＲ２に挟まれる半導体基板ＳＢの表面の上にゲート絶縁層ＧＩ２を介在して配置されている。ゲート電極ＧＥ２の側壁は、側壁絶縁層ＳＷ２により覆われている。

【0035】

複数のソースＳＯ２となる不純物領域ＩＲ２同士は、第３導電層ＣＬ３を介在して互いに電気的に接続されている。複数のドレインＤＲ２となる不純物領域ＩＲ２同士は、第４導電層ＣＬ４を介在して互いに電気的に接続されている。第３導電層ＣＬ３は、たとえばゲート電極ＧＥ１の上層の配線層であり、第１導電層ＣＬ１と同じ層から分離して形成される層である。第４導電層ＣＬ４は、第３導電層ＣＬ３の上層の配線層であり、第２導電層ＣＬ２と同じ層から分離して形成される層である。第３導電層ＣＬ３および第４導電層ＣＬ４の各々は、たとえば金属材料よりなっている。

【0036】

本実施の形態では、第２導電層ＣＬ２は第１導電層ＣＬ１の上層の配線層、第４導電層ＣＬ４は第３導電層ＣＬ３の上層の配線層としたが、逆に、第２導電層ＣＬ２は第１導電層ＣＬ１の下層の配線層、第４導電層ＣＬ４は第３導電層ＣＬ３の下層の配線層としてもよい。

【0037】

図６に示されるように、本実施の形態では、複数のｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じである。

【0038】

最上層導電層ＵＣは、平面視において、カレントミラー回路の真上領域で、たとえば同じ形状が繰り返された繰り返しパターンを有している。最上層導電層ＵＣの繰り返しパターンは、たとえば平面視において残しパターンである。残しパターンとは、平面視において、最上層導電層ＵＣのパターンの無い部分が最上層導電層ＵＣのパターンによって周囲を取り囲まれていないパターンを意味する。なお後述する抜きパターンとは、平面視において、最上層導電層ＵＣのパターンの無い部分が最上層導電層ＵＣのパターンによって周囲を取り囲まれているパターンを意味する。

【0039】

最上層導電層ＵＣは、複数のｐＭＯＳトランジスタＴＲ１および複数のｐＭＯＳトランジスタＴＲ２の各々の真上領域で、平面視においてスリット形状を構成する繰り返しパターンを有している。つまり最上層導電層ＵＣは、複数のｐＭＯＳトランジスタＴＲ１および複数のｐＭＯＳトランジスタＴＲ２の各々の真上領域で、平面視において直線状に延びる矩形状の残しパターンとして同じ形状を繰り返している。最上層導電層ＵＣの矩形状の残しパターンは、ｐＭＯＳトランジスタＴＲ１、ＴＲ２の各々のチャネル幅方向に延びている。

【0040】

図７に示されるように、最上層導電層ＵＣとは、樹脂封止された半導体パッケージにおいて、半導体基板ＳＢの表面から最も上方の層（最も離れた層）に位置する導電層を意味する。最上層導電層ＵＣは、電気信号を伝達する配線層であってもよく、またフローティング電位を有するダミーの配線層であってもよい。

【0041】

最上層導電層ＵＣは、たとえばアルミニウム（Ａｌ）よりなっている。最上層導電層ＵＣは、アルミニウムを含むアルミニウム・銅（ＡｌＣｕ）よりなっていてもよく、また銅（Ｃｕ）よりなっていてもよい。

【0042】

最上層導電層ＵＣと複数のｐＭＯＳトランジスタＴＲ１との間には、たとえば中間導電層ＭＩが配置されていてもよい。また最上層導電層ＵＣと複数のｐＭＯＳトランジスタＴＲ２との間にも、たとえば中間導電層ＭＩが配置されていてもよい。

【0043】

中間導電層ＭＩは、単層の導電体であってもよく、また複数層の導電体であってもよい。中間導電層ＭＩが複数層の導電体である場合、中間導電層ＭＩは、たとえば第１中間導電体ＭＩ１と、第２中間導電体ＭＩ２とを含んでいてもよい。また中間導電層ＭＩは、２層の導電体ＭＩ１、ＭＩ２に限らず、３層以上の導電体を有していてもよい。

【0044】

第１中間導電体ＭＩ１は、複数のｐＭＯＳトランジスタＴＲ１および複数のｐＭＯＳトランジスタＴＲ２を覆う層間絶縁層ＩＬ１上に配置されている。第１中間導電体ＭＩ１は、たとえば金属材料よりなっており、図４に示す第１導電層ＣＬ１と図５に示す第３導電層ＣＬ３とを含んでいてもよい。

【0045】

第２中間導電体ＭＩ２は、第１中間導電体ＭＩ１を覆う層間絶縁層ＩＬ２上に配置されている。第２中間導電体ＭＩ２は、たとえば金属材料よりなっており、図４に示す第２導電層ＣＬ２と図５に示す第４導電層ＣＬ４とを含んでいてもよい。最上層導電層ＵＣは、第２中間導電体ＭＩ２を覆う層間絶縁層ＩＬ３上に配置されている。

【0046】

中間導電層ＭＩのレイアウトと複数のｐＭＯＳトランジスタＴＲ１との平面視における重なりと、中間導電層ＭＩのレイアウトと複数のｐＭＯＳトランジスタＴＲ２との平面視における重なりとが互いに同じであることが好ましい。具体的には第１中間導電体ＭＩ１のレイアウトと複数のｐＭＯＳトランジスタＴＲ１との平面視における重なりと、第１中間導電体ＭＩ１のレイアウトと複数のｐＭＯＳトランジスタＴＲ２との平面視における重なりとが互いに同じであることが好ましい。また第２中間導電体ＭＩ２のレイアウトと複数のｐＭＯＳトランジスタＴＲ１との平面視における重なりと、第２中間導電体ＭＩ２のレイアウトと複数のｐＭＯＳトランジスタＴＲ２との平面視における重なりとが互いに同じであることが好ましい。

【0047】

最上層導電層ＵＣは、層間絶縁層ＩＬ４により覆われていてもよい。層間絶縁層ＩＬ４の上にはパッシベーション膜ＰＶが配置されている。パッシベーション膜ＰＶの上には、ポリイミドなどの有機材料よりなる保護膜は配置されていない。このためパッシベーション膜ＰＶの上面には封止樹脂ＥＲが直接接している。つまり本実施形態の半導体パッケージは、ポリイミドレスの構成（有機材料よりなる保護膜がない構成）を有している。

【0048】

なお上記においてはポリイミドレスの構成について説明したが、パッシベーション膜ＰＶと封止樹脂ＥＲとの間に、ポリイミドなどの有機材料よりなる保護膜が配置されていてもよい。この場合には、ポリイミドなどの有機材料よりなる保護膜は、パッシベーション膜ＰＶの上面と封止樹脂ＥＲの下面とに接する。

【0049】

最上層導電層ＵＣの厚みは、たとえば１．５μｍ以上である。最上層導電層ＵＣの下面とゲート電極ＧＥ１、ＧＥ２の上面との距離は、たとえば３．５μｍ以上４．０μｍ以下である。ゲート電極ＧＥ１、ＧＥ２の各々の幅は、たとえば０．１７μｍ以上である。

【0050】

＜効果＞
次に、本実施形態の効果について、図８に示す比較例との対比で説明する。

【0051】

図８に示されるように、半導体パッケージにおいては、封止樹脂ＥＲによる封止時に、封止樹脂ＥＲと半導体チップとの熱膨脹率差に起因して応力が発生し、その応力が半導体基板ＳＢに作用する。この際、封止樹脂ＥＲと半導体基板ＳＢとの間に最上層導電層ＵＣが配置されていると、最上層導電層ＵＣが応力を緩和するバッファーとして機能する。このため、最上層導電層ＵＣが真上に配置された半導体基板ＳＢの部分には、上記応力は作用しにくい。一方、最上層導電層ＵＣが真上に配置されていない半導体基板ＳＢの部分には、上記応力は作用しやすい。

【0052】

図８に示される比較例においては最上層導電層ＵＣが、複数のｐＭＯＳトランジスタＴＲ１上と、複数のｐＭＯＳトランジスタＴＲ２上とにおいて、不均一に配置されている。具体的には最上層導電層ＵＣは、複数のｐＭＯＳトランジスタＴＲ１上には配置されておらず、複数のｐＭＯＳトランジスタＴＲ２上に配置されている。

【0053】

このため複数のｐＭＯＳトランジスタＴＲ１が配置された半導体基板ＳＢの部分には大きな応力が作用し、複数のｐＭＯＳトランジスタＴＲ２が配置された半導体基板ＳＢの部分には小さな応力が作用する。

【0054】

このように複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とに作用する応力が異なる。これにより、本来同じ特性を有するはずの複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とにおいて特性がばらつく。その結果、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とを有する発振回路において適切な発信周波数を得ることが難しくなる。

【0055】

これに対して本実施形態においては図６に示されるように、複数のｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じである。このため封止樹脂ＥＲによる封止時に、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とに作用する応力差が小さくなる。よって複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との特性のばらつきを抑制することができる。これにより複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とを有する発振回路において適切な発信周波数を得ることが容易となる。

【0056】

また本実施形態においては図２および図３に示されるように、発振回路ＨＣは、トランジスタＴＲ１、ＴＲ２により構成されるカレントミラー回路を含む。トランジスタＴＲ１、ＴＲ２の特性のばらつきを抑制できるため、カレントミラー回路により電流を正確にコピーすることが可能となる。

【0057】

仮にポリイミドのような有機材料よりなる保護膜がパッシベーション膜ＰＶと封止樹脂ＥＲとの間に配置された場合、ポリイミドは、封止樹脂ＥＲの封止時に発生する応力を緩和するバッファーとして機能する。このため図８に示された比較例のように、ポリイミドレスの構成で最上層導電層ＵＣが不均一に配置されると、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との各々に作用する応力の差が顕著となる。

【0058】

これに対して本実施形態においては図７に示されるように、最上層導電層ＵＣが複数のｐＭＯＳトランジスタＴＲ１上および複数のｐＭＯＳトランジスタＴＲ２上の各々に均一に配置されている。つまり複数のｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じである。このためポリイミドレスの構成であっても、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とに作用する応力差が小さくなる。よって複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との特性のばらつきを抑制することができる。

【0059】

またポリイミドレスの構成にできるため、本実施形態の半導体装置ＳＤはコスト的に有利である。

【0060】

また本実施形態においては図７に示されるように、最上層導電層ＵＣの下層に中間導電層ＭＩが配置されている。複数のｐＭＯＳトランジスタＴＲ１と中間導電層ＭＩのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と中間導電層ＭＩのレイアウトとの平面視における重なりとが互いに同じである。これにより複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とに作用する応力差がさらに小さくなる。よって複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との特性のばらつきをさらに抑制することができる。

【0061】

＜変形例＞
次に、本実施形態の変形例について図９～図１９を用いて説明する。

【0062】

図９に示される変形例１のように、最上層導電層ＵＣは、カレントミラー回路の真上領域全体を覆っていてもよい。つまり最上層導電層ＵＣは、カレントミラー回路を構成するｐＭＯＳトランジスタＴＲ１、ＴＲ２の各々の真上領域全体を覆っていてもよい。この場合、最上層導電層ＵＣは、ｐＭＯＳトランジスタＴＲ１、ＴＲ２の間の素子分離領域ＳＲの真上領域全体を覆っていてもよい。

【0063】

図１０に示される変形例２のように、最上層導電層ＵＣは、平面視においてｐＭＯＳトランジスタＴＲ１、ＴＲ２の各々のチャネル長方向に直線状に延びる矩形状の残しパターンであってもよい。最上層導電層ＵＣの繰り返しパターンは、複数のｐＭＯＳトランジスタＴＲ１および複数のｐＭＯＳトランジスタＴＲ２の各々の真上領域で、平面視においてスリット形状を構成している。最上層導電層ＵＣは、複数のｐＭＯＳトランジスタＴＲ１の真上領域上に位置する第１部分ＵＣ１と、複数のｐＭＯＳトランジスタＴＲ２の真上領域に位置する第２部分ＵＣ２とを有している。第１部分ＵＣ１と第２部分ＵＣ２とは、カレントミラー回路の真上領域においては互いに分離し、かつ並走してチャネル幅方向に延びている。

【0064】

図１１に示される変形例３のように、最上層導電層ＵＣは、平面視において抜きパターンであってもよい。最上層導電層ＵＣの抜きパターンは、矩形および円形の少なくとも一方の形状が抜かれたパターンであってもよい。最上層導電層ＵＣは、平面視において格子形状となるように複数の矩形状の抜きパターンが配置されていてもよい。

【0065】

図１２に示される変形例４のように、最上層導電層ＵＣは、平面視において格子形状となるように複数の円形状の抜きパターンが配置されていてもよい。

【0066】

図１３に示される変形例５のように、最上層導電層ＵＣは、平面視において残しパターンであってもよい。残しパターンは、矩形および円形の少なくとも一方の形状が繰り返されたパターンであってもよい。最上層導電層ＵＣは、平面視において行列状に配置された複数の矩形状の残しパターンから構成されていてもよい。

【0067】

図１４に示される変形例６のように、最上層導電層ＵＣは、平面視において行列状に配置された複数の円形状の残しパターンから構成されていてもよい。

【0068】

図１５に示される変形例７のように、最上層導電層ＵＣは、平面視においてカレントミラー回路の真上領域を覆わないように配置されていてもよい。この場合、たとえば最上層導電層ＵＣは、平面視においてカレントミラー回路の真上領域全体を抜かれた抜きパターンであってもよい。

【0069】

また最上層導電層ＵＣの繰り返しパターンは、上記格子形状以外に市松模様形状であってもよい。

【0070】

図９～図１５に示される変形例１～７においても、複数のｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じである。このため上記実施形態と同様、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との特性のばらつきを抑制することができる。これにより複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２とを有する発振回路において適切な発信周波数を得ることが容易となる。

【0071】

また図１６に示されるように、複数のｐＭＯＳトランジスタＴＲ１と最上層導電層ＵＣのレイアウトとの平面視における重なりと、複数のｐＭＯＳトランジスタＴＲ２と最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに対称であってもよい。対称は、平面視において線対称であってもよく、また点対称であってもよい。線対称である場合、複数のｐＭＯＳトランジスタＴＲ１と複数のｐＭＯＳトランジスタＴＲ２との中間位置を通る仮想の線ＳＬに対して断面視においても線対称であることが好ましい。

【0072】

また上記においては発振回路ＨＣに含まれるｐＭＯＳトランジスタＴＲ１、ＴＲ２の各々と最上層導電層ＵＣとの平面視における重なりについて説明したが、最上層導電層ＵＣと発振回路ＨＣに含まれる抵抗との平面視における重なりについても同様である。

【0073】

つまり図１７に示されるように、抵抗ＲＡと最上層導電層ＵＣのレイアウトとの平面視における重なりと、抵抗ＲＢと最上層導電層ＵＣのレイアウトとの平面視における重なりとが互いに同じまたは互いに対称であってもよい。

【0074】

たとえば不純物を導入された多結晶シリコンよりなる配線ＣＬＡ中に抵抗ＲＡが形成される場合、抵抗ＲＡ（図１７中のハッチング領域）は、配線ＣＬＡ中の配線となる部分よりも不純物濃度が低くなるように設定されている。またたとえば不純物を導入された多結晶シリコンよりなる配線ＣＬＢ中に抵抗ＲＢが形成される場合、抵抗ＲＢ（図１７中のハッチング領域）は、配線ＣＬＵＢ中の配線となる部分よりも不純物濃度が低くなるように設定されている。

【0075】

また抵抗ＲＡは、配線ＣＬＡの配線となる部分よりも幅または厚みが小さくなるように設定されていてもよい。また抵抗ＲＢは、配線ＣＬＢの配線となる部分よりも幅または厚みが小さくなるように設定されていてもよい。

【0076】

抵抗ＲＡと抵抗ＲＢとは互いに同じ構成を有している。ここで互いに同じ構成を有するとは、設計上同じ構成を有することを意味し、実際の製造上における製造誤差（イオン注入による不純物濃度分布の誤差、写真製版・エッチングによるパターニング形状の誤差など）による相違を含む意味である。

【0077】

また抵抗ＲＡと抵抗ＲＢとは、互いに同じ構造となるような精度で形成されることが必要な素子であり、相対的な精度が必要とされる素子である。

【0078】

図１８に示されるように、抵抗ＲＡ、ＲＢの各々は、たとえば素子分離領域ＳＲの真上に位置している。素子分離領域ＳＲは、ＳＴＩであってもよく、ＬＯＣＯＳであってもよい。

【0079】

図１７および図１８の構成とすることにより、抵抗ＲＡに作用する応力と抵抗ＲＢに作用する応力との差が小さくなる。よって抵抗ＲＡと抵抗ＲＢとの特性のばらつきを抑制することができる。これにより抵抗ＲＡと抵抗ＲＢとを有する発振回路において適切な発信周波数を得ることが容易となる。

【0080】

上記の実施形態および変形例におけるｐＭＯＳトランジスタＴＲ１、ＴＲ２の各々は、ｎＭＯＳトランジスタであってもよく、またＭＩＳ（Metal Insulator Semiconductor）トランジスタであってもよい。

【0081】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0082】

ＡＲ１，ＡＲ２ 活性領域、ＢＩ 充填絶縁層、ＣＤ コンデンサ、ＣＤＳ 充放電切替部、ＣＬ１ 第１導電層、ＣＬ２ 第２導電層、ＣＬ３ 第３導電層、ＣＬ４ 第４導電層、ＣＬＡ，ＣＬＵＢ 配線、ＣＯ，ＣＰ コンパレータ、ＤＲ１，ＤＲ２ ドレイン、ＥＲ 封止樹脂、ＦＭ１，ＦＭ２ フラッシュメモリ回路、ＦＲ１，ＦＲ２ 形成領域、ＧＥ１，ＧＥ２ ゲート電極、ＧＩ１，ＧＩ２ ゲート絶縁層、ＨＣ 発振回路、ＩＬ１～ＩＬ４ 層間絶縁層、ＩＲ１，ＩＲ２ 不純物領域、ＬＣ ロジック回路、ＭＩ 中間導電層、ＭＩ１ 第１中間導電体、ＭＩ２ 第２中間導電体、ＰＶ パッシベーション膜、Ｒ１～Ｒ４，ＲＡ，ＲＢ 抵抗、ＳＢ 半導体基板、ＳＤ 半導体装置、ＳＭ ＳＲＡＭ回路、ＳＯ１，ＳＯ２ ソース、ＳＲ 素子分離領域、ＳＶ 基準電圧回路、ＳＷ１，ＳＷ２ 側壁絶縁層、ＴＲ１～ＴＲ８ トランジスタ、ＴＲＥ 溝、ＵＣ 最上層導電層、ＵＣ１ 第１部分、ＵＣ２ 第２部分。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】