(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022179239
(43)【公開日】2022-12-02
(54)【発明の名称】積層型論理回路を用いた３次元型ロジックＬＳＩ
(51)【国際特許分類】
H01L 21/8234 20060101AFI20221125BHJP
H01L 21/3205 20060101ALI20221125BHJP
H01L 21/82 20060101ALI20221125BHJP
【ＦＩ】
H01L27/088 E
H01L27/088 H
H01L21/88 J
H01L21/82 D
【審査請求】未請求
【請求項の数】4
【出願形態】書面
(21)【出願番号】P 2021107117
(22)【出願日】2021-05-20
(71)【出願人】
【識別番号】511252615
【氏名又は名称】渡辺 重佳
(72)【発明者】
【氏名】渡辺 重佳
【テーマコード（参考）】
5F033
5F048
5F064
【Ｆターム（参考）】
5F033MM30
5F048AA01
5F048AB03
5F048AC01
5F048BD07
5F048BF12
5F048CB02
5F048CB03
5F048CB04
5F048CB07
5F064AA13
5F064BB02
5F064BB05
5F064BB09
5F064CC09
5F064DD05
5F064DD19
5F064EE27
(57)【要約】
【課題】平面パターン上に形成した従来の平面型トランジスタを用いた大規模ロジックＬＳＩでは、低コスト化と高速化を両立させる手段は現状では存在しない。
【解決手段】従来の３次元型ロジックＬＳＩに用いられていた平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型ＳＧＴを直列に接続して形成されるＮＡＮＤ回路を用いてロジックＬＳＩを実現する。これにより大規模ロジックＬＳＩを３次元化するために分割した時のチップ面積が従来型より縮小できるため、従来型では不可能だった、抵コスト化が実現できる。更に上記チップ面積の縮小により、従来型以上の高速化が合わせて実現できる。
【選択図】図１
【解決手段】従来の３次元型ロジックＬＳＩに用いられていた平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている多段積層縦型トランジスタ構造を用いた積層型ＳＧＴを直列に接続して形成されるＮＡＮＤ回路を用いてロジックＬＳＩを実現する。これにより大規模ロジックＬＳＩを３次元化するために分割した時のチップ面積が従来型より縮小できるため、従来型では不可能だった、抵コスト化が実現できる。更に上記チップ面積の縮小により、従来型以上の高速化が合わせて実現できる。
【選択図】図１
【特許請求の範囲】
【請求項1】
ディジタル情報が入力するトランジスタを直列に接続して実現した論理回路積層接続構造を有し、前記論理回路積層接続構造によりディジタル動作のＮＡＮＤ回路を構成し、前記ＮＡＮＤ回路が同一平面上に複数個集積されたロジックＬＳＩを縦方向に複数個積層することを特徴とする３次元型ロジックＬＳＩ。
【請求項2】
前記請求項１記載の３次元型ロジックＬＳＩにおいて、前記トランジスタを直列に接続して実現した前記論理回路積層接続構造は、半導体基板に対して垂直方向に出力信号を伝達し、製造時に前記トランジスタのゲート電極及び層間絶縁膜を直列に接続した回数積層して形成後、前記半導体基板まで達する一括したエッチング技術で隣接トランジスタ間分離、トランジスタ形成を行うことを特徴とする３次元型ロジックＬＳＩ。
【請求項3】
前記請求項１ないし２記載の３次元型ロジックＬＳＩにおいて、前記３次元型ロジックＬＳＩ内に３入力以上のＮＡＮＤ回路が複数個集積されていることを特徴とする３次元型ロジックＬＳＩ。
【請求項4】
前記請求項１ないし２記載ないし３項記載の３次元型ロジックＬＳＩにおいて、前記３次元型ロジックＬＳＩ内に自身のゲート遅延時間より長い配線遅延時間のＮＡＮＤ回路を複数個集積されていることを特徴とする３次元型ロジックＬＳＩ。
【発明の詳細な説明】
【技術分野】
【0001】
積層構型論理回路を用いた３次元型ロジックＬＳＩに関する。
【背景技術】
【0002】
ＬＳＩは過去ムーアの法則にしたがって平面型トランジスタの微細化が進み、大容量化、低コスト化、高速化、低消費電力化が着実に進められてきた。その結果ロジックＬＳＩの代表であるＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）では１０億個以上の平面型トランジスタを用いたＧＨｚ動作が実現され、メモリＬＳＩの中で最も大容量化が進んだ平面型トランジスタを用いたＮＡＮＤ型フラッシュメモリでは６４Ｇｂｉｔまで大容量化が進められている（文献１）。
【0003】
ＬＳＩでは過去ムーアの法則に従い着実に平面型トランジスタ数が１８カ月（１世代）で２倍に増加し、現在数十億個の平面型トランジスタが集積されている。平面型トランジスタの面積が大きいとそのＬＳＩは非常に大きくなり動作性能と製造コスト的に現実的なＬＳＩは実現できない。
【0004】
この問題を解決するため、過去平面トランジスタの寸法を１世代で長さ方向に０．７倍に縮小するスケーリング則を用いてきた。スケーリング則によると平面型トランジスタは縦、横、高さ方向に同じ割合（０．７倍）に縮小すると小型化されるだけでなく、高速化、低消費電力化も併せて実現できる特徴がある。すなわちＬＳＩでは過去半世紀近くムーアの法則とスケーリング法則を指導原理としてＬＳＩの高集積化（１平方ミリ程度の小さなＬＳＩの面積に平面型トランジスタ数を増やすこと）、高速化、低消費電力を実現してきた。
【0005】
しかしながらこの平面型トランジスタの微細化もショートチャネル効果等のため近年限界に近付いている。
この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。
この問題を解決するため、ショートチャネル効果に強い３次元型トランジスタが開発された。その代表例がＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）である（文献２）。
【0006】
ＳＧＴ等の導入によりショートチャネル効果は低減できるが、ロジックＬＳＩの高速化に必要なトランジスタの遅延時間の低減にしか寄与しない問題がある。トランジスタの遅延時間以上に重要な配線の遅延時間を低減するため過去平面型トランジスタを用いて作成したロジックＬＳＩを縦方向に積層する方式である（以下平面型の積層方式と略す。特許名称の平面型トランジスタによる論理回路を用いた３次元型ロジックＬＳＩが正式な名称。図４、文献３）。
【0007】
大きなチップ面積の平面型トランジスタによるロジックＬＳＩを縦横方向に分割し、それを縦方向に積層し、必要な配線をＴＳＶを用いて上下で接続する。これにより１層の時のロジックＬＳＩの長い配線は、横方向で短く分断され、縦方向はＴＳＶで接続できる。このため配線の遅延時間を大幅に縮小することが出来る。これによりトランジスタの遅延時間のみならず配線の遅延時間も縮小できるため、大きなチップサイズのロジックＬＳＩの高速化が可能になった。
【0008】
しかしながらこの平面型の積層方式では高速化は実現できるが低コスト化は実現できない。なぜなら大きなチップ面積のロジックＬＳＩを縦横方向に分割後積層しているため低コスト化できる要因が無いためである。逆に大きなチップの分割、縦方向への積層、ＴＳＶによる縦方向の配線の接続でコストが高くなってしまう問題すら発生する。
【0009】
つまりロジックＬＳＩでは、高速化のみならず、低コスト化も実現できる方式は現在まで提案されていない。ムーアの法則の限界後も継続してロジックＬＳＩの低コスト化と高速化を両立できる手段は現在まで存在しない。
【0010】
〔文献１〕Ｍ．Ｓａｋｏ ｅｔ ａｌ，”Ａ Ｌｏｗ－Ｐｏｗｅｒ ６４Ｇｂ ＭＬＣ ＮＡＮＤ－Ｆｌａｓｈ Ｍｅｍｏｒｙ ｉｎ １５ｎｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ”，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
〔文献２〕Ｈ．Ｔａｋａｔｏ ｅｔ ａｌ．，”Ｉｍｐａｃｔ ｏｆ ＳＧＴ ｆｏｒ ｕｌｔｒａ‐ｈｉｇｈ ｄｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．
〔文献３〕渡辺重佳，”三次元積層型論理回路によるシステムＬＳＩ設計技術”，Ｖｏｌ．１０２，Ｎｏ．１，ｐｐ．７４－７８，２０１９．
〔文献２〕Ｈ．Ｔａｋａｔｏ ｅｔ ａｌ．，”Ｉｍｐａｃｔ ｏｆ ＳＧＴ ｆｏｒ ｕｌｔｒａ‐ｈｉｇｈ ｄｅｎｓｉｔｙ ＬＳＩｓ”，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．３８，ｐｐ．５７３‐５７８，１９９１．
〔文献３〕渡辺重佳，”三次元積層型論理回路によるシステムＬＳＩ設計技術”，Ｖｏｌ．１０２，Ｎｏ．１，ｐｐ．７４－７８，２０１９．
【発明の概要】
【発明が解決しようとする課題】
【0011】
ムーアの法則の限界後も継続してロジックＬＳＩの低コスト化と高速化を両立できる手段は現在は存在しない。
【課題を解決するための手段】
【0012】
前記平面型の積層方式のロジックＬＳＩにおいて用いられていた平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている製造技術（文献４，５、特許文献１）を用いて積層型ＳＧＴを直列に接続した方式を使用することにより実現した。
【0013】
〔文献４〕Ｈ．Ｔａｎａｋａ ｅｔ ａｌ．，：“Ｂｉｔ Ｃｏｓｔ ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，２００７．
〔文献５〕Ｒ．Ｋａｔｓｕｍａｔａ ｅｔ ａｌ．，“Ｐｉｐｅ－ｓｈａｐｅｄ ＢｉＣＳ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ １６ ｓｔａｃｋｅｄ ｌａｙｅｒｓ ａｎｄ ｍｕｌｔｉ－ｌｅｖｅｌ－ｃｅｌｌ ｏｐｅｒａｔｉｏｎ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔｙ ｓｔｏｒａｇｅ ｄｅｖｉｃｅｓ”，Ｓｙｍｐ ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６－１３７，２００９．
〔特許文献１〕特開２００９－４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”
〔文献５〕Ｒ．Ｋａｔｓｕｍａｔａ ｅｔ ａｌ．，“Ｐｉｐｅ－ｓｈａｐｅｄ ＢｉＣＳ ｆｌａｓｈ ｍｅｍｏｒｙ ｗｉｔｈ １６ ｓｔａｃｋｅｄ ｌａｙｅｒｓ ａｎｄ ｍｕｌｔｉ－ｌｅｖｅｌ－ｃｅｌｌ ｏｐｅｒａｔｉｏｎ ｆｏｒ ｕｌｔｒａ ｈｉｇｈ ｄｅｎｓｉｔｙ ｓｔｏｒａｇｅ ｄｅｖｉｃｅｓ”，Ｓｙｍｐ ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，ｐｐ．１３６－１３７，２００９．
〔特許文献１〕特開２００９－４５１７、田中啓安、青地英明、勝又竜太、鬼頭傑、福住嘉晃、木頭大、佐藤充、松岡泰之“不揮発性半導体記憶装置及びその製造方法”
【発明の効果】
【0014】
本発明によれば、平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている製造技術を用いて積層型ＳＧＴを直列に接続した方式を使用することにより従来例の高速化のみならず、低コスト化を両立することが初めて可能になる。
【0015】
後述するように、本発明によるチップ面積の縮小の結果、従来例より高速性能を確保しつつ、製造コストを従来例の半分に低減できる効果がある。
〔発明を実施するための最良の形態〕
〔発明を実施するための最良の形態〕
【0016】
以下、図面を参照して、本発明に係る積層型論理回路によるロジックＬＳＩの第一実施形態について説明する。
［第１実施形態］
（第１実施形態の構成）
［第１実施形態］
（第１実施形態の構成）
【0017】
以下本発明の１実施形態を説明する。図１に新たに提案した積層型論理回路による３次元型ロジックＬＳＩ（１００）の構成を示す。
前記平面型の積層方式のロジックＬＳＩにおいて用いられていた平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている製造技術を用いて積層型ＳＧＴを直列に接続した方式（積層型ＳＧＴの直列接続方式のロジックＬＳＩ（文献６）と略す）を使用することにより実現される。
前記平面型の積層方式のロジックＬＳＩにおいて用いられていた平面型トランジスタの代わりに、大容量積層型ＮＡＮＤメモリに使用されている製造技術を用いて積層型ＳＧＴを直列に接続した方式（積層型ＳＧＴの直列接続方式のロジックＬＳＩ（文献６）と略す）を使用することにより実現される。
【0018】
〔文献６〕
Ｓ．Ｗａｔａｎａｂｅ，”平面型トランジスタの微細化限界を克服する３Ｄ積層型ＳＧＴ論理回路を用いたロジックＬＳＩの設計指針，”電子情報通信学会論文誌Ｃ，Ｖｏｌ．Ｊ１０３－Ｃ、Ｎｏ．１１、ｐｐ．４８３－４８４、２０２０、早期公開日２０２０年９月１日。
Ｓ．Ｗａｔａｎａｂｅ，”平面型トランジスタの微細化限界を克服する３Ｄ積層型ＳＧＴ論理回路を用いたロジックＬＳＩの設計指針，”電子情報通信学会論文誌Ｃ，Ｖｏｌ．Ｊ１０３－Ｃ、Ｎｏ．１１、ｐｐ．４８３－４８４、２０２０、早期公開日２０２０年９月１日。
【0019】
新たに提案した積層型論理回路によるロジックＬＳＩ（１００）の構成を図１に示す。１００は４層に積層された（複数層なら何層でも良い）前記積層型ＳＧＴの直列接続方式のロジックＬＳＩ（１０１，１０２，１０３，１０４）を縦方向にＴＳＶ（１０５）で接続した方式で形成されている。
【0020】
前記積層型ＳＧＴの直列接続方式のロジックＬＳＩ（２０１，２０２，２０３，２０４）の詳細を図２に示す。前記積層型ＳＧＴの直列接続方式のロジックＬＳＩ（１０１，１０２，１０３，１０４）はＫ段のＮＡＮＤ回路（２１１、２２１）で構成されている。Ｋ段の回路のゲートには信号２０１、２０２、２０３が入力される。
ＮＡＮＤ回路の負荷部分はパターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号２０８が入力される。
ＮＡＮＤ回路の負荷部分はパターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号２０８が入力される。
【0021】
Ｋ段のＮＡＮＤ回路のドライバ部（２０９）のパターン面積はＫ段のＮＡＮＤ回路のドライバ部と負荷部分（２０８がゲート入力されるトランジスタで構成）のパターン面積はいずれもＳＧＴ（２０４）の規格化したパターン面積をＢとするとＢＦ２になる。本提案でＳＧＴを用いているのは、平面型トランジスタ同程度の電流駆動能力とＳファクタを持っており、容易に積層化出来るためである。本論文ではＢ＝４を仮定する。
【0022】
その結果１個のＮＡＮＤ回路のパターン面積は第１実施形態の導入により従来の平面型と比較して２ＢＦ２／（ＫＡＦ２）＝２／Ｋに縮小できる。その結果第１実施形態のチップ面積は（２／Ｋ）０．５▲＊▼（２／Ｋ）０．５＝２／Ｋに縮小できる。図２で前記ロジックＬＳＩの横の長さは２２２、縦の長さは２２３で示す。そのため第１実施形態により平面型トランジスタによる従来例を用いた従来例と比較して低コストが実現できる。
【0023】
通常の平面型トランジスタを用いたロジックＬＳＩではＫ＝４が多用されるため、その場合前記積層型ＳＧＴの直列接続方式のロジックＬＳＩ（１０１，１０２，１０３，１０４）のパターン面積は平面型の積層方式のロジックＬＳＩ（４０１，４０２，４０３，４０４）のパターン面積の２／Ｋ＝２／４＝半分に低減できる。通常ロジックＬＳＩの製造コストはチップ面積に比例するので、第１の実施形態によりその製造コストは従来の平面型の積層方式のロジックＬＳＩの半分に低減することが出来る。
【0024】
〔００２５〕に示すように第１の実施形態の導入により、ロジックＬＳＩの動作速度は従来の平面型の積層方式のロジックＬＳＩより高速化できる。
【0025】
前記Ｋ段のＮＡＮＤ回路（２１１）の遅延時間はＳＧＴと平面型の電流駆動能力が同じであると仮定するといずれもＣ（Ｋ）で表される。通常ロジック回路の遅延時間は上記ゲート遅延と配線遅延の和で表される。両者の比を平面型で１：Ｌだと仮定する。配線長はチップ面積の平方根に比例するので、提案方式の配線長は平面型の（２／Ｋ）０．５に縮小できる。配線の寄生容量、寄生抵抗共に配線長に比例するので第１の実施例の配線遅延は平面型の（２／Ｋ）０．５▲＊▼（２／Ｋ）０．５＝２／Ｋに縮小できる。その結果Ｋ段のＮＡＮＤ回路の総遅延時間は平面型ではＣ（Ｋ）▲＊▼（１＋Ｌ）なのに対し、提案型ではＣ（Ｋ）▲＊▼（１＋Ｌ▲＊▼（２／Ｋ））に縮小出来る。
【0027】
（第２実施形態の構成）
図３に第２の実施形態の積層型論理回路によるロジックＬＳＩ（３２０）の構成を示す。ロジックＬＳＩはＫ段のＮＡＮＤ回路（３０１，３０２，３０３）をＮ個縦方向に積層して構成されている。ＮＡＮＤ回路の負荷部分は第１の実施形態同様パターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号２０８が入力される。
図３に第２の実施形態の積層型論理回路によるロジックＬＳＩ（３２０）の構成を示す。ロジックＬＳＩはＫ段のＮＡＮＤ回路（３０１，３０２，３０３）をＮ個縦方向に積層して構成されている。ＮＡＮＤ回路の負荷部分は第１の実施形態同様パターン面積が縮小化できる特徴があるダイナミック回路を用いている。負荷トランジスタのゲートにはプリチャージ信号２０８が入力される。
【0028】
１個のＮＡＮＤ回路のパターン面積は提案方式の導入により従来の平面型と比較して２ＢＦ２／（ＫＡＮＦ２）＝２／Ｋに縮小できる。その結果第２実施形態のチップ面積は（２／ＫＮ）０．５▲＊▼（２／ＫＮ）０．５＝２／（ＮＫ）に縮小できる。チップ面積の縮小効果は第１の実施形態のＮ倍になっている。図２で前記ロジックＬＳＩの横の長さは３２２、縦の長さは３２３で示す。つまりＮ＝２の場合には、第２実施形態により、第２実施形態より製造コストは更に第１実施形態の半分に縮小できる。
〔実施形態の効果〕
〔実施形態の効果〕
【0029】
第１実施形態により平面型トランジスタによるロジックＬＳＩを用いた従来例と比較して製造コストを半分に低減できる。更に第２実施形態により平面型トランジスタによるロジックＬＳＩを用いた従来例と比較して製造コストを４分の１に低減できる。
【0030】
第１実施形態では従来の平面型の積層方式のロジックＬＳＩと比較して低コスト化されるのみならず、配線遅延時間の削減により高速化も可能になる。例えば従来の平面型の積層方式のロジックＬＳＩを用いると、１辺１センチメートル、シリコン基板の厚さ４ミクロンの場合、ロジックＬＳＩの遅延時間が短辺、長辺である各辺を１４等分して１４＊１４＝１９６層積層した時に最小になる。
【0031】
それに対し第１実施形態ではチップ面積が従来の平面型の積層方式のロジックＬＳＩの半分に縮小できるため、ロジックＬＳＩの遅延時間が各辺を１２等分して１２＊１２４＝１４４層積層した時に最小になり、その値は、従来の平面型の積層方式のロジックＬＳＩと比較して数パーセント高速化される特徴がある。
〔他の実施例〕
〔他の実施例〕
【産業上の利用可能性】
【0032】
本発明はロジックＬＳＩに限らずメモリＬＳＩ等現在商品化されているディジタル論理で動作する全てのＬＳＩに適用可能である。
【図面の簡単な説明】
【0033】
【図1】本発明にかかわる積層型論理回路による３次元型ロジックＬＳＩの第１実施形態を実現した図である。
【図2】第１実施形態の１０１，１０２，１０３，１０４部分の詳細図
【図3】本発明にかかわる積層型論理回路による３次元型ロジックＬＳＩの第２実施形態を実現した図である。
【図4】従来の平面型トランジスタを用いた３次元型ロジックＬＳＩの図である。
【符号の説明】
【0036】
１００・・・積層型論理回路による３次元型ロジックＬＳＩ、１０１－１０４・・・積層型ＳＧＴによる直列接続方式のロジックＬＳＩ，１０５・・・１０１－１０４を縦方向に接続するＴＳＶ，
２０１・・・ＮＡＮＤへの第一の入力信号、２０２・・・ＮＡＮＤへの第２の入力信号、２０３・・・ＮＡＮＤへの第Ｋの入力信号、２０４・・・ＳＧＴ、２０５・・・接地、２０６・・・ＮＡＮＤ回路の出力信号、２０７・・・電源電圧ＶＤＤ、２０８・・・プリチャージ信号、２０９・・・Ｋ段のＮＡＮＤ回路のドライバー部、２１０・・・Ｋ段のＮＡＮＤ回路のドライバー部、２１１・・・Ｋ段のＮＡＮＤ回路の構造、２２１・・・Ｋ段のＮＡＮＤ回路の構造、２２０・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩ、２２２・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、２２３・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
３０１・・・Ｋ段のＮＡＮＤ回路１、３０２・・・Ｋ段のＮＡＮＤ回路２、３０３・・・Ｋ段のＮＡＮＤ回路Ｎ、３０４・・・ＳＧＴ、３０５・・・接地、３０６・・第二の実施例のＮＡＮＤの出力、３０７・・・電源電圧ＶＤＤ、３０８・・・プリチャージ信号、３０９・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、３１０・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、３１１・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、３２１・・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、３２０・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩ、３２２・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、３２３・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
４００・・・平面型トランジスタを用いた論理回路による３次元型ロジックＬＳＩ、４０１－４０４・・・平面型トランジスタを用いた論理回路によるロジックＬＳＩ，４０５・・・４０１－４０４を縦方向に接続するＴＳＶ，
４２０・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩ、４２１・・・分割後の平面型トランジスタによる平面型ロジックＬＳＩ、４２２・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩの短辺方向の長さ、４２３・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩの長辺方向の長さ、４２４・・・分割後４個の平面型トランジスタによる平面型ロジックＬＳＩを縦方向に積層し、３次元型ロジックＬＳＩを形成する
２０１・・・ＮＡＮＤへの第一の入力信号、２０２・・・ＮＡＮＤへの第２の入力信号、２０３・・・ＮＡＮＤへの第Ｋの入力信号、２０４・・・ＳＧＴ、２０５・・・接地、２０６・・・ＮＡＮＤ回路の出力信号、２０７・・・電源電圧ＶＤＤ、２０８・・・プリチャージ信号、２０９・・・Ｋ段のＮＡＮＤ回路のドライバー部、２１０・・・Ｋ段のＮＡＮＤ回路のドライバー部、２１１・・・Ｋ段のＮＡＮＤ回路の構造、２２１・・・Ｋ段のＮＡＮＤ回路の構造、２２０・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩ、２２２・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、２２３・・・第一の実施例のＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
３０１・・・Ｋ段のＮＡＮＤ回路１、３０２・・・Ｋ段のＮＡＮＤ回路２、３０３・・・Ｋ段のＮＡＮＤ回路Ｎ、３０４・・・ＳＧＴ、３０５・・・接地、３０６・・第二の実施例のＮＡＮＤの出力、３０７・・・電源電圧ＶＤＤ、３０８・・・プリチャージ信号、３０９・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、３１０・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路、３１１・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、３２１・・・・Ｎ段直列接続されたＫ段のＮＡＮＤ回路の構造、３２０・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩ、３２２・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの横の長さ、３２３・・・第２の実施例のＮ段直列接続されたＫ段のＮＡＮＤ回路によるロジックＬＳＩの縦の長さ、
４００・・・平面型トランジスタを用いた論理回路による３次元型ロジックＬＳＩ、４０１－４０４・・・平面型トランジスタを用いた論理回路によるロジックＬＳＩ，４０５・・・４０１－４０４を縦方向に接続するＴＳＶ，
４２０・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩ、４２１・・・分割後の平面型トランジスタによる平面型ロジックＬＳＩ、４２２・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩの短辺方向の長さ、４２３・・・分割前の平面型トランジスタによる平面型ロジックＬＳＩの長辺方向の長さ、４２４・・・分割後４個の平面型トランジスタによる平面型ロジックＬＳＩを縦方向に積層し、３次元型ロジックＬＳＩを形成する
【図1】
【図2】
【図3】
【図4】
