▶ トルンプ フォトニック コンポーネンツ ゲーエムベーハーの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022179428
(43)【公開日】2022-12-02
(54)【発明の名称】高密度ＶＣＳＥＬアレイ
(51)【国際特許分類】
H01S 5/183 20060101AFI20221125BHJP
H01S 5/42 20060101ALI20221125BHJP
【ＦＩ】
H01S5/183
H01S5/42
【審査請求】有
【請求項の数】15
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022082129
(22)【出願日】2022-05-19
(31)【優先権主張番号】21175109
(32)【優先日】2021-05-20
(33)【優先権主張国・地域又は機関】EP
(71)【出願人】
【識別番号】520344981
【氏名又は名称】トルンプフ フォトニック コンポーネンツ ゲー・エム・ベー・ハー
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】アレクサンダー ヴァイグル
(72)【発明者】
【氏名】アルマンド プレインボーム
【テーマコード（参考）】
5F173
【Ｆターム（参考）】
5F173AC03
5F173AC13
5F173AC32
5F173AC42
5F173AC52
5F173AD02
5F173AF96
5F173AH13
5F173AP67
5F173AP91
5F173AR82
5F173AR93
(57)【要約】
【課題】高密度ＶＣＳＥＬアレイを提供する。
【解決手段】本開示は、垂直共振器面発光レーザ（ＶＣＳＥＬ）の分野に関し、特に、垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを含む半導体デバイス（１）に関し、半導体デバイスは、第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、第１のＶＣＳＥＬと第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、第１のＶＣＳＥＬの第１の活性領域及び第２のＶＣＳＥＬの第２の活性領域が第１の結晶軸（２）に沿って配列される、ブリッジ（３１、３１’）と、第１のＶＣＳＥＬ（１０）と第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、遮断構造が、第１の結晶軸（２）に沿って第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、遮断構造（４１）と、を含む。
【選択図】図１
【解決手段】本開示は、垂直共振器面発光レーザ（ＶＣＳＥＬ）の分野に関し、特に、垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを含む半導体デバイス（１）に関し、半導体デバイスは、第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、第１のＶＣＳＥＬと第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、第１のＶＣＳＥＬの第１の活性領域及び第２のＶＣＳＥＬの第２の活性領域が第１の結晶軸（２）に沿って配列される、ブリッジ（３１、３１’）と、第１のＶＣＳＥＬ（１０）と第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、遮断構造が、第１の結晶軸（２）に沿って第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、遮断構造（４１）と、を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを備える半導体デバイス（１）であって、
－ 第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、
－ 第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸（２）に沿って配列される、前記ブリッジ（３１、３１’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、前記遮断構造が、前記第１の結晶軸（２）に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造（４１）と、
を備える、半導体デバイス。
－ 第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、
－ 第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸（２）に沿って配列される、前記ブリッジ（３１、３１’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、前記遮断構造が、前記第１の結晶軸（２）に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造（４１）と、
を備える、半導体デバイス。
【請求項2】
前記ＶＣＳＥＬアレイが、３０μｍ以下の、特に２０μｍ以下の、特に１７．５μｍ以下の、特に１５μｍ以下の、特に１０μｍ以下のピッチ（ｐ）を有する高密度アレイである、請求項１に記載の半導体デバイス。
【請求項3】
前記第１の結晶軸（２）に垂直な方向の前記遮断構造（４１）の幅（ｗ２）が、前記第１の結晶軸（２）に垂直な方向の第１の活性領域及び／又は第２の活性領域の幅（ｗ１）より広い、請求項１又は２に記載の半導体デバイス。
【請求項4】
前記第１の結晶軸に平行な方向の前記遮断構造（４１）の幅（ｄ１）が、前記ＶＣＳＥＬピッチの３０％未満、特に前記ＶＣＳＥＬピッチ（ｐ）の２０％未満、特に前記ＶＣＳＥＬピッチの１０％未満、特に前記ＶＣＳＥＬピッチの５％未満である、請求項１～３のいずれか一項に記載の半導体デバイス。
【請求項5】
前記遮断構造（４１）が、エッチング領域を含み、特に、前記遮断構造が、前記第１のＶＣＳＥＬ（１０）及び／又は第２のＶＣＳＥＬ（１１）の酸化に使用されるトレンチを含む、請求項１～４のいずれか一項に記載の半導体デバイス。
【請求項6】
前記エッチング領域の深さが、前記第１のＶＣＳＥＬ（１０）及び／又は第２のＶＣＳＥＬ（１１）の活性層の深さを超える、請求項５に記載の半導体デバイス。
【請求項7】
前記エッチング領域が、前記第１のＶＣＳＥＬ及び／又は第２のＶＣＳＥＬの上部コンタクト（７１、７２）から分離されている、請求項５又は６に記載の半導体デバイス。
【請求項8】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する前記ブリッジ（３１）が、前記遮断構造（４１）の側部の周囲で屈曲する、請求項１～７のいずれか一項に記載の半導体デバイス。
【請求項9】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する第２のブリッジ（３１’）が、第１の側部とは異なる、前記遮断構造（４１）の第２の側部の周囲で屈曲する、請求項８に記載の半導体デバイス。
【請求項10】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する前記ブリッジ（３１）が、前記第１のＶＣＳＥＬ（１０）、前記第２のＶＣＳＥＬ（１１）、第３の近隣ＶＣＳＥＬ（１２）、及び好ましくはさらに第４の近隣ＶＣＳＥＬ（１３）を接続するブリッジである、請求項１～９のいずれか一項に記載の半導体デバイス。
【請求項11】
前記アレイの前記第１のＶＣＳＥＬ（１０）及び前記第２のＶＣＳＥＬ（１１）が、共通上部コンタクト及び／又は共通底部コンタクトを有する、請求項１～１０のいずれか一項に記載の半導体デバイス。
【請求項12】
－ 第３の活性領域（２２）を有する第３のＶＣＳＥＬ（１２）と、
－ 前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとを接続する第２のブリッジ（３２、３２’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域（２０）及び前記第３のＶＣＳＥＬの前記第３の活性領域（２２）が、第２の結晶軸（３）に沿って配列される、前記第２のブリッジ（３２、３２’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第３のＶＣＳＥＬ（１２）との間に配列される第２の遮断構造（４２）であって、前記遮断構造が、前記第２の結晶軸（３）に沿って前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記第２の遮断構造（４２）と、
をさらに備える、請求項１～１１のいずれか一項に記載の半導体デバイス。
－ 前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとを接続する第２のブリッジ（３２、３２’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域（２０）及び前記第３のＶＣＳＥＬの前記第３の活性領域（２２）が、第２の結晶軸（３）に沿って配列される、前記第２のブリッジ（３２、３２’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第３のＶＣＳＥＬ（１２）との間に配列される第２の遮断構造（４２）であって、前記遮断構造が、前記第２の結晶軸（３）に沿って前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記第２の遮断構造（４２）と、
をさらに備える、請求項１～１１のいずれか一項に記載の半導体デバイス。
【請求項13】
前記第１のＶＣＳＥＬ（１０）が、長方形、特に二次活性領域を有し、遮断構造が、前記活性領域の各側部に設けられる、請求項１～１２のいずれか一項に記載の半導体デバイス。
【請求項14】
前記半導体デバイス（１）が、長方形グリッド、特に二次グリッド上の行及び列に配列された複数のＶＣＳＥＬ（１０、１１、１２、１３）を含み、別個の遮断構造（４１、４２）が、前記グリッド上の近隣ＶＣＳＥＬの各対の間に設けられる、請求項１～１３のいずれか一項に記載の半導体デバイス。
【請求項15】
垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを備える半導体デバイスを製作する方法（６００）であって、
－ ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイを提供するステップ（Ｓ６０１）と、
－ 前記半導体ダイの表面に平行な、且つ前記垂直層スタックに垂直な方向の前記半導体ダイの結晶軸を判断するステップ（Ｓ６０２）と、
－ 前記半導体ダイを半導体デバイスに加工するステップ（Ｓ６０３）であって、前記半導体デバイスが、
－ 第１の活性領域を有する第１のＶＣＳＥＬ、
－ 第２の活性領域を有する第２のＶＣＳＥＬであって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸に沿って配列される、前記第２のＶＣＳＥＬ、並びに
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間に配列される遮断構造であって、前記遮断構造が、前記第１の結晶軸に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造を含む、前記加工するステップ（Ｓ６０３）と、
を含む、方法。
－ ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイを提供するステップ（Ｓ６０１）と、
－ 前記半導体ダイの表面に平行な、且つ前記垂直層スタックに垂直な方向の前記半導体ダイの結晶軸を判断するステップ（Ｓ６０２）と、
－ 前記半導体ダイを半導体デバイスに加工するステップ（Ｓ６０３）であって、前記半導体デバイスが、
－ 第１の活性領域を有する第１のＶＣＳＥＬ、
－ 第２の活性領域を有する第２のＶＣＳＥＬであって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸に沿って配列される、前記第２のＶＣＳＥＬ、並びに
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間に配列される遮断構造であって、前記遮断構造が、前記第１の結晶軸に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造を含む、前記加工するステップ（Ｓ６０３）と、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを含む半導体デバイスに関する。本発明は、さらに、ＶＣＳＥＬアレイを含むそのような半導体デバイスを製作する、対応する方法に関する。
【背景技術】
【0002】
垂直共振器面発光レーザ、即ちＶＣＳＥＬは、上面からの垂直なレーザビーム放射を伴う半導体レーザダイオードの一種である。ＶＣＳＥＬは、高い効率性、柔軟なパッキングオプション、信頼性、及びこれらの半導体光源によって提供される様々な他の利点に起因して、様々な用途の可視及び赤外線照明デバイスとして使用され得る。例示的用途は、コンピュータマウス、光ファイバ通信、レーザプリンタ、及び光センサを含むが、これらに限定されない。
【0003】
ある用途においては、複数のＶＣＳＥＬを含むＶＣＳＥＬアレイを提供することが望ましい場合がある。大量生産のセンサの場合、低コストで製造され得るＶＣＳＥＬアレイを提供することが望ましい。製造コストは、チップ面積と共にスケールするため、高密度ＶＣＳＥＬアレイを提供することが望ましい。
【0004】
（特許文献１）には、スモールピッチＶＣＳＥＬアレイが開示されている。小さなサイズ及び小さなピッチを有する垂直共振器面発光レーザ（ＶＣＳＥＬ）及びＶＣＳＥＬアレイが提供される。ＶＣＳＥＬ構造によって消費される面積を減少させる手法が記載されており、それによって、より高密度のＶＣＳＥＬデバイスが実現され得る。（特許文献１）に記載の、提案されるＶＣＳＥＬアレイは、複数のＶＣＳＥＬ素子を備え、各ＶＣＳＥＬ素子は、酸化アパーチャと、酸化アパーチャを同心円状に取り囲むメサであって、メサが円形のメサ部分及びメサタブを含み、メサタブが円形メサ部分から外側に延び、オーミックメタルがメサタブ上に設けられる、メサと、窒化ビアであって、窒化ビアがメサタブ上に位置する窒化ビアと、を含み、隣接するＶＣＳＥＬ素子が重なり合うメサタブを有する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２０２０／０１４４７９２Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、さらに改善されたＶＣＳＥＬアレイを提供することである。特に、低コストで高い歩留まりを有し、大量生産で製造されるように適合された、ＶＣＳＥＬアレイを提供することが有利である。高い歩留まりを有して低コストで製造可能であり、同時に高いデバイス信頼性を与えるＶＣＳＥＬアレイを提供することが望ましい。
【課題を解決するための手段】
【0007】
本開示の第１の態様によれば、垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを含む半導体デバイスが提示される。半導体デバイスは、第１の活性領域を有する第１のＶＣＳＥＬと、第２の活性領域を有する第２のＶＣＳＥＬであって、第１のＶＣＳＥＬの第１の活性領域及び第２のＶＣＳＥＬの第２の活性領域が、第１の結晶軸に沿って配列される、第２のＶＣＳＥＬと、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間に配列される遮断構造であって、遮断構造が、第１の結晶軸に沿って第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、遮断構造と、を含む。ブリッジは、第１のＶＣＳＥＬと第２のＶＣＳＥＬとを接続し得る。遮断構造は、特に、第１の結晶軸に沿って第１のＶＣＳＥＬの活性領域と第２のＶＣＳＥＬの活性領域との間の欠陥の伝搬を遮断するように適合され得る。
【0008】
本開示のさらなる態様によれば、垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを含む半導体デバイスを製作する方法が提示される。方法は、ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイを提供するステップと、半導体ダイの表面に平行な、且つ垂直層スタックに垂直な方向の半導体ダイの結晶軸を判断するステップと、半導体ダイを半導体デバイスに加工するステップであって、半導体デバイスが、第１の活性領域を有する第１のＶＣＳＥＬと、第２の活性領域を有する第２のＶＣＳＥＬであって、第１のＶＣＳＥＬの第１の活性領域及び第２のＶＣＳＥＬの第２の活性領域が、第１の結晶軸に沿って配列される、第２のＶＣＳＥＬと、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間に配列される遮断構造であって、遮断構造が、第１の結晶軸に沿って第１のＶＣＳＥＬ（の活性領域）と第２のＶＣＳＥＬ（の活性領域）との間の欠陥の伝搬を遮断するように適合される、遮断構造と、を備える、加工するステップと、を含む。
【0009】
本発明の好ましい実施形態は、従属請求項において定義される。特許請求される方法は、特許請求される半導体デバイス、特に従属請求項において定義され、且つ本明細書において開示されるものと類似の且つ／又は同一の好ましい実施形態を有し得ることを理解されたい。
【0010】
本明細書で提示される解決策は、高い歩留まりを有して低コストで製造可能であり、同時に高いデバイス信頼性を与える、さらに改善されたＶＣＳＥＬアレイを提供する可能性をもたらし得る。
【0011】
高密度ＶＣＳＥＬアレイにおいて、特に２０～３０μｍ又はそれ未満の超低ピッチを有する高密度ＶＣＳＥＬアレイにおいて、いくつかのメサが欠陥を抱え得るリスクが存在することを発明者は認識した。特色として、そのような欠陥が近隣ＶＣＳＥＬに影響を及ぼし得るということを、発明者は認識した。個々のＶＣＳＥＬの限定された数の欠陥は、ある用途においては許容される場合があるが、いくつかの近隣ＶＣＳＥＬの欠陥は、不均一な輝度パターンに起因するデバイスの不具合と考えられ得る。
【0012】
結晶軸に沿って配列される近隣ＶＣＳＥＬがマルチメサの欠陥を抱える可能性は、結晶軸に沿って配列されていない近隣ＶＣＳＥＬについてよりも高いということを、発明者は認識した。本発明は、したがって、第１の結晶軸に沿って第１のＶＣＳＥＬ（の活性領域）と第２のＶＣＳＥＬ（の活性領域）との間の欠陥の伝搬を遮断するように適合される、近隣の第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間に配列される遮断構造を具体的に提供するためのアイデアに基づく。遮断構造が、結晶軸に沿ってより高い確率で伝搬し得る第１のＶＣＳＥＬから生じる欠陥から第２のＶＣＳＥＬを遮蔽するように、第１のＶＣＳＥＬ、遮断構造、及び第２のＶＣＳＥＬは、したがって結晶軸に沿ってもう一方の後ろに配列され得る。第１のＶＣＳＥＬ及び第２のＶＣＳＥＬを接続するブリッジは、結晶軸に沿った直線と合致しない経路に沿ってやはり提供され得る。したがって、小さなピッチを有する非常に密集したパッケージングは、部分的にのみエッチングされた領域及び近隣ＶＣＳＥＬ間の残ったブリッジで実現され得る。
【0013】
第１のＶＣＳＥＬ及び第２のＶＣＳＥＬがブリッジ（リッジ又はウェブとも呼ばれる）によって接続されるという特徴は、これによって高密度アレイが可能とならないため、エミッタの周囲の材料が完全に除去されていない、即ち、第１のＶＣＳＥＬ及び第２のＶＣＳＥＬが自立メサとして提供されないことを意味する。例えば、エミッタの周囲の材料は、完全に除去されず、単に、例えば、エミッタの周囲の４つの領域は、一方では酸化のために、且つ結晶軸を遮断構造と見なす有利で意図的な整列の観点から、エッチングされ、使用されてもよい。製造における有利なシナジー効果が、それによって達成され得る。第１のＶＣＳＥＬ及び第２のＶＣＳＥＬは、少なくとも部分的に共通の上部コンタクトを共有し得る。第１のＶＣＳＥＬ及び第２のＶＣＳＥＬは、近隣ＶＣＳＥＬ、特に第１の結晶軸の方向に、特に互いに最も近い近隣ＶＣＳＥＬである。本明細書で用いられる、ＶＣＳＥＬの活性領域は、動作中に発光に適合されるＶＣＳＥＬの領域、典型的にはＶＣＳＥＬの中央部分を指す。
【0014】
ＶＣＳＥＬアレイのピッチをさらに減少させるための試みにおいて、明白なアイデアは、ＶＣＳＥＬアレイのグリッドの行及び列のコーナー上に酸化トレンチを置くことであってもよいと、発明者は認識した。それによって、さらに多くのコンパクトな設計が、提供され得る。小さなチップサイズは、ウェハ毎のチップがより多くなることを可能にし、チップがより小さいほど、より小さなパッケージに置くことが可能であり、それによって、チップ及びパッケージの全体コストが減少する。
【0015】
しかしながら、本明細書で説明されるような遮断構造の特定の配列を用いてマルチメサの欠陥を減少させることの有利な効果は、いくらかの追加されたチップ領域及びしたがってより高い製造コストがより高い製造歩留まりによって過度に補償され得るような方式で、生産歩留まりを増加させ得ることが分かった。さらに、冗長性を提供するための追加の疎なＶＣＳＥＬの数に応じて、個々のＶＣＳＥＬに不具合がある場合に減少されることがある。これは、必要なデバイス面積をさらに減少させ、電力消費を減少させることをさらに助け得る。
【0016】
ＶＣＳＥＬアレイは、３０μｍ以下の、特に２０μｍ以下の、特に１７．５μｍ以下の、特に１５μｍ以下の、特に１０μｍ以下のピッチを有するアレイ、特に高密度アレイであってもよい。本明細書で用いられる、ピッチという用語は、近隣ＶＣＳＥＬの（最短）中心間距離を指してもよい。小さなピッチでは、メサを完全に分離すること及び別個の電気接続を提供することがもはやできないため、提案される解決策が特に有利である。さらに、マルチメサの欠陥リスクが、ＶＣＳＥＬ密度の増加と共に増加する。
【0017】
第１の結晶軸に垂直な方向の遮断構造の幅（又は長さ）が、第１の結晶軸に垂直な方向の第１の活性領域及び／又は第２の活性領域の幅より広くてもよい。例えば、遮断構造が、第１の結晶軸に沿って近隣ＶＣＳＥＬ間のトレンチとして提供される場合に、トレンチは、活性領域の寸法よりも広くてもよい。この向きから見て、第１の結晶軸に垂直な方向の遮断構造の幅は、トレンチの長さを指してもよい。本明細書で使用される、結晶軸に垂直とは、結晶軸に垂直であるが、半導体ダイの上面に平行であることを意味する。第１の活性領域よりも広い遮断構造が、第１の活性領域から生じ且つ第１の結晶軸に沿って伝搬する欠陥を、第２の活性領域に到達することから遮蔽するように、第１の活性領域、遮断構造、及び第２の活性領域は、第１の結晶軸に対して中心に置かれ得る。
【0018】
第１の結晶軸に平行な方向の遮断構造の幅（又は厚さ）は、ＶＣＳＥＬピッチの３０％未満、特にＶＣＳＥＬピッチの２０％未満、特にＶＣＳＥＬピッチの１０％未満、特にＶＣＳＥＬピッチの５％未満であってもよい。加えて、又は代替として、第１の結晶軸に平行な方向の遮断構造の幅は、１０μｍ未満、特に５μｍ未満、特に３μｍ未満、特に２μｍ未満であってもよい。したがって、少々狭いトレンチ又は遮断構造でも、マルチメサの欠陥を効果的に減少させ得る。この向きから見て、第１の結晶軸に平行な方向の遮断構造の幅は、トレンチの幅を指してもよい。例えば、トレンチ又は他の遮断構造は、３μｍ幅且つ１０μｍ長であってもよい。本明細書で用いられる、結晶軸に平行とは、結晶軸に平行であり、且つ半導体ダイの上面に平行であることを指す。
【0019】
上記で既に示されたように、遮断構造は、エッチング領域を含み得るか、又はエッチング領域によって形成され得る。特に、遮断構造は、酸化、特に第１のＶＣＳＥＬ及び／又は第２のＶＣＳＥＬのそれぞれの酸化アパーチャの酸化に使用されるトレンチを含み得るか、又はトレンチによって形成され得る。本実施形態の利点は、遮断構造の形成及び酸化アパーチャの形成が同時に起こり得るゆえのシナジー効果である。
【0020】
エッチング領域の深さは、第１のＶＣＳＥＬ及び／又は第２のＶＣＳＥＬの活性層の深さを超えてもよいことを、理解されたい。それによって、伝搬する欠陥を有するリスクは、大幅に減少され得る。
【0021】
エッチング領域は、第１のＶＣＳＥＬ及び／又は第２のＶＣＳＥＬの上部コンタクトから分離され得る。特に、遮断構造は、部分的にエッチングされた領域を含んでもよく、それは、第１のＶＣＳＥＬの活性領域の周囲の上部コンタクトから分離されてもよい。上部コンタクトは、ｐコンタクト又はｎコンタクトであってもよい。
【0022】
第１のＶＣＳＥＬ及び第２のＶＣＳＥＬを接続するブリッジが、遮断構造の側部の周囲で有利に屈曲し得る。したがって、ブリッジは、好ましくは、第１の結晶軸又は任意選択的には任意の結晶軸と合致する、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の経路を確立しない。さらなる改良点において、第１の側部とは異なる、遮断構造の第２の側部の周囲で屈曲する、第１のＶＣＳＥＬ及び第２のＶＣＳＥＬを接続する第２のブリッジが、提供されてもよい。本実施形態の利点は、除去される必要がある材料がより少ないこと、及び追加の構造的支持物が提供されることである。
【0023】
第１のＶＣＳＥＬ及び第２のＶＣＳＥＬを接続するブリッジは、任意選択で、第１のＶＣＳＥＬ、第２のＶＣＳＥＬ、及び第３の近隣ＶＣＳＥＬを接続するブリッジであってもよい。さらなる改良点において、ブリッジは、また、第４の近隣ＶＣＳＥＬを接続してもよい。本明細書で用いられる、ＶＣＳＥＬを接続するということは、ＶＣＳＥＬを直接接続すること、即ち、中間のさらなるＶＣＳＥＬ又はその一部を通らないことを指す。
【0024】
デバイスジオメトリを再度参照すると、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の距離は、第１の活性領域及び／又は第２の活性領域の直径よりも短くてもよい。これは、高密度アレイが提供される態様をさらに強調し、アレイのＶＣＳＥＬは、互いに非常に接近している。近隣ＶＣＳＥＬ間の距離は、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間に配列される遮断構造の幅を指してもよい。
【0025】
アレイの第１のＶＣＳＥＬ及び第２のＶＣＳＥＬは、共通の電気上部コンタクト及び／又は共通の電気底部コンタクトを有し得る。上部コンタクトは、ｐコンタクトであってもよい。底部コンタクトは、ｎコンタクトであってもよい。又はその反対であってもよい。任意選択で、第１のＶＣＳＥＬの活性領域を取り囲む第１の上部コンタクト部分及び第２のＶＣＳＥＬの活性領域を取り囲む第２の上部コンタクト部分が、提供され得る。第１の上部コンタクト部分及び第２の上部コンタクト部分が、遮断構造の第１の側部の周囲の第１のバイパスコンタクト及び遮断構造の第２の側部の周囲の第２のバイパスコンタクトを介して接続され得る。近隣ＶＣＳＥＬ間の異なる電気経路が、このようにして提供され得る。このようなバイパスコンタクトは、両側の遮断構造に直接隣接し、且つ両側の遮断構造を回避する電気接続を指し得る。
【0026】
半導体デバイスのＶＣＳＥＬアレイは、当然ながら、２つより多くのＶＣＳＥＬを提供し得る。半導体デバイスは、第３の活性領域を有する第３のＶＣＳＥＬをさらに含み得る。第１のＶＣＳＥＬと第３のＶＣＳＥＬとを接続する第２のブリッジが、提供され得る。第１のＶＣＳＥＬの第１の活性領域及び第３のＶＣＳＥＬの第３の活性領域は、第２の結晶軸に沿って配列され得る。第２の遮断構造は、第１のＶＣＳＥＬと第３のＶＣＳＥＬとの間に配列され得る。遮断構造は、第２の結晶軸に沿って第１のＶＣＳＥＬ（の活性領域）と第３のＶＣＳＥＬ（の活性領域）との間の欠陥の伝搬を遮断するように適合され得る。これによって、マルチメサの欠陥がさらに減少する。第１の結晶軸は、４５°～１３５°の間、特に６０°～１２０°の間、特に７５°～１０５°の間、特に８５°～９５°の間の角度で、第２の結晶軸と交差し得る。
【0027】
第１のＶＣＳＥＬは、長方形、特に二次活性領域を有してもよく、遮断構造は、活性領域の各側部に設けられる。例えば、４つの遮断構造が、活性領域の周囲の、各側部にそれぞれ１つ設けられてもよい。これによって、外側の欠陥からＶＣＳＥＬが効果的に遮蔽され、同時に近隣ＶＣＳＥＬが保護される。
【0028】
半導体デバイスは、長方形グリッド上、特に二次グリッド上の行及び列に配列された複数のＶＣＳＥＬを含み得る。別個の遮断構造は、グリッド上の近隣ＶＣＳＥＬの各対の間に設けられる。各遮断構造は、近隣ＶＣＳＥＬの対応する対の間の欠陥の伝搬を遮断するように適合され得る。グリッドの行は、第１の結晶軸と整列され得る。行に沿った遮断構造は、それぞれの行に沿った近隣ＶＣＳＥＬ間の欠陥の伝搬を遮断するように適合され得る。グリッドの列は、第１の結晶軸とは異なる、第２の結晶軸と整列され得る。列に沿った遮断構造は、それぞれの列に沿った近隣ＶＣＳＥＬ間の欠陥の伝搬を遮断するように適合され得る。
【0029】
上述した特徴、及び以下のまだ説明されていない特徴は、本発明の範囲から逸脱することなく、それぞれ指示される組み合わせにおいてだけでなく、他の組み合わせにおいても、又は別々に使用されてもよい。
【0030】
本発明のこれらの及び他の態様は、以下に説明される実施形態を参照することから明らかになり且つ明確にされる。
【図面の簡単な説明】
【0031】
【図1】本開示の態様による、垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを含む半導体デバイスの実施形態の概略図を示す。
【図2】本開示の態様による、例示的半導体デバイスの画像を示す。
【図5】欠陥の伝搬を有する概略図を示す。
【図6】本発明の態様による、方法のフローチャートを示す。
【発明を実施するための形態】
【0032】
図１は、垂直共振器面発光レーザ（ＶＣＳＥＬ）アレイを含む半導体デバイスの実施形態の概略図を示す。システムは、その全体が図１において参照番号１で示されている。半導体デバイスの第１の結晶軸は、参照番号２で示されている。任意選択の第２の結晶軸は、参照番号３で示されている。所与の実施例において、第１の結晶軸及び第２の結晶軸は、９０°の角度で交差し得る。半導体デバイス１は、第１の活性領域２０を有する第１のＶＣＳＥＬ１０、及び第２の活性領域２１を有する第２のＶＣＳＥＬ１１を含む。第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１を接続するブリッジ３１、３１’が、提供される。ブリッジは、半導体材料の非エッチング部分であってもよい。第１のＶＣＳＥＬ１０の第１の活性領域２０及び第２のＶＣＳＥＬ１１の第２の活性領域２１は、第１の結晶軸２に沿って互いの後ろに配列される。遮断構造４１は、ここではトレンチの形態で、第１のＶＣＳＥＬ１０と第２のＶＣＳＥＬ１１との間、特に第１の活性領域２０と第２の活性領域２１との間に配列される。遮断構造は、第１の結晶軸２に沿った第１のＶＣＳＥＬ１０と第２のＶＣＳＥＬ１１との間の欠陥１０１の伝搬を遮断するように適合される。これは、矢印１０１によって図１に例示的に示され、遮断構造４１としてのトレンチによって遮断される。
【0033】
半導体デバイス１は、任意選択で、図１に例示的に示されるようなさらなるＶＣＳＥＬを含み得る。上記と同様に、第３の活性領域２２を有する第３のＶＣＳＥＬ１２が提供され得る。第２のブリッジ３２、３２’は、第１のＶＣＳＥＬ１０及び第３のＶＣＳＥＬ１２を接続する。第１のＶＣＳＥＬ１０の第１の活性領域２０及び第３のＶＣＳＥＬ１２の第３の活性領域２２は、第２の結晶軸３に沿って配列される。第２の遮断構造４２は、第１のＶＣＳＥＬ１０と第３のＶＣＳＥＬ１２との間に配列され、遮断構造は、第２の結晶軸３に沿って第１のＶＣＳＥＬ１０と第３のＶＣＳＥＬ１２との間の欠陥１０２の伝搬を遮断するように適合される。これは、矢印１０２によって図１に例示的に示され、遮断構造４２としてトレンチによって遮断される。第１のＶＣＳＥＬ１０と、第１のＶＣＳＥＬ１０に対して対角に配列される第４のＶＣＳＥＬ１３との間に遮断構造が提供されないことに留意されたい。しかしながら、矢印１０３に沿った欠陥伝搬の確率は、この経路が高密度アレイについてさえ許容され得るように制限される。さらに、対角線の経路長はより長いため、第１のＶＣＳＥＬ１０から生じる欠陥が第２のＶＣＳＥＬ２０に到達できない確率は、より高い。
【0034】
言い換えると、１つのエミッタにおいて欠陥が存在し得る場合、この欠陥は、ほとんどの場合に結晶軸２、３のうちの１つに沿って伝搬する。この方向に配列される遮断構造は、ここではエッチング領域として提供され、欠陥の伝搬を止める。これによって、マルチメサの不具合のリスクを著しく減少させる。それに応じて、デバイス信頼性と、製造歩留まりもまた、さらに改善され得る。
【0035】
有利なこととして、半導体デバイス１は、所望のサイズ及び形状を有するＶＣＳＥＬアレイを提供するために柔軟に結合され得る、複数のユニットセル６０を含み得る。ＶＣＳＥＬの行及び／又は列の数は、必要に応じて柔軟に調整され得る。
【0036】
例示的なジオメトリ寸法に関して、ＶＣＳＥＬアレイは、８～３０μｍの間、例えば、１６μｍのピッチを有する高密度アレイであってもよい。幅ｄ１を有する狭いトレンチは、遮断構造として提供され得る。第１の結晶軸２に平行な方向の遮断構造の幅ｄ１は、ＶＣＳＥＬピッチｐの３０％未満、特にＶＣＳＥＬピッチの２０％未満、特にＶＣＳＥＬピッチの１０％未満、特にＶＣＳＥＬピッチの５％未満であってもよい。所与の実施例において、トレンチは、約３μｍの狭さであってもよい。一方、第１の結晶軸２に垂直な方向の遮断構造３１の幅ｗ２は、好ましくは、第１の結晶軸２に垂直な方向の第１の活性領域２０及び／又は第２の活性領域２１の幅ｗ１よりも広い。それによって、２つの活性領域のうちの１つから生じるいかなる欠陥も、それぞれのもう一方の活性領域に到達することから効果的に防止され得る。例えば、活性領域の幅ｗ１は、３μｍ～２０μｍの間であってもよい。遮断構造の幅ｗ２は、典型的には、少なくとも約１０μｍであってもよい。しかしながら、１０μｍを超える活性領域の幅について、遮断構造の幅は、それに応じて増加し得る。隣接ＶＣＳＥＬの上部コンタクトの内側エッジ間の距離ｄ２は、その間に遮断構造を形成するのに十分な空間があるように、少なくとも５μｍ、特に少なくとも８μｍであってもよい。しかしながら、上限として、距離ｄ２は、２０μｍ未満、特に１５μｍ未満であってもよい。これによって、コンパクトアレイを提供することが可能となる。図１に示される実施例において、第１のＶＣＳＥＬ１０と第２のＶＣＳＥＬ１１との間の中心間距離は、約１６μｍであってもよい。この短い距離に沿った欠陥の伝搬は、遮断構造によって効果的に遮断される。実施形態において、遮断構造は、第１のＶＣＳＥＬ１０の中心及び第２のＶＣＳＥＬ１１の中心を接続する直線上の中心に配列され得る。図１に示される実施例において、第１のＶＣＳＥＬ１０と第４のＶＣＳＥＬ１３との間の、即ち対角線１０３に沿った中心間距離は、約２２．８μｍであってもよい。
【0037】
図１に示されるように、第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１を接続するブリッジ３１は、遮断構造４１の上側の周囲で屈曲し得る。したがって、共通電気接続は、結晶軸２に沿った直接経路を迂回しながら確立される。任意選択で、第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１を接続する第２のブリッジ３１’は、遮断構造４１の下側の周囲で屈曲し得る。ブリッジは、複数の近隣ＶＣＳＥＬによって共有され得る。図１に示されるように、第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１を接続するブリッジ３１は、また、第３の近隣ＶＣＳＥＬ１２、及び好ましくはさらに第４の近隣ＶＣＳＥＬ１３に接続し得る。異なる参照番号３１及び３２が示されているが、これは、少なくとも３つの近隣ＶＣＳＥＬ間で共有される共通ブリッジ構造として理解されるべきである。
【0038】
図２は、本開示の態様による、例示的半導体デバイス１の画像を示す。所与の実施例において、１２個のＶＣＳＥＬが、４つのＶＣＳＥＬの２つの行において設けられ、その後に続いて２つのＶＣＳＥＬの２つの行が設けられている。第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１は、第１の結晶軸に沿った第１のＶＣＳＥＬ１０と第２のＶＣＳＥＬ１１との間の欠陥の伝搬を遮断するように適合される遮断構造３１によってここでも分離され、第１のＶＣＳＥＬ１０及び第２のＶＣＳＥＬ１１の活性領域のそれぞれの中心で整列されている。ＶＣＳＥＬに第１の電気コンタクトを提供するための接着パッド２０１は、上面上に見られ得る。示されていない後方電極は、第２の電気コンタクトの役割をし得る。任意選択で、製造マーカ２０２が、表面上に示され得る。デバイスについての追加の詳細は、図４を参照して以下でさらに説明される。
【0039】
図３Ａ～Ｌは、製作プロセスの異なる加工ステップを示す。未完成の半導体デバイスが、参照番号１’で示されている。図３Ａに示されるように、ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイ３００が、第１のステップにおいて提供される。半導体ダイは、製造中に半導体ダイの表面に平行且つ垂直層スタックに垂直な方向の結晶軸２のダイが、近隣ＶＣＳＥＬの活性領域と整列されるように、配列される。図３Ｂは、図３Ｂ’に示されるようなマスク３０１’を用いたｐコンタクトリソグラフィ３０１のステップを示す。図３Ｃは、ｐコンタクト３０２の堆積のステップを示す。図３Ｄは、ＳｉＮｘ堆積層３０３のステップを示す。図３Ｅは、図３Ｅ’に示されるようなマスク３０５を用いたメサエッチングのためのリソグラフィ３０４のステップを示す。図３Ｆは、トレンチ３０６を形成するためのメサドライエッチングのステップを示し、トレンチ３０６は、一方で図３Ｇに示されるような酸化アパーチャ３０６を提供するように酸化トレンチの役割をし得るが、結晶軸２の方向に沿った近隣ＶＣＳＥＬの活性領域間の遮断構造の役割もする。図３Ｈは、ＳｉＮｘ堆積層３０８のステップを示す。図３Ｉは、ビアホールエッチングリソグラフィ及びシード層３０９の堆積の結果を示す。図３Ｊは、金メッキのためのリソグラフィ３１０を示す。図３Ｋは、金メッキ３１１のステップを示す。図３Ｌは、最終的に、シード層除去、ＳｉＮｘにおけるストリートエッチング、たわみ補正層除去及びウェハ薄化、裏側ｎコンタクト及びたわみ補正金属堆積及びアニーリングなどの追加ステップの後の結果を示す。裏側コンタクトは、参照番号３２２で示されている。図３Ｌの第１のＶＣＳＥＬ１１及び第２のＶＣＳＥＬ１２は、ここで遮断構造４１によって分離されている。このように、図３Ｌ内の第１のＶＣＳＥＬ１１の活性領域２１における欠陥が第１の結晶軸２の方向に沿って近隣の第２のＶＣＳＥＬに伝搬することを、効果的に防止され得る。
【0040】
図２を再び参照し、図４Ａ～４Ｄを参照すると、例示的で、非限定的な実施形態について説明される。高光出力パワーのための１２個のエミッタを有する９４０ｎｍ発光ＶＣＳＥＬアレイが提示されている。出力特性は、スペクトルシングルモード動作及びガウシアン形状遠方場プロファイルを示すように適合され得る。高密度エミッタ設計は、ｍｍ２毎に最大３８５０個のエミッタを測定してもよく、高出力の適用に容易にスケーリング可能である。例示的な垂直共振器面発光レーザ（ＶＣＳＥＬ）の基本構造は、高光出力パワーのための高密度マルチエミッタアレイを可能にする。上記で示されるように、様々な駆動条件及び温度のために１２個の出力ファセット及び安定したガウシアン遠方場ビームプロファイルを有する酸化型の９４０ｎｍシングルモード発光ＶＣＳＥＬアレイが提供され得る。短パルス条件において、最大３００ｍＷ（エミッタにつき２５ｍＷより大きい）のピークシングルモード出力パワーが、実証され得る。有利なことに、優れたデバイス信頼性によって、広範な温度範囲において産業用飛行時間型（ＴｏＦ）の適用が可能となる。
【0041】
実施形態において、スペクトルシングルモード動作を維持するために酸化狭窄を用いた、紫外線９４０ｎｍ出力特性のためのＧａＡｓＰ活性ゾーンを含む、ＧａＡｓベースのエピタキシャル層構造が提供され得る。チップ設計が、図２に示されており、そこで、１２個の発光窓が、金メッキの電気上部コンタクトにおける開口部として明確に視認でき、１８７×１８７μｍの例示的なダイシング後チップサイズにおいて図の左下に接着パッド２０１を含む。チップ裏面は、図３Ｌの３２２を参照すると、ウェハ薄化され且つ金で覆われてもよく、電気底部コンタクトとしての役割をする。
【0042】
例示的ＶＣＳＥＬアレイチップの光電流電圧（ＬＩＶ）測定が、図４Ａに示されている。３０ｍＡより高い電流において、出力パワーが熱ロールオーバにまだ到達していないことが分かる。５０℃におけるスロープ効率は、周囲温度に応じて３ｍＡ又は６ｍＡの間の閾値電流で０．９０Ｗ／Ａである。エピタキシャル再成長を用いた類似の光学アパーチャを有するシングルモードＶＣＳＥＬと比較すると、酸化型の１２エミッタＶＣＳＥＬアレイの光出力パワーは、さらに高くなり得る。マルチジャンクションＶＣＳＥＬとしての高出力コンセプトは、より多くの順方向電圧を必要とし、シングルモード発光を提供しない。
【0043】
図４Ｂに示されるように、ｎｓレンジの短パルス条件を用いて、室温で０．７５Ｗ／Ａのスロープ効率を維持しつつ、ピーク出力が３００ｍＷより大きく（エミッタにつき２５ｍＷより大きく）増加し得る。出力は、理想的な面積毎のエミッタ密度を有する、より大きなチップにスケールアップすることによって、さらに一層増大し得る。０．９７ｍｍ２のチップサイズ及び２３５２個のエミッタの場合、約１Ｗ／Ａのスロープ効率は、２００μｓのパルス幅及び１０％のデューティサイクルを有するパルス動作を用いることによって到達され得る。これは、５Ａの電流において４Ｗの出力をもたらし得る。
【0044】
図４Ｃに示されるように、１２エミッタＶＣＳＥＬアレイのスペクトル測定は、７５℃の温度におけるシングルモード動作を、３００ＧＨｚのＦＷＨＭの帯域幅及び約９３７ｎｍのピーク波長で示し得る。改善されたスペクトル分解能では、各エミッタの狭帯域幅スペクトルが現れ得ることが予期される。図４Ｄの右の図が示すように、全てのエミッタの干渉が、ガウシアン形状の遠方場特性をもたらし得る。所与の実施例において、５０℃における発散角は約１７°であり、２５～１０５℃の範囲内において－０．０１５°／℃だけの小さな温度ドリフトを有する。ｎｓレンジの短パルス動作モードにおいてですら、横断モード動作は常にガウシアン形状のままであり得るということに言及すべきである。
【0045】
提案された解決策を実施する例示的デバイスのセットの信頼性測定が、注目すべき結果を示している。ＣＷ動作において３３００時間のテスト時間後、３２．５ｍＡ未満の電流及び１２０℃の条件において、不具合は現れていない。４０ｍＡ、１２０℃、及び２５ｍＡ、１５０℃というより極端な条件下でテストする間、最初の不具合は、６００時間後、それぞれ１２００時間後に発生するだけである。２５ｍＡ且つ１０５℃のストレスのある使用条件において１％の不具合までの時間についての計算は、１６０００時間より多くのデバイス寿命を供給し、高出力シングルモードデバイスについてのベンチマークを生成する。特に、マルチメサの欠陥は、徹底的に減少し得る。これは、単一ＶＣＳＥＬの不具合が許容され得る適用シナリオにおいて、特に有利である。
【0046】
図２に示され、図４Ａ～４Ｄの実験結果を参照して説明される例示的デバイスは、したがって、熱ロールオーバのない、低い順方向電圧で３０ｍＡにおいて最大２５ｍＷの高シングルモード光出力パワーのための、１２個の上部エミッタを有するシングルモードＶＣＳＥＬを提供する。出力は、エミッタ毎に最大２５ｍＷをデバイスに短パルス印加すること、又は高密度エミッタ領域をスケールアップすることによってさらに増大されてもよく、したがって、ワットレンジの電力値が達成可能である。１２エミッタのデバイスは、短パルス条件でも、より高い横断モードなしの低発散角度で確信する。デバイスの優れた信頼性特性は、長寿命の産業用用途に適している。
【0047】
図５を参照すると、遮断構造の厚さは、任意選択で、欠陥が第１のＶＣＳＥＬ１０から第２のＶＣＳＥＬ１１の活性領域に伝搬する確率に基づいて変化し得る。いくつかの潜在的な伝搬経路が、矢印５０１及び５０２のセットによって示されている。第１のＶＣＳＥＬ１０の上縁において生じる欠陥の場合、遮断構造４１の上端の細い先端で十分であり得る。遮断構造のこの部分に当たる欠陥の可能性は限定されるからである。しかしながら、より幅広い遮断領域が、遮断構造４１の中央部分に向かって実施されてもよく、それは、遮断構造のこの部分に欠陥が到達する確率がより高いからである。
【0048】
図６は、本発明の態様による、方法６００のフローチャートを示す。第１のステップＳ６０１において、ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイが、提供される。第２のステップＳ６０２において、半導体ダイの表面に平行な、且つ垂直層スタックに垂直な方向の半導体ダイの結晶軸が判断される。第３のステップＳ６０３において、半導体ダイが、例えば図３Ａ～３Ｌを参照して説明されたように半導体デバイスに加工され、半導体デバイスは、第１の活性領域を有する第１のＶＣＳＥＬと、第２の活性領域を有する第２のＶＣＳＥＬであって、第１のＶＣＳＥＬの第１の活性領域及び第２のＶＣＳＥＬの第２の活性領域が、第１の結晶軸に沿って配列される、第２のＶＣＳＥＬと、第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間に配列される遮断構造であって、遮断構造が、第１の結晶軸に沿って第１のＶＣＳＥＬと第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、遮断構造と、を含む。
【0049】
本発明を図面及び上述の説明において詳細に図示及び説明してきたが、このような図示及び説明は、例証的又は例示的なものであり、限定的なものではないと見なされるべきものであり、本発明は、開示された実施形態に限定されるものではない。開示された実施形態に対する他の変形形態は、図面、本開示及び添付の特許請求の範囲を検討することにより、特許請求される本発明を実施する際に当業者によって理解され、実施され得る。
【0050】
特許請求の範囲において、「含む」という語は、他の要素又はステップを排除するものではなく、不定冠詞「１つの（ａ）」又は「１つの（ａｎ）」は、複数のものを排除するものではない。単一の要素又は他のユニットは、特許請求の範囲に記載されたいくつかの項目の機能を果たすことがある。ある手段が、相互に異なる従属請求項に記載されているという事実のみでは、これらの手段の組み合わせを有利に使用できないことを示すものではない。
【0051】
コンピュータプログラムは、他のハードウェアと共に又はその一部として供給される光記憶媒体又はソリッドステート媒体などの適切な非一時的媒体に格納／配布され得るが、インターネット又は他の有線若しくは無線の電気通信システムを介してなど、他の形態で配布され得る。
【0052】
特許請求の範囲におけるいかなる参照符号も特許請求の範囲を限定するものとして解釈されるべきではない。
【符号の説明】
【0053】
１ 半導体デバイス
２ 第１の結晶軸
３ 第２の結晶軸
１０ 第１のＶＣＳＥＬ
１１ 第２のＶＣＳＥＬ
１２ 第３のＶＣＳＥＬ
１３ 第４のＶＣＳＥＬ
２０ 第１の活性領域
２１ 第２の活性領域
２２ 第３の活性領域
３１ ブリッジ
３１’ ブリッジ
３２ 第２のブリッジ
３２’ 第２のブリッジ
４１ 遮断構造
２ 第１の結晶軸
３ 第２の結晶軸
１０ 第１のＶＣＳＥＬ
１１ 第２のＶＣＳＥＬ
１２ 第３のＶＣＳＥＬ
１３ 第４のＶＣＳＥＬ
２０ 第１の活性領域
２１ 第２の活性領域
２２ 第３の活性領域
３１ ブリッジ
３１’ ブリッジ
３２ 第２のブリッジ
３２’ 第２のブリッジ
４１ 遮断構造
【図1】
【図2】
【図3-1】
【図3-2】
【図3-3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2022-05-19
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを備える半導体デバイス（１）であって、
－ 第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、
－ 第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸（２）に沿って配列される、前記ブリッジ（３１、３１’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、前記遮断構造が、前記第１の結晶軸（２）に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造（４１）と、
を備える、半導体デバイス。
－ 第１の活性領域（２０）を有する第１のＶＣＳＥＬ（１０）と、
－ 第２の活性領域（２１）を有する第２のＶＣＳＥＬ（１１）と、
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとを接続するブリッジ（３１、３１’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸（２）に沿って配列される、前記ブリッジ（３１、３１’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）との間に配列される遮断構造（４１）であって、前記遮断構造が、前記第１の結晶軸（２）に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造（４１）と、
を備える、半導体デバイス。
【請求項2】
前記ＶＣＳＥＬアレイが、３０μｍ以下の、特に２０μｍ以下の、特に１７．５μｍ以下の、特に１５μｍ以下の、特に１０μｍ以下のピッチ（ｐ）を有する高密度アレイである、請求項１に記載の半導体デバイス。
【請求項3】
前記第１の結晶軸（２）に垂直な方向の前記遮断構造（４１）の幅（ｗ２）が、前記第１の結晶軸（２）に垂直な方向の第１の活性領域及び／又は第２の活性領域の幅（ｗ１）より広い、請求項１又は２に記載の半導体デバイス。
【請求項4】
前記第１の結晶軸に平行な方向の前記遮断構造（４１）の幅（ｄ１）が、前記ＶＣＳＥＬピッチの３０％未満、特に前記ＶＣＳＥＬピッチ（ｐ）の２０％未満、特に前記ＶＣＳＥＬピッチの１０％未満、特に前記ＶＣＳＥＬピッチの５％未満である、請求項１又は２に記載の半導体デバイス。
【請求項5】
前記遮断構造（４１）が、エッチング領域を含み、特に、前記遮断構造が、前記第１のＶＣＳＥＬ（１０）及び／又は第２のＶＣＳＥＬ（１１）の酸化に使用されるトレンチを含む、請求項１又は２に記載の半導体デバイス。
【請求項6】
前記エッチング領域の深さが、前記第１のＶＣＳＥＬ（１０）及び／又は第２のＶＣＳＥＬ（１１）の活性層の深さを超える、請求項５に記載の半導体デバイス。
【請求項7】
前記エッチング領域が、前記第１のＶＣＳＥＬ及び／又は第２のＶＣＳＥＬの上部コンタクト（７１、７２）から分離されている、請求項５に記載の半導体デバイス。
【請求項8】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する前記ブリッジ（３１）が、前記遮断構造（４１）の側部の周囲で屈曲する、請求項１又は２に記載の半導体デバイス。
【請求項9】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する第２のブリッジ（３１’）が、第１の側部とは異なる、前記遮断構造（４１）の第２の側部の周囲で屈曲する、請求項８に記載の半導体デバイス。
【請求項10】
前記第１のＶＣＳＥＬ（１０）と前記第２のＶＣＳＥＬ（１１）とを接続する前記ブリッジ（３１）が、前記第１のＶＣＳＥＬ（１０）、前記第２のＶＣＳＥＬ（１１）、第３の近隣ＶＣＳＥＬ（１２）、及び好ましくはさらに第４の近隣ＶＣＳＥＬ（１３）を接続するブリッジである、請求項１又は２に記載の半導体デバイス。
【請求項11】
前記アレイの前記第１のＶＣＳＥＬ（１０）及び前記第２のＶＣＳＥＬ（１１）が、共通上部コンタクト及び／又は共通底部コンタクトを有する、請求項１又は２に記載の半導体デバイス。
【請求項12】
－ 第３の活性領域（２２）を有する第３のＶＣＳＥＬ（１２）と、
－ 前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとを接続する第２のブリッジ（３２、３２’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域（２０）及び前記第３のＶＣＳＥＬの前記第３の活性領域（２２）が、第２の結晶軸（３）に沿って配列される、前記第２のブリッジ（３２、３２’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第３のＶＣＳＥＬ（１２）との間に配列される第２の遮断構造（４２）であって、前記遮断構造が、前記第２の結晶軸（３）に沿って前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記第２の遮断構造（４２）と、
をさらに備える、請求項１又は２に記載の半導体デバイス。
－ 前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとを接続する第２のブリッジ（３２、３２’）であって、
前記第１のＶＣＳＥＬの前記第１の活性領域（２０）及び前記第３のＶＣＳＥＬの前記第３の活性領域（２２）が、第２の結晶軸（３）に沿って配列される、前記第２のブリッジ（３２、３２’）と、
－ 前記第１のＶＣＳＥＬ（１０）と前記第３のＶＣＳＥＬ（１２）との間に配列される第２の遮断構造（４２）であって、前記遮断構造が、前記第２の結晶軸（３）に沿って前記第１のＶＣＳＥＬと前記第３のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記第２の遮断構造（４２）と、
をさらに備える、請求項１又は２に記載の半導体デバイス。
【請求項13】
前記第１のＶＣＳＥＬ（１０）が、長方形、特に二次活性領域を有し、遮断構造が、前記活性領域の各側部に設けられる、請求項１又は２に記載の半導体デバイス。
【請求項14】
前記半導体デバイス（１）が、長方形グリッド、特に二次グリッド上の行及び列に配列された複数のＶＣＳＥＬ（１０、１１、１２、１３）を含み、別個の遮断構造（４１、４２）が、前記グリッド上の近隣ＶＣＳＥＬの各対の間に設けられる、請求項１又は２に記載の半導体デバイス。
【請求項15】
垂直共振器面発光レーザ（ＶＣＳＥＬ）（１０、１１、１２、１３）アレイを備える半導体デバイスを製作する方法（６００）であって、
－ ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイを提供するステップ（Ｓ６０１）と、
－ 前記半導体ダイの表面に平行な、且つ前記垂直層スタックに垂直な方向の前記半導体ダイの結晶軸を判断するステップ（Ｓ６０２）と、
－ 前記半導体ダイを半導体デバイスに加工するステップ（Ｓ６０３）であって、前記半導体デバイスが、
－ 第１の活性領域を有する第１のＶＣＳＥＬ、
－ 第２の活性領域を有する第２のＶＣＳＥＬであって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸に沿って配列される、前記第２のＶＣＳＥＬ、並びに
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間に配列される遮断構造であって、前記遮断構造が、前記第１の結晶軸に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造を含む、前記加工するステップ（Ｓ６０３）と、
を含む、方法。
－ ＶＣＳＥＬの製作に適合される垂直層スタックを含む半導体ダイを提供するステップ（Ｓ６０１）と、
－ 前記半導体ダイの表面に平行な、且つ前記垂直層スタックに垂直な方向の前記半導体ダイの結晶軸を判断するステップ（Ｓ６０２）と、
－ 前記半導体ダイを半導体デバイスに加工するステップ（Ｓ６０３）であって、前記半導体デバイスが、
－ 第１の活性領域を有する第１のＶＣＳＥＬ、
－ 第２の活性領域を有する第２のＶＣＳＥＬであって、
前記第１のＶＣＳＥＬの前記第１の活性領域及び前記第２のＶＣＳＥＬの前記第２の活性領域が、第１の結晶軸に沿って配列される、前記第２のＶＣＳＥＬ、並びに
－ 前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間に配列される遮断構造であって、前記遮断構造が、前記第１の結晶軸に沿って前記第１のＶＣＳＥＬと前記第２のＶＣＳＥＬとの間の欠陥の伝搬を遮断するように適合される、前記遮断構造を含む、前記加工するステップ（Ｓ６０３）と、
を含む、方法。
【外国語明細書】