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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022180276
(43)【公開日】2022-12-06
(54)【発明の名称】集積回路、基板及び電子機器
(51)【国際特許分類】
H01L 21/822 20060101AFI20221129BHJP
G06F 3/00 20060101ALI20221129BHJP
【ＦＩ】
H01L27/04 F
H01L27/04 V
G06F3/00 P
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2021174914
(22)【出願日】2021-10-26
(31)【優先権主張番号】P 2021087037
(32)【優先日】2021-05-24
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000000295
【氏名又は名称】沖電気工業株式会社
(74)【代理人】
【識別番号】100174104
【弁理士】
【氏名又は名称】奥田 康一
(72)【発明者】
【氏名】渡辺 啓介
(72)【発明者】
【氏名】小川 陽平
(72)【発明者】
【氏名】伊藤 有希男
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AV02
5F038AV20
5F038BE05
5F038CD02
5F038CD09
5F038DF05
5F038DT02
5F038DT03
5F038DT12
5F038DT17
5F038DT19
5F038EZ20
(57)【要約】
【課題】機能性を向上する。
【解決手段】半導体集積回路３は、特性の異なる抵抗器６が接続されＶｃｃ及びＧＮＤと接続可能な端子１１を持つ半導体集積回路３であって、抵抗器６の何れかの端子の電位を変化させたときの抵抗器６の特性に基づく端子１１の電気的特性の変化から複数の設定条件を読み取り記憶部１８に記憶させ、記憶部１８に記憶させた複数の設定条件を半導体集積回路３を用いるときの設定条件として使用する。
【選択図】図７
【解決手段】半導体集積回路３は、特性の異なる抵抗器６が接続されＶｃｃ及びＧＮＤと接続可能な端子１１を持つ半導体集積回路３であって、抵抗器６の何れかの端子の電位を変化させたときの抵抗器６の特性に基づく端子１１の電気的特性の変化から複数の設定条件を読み取り記憶部１８に記憶させ、記憶部１８に記憶させた複数の設定条件を半導体集積回路３を用いるときの設定条件として使用する。
【選択図】図７
【特許請求の範囲】
【請求項1】
特性の異なるインピーダンス素子が接続され所定の電位の電源部と接続可能な端子を持つ集積回路であって、
前記インピーダンス素子の何れかの端子の電位を変化させたときの前記インピーダンス素子の特性に基づく前記端子の電気的特性の変化から複数の設定条件を読み取り記憶部に記憶させ、
前記記憶部に記憶させた前記複数の設定条件を前記集積回路を用いるときの設定条件として使用する
集積回路。
前記インピーダンス素子の何れかの端子の電位を変化させたときの前記インピーダンス素子の特性に基づく前記端子の電気的特性の変化から複数の設定条件を読み取り記憶部に記憶させ、
前記記憶部に記憶させた前記複数の設定条件を前記集積回路を用いるときの設定条件として使用する
集積回路。
【請求項2】
前記集積回路は、
前記端子の信号を入力する信号入力部と、
前記インピーダンス素子の何れかの端子と電気的に接続し前記電位を変化させる信号を出力する信号出力部を制御可能な制御部と
を有し、
前記制御部は、
前記信号出力部の制御に基づく前記端子の電気的特性の第１の遷移状態と前記第１の遷移状態よりも後の第２の遷移状態とから複数の設定条件を読み取らせる
ことを特徴とする請求項１に記載の集積回路。
前記端子の信号を入力する信号入力部と、
前記インピーダンス素子の何れかの端子と電気的に接続し前記電位を変化させる信号を出力する信号出力部を制御可能な制御部と
を有し、
前記制御部は、
前記信号出力部の制御に基づく前記端子の電気的特性の第１の遷移状態と前記第１の遷移状態よりも後の第２の遷移状態とから複数の設定条件を読み取らせる
ことを特徴とする請求項１に記載の集積回路。
【請求項3】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から第１信号を受けさせた後で、前記信号出力部から該第１信号と電気的特性が異なる第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定条件成立後の前記信号入力部の第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項２に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から第１信号を受けさせた後で、前記信号出力部から該第１信号と電気的特性が異なる第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定条件成立後の前記信号入力部の第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項２に記載の集積回路。
【請求項4】
前記インピーダンス素子は、プルアップ抵抗器又はプルダウン抵抗器の何れか一方であり、
前記端子は、前記プルアップ抵抗器を介して電源電圧に接続するか、又は前記プルダウン抵抗器を介して接地され、
前記プルアップ抵抗器又は前記プルダウン抵抗器は、互いに複数種類の抵抗値を有する
ことを特徴とする請求項３に記載の集積回路。
前記端子は、前記プルアップ抵抗器を介して電源電圧に接続するか、又は前記プルダウン抵抗器を介して接地され、
前記プルアップ抵抗器又は前記プルダウン抵抗器は、互いに複数種類の抵抗値を有する
ことを特徴とする請求項３に記載の集積回路。
【請求項5】
前記制御部は、
前記設定条件に応じ実装された、互いに異なる２種類の抵抗値を有する前記プルアップ抵抗器か、互いに異なる２種類の抵抗値を有する前記プルダウン抵抗器かの何れか１つの抵抗値に基づく前記端子の電位の変化から複数の設定条件を読み取らせる
ことを特徴とする請求項４に記載の集積回路。
前記設定条件に応じ実装された、互いに異なる２種類の抵抗値を有する前記プルアップ抵抗器か、互いに異なる２種類の抵抗値を有する前記プルダウン抵抗器かの何れか１つの抵抗値に基づく前記端子の電位の変化から複数の設定条件を読み取らせる
ことを特徴とする請求項４に記載の集積回路。
【請求項6】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後の前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項５に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後の前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項５に記載の集積回路。
【請求項7】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項６に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項６に記載の集積回路。
【請求項8】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号の電位に応じた１ビットと、前記第３信号の電位に応じた１ビットとを異なる桁として組み合わせた、１端子あたり２ビットの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項７に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号の電位に応じた１ビットと、前記第３信号の電位に応じた１ビットとを異なる桁として組み合わせた、１端子あたり２ビットの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項７に記載の集積回路。
【請求項9】
前記制御部は、
前記設定条件に応じ実装された、互いに異なる複数種類の抵抗値を有する前記プルアップ抵抗器か、互いに異なる複数種類の抵抗値を有する前記プルダウン抵抗器かの何れか１つの抵抗値に基づく前記端子の電位の変化から複数の設定条件を読み取らせる
ことを特徴とする請求項４に記載の集積回路。
前記設定条件に応じ実装された、互いに異なる複数種類の抵抗値を有する前記プルアップ抵抗器か、互いに異なる複数種類の抵抗値を有する前記プルダウン抵抗器かの何れか１つの抵抗値に基づく前記端子の電位の変化から複数の設定条件を読み取らせる
ことを特徴とする請求項４に記載の集積回路。
【請求項10】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後の前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項９に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後の前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項９に記載の集積回路。
【請求項11】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項１０に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号に対応する設定条件と前記第３信号に対応する設定条件とを前記記憶部に記憶させる
ことを特徴とする請求項１０に記載の集積回路。
【請求項12】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第３信号を受けさせてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の第４信号を受けさせ、前記第１信号の電位と、前記第３信号の電位と、前記第４信号の電位とに応じた、１端子あたり２ビットよりも多くの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項１１に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第３信号を受けさせてから所定時間経過後において、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の第４信号を受けさせ、前記第１信号の電位と、前記第３信号の電位と、前記第４信号の電位とに応じた、１端子あたり２ビットよりも多くの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項１１に記載の集積回路。
【請求項13】
前記制御部は、
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号の電位と、前記第２信号を出力させた後で前記信号出力部の出力を断させてから前記第３信号のロジックレベルが変化するまでの経過時間とに応じた、１端子あたり２ビットよりも多くのの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項１１に記載の集積回路。
前記信号出力部の出力を断した状態で前記信号入力部から前記第１信号を受けさせた後で、前記信号出力部から該第１信号とロジックレベルが異なる前記第２信号を出力させ、前記第２信号を出力させた後で前記信号出力部の出力を断させてから、前記プルアップ抵抗器又は前記プルダウン抵抗器の抵抗値が高いほど前記第２信号を出力させてからの経過時間に応じた電位の変化が小さい、前記信号入力部の前記第３信号を受けさせ、前記第１信号の電位と、前記第２信号を出力させた後で前記信号出力部の出力を断させてから前記第３信号のロジックレベルが変化するまでの経過時間とに応じた、１端子あたり２ビットよりも多くのの設定条件を前記記憶部に記憶させる
ことを特徴とする請求項１１に記載の集積回路。
【請求項14】
請求項１乃至請求項１３の何れかに記載の集積回路を有する基板であって、
前記集積回路の前記端子と接続される前記インピーダンス素子と、
前記インピーダンス素子と接続される前記電源部と
を有することを特徴とする基板。
前記集積回路の前記端子と接続される前記インピーダンス素子と、
前記インピーダンス素子と接続される前記電源部と
を有することを特徴とする基板。
【請求項15】
請求項１４に記載の基板を有する電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は集積回路、基板及び電子機器に関し、例えば画像形成装置に搭載された基板に実装された集積回路に適用して好適なものである。
【背景技術】
【0002】
従来、半導体集積回路においては、本来は出力として使用する端子を、電源投入時にはハイ・インピーダンスにすることで、端子に接続されたプルアップ抵抗器又はプルダウン抵抗器による端子の電位（１又は０）を読み取り、半導体集積回路のＩＣ（Integrated Circuit）チップ内部の設定値として使用することが、一般的に行われている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００４－４５４８１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
そのような半導体集積回路において、回路の構成によっては、情報取り込みに使用できる端子数を十分に確保できない場合がある。しかしながらこのような場合においても半導体集積回路は、１端子あたり１ビットしか情報を取り込むことができず、十分な設定数を確保できない場合があった。
【0005】
本発明は以上の点を考慮してなされたもので、機能性を向上し得る集積回路、基板及び電子機器を提案しようとするものである。
【課題を解決するための手段】
【0006】
かかる課題を解決するため本発明の集積回路においては、特性の異なるインピーダンス素子が接続され所定の電位の電源部と接続可能な端子を持つ集積回路であって、インピーダンス素子の何れかの端子の電位を変化させたときのインピーダンス素子の特性に基づく端子の電気的特性の変化から複数の設定条件を読み取り記憶部に記憶させ、記憶部に記憶させた複数の設定条件を集積回路を用いるときの設定条件として使用するようにした。
【0007】
また本発明の基板においては、上述した集積回路を有し、集積回路の端子と接続されるインピーダンス素子と、インピーダンス素子と接続される電源部とを設けるようにした。
【0008】
さらに本発明の基板においては、上述した基板を設けるようにした。
【0009】
本発明は、同一のインピーダンス素子実装位置に実装されるインピーダンス素子が、互いに電気的特性が異なるインピーダンス素子のうち何れか１つのインピーダンス素子が選択されて実装されることにより、インピーダンス素子の電気的特性に応じた複数の設定条件を読み取ることができる。
【発明の効果】
【0010】
本発明によれば機能性を向上し得る集積回路、基板及び電子機器を実現できる。
【図面の簡単な説明】
【0011】
【図1】プリンタの構成を示す図である。
【図2】第１の実施の形態による基板の構成を示すブロック図である。
【図3】第１の実施の形態による抵抗器実装位置及び抵抗定数の組み合わせを示すブロック図であり、（Ａ）は設定値３、（Ｂ）は設定値２、（Ｃ）は設定値１、（Ｄ）は設定値０である。
【図4】第１の実施の形態による抵抗器実装位置ＭＰｕに抵抗器が実装された場合の経過時間と信号線Ｌの電位Ｖｃとの関係を示すグラフである。
【図5】第１の実施の形態による抵抗器実装位置ＭＰｌに抵抗器が実装された場合の経過時間と信号線Ｌの電位Ｖｃとの関係を示すグラフである。
【図6】第１の実施の形態によるＩＯバッファ制御部とＩＯバッファとの間の信号を示すタイミングチャートであり、（Ａ）は設定値３、（Ｂ）は設定値２、（Ｃ）は設定値１、（Ｄ）は設定値０である。
【図7】第１の実施の形態による設定値読取処理手順を示すフローチャートである。
【図8】第２の実施の形態による基板の構成を示すブロック図である。
【図9】第２の実施の形態による基板の構成において、コンデンサ及び対向デバイスを等価な負荷容量を持つコンデンサに置き換えた状態を示すブロック図である。
【図10】第２及び第３の実施の形態による抵抗器実装位置及び抵抗定数の組み合わせを示すブロック図であり、（Ａ）は設定値７、（Ｂ）は設定値６、（Ｃ）は設定値５、（Ｄ）は設定値４、（Ｅ）は設定値３、（Ｆ）は設定値２、（Ｇ）は設定値１、（Ｈ）は設定値０である。
【図11】第２及び第３の実施の形態による抵抗器実装位置ＭＰｕに抵抗器が実装された場合の経過時間と信号線Ｌの電位Ｖｃとの関係を示すグラフである。
【図12】第２及び第３の実施の形態による抵抗器実装位置ＭＰｌに抵抗器が実装された場合の経過時間と信号線Ｌの電位Ｖｃとの関係を示すグラフである。
【図13】第２及び第３の実施の形態によるＩＯバッファ制御部とＩＯバッファとの間の信号を示すタイミングチャート（１）であり、（Ａ）は設定値７、（Ｂ）は設定値６、（Ｃ）は設定値５、（Ｄ）は設定値４である。
【図14】第２及び第３の実施の形態によるＩＯバッファ制御部とＩＯバッファとの間の信号を示すタイミングチャート（２）であり、（Ａ）は設定値３、（Ｂ）は設定値２、（Ｃ）は設定値１、（Ｄ）は設定値０である。
【図15】第２の実施の形態による設定値読取処理手順を示すフローチャートである。
【図16】第２の実施の形態による設定値読み替え対応表である。
【図17】第３の実施の形態による基板の構成を示すブロック図である。
【図18】第３の実施の形態による基板の構成において、コンデンサ及び対向デバイスを等価な負荷容量を持つコンデンサに置き換えた状態を示すブロック図である。
【図19】第３の実施の形態による設定値読取処理手順を示すフローチャートである。
【図20】第３の実施の形態による設定値読み替え対応表である。
【発明を実施するための形態】
【0012】
以下、発明を実施するための形態（以下実施の形態とする）について、図面を用いて説明する。
［１．第１の実施の形態］
［１－１．プリンタの構成］
図１に示すように、プリンタ１は、例えばカラー用電子写真式プリンタであり、用紙に対し、所望の画像を印刷する。プリンタ１は、筐体の内部に図２に示す基板２等の種々の部品が配置されている。プリンタ１は、例えば基板２に搭載された半導体集積回路３により全体を統括制御する。
［１．第１の実施の形態］
［１－１．プリンタの構成］
図１に示すように、プリンタ１は、例えばカラー用電子写真式プリンタであり、用紙に対し、所望の画像を印刷する。プリンタ１は、筐体の内部に図２に示す基板２等の種々の部品が配置されている。プリンタ１は、例えば基板２に搭載された半導体集積回路３により全体を統括制御する。
【0013】
［１－２．基板の構成］
図２に示すように、基板２は、半導体集積回路３、ＯＳＣ４、抵抗器６（抵抗器６ｓ又は６ｗ）、コンデンサ８及び対向デバイス１０が搭載されている。半導体集積回路３は、複数形成されている端子のうちの１つの端子である端子１１が信号線Ｌに接続されており、該信号線Ｌは、対向デバイス１０に接続されている。このため半導体集積回路３と対向デバイス１０とは、信号線Ｌで接続されている。
図２に示すように、基板２は、半導体集積回路３、ＯＳＣ４、抵抗器６（抵抗器６ｓ又は６ｗ）、コンデンサ８及び対向デバイス１０が搭載されている。半導体集積回路３は、複数形成されている端子のうちの１つの端子である端子１１が信号線Ｌに接続されており、該信号線Ｌは、対向デバイス１０に接続されている。このため半導体集積回路３と対向デバイス１０とは、信号線Ｌで接続されている。
【0014】
半導体集積回路３は、例えばＡＳＩＣ（Application Specific Integrated Circuit）であり、ＩＯバッファ１２、ＩＯバッファ制御部１４、送信部１６及び記憶部１８を有している。ＩＯバッファ１２は、ＬＶＴＴＬ（Ｌｏｗ Ｖｏｌｔａｇｅ ＴＴＬ）入出力バッファである。ＬＶＴＴＬの入力電位閾値は、Ｌｏｗレベルと判定される閾値であるＶｉｌが０．８［Ｖ］、Ｈｉｇｈレベルと判定される閾値であるＶｉｈが２．０［Ｖ］である。
【0015】
制御部としてのＩＯバッファ制御部１４は、ＩＯバッファ１２を制御する論理回路であり、ＩＯバッファ１２と３本の信号線である信号線Ｌｏｅ、信号線Ｌｏｕｔ及び信号線Ｌｉｎで相互に接続されており、信号線Ｌｏｅ及び信号線Ｌｏｕｔにそれぞれｏｅ信号及びｏｕｔ信号を出力すると共に、信号入力部としての信号線Ｌｉｎからｉｎ信号を入力する。このＩＯバッファ制御部１４は、ＩＯバッファ１２をハイ・インピーダンス状態（以下では、Ｈｉ－ｚ状態とも呼ぶ）にする場合、ｏｕｔ信号に関わらず信号線Ｌｏｅにｏｅ信号としてＬｏｗレベルである”０”を出力する（以下では、ｏｅ＝０とするとも呼ぶ）。以下では、ＩＯバッファ１２をハイ・インピーダンス状態にすることを、信号線Ｌの出力を断する（すなわちオープンする）とも呼ぶ。一方、ＩＯバッファ制御部１４は、ＩＯバッファ１２を介し信号線Ｌに”１”を出力する場合、信号線Ｌｏｅにｏｅ信号としてＨｉｇｈレベルである”１”を出力する（以下では、ｏｅ＝１とするとも呼ぶ）と共に、信号出力部としての信号線Ｌｏｕｔにｏｕｔ信号としてＨｉｇｈレベルである”１”を出力する（以下では、ｏｕｔ＝１とするとも呼ぶ）。また一方、ＩＯバッファ制御部１４は、ＩＯバッファ１２を介し信号線Ｌに”０”を出力する場合、ｏｅ＝１とすると共に、信号線Ｌｏｕｔにｏｕｔ信号としてＬｏｗレベルである”０”を出力する（以下では、ｏｕｔ＝０とするとも呼ぶ）。さらにＩＯバッファ制御部１４は、信号線ＬからＩＯバッファ１２を介し信号線Ｌｉｎからｉｎ信号を入力することにより、ｉｎ信号の値を読み取る。
【0016】
送信部１６は、半導体集積回路３の本来の使い方において、対向デバイス１０への出力信号ｔｘを送信する論理回路である。ＩＯバッファ制御部１４は、ＩＯバッファ１２を介し出力信号ｔｘを信号線Ｌに出力する場合、信号線Ｌｏｕｔにｏｕｔ信号としてｔｘを出力する（以下では、ｏｕｔ＝ｔｘとするとも呼ぶ）と共に、ｏｅ＝１とすることにより、ＩＯバッファ１２の信号制御権を、送信部１６に移譲する。
【0017】
記憶部１８は、端子１１からＩＯバッファ制御部１４が読み取った、半導体集積回路３において初期動作時に使用する設定値である、設定値３、設定値２、設定値１又は設定値０の何れか１つを記憶する。ＯＳＣ４は、発振器又は発振子であり、半導体集積回路３にクロックを供給する。クロック周波数は１０［ＭＨｚ］（周期０．１［μｓ］）とする。
【0018】
抵抗器６は、チップ抵抗器等の抵抗素子であり、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方の位置に、抵抗器６ｓ又は６ｗの何れか一方のみが実装される。すなわち、抵抗器実装位置ＭＰｕ及びＭＰｌの両方に抵抗器６が実装されることはない。以下では、抵抗器６ｓ及び６ｗをまとめて抵抗器６とも呼び、抵抗器実装位置ＭＰｕ及びＭＰｌをまとめてインピーダンス素子実装位置としての抵抗器実装位置ＭＰとも呼ぶ。抵抗器実装位置ＭＰｕに実装された抵抗器６は、一方の外部電極が信号線Ｌに、他方の外部電極がＶｃｃである３．３［Ｖ］に接続される。一方、抵抗器実装位置ＭＰｌに実装された抵抗器６は、一方の外部電極が信号線Ｌに、他方の外部電極がＧＮＤである０［Ｖ］に接続される。抵抗器６ｓの定数（すなわち抵抗値）である抵抗定数Ｒｓは、例えば２［ｋΩ］である。抵抗器６ｗの定数（すなわち抵抗値）である抵抗定数Ｒｗは、例えば１０［ｋΩ］である。
【0019】
コンデンサ８は、チップコンデンサ等により構成されており、一方の外部電極が信号線Ｌに、他方の外部電極が０［Ｖ］に接続されることにより、信号線Ｌと０［Ｖ］との間の容量成分として機能する。コンデンサ８の静電容量値は、Ｃ＝５０［ｐＦ］とする。対向デバイス１０は、半導体集積回路３が出力したデータを受信するデバイスである。
【0020】
［１－３．抵抗器実装位置及び抵抗定数の組み合わせについて］
図３（Ａ）、図３（Ｂ）、図３（Ｃ）及び図３（Ｄ）は、抵抗器６が基板２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒｓ及びＲｗとの組み合わせを示している。半導体集積回路３は、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる４種類のパターンに応じて、信号線Ｌから４種類の設定値である、設定値３、設定値２、設定値１又は設定値０を読み取る。図３の各図の抵抗器実装位置ＭＰと抵抗定数Ｒと、半導体集積回路３が読み取る設定値とは、以下の通りである。
図３（Ａ）、図３（Ｂ）、図３（Ｃ）及び図３（Ｄ）は、抵抗器６が基板２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒｓ及びＲｗとの組み合わせを示している。半導体集積回路３は、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる４種類のパターンに応じて、信号線Ｌから４種類の設定値である、設定値３、設定値２、設定値１又は設定値０を読み取る。図３の各図の抵抗器実装位置ＭＰと抵抗定数Ｒと、半導体集積回路３が読み取る設定値とは、以下の通りである。
【0021】
図３（Ａ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｓ、設定値＝３
図３（Ｂ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｗ、設定値＝２
図３（Ｃ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｗ、設定値＝１
図３（Ｄ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｓ、設定値＝０
図３（Ｂ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｗ、設定値＝２
図３（Ｃ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｗ、設定値＝１
図３（Ｄ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｓ、設定値＝０
【0022】
すなわち、例えば図３（Ａ）の場合、抵抗器実装位置ＭＰｕに抵抗定数Ｒｓの抵抗器６ｓが実装され、抵抗器実装位置ＭＰｌに何も実装されないとき、半導体集積回路３が設定値３を読み取ることを表している。
【0023】
また、上述したように、抵抗器実装位置ＭＰｕ及びＭＰｌは、下記の通りである。
抵抗器実装位置ＭＰｕ：信号線Ｌと３．３［Ｖ］との間
抵抗器実装位置ＭＰｌ：信号線Ｌと０［Ｖ］との間
抵抗器実装位置ＭＰｕ：信号線Ｌと３．３［Ｖ］との間
抵抗器実装位置ＭＰｌ：信号線Ｌと０［Ｖ］との間
【0024】
さらに、上述したように、抵抗定数Ｒｓ及びＲｗは、下記の通りである。
抵抗定数Ｒｓ：２［ｋΩ］
抵抗定数Ｒｗ：１０［ｋΩ］
抵抗定数Ｒｓ：２［ｋΩ］
抵抗定数Ｒｗ：１０［ｋΩ］
【0025】
［１－４．経過時間と信号線の電位との関係］
［１－４－１．抵抗器実装位置ＭＰｕに抵抗器６ｓ又は６ｗが実装された場合］
図４は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ｓ又は６ｗが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｕに実装され得る抵抗器６の定数は抵抗定数Ｒｓ（２［ｋΩ］）又は抵抗定数Ｒｗ（１０［ｋΩ］）の何れかであり、これら２つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて以下の（１）式で表現される。
［１－４－１．抵抗器実装位置ＭＰｕに抵抗器６ｓ又は６ｗが実装された場合］
図４は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ｓ又は６ｗが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｕに実装され得る抵抗器６の定数は抵抗定数Ｒｓ（２［ｋΩ］）又は抵抗定数Ｒｗ（１０［ｋΩ］）の何れかであり、これら２つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて以下の（１）式で表現される。
【0026】
【数1】
【0027】
ここで、ｅはネイピア数（２.７１８・・・）であり、τは時定数（単位：秒）である。抵抗定数Ｒｓ（２［ｋΩ］）及びＲｗ（１０［ｋΩ］）の場合、τの値はそれぞれ抵抗定数Ｒｓが２［ｋΩ］の場合は（２）式、抵抗定数Ｒｗが１０［ｋΩ］の場合は（３）式のように与えられる。
【0028】
【数2】
【0029】
【数3】
【0030】
このグラフから、抵抗定数Ｒｓ（２［ｋΩ］）の場合、遅くとも９５［μｓ］には信号線Ｌの電位ＶｃがＶｉｈ（２［Ｖ］）を超えており、これは、遅くとも９５［μｓ］後にはＩＯバッファ１２が信号線Ｌから”１”を読み取ることを意味する。一方で、抵抗定数Ｒｗ（１０［ｋΩ］）の場合、早くとも１３５［μｓ］までは信号線Ｌの電位ＶｃがＶｉｌ（０．８［Ｖ］）を超えておらず、これは、早くても１３５［μｓ］後まではＩＯバッファ１２が信号線Ｌから”０”を読み取ることを意味する。例えば、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）を開始してから１１５［μｓ］後には、抵抗定数Ｒｓ（２［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”１”を読み出し、抵抗定数Ｒｗ（１０［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”０”を読み出すことが言える。
【0031】
［１－４－２．抵抗器実装位置ＭＰｌに抵抗器６ｓ又は６ｗが実装された場合］
図５は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ｓ又は６ｗが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｌに実装され得る抵抗器６の定数は抵抗定数Ｒｓ（２［ｋΩ］）又は抵抗定数Ｒｗ（１０［ｋΩ］）の何れかであり、これら２つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて以下の（４）式で表現される。
図５は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ｓ又は６ｗが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｌに実装され得る抵抗器６の定数は抵抗定数Ｒｓ（２［ｋΩ］）又は抵抗定数Ｒｗ（１０［ｋΩ］）の何れかであり、これら２つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて以下の（４）式で表現される。
【0032】
【数4】
【0033】
ここで、ｅ及びτは、図４における説明と同様である。
【0034】
このグラフから、抵抗定数Ｒｓ（２［ｋΩ］）の場合、遅くとも１４５［μｓ］には信号線Ｌの電位ＶｃがＶｉｌ（０．８［Ｖ］）を下回っており、これは、遅くとも１４５［μｓ］後にはＩＯバッファ１２が信号線Ｌから”０”を読み取ることを意味する。一方で、抵抗定数Ｒｗ（１０［ｋΩ］）の場合、早くとも２５０［μｓ］までは信号線Ｌの電位ＶｃがＶｉｈ（２［Ｖ］）を上回ったままであり、これは、早くとも２５０［μｓ］まではＩＯバッファ１２が信号線Ｌから”１”を読み取ることを意味する。例えば、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）を開始してから２００［μｓ］後には、抵抗定数Ｒｓ（２［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”０”を読み出し、抵抗定数Ｒｗ（１０［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”１”を読み出すことが言える。
【0035】
［１－５．タイミングチャートについて］
図６に、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートを示す。それぞれ、図６（Ａ）は、図３（Ａ）に示した設定値３の場合のタイミングチャートＴＣ３、図６（Ｂ）は、図３（Ｂ）に示した設定値２の場合のタイミングチャートＴＣ２、図６（Ｃ）は、図３（Ｃ）に示した設定値１の場合のタイミングチャートＴＣ１、図６（Ｄ）は、図３（Ｄ）に示した設定値０の場合のタイミングチャートＴＣ０を示している。
図６に、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートを示す。それぞれ、図６（Ａ）は、図３（Ａ）に示した設定値３の場合のタイミングチャートＴＣ３、図６（Ｂ）は、図３（Ｂ）に示した設定値２の場合のタイミングチャートＴＣ２、図６（Ｃ）は、図３（Ｃ）に示した設定値１の場合のタイミングチャートＴＣ１、図６（Ｄ）は、図３（Ｄ）に示した設定値０の場合のタイミングチャートＴＣ０を示している。
【0036】
ここで、ｉｎ信号は、図４及び図５で示した信号線Ｌの電位Ｖｃ［Ｖ］から、ＬＶＴＴＬバッファであるＩＯバッファ１２が”０”又は”１”を読み取った結果である。ＩＯバッファ１２は、Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）である場合、ｉｎ信号が”１”である（以下ではｉｎ＝１とも呼ぶ）と判定する。またＩＯバッファ１２は、Ｖｉｌ（０．８［Ｖ］）＜Ｖｃ＜Ｖｉｈ（２．０［Ｖ］）である場合、ｉｎ信号が不定（”０”か”１”か定かではない）と判定する。さらにＩＯバッファ１２は、Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）である場合、ｉｎ信号が”０”である（以下ではｉｎ＝０とも呼ぶ）と判定する。
【0037】
［１－６．設定値読取処理］
次に、半導体集積回路３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ１について、図６のタイミングチャート及び図７のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる４パターンに対し説明する。ＩＯバッファ制御部１４は、設定値読取処理手順ＲＴ１を開始し、ステップＳＰ１へ移る。
次に、半導体集積回路３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ１について、図６のタイミングチャート及び図７のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる４パターンに対し説明する。ＩＯバッファ制御部１４は、設定値読取処理手順ＲＴ１を開始し、ステップＳＰ１へ移る。
【0038】
［１－６－１．設定値３の場合］
まず、図３（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｓの抵抗器６ｓが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝３の場合について、図６（Ａ）に示すタイミングチャートＴＣ３を用いて説明する。
まず、図３（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｓの抵抗器６ｓが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝３の場合について、図６（Ａ）に示すタイミングチャートＴＣ３を用いて説明する。
【0039】
電源が投入されると、ステップＳＰ１においてＩＯバッファ制御部１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０において第１時点における第１信号としてのｉｎ信号の値を読み取り、ステップＳＰ２へ移る。なお実際には、半導体集積回路３に電源が投入され、該半導体集積回路３のリセット信号がオンからオフにされた際に、ＩＯバッファ制御部１４は、時刻Ｔ０においてｉｎ信号の値を読み取る。ここでは、抵抗器６ｓが抵抗器実装位置ＭＰｕに実装され信号線Ｌが３．３［Ｖ］でプルアップされているため、ｉｎ信号＝”１”となる。ステップＳＰ２においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”１”であったため、ＩＯバッファ制御部１４はステップＳＰ２において肯定結果を得て、ステップＳＰ３へ移る。
【0040】
ステップＳＰ３においてＩＯバッファ制御部１４は、時刻Ｔ１において、ｏｕｔ＝０／ｏｅ＝１としてＩＯバッファ１２を、第２時点における第２信号としての”０”を出力する状態にし、一定時間経過後、ステップＳＰ４へ移る。このステップＳＰ３においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力する。
【0041】
ステップＳＰ４においてＩＯバッファ制御部１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、１１５［μｓ］経過後の時刻Ｔ４において第３時点における第３信号としてのｉｎ信号の値を読み取り、ステップＳＰ７へ移る。なお、ＩＯバッファ制御部１４は、ＯＳＣ４のクロック周波数が１０［ＭＨｚ］（周期０．１［μｓ］）であるため、１１５０クロックウェイトすることで１１５［μｓ］の経過をカウントする。ここでは、抵抗定数Ｒｓである。この場合、時刻Ｔ２（図４におけるｔ＝０［μｓ］）から９５［μｓ］経過後には抵抗定数Ｒｓの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”となっていることから、時刻Ｔ２から９５［μｓ］以上が経過した時刻Ｔ４においてもｉｎ＝”１”となる。
【0042】
ステップＳＰ７においてＩＯバッファ制御部１４は、時刻Ｔ８においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ８へ移る。
【0043】
ステップＳＰ８においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値と、ステップＳＰ４において読み取ったｉｎ信号の値とに基づいて、現在の設定値を判定し、ステップＳＰ９へ移る。具体的にＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値を設定値における２進数表示での２ビットのうち最上位ビットとすると共に、ステップＳＰ４において読み取ったｉｎ信号の値を設定値における２進数表示での２ビットのうち最下位ビットとする。この場合、ステップＳＰ１において読み取ったｉｎ信号の値は”１”であるため設定値の最上位ビットは”１”、ステップＳＰ４において読み取ったｉｎ信号の値は”１”であるため設定値の最下位ビットは”１”となり、ＩＯバッファ制御部１４は、現在の設定値は２進数表示で”１１ｂ”であると判定し、この”１１ｂ”から、設定値は３であると判定する。
【0044】
ステップＳＰ９においてＩＯバッファ制御部１４は、判定した設定値を記憶部１８へ記憶し、ステップＳＰ１０へ移り設定値読取処理手順ＲＴ１を終了する。このようにＩＯバッファ制御部１４は、ｉｎ信号の値を２回読み取り、それぞれ、１回目に読み取ったｉｎ信号の値と、２回目に読み取ったｉｎ信号の値とを設定値における２進数表示での最上位ビットと最下位ビットとして扱い、設定値を判定する。
【0045】
［１－６－２．設定値２の場合］
次に、図３（Ｂ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｗの抵抗器６ｗが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝２の場合について、図６（Ｂ）に示すタイミングチャートＴＣ２を用いて説明する。
次に、図３（Ｂ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｗの抵抗器６ｗが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝２の場合について、図６（Ｂ）に示すタイミングチャートＴＣ２を用いて説明する。
【0046】
電源が投入されると、ステップＳＰ１においてＩＯバッファ制御部１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０においてｉｎ信号の値を読み取り、ステップＳＰ２へ移る。ここでは、抵抗器６ｗが抵抗器実装位置ＭＰｕに実装され信号線Ｌが３．３［Ｖ］でプルアップされているため、ｉｎ信号＝”１”となる。ステップＳＰ２においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”１”であったため、ＩＯバッファ制御部１４はステップＳＰ２において肯定結果を得て、ステップＳＰ３へ移る。
【0047】
ステップＳＰ３においてＩＯバッファ制御部１４は、時刻Ｔ１において、ｏｕｔ＝０／ｏｅ＝１としてＩＯバッファ１２を”０”を出力する状態にし、一定時間経過後、ステップＳＰ４へ移る。
【0048】
ステップＳＰ４においてＩＯバッファ制御部１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、１１５［μｓ］経過後の時刻Ｔ４においてｉｎ信号の値を読み取り、ステップＳＰ７へ移る。ここでは、抵抗定数Ｒｗである。この場合、時刻Ｔ２（図４におけるｔ＝０［μｓ］）から１３５［μｓ］経過前までは抵抗定数Ｒｗの場合の信号線Ｌの電位Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）となりｉｎ＝”０”を維持していることから、時刻Ｔ２から１３５［μｓ］が経過する前の時刻Ｔ４においてもｉｎ＝”０”となる。
【0049】
ステップＳＰ７においてＩＯバッファ制御部１４は、時刻Ｔ８においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ８へ移る。
【0050】
ステップＳＰ８においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値と、ステップＳＰ４において読み取ったｉｎ信号の値とに基づいて、現在の設定値を判定し、ステップＳＰ９へ移る。この場合、ステップＳＰ１において読み取ったｉｎ信号の値は”１”であるため設定値の最上位ビットは”１”、ステップＳＰ４において読み取ったｉｎ信号の値は”０”であるため設定値の最下位ビットは”０”となり、ＩＯバッファ制御部１４は、現在の設定値は２進数表示で”１０ｂ”であると判定し、この”１０ｂ”から、設定値は２であると判定する。
【0051】
ステップＳＰ９においてＩＯバッファ制御部１４は、判定した設定値を記憶部１８へ記憶し、ステップＳＰ１０へ移り設定値読取処理手順ＲＴ１を終了する。
【0052】
［１－６－３．設定値１の場合］
次に、図３（Ｃ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｗの抵抗器６ｗが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図６（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
次に、図３（Ｃ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｗの抵抗器６ｗが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図６（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
【0053】
電源が投入されると、ステップＳＰ１においてＩＯバッファ制御部１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０においてｉｎ信号の値を読み取り、ステップＳＰ２へ移る。ここでは、抵抗器６ｗが抵抗器実装位置ＭＰｌに実装され信号線Ｌが０［Ｖ］でプルダウンされているため、ｉｎ信号＝”０”となる。ステップＳＰ２においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”０”であったため、ＩＯバッファ制御部１４はステップＳＰ２において否定結果を得て、ステップＳＰ５へ移る。
【0054】
ステップＳＰ５においてＩＯバッファ制御部１４は、時刻Ｔ１において、ｏｕｔ＝１／ｏｅ＝１としてＩＯバッファ１２を”１”を出力する状態にし、一定時間経過後、ステップＳＰ６へ移る。このステップＳＰ５においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力する。
【0055】
ステップＳＰ６においてＩＯバッファ制御部１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、２００［μｓ］経過後の時刻Ｔ７において第３時点における第３信号としてのｉｎ信号の値を読み取り、ステップＳＰ７へ移る。なお、ＩＯバッファ制御部１４は、ＯＳＣ４のクロック周波数が１０［ＭＨｚ］（周期０．１［μｓ］）であるため、２０００クロックウェイトすることで２００［μｓ］の経過をカウントする。ここでは、抵抗定数Ｒｗである。この場合、時刻Ｔ２（図５におけるｔ＝０［μｓ］）から２５０［μｓ］経過前までは抵抗定数Ｒｗの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”を維持していることから、時刻Ｔ２から２５０［μｓ］が経過する前の時刻Ｔ７においてもｉｎ＝”１”となる。
【0056】
ステップＳＰ７においてＩＯバッファ制御部１４は、時刻Ｔ８においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ８へ移る。
【0057】
ステップＳＰ８においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値と、ステップＳＰ６において読み取ったｉｎ信号の値とに基づいて、現在の設定値を判定し、ステップＳＰ９へ移る。この場合、ステップＳＰ１において読み取ったｉｎ信号の値は”０”であるため設定値の最上位ビットは”０”、ステップＳＰ６において読み取ったｉｎ信号の値は”１”であるため設定値の最下位ビットは”１”となり、ＩＯバッファ制御部１４は、現在の設定値は２進数表示で”０１ｂ”であると判定し、この”０１ｂ”から、設定値は１であると判定する。
【0058】
ステップＳＰ９においてＩＯバッファ制御部１４は、判定した設定値を記憶部１８へ記憶し、ステップＳＰ１０へ移り設定値読取処理手順ＲＴ１を終了する。
【0059】
［１－６－４．設定値０の場合］
次に、図３（Ｄ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｓの抵抗器６ｓが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝０の場合について、図６（Ｄ）に示すタイミングチャートＴＣ０を用いて説明する。
次に、図３（Ｄ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｓの抵抗器６ｓが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝０の場合について、図６（Ｄ）に示すタイミングチャートＴＣ０を用いて説明する。
【0060】
電源が投入されると、ステップＳＰ１においてＩＯバッファ制御部１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０においてｉｎ信号の値を読み取り、ステップＳＰ２へ移る。ここでは、抵抗器６ｓが抵抗器実装位置ＭＰｌに実装され信号線Ｌが０［Ｖ］でプルダウンされているため、ｉｎ信号＝”０”となる。ステップＳＰ２においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”０”であったため、ＩＯバッファ制御部１４はステップＳＰ２において否定結果を得て、ステップＳＰ５へ移る。
【0061】
ステップＳＰ５においてＩＯバッファ制御部１４は、時刻Ｔ１において、ｏｕｔ＝１／ｏｅ＝１としてＩＯバッファ１２を”１”を出力する状態にし、一定時間経過後、ステップＳＰ６へ移る。
【0062】
ステップＳＰ６においてＩＯバッファ制御部１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、２００［μｓ］経過後の時刻Ｔ７においてｉｎ信号の値を読み取り、ステップＳＰ７へ移る。ここでは、抵抗定数Ｒｓである。この場合、時刻Ｔ２（図５におけるｔ＝０［μｓ］）から１４５［μｓ］経過後には抵抗定数Ｒｓの場合の信号線Ｌの電位Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）となりｉｎ＝”０”となっていることから、時刻Ｔ２から１４５［μｓ］以上が経過した時刻Ｔ７においてもｉｎ＝”０”となる。
【0063】
ステップＳＰ７においてＩＯバッファ制御部１４は、時刻Ｔ８においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ８へ移る。
【0064】
ステップＳＰ８においてＩＯバッファ制御部１４は、ステップＳＰ１において読み取ったｉｎ信号の値と、ステップＳＰ６において読み取ったｉｎ信号の値とに基づいて、現在の設定値を判定し、ステップＳＰ９へ移る。この場合、ステップＳＰ１において読み取ったｉｎ信号の値は”０”であるため設定値の最上位ビットは”０”、ステップＳＰ６において読み取ったｉｎ信号の値は”０”であるため設定値の最下位ビットは”０”となり、ＩＯバッファ制御部１４は、現在の設定値は２進数表示で”００ｂ”であると判定し、この”００ｂ”から、設定値は０であると判定する。
【0065】
ステップＳＰ９においてＩＯバッファ制御部１４は、判定した設定値を記憶部１８へ記憶し、ステップＳＰ１０へ移り設定値読取処理手順ＲＴ１を終了する。
【0066】
［１－７．効果等］
以上の構成において基板２は、半導体集積回路３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ｓ又は６ｗの何れか一方を実装するようにした。すなわち基板２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
以上の構成において基板２は、半導体集積回路３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ｓ又は６ｗの何れか一方を実装するようにした。すなわち基板２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
【0067】
また半導体集積回路３は、まずハイ・インピーダンス状態において端子１１の状態を読み取って１ビットの設定を取り込み、次に、端子１１を、先程読み取った状態とはロジックレベルが異なるように一度０出力又は１出力状態にしてから、もう一度ハイ・インピーダンス状態に戻し、一定時間後に端子１１の状態を再び読み取り、もう１ビットの設定値を取り込むようにした。このため半導体集積回路３は、１端子である端子１１において、２ビットの設定値を取り込むことができる。
【0068】
これにより半導体集積回路３は、従来のような、１種類の抵抗値により構成されたプルアップ抵抗器又はプルダウン抵抗器により１端子あたり１ビットの設定値をハイ・インピーダンス状態において読み取る場合と比較して、設定値等の情報の取り込みに使用できる端子数が従来と同一である場合であっても、従来と比べて２倍の設定数の情報を取り込むことができる。
【0069】
ここで、抵抗器６を省略し、シリアルインターフェースＩＣを信号線Ｌに接続することにより、該シリアルインターフェースＩＣからｉｎ信号として設定値となる２進数の値を半導体集積回路３に入力することにより、半導体集積回路３が設定値を読み取ることも考えられる。しかしながらその場合、シリアルインターフェースＩＣを追加する必要があるため、基板２の構成が複雑化してしまうと共にコストアップしてしまう。
【0070】
これに対し基板２は、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、抵抗器６ｓ又は６ｗの何れか一方を実装するようにした。このため基板２は、構成を簡素化すると共に低廉化できる。
【0071】
以上の構成によれば集積回路としての半導体集積回路３は、特性としての抵抗値の異なるインピーダンス素子としての抵抗器６が接続され所定の電位の電源部としてのＶｃｃ及びＧＮＤと接続可能な端子１１を持つ半導体集積回路３であって、抵抗器６の何れかの端子の電位を変化させたときの抵抗器６の特性に基づく端子１１の電気的特性の変化から複数の設定条件を読み取り記憶部１８に記憶させ、記憶部１８に記憶させた複数の設定条件を半導体集積回路３を用いるときの設定条件として使用するようにした。
【0072】
これにより半導体集積回路３は、同一の抵抗器実装位置ＭＰに実装される抵抗器６が、互いに電気的特性が異なる抵抗器６のうち何れか１つの抵抗器６が選択されて実装されることにより、抵抗器６の電気的特性に応じた複数の設定条件を読み取ることができる。
【0073】
［２．第２の実施の形態］
［２－１．プリンタの構成］
図１と、図２と対応する部材に同一符号を付した図８とに示すように、第２の実施の形態による第２の実施の形態によるプリンタ１０１は、第１の実施の形態によるプリンタ１と比較して、基板２に代えて基板１０２が設けられている点が相違するものの、他の点については同様に構成されている。
［２－１．プリンタの構成］
図１と、図２と対応する部材に同一符号を付した図８とに示すように、第２の実施の形態による第２の実施の形態によるプリンタ１０１は、第１の実施の形態によるプリンタ１と比較して、基板２に代えて基板１０２が設けられている点が相違するものの、他の点については同様に構成されている。
【0074】
［２－２．基板の構成］
図８に示すように、第２の実施の形態による第２の実施の形態による基板１０２は、第１の実施の形態による基板２と比較して、半導体集積回路３に代えて半導体集積回路１０３が設けられていると共に、抵抗器６（抵抗器６ｓ又は６ｗ）に代えて抵抗器６（抵抗器６ａ、６ｂ、６ｃ又は６ｄ）が設けられている点が相違するものの、他の点については同様に構成されている。第２の実施の形態による半導体集積回路１０３は、第１の実施の形態による半導体集積回路３と比較して、ＩＯバッファ制御部１４に代えてＩＯバッファ制御部１１４が設けられている点が相違するものの、他の点については同様に構成されている。
図８に示すように、第２の実施の形態による第２の実施の形態による基板１０２は、第１の実施の形態による基板２と比較して、半導体集積回路３に代えて半導体集積回路１０３が設けられていると共に、抵抗器６（抵抗器６ｓ又は６ｗ）に代えて抵抗器６（抵抗器６ａ、６ｂ、６ｃ又は６ｄ）が設けられている点が相違するものの、他の点については同様に構成されている。第２の実施の形態による半導体集積回路１０３は、第１の実施の形態による半導体集積回路３と比較して、ＩＯバッファ制御部１４に代えてＩＯバッファ制御部１１４が設けられている点が相違するものの、他の点については同様に構成されている。
【0075】
記憶部１８は、図１６に示す設定値読み替え対応表ＴＢ１（後述する）を予め記憶している。また記憶部１８は、ＩＯバッファ制御部１１４から受信したｉｎ信号の値を記憶する。ＩＯバッファ制御部１４は、記憶部１８に格納した複数のｉｎ信号の値に基づき、設定値読み替え対応表ＴＢ１（図１６）を参照し、設定値を決定する。さらに記憶部１８は、端子１１からＩＯバッファ制御部１１４が読み取った、半導体集積回路１０３において初期動作時に使用する設定値である、設定値７、設定値６、設定値５、設定値４、設定値３、設定値２、設定値１又は設定値０の何れか１つを記憶する。
【0076】
図９に、コンデンサ８及び対向デバイス１０を等価な負荷容量を持つコンデンサ９に置き換えた状態の基板１０２を示す。コンデンサ９の静電容量値は、Ｃ＝５０［ｐＦ］とする。コンデンサ８は、信号線Ｌと０［Ｖ］との間の寄生容量を含んでいても良い。
【0077】
抵抗器６は、チップ抵抗器等の抵抗素子であり、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方の位置に、抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つのみが実装される。すなわち、抵抗器実装位置ＭＰｕ及びＭＰｌの両方に抵抗器６が実装されることはない。以下では、抵抗器６ａ、６ｂ、６ｃ及び６ｄをまとめて抵抗器６とも呼ぶ。抵抗器６ａ、６ｂ、６ｃ及び６ｄそれぞれの抵抗定数Ｒａ、Ｒｂ、Ｒｃ及びＲｄは、例えば、１［ｋΩ］、５．１［ｋΩ］、２０［ｋΩ］及び１００［ｋΩ］である。
【0078】
［２－３．抵抗器実装位置及び抵抗定数の組み合わせについて］
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１０（Ｅ）、図１０（Ｆ）、図１０（Ｇ）及び図１０（Ｈ）は、抵抗器６が基板１０２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒａ、Ｒｂ、Ｒｃ及びＲｄとの組み合わせを示している。半導体集積回路１０３は、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンに応じて、信号線Ｌから８種類の設定値である、設定値７、設定値６、設定値５、設定値４、設定値３、設定値２、設定値１又は設定値０を読み取る。図１０の各図の抵抗器実装位置ＭＰと抵抗定数Ｒと、半導体集積回路１０３が読み取る設定値とは、以下の通りである。
図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１０（Ｄ）、図１０（Ｅ）、図１０（Ｆ）、図１０（Ｇ）及び図１０（Ｈ）は、抵抗器６が基板１０２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒａ、Ｒｂ、Ｒｃ及びＲｄとの組み合わせを示している。半導体集積回路１０３は、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンに応じて、信号線Ｌから８種類の設定値である、設定値７、設定値６、設定値５、設定値４、設定値３、設定値２、設定値１又は設定値０を読み取る。図１０の各図の抵抗器実装位置ＭＰと抵抗定数Ｒと、半導体集積回路１０３が読み取る設定値とは、以下の通りである。
【0079】
図１０（Ａ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒａ、設定値＝７
図１０（Ｂ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｂ、設定値＝６
図１０（Ｃ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｃ、設定値＝５
図１０（Ｄ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｄ、設定値＝４
図１０（Ｅ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｄ、設定値＝３
図１０（Ｆ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｃ、設定値＝２
図１０（Ｇ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｂ、設定値＝１
図１０（Ｈ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒａ、設定値＝０
図１０（Ｂ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｂ、設定値＝６
図１０（Ｃ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｃ、設定値＝５
図１０（Ｄ）：抵抗器実装位置ＭＰｕ、抵抗定数Ｒｄ、設定値＝４
図１０（Ｅ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｄ、設定値＝３
図１０（Ｆ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｃ、設定値＝２
図１０（Ｇ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒｂ、設定値＝１
図１０（Ｈ）：抵抗器実装位置ＭＰｌ、抵抗定数Ｒａ、設定値＝０
【0080】
すなわち、例えば図１０（Ａ）の場合、抵抗器実装位置ＭＰｕに抵抗定数Ｒａの抵抗器６ａが実装され、抵抗器実装位置ＭＰｌに何も実装されないとき、半導体集積回路１０３が設定値７を読み取ることを表している。
【0081】
［２－４．経過時間と信号線の電位との関係］
［２－４－１．抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１１は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｕに実装され得る抵抗器６の定数は抵抗定数Ｒａ（１［ｋΩ］）、Ｒｂ（５．１［ｋΩ］）、Ｒｃ（２０［ｋΩ］）又はＲｄ（１００［ｋΩ］）の何れかであり、これら４つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて上述した（１）式で表現される。
［２－４－１．抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１１は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｕに実装され得る抵抗器６の定数は抵抗定数Ｒａ（１［ｋΩ］）、Ｒｂ（５．１［ｋΩ］）、Ｒｃ（２０［ｋΩ］）又はＲｄ（１００［ｋΩ］）の何れかであり、これら４つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて上述した（１）式で表現される。
【0082】
抵抗定数Ｒａ（１［ｋΩ］）、Ｒｂ（５．１［ｋΩ］）、Ｒｃ（２０［ｋΩ］）及びＲｄ（１００［ｋΩ］）の場合、τの値はそれぞれ抵抗定数Ｒａが１［ｋΩ］の場合は（５）式、抵抗定数Ｒｂが５．１［ｋΩ］の場合は（６）式、抵抗定数Ｒｃが２０［ｋΩ］の場合は（７）式、抵抗定数Ｒｄが１００［ｋΩ］の場合は（８）式のように与えられる。
【0083】
【数5】
【0084】
【数6】
【0085】
【数7】
【0086】
【数8】
【0087】
このグラフから、抵抗定数Ｒａ（１［ｋΩ］）の場合、遅くとも４７［μｓ］には信号線Ｌの電位ＶｃがＶｉｈ（２［Ｖ］）を超えており、これは、遅くとも４７［μｓ］後にはＩＯバッファ１２が信号線Ｌから”１”を読み取ることを意味する。一方で、抵抗定数Ｒｂ（５．１［ｋΩ］）の場合、早くとも７０［μｓ］までは信号線Ｌの電位ＶｃがＶｉｌ（０．８［Ｖ］）を超えておらず、これは、早くても７０［μｓ］後まではＩＯバッファ１２が信号線Ｌから”０”を読み取ることを意味する。例えば、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）を開始してから６０［μｓ］後には、抵抗定数Ｒａ（１［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”１”を読み出し、抵抗定数Ｒｂ（５．１［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”０”を読み出すことが言える。
【0088】
［２－４－２．抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１２は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｌに実装され得る抵抗器６の定数は抵抗定数Ｒａ（１［ｋΩ］）、Ｒｂ（５．１［ｋΩ］）、Ｒｃ（２０［ｋΩ］）又はＲｄ（１００［ｋΩ］）の何れかであり、これら４つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて上述した（４）式で表現される。
図１２は、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフである。このグラフにおいては、抵抗器実装位置ＭＰｌに実装され得る抵抗器６の定数は抵抗定数Ｒａ（１［ｋΩ］）、Ｒｂ（５．１［ｋΩ］）、Ｒｃ（２０［ｋΩ］）又はＲｄ（１００［ｋΩ］）の何れかであり、これら４つのケースにおける電位変化が示されている。信号線Ｌの電位Ｖｃ［Ｖ］は、スタートからの時間ｔ（秒）を用いて上述した（４）式で表現される。
【0089】
ここで、ｅ及びτは、図１１における説明と同様である。
【0090】
このグラフから、抵抗定数Ｒａ（１［ｋΩ］）の場合、遅くとも７１［μｓ］には信号線Ｌの電位ＶｃがＶｉｌ（０．８［Ｖ］）を下回っており、これは、遅くとも７１［μｓ］後にはＩＯバッファ１２が信号線Ｌから”０”を読み取ることを意味する。一方で、抵抗定数Ｒｂ（５．１［ｋΩ］）の場合、早くとも１２７［μｓ］までは信号線Ｌの電位ＶｃがＶｉｈ（２［Ｖ］）を上回ったままであり、これは、早くとも１２７［μｓ］まではＩＯバッファ１２が信号線Ｌから”１”を読み取ることを意味する。例えば、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）を開始してから１００［μｓ］後には、抵抗定数Ｒａ（１［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”０”を読み出し、抵抗定数Ｒｂ（５．１［ｋΩ］）の場合はＩＯバッファ１２が信号線Ｌから”１”を読み出すことが言える。
【0091】
［２－５．タイミングチャートについて］
図１３及び図１４に、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部１１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートを示す。それぞれ、図１３（Ａ）は、図１０（Ａ）に示した設定値７の場合のタイミングチャートＴＣ７、図１３（Ｂ）は、図１０（Ｂ）に示した設定値６の場合のタイミングチャートＴＣ６、図１３（Ｃ）は、図１０（Ｃ）に示した設定値５の場合のタイミングチャートＴＣ５、図１３（Ｄ）は、図１０（Ｄ）に示した設定値４の場合のタイミングチャートＴＣ４、図１４（Ａ）は、図１０（Ｅ）に示した設定値３の場合のタイミングチャートＴＣ３、図１４（Ｂ）は、図１０（Ｆ）に示した設定値２の場合のタイミングチャートＴＣ２、図１４（Ｃ）は、図１０（Ｇ）に示した設定値１の場合のタイミングチャートＴＣ１、図１４（Ｄ）は、図１０（Ｈ）に示した設定値０の場合のタイミングチャートＴＣ０を示している。
図１３及び図１４に、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部１１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートを示す。それぞれ、図１３（Ａ）は、図１０（Ａ）に示した設定値７の場合のタイミングチャートＴＣ７、図１３（Ｂ）は、図１０（Ｂ）に示した設定値６の場合のタイミングチャートＴＣ６、図１３（Ｃ）は、図１０（Ｃ）に示した設定値５の場合のタイミングチャートＴＣ５、図１３（Ｄ）は、図１０（Ｄ）に示した設定値４の場合のタイミングチャートＴＣ４、図１４（Ａ）は、図１０（Ｅ）に示した設定値３の場合のタイミングチャートＴＣ３、図１４（Ｂ）は、図１０（Ｆ）に示した設定値２の場合のタイミングチャートＴＣ２、図１４（Ｃ）は、図１０（Ｇ）に示した設定値１の場合のタイミングチャートＴＣ１、図１４（Ｄ）は、図１０（Ｈ）に示した設定値０の場合のタイミングチャートＴＣ０を示している。
【0092】
ここで、第１の実施の形態と同様に、ｉｎ信号は、図１１及び図１２で示した信号線Ｌの電位Ｖｃ［Ｖ］から、ＬＶＴＴＬバッファであるＩＯバッファ１２が”０”又は”１”を読み取った結果である。ＩＯバッファ１２は、Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）である場合、ｉｎ信号が”１”である（以下ではｉｎ＝１とも呼ぶ）と判定する。またＩＯバッファ１２は、Ｖｉｌ（０．８［Ｖ］）＜Ｖｃ＜Ｖｉｈ（２．０［Ｖ］）である場合、ｉｎ信号が不定（”０”か”１”か定かではない）と判定する。さらにＩＯバッファ１２は、Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）である場合、ｉｎ信号が”０”である（以下ではｉｎ＝０とも呼ぶ）と判定する。
【0093】
図１３に示す時刻Ｔｕａ、Ｔｕｂ、Ｔｕｃ及びＴｕｄは、それぞれ、抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ及び６ｄが実装された場合の、時刻Ｔ２からｉｎ＝１が確定するまでの時間である。また図１４に示す時刻Ｔｄａ、Ｔｄｂ、Ｔｄｃ及びＴｄｄは、それぞれ、抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ及び６ｄが実装された場合の、時刻Ｔ２からｉｎ＝０が確定するまでの時間である。
【0094】
図１３に示す時刻Ｔｉｕｂ、Ｔｉｕｃ及びＴｉｕｄは、それぞれ、抵抗器実装位置ＭＰｕに抵抗器６ｂ、６ｃ及び６ｄが実装された場合の、時刻Ｔ２からｉｎ信号が不定となるまでの時間である。また図１４に示す時刻Ｔｉｄｂ、Ｔｉｄｃ及びＴｉｄｄは、それぞれ、抵抗器実装位置ＭＰｌに抵抗器６ｂ、６ｃ及び６ｄが実装された場合の、時刻Ｔ２からｉｎ信号が不定となるまでの時間である。
【0095】
図１１及び図１２より、第２の実施の形態においてはそれぞれ以下の値となる。抵抗器実装位置ＭＰｕに抵抗器６ａが実装された場合、時刻Ｔｕａ＝４７［μｓ］。抵抗器実装位置ＭＰｕに抵抗器６ｂが実装された場合、時刻Ｔｉｕｂ＝７０［μｓ］、時刻Ｔｕｂ＝２３８［μｓ］。抵抗器実装位置ＭＰｕに抵抗器６ｃが実装された場合、時刻Ｔｉｕｃ＝２７７［μｓ］、時刻Ｔｕｃ＝９３２［μｓ］。抵抗器実装位置ＭＰｕに抵抗器６ｄが実装された場合、時刻Ｔｉｕｄ＝１３８８［μｓ］。抵抗器実装位置ＭＰｌに抵抗器６ａが実装された場合、時刻Ｔｄａ＝７１［μｓ］。抵抗器実装位置ＭＰｌに抵抗器６ｂが実装された場合、時刻Ｔｉｄｂ＝１２７［μｓ］、時刻Ｔｄｂ＝３６２［μｓ］。抵抗器実装位置ＭＰｌに抵抗器６ｃが実装された場合、時刻Ｔｉｄｃ＝５００［μｓ］、時刻Ｔｄｃ＝１４１７［μｓ］。抵抗器実装位置ＭＰｌに抵抗器６ｄが実装された場合、時刻Ｔｉｄｄ＝２５０３［μｓ］。
【0096】
図１３及び図１４に示す時刻Ｔ３、Ｔ４及びＴ５は、それぞれ、図１５の設定値読取処理手順ＲＴ１０１におけるステップＳＰ１５、ＳＰ１６及びＳＰ１７、又は、ステップＳＰ２０、ＳＰ２１及びＳＰ２２においてＩＯバッファ制御部１１４がｉｎ信号の値を読み取る時刻である。
【0097】
抵抗器実装位置ＭＰｕに抵抗器６が実装された場合、時刻Ｔ３、Ｔ４及びＴ５は、時刻Ｔｕａ＜時刻Ｔ３＜時刻Ｔｉｕｂ、時刻Ｔｕｂ＜時刻Ｔ４＜時刻Ｔｉｕｃ、時刻Ｔｕｃ＜時刻Ｔ５＜時刻Ｔｉｕｄとなる時刻が設定される。具体的に、第２の実施の形態においては、抵抗器実装位置ＭＰｕに抵抗器６が実装された場合、時刻Ｔ３＝６０［μｓ］、時刻Ｔ４＝２６０［μｓ］、時刻Ｔ５＝１１００［μｓ］とする。
【0098】
抵抗器実装位置ＭＰｌに抵抗器６が実装された場合、時刻Ｔ３、Ｔ４及びＴ５は、時刻Ｔｄａ＜時刻Ｔ３＜時刻Ｔｉｄｂ、時刻Ｔｄｂ＜時刻Ｔ４＜時刻Ｔｉｄｃ、時刻Ｔｄｃ＜時刻Ｔ５＜時刻Ｔｉｄｄとなる時刻が設定される。具体的に、第２の実施の形態においては、抵抗器実装位置ＭＰｌに抵抗器６が実装された場合、時刻Ｔ３＝１００［μｓ］、時刻Ｔ４＝４５０［μｓ］、時刻Ｔ５＝１６００［μｓ］とする。
【0099】
［２－６．設定値読み替え対応表について］
ここで、設定値読取処理手順ＲＴ１０１（図１５）におけるステップＳＰ１１（第１時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第１時点読取値とも呼ぶ。また、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１５又はＳＰ２０（第３時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第３時点読取値とも呼ぶ。さらに、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１６又はＳＰ２１（第４時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第４時点読取値とも呼ぶ。さらに、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１７又はＳＰ２２（第４時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第５時点読取値とも呼ぶ。
ここで、設定値読取処理手順ＲＴ１０１（図１５）におけるステップＳＰ１１（第１時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第１時点読取値とも呼ぶ。また、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１５又はＳＰ２０（第３時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第３時点読取値とも呼ぶ。さらに、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１６又はＳＰ２１（第４時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第４時点読取値とも呼ぶ。さらに、設定値読取処理手順ＲＴ１０１におけるステップＳＰ１７又はＳＰ２２（第４時点）においてＩＯバッファ制御部１１４が読み取ったｉｎ信号の値を第５時点読取値とも呼ぶ。
【0100】
図１６に、設定値読み替え対応表ＴＢ１を示す。設定値読み替え対応表ＴＢ１は、設定値読取処理手順ＲＴ１０１における第１時点、第３時点、第４時点及び第５時点においてＩＯバッファ制御部１１４が４回読み取ったｉｎ信号の値を、実際の現在の設定値に読み替える（すなわち変換する）表である。例えば、第１時点読取値、第３時点読取値、第４時点読取値及び第５時点読取値が全て”１”であった場合、現在の設定値は７（すなわち２進数表示で”１１１ｂ”）となる。
【0101】
［２－７．設定値読取処理］
次に、半導体集積回路１０３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部１１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ１０１について、図１３及び図１４のタイミングチャート並びに図１５のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンのうち代表として３パターンに対し説明する。ＩＯバッファ制御部１１４は、設定値読取処理手順ＲＴ１０１を開始し、ステップＳＰ１１へ移る。
次に、半導体集積回路１０３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部１１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ１０１について、図１３及び図１４のタイミングチャート並びに図１５のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンのうち代表として３パターンに対し説明する。ＩＯバッファ制御部１１４は、設定値読取処理手順ＲＴ１０１を開始し、ステップＳＰ１１へ移る。
【0102】
［２－７－１．設定値７の場合］
まず、図１０（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒａの抵抗器６ａが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝７の場合について、図１３（Ａ）に示すタイミングチャートＴＣ７を用いて説明する。
まず、図１０（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒａの抵抗器６ａが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝７の場合について、図１３（Ａ）に示すタイミングチャートＴＣ７を用いて説明する。
【0103】
電源が投入されると、ステップＳＰ１１においてＩＯバッファ制御部１１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０において第１時点における第１信号としてのｉｎ信号の値である第１時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１２へ移る。なお実際には、半導体集積回路１０３に電源が投入され、該半導体集積回路１０３のリセット信号がオンからオフにされた際に、ＩＯバッファ制御部１１４は、時刻Ｔ０においてｉｎ信号の値を読み取る。ここでは、抵抗器６ａが抵抗器実装位置ＭＰｕに実装され信号線Ｌが３．３［Ｖ］でプルアップされているため、ｉｎ信号＝”１”となる。ステップＳＰ１２においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”１”であったため、ＩＯバッファ制御部１１４はステップＳＰ１２において肯定結果を得て、ステップＳＰ１３へ移る。
【0104】
ステップＳＰ１３においてＩＯバッファ制御部１１４は、時刻Ｔ１において、ｏｕｔ＝０／ｏｅ＝１としてＩＯバッファ１２を、第２時点における第２信号としての”０”を出力する状態にし、一定時間経過後、ステップＳＰ１４へ移る。このステップＳＰ１３においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力する。
【0105】
ステップＳＰ１４においてＩＯバッファ制御部１１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、６０［μｓ］経過後、ステップＳＰ１５へ移る。なお、ＩＯバッファ制御部１１４は、ＯＳＣ４のクロック周波数が１０［ＭＨｚ］（周期０．１［μｓ］）であるため、６００クロックウェイトすることで６０［μｓ］の経過をカウントする。
【0106】
ステップＳＰ１５においてＩＯバッファ制御部１１４は、時刻Ｔ３において第３時点における第３信号としてのｉｎ信号の値である第３時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から２６０［μｓ］経過後、ステップＳＰ１６へ移る。
【0107】
ステップＳＰ１６においてＩＯバッファ制御部１１４は、時刻Ｔ４において第４時点における第４信号としてのｉｎ信号の値である第４時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から１１００［μｓ］経過後、ステップＳＰ１７へ移る。
【0108】
ステップＳＰ１７においてＩＯバッファ制御部１１４は、時刻Ｔ５において第５時点における第５信号としてのｉｎ信号の値である第５時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ２３へ移る。ここでは、抵抗定数Ｒａである。この場合、時刻Ｔ２（図１１におけるｔ＝０［μｓ］）から４７［μｓ］経過後には抵抗定数Ｒａの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”となっていることから、時刻Ｔ２から４７［μｓ］以上が経過した時刻Ｔ３、Ｔ４及びＴ５においてもｉｎ＝”１”となる。
【0109】
ステップＳＰ２３においてＩＯバッファ制御部１１４は、時刻Ｔ６においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ２４へ移る。
【0110】
ステップＳＰ２４においてＩＯバッファ制御部１１４は、ステップＳＰ１１、ＳＰ１５、ＳＰ１６及びＳＰ１７において読み取ったｉｎ信号の値に基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部１１４は、ステップＳＰ１１、ＳＰ１５、ＳＰ１６及びＳＰ１７において読み取った第１時点読取値、第３時点読取値、第４時点読取値及び第５時点読取値は全て”１”であったため、設定値読み替え対応表ＴＢ１（図１６）を参照し、現在の設定値は７（すなわち２進数表示で”１１１ｂ”）であると判定する。
【0111】
ステップＳＰ２５においてＩＯバッファ制御部１１４は、判定した設定値を記憶部１８に記憶し、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ１０１を終了する。このようにＩＯバッファ制御部１１４は、ｉｎ信号の値を４回読み取り、第１時点読取値、第３時点読取値、第４時点読取値及び第５時点読取値に基づき、設定値読み替え対応表ＴＢ１（図１６）を参照し、設定値を判定する。
【0112】
［２－７－２．設定値５の場合］
次に、図１０（Ｃ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｃの抵抗器６ｃが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝５の場合について、図１３（Ｃ）に示すタイミングチャートＴＣ５を用いて説明する。
次に、図１０（Ｃ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｃの抵抗器６ｃが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝５の場合について、図１３（Ｃ）に示すタイミングチャートＴＣ５を用いて説明する。
【0113】
電源が投入されると、ステップＳＰ１１においてＩＯバッファ制御部１１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０において第１時点における第１信号としてのｉｎ信号の値である第１時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１２へ移る。ここでは、抵抗器６ｃが抵抗器実装位置ＭＰｕに実装され信号線Ｌが３．３［Ｖ］でプルアップされているため、ｉｎ信号＝”１”となる。ステップＳＰ１２においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”１”であったため、ＩＯバッファ制御部１１４はステップＳＰ１２において肯定結果を得て、ステップＳＰ１３へ移る。
【0114】
ステップＳＰ１３においてＩＯバッファ制御部１１４は、時刻Ｔ１において、ｏｕｔ＝０／ｏｅ＝１としてＩＯバッファ１２を、第２時点における第２信号としての”０”を出力する状態にし、一定時間経過後、ステップＳＰ１４へ移る。このステップＳＰ１３においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力する。
【0115】
ステップＳＰ１４においてＩＯバッファ制御部１１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、６０［μｓ］経過後、ステップＳＰ１５へ移る。
【0116】
ステップＳＰ１５においてＩＯバッファ制御部１１４は、時刻Ｔ３において第３時点における第３信号としてのｉｎ信号の値である第３時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から２６０［μｓ］経過後、ステップＳＰ１６へ移る。
【0117】
ステップＳＰ１６においてＩＯバッファ制御部１１４は、時刻Ｔ４において第４時点における第４信号としてのｉｎ信号の値である第４時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から１１００［μｓ］経過後、ステップＳＰ１７へ移る。
【0118】
ステップＳＰ１７においてＩＯバッファ制御部１１４は、時刻Ｔ５において第５時点における第５信号としてのｉｎ信号の値である第５時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ２３へ移る。ここでは、抵抗定数Ｒｃである。この場合、時刻Ｔ２（図１１におけるｔ＝０［μｓ］）から２７７［μｓ］経過前までは抵抗定数Ｒｃの場合の信号線Ｌの電位Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）となりｉｎ＝”０”を維持していることから、時刻Ｔ２から２７７［μｓ］が経過する前の時刻Ｔ３及びＴ４においてもｉｎ＝”０”となる。またこの場合、時刻Ｔ２（図１１におけるｔ＝０［μｓ］）から１１００［μｓ］経過後には抵抗定数Ｒｃの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”となっていることから、時刻Ｔ２から１１００［μｓ］以上が経過した時刻Ｔ５においてもｉｎ＝”１”となる。
【0119】
ステップＳＰ２３においてＩＯバッファ制御部１１４は、時刻Ｔ６においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ２４へ移る。
【0120】
ステップＳＰ２４においてＩＯバッファ制御部１１４は、ステップＳＰ１１、ＳＰ１５、ＳＰ１６及びＳＰ１７において読み取ったｉｎ信号の値に基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取った第１時点読取値は”１”であり、ステップＳＰ１５及びＳＰ１６において読み取った第３時点読取値及び第４時点読取値は”０”であり、ステップＳＰ１７において読み取った第５時点読取値は”１”であったため、設定値読み替え対応表ＴＢ１（図１６）を参照し、現在の設定値は５（すなわち２進数表示で”１０１ｂ”）であると判定する。
【0121】
ステップＳＰ２５においてＩＯバッファ制御部１１４は、判定した設定値を記憶部１８に記憶し、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ１０１を終了する。
【0122】
［２－７－３．設定値１の場合］
次に、図１０（Ｇ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｂの抵抗器６ｂが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図１４（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
次に、図１０（Ｇ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｂの抵抗器６ｂが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図１４（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
【0123】
電源が投入されると、ステップＳＰ１１においてＩＯバッファ制御部１１４は、ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、一定時間経過後の時刻Ｔ０において第１時点における第１信号としてのｉｎ信号の値である第１時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１２へ移る。ここでは、抵抗器６ｂが抵抗器実装位置ＭＰｌに実装され信号線Ｌが０［Ｖ］でプルダウンされているため、ｉｎ信号＝”０”となる。ステップＳＰ１２においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値が”１”であるか否かを判定する。ここでは、ｉｎ信号の値が”０”であったため、ＩＯバッファ制御部１１４はステップＳＰ１２において否定結果を得て、ステップＳＰ１８へ移る。
【0124】
ステップＳＰ１８においてＩＯバッファ制御部１１４は、時刻Ｔ１において、ｏｕｔ＝１／ｏｅ＝１としてＩＯバッファ１２を、第２時点における第２信号としての”１”を出力する状態にし、一定時間経過後、ステップＳＰ１９へ移る。このステップＳＰ１８においてＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取ったｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力する。
【0125】
ステップＳＰ１９においてＩＯバッファ制御部１１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、１００［μｓ］経過後、ステップＳＰ２０へ移る。
【0126】
ステップＳＰ２０においてＩＯバッファ制御部１１４は、時刻Ｔ３において第３時点における第３信号としてのｉｎ信号の値である第３時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１９においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から４５０［μｓ］経過後、ステップＳＰ２１へ移る。
【0127】
ステップＳＰ２１においてＩＯバッファ制御部１１４は、時刻Ｔ４において第４時点における第４信号としてのｉｎ信号の値である第４時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ１９においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から１６００［μｓ］経過後、ステップＳＰ２２へ移る。
【0128】
ステップＳＰ２２においてＩＯバッファ制御部１１４は、時刻Ｔ５において第５時点における第５信号としてのｉｎ信号の値である第５時点読取値を読み取って記憶部１８に記憶し、ステップＳＰ２３へ移る。ここでは、抵抗定数Ｒｂである。この場合、時刻Ｔ２（図１２におけるｔ＝０［μｓ］）から１２７［μｓ］経過前までは抵抗定数Ｒｂの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”を維持していることから、時刻Ｔ２から１２７［μｓ］が経過する前の時刻Ｔ３においてもｉｎ＝”１”となる。またこの場合、時刻Ｔ２（図１２におけるｔ＝０［μｓ］）から３６２［μｓ］経過後には抵抗定数Ｒｂの場合の信号線Ｌの電位Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）となりｉｎ＝”０”となっていることから、時刻Ｔ２から３６２［μｓ］以上が経過した時刻Ｔ４及びＴ５においてもｉｎ＝”０”となる。
【0129】
ステップＳＰ２３においてＩＯバッファ制御部１１４は、時刻Ｔ６においてｏｕｔ＝ｔｘ／ｏｅ＝１としてＩＯバッファ１２の信号制御権を送信部１６に移譲し、ステップＳＰ２４へ移る。
【0130】
ステップＳＰ２４においてＩＯバッファ制御部１１４は、ステップＳＰ１１、ＳＰ２０、ＳＰ２１及びＳＰ２２において読み取ったｉｎ信号の値に基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部１１４は、ステップＳＰ１１において読み取った第１時点読取値は”０”であり、ステップＳＰ１５において読み取った第３時点読取値は”１”であり、ステップＳＰ１６及びＳＰ１７において読み取った第４時点読取値及び第５時点読取値は”０”であったため、設定値読み替え対応表ＴＢ１（図１６）を参照し、現在の設定値は１（すなわち２進数表示で”００１ｂ”）であると判定する。
【0131】
ステップＳＰ２５においてＩＯバッファ制御部１１４は、判定した設定値を記憶部１８に記憶し、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ１０１を終了する。
【0132】
［２－８．効果等］
以上の構成において基板１０２は、半導体集積回路１０３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装するようにした。すなわち基板１０２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
以上の構成において基板１０２は、半導体集積回路１０３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装するようにした。すなわち基板１０２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
【0133】
また半導体集積回路１０３は、まずハイ・インピーダンス状態において端子１１の状態を読み取って１ビットの設定を取り込み、次に、端子１１を、先程読み取った状態とはロジックレベルが異なるように一度０出力又は１出力状態にしてから、もう一度ハイ・インピーダンス状態に戻し、その後互いに異なるタイミング（時刻Ｔ３、Ｔ４及びＴ５）で端子１１の状態を３回再び読み取り、もう３ビットの設定値を取り込むようにした。このため半導体集積回路１０３は、１端子である端子１１において、３ビット（８通り）の設定値を取り込むことができる。
【0134】
これにより半導体集積回路１０３は、従来のような、１種類の抵抗値により構成されたプルアップ抵抗器又はプルダウン抵抗器により１端子あたり１ビットの設定値をハイ・インピーダンス状態において読み取る場合と比較して、設定値等の情報の取り込みに使用できる端子数が従来と同一である場合であっても、従来と比べて４倍の設定数の情報を取り込むことができる。
【0135】
他の点においても第２の実施の形態による半導体集積回路１０３は、第１の実施の形態による半導体集積回路３と同様の作用効果を奏し得る。
【0136】
［３．第３の実施の形態］
［３－１．プリンタの構成］
図１と、図８と対応する部材に同一符号を付した図１７とに示すように、第３の実施の形態によるプリンタ２０１は、第２の実施の形態によるプリンタ１０１と比較して、基板１０２に代えて基板２０２が設けられている点が相違するものの、他の点については同様に構成されている。
［３－１．プリンタの構成］
図１と、図８と対応する部材に同一符号を付した図１７とに示すように、第３の実施の形態によるプリンタ２０１は、第２の実施の形態によるプリンタ１０１と比較して、基板１０２に代えて基板２０２が設けられている点が相違するものの、他の点については同様に構成されている。
【0137】
［３－２．基板の構成］
図１７に示すように、第３の実施の形態による基板２０２は、第２の実施の形態による基板１０２と比較して、半導体集積回路１０３に代えて半導体集積回路２０３が設けられている点が相違するものの、他の点については同様に構成されている。第３の実施の形態による半導体集積回路２０３は、第２の実施の形態による半導体集積回路１０３と比較して、ＩＯバッファ制御部１１４に代えてＩＯバッファ制御部２１４が設けられていると共に計時部２０が追加されている点が設けられている点が相違するものの、他の点については同様に構成されている。図１８は、コンデンサ８及び対向デバイス１０を等価な負荷容量を持つコンデンサ９に置き換えた状態の基板２０２である。
図１７に示すように、第３の実施の形態による基板２０２は、第２の実施の形態による基板１０２と比較して、半導体集積回路１０３に代えて半導体集積回路２０３が設けられている点が相違するものの、他の点については同様に構成されている。第３の実施の形態による半導体集積回路２０３は、第２の実施の形態による半導体集積回路１０３と比較して、ＩＯバッファ制御部１１４に代えてＩＯバッファ制御部２１４が設けられていると共に計時部２０が追加されている点が設けられている点が相違するものの、他の点については同様に構成されている。図１８は、コンデンサ８及び対向デバイス１０を等価な負荷容量を持つコンデンサ９に置き換えた状態の基板２０２である。
【0138】
計時部２０は、ＩＯバッファ制御部２１４の制御により、設定値読取処理手順ＲＴ２０１（後述する）におけるステップＳＰ１４又はＳＰ１９においてＩＯバッファ１２がハイ・インピーダンス状態にされた時点（時刻Ｔ２）から、ステップＳＰ３１又はＳＰ３２においてｉｎ信号が反転するまでの時間であるロジックレベル反転計測時間Ｔｕを計測する。
【0139】
［３－３．抵抗器実装位置及び抵抗定数の組み合わせについて］
図１０に示すように、抵抗器６が基板２０２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒａ、Ｒｂ、Ｒｃ及びＲｄとの組み合わせは、第２の実施の形態と同様である。
図１０に示すように、抵抗器６が基板２０２に実装され得る抵抗器実装位置ＭＰｕ及びＭＰｌと、抵抗器６の抵抗定数Ｒａ、Ｒｂ、Ｒｃ及びＲｄとの組み合わせは、第２の実施の形態と同様である。
【0140】
［３－４．経過時間と信号線の電位との関係］
［３－４－１．抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１１に示すように、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフは、第２の実施の形態と同様である。
［３－４－１．抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１１に示すように、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｕに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝０［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフは、第２の実施の形態と同様である。
【0141】
［３－４－２．抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合］
図１２に示すように、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフは、第２の実施の形態と同様である。
図１２に示すように、ＲＣ回路のステップ応答計算式を用いて、抵抗器実装位置ＭＰｌに抵抗器６ａ、６ｂ、６ｃ又は６ｄが実装された場合において、ＩＯバッファ１２がハイ・インピーダンス状態（ｏｅ＝０）場合の、信号線Ｌ＝３．３［Ｖ］でスタートしてからの信号線Ｌの電位Ｖｃ［Ｖ］の電位変化を示すグラフは、第２の実施の形態と同様である。
【0142】
［３－５．タイミングチャートについて］
図１３及び図１４に示すように、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部２１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートは、第２の実施の形態と同様である。
図１３及び図１４に示すように、抵抗器実装位置ＭＰ及び抵抗定数Ｒのそれぞれの組み合わせにおける、ＩＯバッファ制御部２１４とＩＯバッファ１２との間の信号（ｏｕｔ信号、ｏｅ信号及びｉｎ信号）のタイミングチャートは、第２の実施の形態と同様である。
【0143】
［３－６．設定値読み替え対応表について］
ここで、設定値読取処理手順ＲＴ２０１（図１９）におけるステップＳＰ１１（第１時点）においてＩＯバッファ制御部２１４が読み取ったｉｎ信号の値を第１時点読取値とも呼ぶ。
ここで、設定値読取処理手順ＲＴ２０１（図１９）におけるステップＳＰ１１（第１時点）においてＩＯバッファ制御部２１４が読み取ったｉｎ信号の値を第１時点読取値とも呼ぶ。
【0144】
図２０に、設定値読み替え対応表ＴＢ２０１を示す。設定値読み替え対応表ＴＢ２０１は、設定値読取処理手順ＲＴ２０１においてＩＯバッファ制御部２１４が１回読み取ったｉｎ信号の値と、ロジックレベル反転計測時間Ｔｕとを、実際の現在の設定値に読み替える表である。設定値読み替え対応表ＴＢ２０１においては、抵抗器６ａ、６ｂ、６ｃ又は６ｄの４種類の抵抗値に合わせて、それぞれ所定の時間幅が設定された、ロジックレベル反転計測時間Ｔｕの４通りの判定範囲が設定されている。ＩＯバッファ制御部２１４は、計測したロジックレベル反転計測時間Ｔｕが、設定値読み替え対応表ＴＢ２０１における４通りの判定範囲の何れに該当するか判定する。第３の実施の形態においては、抵抗器６の実装位置が抵抗器実装位置ＭＰｕ又はＭＰｌの何れにおいても、ロジックレベル反転計測時間Ｔｕの４通りの判定範囲は互いに同一に設定されている。例えば、第１時点読取値が”１”であり、ロジックレベル反転計測時間Ｔｕが８０［μｓ］未満であった場合、現在の設定値は７（すなわち２進数表示で”１１１ｂ”）となる。
【0145】
［３－７．設定値読取処理］
次に、半導体集積回路２０３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部２１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ２０１について、図１３及び図１４のタイミングチャートと、図１５と対応するステップに同一符号を付した図１９のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンのうち代表として３パターンに対し説明する。設定値読取処理手順ＲＴ２０１は、設定値読取処理手順ＲＴ１０１（図１５）と比較して、ステップＳＰ１５、ＳＰ１６及びＳＰ１７に代えてステップＳＰ３１が、ステップＳＰ２０、ＳＰ２１及びＳＰ２２に代えてステップＳＰ３２が、ステップＳＰ２４に代えてステップＳＰ２２４が、それぞれ設けられている点が相違するものの、他の点については同様に構成されている。ＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ２０１を開始し、ステップＳＰ１１へ移る。
次に、半導体集積回路２０３の電源投入時においてファームウェアが立ち上がる前にＩＯバッファ制御部２１４が設定値を読み取る処理である、設定値読取処理の具体的な処理手順である設定値読取処理手順ＲＴ２０１について、図１３及び図１４のタイミングチャートと、図１５と対応するステップに同一符号を付した図１９のフローチャートを用いて、抵抗器実装位置ＭＰと抵抗定数Ｒとの組み合わせによる８種類のパターンのうち代表として３パターンに対し説明する。設定値読取処理手順ＲＴ２０１は、設定値読取処理手順ＲＴ１０１（図１５）と比較して、ステップＳＰ１５、ＳＰ１６及びＳＰ１７に代えてステップＳＰ３１が、ステップＳＰ２０、ＳＰ２１及びＳＰ２２に代えてステップＳＰ３２が、ステップＳＰ２４に代えてステップＳＰ２２４が、それぞれ設けられている点が相違するものの、他の点については同様に構成されている。ＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ２０１を開始し、ステップＳＰ１１へ移る。
【0146】
［３－７－１．設定値７の場合］
まず、図１０（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒａの抵抗器６ａが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝７の場合について、図１３（Ａ）に示すタイミングチャートＴＣ７を用いて説明する。
まず、図１０（Ａ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒａの抵抗器６ａが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝７の場合について、図１３（Ａ）に示すタイミングチャートＴＣ７を用いて説明する。
【0147】
ステップＳＰ１１～ＳＰ１３においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ１４へ移る。ステップＳＰ１４においてＩＯバッファ制御部２１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、ステップＳＰ３１へ移る。
【0148】
ステップＳＰ３１においてＩＯバッファ制御部２１４は、第３時点における第３信号としてのｉｎ信号の値をクロック周期で読み取って監視し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から、ｉｎ信号がｉｎ＝”０”からｉｎ＝”１”へ変化する（すなわち読取値のロジックレベルが反転する）までの時間を計時部２０により計測して記憶部１８に記憶し、ステップＳＰ２３へ移る。ＩＯバッファ制御部２１４は、ＯＳＣ４のクロック周波数が１０［ＭＨｚ］（周期０．１［μｓ］）であるため、０．１［μｓ］間隔でｉｎ信号の値を監視する。ここでは、抵抗定数Ｒａである。この場合、時刻Ｔ２（図１１におけるｔ＝０［μｓ］）から４７［μｓ］経過後には抵抗定数Ｒａの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”となっていることから、計時部２０により計測される時間であるロジックレベル反転計測時間Ｔｕは４７［μｓ］である。
【0149】
ステップＳＰ２３においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２２４へ移る。
【0150】
ステップＳＰ２２４においてＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取ったｉｎ信号の値と、ステップＳＰ３１において計測した時間とに基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取った第１時点読取値は”１”であり、ステップＳＰ３１において計測したロジックレベル反転計測時間Ｔｕは４７［μｓ］であったため、設定値読み替え対応表ＴＢ２０１（図２０）を参照し、現在の設定値は７（すなわち２進数表示で”１１１ｂ”）であると判定する。
【0151】
ステップＳＰ２５においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ２０１を終了する。このようにＩＯバッファ制御部２１４は、時刻Ｔ０においてｉｎ信号の値（第１時点読取値）を１回読み取り、時刻Ｔ１においてこのｉｎ信号の値とはロジックレベルが異なる値をｏｕｔ信号から出力し、時刻Ｔ２において再びＩＯバッファ１２をハイ・インピーダンス状態にしてから、ｉｎ信号の値が時刻Ｔ０において読み取った値に変化するまでのロジックレベル反転計測時間Ｔｕを計測し、第１時点読取値とロジックレベル反転計測時間Ｔｕとに基づき、設定値読み替え対応表ＴＢ２０１（図２０）を参照し、設定値を判定する。
【0152】
［３－７－２．設定値５の場合］
次に、図１０（Ｃ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｃの抵抗器６ｃが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝５の場合について、図１３（Ｃ）に示すタイミングチャートＴＣ５を用いて説明する。
次に、図１０（Ｃ）に示すように、抵抗器実装位置ＭＰｕに抵抗定数Ｒｃの抵抗器６ｃが実装され、抵抗器実装位置ＭＰｌに何も実装されないパターンである、設定値＝５の場合について、図１３（Ｃ）に示すタイミングチャートＴＣ５を用いて説明する。
【0153】
ステップＳＰ１１～ＳＰ１３においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ１４へ移る。ステップＳＰ１４においてＩＯバッファ制御部２１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、ステップＳＰ３１へ移る。
【0154】
ステップＳＰ３１においてＩＯバッファ制御部２１４は、第３時点における第３信号としてのｉｎ信号の値をクロック周期で読み取って監視し、ステップＳＰ１４においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から、ｉｎ信号がｉｎ＝”０”からｉｎ＝”１”へ変化する（すなわち読取値のロジックレベルが反転する）までの時間を計時部２０により計測して記憶部１８に記憶し、ステップＳＰ２３へ移る。ここでは、抵抗定数Ｒｃである。この場合、時刻Ｔ２（図１１におけるｔ＝０［μｓ］）から９３２［μｓ］経過後には抵抗定数Ｒｃの場合の信号線Ｌの電位Ｖｃ＞Ｖｉｈ（２．０［Ｖ］）となりｉｎ＝”１”となっていることから、計時部２０により計測される時間であるロジックレベル反転計測時間Ｔｕは９３２［μｓ］である。
【0155】
ステップＳＰ２３においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２２４へ移る。
【0156】
ステップＳＰ２２４においてＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取ったｉｎ信号の値と、ステップＳＰ３１において計測した時間とに基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取った第１信号読取値は”１”であり、ステップＳＰ３１において計測したロジックレベル反転計測時間Ｔｕは９３２［μｓ］であったため、設定値読み替え対応表ＴＢ２０１（図２０）を参照し、現在の設定値は５（すなわち２進数表示で”１０１ｂ”）であると判定する。
【0157】
ステップＳＰ２５においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ２０１を終了する。
【0158】
［３－７－３．設定値１の場合］
次に、図１０（Ｇ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｂの抵抗器６ｂが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図１４（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
次に、図１０（Ｇ）に示すように、抵抗器実装位置ＭＰｌに抵抗定数Ｒｂの抵抗器６ｂが実装され、抵抗器実装位置ＭＰｕに何も実装されないパターンである、設定値＝１の場合について、図１４（Ｃ）に示すタイミングチャートＴＣ１を用いて説明する。
【0159】
ステップＳＰ１１、ＳＰ１２及びＳＰ１８においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ１９へ移る。ステップＳＰ１９においてＩＯバッファ制御部２１４は、時刻Ｔ２において再度ｏｕｔ＝０／ｏｅ＝０としてＩＯバッファ１２をハイ・インピーダンス状態にして、ステップＳＰ３２へ移る。
【0160】
ステップＳＰ３２においてＩＯバッファ制御部２１４は、第３時点における第３信号としてのｉｎ信号の値をクロック周期で読み取って監視し、ステップＳＰ１９においてＩＯバッファ１２をハイ・インピーダンス状態にした時点（時刻Ｔ２）から、ｉｎ信号がｉｎ＝”１”からｉｎ＝”０”へ変化する（すなわち読取値のロジックレベルが反転する）までの時間を計時部２０により計測して記憶部１８に記憶し、ステップＳＰ２３へ移る。ここでは、抵抗定数Ｒｂである。この場合、時刻Ｔ２（図１２におけるｔ＝０［μｓ］）から３６２［μｓ］経過後には抵抗定数Ｒｂの場合の信号線Ｌの電位Ｖｃ＜Ｖｉｌ（０．８［Ｖ］）となりｉｎ＝”０”となっていることから、計時部２０により計測される時間であるロジックレベル反転計測時間Ｔｕは３６２［μｓ］である。
【0161】
ステップＳＰ２３においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２２４へ移る。
【0162】
ステップＳＰ２２４においてＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取ったｉｎ信号の値と、ステップＳＰ３２において計測した時間とに基づいて、現在の設定値を判定し、ステップＳＰ２５へ移る。具体的にＩＯバッファ制御部２１４は、ステップＳＰ１１において読み取った第１時点読取値は”１”であり、ステップＳＰ３２において計測したロジックレベル反転計測時間Ｔｕは３６２［μｓ］であったため、設定値読み替え対応表ＴＢ２０１（図２０）を参照し、現在の設定値は１（すなわち２進数表示で”００１ｂ”）であると判定する。
【0163】
ステップＳＰ２５においてＩＯバッファ制御部２１４は、設定値読取処理手順ＲＴ１０１（図１５）と同様の処理を行い、ステップＳＰ２６へ移り設定値読取処理手順ＲＴ２０１を終了する。
【0164】
［３－８．効果等］
以上の構成において基板２０２は、半導体集積回路２０３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装するようにした。すなわち基板２０２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
以上の構成において基板２０２は、半導体集積回路２０３において初期動作時に使用する設定値に応じて、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに抵抗値の強弱が異なる抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装するようにした。すなわち基板２０２は、プルアップ抵抗器及びプルダウン抵抗器の抵抗値に強弱をつけるようにした。
【0165】
また半導体集積回路２０３は、まずハイ・インピーダンス状態において端子１１の状態を読み取って１ビットの設定を取り込み、次に、端子１１を、先程読み取った状態とはロジックレベルが異なるように一度０出力又は１出力状態にしてから、もう一度ハイ・インピーダンス状態に戻し、その後端子１１の状態が変化するまでの時間（ロジックレベル反転計測時間Ｔｕ）を計測するようにした。このため半導体集積回路２０３は、１端子である端子１１において、３ビット（８通り）の設定値を取り込むことができる。
【0166】
これにより半導体集積回路２０３は、従来のような、１種類の抵抗値により構成されたプルアップ抵抗器又はプルダウン抵抗器により１端子あたり１ビットの設定値をハイ・インピーダンス状態において読み取る場合と比較して、設定値等の情報の取り込みに使用できる端子数が従来と同一である場合であっても、従来と比べて４倍の設定数の情報を取り込むことができる。
【0167】
また半導体集積回路２０３は、端子１１をもう一度ハイ・インピーダンス状態に戻してからその後端子１１の状態が変化するまでの時間（ロジックレベル反転計測時間Ｔｕ）で設定値を判定するようにしたため、ロジックレベル反転計測時間Ｔｕが短いほど、短時間で設定値を判定できる。このため半導体集積回路２０３は、端子１１をもう一度ハイ・インピーダンス状態に戻してから所定時間間隔で端子１１の状態を複数回読み取る方式（第２の実施の形態）と比較して、ロジックレベル反転計測時間Ｔｕが短い設定値の場合、短時間で設定値を判定できる。
【0168】
他の点においても第３の実施の形態による半導体集積回路２０３は、第２の実施の形態による半導体集積回路１０３と同様の作用効果を奏し得る。
【0169】
［４．他の実施の形態］
なお上述した第１の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる２種類の抵抗値を有する抵抗器６ｓ又は６ｗの何れか一方を実装する場合について述べた。本発明はこれに限らず、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる３種類以上の任意の数の抵抗値を有する複数の抵抗器の何れか一方を実装することにより、１端子あたり３ビット以上の設定値を読み取っても良い。
なお上述した第１の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる２種類の抵抗値を有する抵抗器６ｓ又は６ｗの何れか一方を実装する場合について述べた。本発明はこれに限らず、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる３種類以上の任意の数の抵抗値を有する複数の抵抗器の何れか一方を実装することにより、１端子あたり３ビット以上の設定値を読み取っても良い。
【0170】
また上述した実施の形態においては、インピーダンス素子として抵抗器６を用いる場合について述べた。本発明はこれに限らず、抵抗器６に加えて、インピーダンス素子として信号線Ｌに直列にコイルを追加しても良い。
【0171】
さらに上述した第１の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる抵抗値を有する抵抗器６ｓ又は６ｗの何れか一方を実装する場合について述べた。本発明はこれに限らず、コンデンサ８を、互いに異なる静電容量値を有する複数のコンデンサ８から選択して実装することにより、設定値を半導体集積回路３が読み取っても良い。第２及び第３の実施の形態においても同様である。
【0172】
さらに上述した第１の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、チップ抵抗器である抵抗器６ｓ又は６ｗの何れか一方を実装する場合について述べた。本発明はこれに限らず、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、可変抵抗器を実装し、設定値に応じて該可変抵抗器の抵抗値を２［ｋΩ］又は１０［ｋΩ］に切り替えても良い。第２及び第３の実施の形態においても同様に可変抵抗器の抵抗値を４通りに切り替えても良い。
【0173】
さらに上述した第１の実施の形態においては、１回目に読み取ったｉｎ信号の値を設定値における２進数表示での最上位ビットとして扱い、２回目に読み取ったｉｎ信号の値を設定値における２進数表示での最下位ビットとして扱う場合について述べた。本発明はこれに限らず、１回目に読み取ったｉｎ信号の値を設定値における２進数表示での最下位ビットとして扱い、２回目に読み取ったｉｎ信号の値を設定値における２進数表示での最上位ビットとして扱っても良い。
【0174】
さらに上述した第１の実施の形態においては、設定値読取処理手順ＲＴ１（図７）のステップＳＰ１において、時刻Ｔ０において第１時点における第１信号としてのｉｎ信号の値を読み取る場合について述べた。本発明はこれに限らず、時刻Ｔ１よりも前の任意の時点においてｉｎ信号の値を読み取っても良い。第２及び第３の実施の形態においても同様である。
【0175】
さらに上述した第２の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる４種類の抵抗値を有する抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装し、端子１１の状態を４回測定して１端子あたり８通りの設定値を得る場合について述べた。本発明はこれに限らず、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる３種類の抵抗値を有する複数の抵抗器の何れか１つを実装し、端子１１の状態を３回測定して、１端子あたり６通りの設定値を得ても良い。又は、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる５種類以上の任意の数の抵抗値を有する複数の抵抗器の何れか１つを実装し、端子１１の状態を５回以上の任意の回数だけ測定して、１端子あたり１０通り以上の任意の数の設定値を得ても良い。
【0176】
さらに上述した第３の実施の形態においては、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる４種類の抵抗値を有する抵抗器６ａ、６ｂ、６ｃ又は６ｄの何れか１つを実装し、ロジックレベル反転計測時間Ｔｕをプルアップ抵抗器及びプルダウン抵抗器それぞれで４通りずつ分類することにより、１端子あたり８通りの設定値を得る場合について述べた。本発明はこれに限らず、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる３種類の抵抗値を有する複数の抵抗器の何れか１つを実装し、ロジックレベル反転計測時間Ｔｕをプルアップ抵抗器及びプルダウン抵抗器それぞれで３通りずつ分類することにより、１端子あたり６通りの設定値を得ても良い。又は、抵抗器実装位置ＭＰｕ又はＭＰｌの何れか一方に、互いに異なる５種類以上の任意の数の抵抗値を有する複数の抵抗器の何れか１つを実装し、ロジックレベル反転計測時間Ｔｕをプルアップ抵抗器及びプルダウン抵抗器それぞれで５通り以上の任意の数ずつ分類することにより、１端子あたり１０通り以上の任意の数の設定値を得ても良い。
【0177】
さらに上述した第３の実施の形態においては、設定値読み替え対応表ＴＢ２０１（図２０）において、抵抗器６の実装位置が抵抗器実装位置ＭＰｕ又はＭＰｌの何れにおいても、ロジックレベル反転計測時間Ｔｕの４通りの判定範囲を互いに同一に設定する場合について述べた。本発明はこれに限らず、抵抗器６の実装位置が抵抗器実装位置ＭＰｕの場合と抵抗器実装位置ＭＰｌの場合とで、ロジックレベル反転計測時間Ｔｕの４通りの判定範囲を互いに異なる値に設定しても良い。
【0178】
さらに上述した実施の形態における抵抗器６の抵抗定数Ｒと、コンデンサ８の静電容量値と、ＯＳＣ４のクロック周波数等とは、一例であり、それ以外の値を用いても良い。すなわち本発明は上述した各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能であり、それらを本発明の範囲から排除するものではない。
【0179】
さらに上述した実施の形態においては、ＩＯバッファ１２としてＬＶＴＴＬを用いる場合について述べた。本発明はこれに限らず、ＬＶＣＭＯＳ（Low Voltage CMOS）等、他の種々の形態のバッファを用いても良い。
【0180】
さらに上述した実施の形態においては、Ｖｃｃの電圧を３．３［Ｖ］とする場合について述べた。本発明はこれに限らず、Ｖｃｃの電圧を例えば５．０［Ｖ］等、他の種々の電圧としても良い。
【0181】
さらに上述した実施の形態においては、電子機器としてのプリンタ１、１０１又は２０１に搭載された基板２、１０２又は２０２の半導体集積回路３、１０３又は２０３に本発明を適用する場合について述べた。本発明はこれに限らず、例えば複写機やファクシミリ装置の機能を有するＭＦＰ（Multi Function Peripheral：複合機）等、他の種々の電子機器に搭載された基板の半導体集積回路に本発明を適用しても良い。
【0182】
さらに本発明は、上述した各実施の形態及び他の実施の形態に限定されるものではない。すなわち本発明は、上述した各実施の形態と上述した他の実施の形態の一部又は全部を任意に組み合わせた実施の形態にも本発明の適用範囲が及ぶものである。また、本発明は、上述した各実施の形態及び上述した他の実施の形態のうち任意の実施の形態に記載された構成の一部を抽出し、上述した実施の形態及び他の実施の形態のうちの任意の実施の形態の構成の一部と置換・転用する場合や、該抽出された構成の一部を任意の実施の形態に追加する場合にも本発明の適用範囲が及ぶものである。
【産業上の利用可能性】
【0183】
本発明は、例えばプリンタに搭載された基板に実装された集積回路で利用できる。
【符号の説明】
【0184】
１、１０１、２０１……プリンタ、２、１０２、２０２……基板、３、１０３、２０３……半導体集積回路、４……ＯＳＣ、６ｓ、６ｗ、６ａ、６ｂ、６ｃ、６ｄ……抵抗器、８、９……コンデンサ、１０……対向デバイス、１１……端子、１２……ＩＯバッファ、１４、１１４、２１４……ＩＯバッファ制御部、１６……送信部、１８……記憶部、２０……計時部、ＴＢ１、ＴＢ２０１……設定値読み替え対応表、Ｌ、Ｌｏｅ、Ｌｏｕｔ、Ｌｉｎ……信号線、ｔｘ……出力信号、ＭＰｕ、ＭＰｌ……抵抗器実装位置、Ｒｓ、Ｒｗ、Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ……抵抗定数。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】