(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022180871
(43)【公開日】2022-12-07
(54)【発明の名称】撮像素子及び撮像装置
(51)【国際特許分類】
H04N 5/369 20110101AFI20221130BHJP
H04N 5/378 20110101ALI20221130BHJP
H01L 27/146 20060101ALI20221130BHJP
【FI】
H04N5/369
H04N5/378
H01L27/146 D
H01L27/146 A
【審査請求】未請求
【請求項の数】14
【出願形態】OL
(21)【出願番号】P 2021087606
(22)【出願日】2021-05-25
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】片山 泰志
【テーマコード(参考)】
4M118
5C024
【Fターム(参考)】
4M118AA10
4M118AB01
4M118BA14
4M118CA02
4M118DB09
4M118DD04
4M118DD09
4M118FA06
4M118FA38
4M118HA24
4M118HA25
4M118HA30
5C024CX37
5C024EX25
5C024GX03
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5C024HX17
5C024HX29
5C024HX35
5C024HX40
5C024HX48
(57)【要約】
【課題】画素サイズを小型化する。
【解決手段】第1の半導体チップは、入射光の光電変換を行う光電変換部、光電変換により生成される電荷を保持する電荷保持部及び電荷保持部をリセットするリセット部を有して電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える。第2の半導体チップは、アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、比較の結果に基づいてアナログの画像信号をデジタルの画像信号に変換する変換部とを備え、第1の半導体チップに積層される。画像信号線は、第1の半導体チップと第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して画素回路から出力されるアナログの画像信号を比較部に伝達する。比較部及び変換部の少なくとも1つは、平面視において画素回路と重なる位置に配置される。
【選択図】
図9
【特許請求の範囲】
【請求項1】
入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第1の半導体チップと、
前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第1の半導体チップに積層される第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と
を有し、
前記比較部及び前記変換部の少なくとも1つは、平面視において前記画素回路と重なる位置に配置される
撮像素子。
【請求項2】
前記接続部は、前記第1の半導体チップに配置される第1のパッド及び前記第2の半導体チップに配置される第2のパッドを備える
請求項1に記載の撮像素子。
【請求項3】
前記接続部は、前記第1のパッド及び前記第2のパッドが接合されて構成される
請求項2に記載の撮像素子。
【請求項4】
前記接続部は、前記第1のパッド及び前記第2のパッドが絶縁膜を介して接合される
請求項3に記載の撮像素子。
【請求項5】
前記結合キャパシタは、前記接続部により構成される
請求項4に記載の撮像素子。
【請求項6】
前記結合キャパシタは、前記第1の半導体チップに配置される
請求項1に記載の撮像素子。
【請求項7】
前記結合キャパシタは、前記第2の半導体チップに配置される
請求項1に記載の撮像素子。
【請求項8】
前記比較部は、前記アナログの画像信号及び前記参照信号の差分を検出することにより前記比較を行う
請求項1に記載の撮像素子。
【請求項9】
前記比較部は、前記アナログの画像信号及び第2の結合キャパシタを介して入力される前記参照信号が加算された信号と所定の基準電圧との差分を検出することにより前記比較を行う
請求項1に記載の撮像素子。
【請求項10】
前記比較部は、前記基準電圧に応じた電流を流す定電流負荷が接続されて前記加算された信号が入力されるトランジスタを備える増幅回路により構成される
請求項9に記載の撮像素子。
【請求項11】
前記比較部は、前記増幅回路の出力に接続されて前記定電流負荷と略同じ電流を流す定電流負荷が接続されたトランジスタにより構成される反転増幅回路を更に備える
請求項10に記載の撮像素子。
【請求項12】
前記画素回路は、前記比較部とは異なる電源が供給される
請求項1に記載の撮像素子。
【請求項13】
前記第1の半導体チップは、複数の前記画素回路を備え、
前記第2の半導体チップは、前記複数の画素回路毎に配置される複数の前記比較部及び複数の前記変換部を備え、
前記複数の画素回路から出力される前記アナログの画像信号を前記複数の比較部にそれぞれ伝達する複数の前記画像信号線
を更に有する
請求項1に記載の撮像素子。
【請求項14】
入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第1の半導体チップと、
前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第1の半導体チップに積層される第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と、
前記画像信号を処理する処理回路と
を有し、
前記比較部及び前記変換部の少なくとも1つは、平面視において前記画素回路と重なる位置に配置される
撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像素子及び撮像装置に関する。
【背景技術】
【0002】
入射光の光電変換を行う光電変換素子を備える画素が2次元行列状に配置されて構成された撮像素子が使用されている。それぞれの画素は、光電変換により生成される電荷に応じた画像信号を生成し、出力する。この画像信号はアナログの信号であり、アナログデジタル変換装置によりデジタルの画像信号に変換されて撮像素子の外部に出力される。
【0003】
このアナログデジタル変換装置は、アナログの画像信号と電圧がランプ状に変化する参照信号とを比較する比較部を備え、比較部における比較の結果に基づいてアナログの画像信号に対応するデジタルの画像信号を出力する。具体的には、比較部は、アナログの画像信号と参照信号とが等しくなる際に信号を比較の結果として出力する。比較部における比較の開始から比較結果の信号の出力までの期間はアナログの画像信号の電圧に1対1に対応する。このため、この期間に応じたデジタルの信号を生成して出力することにより、アナログの画像信号をデジタルの画像信号に変換することができる。
【0004】
このアナログデジタル変換装置を画素毎に配置する撮像素子が提案されている(例えば、特許文献1参照)。この従来技術の比較部は、差動対を構成する2つのトランジスタを備える。この差動対を構成する2つのトランジスタの一方のゲート端子に参照信号が印加され、他方のゲート端子にアナログの画像信号が入力される。また、これらのトランジスタ毎に定電流負荷が接続される。これにより、参照信号及びアナログの画像信号の差分に応じた電流がそれぞれのトランジスタに流れ、定電流負荷により電圧に変換されて出力される。
【0005】
また、この従来技術では、画素及びアナログデジタル変換装置を上チップ及び下チップの2つの半導体チップに分けて配置する。これら上チップ及び下チップを積層することにより、画素及びアナログデジタル変換装置の小型化を図っている。上チップには画素及びアナログデジタル変換装置の比較部のうちの差動対を構成する2つのトランジスタが配置され、下チップには差動対の2つ定電流負荷を含むアナログデジタル変換装置の残りの部分が配置される。上チップ及び下チップの積層の際に差動対のトランジスタと定電流負荷とが接続部を介して接続される。この接続部には、それぞれの半導体チップに配置された電極同士を接合して構成される接続部が使用されている。
【先行技術文献】
【特許文献】
【0006】
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記の従来技術では、画素サイズの小型化が困難になるという問題がある。比較部の差動対及び定電流負荷の間が分離されるため差動対の2つのトランジスタ毎に接続部が必要となる。この接続部は、比較的広い面積に構成される。2半導体チップの積層の際の位置ずれを吸収するためである。このような接続部が2つ配置されるため、画素サイズを小型化できないという問題がある。
【0008】
そこで、本開示では、小型化が可能な撮像素子及び撮像装置を提案する。
【課題を解決するための手段】
【0009】
本開示は、上述の問題点を解消するためになされたものであり、その態様は、入射光の光電変換を行う光電変換部、上記光電変換により生成される電荷を保持する電荷保持部及び上記電荷保持部をリセットするリセット部を有して上記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第1の半導体チップと、上記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と上記比較の結果に基づいて上記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、上記第1の半導体チップに積層される第2の半導体チップと、上記第1の半導体チップと上記第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して上記画素回路から出力されるアナログの画像信号を上記比較部に伝達する画像信号線とを有し、上記比較部及び上記変換部の少なくとも1つは、平面視において上記画素回路と重なる位置に配置される撮像素子である。
【図面の簡単な説明】
【0010】
【
図1】本開示各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。
【
図2】各実施形態に適用可能な画素の構成の例を示すブロック図である。
【
図3】各実施形態に適用可能な撮像装置1000の構造の例を示す図である。
【
図4】本開示の第1の実施形態に係る画素回路及び比較部の構成例を示す図である。
【
図5】本開示の第1の実施形態に係る接続部の構成例を示す図である。
【
図6】本開示の第1の実施形態に係る画像信号の生成の一例を示す図である。
【
図7A】本開示の第1の実施形態に係る画素回路及び比較部の他の構成例を示す図である。
【
図7B】本開示の第1の実施形態に係る画素回路及び比較部の他の構成例を示す図である。
【
図8】本開示の第1の実施形態に係る接続部の他の構成例を示す図である。
【
図9】本開示の第2の実施形態に係る画素回路及び比較部の構成例を示す図である。
【
図10】本開示の第2の実施形態に係る画像信号の生成の一例を示す図である。
【発明を実施するための形態】
【0011】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
1.第1の実施形態
2.第2の実施形態
【0012】
(1.第1の実施形態)
図1は、本開示各実施形態に適用可能な撮像装置の一例の構成を示すブロック図である。
図1において、撮像装置1000は、画素アレイ部1と、垂直走査回路2と、水平走査回路3と、タイミング制御部4と、DAC(Digital to Analog Converter)5と、時刻コード発生回路6と、全体制御部7と、画像処理部8と、を含む。
【0013】
画素アレイ部1は、複数の画素10を含む。また、画素10は、受光素子と、画素回路と、変換回路と、記憶部と、を含む。それぞれ詳細は後述するが、受光素子は、光電変換により受光した光に応じた電荷を発生させる。画素回路は、受光素子で発生された電荷を読み出してアナログ信号として出力する。変換回路は、画素回路から出力されたアナログ信号を、参照信号に基づきデジタル信号である画素信号に変換する。記憶部は、変換回路で変換された画素信号を記憶する。画素10は、さらに、画素信号に対して、ノイズ低減を行う相関二重サンプリング(CDS:Correlated Double Sampling)処理を施す信号処理回路を含めてもよい。
【0014】
画素アレイ部1において、複数の画素10は、水平方向(行方向)および垂直方向(列方向)の行列状の配列で配置される。画素アレイ部1において、画素10の行方向の並びをラインと呼ぶ。この画素アレイ部1において所定数のラインから読み出された画素信号により、1フレームの画像(画像データ)が形成される。例えば、3000画素×2000ラインで1フレームの画像が形成される場合、画素アレイ部1は、少なくとも3000個の画素10が含まれるラインを、少なくとも2000ライン、含む。
【0015】
垂直走査回路2は、後述する全体制御部7の制御に従い、各画素10から画素信号を読み出す際の駆動パルスなどの制御信号を生成し、画素アレイ部1の行毎に供給する。水平走査回路3は、全体制御部7の制御に従い、画素アレイ部1の各列を所定の順番で選択する選択操作を行うことにより。各画素10において記憶部に保持される各画素信号を順次出力する。水平走査回路3は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。
【0016】
タイミング制御部4は、例えば全体制御部7の制御に従い、撮像装置1000の各部の動作を制御するための、1乃至複数種類のクロック信号を生成する。タイミング制御部4により生成されたクロック信号は、垂直走査回路2および水平走査回路3に供給される。また、図示は省略するが、タイミング制御部4により生成されたクロック信号は、DAC5および時刻コード発生回路6にも供給される。
【0017】
DAC5は、各画素10において変換回路で用いられる参照信号を生成する。例えば、DAC5は、タイミング制御部4から供給されるクロック信号と、全体制御部7から供給される、クロック信号に応じて値が減少(または増加)するデジタル値と、に基づき、電圧が一定の傾斜に従い階段状に降下(または上昇)する参照信号(RAMP信号)を生成する。DAC5により生成された参照信号は、画素アレイ部1に供給され、画素アレイ部1に含まれる各画素10に渡される。
【0018】
なお、以下では、特に記載の無い限り、参照信号の傾斜(電圧の降下若しくは上昇)が開始されたことを、参照信号が開始された、のように記述する。同様に、参照信号の傾斜が終了したことを、参照信号が終了した、のように記述する。
【0019】
時刻コード発生回路6は、参照信号における電圧の傾斜に応じた時刻コードを発生させる。例えば、時刻コード発生回路6は、タイミング制御部4からクロック信号が供給され、全体制御部7から参照信号の開始を示す信号と、が供給される。時刻コード発生回路6は、参照信号が開始されると、クロック信号に従いカウントを行い、カウント毎に時刻を示す時刻コードを発生させる。時刻コード発生回路6が発生した時刻コードは、画素アレイ部1に供給され、各画素10に渡される。
【0020】
全体制御部7は、例えばプロセッサを含み、所定のプログラムに従ってこの撮像装置1000の全体の動作を制御する。また、全体制御部7は、外部から入力された制御信号に応じて撮像装置1000の全体の動作を制御することもできる。
【0021】
画像処理部8は、例えばフレームメモリを含み、水平走査回路3から出力された1フレーム分の画素信号を記憶する。画像処理部8は、記憶した1フレーム分の画素信号に対して所定の画像処理を施す。ここでの画像処理は、ゲイン調整、ホワイトバランス調整などの処理が考えられる。これに限らず、画像処理部8は、エッジ抽出や、顔判定といった処理を実行することも可能である。
【0022】
図2は、各実施形態に適用可能な画素の構成の例を示すブロック図である。
図2において、画素10は、画素回路11と、比較部12と、記憶回路13と、演算回路14と、を含む。なお、比較部12、記憶回路及び演算回路14は、アナログデジタル変換装置(ADC:Analog Digital Converter)を構成する。
【0023】
画素回路11は、受光素子と、読み出し回路と、を含む。読み出し回路は、受光素子において受光した光に応じて発生した電荷を受光素子から読み出す。読み出し回路は、読み出した電荷に応じた電圧のアナログ信号を出力する。読み出し回路から出力されたアナログ信号は、比較部12に供給される。また、比較部12に対して、DAC5から参照信号が供給される。
【0024】
なお、詳細は後述するが、DAC5は、読み出し回路からの1回の読み出し処理において、読み出し回路のリセットレベル検出用の参照信号を生成し、その後、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号を生成する。
【0025】
比較部12は、画素回路11から供給されたアナログ信号と、DAC5から供給された参照信号とを比較し、当該アナログ信号と参照信号との電圧の高低関係が反転した場合に、出力信号VCOを反転させる。比較部12の出力信号VCOは、記憶回路13に供給される。
【0026】
一方、時刻コード発生回路6は、例えばクロック信号に従いクロック毎に更新される時刻コードを発生させる。時刻コード発生回路6により発生された時刻コードは、書き込み用転送回路20に供給される。書き込み用転送回路20は、例えば、画素アレイ部1において列毎に設けられ、対応する列に整列する複数の画素10が接続される。書き込み用転送回路20は、時刻コード発生回路6から供給された時刻コードを、接続される各画素10に供給する。
【0027】
記憶回路13は、例えばラッチ回路であって、書き込み用転送回路20から供給された時刻コードを保持する。例えば、記憶回路13は、書き込み用転送回路20から供給された時刻コードにより、直前に供給され保持された時刻コードを更新する。記憶回路13は、比較部12から供給された出力信号VCOが反転したタイミングで、時刻コードの更新を停止する。
【0028】
なお、演算回路14は、記憶回路13に保持された時刻コードに基づき、読み出し回路から読み出されたアナログ信号に対するノイズ除去処理を行う。例えば、演算回路14は、読み出し回路のリセットレベル検出用の参照信号に基づき保持された時刻コードと、読み出し回路から読み出したアナログ信号のレベルを検出するための参照信号に基づき保持された時刻コードと、の差分を求める演算を行う。この差分に基づき、画素データを得ることができる。この画素データは、オフセット性のノイズが除去された画素データであって、記憶回路13に返される。記憶回路13は、演算回路14から返された画素データを保持する。
【0029】
参照信号の終了のタイミングで、例えば行毎に、行に整列する各画素10の記憶回路13からノイズが除去された画素データが読み出され、読み出された画素データが、読み出し用転送回路21を介して出力される。
【0030】
読み出し用転送回路21は、例えば、垂直走査回路2および水平走査回路3それぞれにより指定された画素10から時刻コードを読み出して、画素データとして出力する。読み出し用転送回路21から出力された画素データは、画像処理部8に供給され、フレームメモリに記憶される。画像処理部8は、例えば、フレームメモリに1フレーム分の画素データが記憶されると、フレームメモリに記憶される画素データに対して所定の画像処理を施し、例えば撮像装置1000の外部に出力する。なお、画像処理部8は、特許請求の範囲に記載の処理回路の一例である。
【0031】
図3は、各実施形態に適用可能な撮像装置1000の構造の例を示す図である。
図3において、撮像装置1000は、第1の半導体チップ1001と、第2の半導体チップ1002と、を例えば導電路16を介して電気的に接触させつつ貼り合わせて、1つの撮像装置1000として形成される。
【0032】
第1の半導体チップ1001は、画素領域1010が配置される。画素領域1010は、受光素子が行列状に配置される。
図3の例では、画素領域1010に対して、画素回路11が行列状に配置されている。第2の半導体チップ1002は、画素ロジック領域1011が配置される。画素ロジック領域1011は、例えば、画素回路11に対応する処理回路15が、第1の半導体チップ1001における画素回路11の配置に対応して、行列状に配置される。処理回路15は、例えば、
図3に示した比較部12、記憶回路13および演算回路14を含む。すなわち、画素10は、第1の半導体チップ1001に配置される画素回路11と、第2の半導体チップ1002に、当該画素回路11に対して1対1に配置される処理回路15と、を含んで構成される。
【0033】
後述するように、画素回路11は、処理回路15のうちの比較部12と接続される。この画素回路11及び比較部12の間は、画像信号線18により接続される。第1の半導体チップ1001には複数の画素回路11が配置され、第2の半導体チップ1002には複数の処理回路15が含まれる。これら複数の画素回路11及び複数の処理回路15は、複数の画像信号線18によりそれぞれ接続される。この画像信号線18は、上述の導電路16を構成する。なお、導電路16には、基準電位を伝達する接地線や電源を供給する電源線等が含まれる。
【0034】
[画素回路及び比較部の構成]
図4は、本開示の第1の実施形態に係る画素回路及び比較部の構成例を示す図である。同図は、画素回路11及び比較部12の構成例を表す回路図である。前述のように、画素回路11は第1の半導体チップ1001に配置され、比較部12は第2の半導体チップ1002に配置される。この第1の半導体チップ1001及び第2の半導体チップ1002は、貼り合わされて積層される。
【0035】
画素回路11及び比較部12の間は画像信号線18により接続される。この画像信号線18は、結合キャパシタ19及び接続部30を介して画素回路11の出力と比較部12の入力とを接続する。接続部30は、異なる半導体チップにそれぞれ配置された配線を接続するものである。この接続部30は、第1の半導体チップ1001及び第2の半導体チップ1002にそれぞれ配置されたパッド(電極)同士を接合させることにより構成することができる。接続部30の構成の詳細については後述する。なお、画素回路11の出力と結合キャパシタ19との間の画像信号線18を画像信号線18aと記載する。また、結合キャパシタ19と接続部30との間の画像信号線18を画像信号線18bと記載する。また、接続部30と比較部12の入力との間の画像信号線18を画像信号線18cと記載する。
【0036】
まず、画素回路11について説明する。同図の画素回路11は、光電変換部111と、電荷保持部112と、電荷排出部113と、電荷転送部114と、リセット部117と、容量切り替え部115と、第2の電荷保持部116とを備える。電荷排出部113、電荷転送部114、リセット部117及び容量切り替え部115は、nチャネルMOSトランジスタにより構成することができる。このnチャネルMOSトランジスタでは、ゲート-ソース間電圧Vgsの閾値を超える電圧をゲートに印加することにより、ドレイン-ソース間を導通させることができる。以下、このゲート-ソース間電圧Vgsの閾値を超える電圧をオン電圧と称する。また、このオン電圧を含む制御信号をオン信号と称する。
【0037】
画素回路11には、信号線VOFG、信号線OFG、信号線TRG、信号線FDG及び信号線RSTが配線される。信号線VOFGは、後述する光電変換部111に保持された電荷が排出される信号線である。この信号線VOFGには、電荷排出のための正極性の電圧が印加される。信号線OFG、信号線TRG、信号線FDG及び信号線RSTは、それぞれ電荷排出部113、電荷転送部114、容量切り替え部115及びリセット部117のゲートに制御信号を伝達する信号線である。これらの信号線は、
図1において説明した垂直走査回路2からの制御信号を伝達する信号線である。また、画素回路11には、電源を供給する電源線Vdd1が更に配線される。
【0038】
光電変換部111のアノードは接地され、カソードは電荷排出部113のソース及び電荷転送部114ソースに接続される。電荷排出部113のドレインは、信号線VOFGに接続される。電荷転送部114のドレインは、容量切り替え部115のソース、電荷保持部112の一端及び画像信号線18aに接続される。電荷保持部112の他の一端は接地される。容量切り替え部115のドレインは、リセット部117のソース及び第2の電荷保持部116の一端に接続される。第2の電荷保持部116の他の一端は接地される。リセット部117のドレインは、電源線Vdd1に接続される。電荷排出部113のゲート、電荷転送部114のゲート、容量切り替え部115のゲート及びリセット部117のゲートは、それぞれ信号線OFG、信号線TRG、信号線FDG及び信号線RSTに接続される。
【0039】
光電変換部111は、入射光の光電変換を行うものである。この光電変換部111は、フォトダイオードにより構成することができる。光電変換部111は、露光期間において光電変換により生成した電荷を保持する。
【0040】
電荷排出部113は、光電変換部111に保持された電荷を排出するものである。この電荷排出部113は、信号線VOFGと光電変換部111との間を導通させることにより、光電変換部111に保持された電荷を信号線VOFGに排出する。
【0041】
電荷保持部112は、光電変換部111により生成された電荷を保持するものである。この電荷保持部112は、半導体基板に形成された比較的高い不純物濃度の半導体領域である浮遊拡散領域(FD:Floating Diffusion)により構成することができる。
【0042】
電荷転送部114は、光電変換部111により生成された電荷を電荷保持部112に転送するものである。この電荷転送部114は、光電変換部111と電荷保持部112との間を導通させることにより、電荷を転送する。
【0043】
第2の電荷保持部116は、電荷保持部112に並列に接続されて光電変換部111により生成された電荷を保持するものである。この第2の電荷保持部116は、例えば、キャパシタにより構成することができる。
【0044】
容量切り替え部115は、電荷保持部112及び第2の電荷保持部116の間を接続するものである。容量切り替え部115が非導通の状態のときは、光電変換部111により生成された電荷が電荷保持部112のみに保持される。一方、容量切り替え部115が導通すると、電荷保持部112に第2の電荷保持部116が並列に接続され、光電変換部111により生成される電荷の保持容量が増加する。このように、容量切り替え部115は、電荷保持部の容量の切り替えを行う。これにより、画素回路11の変換効率を変更することができる。容量切り替え部115が非導通の状態の場合は高い変換効率となり、容量切り替え部115が導通状態の場合は保持容量が増加するため低い変換効率になる。例えば、低照度の環境において撮像を行う際には、容量切り替え部115を非導通にして高い変換効率のモードにする。一方、高輝度の被写体を撮像する際には、容量切り替え部115を導通させて低い変換効率のモードに切り替える。これにより、電荷保持部112の飽和を防ぐことができる。
【0045】
リセット部117は、電荷保持部112及び第2の電荷保持部116をリセットするものである。このリセット部117は、容量切り替え部115を介して電荷保持部112と電源線Vdd1との間を接続して電荷保持部112の電荷を電源線Vdd1に排出することにより、リセットを行う。この際、第2の電荷保持部116のリセットも行われる。
【0046】
画素回路11の動作は、次の通りである。まず、電荷排出部113を導通させて光電変換部111の電荷を排出する。これにより、露光期間が開始される。この露光期間に、光電変換により生成された電荷が光電変換部111に保持される。所定の露光期間の経過後にリセット部117及び容量切り替え部115を導通させて電荷保持部112及び第2の電荷保持部116をリセットする。このリセットの終了後に電荷転送部114を導通させて光電変換部111に保持された電荷を電荷保持部112に転送する。この際、容量切り替え部115を導通させた場合には、光電変換部111に保持された電荷の一部が第2の電荷保持部116に転送される。画像信号線18は電荷保持部112に接続されているため、画像信号線18には電荷保持部112に保持された電荷に応じた電圧の信号である画像信号が出力される。この画像信号は、アナログの信号である。このアナログの画像信号が次に説明する比較部12により参照信号と比較される。
【0047】
比較部12は、MOSトランジスタ121乃至127と、キャパシタ128と、波形整形回路129とを備える。MOSトランジスタ121及び122は、pチャネルMOSトランジスタにより構成することができる。また、MOSトランジスタ123乃至127は、nチャネルMOSトランジスタにより構成することができる。比較部12には、信号線AZ、信号線VREF及び信号線Biasが配線される。信号線AZは、MOSトランジスタ126及び127に制御信号を伝達する信号線である。信号線VREFは、前述の参照信号を伝達する信号線である。信号線Biasは、MOSトランジスタ125にバイアス電圧を供給する信号線である。また、比較部12には、電源を供給する電源線Vdd2が更に配線される。
【0048】
比較部12の入力信号線である画像信号線18cは、MOSトランジスタ123のゲート及びMOSトランジスタ126のソースに接続される。MOSトランジスタ123のソースは、MOSトランジスタ125のドレイン及びMOSトランジスタ124のソースに接続される。MOSトランジスタ125のソースは、接地される。MOSトランジスタ123のドレインは、MOSトランジスタ126のドレイン、MOSトランジスタ121のドレイン及び波形整形回路129の入力に接続される。MOSトランジスタ121のソースは電源線Vdd2に接続され、MOSトランジスタ121のゲートはMOSトランジスタ122のゲート、MOSトランジスタ122のドレイン、MOSトランジスタ124のドレイン及びMOSトランジスタ127のドレインに接続される。MOSトランジスタ122のソースは、電源線Vdd2に接続される。MOSトランジスタ124のゲートは、MOSトランジスタ127のソース及びキャパシタ128の一端に接続される。キャパシタ128の他の一端は、信号線VREFに接続される。MOSトランジスタ126及び127のゲートは、信号線AZに共通に接続される。MOSトランジスタ125のゲートは、信号線Biasに接続される。
【0049】
MOSトランジスタ123及び124は、差動対を構成するトランジスタであり、それぞれのゲートに印加される電圧の差分を出力する。MOSトランジスタ123のゲートには、画像信号線18(画像信号線18c)を介してアナログの画像信号が印加され、MOSトランジスタ124のゲートにはキャパシタ128を介して参照信号が印加される。このため、MOSトランジスタ123及び124からなる差動対は、アナログの画像信号及び参照信号の差分を検出する。具体的には、アナログの画像信号及び参照信号の差分に応じた電流がMOSトランジスタ123及び124に流れる。この電流が後述するMOSトランジスタ121及び122により電圧の変化に変換され、比較結果として出力される。同図の回路においては、MOSトランジスタ123のドレインから比較結果の信号が出力される。この信号は、波形整形回路129に入力される。
【0050】
MOSトランジスタ121及び122は、定電流回路に構成され、それぞれMOSトランジスタ123及び124の負荷を構成するトランジスタである。また、MOSトランジスタ121及び122は、カレントミラー回路を構成し、MOSトランジスタ123及び124にソース電流を供給する。MOSトランジスタ121及び122により、MOSトランジスタ123及び124に流れる電流の変化が電圧の変化に変換される。また、MOSトランジスタ125は、定電流回路を構成し、MOSトランジスタ123及び124からなる差動対に定電流を供給するものである。このMOSトランジスタ125は、信号線Biasにより供給されるバイアス電圧に応じたシンク電流をMOSトランジスタ123及び124に供給する。
【0051】
MOSトランジスタ126及び127は、MOSトランジスタ123及び124からなる差動対を初期化するものである。初期化は、MOSトランジスタ126がMOSトランジスタ123のドレイン及びゲートの間を導通させ、MOSトランジスタ127がMOSトランジスタ124のドレイン及びゲートの間を導通させることにより行うことができる。この初期化により、MOSトランジスタ123及び124のゲートには、それぞれのドレインの電圧が初期電圧として印加される。MOSトランジスタ123のゲートには結合キャパシタ19が接続され、MOSトランジスタ124のゲーにはキャパシタ128が接続される。初期化によりこれら結合キャパシタ19及びキャパシタ128が初期電圧に充電される。この初期化は、信号線AZにより伝達される制御信号に基づいて行われる。
【0052】
キャパシタ128は、MOSトランジスタ124のゲートに信号を伝達する結合キャパシタである。このキャパシタ128は、結合キャパシタ19と同様に、信号の交流成分を伝達するキャパシタである。
【0053】
波形整形回路129は、MOSトランジスタ123及び124からなる差動対の出力信号の波形を整形するものである。この波形整形回路129は、増幅器及び遅延回路により構成され、MOSトランジスタ123及び124からなる差動対の出力信号を所定のパルス幅の信号に変換することにより波形を整形する。
【0054】
次に、比較部12の動作について説明する。前述のように、MOSトランジスタ123のゲートにはアナログの画像信号が印加され、MOSトランジスタ124のゲートには参照信号が印加される。この参照信号として電圧がランプ状に低下する信号を想定する。MOSトランジスタ126及び127による初期化の後に、アナログの画像信号と参照信号とが比較され、差分に応じた電流がMOSトランジスタ123及び124に流れる。初期においては、参照信号がアナログの画像信号より高い電圧になるため、MOSトランジスタ123と比較してMOSトランジスタ124に多くの電流が流れる。同図の差動対の利得が高いためMOSトランジスタ124が導通状態になり、MOSトランジスタ123は、略非導通の状態になる。このため、MOSトランジスタ123のドレインは高電位となりHレベルの信号が出力される。
【0055】
その後、参照信号の電圧が低下してアナログの画像信号の電圧未満になると、MOSトランジスタ124が非導通の状態に遷移し、MOSトランジスタ123が導通状態に遷移する。MOSトランジスタ123のドレインは低電位となりLレベルの信号が出力される。このように、同図のMOSトランジスタ123及び124からなる差動対は、アナログの画像信号及び参照信号の差分を検出することができる。また、MOSトランジスタ123が非導通の状態から導通状態への遷移を検出することにより、参照信号がアナログの画像信号と等しくなる時期を検出することができる。
【0056】
このように、MOSトランジスタ123のドレインが接続されるノードにアナログの画像信号及び参照信号の比較の結果の信号が出力される。この信号が波形整形回路129を介して
図2において説明した記憶回路13に伝達され、デジタルの画像信号に変換される。なお、記憶回路13は、特許請求の範囲に記載の変換部の一例である。
【0057】
なお、MOSトランジスタ126及び127による初期化と画素回路11のリセット部117によるリセットとを同時に行うことにより、MOSトランジスタ123の初期過電圧と電荷保持部112のリセット時の電圧とに応じた電位差に結合キャパシタ19を充電することができる。これにより、結合キャパシタ19は、電荷保持部112の電位の変化分のみを比較部12に伝達することができる。
【0058】
なお、画素回路11には電源線Vdd1が配線され、比較部12には電源線Vdd2が配線される。このように異なる電源がそれぞれの回路に供給されるため、電源電圧の変動の影響を低減することができる。
【0059】
[接続部の構成]
図5は、本開示の第1の実施形態に係る接続部の構成例を示す図である。同図は、接続部30の構成例を表す断面図である。また、同図は、積層された第1の半導体チップ1001及び第2の半導体チップ1002における接続部30の領域を表す断面図である。
【0060】
第1の半導体チップ1001は、半導体基板120と、配線領域130とを備える。半導体基板120は、画素回路11等の素子が形成される半導体の基板である。この半導体基板120は、例えば、シリコンにより構成することができる。
【0061】
配線領域130は、素子に信号を伝達する配線が形成される領域である。配線領域130は、配線132及び絶縁層131を備える。配線132は、素子に信号を伝達する導体である。この配線132は、例えば、銅(Cu)により構成することができる。絶縁層131は、配線132を絶縁するものである。この絶縁層131は、例えば、酸化シリコン(SiO2)により構成することができる。また、同図の配線領域130には、ビアプラグ133及び第1のパッド134がさらに配置される。ビアプラグ133は、配線領域130の異なる層に配置される配線132や半導体基板120と接続するものである。ビアプラグ133は、例えば、柱状の金属により構成することができる。
【0062】
なお、同図の配線領域130には、平行に配置される配線132a及び132bを記載した。この配線132a及び132bは、結合キャパシタ19を構成する。この場合、配線132a及び132bの間の絶縁層131が結合キャパシタ19の誘電体を構成する。
【0063】
第1のパッド134は、後述する第2のパッド234と接合されて接続部30を構成する電極である。この第1のパッド134は、例えば、Cuにより構成することができる。第1のパッド134は、配線領域130に表面に埋設して配置される。
【0064】
画素回路11と結合キャパシタ19を構成する配線132aとの間は画像信号線18aにより接続される。同図においては、ビアプラグ133が配線132aの一部を構成する。結合キャパシタ19を構成する配線132aと第1のパッド134との間は、画像信号線18bを構成するビアプラグ133により接続される。
【0065】
第2の半導体チップ1002は、半導体基板220と、配線領域230とを備える。半導体基板220は、半導体基板120と同様に素子が形成される半導体の基板である。この半導体基板220には、比較部12及び記憶回路13(不図示)等の素子が配置される。
【0066】
配線領域230は、配線領域130と同様に、素子に信号を伝達する配線が形成される領域である。この配線領域230に第2のパッド234が配置される。なお、同図の配線領域230においては、配線等の記載を省略した。
【0067】
第2のパッド234は、第1のパッド134と同様にCu等により構成される電極であり、配線領域230の表面に埋設して配置される。第2のパッド234と比較部12との間は画像信号線18cにより接続される。
【0068】
第1の半導体チップ1001の配線領域130と第2の半導体チップ1002の配線領域230が接合されて、第1の半導体チップ1001及び第2の半導体チップ1002が積層される。この際、第1のパッド134及び第2のパッド234が位置合わせされて接合され、接続部30が形成される。この接合は、例えば、第1のパッド134及び第2のパッド234を加熱圧接することにより行うことができる。
【0069】
また、画素回路11は、比較部12及び記憶回路13の少なくとも1つと平面視において重なる位置に配置される。これにより、平面視における画素10のサイズを縮小することができる。
【0070】
なお、結合キャパシタ19はこの例に限定されない。例えば、配線132と半導体基板120に形成された半導体領域を電極として使用するMIS(Metal Insulator Semiconductor)により構成することもできる。
【0071】
同図に表したように、結合キャパシタ19を第1の半導体チップ1001に配置して、画素回路11の出力及び接続部30を分離する構成をとることにより、接続部30の寄生容量の影響を低減することができる。具体的には、画像信号線18に接続される画素回路11の電荷保持部112に接続部30の寄生容量が付加されない構成となるため、電荷保持部112の容量の増加を低減することができ、変換効率の低下を防ぐことができる。
【0072】
[画像信号の生成]
図6は、本開示の第1の実施形態に係る画像信号の生成の一例を示す図である。同図は、画素回路11及び比較部12における処理を表すタイミング図である。同図の「RST」、「FDG」、「OFG」、「TRG」及び「AZ」は、それぞれ信号線RST、信号線FDG、信号線OFG、信号線TRG及び信号線AZにより伝達される制御信号を表す。これらの2値化された制御信号の値「1」の部分が前述のオン電圧の信号を表す。また、同図の破線は、0Vのレベルを表す。なお、同図の制御信号は、制御対象のMOSトランジスタをオフ状態にする際に0Vの電圧を印加する制御信号の例を表したものである。このMOSトランジスタをオフ状態にする信号電圧には、異なる電圧、例えば、-1Vを適用することもできる。
【0073】
同図の「FD」は、比較部12に入力されるアナログの画像信号を表す。「VREF」は、参照信号を表す。「波形整形回路入力」は、波形整形回路129に入力される信号を表す。
【0074】
初期状態において、信号線RST、信号線FDG、信号線OFG、信号線TRG及び信号線AZの制御信号は、値「0」となる。また、アナログの画像信号は、リセット時の電圧になる。参照信号は、所定の初期電圧となる。
【0075】
T1において、信号線RST及び信号線FDGからオン信号が印加され、リセット部117及び容量切り替え部115が導通する。これにより、電荷保持部112及び第2の電荷保持部116がリセットされる。なお、信号線FDGへのオン信号の入力は、T6まで継続する。
【0076】
T2において、信号線OFGからオン信号が印加され、電荷排出部113が導通する。これにより、光電変換部111の電荷が排出される。
【0077】
T3において、信号線OFGからのオン信号の印加が停止される。これにより、露光期間が開始される。光電変換により生成された電荷が光電変換部111に保持されて蓄積される。
【0078】
T5において、信号線AZからオン信号が印加され、MOSトランジスタ126及び127が導通する。これにより、比較部12が初期化される。
【0079】
T6において、信号線FDGへのオン信号の印加が停止される。これにより、アナログの画像信号は、電荷保持部112に残留する電荷等に基づく電圧になる。
【0080】
T7において、信号線AZへのオン信号の印加が停止される。
【0081】
T8において、信号線VREFから参照信号が印加される。この際、参照信号の初期値が印加される。この初期値は、アナログの画像信号より高い電圧であるため、差動対を構成するMOSトランジスタ124が導通し、MOSトランジスタ123が非導通の状態になる。このため、波形整形回路入力は、Hレベルの信号となる。
【0082】
T9において、参照信号のランプ状の電圧の低下が開始される。
【0083】
T10において、参照信号がアナログの画像信号と等しくなる。これにより、波形整形回路入力は、Lレベルに遷移する。この信号が波形整形回路129により整形されて
図2において説明した記憶回路13に入力される。記憶回路13は、この際に書き込み用転送回路20により転送された時刻コードを取り込んで記憶する。この取り込まれた時刻コードは、T9における参照信号の低下の開始からの経過時間に相当する。これにより、リセット時のアナログの画像信号の電圧に相当する経過時間を取得することができる。
【0084】
T11において、参照信号のランプ状の電圧の低下が停止される。
【0085】
T12において、信号線TRGからオン信号が印加され、電荷転送部114が導通する。これにより、光電変換部111に保持された電荷が電荷保持部112に転送される。アナログの画像信号は、電荷保持部112に転送されて保持された電荷に応じた電圧になる。また、信号線VREFの参照信号が初期値に戻る。このため、波形整形回路入力は、Hレベルになる。
【0086】
T13において、信号線TRGへのオン信号の印加が停止され、電荷転送部114が非導通の状態になる。これにより、露光期間が修了する。
【0087】
T14において、参照信号のランプ状の電圧の低下が開始される。
【0088】
T15において、参照信号がアナログの画像信号と等しくなる。これにより、波形整形回路入力は、Lレベルに遷移する。この信号が波形整形回路129により整形されて記憶回路13に入力される。記憶回路13は、この際に書き込み用転送回路20により転送された時刻コードを更に取り込んで記憶する。この取り込まれた時刻コードは、T14における参照信号の低下の開始からの経過時間に相当する。これにより、入射光に基づくアナログの画像信号の電圧に相当する経過時間を取得することができる。
【0089】
T16において、参照信号のランプ状の電圧の低下が停止される。
【0090】
T17において、参照信号が初期状態に戻る。
【0091】
図2において説明した演算回路14は、T15において取得したアナログの画像信号の電圧に基づく経過時間からT10において取得したリセット時のアナログの画像信号の電圧に相当する経過時間の減算が行われる。これにより、前述のCDSが実行される。このCDS後の経過時間に相当するデジタルの信号がアナログデジタル変換後のデジタルの画像信号に相当する。このように画像信号のアナログデジタル変換を行うことができる。
【0092】
なお、同図は、画素回路11における高い変換効率における動作を表したものである。低い変換効率にする場合には、同図の一点鎖線に表した信号を印加する。
【0093】
なお、同図は、画素回路11におけるアナログの画像信号の生成と比較部12におけるアナログの画像信号及び参照信号との比較とを個別に行う場合の例を表したものである。画素回路11におけるアナログの画像信号の生成と比較部12におけるアナログの画像信号及び参照信号との比較とを同時並行に行うこともできる。具体的には、T12-T13における電荷転送部114による光電変換部111の電荷の転送の後に信号線OFGにオン信号を印加して電荷排出部113を導通させて、次のフレームの露光を開始することもできる。
【0094】
同図の画素回路11における露光および画像信号の生成と比較部12等により画像信号のアナログデジタル変換は、画素アレイ部1に配置された全ての画素10において同時に行われる。これにより、全ての画素10において同時に露光を行うグローバルシャッタを行うとともにデジタルの画像信号を生成することができる。
【0095】
なお、画素回路11の構成は、この例に限定されない。例えば、容量切り替え部115及び第2の電荷保持部116を省略することもできる。また、電荷排出部113を省略することもできる。この場合には、光電変換部111の電荷の排出は、リセット部117及び電荷転送部114を導通させることにより行うこととなる。また、例えば、1つの比較部12に複数の画素回路11を接続する構成を採ることもできる。
【0096】
[画素回路及び比較部の他の構成]
図7A及び7Bは、本開示の第1の実施形態に係る画素回路及び比較部の他の構成例を示す図である。同図は、画素回路11及び比較部12の他の構成例を表す回路図である。
【0097】
図7Aは、結合キャパシタ19が第2の半導体チップ1002に配置される場合の例を表した図である。結合キャパシタ19が接続部30及び比較部12の間に配置されるため、比較部12への接続部30の寄生容量の影響を低減することができる。比較部12の入力は、画素回路11の出力電圧を接続部30の寄生容量及び結合キャパシタ19により分圧された電圧となる。比較部12の入力電圧をVinとするとVinは次式のように表すことができる。
Vin=Vfd×C2/(C2+C1)
ここで、Vfdは、画素回路11の出力電圧を表す。C1は、画像信号線18cの側の寄生容量を表す。C2は、結合キャパシタ19の静電容量を表す。
図7Aの構成では、このC1を小さくすることができる。このため、Vinの低下を低減することができる。
【0098】
図7Bは、結合キャパシタ19を省略し、接続部30の代わりに接続部31を配置する例を表した図である。この接続部31は、第1のパッド134及び第2のパッド234の間に誘電体層が配置された接続部である。この接続部31の構成について次に説明する。
【0099】
[接続部の構成]
図8は、本開示の第1の実施形態に係る接続部の他の構成例を示す図である。同図は、接続部31の構成例を表す断面図である。また、同図は、
図5と同様に、積層された第1の半導体チップ1001及び第2の半導体チップ1002における接続部31の領域を表す断面図である。
【0100】
同図の接続部31は、第1のパッド134と、第2のパッド234と、誘電体層150とを備える。誘電体層150は、第1のパッド134及び第2のパッド234の間に配置される誘電体である。この誘電体層150は、絶縁膜、例えば、SiO
2の膜より構成することができる。第1のパッド134及び第2のパッド234が誘電体を介して対向して配置されるため、接続部31はキャパシタを構成する。このため、同図の画素10においては、結合キャパシタ19を省略することができる。結合キャパシタ19を省略するため、上述の画素回路11の出力電圧の分圧の影響を低減することができる。また、
図5において説明した電荷保持部112の容量に加算される接続部31の寄生容量が低下するため、変換効率の低下を低減することもできる。
【0101】
このように、本開示の第1の実施形態の撮像装置1000は、画素回路11と比較部12を異なる半導体チップに配置する。画素回路11及び比較部12の間を結合キャパシタ19及び接続部30が直列に接続された画像信号線18により接続する。これにより、画素10に配置される接続部の個数を1個に削減することができる。画素10のサイズの縮小が可能となる。また、画像信号線18に結合キャパシタ19を配置することにより、画素回路11及び比較部12の間を直流的に分離することができる。これにより、画素回路11のリセット電圧と比較部12の初期化時の初期電圧とを異なる電圧にすることができる。画素回路11においてリセット電圧を高くしてダイナミックレンジを広くすることができる。
【0102】
(2.第2の実施形態)
上述の第1の実施形態の撮像装置1000は、差動対により構成される比較部12を使用していた。これに対し、本開示の第2の実施形態の撮像装置1000は、シングルエンドの回路に構成された比較部12を使用する点で、上述の第1の実施形態と異なる。
【0103】
[画素回路及び比較部の構成]
図9は、本開示の第2の実施形態に係る画素回路及び比較部の構成例を示す図である。同図は、
図4と同様に、画素回路11及び比較部12の構成例を表す回路図である。同図の比較部12は、シングルエンドの回路により構成される点で、
図4の比較部12と異なる。なお、同図において画素回路11の記載を簡略化している。
【0104】
同図の比較部12は、MOSトランジスタ171乃至178と、キャパシタ179と、波形整形回路129とを備える。MOSトランジスタ171乃至173には、pチャネルMOSトランジスタを使用することができる。MOSトランジスタ174乃至178には、nチャネルMOSトランジスタを使用することができる。
【0105】
画像信号線18cは、MOSトランジスタ171のゲート、MOSトランジスタ174のドレイン及びキャパシタ179の一端に接続される。キャパシタ179の他の一端は信号線VREFに接続される。MOSトランジスタ171のソースは、電源線Vdd2に接続されドレインはMOSトランジスタ174のソース、MOSトランジスタ175のドレイン及びMOSトランジスタ172のゲートに接続される。MOSトランジスタ175のゲートは信号線Biasに接続され、MOSトランジスタ175のソースは接地される。MOSトランジスタ172のソースは電源線Vdd2に接続され、MOSトランジスタ172のドレインは、MOSトランジスタ176のドレイン、MOSトランジスタ177のドレイン、MOSトランジスタ173のゲート及びMOSトランジスタ178のゲートに接続される。
【0106】
MOSトランジスタ176のゲートは信号線AZに接続され、MOSトランジスタ176のソースは、MOSトランジスタ177のゲートに接続される。MOSトランジスタ177のソースは、接地される。MOSトランジスタ173のソースは、電源線Vdd2に接続される。MOSトランジスタ173のドレイン及びMOSトランジスタ178のドレインは、波形整形回路129の入力に共通に接続される。MOSトランジスタ178のソースは、接地される。
【0107】
MOSトランジスタ171のゲートには、結合キャパシタ19を介してアナログの画像信号が入力されるとともにキャパシタ179を介して参照信号が入力される。これらアナログの画像信号及び参照信号が加算されてMOSトランジスタ171のゲートに入力される。MOSトランジスタ175は、MOSトランジスタ171の定電流負荷を構成する。このMOSトランジスタ175は、信号線Biasから供給される電圧に応じた電流が流れる。このため、信号線Biasにより供給される電圧とMOSトランジスタ171のゲートに印加される電圧とに応じた電圧が出力される。
【0108】
具体的には、MOSトランジスタ171のゲートソース間の電圧Vgsの絶対値が信号線Biasにより供給される電圧より大きいと、MOSトランジスタ123のドレインは、Hレベルとなる。MOSトランジスタ171のゲートソース間の電圧Vgsの絶対値が信号線Biasにより供給される電圧より小さいと、MOSトランジスタ123のドレインは、Lレベルとなる。このため、参照信号が変化してMOSトランジスタ171のゲートソース間の電圧Vgsの絶対値が信号線Biasにより供給される電圧を超える場合、MOSトランジスタ171の出力が反転する。これにより、アナログの画像信号と参照信号とを比較することができる。このように、同図の比較部12は、アナログの画像信号及び参照信号が加算された信号と信号線Biasにより供給される電圧との差分を検出し、比較を行う。
【0109】
MOSトランジスタ172及びMOSトランジスタ177は、反転増幅回路を構成する。このMOSトランジスタ177は、MOSトランジスタ172の定電流負荷を構成する。MOSトランジスタ172のゲートはMOSトランジスタ171のドレインに接続されているため、MOSトランジスタ172のドレインには、入力された信号を反転した電圧が出力される。この際、MOSトランジスタ172のドレイン電流Id2をMOSトランジスタ171のドレイン電流Id1に略等しい値に調整すると好適である。比較部12においてId1及びId2は、排他的に流れるため、電源線Vdd2を流れる電源電流の変動が少なくなり、ノイズが低減されるためである。
【0110】
MOSトランジスタ173及び178は、反転バッファを構成する。同図に表したように、MOSトランジスタ173及び178は、CMOS(Complementary Metal Oxide Semiconductor)の反転バッファである。このCMOSの反転バッファを配置することにより、比較部12の電源電流の増加を防ぎながら、MOSトランジスタ177及び178の回路により反転された信号の論理を元に戻すことができる。CMOSの回路は定常時において電源電流が殆ど流れないためである。これにより、比較部12の電源電流を上述のId1及びId2の何れかに限定することができ、電源電流の変動を防ぐことができる。
【0111】
MOSトランジスタ174及び176は、比較部12を初期化するトランジスタである。
【0112】
[画像信号の生成]
図10は、本開示の第2の実施形態に係る画像信号の生成の一例を示す図である。同図は、
図6と同様に、画素回路11及び比較部12における処理を表すタイミング図である。同図の「MOSトランジスタ171入力」は、MOSトランジスタ171のゲートに入力される電圧を表す。これ以外は、
図6と共通の記号を使用する。
【0113】
初期状態において、信号線RST、信号線FDG、信号線OFG、信号線TRG及び信号線AZの制御信号は、値「0」となる。また、アナログの画像信号は、リセット時の電圧になる。参照信号は、所定の電圧となる。
【0114】
T1において、信号線RST及び信号線FDGからオン信号が印加され、リセット部117及び容量切り替え部115が導通し、電荷保持部112及び第2の電荷保持部116がリセットされる。
【0115】
T2において、信号線OFGからオン信号が印加され、電荷排出部113が導通し、光電変換部111の電荷が排出される。
【0116】
T3において、信号線OFGからのオン信号の印加が停止され、露光期間が開始される。
【0117】
T5において、信号線FDGへのオン信号の印加が停止される。これにより、アナログの画像信号は、電荷保持部112に残留する電荷等に基づく電圧になる。
【0118】
T6において、信号線AZからオン信号が印加され、MOSトランジスタ174及び176が導通する。これにより、比較部12が初期化される。また、参照信号が低い電圧に変化する。
図6の参照信号と異なり、同図の参照信号は、低い初期電圧からランプ状に電圧が増加する信号となる。
【0119】
T7において、信号線AZへのオン信号の印加が停止される。この際の、参照信号の電圧が初期化の電圧となる。MOSトランジスタ171のゲートには、この初期化の電圧が印加される。
【0120】
T8において、信号線VREFから参照信号が印加される。この際、参照信号の初期値が印加される。この初期値は、上述の初期化電圧より低い電圧となる。MOSトランジスタ171のゲート電圧(Vgsの絶対値)が信号線Biasの電圧より高くなり、MOSトランジスタ171のドレインが反転してHレベルとなる。このため、波形整形回路129の入力はHレベルの信号になる。
【0121】
T9において、参照信号のランプ状の電圧の上昇が開始される。
【0122】
T10において、MOSトランジスタ171のゲートに印加される参照信号及びアナログの画像信号が加算された電圧が信号線Biasの電圧と等しくなる。これにより、波形整形回路入力は、Lレベルに遷移する。この信号が波形整形回路129により整形されて
図2において説明した記憶回路13に入力される。
【0123】
T11において、参照信号のランプ状の電圧の上昇が停止される。
【0124】
T12において、信号線TRGからオン信号が印加され、電荷転送部114が導通し、光電変換部111に保持された電荷が電荷保持部112に転送される。アナログの画像信号は、電荷保持部112に転送されて保持された電荷に応じた電圧になる。また、信号線VREFの参照信号が初期化の電圧に戻る。このため、波形整形回路入力は、Hレベルになる。
【0125】
T13において、信号線TRGへのオン信号の印加が停止され、露光期間が修了する。
【0126】
T14において、参照信号のランプ状の電圧の上昇が開始される。
【0127】
T15において、MOSトランジスタ171のゲートに印加される参照信号及びアナログの画像信号が加算された電圧が信号線Biasの電圧と等しくなる。波形整形回路入力は、Lレベルに遷移する。この信号が波形整形回路129により整形されて記憶回路13に入力される。
【0128】
T17において、参照信号のランプ状の電圧の上昇が停止され初期状態に戻る。
【0129】
図2において説明した演算回路14は、T10及びT15において取得したアナログの画像信号の電圧に基づく経過時間に対してCDSを実行する。これにより、画像信号のアナログデジタル変換を行うことができる。
【0130】
なお、同図は、比較的高い輝度の被写体の撮像を想定したものである。低い輝度の被写体の撮像の場合は、アナログの画像信号は、同図の「FD」の一点鎖線に表したレベルの信号となる。この場合、MOSトランジスタ171のゲートの電圧も一点鎖線のように、比較的高い電圧となる。同図に表したT15’のタイミングにおいて、波形整形回路入力がLレベルに遷移する。このように、低い輝度の撮像の際には、波形整形回路129の入力信号のパルス幅が狭くなる。アナログデジタル変換後のデジタルの画像信号も低い値となる。
【0131】
同図に表したように、
図9の比較部12においては、同図の2点鎖線で表した参照信号の初期化の電圧が基準となり、参照信号及びアナログの画像信号が加算された電圧がこの初期化の電圧のレベルを超える際に比較部12の出力が反転する。
図6に表した差動対を使用する比較部12と異なり、電源線Vdd2の電圧を低くすることができる。これにより、低消費電力化することができる。
【0132】
また、比較部12の出力が反転する場合であっても、
図9において説明したように、電源線Vdd2を流れる電源電流の変動を低減することができるため、電源電圧の変動に伴うノイズを低減することができる。
【0133】
また、画素回路11及び比較部12の画像信号線18に結合キャパシタ19を配置して画素回路11のリセット及び比較部12の初期化を異なる電圧にて行うため、画素回路11の電荷保持部112のリセット電圧を高くすることができ、ダイナミックレンジを広くすることができる。このため、変換効率を高くすることができ、相対的にノイズの影響を低減することができる。
【0134】
また、シングルエンドの回路により構成されるため、差動対を使用する場合と比較して比較部12の初段の能動素子の個数を半分にすることができる。ノイズ源となるMOSトランジスタが削減されるため、
図4の比較部12より低ノイズ化が可能となる。
【0135】
また、比較部12の初期化の際、画素10毎のMOSトランジスタ171の閾値電圧のばらつきがキャンセルされるため、比較部12の出力の反転のタイミングのばらつきが小さくなる。これにより、比較部12を高い利得に設定することができ、相対的に低ノイズ化することができる。
【0136】
これ以外の撮像装置1000の構成は本開示の第1の実施形態における撮像装置1000の構成と同様であるため、説明を省略する。
【0137】
このように、本開示の第2の実施形態の撮像装置1000は、シングルエンドの回路により構成される比較部12を使用してアナログの画像信号のアナログデジタル変換を行うことができる。
【0138】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0139】
なお、本技術は以下のような構成も取ることができる。
(1)
入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備え、前記第1の半導体チップに積層される第1の半導体チップと、
前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備える第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と
を有し、
前記比較部及び前記変換部の少なくとも1つは、平面視において前記画素回路と重なる位置に配置される
撮像素子。
(2)
前記接続部は、前記第1の半導体チップに配置される第1のパッド及び前記第2の半導体チップに配置される第2のパッドを備える
前記(1)に記載の撮像素子。
(3)
前記接続部は、前記第1のパッド及び前記第2のパッドが接合されて構成される
前記(2)に記載の撮像素子。
(4)
前記接続部は、前記第1のパッド及び前記第2のパッドが絶縁膜を介して接合される
前記(3)に記載の撮像素子。
(5)
前記結合キャパシタは、前記接続部により構成される
前記(4)に記載の撮像素子。
(6)
前記結合キャパシタは、前記第1の半導体チップに配置される
前記(1)から(4)の何れかに記載の撮像素子。
(7)
前記結合キャパシタは、前記第2の半導体チップに配置される
前記(1)から(4)の何れかに記載の撮像素子。
(8)
前記比較部は、前記アナログの画像信号及び前記参照信号の差分を検出することにより前記比較を行う
前記(1)から(7)の何れかに記載の撮像素子。
(9)
前記比較部は、前記入力端子に入力される前記アナログの画像信号及び第2の結合キャパシタを介して入力される前記参照信号が加算された信号と所定の基準電圧との差分を検出することにより前記比較を行う
前記(1)から(8)の何れかに記載の撮像素子。
(10)
前記比較部は、前記基準電圧に応じた電流を流す定電流負荷が接続されて前記加算された信号が入力されるトランジスタを備える増幅回路により構成される
前記(9)に記載の撮像素子。
(11)
前記比較部は、前記増幅回路の出力に接続されて前記定電流負荷と略同じ電流を流す定電流負荷が接続されたトランジスタにより構成される反転増幅回路を更に備える
前記(10)に記載の撮像素子。
(12)
前記画素回路は、前記比較部とは異なる電源が供給される
前記(1)から(11)の何れかに記載の撮像素子。
(13)
前記第1の半導体チップは、複数の前記画素回路を備え、
前記第2の半導体チップは、前記複数の画素回路毎に配置される複数の前記比較部及び複数の前記変換部を備え、
前記複数の画素回路から出力される前記アナログの画像信号を前記複数の比較部にそれぞれ伝達する複数の前記画像信号線
を更に有する
前記(1)から(12)の何れかに記載の撮像素子。
(14)
入射光の光電変換を行う光電変換部、前記光電変換により生成される電荷を保持する電荷保持部及び前記電荷保持部をリセットするリセット部を有して前記電荷保持部に保持された電荷に応じたアナログの画像信号を出力する画素回路を備える第1の半導体チップと、
前記アナログの画像信号及び時間の経過に伴い電圧が所定の比率で変化する参照信号の比較を行う比較部と、前記比較の結果に基づいて前記アナログの画像信号をデジタルの画像信号に変換する変換部とを備え、前記第1の半導体チップに積層される第2の半導体チップと、
前記第1の半導体チップと前記第2の半導体チップとの間に配置される接続部及び結合キャパシタを介して前記画素回路から出力されるアナログの画像信号を前記比較部に伝達する画像信号線と、
前記画像信号を処理する処理回路と
を有し、
前記比較部及び前記変換部の少なくとも1つは、平面視において前記画素回路と重なる位置に配置される
撮像装置。
【符号の説明】
【0140】
1 画素アレイ部
3 水平走査回路
8 画像処理部
10 画素
11 画素回路
12 比較部
18 画像信号線
19 結合キャパシタ
30、31 接続部
111 光電変換部
112 電荷保持部
114 電荷転送部
117 リセット部
121~127、171~178 MOSトランジスタ
128、179 キャパシタ
129 波形整形回路
134 第1のパッド
234 第2のパッド
1000 撮像装置
1001 第1の半導体チップ
1002 第2の半導体チップ
1010 画素領域