特開 2022-181194 高速スタートアップ制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022181194

(43)【公開日】2022-12-07

(54)【発明の名称】高速スタートアップ制御回路

(51)【国際特許分類】

   H03F 1/34 20060101AFI20221130BHJP

   H03F 1/56 20060101ALI20221130BHJP

   H03H 7/01 20060101ALI20221130BHJP

   H03F 3/38 20060101ALN20221130BHJP

【ＦＩ】

H03F1/34

H03F1/56

H03H7/01 A

H03F3/38

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2022084229

(22)【出願日】2022-05-24

(31)【優先権主張番号】17/330,130

(32)【優先日】2021-05-25

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】507364997

【氏名又は名称】サイプレス セミコンダクター コーポレーション

【氏名又は名称原語表記】Ｃｙｐｒｅｓｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ

【住所又は居所原語表記】１９８ Ｃｈａｍｐｉｏｎ Ｃｏｕｒｔ， Ｓａｎ Ｊｏｓｅ， ＣＡ ９５１３４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100098501

【弁理士】

【氏名又は名称】森田 拓

(74)【代理人】

【識別番号】100116403

【弁理士】

【氏名又は名称】前川 純一

(74)【代理人】

【識別番号】100134315

【弁理士】

【氏名又は名称】永島 秀郎

(74)【代理人】

【識別番号】100162880

【弁理士】

【氏名又は名称】上島 類

(72)【発明者】

【氏名】安河内 克之

【テーマコード（参考）】

5J024

5J500

【Ｆターム（参考）】

5J024AA03

5J024DA01

5J024EA07

5J024KA01

5J500AA03

5J500AA45

5J500AA51

5J500AA58

5J500AC85

5J500AF18

5J500AH10

5J500AH17

5J500AH25

5J500AH29

5J500AH39

5J500AK02

5J500AK05

5J500AK09

5J500AK15

5J500AK17

5J500AK33

5J500AK45

5J500AK56

5J500AM13

5J500AS00

5J500AT01

5J500AT06

5J500AT07

5J500ND02

5J500NM02

(57)【要約】      （修正有）

【課題】オペアンプとチョッピングパルスによって動作するノッチフィルタとを備えたチョッパ増幅器回路を提供する。
【解決手段】電圧基準回路４００において、ノッチフィルタ４０４は、第１のキャパシタ１０８を有する第１の分岐１１２と、第２のキャパシタ１１０を有する第２の分岐１１４とを有する。チョッピング遅延スイッチ４０２は、ノッチフィルタの第１の分岐１１２と第２の分岐１１４とに接続されている。制御回路は、チョッピング遅延スイッチ４０２を閉成することにより、ノッチフィルタ４０４の第１の分岐１１２と第２の分岐１１４とを相互に短絡させる。制御回路６０２は、チョッパ増幅器でのフィードバック信号の確立を検出する。制御回路６０２は、チョッパ増幅器６５０でのフィードバック信号の確立の検出に応答して、チョッピング遅延スイッチ４０２を開放させる。
【選択図】図６

【特許請求の範囲】

【請求項1】

チョッパ増幅器と、チョッピング遅延スイッチと、制御回路と、を備えた装置であって、
前記チョッパ増幅器は、オペアンプと、ノッチフィルタと、を備え、前記ノッチフィルタは、チョッピングパルスによって動作し、前記ノッチフィルタは、
前記オペアンプの出力を入力として受信し、
前記オペアンプの反転入力側へのフィードバック信号として供給されるチョッパ増幅器出力を形成する、
ように構成され、
前記チョッピング遅延スイッチは、前記ノッチフィルタの第１のキャパシタを有する第１の分岐に接続され、前記ノッチフィルタの第２のキャパシタを有する第２の分岐に接続され、
前記制御回路は、
前記ノッチフィルタの前記第１の分岐と前記第２の分岐とを相互に短絡させるために前記チョッピング遅延スイッチを閉成し、
前記チョッパ増幅器での前記フィードバック信号の確立を検出し、
前記チョッパ増幅器での前記フィードバック信号の確立の検出に応答して、前記チョッピング遅延スイッチを開放する、
ように構成されている、
装置。

【請求項2】

前記制御回路は、前記チョッパ増幅器での前記フィードバック信号の確立の検出に応答して、前記チョッピング遅延スイッチの開放に対する遅延を生成するようにさらに構成されている、
請求項１記載の装置。

【請求項3】

前記チョッピング遅延スイッチを閉成するために、前記制御回路は、前記ノッチフィルタの前記第１の分岐と前記第２の分岐とを相互に短絡させることによって、前記ノッチフィルタにおけるチョッピングをディスエーブルするように構成されており、
前記チョッピング遅延スイッチを開放するために、前記制御回路は、前記ノッチフィルタの前記第１の分岐と前記第２の分岐との相互の短絡の除去によって、前記ノッチフィルタにおけるチョッピングをイネーブルするように構成されている、
請求項１記載の装置。

【請求項4】

前記チョッパ増幅器における前記フィードバック信号の確立を検出するために、前記制御回路は、前記チョッパ増幅器内の電圧レベルを検出するように構成されている、
請求項１記載の装置。

【請求項5】

前記制御回路は、
前記オペアンプのノードに接続されたフィードバック状態検出器と、
前記フィードバック状態検出器の出力側に結合された入力側を有するラッチと、
前記チョッピング遅延スイッチの開放を遅延させるために、前記ラッチの出力側に結合された入力側および前記チョッピング遅延スイッチの制御端子に結合された出力側を有する遅延回路と、
を含む、
請求項１記載の装置。

【請求項6】

前記装置は、前記オペアンプの非反転入力側に接続された基準電圧発生器をさらに含む、
請求項１記載の装置。

【請求項7】

前記基準電圧発生器は、前記オペアンプの非反転入力側に電圧基準として接続されたバンドギャップ回路を備え、前記装置は、高精度バンドギャップ基準（ＨＰＢＧＲ）を有する、
請求項６記載の装置。

【請求項8】

前記ノッチフィルタは、前記ノッチフィルタへの入力側と、前記第１の分岐の第１のスイッチと、前記第２の分岐の第１のスイッチと、前記第１の分岐の第２のスイッチと、前記第２の分岐の第２のスイッチと、前記第１の分岐の第３のスイッチと、を含み、
前記ノッチフィルタへの入力側は、前記第１の分岐の第１のスイッチと前記第２の分岐の第１のスイッチとに接続されており、前記第１の分岐および前記第２の分岐それぞれの第１のスイッチは、イネーブル信号によって制御され、
前記第１の分岐の第１のスイッチは、チョッピングパルスによって制御されかつ第１のキャパシタに接続された、前記第１の分岐の第２のスイッチに接続されており、
前記第２の分岐の第１のスイッチは、前記チョッピングパルスの逆数によって制御されかつ第２のキャパシタに接続された、前記第２の分岐の第２のスイッチに接続されており、
前記第１の分岐の第２のスイッチおよび前記第１のキャパシタは、前記チョッピング遅延スイッチの第１の端子に接続されており、前記チョッピングパルスの逆数によって制御される前記第１の分岐の第３のスイッチに接続されており、
前記第２の分岐の第２のスイッチおよび前記第２のキャパシタは、前記チョッピング遅延スイッチの第２の端子に接続されており、前記チョッピングパルスの逆数のうちいずれかの逆数の逆数によって制御される前記第２の分岐の第３のスイッチに接続されており、前記チョッピング遅延スイッチを閉成するために、前記第１のキャパシタおよび前記第２のキャパシタにおいて前記ノッチフィルタの前記第１の分岐と前記第２の分岐とを相互に短絡させて、前記ノッチフィルタにおけるチョッピングをディスエーブルし、
前記第１の分岐の前記第３のスイッチと前記第２の分岐の前記第３のスイッチとは、相互に接続されており、かつ、前記ノッチフィルタの出力側に接続されている、
請求項１記載の装置。

【請求項9】

前記オペアンプは、イネーブル信号に基づいて動作するように構成された相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）回路を含み、
前記ノッチフィルタは、別のＣＭＯＳＦＥＴ回路を含み、前記別のＣＭＯＳＦＥＴ回路は、
前記第１のキャパシタと、前記イネーブル信号、前記チョッピングパルスおよび前記チョッピングパルスの逆数を受信するように構成された複数の第１のスイッチと、を含む第１の分岐と、
前記第２のキャパシタと、前記イネーブル信号、前記チョッピングパルスの逆数および前記チョッピングパルスの逆数の逆数を受信するように構成された複数の第２のスイッチと、を含む第２の分岐と、
を有し、
前記チョッピング遅延スイッチは、ＦＥＴを含む、
請求項１記載の装置。

【請求項10】

反転入力側、非反転入力側および出力側を有するオペアンプ回路と、
チョッピングパルスによって動作するように構成されたノッチフィルタ回路と、
チョッピング遅延スイッチと、
前記オペアンプ回路と前記チョッピング遅延スイッチとに接続された制御回路と、
を含むチョッパ増幅器回路であって、
前記ノッチフィルタ回路は、
前記オペアンプ回路の出力側に接続された入力側と、
複数の第１のスイッチおよび第１のキャパシタを有する第１の分岐と、
複数の第２のスイッチおよび第２のキャパシタを有する第２の分岐と、
前記オペアンプ回路の前記反転入力側にフィードバック信号として接続された出力側と、
を含み、
前記チョッピング遅延スイッチは、前記第１の分岐の一部と前記第２の分岐の一部とを相互に選択的に短絡させるように接続され、
前記制御回路は、
前記オペアンプ回路における前記フィードバック信号の確立を検出し、
前記オペアンプ回路における前記フィードバック信号の確立を検出する前に、前記第１の分岐の前記一部と前記第２の分岐の前記一部とを短絡させるために前記チョッピング遅延スイッチを閉成し、
前記オペアンプ回路における前記フィードバック信号の確立の検出に応答して、前記チョッピング遅延スイッチを開放する、
ように構成されている、
チョッパ増幅器回路。

【請求項11】

前記制御回路は、
前記オペアンプ回路におけるノードに接続された入力側を有し、前記オペアンプ回路におけるフィードバック信号の確立として前記ノードにおける電圧レベルを検出するように構成された電圧検出器と、
前記電圧検出器に結合されたリセットセット（ＲＳ）ラッチと、
前記ＲＳラッチに結合されかつ前記チョッピング遅延スイッチに結合され、前記チョッピング遅延スイッチの開放を遅延させるように構成された、アナログ遅延回路と、
を含む、
請求項１０記載のチョッパ増幅器回路。

【請求項12】

前記制御回路は、
前記オペアンプ回路内に統合され、前記オペアンプ回路における前記フィードバック信号の確立として前記オペアンプ回路内の電圧レベルを検出するように構成された電圧検出器と、
前記電圧検出器の出力側に結合され、前記チョッピングパルスによって動作するように構成されたＤ型フリップフロップと、
前記Ｄ型フリップフロップの出力側に結合され、前記チョッピングパルスによって動作するように構成され、前記チョッピング遅延スイッチの開放を遅延させるために前記チョッピング遅延スイッチに結合された出力側を有するシフトレジスタ遅延回路と、
を含む、
請求項１０記載のチョッパ増幅器回路。

【請求項13】

前記チョッパ増幅器回路は、電圧基準を生成するように構成されたバンドギャップ回路をさらに含み、前記バンドギャップ回路は、前記オペアンプ回路の非反転入力側に接続されている、
請求項１０記載のチョッパ増幅器回路。

【請求項14】

前記オペアンプ回路は、イネーブル入力側と、相補型金属酸化物半導体（ＣＭＯＳ）電界効果トランジスタ（ＦＥＴ）回路と、を含み、
前記ノッチフィルタ回路は、別のイネーブル入力側と、別のＣＭＯＳＦＥＴ回路と、を含み、
前記チョッピング遅延スイッチは、ＦＥＴを含み、
前記制御回路は、前記オペアンプ回路と前記電圧検出器とが共通の入力側を共有しかつ別個の出力側を有するように前記オペアンプ回路に統合された電圧検出器を含む、
請求項１０記載のチョッパ増幅器回路。

【請求項15】

前記チョッピング遅延スイッチを閉成することにより、前記第１の分岐の前記一部と前記第２の分岐の前記一部との短絡がイネーブルされて、前記ノッチフィルタ回路の少なくとも一部のチョッピングがディスエーブルされ、
前記チョッピング遅延スイッチを開放することにより、短絡の除去によって前記第１の分岐の前記一部と前記第２の分岐の前記一部との短絡がディスエーブルされて、前記ノッチフィルタ回路の少なくとも一部のチョッピングがイネーブルされる、
請求項１０記載のチョッパ増幅器回路。

【請求項16】

方法であって、
チョッパ増幅器回路への非反転入力を受信するステップであって、前記チョッパ増幅器回路は、オペアンプと、前記オペアンプに対して直列に接続されかつ前記オペアンプの反転入力側にフィードバック信号として接続された出力側を有するノッチフィルタと、を備え、チョッピング遅延スイッチは、閉成状態において、前記ノッチフィルタの第１のキャパシタを有する第１の分岐と前記ノッチフィルタの第２のキャパシタを有する第２の分岐とを相互に短絡させるステップと、
前記オペアンプに接続された制御回路に従って、前記オペアンプにおけるフィードバック信号の確立を判別するステップと、
前記オペアンプにおける前記フィードバック信号の確立の判別に基づいて、前記チョッピング遅延スイッチの開放に対する遅延を生成するステップと、
前記オペアンプにおける前記フィードバック信号の確立の判別および前記遅延に基づいて、前記チョッピング遅延スイッチを開放状態へ変更するステップと、
を含む方法。

【請求項17】

前記オペアンプにおける前記フィードバック信号の確立を判別するステップは、前記オペアンプにおける電圧レベルを検出するステップを含む、
請求項１６記載のチョッパ増幅器回路の動作方法。

【請求項18】

前記方法は、バンドギャップ回路から、オペアンプの非反転入力側に電圧基準を供給するステップをさらに含む、
請求項１６記載のチョッパ増幅器回路の動作方法。

【請求項19】

前記チョッピング遅延スイッチを開放状態へ変更するステップは、前記ノッチフィルタの前記第１の分岐と前記第２の分岐との相互の短絡の除去によって前記ノッチフィルタにおけるチョッピングをイネーブルするステップを含む、
請求項１６記載のチョッパ増幅器回路の動作方法。

【請求項20】

前記方法は、前記オペアンプにおける前記フィードバック信号の判別された確立をラッチするステップをさらに含み、前記チョッピング遅延スイッチの開放に対する遅延を生成するステップは、前記オペアンプにおける前記フィードバック信号の判別された確立のラッチに基づく、
請求項１６記載のチョッパ増幅器回路の動作方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的にはオペアンプに関し、より詳細にはチョッパ増幅器を用いて実現されるスタートアップ制御回路に関する。本開示はさらに、電圧基準回路に関し、より詳細にはバッファ型の電圧基準回路に関する。

【背景技術】

【0002】

増幅器には多くの種類があり、その種類ごとに多くの増幅器回路がある。増幅器の利得に応じ、増幅器は、電圧または電流として表される信号を考慮して、信号の振幅の増大（１より大きい利得）、振幅の減少（１未満の利得）、同じサイズでの信号のバッファリング（ユニティゲインまたは１に等しい利得）、または１つのタイプから別のタイプへの信号の変換に使用可能である。増幅器の利用の１つに、他の回路への分配のために基準電圧をバッファリングすることが挙げられる。高精度の電圧基準バッファリングおよび増幅器の種々のさらなる利用において使用されうる増幅器の１つのタイプは、種々の形態を有するチョッパ増幅器である。上記の文脈において、本実施形態は、一般的に、特に電圧基準回路において、増幅器の精度および安定性を改善する必要に対処するために生じたものである。

【0003】

記載の実施形態およびその利点は、添付の図面と併せて以下の説明を参照することにより最も良く理解することができる。これらの図面は、記載の実施形態の精神および範囲から逸脱することなく当業者によって記載の実施形態に対して行われうる形状および詳細の任意の変更を制限するものではない。

【図面の簡単な説明】

【0004】

【図1】本開示のいくつかの実施形態による、チョッパ増幅器に接続されたバンドギャップ電圧基準を有する電圧基準回路を示す図である。

【図2】本開示のいくつかの実施形態による、目標レベルと比較して問題のあるオーバーシュートを示す、図１の電圧基準回路の出力の典型的なケースのシナリオおよび最悪のケースのシナリオを示す図である。

【図3】本開示のいくつかの実施形態による、電圧基準発生器と制御回路を有するチョッパ増幅器とを含む、高精度電圧基準回路を示す図である。

【図4】本開示のいくつかの実施形態による、付加的なチョッピング遅延スイッチを備えたチョッピングパルス動作ノッチフィルタを有する電圧基準回路を示す図である。

【図5】本開示のいくつかの実施形態による、図４の電圧基準回路の出力のための典型的なケースのシナリオおよび最悪のケースのシナリオを示す図である。

【図6】本開示のいくつかの実施形態による、オペアンプおよびチョッピング遅延スイッチに接続された制御回路を含む電圧基準回路を示す図である。

【図7】本開示のいくつかの実施形態による、フィードバック状態を判別するための電圧レベルの検出を示す図である。

【図8】本開示のいくつかの実施形態による、いくつかの観点では図６のチョッパ増幅器に類似していてよいが統合された増幅器および比較器のコンポーネントを有するオペアンプ回路を含みうるチョッパ増幅器回路を示す図である。

【図9A】本開示のいくつかの実施形態によるチョッパ増幅器のトランジスタ回路を示す図である。

【図9B】本開示のいくつかの実施形態による、チョッパ増幅器制御回路に適したアナログ遅延回路を示す図である。

【図9C】本開示のいくつかの実施形態による、チョッパ増幅器制御回路に適したデジタル遅延回路を示す図である。

【図9D】本開示のいくつかの実施形態による、チョッパ増幅器制御回路に適したラッチを示す図である。

【図10A】本開示のいくつかの実施形態による、改善された高精度電圧基準回路の実施形態の波形を示す図である。

【図10B】本開示のいくつかの実施形態による、図１０Ａの波形を拡大重畳して示す図である。

【図11】本明細書に記載の実施形態およびその変形例を用いてまたはこれらによって実施可能なチョッパ増幅器回路の動作方法を示すフロー図である。

【図12】本開示のいくつかの実施形態が実装されうる、処理装置のコアアーキテクチャの一実施形態を示す図である。

【発明を実施するための形態】

【0005】

以下の説明では、説明を目的として、本実施形態の完全な理解を提供するために、多数の具体的な詳細を記載する。ただし、当業者に明らかなように、本実施形態はこうした具体的な詳細がなくても実施することができる。他の事例においては、ここでの説明の理解が不必要に曖昧となることを避けるために、周知の回路、構造および技術については詳細にではなくブロック図で示すものとする。

【0006】

本明細書における「一実施形態」または「実施形態」への言及は、この実施形態に関連して説明される特定の特徴、構造または特性が少なくとも１つの実施形態に含まれていることを意味する。ここでの説明中の種々の箇所に配置された「一実施形態では」なる語句は、必ずしも同じ実施形態を指すわけではない。

【0007】

図示しかつ本明細書において説明するコンポーネントおよびトランジスタ回路は、種々の技術によって、さらにＣＭＯＳ（相補型金属酸化物半導体）ＦＥＴ（電界効果トランジスタ）、ＮＭＯＳ（Ｎ型金属酸化物半導体）、ＰＭＯＳ（Ｐ型金属酸化物半導体）、バイポーラ、ＢｉＭＯＳ（金属酸化物半導体と組み合わされたバイポーラ）、ＢｉＣＭＯＳ（相補型金属酸化物半導体と組み合わされたバイポーラ）、他のタイプのＦＥＴなどを含む種々のタイプのトランジスタによって、種々のバリエーションで実現することができる。

【0008】

チョッパ増幅器およびノッチフィルタを組み合わせて、例えば電圧基準回路を形成することができる。チョッパ増幅器の帯域幅がチョッピング周波数に近い場合、出力が安定するまでにかかる時間量が大きくなる可能性がある。これは、チョッピングプロセスに必要なスタートアップ時間が長いため、チョッピングプロセスがチョッパ増幅器のフィードバック時間を増大させてしまうからである。その結果、出力信号のオーバーシュート／アンダーシュートも生じることがある。出力信号のオーバーシュート／アンダーシュートとチョッピングプロセスからの増大したフィードバック時間との組み合わせにより、安定した出力を取得するのに必要な時間量が大幅に増大しうる。

【0009】

本明細書に提示するのは、オペアンプおよびチョッピングパルス動作ノッチフィルタを備えた、改善されたチョッパ増幅器のための種々の実施形態である。いくつかの実施形態は、チョッパ増幅器への入力としての、高精度電圧基準回路を形成する電圧基準発生器を特徴とする。また、より具体的には、いくつかの実施形態は、電圧基準発生器としてのバンドギャップ回路を有し、高精度バンドギャップ基準（ＨＰＢＧＲ）の形態をとる。図３から図１１には、図１および図２を参照して提示されているチョッパ増幅器およびノッチフィルタの組み合わせ装置に対する、改善され対比されるチョッパ増幅器およびノッチフィルタ回路の組み合わせ装置の実施形態が示されている。本開示の実施形態による回路では、以前の設計による回路と比較して、オーバーシュートおよびアンダーシュートが低減され、出力安定化までの時間が低減されることが示されている。

【0010】

増幅器、チョッパ増幅器、ノッチフィルタ、制御回路、チョッピング遅延スイッチ、電圧基準回路、高精度電圧基準回路、および高精度バンドギャップ基準の種々の実施形態を本明細書において説明する。

【0011】

一実施形態は、増幅器装置である。増幅器装置は、ノッチフィルタを含むオペアンプを備えたチョッパ増幅器を含む。ノッチフィルタは、チョッピングパルスによって動作する。ノッチフィルタは、オペアンプの出力を入力として受信するように構成されている。ノッチフィルタは、オペアンプの反転入力側へのフィードバック信号として供給されるチョッパ増幅器出力を形成するように構成されている。チョッピング遅延スイッチは、ノッチフィルタの第１のキャパシタを有する第１の分岐に接続されており、さらにノッチフィルタの第２のキャパシタを有する第２の分岐に接続されている。増幅器装置は、制御回路を含む。制御回路は、チョッピング遅延スイッチを閉成して、ノッチフィルタの第１の分岐と第２の分岐とを相互に短絡させる。制御回路は、チョッパ増幅器におけるフィードバック信号の確立を検出し、チョッパ増幅器におけるフィードバック信号の確立の検出に応答して、チョッピング遅延スイッチを開放させる。

【0012】

別の実施形態は、チョッパ増幅器回路である。チョッパ増幅器回路は、オペアンプ回路、ノッチフィルタ回路、チョッピング遅延スイッチ、および制御回路を含む。ノッチフィルタ回路は、チョッピングパルスによって動作する。ノッチフィルタ回路は、オペアンプ回路の出力側に接続された入力側を有する。ノッチフィルタ回路は、複数のスイッチおよび第１のキャパシタを有する第１の分岐と、複数のスイッチおよび第２のキャパシタを有する第２の分岐とを有する。ノッチフィルタ回路は、フィードバック信号としてオペアンプ回路の反転入力側に接続される出力を有する。チョッピング遅延スイッチは、ノッチフィルタ回路の第１の分岐の一部とノッチフィルタ回路の第２の分岐の一部とを相互に選択的に短絡させるように接続されている。制御回路は、オペアンプ回路に接続されるとともに、チョッピング遅延スイッチを動作させるように接続されている。制御回路は、オペアンプ回路におけるフィードバック信号の確立を検出する。制御回路は、オペアンプ回路におけるフィードバック信号の確立を検出する前に、チョッピング遅延スイッチを閉成してノッチフィルタの第１の分岐の一部とノッチフィルタの第２の分岐の一部とを短絡させる。制御回路は、オペアンプ回路におけるフィードバック信号の確立の検出に応答して、チョッピング遅延スイッチを開放させる。

【0013】

チョッパ増幅器回路の動作方法としての一実施形態を示す。方法は、チョッパ増幅器回路への非反転入力を受信することを含む。チョッパ増幅器回路は、オペアンプと、このオペアンプに対して直列に接続されたノッチフィルタとを含む。ノッチフィルタの出力は、フィードバック信号としてオペアンプの反転入力側に接続される。チョッピング遅延スイッチは、閉成状態において、ノッチフィルタの第１のキャパシタを有する第１の分岐と、ノッチフィルタの第２のキャパシタを有する第２の分岐とを相互に短絡させる。方法は、オペアンプに接続された制御回路に従って、オペアンプにおけるフィードバック信号の確立を判別することを含む。方法は、オペアンプでのフィードバック信号の確立の判別に基づいて、チョッピング遅延スイッチの開放に対する遅延を生成することを含む。また、方法は、オペアンプにおけるフィードバック信号の確立の判別および遅延に基づいて、チョッピング遅延スイッチを開放状態へ変更することを含む。

【0014】

実施形態の他の態様および利点は、例として記載している実施形態の基本方式を示す添付の図面と併せて、以下の詳細な説明から明らかとなるであろう。

【0015】

図１は、本開示の実施形態なしで実現される電圧基準回路１００（以下では基準回路１００と称する）を示している。基準回路１００は、直列に接続されたオペアンプ１０４とチョッピングパルス動作ノッチフィルタ１０６と、を含み、オペアンプ１０４へのフィードバック部を有するチョッパ増幅器１５０に接続されたバンドギャップ電圧基準１０２を備える。換言すれば、チョッパ増幅器１５０は、チョッピングパルス動作ノッチフィルタ１０６に対して直列に接続されたオペアンプ１０４を含む。基準回路１００は、フィードバック接続部内にチョッパ増幅器１５０を有する回路に対して直列に接続されたバンドギャップ電圧基準１０２を含む。

【0016】

バンドギャップ電圧基準１０２、または他の実施形態では別の適切な電圧基準発生器は、電圧基準信号（Ｖｒｅｆ）を供給することができ、ユニティゲイン構成でのチョッパ増幅器１５０の残りの回路によるバッファリングのために、オペアンプ１０４の非反転入力側に接続されている。ノッチフィルタ１０６の出力１３２（チョッパ増幅器１５０の出力にも対応する）はオペアンプ１０４の反転入力側にフィードバックされ、このオペアンプ１０４では、バンドギャップ電圧基準１０２（または他の実施形態および当該回路のさらなる使用ではオペアンプ１０４の非反転入力側への他の入力）の電圧フォロワとして、フィードバック接続されたチョッパ増幅器回路１５０の全体が配置されている。

【0017】

オペアンプ１０４の出力側１３４は、スイッチ１１６および１２２を含むイネーブル段を有しかつイネーブル入力１２８によって制御される、ノッチフィルタ１０６の入力側（すなわち、ノッチフィルタ１０６への入力側１３４とも称されうる）に接続可能である。種々の実施形態におけるこれらのスイッチおよび別のスイッチが種々のタイプのトランジスタで実現可能であることに留意されたい。ノッチフィルタ１０６は、２つの回路分岐、すなわち複数のスイッチ１１６，１１８，１２０と第１のキャパシタ１０８とを有する第１の分岐１１２と、複数のスイッチ１２２，１２４，１２６と第２のキャパシタ１１０とを有する第２の分岐１１４とを有しうる。ノッチフィルタ１０６におけるイネーブル段の下流のスイッチは、チョッピングパルス１３０により、ノッチフィルタ１０６への入力１３４（すなわちオペアンプ１０４の出力）を「チョップアップする」ように動作し、入力１３４のチョップアップされたバージョンを電圧および電荷として第１のキャパシタ１０８および第２のキャパシタ１１０に交互に発現させ、第１のキャパシタ１０８および第２のキャパシタ１１０からの電圧および電荷をチョッピングされた状態で再結合して、基準回路１００の出力１３２（これもオペアンプ１０４の反転入力側に供給されるフィードバックに対応する）を形成する。

【0018】

より具体的には、ノッチフィルタ１０６では、ノッチフィルタ１０６への入力１３４が、第１の分岐１１２の第１のスイッチ１１６と、第２の分岐１１４の第１のスイッチ１２２とに接続される。第１の分岐１１２および第２の分岐１１４それぞれの第１のスイッチ１１６，１２２は、イネーブル入力１２８によって制御される。第１の分岐１１２の第１のスイッチ１１６は、第１の分岐１１２の第２のスイッチ１１８に接続されており、この第１の分岐１１２の第２のスイッチ１１８はチョッピングパルス１３０によって制御され、第１のキャパシタ１０８に接続されている。第２の分岐１１４の第１のスイッチ１２２は、第２の分岐１１４の第２のスイッチ１２４に接続されており、この第２の分岐１１４の第２のスイッチ１２４はチョッピングパルス１３０の逆数であるチョッピングパルス１３０Ａ（インバータ１２７によって形成される）によって制御される。第２の分岐１１４の第２のスイッチ１２４は、第２のキャパシタ１１０に接続可能である。第１の分岐１１２の第２のスイッチ１１８および第１のキャパシタ１０８は、第１の分岐１１２の第３のスイッチ１２０に接続されており、この第３のスイッチ１２０は、チョッピングパルス１３０の逆数であるチョッピングパルス１３０Ｂ（インバータ１２９によって形成される）によって制御される。第２の分岐１１４の第２のスイッチ１２４および第２のキャパシタ１１０は、第２の分岐１１４の第３のスイッチ１２６に接続されており、この第２の分岐１１４の第３のスイッチ１２６は、チョッピングパルス１３０Ｂの逆数であるチョッピングパルス１３０Ｃによって制御される。第１の分岐１１２の第３のスイッチ１２０と第２の分岐１１４の第３のスイッチ１２６とは相互に接続されており、ノッチフィルタ１０６の出力側１３２へと接続されている。

【0019】

基準回路１００の出力１３２は、チョッピングプロセスによりチョッパ増幅器１５０のフィードバック時間が増大する（チョッピングプロセスのスタートアップが遅い）ため、オーバーシュートの影響を受ける可能性がある。出力側１３２の信号オーバーシュートとチョッピングプロセスから増大したフィードバック時間とが組み合わされてしまうため、安定した出力を得るのに必要な時間量が大幅に増大する。本明細書で以下に詳細に論じるように、本開示の実施形態は、出力信号におけるオーバーシュートを防止するためにチョッピングプロセスの開始を遅延させることのできるチョッピング回路を提供する。これは、チョッパ増幅器１５０のフィードバック制御を確立することにより実現することができる。一実施形態では、チョッピング回路は、回路内の特定の電圧が目標範囲に入り、したがって回路内の特定の状態が検出されるまではチョッピングが行われないように調整されうる。

【0020】

図２には、図１の基準回路１００の典型的なケース２０２および最悪のケース２０４の出力１３２が、目標レベル２０６と比較して問題のあるオーバーシュートを示している。１０μｓ（グラフ化されたデータのこの例においてであり、図１のイネーブル１２８を参照）でのスタートアップ点２０８から、図１の電圧基準回路の出力が迅速に上昇し、次に１．２Ｖの目標レベル２０６をオーバーシュートし、次いで目標レベル２０６をアンダーシュートし、徐々に目標レベル２０６へと落ち着く。

【0021】

図３には、本開示の一実施形態による、電圧基準発生器３０６と、チョッパ増幅器３０２と、制御回路３０４と、を含む高精度電圧基準回路３００（以下では電圧基準回路３００と称する）が示されている。チョッパ増幅器３０２は、チョッピングパルス３０８によって動作するノッチフィルタ３１２に直列に接続されたオペアンプ３１０を有する。この実施形態では、ノッチフィルタ３１２の出力３２２（チョッパ増幅器３０２の出力および電圧基準回路３００の出力にも対応しうる）は、フィードバックループのフィードバック信号として（またはより正確には負のフィードバックとして）、チョッパ増幅器３０２の反転（－）入力側に、より具体的にはオペアンプ３１０の反転入力側に接続される。電圧基準発生器３０６は、チョッパ増幅器３０２の非反転（＋）入力側に、より具体的にはオペアンプ３１０の非反転入力側に接続されている。図３の電圧基準回路３００の出力３２２は、電圧基準回路３００の入力側で電圧基準発生器３０６によって生成された基準電圧と厳密に一致する、バッファリングされたユニティゲイン信号を供給することができる。

【0022】

ノッチフィルタ３１２は、スイッチ３２０と、ノッチフィルタ３１２の動作を制御するためにスイッチ３２０を動作させる別個の制御回路３０４と、を含むことができる。図３に示されているように、制御回路３０４は、チョッパ増幅器３０２のオペアンプ３１０に接続された検出器３１４と、検出器３１４の出力のためのラッチ３１６と、ラッチ３１６の出力のための遅延回路３１８と、を備える。検出器３１４がオペアンプ３１０内の特定の信号状態を検出してから遅延時間が経過するまで、制御回路３０４はノッチフィルタ３１２内のスイッチ３２０を閉成された状態で保持し、ノッチフィルタ３１２の一部もしくは全てにおけるチョッピングをディスエーブルとする。遅延時間の後、制御回路３０４はスイッチ３２０を開放し、ノッチフィルタ３１２におけるチョッピングをイネーブルする。本明細書で以下に詳細に論じるように、ノッチフィルタ３１２と制御回路３０４とは、電圧基準回路１００の出力１３２のオーバーシュートおよびアンダーシュートを低減することができ、また電圧基準回路１００の出力１３２の安定化時間も短くすることができる。

【0023】

図４には、いくつかの観点で図１の基準回路１００と同様であってよいが、本開示のいくつかの実施形態によれば付加的なチョッピング遅延スイッチ４０２を有するチョッピングパルス動作ノッチフィルタ４０４を含む電圧基準回路４００が示されている。チョッピング遅延スイッチ４０２は、チョッピング遅延スイッチ４０２を開放および閉成するためのチョッピング遅延信号４０８によって動作する。チョッピング遅延スイッチ４０２が閉成されると、ノッチフィルタ４０４の第１の分岐１１２とノッチフィルタ４０４の第２の分岐１１４とが相互に短絡し、ノッチフィルタ４０４の当該部分におけるチョッピングがディスエーブルされる。一般的に言えば、このことは、ノッチフィルタ４０４でのチョッピングがディスエーブルされることであると考えられる。チョッピング遅延スイッチ４０２が開放された状態では、ノッチフィルタ４０４の第１の分岐１１２と第２の分岐１１４とは相互に短絡されず、すなわちノッチフィルタ４０４の第１の分岐１１２と第２の分岐１１４との相互の短絡が除去され、これによりノッチフィルタ４０４におけるチョッピングがイネーブルである。チョッピング遅延信号４０８のタイミングの考察については、図５を参照して説明する。

【0024】

図５には、一実施形態における、図４の電圧基準回路４００の出力４１０についての典型的なケース５０２のシナリオおよび最悪のケース５０４のシナリオが示されている。どちらの信号も、図２に示されている図１の基準回路１００の典型的なケース２０２および最悪のケース２０４の出力１３２と比較して、低減されたオーバーシュートおよびアンダーシュートを示している。図４および図５のこの例のデータでは８０μｓのチョッピング遅延４０８が適用されており、結果として、図４の電圧基準回路の出力４１０を安定化させるために１３６μｓの時間が生じている。さらなる実施形態を以下に説明する。

【0025】

図６は、いくつかの観点では基準回路４００と同様であってよいが、本開示のいくつかの実施形態によればオペアンプ４０６およびチョッピング遅延スイッチ４０２に接続された制御回路６０２をさらに含む電圧基準回路６００を示している。制御回路６０２の出力６０６により、ノッチフィルタ４０４の動作タイミング制御を実行するために、チョッピング遅延スイッチ４０２が制御されて閉成および開放される。制御回路６０２は、チョッパ増幅器６５０のフィードバック動作が確立されたこと、より具体的にはノッチフィルタ４０４の出力からのフィードバック信号がチョッパ増幅器６５０で確立されたこと、さらにより具体的には以下にさらに説明するようにフィードバック信号がオペアンプ４０６で確立されたことを検出できる。チョッパ増幅器６５０のフィードバック動作が確立されたことが検出されるまでは、制御回路６０２は、チョッピング遅延スイッチ４０２を閉成状態に維持し、ノッチフィルタ４０４におけるチョッピングをディスエーブルとする。チョッパ増幅器６５０のフィードバック動作が確立されたことが検出された後、制御回路６０２は、チョッピング遅延スイッチ４０２を開放し、すなわちチョッピング遅延スイッチ４０２を開放状態へ変更してこれを開放状態で維持し、ノッチフィルタ４０４におけるチョッピングをイネーブルする。

【0026】

図７は、一実施形態による、フィードバック状態７０４を判別するための電圧レベル７０８の検出を示している。グラフには、図６の回路の出力側４１０において測定された、イネーブル信号１２８の開始前の０Ｖから立ち上がる出力レベル７０２が、特定の検出電圧レベル７０８を通り、所定の時間を経て１．２Ｖの定常値まで変化していることが示されている。回路の出力側４１０の出力レベル７０２が特定の電圧レベル７０８に達する前、フィードバック状態７０４は「フィードバックなし」の状態にあり、ノッチフィルタ状態７０６は「オフ」の状態に保持されている。回路の出力４１０の出力レベル７０２が特定の電圧レベル７０８に達した後、フィードバック状態７０４は「通常動作」状態となり、ノッチフィルタ状態７０６は「オン」状態に保持される。一実施形態では、制御回路６０２（図６を参照）の機能により、チョッパ増幅器回路６５０における、より具体的にはオペアンプ４０６におけるフィードバック状態が検出され、したがって、チョッピング遅延スイッチ４０２が動作して、ノッチフィルタ４０４のノッチフィルタ状態７０６が制御される。

【0027】

図７に示されている実施形態（図９Ａも参照）では、制御回路６０２（図６を参照）は「０．８Ｉレベル」として記されている特定の電圧レベル７０８を検出し、これは、以下でさらに説明する制御回路６０２の調整に関する。本開示の別の実施形態では、別の電圧レベルおよび調整における変化形態を使用できることを理解されたい。

【0028】

図８は、いくつかの観点で図６のチョッパ増幅器６５０と同様であってよいが、チョッピングパルス動作ノッチフィルタの制御された動作を伴う改善されたチョッパ増幅器を有する本開示の実施形態による、共通入力部８１６および別個の出力側８１８，８２０を備えた、統合された増幅器８０２および比較器８０４のコンポーネントを有するオペアンプ回路８０６を含みうるチョッパ増幅器回路８００を示している。共通入力部８１６は、増幅器８０２および比較器８０４双方の共通の入力側として、オペアンプ回路８０６の非反転入力側８２２および反転入力側８２４を有する。オペアンプ回路８０６の別個の出力側８１８，８２０として、増幅器８０２のコンポーネントは増幅器出力側８１８を有し、比較器８０４のコンポーネントは比較器出力側８２０を有する。図示の実施形態では、出力側８１８での位相を補償するために、位相補償キャパシタ８１４が増幅器出力側８１８に接続されている。増幅器８０２と比較器８０４とをオペアンプ回路８０６として統合することにより、組み合わされた回路の双方のコンポーネントの機能が実現され、その結果、これらのコンポーネントが別個であるケースよりも小さなオフセット差が得られ、したがって比較において改善が得られる。

【0029】

位相補償部８１４を備えたオペアンプ回路８０６の出力８１８が、入力としてノッチフィルタ４０４に接続される。比較器８０４の出力８２０は入力としてフィードバック状態検出器８０８に接続され、このフィードバック状態検出器８０８はラッチ８１０に接続されており、このラッチ８１０の出力は遅延回路８１２に接続される。遅延回路８１２の出力は、ノッチフィルタ４０４の制御入力として接続され、これによりノッチフィルタのオンオフ（例えば実施形態における、チョッピングのイネーブルおよびディスエーブル）が調整される。フィードバック状態検出器８０８とラッチ８１０と遅延回路８１２とは、制御回路６０２（図６を参照）の一実施形態を形成している。

【0030】

図９Ａは、本開示のいくつかの実施形態によるチョッパ増幅器８００のトランジスタ回路を示している。回路は、フィードバック状態を検出するという目標を満たし、フィードバック状態に応じてノッチフィルタ４０４を制御するために、ラッチ８１０および遅延回路８１２に対して直列に接続されているフィードバック状態検出器８０８への入力を供給する。当該回路は、一実施形態の実現目標も満たし、オペアンプ回路８０６は、共通入力部８１６および別個の出力側８１８，８２０を備えた、統合された増幅器８０２および比較器８０４のコンポーネントを含む（図８を参照）。

【0031】

図９Ａのトランジスタ回路は、非反転入力側および反転入力側を有する差動入力増幅器段９０２を有し、かつ中間差動増幅器段９０４に接続されたＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを備えた、ＣＭＯＳのチョッパ増幅器回路を実現している。中間差動増幅器段９０４から、回路は、ノッチフィルタ４０４への入力として接続される、出力位相補償を行って増幅器出力９１０を提供する位相補償キャパシタ（図９Ａに「ＰＣ」として示されている）を含む単一入力増幅器出力段９１２と、フィードバック状態検出器８０８への入力として接続される比較器出力９０８を有する比較器段９０６とに分岐している。比較器段９０６は、ＰＭＯＳＦＥＴ９１６および電流シンクによって実現されており、これらの一方もしくは双方が回路の利得および／または比較器レベルに対して調整される。比較器段９０６を制御するＰＭＯＳＦＥＴ９１６のゲートは、中間差動増幅器段９０４内のノード、またはより一般的にはオペアンプ内部のノードに接続されている。比較器段９０６および種々の増幅器段の別の実施形態は、チョッパ増幅器の別の実施形態のために開発されうる。

【0032】

比較器段９０６を調整するために、例えば、特定の電圧レベル７０８（図７を参照）を検出し、これによりフィードバック動作もしくはフィードバック状態の確立、またはより具体的にはオペアンプ内のノッチフィルタ４０４からのフィードバック信号の確立を検出するために、ＰＭＯＳＦＥＴ９１６のための電流の設定は、この実施形態では１Ｉの電流シンクに対して０．８Ｉとなる。当該電流の設定に応じて、規定されたより高い電圧もしくはより低い電圧、すなわち「オーバー」もしくは「アンダー」が検出可能となる。例えば、回路を調整するために、ＰＭＯＳＦＥＴ９１６のチャネル長および／またはチャネル幅を種々の実施形態において調整することができる。

【0033】

図９Ｂには、チョッパ増幅器制御回路（例えば、図６の制御回路６０２）の実施形態に適した遅延回路８１２の一例でありうるアナログ遅延回路９２０が示されている。内部では、アナログ遅延回路９２０は、抵抗‐キャパシタ（ＲＣ）時間遅延成分として接続された抵抗９２２およびキャパシタ９２４と、これらに続くバッファ９２６とを有する。アナログ遅延回路の変形形態は、本明細書の教示に従って容易に開発される。例えば、ＲＣ遅延の複数の段、ヒステリシスを有するシュミットトリガ、反転増幅器または非反転増幅器などを、アナログ遅延回路において使用することができる。

【0034】

図９Ｃには、チョッパ増幅器制御回路（例えば、図６の制御回路６０２）の実施形態に適した遅延回路８１２の一例でありうるデジタル遅延回路９２８が示されている。内部では、デジタル遅延回路９２８は、チョッピングパルスによってタイミング制御される直列の２段シフトレジスタ、例えば２つのＤ型フリップフロップを有する。デジタル遅延回路の変形形態は、本明細書の教示に従って容易に開発される。例えば、他のタイプのフリップフロップ、より多いまたはより少ない段、他のクロック、ならびに種々のタイプのトランジスタおよびトランジスタ回路を、デジタル遅延回路において使用することができる。

【0035】

図９Ｄには、チョッパ増幅器制御回路（例えば、図６の制御回路６０２）の実施形態に適したラッチ回路８１０の例であってよいラッチ９３４および９３６が示されている。いくつかの実施形態では、ラッチ回路８１０は、リセットアンドセット入力側ならびにＱ出力側またはＱバー出力側を有するＲＳラッチ９３４であってよい。他の実施形態では、ラッチ回路８１０は、例えば、チョッピングパルスまたは他のクロックによって動作するＤ型フリップフロップ９３６であってよい。いくつかの実施形態では、ラッチ回路８１０は、例えばアナログ遅延回路、デジタル遅延回路または混合アナログ‐デジタル遅延回路への入力段として、遅延回路８１２と統合することができる。ラッチおよびラッチ回路の変形形態は、本明細書の教示に従って容易に開発される。

【0036】

図１０Ａには、改善された高精度電圧基準回路（例えば電圧基準回路４００）の一実施形態の波形が示されている。図１０Ｂには、図１０Ａの波形の拡大重畳図が示されている。チョッピングパルス１３０は、１０μｓでのイネーブル信号１２８の立ち上がりにより開始する。フィードバック状態検出信号１００２は約２０μｓで発生し、続いて（チョッピング遅延スイッチの開放を遅延させるための）遅延信号１００４が約２８μｓで発生する。本開示の実施形態が実装されない場合の出力に対応する出力信号１００８と比較して、改善された回路の実施形態の出力側４１０で測定された出力信号１００６は、上述した回路の変更の後、殆どまたは全くオーバーシュートを示さない。「オーバーシュートなし」の測定に対する特定の基準として、出力信号１００６は、一実施形態では目標値の±０．１％以内に留まることが観察される。図１０Ｂには、改善された高精度電圧基準回路およびチョッパ増幅器回路の種々の実施形態により、オーバーシュートのない高速スタートアップが可能となることが示されている。

【0037】

図１１は、本明細書に記載の実施形態およびその変形形態を用いて、または本明細書に記載の実施形態およびその変形形態によって実施可能なチョッパ増幅器回路の動作方法のフロー図である。より具体的には、方法は、プロセッサまたは処理装置を使用せずに、回路によって実施される。種々の実施形態は、アナログ回路および／または混合アナログ‐デジタル回路を含む。

【0038】

動作１１０２で、チョッパ増幅器回路への非反転入力が受信される。いくつかの実施形態では、非反転入力側が、バンドギャップ回路であってよくもしくはバンドギャップ回路を含んでいてよい電圧基準発生器から電圧を受け取る。非反転入力は、チョッピング遅延スイッチが閉成状態にあるときに受信される。一実施形態では、チョッパ増幅器回路は、オペアンプおよびこのオペアンプに対して直列に接続されたノッチフィルタを有する。ノッチフィルタの出力は、フィードバック信号としてオペアンプの反転入力側に接続される。チョッピング遅延スイッチは閉成状態にあり、第１のキャパシタを有するノッチフィルタの第１の分岐と第２のキャパシタを有するノッチフィルタの第２の分岐とが相互に短絡される。チョッピング遅延スイッチが閉成された状態では、ノッチフィルタにおけるチョッピングがディスエーブルされる。

【0039】

動作１１０４で、回路は、一実施形態でオペアンプに接続された制御回路に従い、チョッパ増幅器回路におけるフィードバック動作の確立、より具体的にはオペアンプにおけるフィードバック信号の確立を判別する。一実施形態では、制御回路が、オペアンプにおける電圧レベルを検出して、オペアンプにおけるフィードバック動作の確立またはフィードバック信号の確立を判別する。別の実施形態では、チョッパ増幅器回路におけるさらなる方式およびさらなる位置においてフィードバック信号の確立またはフィードバック動作の確立を検出できることを理解されたい。

【0040】

動作１１０６で、回路は遅延を生成する。当該遅延は、チョッピング遅延スイッチの開放に対する遅延である。遅延は、フィードバック動作の確立を判別すること、例えばオペアンプでの電圧レベルを検出して遅延の生成をトリガする制御回路によりチョッパ増幅器におけるフィードバック信号の確立を判別することに基づく。一実施形態では、上述した検出がラッチされ、ラッチされた値によって遅延の生成がトリガされる。

【0041】

動作１１０８で、回路は、遅延に基づいてチョッピング遅延スイッチを開放状態へ変更する。例えば、制御回路は、上述した検出によってトリガされてチョッピング遅延スイッチを制御する遅延回路を有する。チョッピング遅延スイッチを開放することにより、ノッチフィルタでのチョッピングがイネーブルされる。

【0042】

図１２には、ＰＳｏＣ（登録商標）処理装置のコアアーキテクチャ１２００、例えばCypress Semiconductor Corporation社（カリフォルニア州サンノゼ）によって提供されている製品ファミリＰＳｏＣ３（登録商標）において使用されているコアアーキテクチャ１２００の実施形態が示されている。一実施形態では、コアアーキテクチャ１２００は、マイクロコントローラ１２０２を含む。マイクロコントローラ１２０２は、ＣＰＵ（中央処理ユニット）コア１２０４、フラッシュプログラムストレージ１２０６、ＤＯＣ（デバッグオンチップ）１２０８、プリフェッチバッファ１２１０、プライベートＳＲＡＭ（スタティックランダムアクセスメモリ）１２１２、および特殊機能レジスタ１２１４を含んでいる。一実施形態では、ＤＯＣ１２０８、プリフェッチバッファ１２１０、プライベートＳＲＡＭ１２１２、および特殊機能レジスタ１２１４がＣＰＵコア１２０４に結合されており、一方、フラッシュプログラムストレージ１２０６がプリフェッチバッファ１２１０に結合されている。

【0043】

コアアーキテクチャ１２００は、ブリッジ１２１８と、バス１２２２を介してマイクロコントローラ１２０２に結合されたＤＭＡコントローラ１２２０と、を含む、Ｃハブ（コアハブ）１２１６を含んでいてもよい。Ｃハブ１２１６は、プライマリデータ、ならびにマイクロコントローラ１２０２とその周辺装置（例えばペリフェラル）およびメモリとプログラマブルコア１２２４との間の制御インタフェースを提供することができる。ＤＭＡコントローラ１２２０は、ＣＰＵコア１２０４に負荷をかけることなく、システム要素間でデータを伝送するようにプログラミングすることができる。種々の実施形態では、マイクロコントローラ１２０２およびＣハブ１２１６のこれらのサブコンポーネントのそれぞれは、ＣＰＵコア１２０４の各選択肢または各タイプによって異なっていてよい。Ｃハブ１２１６は、共有ＳＲＡＭ１２２６およびＳＰＣ（システムパフォーマンスコントローラ）１２２８にも結合することができる。プライベートＳＲＡＭ１２１２は、ブリッジ１２１８を介してマイクロコントローラ１２０２によりアクセスされる共有ＳＲＡＭ１２２６から独立している。ＣＰＵコア１２０４は、ブリッジ１２１８を経由することなくプライベートＳＲＡＭ１２１２にアクセスし、これにより、ローカルのレジスタおよびＲＡＭへのアクセスを、共有ＳＲＡＭ１２２６へのＤＭＡアクセスと同時に発生させることができる。ここではＳＲＡＭとしてラベル付けされているが、これらのメモリモジュールは、種々の他の実施形態における広範な（揮発性または不揮発性の）メモリまたはデータストレージモジュールの任意の適切なタイプとすることができる。コアアーキテクチャ１２００は、キャパシタンス値の測定およびデジタル化を実行するアナログフロントエンド１２３８を含むこともできる。

【0044】

種々の実施形態では、プログラマブルコア１２２４は、以下に限定されるものではないが、デジタルロジックアレイ、デジタル周辺装置、アナログ処理チャネル、グローバルルーティングアナログ周辺装置、ＤＭＡコントローラ、ＳＲＡＭおよび他の適切なタイプのデータストレージ、ＩＯポートおよび他の適切なタイプのサブコンポーネントを含む、サブコンポーネントの種々の組み合わせ（図示せず）を含むことができる。一実施形態では、プログラマブルコア１２２４は、マイクロコントローラ１２０２の外部オフチップアクセスを拡張するメカニズムを提供するＧＰＩＯ（汎用ＩＯ）およびＥＭＩＦ（拡張メモリインタフェース）ブロック１２３０、プログラマブルデジタルブロック１２３２、プログラマブルアナログブロック１２３４、および特殊機能ブロック１２３６を含み、これらはそれぞれ、１つもしくは複数のサブコンポーネント機能を実装するように構成されている。種々の実施形態では、特殊機能ブロック１２３６は、専用の（非プログラマブル）機能ブロックを含むことができ、かつ／または専用の機能ブロック、例えばＵＳＢ、水晶発振器ドライブ、ＪＴＡＧなどへの１つもしくは複数のインタフェースを含むことができる。

【0045】

プログラマブルデジタルブロック１２３２は、デジタルロジックブロックのアレイおよび関連するルーティング部を含むデジタルロジックアレイを含むことができる。一実施形態では、デジタルブロックアーキテクチャは、ＵＤＢ（ユニバーサルデジタルブロック）から構成される。例えば、各ＵＤＢは、ＣＰＬＤ機能部と共にＡＬＵを含むことができる。

【0046】

種々の実施形態では、プログラマブルデジタルブロック１２３２の１つもしくは複数のＵＤＢは、以下に限定されるものではないが、ベーシックＩ２Ｃスレーブ；Ｉ２Ｃマスタ；ＳＰＩマスタもしくはＳＰＩスレーブ；マルチワイヤ（例えば３線）ＳＰＩマスタもしくはスレーブ（例えば単一のピンに多重化されたＭＩＳＯ／ＭＯＳＩ）；タイマおよびカウンタ（例えば８ビットタイマもしくはカウンタのペア、１６ビットタイマもしくはカウンタ、１つの８ビットキャプチャタイマなど）；ＰＷＭ（例えば、８ビットＰＷＭのペア、１つの１６ビットＰＷＭ、１つの８ビットのデッドバンドＰＷＭなど）；レベル感応型Ｉ／Ｏインタラプトジェネレータ；直交エンコーダ；ＵＡＲＴ（例えばハーフデュプレクス）；遅延線；および複数のＵＤＢに実装可能な他の適切なタイプのデジタル機能部またはデジタル機能部の組み合わせ；の機能のうち１つもしくは複数を含む、種々のデジタル機能を実行するように構成されていてよい。

【0047】

他の実施形態では、２つ以上のＵＤＢのグループを使用して付加的な機能を実装することができる。非限定的な例示のみを目的として、複数のＵＤＢを使用して次の機能、すなわち、ハードウェアアドレス検出を支援し、ＣＰＵコア（例えば、ＣＰＵコア１２０４）の介入なしで完全なトランザクションを処理し、データストリーム内のいずれかのビットに対する強制クロックの伸縮の防止を補助するＩ２Ｃスレーブ；単一のブロック内にスレーブオプションを含むことができるＩ２Ｃマルチマスタ；任意の長さ（３２ビットまで）のＰＲＳもしくはＣＲＣ；ＳＤＩＯ；ＳＧＰＩＯ；（例えば、４ｘオーバーサンプリングを行い、構成可能な閾値を支援する、３２ビットまでの）デジタル相関器；ＬＩＮｂｕｓインタフェース；（例えば、差動出力対を有するクラスＤオーディオＤＡＣ用）デルタシグマ変調器；Ｉ２Ｓ（ステレオ）；ＬＣＤドライブコントロール（例えば、ＵＤＢがＬＣＤドライブブロックのタイミング制御を実装し、ディスプレイＲＡＭアドレシングを提供するために使用されうる）；フルデュプレクスＵＡＲＴ（例えば、１個または２個のストップビットおよびパリティを有する７ビット、８ビット、または９ビット、およびＲＴＳ／ＣＴＳ支援）；ＩＲＤＡ（送信または受信）；キャプチャタイマ（例えば１６ビットなど）；デッドバンドＰＷＭ（例えば、１６ビットなど）；ＳＭｂｕｓ（ソフトウェアにおけるＣＲＣを有するＳＭｂｕｓパケットのフォーマットを含む）；（例えば６／１２ステップ転流を支援する）ブラシレスモータ駆動機構；自動ボーレート検出および生成部（例えば、ボーレートの生成に必要なクロックを生成するための検出後に、１２００～１１５２００ボーレートまでの標準レートに対するボーレートを自動的に決定する）；ならびに複数のＵＤＢに実装可能な任意の他の適切なタイプのデジタル機能部またはデジタル機能部の組み合わせ；を実装することができる。

【0048】

プログラマブルアナログブロック１２３４は、以下に限定されるわけではないが、比較器、ミキサ、ＰＧＡ（プログラマブル利得増幅器）、ＴＩＡ（トランスインピーダンス増幅器）、ＡＤＣ（アナログ‐デジタル変換器）、ＤＡＣ（デジタル‐アナログ変換器）、電圧基準、電流源、サンプルホールド回路、および他の任意の適切なタイプのアナログリソースを含む、アナログリソースを含むことができる。プログラマブルアナログブロック１２３４は、以下に限定されるものではないが、アナログルーティング、ＬＣＤドライブＩＯ支援、キャパシタンスセンシング、電圧測定、モータ制御、電流‐電圧変換、電圧‐周波数変換、差動増幅、光学測定、誘導性位置モニタリング、フィルタリング、ボイスコイル駆動、磁気カード読み取り、音響ドップラー測定、エコーレンジング、モデム送受信エンコーディング、または他の任意の適切なタイプのアナログ機能を含む、種々のアナログ機能を支援することができる。

【0049】

図１２は、種々の実施形態において、本明細書に記載のチョッパ増幅器もしくは電圧基準回路の実施形態またはその変形形態を使用することのできる例示的なプログラマブルシステムオンチップ（ＰＳｏＣ）を提供する。例えば、本明細書に記載の電圧基準回路の一実施形態は、プログラマブルアナログブロック１２３４における電圧基準もしくは他のアナログリソースとして使用することができ、またはアナログ‐デジタル変換器における電圧基準として使用することができる。本明細書に記載のチョッパ増幅器の一実施形態は、プログラマブルアナログブロック１２３４内のアナログリソースとして使用可能である。

【0050】

本明細書に記載のチョッパ増幅器または電圧基準回路の実施形態およびその変形形態は、ＡＴＶ（全地形対応車）、マイクロコントローラ、自動車、および他の技術における適用可能性を有しうる。より広くは、こうした実施形態および変形形態は、アナログ技術における適用可能性を有しうる。

【0051】

詳細な例示的な実施形態を本明細書に開示している。ただし、本明細書に開示している特定の機能的詳細は、単に実施形態を説明する目的で代表として挙げているにすぎない。なお、実施形態は、多くの代替形態で実施することができ、本明細書に記載の実施形態のみに限定されると解釈されるべきではない。

【0052】

本明細書での種々のステップまたは計算を説明するために第１、第２などの用語を用いた場合があるが、これらのステップまたは計算はこれらの語によって限定されないことを理解されたい。これらの語は、１つのステップまたは１つの計算を別のステップまたは別の計算と区別するために使用しているのみである。例えば、本開示の範囲から逸脱することなく、第１の計算を第２の計算と称することができ、同様に、第２のステップを第１のステップと称することができる。本明細書で使用される場合、「および／または」なる語および「／」の記号は、列挙された関連する項目の１つ以上のあらゆる全ての組み合わせを含む。

【0053】

本明細書で使用される場合、単数形の不定冠詞および定冠詞（“a”，“an”，“the”）は、文脈による別段の明らかな指示がない限り、複数形も同様に含むことを意図している。さらに、用語「含む（comprises）」、「含んでいる（comprising）」、「備える（includes）」および／または「備えている（including）」は、本明細書で使用される場合、言明された特徴、整数、ステップ、動作、要素および／またはコンポーネントの存在を示すが、他の１つ以上の特徴、整数、ステップ、動作、要素、コンポーネントおよび／またはそのグループの存在または追加を排除しないことが理解されるであろう。したがって、本明細書で使用される用語は、特定の実施形態を説明するためのものにすぎず、限定を意図するものではない。

【0054】

いくつかの代替的な実装形態において、記載されている機能／動作が、図に記載されている順序とは異なる順序で行われる場合があることにも留意されたい。例えば、関連する機能／動作に応じて、順に示されている２つの図を実際には実質的に同時に実行してもよいし、または時には逆順で実行してもよい。

【0055】

方法動作は特定の順序で記載しているが、記載の動作の間に他の動作を実行してもよいし、記載の動作が僅かに異なる時間で発生するように、または記載の動作が処理に関連づけられた種々のインターバルで処理動作の発生を可能にするシステムに分配されうるように、記載の動作を調整できることを理解されたい。

【0056】

種々のユニット、回路、または他のコンポーネントは、１つもしくは複数のタスクを実行するように「構成されている」または「構成可能である」と記述されまたは特許請求されうる。このような文脈において、ユニット／回路／コンポーネントが動作中に１つもしくは複数のタスクを実行する構造（例えば回路）を含むことを示すことにより構造を含意するために、「～するように構成されている」または「～するように構成可能である」なる語句を用いている。したがって、ユニット／回路／コンポーネントは、特定のユニット／回路／コンポーネントがその時点で動作していない（例えばオンではない）場合であっても、タスクを実行するように構成されている、またはタスクを実行するように構成可能であると言うことができる。「～するように構成されている」または「～するように構成可能である」なる語句が使用されているユニット／回路／コンポーネントは、ハードウェア、例えば、回路、動作を実装するために実行可能なプログラム命令を格納したメモリなどを含む。ユニット／回路／コンポーネントが１つもしくは複数のタスクを実行する「ように構成されている」または１つもしくは複数のタスクを実行する「ように構成可能である」との記載は、そのユニット／回路／コンポーネントについて米国特許法第１１２条第６項が誘起されないことを明示的に意図している。さらに、「～するように構成されている」または「～するように構成可能である」とは、問題となっているタスクを実行可能な方式で動作させるために、ソフトウェアおよび／またはファームウェア（例えばソフトウェアを実行するＦＰＧＡまたは汎用プロセッサ）によって操作される汎用構造（例えば汎用回路）を含むことができる。「～するように構成されている」とは、１つもしくは複数のタスクを実装または実行するように適応化されたデバイス（例えば集積回路）を製造する製造プロセス（例えば半導体製造設備）を適応化させることも含みうる。「～するように構成可能である」とは、プログラミングされていないデバイスを開示の機能を実行するように構成する能力を与えるプログラミングされた媒体を伴わない限り、ブランクメディア、プログラミングされていないプロセッサもしくはプログラミングされていない汎用コンピュータ、またはプログラミングされていないプログラマブルロジックデバイス、プログラマブルゲートアレイ、またはプログラミングされていない他のデバイスに適用されないことを明示的に意図している。

【0057】

前述の説明は、説明を目的として、特定の実施形態を参照して行った。ただし、上記の例示的な考察は、網羅的であることを意図するものではなく、または本発明を開示の正確な形態に限定することを意図するものではない。上記の教示を考慮して、多くの修正形態および変形形態が可能である。実施形態の基本方式およびその実際の適用を最良に説明するために各実施形態を選択し説明したので、当業者は、企図された特定の使用に適するように、各実施形態および種々の修正形態を最良に利用することができる。したがって、各実施形態は、例示的であって限定的ではないと見なされるべきであり、本発明は、本明細書に示されている詳細に限定されるべきではなく、添付の特許請求の範囲の範囲およびその等価物の範囲内で修正することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図11】

【図12】

【外国語明細書】