特開 2022-181238 アクティブクランプ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022181238

(43)【公開日】2022-12-08

(54)【発明の名称】アクティブクランプ回路

(51)【国際特許分類】

   H03K 17/16 20060101AFI20221201BHJP

   H02M 1/00 20070101ALI20221201BHJP

【ＦＩ】

H03K17/16 M

H02M1/00 F

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2021088056

(22)【出願日】2021-05-26

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】廣滋 伸一

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BC01

5H740BC02

5H740HH06

5H740JA01

5H740KK01

5H740MM05

5J055AX26

5J055AX56

5J055AX64

5J055BX16

5J055CX07

5J055DX13

5J055DX52

5J055EX04

5J055EY01

5J055EY10

5J055EY12

5J055EZ16

5J055FX02

5J055FX05

5J055FX13

5J055FX19

5J055GX01

5J055GX02

5J055GX05

(57)【要約】

【課題】ツェナーダイオードを用いることなくスイッチングサージを抑制することができるアクティブクランプ回路を提供する
【解決手段】直流電圧源Ｅｄに接続され、スイッチング制御が行われるスイッチング素子ＳＷのドレイン－ゲート間に直列接続されたダイオードＤｉと、キャパシタＣと、抵抗Ｒ₁とを備え、時刻ｔ１でＶ_GSがＶ_th以下となってターンオフし、Ｖ_DSがサージ電圧ΔＶによってキャパシタ電圧Ｖ_Cを超える時刻ｔ３において、クランプ電流Ｉ_clampが流れることでスイッチング素子ＳＷを微小時間ターンオンさせてサージ電圧を吸収し、過電圧を抑制する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

直流電圧源に接続され、スイッチング制御が行われる半導体デバイスのドレイン－ゲート間に、ダイオード、キャパシタ、第１の抵抗を直列に接続したことを特徴とするアクティブクランプ回路。

【請求項2】

前記キャパシタおよび第１の抵抗による時定数は過電流保護が動作する時間よりも長く設定され、前記第１の抵抗は電流の振動が発生しない抵抗値に設定されていることを特徴とする請求項１に記載のアクティブクランプ回路。

【請求項3】

前記キャパシタに並列に接続した第２の抵抗を備えたことを特徴とする請求項１又は２に記載のアクティブクランプ回路。

【請求項4】

前記半導体デバイスのゲートとゲート駆動電源のターンオフ側の間に接続され、半導体デバイスのゲート－ソース間電圧がオンゲート電圧閾値よりも低くなってから、半導体デバイスのオンゲート信号供給開始時刻までの期間オン制御されるスイッチを備えたことを特徴とする請求項３に記載のアクティブクランプ回路。

【請求項5】

前記キャパシタおよび第２の抵抗による時定数は、前記半導体デバイスのスイッチングの周期よりも短く設定されていることを特徴とする請求項３又は４に記載のアクティブクランプ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング制御が行われる半導体バルブデバイスのスイッチングサージの抑制に関する。

【背景技術】

【0002】

スイッチング制御がなされる半導体デバイスのアクティブクランプ回路の従来例を図４に示す。図４において、（ａ）は例えばｎチャネル型ＭＯＳＦＥＴで構成されたスイッチング素子ＳＷに接続されたアクティブクランプ回路の回路図であり、（ｂ）はその動作原理を表すタイムチャートである。

【0003】

スイッチング素子ＳＷのドレインは直流電圧源Ｅｄに接続されている。

【0004】

スイッチング素子ＳＷのドレイン－ゲート間には、ダイオードＤｉのアノード、カソード、ツェナーダイオードＺＤのカソード、アノードおよび抵抗Ｒが順次直列に接続されている。

【0005】

図４（ｂ）において、時刻ｔ１に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以上であるためスイッチング素子ＳＷがオンされており、ドレイン電流Ｉ_Dが流れている。

【0006】

時刻ｔ１において、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以下になると、スイッチング素子ＳＷはターンオフする。ゲート－ソース間電圧Ｖ_GSが零になる時刻ｔ２において、ドレイン－ソース間電圧Ｖ_DSが立上がり、それ以降ドレイン電流Ｉ_Dは減少する。

【0007】

時刻ｔ３において、ドレイン電流Ｉ_Dが零になり、スイッチングによるサージによってドレイン－ソース間電圧Ｖ_DSがツェナーダイオードＺＤの降伏電圧Ｖ_BRを超えると、ダイオードＤｉ、ツェナーダイオードＺＤ、抵抗Ｒを介してゲート（Ｇ）にクランプ電流Ｉ_clampが流れる。このクランプ電流Ｉ_clampにより時刻ｔ４までの微小期間、スイッチング素子ＳＷのゲート－ソース間電圧Ｖ_GSが持ち上がってオンゲート電圧閾値Ｖ_thを超え、スイッチング素子ＳＷがサージを吸収する。

【0008】

時刻ｔ４以降、ドレイン－ソース間電圧Ｖ_DSはツェナーダイオードＺＤの降伏電圧Ｖ_BR以下に抑えられ、ゲート－ソース間電圧Ｖ_GSは負電圧に維持される。

【0009】

図４（ｂ）のドレイン－ソース間電圧Ｖ_DSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。

【0010】

尚、従来のアクティブクランプ回路の構成は例えば非特許文献１に記載されている。

【先行技術文献】

【非特許文献】

【0011】

【非特許文献1】富士ＩＧＢＴモジュールアプリケーションマニュアル、２０１７年１月、富士電機（株）、文書番号ＲＨ９８４ｅ、Ｐ．５－１５

【発明の概要】

【発明が解決しようとする課題】

【0012】

図４の回路では、スイッチングによるサージがツェナーダイオードＺＤの降伏電圧Ｖ_BR以上になると電流が流れるが、降伏電圧未満では完全には０Ａではない。定常的に微弱な電流が流れてしまうため、高周波駆動を行う電力変換装置に適用した場合、低電圧品のツェナーダイオードを多数直列接続しなければ、発熱が問題となり回路の大型化、配線インダクタンスによる回路機能の低下を生じ、部品コストも上昇する。

【0013】

また、ツェナーダイオード自身の寄生容量によって、降伏電圧Ｖ_BRを超えてからクランプ回路電流Ｉ_clampが流れるまで、遅延が発生する。

【0014】

本発明は、上記課題を解決するものであり、その目的は、ツェナーダイオードを用いることなくスイッチングサージを抑制することができるアクティブクランプ回路を提供することにある。

【課題を解決するための手段】

【0015】

上記課題を解決するための請求項１に記載のアクティブクランプ回路は、
直流電圧源に接続され、スイッチング制御が行われる半導体デバイスのドレイン－ゲート間に、ダイオード、キャパシタ、第１の抵抗を直列に接続したことを特徴とする。

【0016】

請求項２に記載のアクティブクランプ回路は、請求項１において、
前記キャパシタおよび第１の抵抗による時定数は過電流保護が動作する時間よりも長く設定され、前記第１の抵抗は電流の振動が発生しない抵抗値に設定されていることを特徴とする。

【0017】

請求項３に記載のアクティブクランプ回路は、請求項１又は２において、
前記キャパシタに並列に接続した第２の抵抗を備えたことを特徴とする。

【0018】

請求項４に記載のアクティブクランプ回路は、請求項３において、
前記半導体デバイスのゲートとゲート駆動電源のターンオフ側の間に接続され、半導体デバイスのゲート－ソース間電圧がオンゲート電圧閾値よりも低くなってから、半導体デバイスのオンゲート信号供給開始時刻までの期間オン制御されるスイッチを備えたことを特徴とする。

【0019】

請求項５に記載のアクティブクランプ回路は、請求項３又は４において、
前記キャパシタおよび第２の抵抗による時定数は、前記半導体デバイスのスイッチングの周期よりも短く設定されていることを特徴とする。

【発明の効果】

【0020】

（１）請求項１～５に記載の発明によれば、ツェナーダイオードを用いることなくスイッチングサージを抑制することができる。ツェナーダイオードを用いないので、高周波駆動を行う電力変換装置に適用した場合、定常的に流れる微弱電流による発熱を回避することができ、また寄生容量によるクランプ回路電流の遅延を回避することができ、さらに部品コストを低減することができる。

【0021】

（２）請求項２に記載の発明によれば、サージ抑制効果が持続される。

【0022】

（３）請求項３に記載の発明によれば、キャパシタの放電を行うことができるので、人体接触時の感電の危険を回避し、また定常的なサージ電圧から半導体デバイスを保護することができる。

【0023】

（４）請求項４に記載の発明によれば、ゲート電圧の持ち上がりによる誤点弧への耐性の弱まりを防止することができる。

【0024】

（５）請求項５に記載の発明によれば、サージ抑制効果が持続される。

【図面の簡単な説明】

【0025】

【図1】本発明の実施例１を表し、（ａ）は回路図、（ｂ）は動作原理を示すタイムチャート。

【図2】本発明の実施例２を表し、（ａ）は回路図、（ｂ）は動作原理を示すタイムチャート。

【図3】本発明の実施例３を表し、（ａ）は回路図、（ｂ）は動作原理を示すタイムチャート。

【図4】従来回路の構成を表し、（ａ）は回路図、（ｂ）は動作原理を示すタイムチャート。

【発明を実施するための形態】

【0026】

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。直流電圧源に接続される半導体デバイスのターンオフ動作時に、ドレイン－ソース間電圧Ｖ_DSには、回路の入力直流電圧に加えて、サージ電圧ΔＶが生じる。このサージ電圧が半導体デバイスの定格電圧を超過すると、デバイスの破壊につながる。

【0027】

本発明では、サージによるエネルギーの一部をゲート駆動および微小時間のターンオン動作により、素子自身で吸収することで、過電圧を抑制する。

【実施例0028】

図１は、スイッチング制御がなされる半導体デバイス、例えばｎチャネル型ＭＯＳＦＥＴで構成されたスイッチング素子ＳＷに設けた、実施例１によるアクティブクランプ回路を表し、（ａ）は回路図、（ｂ）は動作原理を示すタイムチャートである。

【0029】

図１（ａ）において、スイッチング素子ＳＷのドレインは直流電圧源Ｅｄに接続されている。

【0030】

スイッチング素子ＳＷのドレイン－ゲート間には、ダイオードＤｉのアノード、カソード、キャパシタＣおよび抵抗Ｒ₁（第１の抵抗）が順次直列に接続されている。

【0031】

図１（ｂ）において、時刻ｔ１に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以上であるためスイッチング素子ＳＷがオンされており、ドレイン電流Ｉ_Dが流れている。

【0032】

時刻ｔ１において、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以下になると、スイッチング素子ＳＷはターンオフする。ゲート－ソース間電圧Ｖ_GSが零になる時刻ｔ２において、ドレイン－ソース間電圧Ｖ_DSが立上がり、それ以降ドレイン電流Ｉ_Dは減少する。

【0033】

キャパシタＣは主回路の直流電圧（Ｅｄ）により充電されており、時刻ｔ３においてドレイン電流Ｉ_Dが零になり、サージ電圧ΔＶによりドレイン－ソース間電圧Ｖ_DSがキャパシタ電圧Ｖ_Cを超えると、直ちにクランプ電流Ｉ_clampがダイオードＤｉ、キャパシタＣおよび抵抗Ｒ₁を介してゲート（Ｇ）に流れる。

【0034】

クランプ電流Ｉ_clampが流れることでゲート－ソース間電圧Ｖ_GSが持ち上がってオンゲート電圧閾値Ｖ_thを超える。これによって、スイッチング素子ＳＷが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。また従来のツェナーダイオードの代替としてキャパシタＣを用いることで部品コストを低減できる。

【0035】

時刻ｔ４以降、ドレイン－ソース間電圧Ｖ_DSはキャパシタ電圧Ｖ_C以下に抑えられ、ゲート－ソース間電圧Ｖ_GSは負電圧に維持される。

【0036】

図１（ｂ）のドレイン－ソース間電圧Ｖ_DSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。

【0037】

過電流による過大なサージ電圧の保護として本発明を用いる場合、キャパシタＣと抵抗Ｒ₁の積である時定数は、過電流保護が動作する時間より十分長くする必要がある。キャパシタＣの静電容量が小さい場合、サージ電圧によってキャパシタＣが直ちに充電されてしまい、サージ抑制効果が持続しなくなる。キャパシタＣの静電容量を大きくすると、キャパシタが充電された状態でもＣ（ｄｖ／ｄｔ）にしたがって電流が流れるため、サージ抑制効果が持続する。また、抵抗Ｒ₁の値は電流の振動が発生しないように設定する。

【0038】

以上のように本実施例１によれば、ツェナーダイオードを用いることなくスイッチングサージを抑制することができる。ツェナーダイオードを用いないので、高周波駆動を行う電力変換装置に適用した場合、定常的に流れる微弱電流による発熱を回避することができ、また寄生容量によるクランプ回路電流の遅延を回避することができ、さらに部品コストを低減することができる。

【実施例0039】

実施例１の回路では、キャパシタＣは常に充電された状態にあり、人体が接触した際に感電の危険が伴う。そこで本実施例２では、図２に示すように、装置が停止した際に、キャパシタＣの放電を行うための放電用の抵抗Ｒ₂を設けることで、感電の防止を行った。

【0040】

図２において図１と同一部分は同一符号をもって示している。回路図を示す図２（ａ）において図１（ａ）と異なる点は、キャパシタＣに抵抗Ｒ₂（第２の抵抗）を並列に接続したことにあり、その他の部分は図１と同一に構成されている。

【0041】

図２（ｂ）において、時刻ｔ１に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以上であるためスイッチング素子ＳＷがオンされており、ドレイン電流Ｉ_Dが流れている。

【0042】

時刻ｔ１において、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以下になると、スイッチング素子ＳＷはターンオフする。ゲート－ソース間電圧Ｖ_GSが零になる時刻ｔ２において、ドレイン－ソース間電圧Ｖ_DSが立上がり、それ以降ドレイン電流Ｉ_Dは減少する。

【0043】

キャパシタＣは主回路の直流電圧（Ｅｄ）により充電されており、時刻ｔ３においてドレイン電流Ｉ_Dが零になり、サージ電圧ΔＶによりドレイン－ソース間電圧Ｖ_DSがキャパシタ電圧Ｖ_C（入力直流電圧Ｅｄ）を超えると、直ちにクランプ電流Ｉ_clampがダイオードＤｉ、キャパシタＣおよび抵抗Ｒ₁を介してゲート（Ｇ）に流れる。

【0044】

クランプ電流Ｉ_clampが流れることでゲート－ソース間電圧Ｖ_GSが持ち上がってオンゲート電圧閾値Ｖ_thを超える。これによって、スイッチング素子ＳＷが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。

【0045】

ゲート－ソース間電圧Ｖ_GSが零以下となる時刻ｔ４以降、ドレイン－ソース間電圧Ｖ_DSは入力直流電圧Ｅｄ以下にクランプされ、ゲート－ソース間電圧Ｖ_GSは負電圧に維持される。

【0046】

また、キャパシタＣの電荷が抵抗Ｒ₂を介して放電されるためキャパシタ電圧Ｖ_Cは徐々に低下していく。

【0047】

次にスイッチング素子ＳＷのターンオフ期間が終了してターンオン期間がスタートする時刻ｔ５から、ゲート－ソース間電圧Ｖ_GSはオンゲート電圧閾値Ｖ_th以上となり、ドレイン－ソース間電圧Ｖ_DSは低下し始める。

【0048】

ドレイン－ソース間電圧Ｖ_DSが零となる時刻ｔ６からドレイン電流Ｉ_Dが増加する。

【0049】

時刻ｔ７において、ゲート－ソース間電圧Ｖ_GSがオンゲート電圧閾値Ｖ_th以下になるとスイッチング素子ＳＷはターンオフする。またこの時刻ｔ７において、抵抗Ｒ₂による放電が終了し、キャパシタ電圧Ｖ_Cは入力直流電圧Ｅｄとなる。

【0050】

ゲート－ソース間電圧Ｖ_GSが零になる時刻ｔ８において、ドレイン－ソース間電圧Ｖ_DSが立上がり、それ以降ドレイン電流Ｉ_Dは減少する。

【0051】

時刻ｔ９において、ドレイン電流Ｉ_Dが零になり、サージ電圧ΔＶによりドレイン－ソース間電圧Ｖ_DSがキャパシタ電圧Ｖ_C（入力直流電圧Ｅｄ）を超えると、直ちにクランプ電流Ｉ_clampがダイオードＤｉ、キャパシタＣおよび抵抗Ｒ₁を介してゲート（Ｇ）に流れる。

【0052】

クランプ電流Ｉ_clampが流れることでゲート－ソース間電圧Ｖ_GSが持ち上がってオンゲート電圧閾値Ｖ_thを超える。これによって、スイッチング素子ＳＷが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。

【0053】

時刻ｔ１０以降、ドレイン－ソース間電圧Ｖ_DSは入力直流電圧Ｅｄ以下に抑えられ、ゲート－ソース間電圧Ｖ_GSは負電圧に維持される。

【0054】

図２（ｂ）のドレイン－ソース間電圧Ｖ_DSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。

【0055】

実施例１および２においては、キャパシタＣはサージ電圧によって充電され、充電電流が流れないため、スイッチング素子ＳＷのスイッチング毎にサージ抑制効果は低下する。そこで、キャパシタＣと放電用の抵抗Ｒ₂の時定数をスイッチングの周期より短くすることで、キャパシタＣの充電電流によるサージ抑制効果を持続することができる。

【0056】

すなわち、図２（ｂ）の時刻ｔ４～時刻ｔ７で定義されるＣとＲ₂の時定数（期間）を、時刻ｔ１～時刻ｔ７で定義されるスイッチング周期よりも短く設定している。

【0057】

以上のように本実施例２によれば、キャパシタＣの放電を行うことができるので、人体接触時の感電の危険を回避し、また定常的なサージ電圧から半導体デバイスを保護することができ、さらにサージ抑制効果が持続できる。