(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022181358
(43)【公開日】2022-12-08
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20221201BHJP
【ＦＩ】
H01L29/78 652Q
H01L29/78 652C
H01L29/78 657G
H01L29/78 653A
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021088272
(22)【出願日】2021-05-26
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき国際特許業務法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】宮腰 宣樹
(57)【要約】 （修正有）
【課題】周辺機器に影響を与える周波数帯における高調波ノイズを低減することが可能な半導体装置を提供する。
【解決手段】半導体装置１００の能動素子部ＣＬにおいて、半導体基体１１０は、低抵抗半導体層と、ドリフト層と、ベース領域と、第１導電型半導体領域とを有する。能動素子部ＣＬは、ゲート電極１２４と、第１電極層１２８とを有する。ゲートパッド部ＧＰにおいて、半導体基体１１０は、低抵抗半導体層と、ドリフト層と、第２導電型半導体領域１３２とを有する。ゲートパッド部ＧＰは、導電体層１３６と、ゲートパッド用電極層１３８とを有する。導電体層１３６は、平面的に見て導電体層１３６の中央部に配置された高抵抗領域１３５と、高抵抗領域１３５の周辺領域に形成された低抵抗領域１３７とを有する。
【選択図】図１
【解決手段】半導体装置１００の能動素子部ＣＬにおいて、半導体基体１１０は、低抵抗半導体層と、ドリフト層と、ベース領域と、第１導電型半導体領域とを有する。能動素子部ＣＬは、ゲート電極１２４と、第１電極層１２８とを有する。ゲートパッド部ＧＰにおいて、半導体基体１１０は、低抵抗半導体層と、ドリフト層と、第２導電型半導体領域１３２とを有する。ゲートパッド部ＧＰは、導電体層１３６と、ゲートパッド用電極層１３８とを有する。導電体層１３６は、平面的に見て導電体層１３６の中央部に配置された高抵抗領域１３５と、高抵抗領域１３５の周辺領域に形成された低抵抗領域１３７とを有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基体に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部において、
前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面における、前記ドリフト層とは離隔した位置に形成された第１導電型の第１導電型半導体領域とを有し、
前記能動素子部は、
前記第１導電型半導体領域と前記ドリフト層とに挟まれた前記ベース領域とゲート絶縁膜を介して対向する位置に形成されたゲート電極と、
前記ゲート電極とは層間絶縁層を介して絶縁された状態で配置され、前記第１導電型半導体領域及び前記ベース領域と電気的に接続されている第１電極層とを有し、
前記ゲートパッド部において、
前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型半導体領域とを有し、
前記ゲートパッド部は、
前記ドリフト層及び前記第２導電型半導体領域上に、フィールド絶縁層を介して形成された導電体層と、
前記導電体層上に配置され、前記導電体層と電気的に接続されているゲートパッド用電極層とを有し、
前記導電体層は、平面的に見て前記導電体層の中央部に配置された高抵抗領域と、前記高抵抗領域の周辺領域に形成された低抵抗領域とを有することを特徴とする半導体装置。
前記能動素子部において、
前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面における、前記ドリフト層とは離隔した位置に形成された第１導電型の第１導電型半導体領域とを有し、
前記能動素子部は、
前記第１導電型半導体領域と前記ドリフト層とに挟まれた前記ベース領域とゲート絶縁膜を介して対向する位置に形成されたゲート電極と、
前記ゲート電極とは層間絶縁層を介して絶縁された状態で配置され、前記第１導電型半導体領域及び前記ベース領域と電気的に接続されている第１電極層とを有し、
前記ゲートパッド部において、
前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型半導体領域とを有し、
前記ゲートパッド部は、
前記ドリフト層及び前記第２導電型半導体領域上に、フィールド絶縁層を介して形成された導電体層と、
前記導電体層上に配置され、前記導電体層と電気的に接続されているゲートパッド用電極層とを有し、
前記導電体層は、平面的に見て前記導電体層の中央部に配置された高抵抗領域と、前記高抵抗領域の周辺領域に形成された低抵抗領域とを有することを特徴とする半導体装置。
【請求項2】
前記導電体層は、ポリシリコン層に第１導電型不純物を導入してなり、
前記高抵抗領域は、前記低抵抗領域よりも前記第１導電型不純物の不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
前記高抵抗領域は、前記低抵抗領域よりも前記第１導電型不純物の不純物濃度が低いことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第２導電型半導体領域は、
前記ゲートパッド部の外周部に沿って配置され、前記第１電極層と電気的に接続されている第１領域と、
前記第１領域に囲まれた領域において前記第１領域から離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域とを有することを特徴とする請求項１又は２に記載の半導体装置。
前記ゲートパッド部の外周部に沿って配置され、前記第１電極層と電気的に接続されている第１領域と、
前記第１領域に囲まれた領域において前記第１領域から離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域とを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記高抵抗領域は少なくとも、前記第２領域同士の間の第３領域と重なる領域に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項5】
前記高抵抗領域は少なくとも、前記第２領域と重なる領域、及び、前記第２領域同士の間の第３領域と重なる領域に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項6】
前記高抵抗領域は少なくとも、前記第２領域と重なる領域、前記第２領域同士の間の第３領域と重なる領域、及び、前記第１領域と前記第２領域との間の第４領域と重なる領域に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項7】
前記高抵抗領域は、前記ゲートパッド用電極層と前記ゲート電極とを連結するゲートフィンガーと前記低抵抗領域を介さずに接続されている箇所を有しないことを特徴とする請求項１～６のいずれかに記載の半導体装置。
【請求項8】
前記能動素子部において、前記ゲート電極は、前記第１導電型半導体領域と前記ドリフト層とに挟まれた前記ベース領域上において前記ゲート絶縁膜を介して形成されていることを特徴とする請求項１～７のいずれかに記載の半導体装置。
【請求項9】
前記能動素子部は、前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチをさらに有し、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれており、
前記第１導電型半導体領域は、少なくとも一部を前記トレンチの内周面に露出した状態で形成されていることを特徴とする請求項１～７のいずれかに記載の半導体装置。
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれており、
前記第１導電型半導体領域は、少なくとも一部を前記トレンチの内周面に露出した状態で形成されていることを特徴とする請求項１～７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
従来、半導体基体に画定された能動素子部（ＭＯＳＦＥＴ部）及びゲートパッド部を備える半導体装置が知られている（例えば、特許文献１参照）。
【0003】
図１６は、特許文献１に記載の半導体装置８００を説明するために示す図である。特許文献１に記載の半導体装置（以下、従来の半導体装置８００という）は、図１６に示すように、ｎ＋ドレイン層５１とｎ－ドリフト層５２とが積層された半導体基体に画定されたＭＯＳＦＥＴ部ＣＬ及びゲートパッド部ＧＰを備える半導体装置である。
【0004】
ＭＯＳＦＥＴ部ＣＬにおいて、半導体基体は、図１６（ｂ）に示すように、ｎ＋ドレイン層５１と、ｎ＋ドレイン層５１上に形成されたｎ－ドリフト層５２と、ｎ－ドリフト層５２の表面に形成されたｐベース領域５３と、ｐベース領域５３の表面における、ｎ－ドリフト層５２とは離隔した位置に形成されたｎ＋ソース領域５４とを有する。
また、ＭＯＳＦＥＴ部ＣＬは、ｎ＋ソース領域５４とｎ－ドリフト層５２とに挟まれたｐベース領域５３とゲート絶縁膜５６を介して対向する位置に形成されたゲート電極５７と、ゲート電極５７とは層間絶縁層５８を介して絶縁された状態で配置され、ｎ＋ソース領域５４及びｐベース領域５３と電気的に接続されているソース電極６１とを有する。
また、ＭＯＳＦＥＴ部ＣＬは、ｎ＋ソース領域５４とｎ－ドリフト層５２とに挟まれたｐベース領域５３とゲート絶縁膜５６を介して対向する位置に形成されたゲート電極５７と、ゲート電極５７とは層間絶縁層５８を介して絶縁された状態で配置され、ｎ＋ソース領域５４及びｐベース領域５３と電気的に接続されているソース電極６１とを有する。
【0005】
ゲートパッド部ＧＰにおいて、半導体基体は、ｎ＋ドレイン層５１と、ｎ＋ドレイン層５１上に形成されたｎ－ドリフト層５２と、ｎ－ドリフト層５２の表面に形成されたｐ領域７１とを有する。ｐ領域７１は、ゲートパッド部ＧＰのドリフト層５２の表面全体に形成されている。
ゲートパッド部ＧＰは、ｎ－ドリフト層５２及びｐ領域７１上に、層間絶縁膜７２を介して形成された導電体層７３と、導電体層７３上に配置され、導電体層７３と電気的に接続されているゲートパッド用電極６２とを有する。
ゲートパッド部ＧＰは、ｎ－ドリフト層５２及びｐ領域７１上に、層間絶縁膜７２を介して形成された導電体層７３と、導電体層７３上に配置され、導電体層７３と電気的に接続されているゲートパッド用電極６２とを有する。
【0006】
ところで、近年のスイッチング速度の高速化やセルの微細化により、スイッチングにおけるゲート発振現象が問題となってきている。しかしながら、ゲート発振現象を抑止するための構造（例えば、スナバ回路）を設けようとすると、一般に抵抗や容量などを外付けする必要があり、ディスクリート部品が増加してしまう、という問題がある。
【0007】
そこで、本発明の発明者は、ゲート発振現象について鋭意研究を行った結果、ディスクリート部品の増加等を防ぎつつ、スイッチオフ時におけるゲート発振現象を抑止する半導体装置（先願に係る半導体装置９００、図７及び８参照）を発明して特許出願し、既に特許になっている（特許文献２参照）。
【0008】
先願に係る半導体装置９００のゲートパッド部ＧＰにおいて、半導体基体９１０は、図７（ｃ）に示すように、低抵抗半導体層９１２と、低抵抗半導体層９１２上に形成されたドリフト層９１４と、ドリフト層９１４の表面に形成されたｐ型半導体領域９３２とを有する。ｐ型半導体領域９３２は、図７（ｂ）及び図７（ｃ）に示すように、ゲートパッド部ＧＰの外周部に沿って配置されソース電極層９２８と電気的に接続されている第１領域９３２ａと、第１領域９３２ａに囲まれた領域において第１領域９３２ａから離隔した位置に、所定の断面（例えば、図７（ａ）のＡ－Ａ断面）で見て所定の間隔で離隔した状態で複数配置され、電位が浮遊電位となる第２領域９３２ｂとを有する。
【0009】
先願に係る半導体装置９００によれば、ゲートパッド部ＧＰの外周部に沿って配置され、ソース電極層９２８と電気的に接続されている第１領域９３２ａと、第１領域９３２ａに囲まれた領域において第１領域９３２ａから離隔した位置に、所定の断面で見て所定の間隔で離隔した状態で複数配置され、電位が浮遊電位となる第２領域９３２ｂとを有するｐ型半導体領域９３２を備えるため、ドリフト層９１４の表面において隣接する第２領域９３２ｂに挟まれた狭い領域が電流経路となり、当該電流経路は、スイッチングの際に、第１領域９３２ａ及び第２領域９３２ｂからドリフト層側に空乏層が拡がる結果、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、先願に係る半導体装置９００によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けする必要がなく、ディスクリート部品を増加することなくスイッチオフ時におけるゲート発振現象を抑止することが可能となる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開２００５－１５０３４８号公報
【特許文献2】特許第５７１９９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
ところで、電気機器（例えば、ＤＣ－ＤＣコンバータ等）に半導体装置を内蔵した場合には、半導体装置をオンしたときに生じるサージリップルに起因して高調波ノイズが発生し、周辺の電子機器（例えば、自動車のＤＣ－ＤＣコンバータ等に半導体装置を内蔵した場合には、自動車のカーステレオ、場合によっては、キーレスエントリ、イモビライザ、ＧＰＳ等）に干渉する等の影響を与える場合があるという問題がある。
このため、サージリップルを低減することで高調波ノイズを抑制することが考えられるが、サージリップルを完全に消し去ることは現実には難しいことから高調波ノイズを低減することには限界がある。
このため、サージリップルを低減することで高調波ノイズを抑制することが考えられるが、サージリップルを完全に消し去ることは現実には難しいことから高調波ノイズを低減することには限界がある。
【0012】
そこで、本発明の発明者は、サージリップルに起因した高調波ノイズについて鋭意研究を重ねた結果、サージリップルの周波数（周期）をずらしてサージリップルの周波数（周期）を周辺機器に影響を与える周波数帯（例えば、規格で制限されている数ＭＨｚ帯）を避けた周波数（周期）とすることで、周辺機器に影響を与える周波数帯における高調波ノイズを低減することができることを見出した。そして、本発明の発明者は、サージリップルの周波数（周期）をずらして周辺機器に影響を与える周波数帯における高調波ノイズを低減することについてさらなる研究を重ねた結果、ゲートパッド部の導電体層の一部の抵抗値を調整することにより、サージリップルの周期（周波数）を調整することが可能であることを見出した。
【0013】
そこで、本発明は、上記した事情及び知見を鑑みてなされたものであり、周辺機器に影響を与える周波数帯における高調波ノイズを低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基体に画定された能動素子部及びゲートパッド部を備える半導体装置であって、前記能動素子部において、前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面における、前記ドリフト層とは離隔した位置に形成された第１導電型の第１導電型半導体領域とを有し、前記能動素子部は、前記第１導電型半導体領域と前記ドリフト層とに挟まれた前記ベース領域とゲート絶縁膜を介して対向する位置に形成されたゲート電極と、前記ゲート電極とは層間絶縁層を介して絶縁された状態で配置され、前記第１導電型半導体領域及び前記ベース領域と電気的に接続されている第１電極層とを有し、前記ゲートパッド部において、前記半導体基体は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型半導体領域とを有し、前記ゲートパッド部は、前記ドリフト層及び前記第２導電型半導体領域上に、フィールド絶縁層を介して形成された導電体層と、前記導電体層上に配置され、前記導電体層と電気的に接続されているゲートパッド用電極層とを有し、前記導電体層は、平面的に見て前記導電体層の中央部に配置された高抵抗領域と、前記高抵抗領域の周辺領域に形成された低抵抗領域とを有することを特徴とする。
【発明の効果】
【0015】
本発明の半導体装置によれば、導電体層は、平面的に見て導電体層の中央部に配置された高抵抗領域を有するため、図９に示すように、ソース・ドレイン間電圧におけるサージリップルの周波数（周期）を調整することができる。従って、サージリップルの周波数（周期）を周辺機器に影響を与える高調波ノイズの周波数帯を避けた周波数（周期）とすることができ、周辺機器に影響を与える周波数帯における高調波ノイズを低減することができる。
【0016】
また、本発明の半導体装置によれば、導電体層は、平面的に見て導電体層の中央部に配置された高抵抗領域を有するため、ソース・ドレイン間に比較的大きな抵抗を作り込むことができ、サージ電圧及びサージリップルを低減することができる。また、スイッチオフ時のゲート発振を低減することもできる。
【0017】
また、本発明の半導体装置によれば、能動素子部に影響を与え難いゲートパッド部に高抵抗領域を有するため、高抵抗領域を半導体装置内に形成しても能動素子の動作が遅くなり難く、スイッチング素子としての動作に不具合が生じ難くなる。また、ゲートパッド部は、導電体層を有し、導電体層は高抵抗領域を有するため、外付けで抵抗を設ける必要がなく、電子機器の接地面積が小さくて済み、高調波ノイズ対策機構を内蔵した半導体装置となる。
【図面の簡単な説明】
【0018】
【図1】実施形態１に係る半導体装置１００の平面図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は半導体装置１００の導電体層を示す平面図であり、図１（ｃ）はｐ型半導体領域を示す平面図である。
【図3】実施形態１に係る半導体装置１００の効果を説明するために示す図である。図３（ａ）は断面図に寄生抵抗及び寄生容量を追記した図であり、図３（ｂ）は高抵抗領域１３５の内部抵抗を示した要部拡大断面図である。
【図4】実施形態１に係る半導体装置１００の等価回路を示す図である。図４（ａ）は半導体装置１００の等価回路を示す図であり、図４（ｂ）は高抵抗領域の範囲を変更することを考慮した半導体装置１００の等価回路である。
【図5】比較例１に係る半導体装置８００Ａを説明するために示す図である。図５（ａ）は半導体装置８００Ａの導電体層を示す平面図であり、図５（ｂ）は半導体装置８００Ａの半導体基体８１０表面のｐ型半導体領域を示す平面図であり、図５（ｃ）は図５（ａ）のＡ－Ａ断面図である。
【図6】比較例１に係る半導体装置８００Ａを説明するために示す図である。図６（ａ）は半導体装置８００Ａの断面図に寄生抵抗及び寄生容量を追記した図であり、図６（ｂ）は半導体装置８００Ａの等価回路を示す図である。
【図7】比較例２に係る半導体装置９００を説明するために示す図である。図７（ａ）は半導体装置９００の導電体層を示す平面図であり、図７（ｂ）は半導体装置９００の半導体基体９１０表面のｐ型半導体領域を示す平面図であり、図７（ｃ）は図７（ａ）のＡ－Ａ断面図である。
【図8】比較例２に係る半導体装置９００を説明するために示す図である。図８（ａ）は半導体装置９００の断面図に寄生抵抗及び寄生容量を追記した図であり、図８（ｂ）は半導体装置９００の等価回路を示す図である。
【図9】実施形態１に係る半導体装置１００をスイッチングしたときのドレイン・ソース間電圧ＶＤＳの波形を説明するために示す図である。図９（ａ）はブリッジ回路に半導体装置を用いたときのドレイン・ソース間電圧ＶＤＳの模式的な波形図であり、図９（ｂ）は比較例２に係る半導体装置９００をスイッチングしたときのドレイン・ソース間電圧ＶＤＳの波形図を示し、図９（ｃ）は実施形態１に係る半導体装置１００をスイッチングしたときのドレイン・ソース間電圧ＶＤＳの波形図を示す。
【図11】変形例１に係る半導体装置１００ａを示す図である。
【図12】変形例２～４に係る半導体装置１００ｂ～１００ｄを説明するために示す平面図である。図１２（ａ）は半導体装置１００ｂを説明するために示す平面図であり、図１２（ｂ）は半導体装置１００ｃを説明するために示す平面図であり、図１２（ｃ）は半導体装置１００ｄを説明するために示す平面図である。
【図13】変形例５に係る半導体装置１００ｅ及び変形例６に係る半導体装置１００ｆを説明するために示す平面図である。図１３（ａ）は半導体装置１００ｅを説明するために示す断面図であり、図１３（ｂ）は半導体装置１００ｆを説明するために示す断面図である。
【図14】変形例７に係る半導体装置１００ｇ及び変形例８に係る半導体装置１００ｈを説明するために示す平面図である。図１４（ａ）は半導体装置１００ｇを説明するために示す断面図であり、図１４（ｂ）は半導体装置１００ｈを説明するために示す断面図である。
【発明を実施するための形態】
【0019】
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。以下に説明する実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。
【0020】
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
図１は、実施形態１に係る半導体装置１００の平面図である。図２は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１（ａ）に示すように、２つの長辺Ｘ１，Ｘ２及び２つの短辺Ｘ３，Ｘ４で構成される平面視略矩形形状を有する。半導体装置１００は、低抵抗半導体層１１２及びドリフト層１１４が積層された半導体基体１１０に画定されたＭＯＳＦＥＴ部ＣＬ（能動素子部）、ゲートパッド部ＧＰ及びゲートフィンガー部ＧＦを備える。
１．実施形態１に係る半導体装置１００の構成
図１は、実施形態１に係る半導体装置１００の平面図である。図２は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１（ａ）に示すように、２つの長辺Ｘ１，Ｘ２及び２つの短辺Ｘ３，Ｘ４で構成される平面視略矩形形状を有する。半導体装置１００は、低抵抗半導体層１１２及びドリフト層１１４が積層された半導体基体１１０に画定されたＭＯＳＦＥＴ部ＣＬ（能動素子部）、ゲートパッド部ＧＰ及びゲートフィンガー部ＧＦを備える。
【0021】
ＭＯＳＦＥＴ部ＣＬは、半導体基体１１０の中央部に画定されている。ＭＯＳＦＥＴ部ＣＬは、図２（ａ）及び（ｃ）に示すように、半導体基体１１０、ゲート絶縁膜１２２、ゲート電極１２４、層間絶縁膜１２６、ソース電極層１２８及びドレイン電極層１３０を有する。
【0022】
ＭＯＳＦＥＴ部ＣＬにおいて、半導体基体１１０は、図２（ｃ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６は最底部において深さ方向に突出したp型の張り出し領域１１８と、ベース領域１１６の表面における、ドリフト層１１４とは離隔した位置に形成されたｎ＋型のソース領域１２０（第１導電型半導体領域）とを有する。ベース領域１１６、張り出し領域１１８及びソース領域１２０は、半導体基体１１０の長辺Ｘ１側から長辺Ｘ２側に向かって所定の間隔でストライプ状に延びている（図１（ｃ）には、張り出し領域１１８のみ図示している）。
【0023】
低抵抗半導体層１１２の厚さは１００μｍ～４００μｍであり、低抵抗半導体層１１２不純物濃度は１×１０１９ｃｍ－３～１×１０２０ｃｍ－３である。ドリフト層１１４の厚さは５μｍ～５０μｍであり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ－３～１×１０１６ｃｍ－３である。ベース領域１１６の深さは２μｍ～２．５μｍであり、ベース領域１１６の不純物濃度は５×１０１６ｃｍ－３～１×１０１８ｃｍ－３である。ソース領域１２０の深さは０．２μｍ～０．４μｍであり、ソース領域１２０の不純物濃度は５×１０１９ｃｍ－３～２×１０２０ｃｍ－３である。張り出し領域１１８、後述するｐ型半導体領域１３２及び後述する第２のｐ型半導体領域１６２の深さは２．４μｍ～８．０μｍであり、不純物濃度は１×１０１７ｃｍ－３～３×１０１８ｃｍ－３である。張り出し領域１１８、ｐ型半導体領域１３２及び第２のｐ型半導体領域１６２は一括して形成されている。
【0024】
ゲート電極１２４は、図２（ｃ）に示すように、半導体基体１１０の表面上において、ソース領域１２０とドリフト層１１４とに挟まれたベース領域１１６とゲート絶縁膜１２２を介して対向する位置に形成されている。ゲート電極１２４（及びゲート絶縁膜１２２）も長辺Ｘ１側から長辺Ｘ２側に向かって所定の間隔でストライプ状に延びている（図１（ｂ）参照）。
層間絶縁膜１２６は、ゲート電極１２４上に形成され、ゲート電極１２４とソース電極層１２８とを絶縁している。
ソース電極層１２８（第１電極層）は、図２に示すように、ゲート電極１２４とは層間絶縁膜１２６を介して絶縁された状態で配置され、層間絶縁膜１２６に形成されたコンタクトホールを介してソース領域１２０及びベース領域１１６と電気的に接続されている。ソース電極層１２８は、図１（ａ）に示すように、半導体基体１１０のＭＯＳＦＥＴ部ＣＬ全体を覆うように形成されており、平面的に見てゲートパッド部ＧＰを３方から囲むようにコの字状に形成されている。
ドレイン電極層１３０は、半導体基体１１０におけるソース電極層１２８が形成されている面とは反対側の面全体に形成されている（図２参照）。
層間絶縁膜１２６は、ゲート電極１２４上に形成され、ゲート電極１２４とソース電極層１２８とを絶縁している。
ソース電極層１２８（第１電極層）は、図２に示すように、ゲート電極１２４とは層間絶縁膜１２６を介して絶縁された状態で配置され、層間絶縁膜１２６に形成されたコンタクトホールを介してソース領域１２０及びベース領域１１６と電気的に接続されている。ソース電極層１２８は、図１（ａ）に示すように、半導体基体１１０のＭＯＳＦＥＴ部ＣＬ全体を覆うように形成されており、平面的に見てゲートパッド部ＧＰを３方から囲むようにコの字状に形成されている。
ドレイン電極層１３０は、半導体基体１１０におけるソース電極層１２８が形成されている面とは反対側の面全体に形成されている（図２参照）。
【0025】
ゲートパッド部ＧＰは、平面的に見て半導体基体１１０の短辺Ｘ３側から中央に向かって突出するように形成された矩形形状の領域である。ゲートパッド部ＧＰは、図２（ａ）に示すように、半導体基体１１０、フィールド絶縁膜１３４、導電体層１３６、層間絶縁膜１２６及びゲートパッド用電極層１３８を有する。
【0026】
ゲートパッド部ＧＰにおいて、半導体基体１１０は、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型半導体領域１３２とを有する。
【0027】
ｐ型半導体領域１３２は、図１（ｃ）及び図２（ａ）に示すように、第１領域１３２ａと、第２領域１３２ｂとを有する。ｐ型半導体領域１３２は、ｐ型不純物（例えば、ボロン）をイオン注入した後、熱拡散することによって形成されている。
【0028】
第１領域１３２ａは、ゲートパッド部ＧＰの外周部に沿って配置されており、ＭＯＳＦＥＴ部ＣＬのベース領域１１６（及び張り出し領域１１８）及び後述するゲートフィンガー部の第２のｐ型半導体領域１６２と繋がっている。従って、第１領域１３２ａは、第２のｐ型半導体領域１６２、ベース領域１１６を介してソース電極層１２８と電気的に接続されている。
【0029】
第２領域１３２ｂは、第１領域１３２ａに囲まれた領域において第１領域１３２ａから離隔した位置に配置されている。第２領域１３２ｂは、平面的に見て長辺Ｘ１側から長辺Ｘ２側に向かうスリットが複数本（実施形態１においては４本）形成された形状をしており、所定の断面（例えば、ゲートパッド部ＧＰの中央を通り、長辺Ｘ１と平行な断面）で見ると所定の間隔で互いに離隔した状態で複数配置されている形状を有する。第２領域１３２ｂは、第１領域１３２ａと離隔しており、周囲をドリフト層１１４で覆われているため、第２領域１３２ｂの電位は浮遊電位となる。なお、本明細書において、第１領域１３２ａと第２領域１３２ｂとの間のｐ型不純物が導入されていない領域を第３領域１３３ａとし、隣接する第２領域１３２ｂ同士の間のｐ型不純物が導入されていない領域（平面的に見て第２領域１３２ｂに囲まれたｐ型不純物が導入されていないスリットの部分）を第４領域１３３ｂとする。
【0030】
フィールド絶縁膜１３４は、ゲートパッド部ＧＰ及びゲートフィンガー部ＧＦにおいて半導体基体１１０の表面上に形成されている。フィールド絶縁膜１３４はゲート絶縁膜１２２よりも厚い（図２（ｂ）参照）。
【0031】
導電体層１３６は、図１（ｂ）及び図２（ａ）に示すように、ドリフト層１１４及びｐ型半導体領域１３２上に、フィールド絶縁膜１３４を介してゲートパッド部ＧＰ全体に形成されている。導電体層１３６は、ポリシリコン層にｎ型不純物を導入してなり、ｎ型不純物の不純物濃度を調整することによって形成された、高抵抗領域１３５と、低抵抗領域１３７とを有する。
【0032】
高抵抗領域１３５は、平面的に見て導電体層１３６の中央部に配置されている。高抵抗領域１３５は、低抵抗領域１３７よりもｎ型不純物の不純物濃度が低い。高抵抗領域１３５は、低抵抗領域１３７を介してゲートパッド用電極層１３８と接続されている。すなわち、高抵抗領域１３５は、直接ゲートパッド用電極層１３８と接続されている箇所を有しない。高抵抗領域１３５は、第２領域１３２ｂと重なる領域、及び、第２領域１３２ｂ同士の間の第４領域１３３ｂと重なる領域に形成されている。
【0033】
低抵抗領域１３７は、平面的に見て高抵抗領域１３５の周辺領域に形成されており、ゲートパッド用電極層１３８と接続されている。低抵抗領域１３７は、ゲートフィンガー部ＧＦの引き出し配線１３９を介してＭＯＳＦＥＴ部ＣＬのゲート電極１２４と繋がっている（図１（ｂ）参照）。
【0034】
層間絶縁膜１２６は、導電体層１３６上に形成されている。ゲートパッド用電極層１３８は、導電体層１３６上に層間絶縁膜１２６を介して配置され、層間絶縁膜１２６に形成された開口１４０を介して導電体層１３６の低抵抗領域１３７と電気的に接続されている。ゲートパッド用電極層１３８は、後述するゲートフィンガー用配線１４２と接続されている。
【0035】
ゲートフィンガー部ＧＦは、図１（ａ）に示すように、ゲートパッド部ＧＰと接続されており、ゲートフィンガー部ＧＦ及びゲートパッド部ＧＰは、ＭＯＳＦＥＴ部ＣＬの周囲を囲むように形成されている。ゲートフィンガー部ＧＦは、図２（ｂ）に示すように、半導体基体１１０と、フィールド絶縁膜１３４と、引き出し配線１３９と、層間絶縁膜１２６と、ゲートフィンガー用配線１４２とを有する。
【0036】
ゲートフィンガー部ＧＦにおいて、半導体基体１１０は、ドリフト層１１４の表面に形成された第２のｐ型半導体領域１６２を有する。第２のｐ型半導体領域１６２は、ゲートフィンガー部ＧＦ全体に形成されている。
【0037】
引き出し配線１３９は、半導体基体１１０の表面上にフィールド絶縁膜１３４を介して配置されている。引き出し配線１３９は、ポリシリコン層にｎ型不純物を導入してなる。引き出し配線１３９は、図１（ｂ）に示すように、半導体基体１１０の外周に沿って形成されており、ＭＯＳＦＥＴ部ＣＬのゲート電極１２４及びゲートパッド部ＧＰの導電体層１３６と接続されている。ゲートフィンガー用配線１４２は、引き出し配線１３９上に層間絶縁膜１２６を介して配置されている。ゲートフィンガー用配線１４２は、ソース電極層１２８と離隔して配置されており、ゲートパッド用電極層１３８と接続されている。
【0038】
ゲート電極１２４、導電体層１３６及び引き出し配線１３９は、一括して形成されている。ゲート電極１２４、導電体層１３６及び引き出し配線１３９は、ＣＶＤ法によって形成されたポリシリコン層にイオン注入法によってｎ型不純物を導入してなる。具体的には、所定の箇所にポリシリコン層を形成した後、ポリシリコン層全体にｎ型不純物を導入し、次に、高抵抗領域１３５となる領域にマスクを形成し、ポリシリコン層における高抵抗領域１３５となる領域以外の領域にさらにｎ型不純物（例えば、リン）を導入する。これにより、ゲート電極１２４、導電体層１３６及び引き出し配線１３９を形成することができる。ポリシリコン層全体に導入するｎ型不純物の不純物濃度は例えば、４×１０１５ｃｍ－３～８×１０１５ｃｍ－３の範囲内にあり、高抵抗領域１３５をマスクした後にポリシリコン層に導入するｎ型不純物の不純物濃度は例えば、３×１０１５ｃｍ－３～８×１０１５ｃｍ－３の範囲内にある。ゲート電極１２４、導電体層１３６及び引き出し配線１３９の厚さは、例えば５００ｎｍである。
【0039】
ソース電極層１２８、ゲートパッド用電極層１３８及びゲートフィンガー用配線１４２は、Ａｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極層１２８の厚さは１μｍ～１０μｍ（例えば３μｍ）である。ソース電極層１２８、ゲートパッド用電極層１３８及びゲートフィンガー用配線１４２は一括して形成されている。ドレイン電極層１３０は、Ｔｉ－Ｎｉ－Ａｕ（又はＡｇ）などの多層金属膜により形成され、ドレイン電極層１３０の厚さは０．２μｍ～１．５μｍ（例えば１μｍ）である。
【0040】
２．実施形態１に係る半導体装置１００における寄生容量及び寄生抵抗について
次に、実施形態１に係る半導体装置１００における寄生容量及び寄生抵抗について説明する。このために、まず、比較例１に係る半導体装置８００Ａと比較例２に係る半導体装置９００の構造、寄生抵抗、寄生容量及び等価回路について説明し、その後、実施形態１に係る半導体装置１００の構造、寄生抵抗及び寄生容量、等価回路について説明する。
次に、実施形態１に係る半導体装置１００における寄生容量及び寄生抵抗について説明する。このために、まず、比較例１に係る半導体装置８００Ａと比較例２に係る半導体装置９００の構造、寄生抵抗、寄生容量及び等価回路について説明し、その後、実施形態１に係る半導体装置１００の構造、寄生抵抗及び寄生容量、等価回路について説明する。
【0041】
（１）比較例１に係る半導体装置８００Ａについて
図５及び図６は、比較例１に係る半導体装置８００Ａを説明するために示す図である。
比較例１に係る半導体装置８００Ａは、基本的には従来の半導体装置８００と同様の構成を有するが、導電体層８３６とゲートパッド用電極８３８との間に層間絶縁膜８２６を有する点で従来の半導体装置８００と異なる。比較例１に係る半導体装置８００Ａにおいて、導電体層８３６は、図５（ａ）に示すように、全て低抵抗領域で構成されており、半導体基体８１０の表面には、図５（ｂ）及び図５（ｃ）に示すように、ゲートパッド部ＧＰ全体にｐ型半導体領域８６０が形成されている。
図５及び図６は、比較例１に係る半導体装置８００Ａを説明するために示す図である。
比較例１に係る半導体装置８００Ａは、基本的には従来の半導体装置８００と同様の構成を有するが、導電体層８３６とゲートパッド用電極８３８との間に層間絶縁膜８２６を有する点で従来の半導体装置８００と異なる。比較例１に係る半導体装置８００Ａにおいて、導電体層８３６は、図５（ａ）に示すように、全て低抵抗領域で構成されており、半導体基体８１０の表面には、図５（ｂ）及び図５（ｃ）に示すように、ゲートパッド部ＧＰ全体にｐ型半導体領域８６０が形成されている。
【0042】
次に比較例１に係る半導体装置８００Ａの寄生容量及び寄生抵抗について説明する。
図６（ａ）に示すように、比較例１に係る半導体装置８００ＡのＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。これに加えて、ゲートパッド部ＧＰには、寄生容量Ｃ１と寄生抵抗Ｒ１とが付加されている。寄生容量Ｃ１は、導電体層８３６を一方の電極とし、ドリフト層８１４を他方の電極とし、フィールド絶縁膜８３４及び第２のｐ型半導体領域８６０を誘電体とする容量であり、寄生抵抗Ｒ１はドリフト層８１４の内部抵抗である。なお、比較例１においては、導電体層８３６は低抵抗であるため内部抵抗を無視することができる。また、第２のｐ型半導体領域８６０は、ほぼ一様な深さであるため、場所に寄らず寄生容量Ｃ１及び寄生抵抗Ｒ１は一定の値となる。
図６（ａ）に示すように、比較例１に係る半導体装置８００ＡのＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。これに加えて、ゲートパッド部ＧＰには、寄生容量Ｃ１と寄生抵抗Ｒ１とが付加されている。寄生容量Ｃ１は、導電体層８３６を一方の電極とし、ドリフト層８１４を他方の電極とし、フィールド絶縁膜８３４及び第２のｐ型半導体領域８６０を誘電体とする容量であり、寄生抵抗Ｒ１はドリフト層８１４の内部抵抗である。なお、比較例１においては、導電体層８３６は低抵抗であるため内部抵抗を無視することができる。また、第２のｐ型半導体領域８６０は、ほぼ一様な深さであるため、場所に寄らず寄生容量Ｃ１及び寄生抵抗Ｒ１は一定の値となる。
【0043】
上記した構成を有することから、比較例１に係る半導体装置８００Ａを等価回路で表すと、図６（ｂ）に示すように、ゲート・ドレイン間に、容量Ｃ０と抵抗Ｒ０とが直列接続された構成と、容量Ｃ１と抵抗Ｒ１とが直列接続された構成とが、並列に接続された構成となる。
【0044】
（２）比較例２に係る半導体装置９００について
図７及び図８は、比較例２に係る半導体装置９００を説明するために示す図である。
比較例２に係る半導体装置９００は、基本的には先願に係る半導体装置９００と同様の構成を有する。比較例２に係る半導体装置９００において、導電体層９３６は、図７（ａ）に示すように、全て低抵抗領域で構成されており、半導体基体９１０の表面には、図７（ｂ）及び図７（ｃ）に示すように、ｐ型半導体領域９３２が形成されている。ｐ型半導体領域９３２は、ゲートパッド部ＧＰの外周部に沿って配置され、ソース電極層９２８と電気的に接続されている第１領域９３２ａと、第１領域９３２ａに囲まれた領域において第１領域９３２ａから離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域９３２ｂとを有する。
図７及び図８は、比較例２に係る半導体装置９００を説明するために示す図である。
比較例２に係る半導体装置９００は、基本的には先願に係る半導体装置９００と同様の構成を有する。比較例２に係る半導体装置９００において、導電体層９３６は、図７（ａ）に示すように、全て低抵抗領域で構成されており、半導体基体９１０の表面には、図７（ｂ）及び図７（ｃ）に示すように、ｐ型半導体領域９３２が形成されている。ｐ型半導体領域９３２は、ゲートパッド部ＧＰの外周部に沿って配置され、ソース電極層９２８と電気的に接続されている第１領域９３２ａと、第１領域９３２ａに囲まれた領域において第１領域９３２ａから離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域９３２ｂとを有する。
【0045】
次に比較例２に係る半導体装置９００の寄生容量及び寄生抵抗を説明する。
図８（ａ）に示すように、比較例２に係る半導体装置９００のＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、比較例１に係る半導体装置８００Ａの場合と同様に、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。これに加えて、比較例２に係る半導体装置９００のゲートパッド部ＧＰには、寄生容量Ｃ２、Ｃ３と寄生抵抗Ｒ２、Ｒ３とが付加されている。寄生容量Ｃ２は、導電体層９３６を一方の電極とし、ドリフト層９１４を他方の電極とし、フィールド絶縁膜９３４及びｐ型半導体領域９３２を誘電体とする容量であり、寄生容量Ｃ３は、導電体層９３６を一方の電極とし、ドリフト層９１４を他方の電極とし、フィールド絶縁膜９３４を誘電体とする容量であり、抵抗Ｒ２は、ｐ型半導体領域９３２の下端位置からドレイン電極層９３０までの低抵抗半導体層９１２及びドリフト層９１４の内部抵抗であり、抵抗Ｒ３は、ｐ型半導体領域９３２の下端位置と同じ深さ位置までのドリフト層９１４の内部抵抗である。比較例２においては、導電体層９３６は低抵抗であるため内部抵抗を無視することができる。また、ｐ型半導体領域９３２が形成されている領域においては、容量Ｃ２と抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域９３２が形成されていない領域においては、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２が直列接続された構成となる。
図８（ａ）に示すように、比較例２に係る半導体装置９００のＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、比較例１に係る半導体装置８００Ａの場合と同様に、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。これに加えて、比較例２に係る半導体装置９００のゲートパッド部ＧＰには、寄生容量Ｃ２、Ｃ３と寄生抵抗Ｒ２、Ｒ３とが付加されている。寄生容量Ｃ２は、導電体層９３６を一方の電極とし、ドリフト層９１４を他方の電極とし、フィールド絶縁膜９３４及びｐ型半導体領域９３２を誘電体とする容量であり、寄生容量Ｃ３は、導電体層９３６を一方の電極とし、ドリフト層９１４を他方の電極とし、フィールド絶縁膜９３４を誘電体とする容量であり、抵抗Ｒ２は、ｐ型半導体領域９３２の下端位置からドレイン電極層９３０までの低抵抗半導体層９１２及びドリフト層９１４の内部抵抗であり、抵抗Ｒ３は、ｐ型半導体領域９３２の下端位置と同じ深さ位置までのドリフト層９１４の内部抵抗である。比較例２においては、導電体層９３６は低抵抗であるため内部抵抗を無視することができる。また、ｐ型半導体領域９３２が形成されている領域においては、容量Ｃ２と抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域９３２が形成されていない領域においては、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２が直列接続された構成となる。
【0046】
比較例２に係る半導体装置９００を等価回路で表すと、図８（ｂ）に示すように、ゲート・ドレイン間に、容量Ｃ０と抵抗Ｒ０とが直列接続された構成と、容量Ｃ２と抵抗Ｒ２とが直列接続された構成と、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２とが直列接続された構成とが、並列に接続された構成となる。
【0047】
上記した構成を有するため、比較例２に係る半導体装置９００においては、ドリフト層の表面において隣接する第２領域９３２ｂに挟まれた狭い領域が電流経路となり、当該電流経路は、スイッチオフ時において、第１領域９３２ａ及び第２領域９３２ｂからドリフト層側に空乏層が拡がる結果、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けする必要がなく、ディスクリート部品を増加することなくスイッチオフ時におけるゲート発振現象を抑止することが可能となる。
【0048】
（３）実施形態１に係る半導体装置１００について
図３は、実施形態１に係る半導体装置１００の効果を説明するために示す図である。図４は、実施形態１に係る半導体装置１００の等価回路を示す図である。
ＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間の寄生抵抗および寄生容量は、図３（ａ）に示すように、高抵抗領域１３５の抵抗成分を除き、比較例２に係る半導体装置９００の場合と同様である。すなわち、ＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。また、ゲートパッド部ＧＰには、寄生容量Ｃ２、Ｃ３と寄生抵抗Ｒ２、Ｒ３とが付加されている。寄生容量Ｃ２は、導電体層１３６を一方の電極とし、ドリフト層１１４を他方の電極とし、フィールド絶縁膜１３４及びｐ型半導体領域１３２を誘電体とする容量である。また、寄生容量Ｃ３は、導電体層１３６を一方の電極とし、ドリフト層１１４を他方の電極とし、フィールド絶縁膜１３４を誘電体とする容量である。抵抗Ｒ２は、ｐ型半導体領域１３２の下端位置からドレイン電極層１３０までの低抵抗半導体層１１２及びドリフト層１１４の内部抵抗である。また、抵抗Ｒ３は、ｐ型半導体領域１３２の下端位置と同じ深さ位置までのドリフト層１１４の内部抵抗である。そして、ｐ型半導体領域１３２が形成されている領域においては、容量Ｃ２と抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域１３２が形成されていない領域においては、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２が直列接続された構成となる。
図３は、実施形態１に係る半導体装置１００の効果を説明するために示す図である。図４は、実施形態１に係る半導体装置１００の等価回路を示す図である。
ＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間の寄生抵抗および寄生容量は、図３（ａ）に示すように、高抵抗領域１３５の抵抗成分を除き、比較例２に係る半導体装置９００の場合と同様である。すなわち、ＭＯＳＦＥＴ部ＣＬにおいて、ゲート・ドレイン間には、寄生容量Ｃ０と寄生抵抗Ｒ０とを有する。また、ゲートパッド部ＧＰには、寄生容量Ｃ２、Ｃ３と寄生抵抗Ｒ２、Ｒ３とが付加されている。寄生容量Ｃ２は、導電体層１３６を一方の電極とし、ドリフト層１１４を他方の電極とし、フィールド絶縁膜１３４及びｐ型半導体領域１３２を誘電体とする容量である。また、寄生容量Ｃ３は、導電体層１３６を一方の電極とし、ドリフト層１１４を他方の電極とし、フィールド絶縁膜１３４を誘電体とする容量である。抵抗Ｒ２は、ｐ型半導体領域１３２の下端位置からドレイン電極層１３０までの低抵抗半導体層１１２及びドリフト層１１４の内部抵抗である。また、抵抗Ｒ３は、ｐ型半導体領域１３２の下端位置と同じ深さ位置までのドリフト層１１４の内部抵抗である。そして、ｐ型半導体領域１３２が形成されている領域においては、容量Ｃ２と抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域１３２が形成されていない領域においては、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２が直列接続された構成となる。
【0049】
実施形態１に係る半導体装置１００においては、導電体層１３６に高抵抗領域１３５と低抵抗領域１３７とが設けられている。そして、低抵抗領域１３７は比較例１及び２に係る半導体装置の場合と同様に内部抵抗は無視できる程度に小さいが、高抵抗領域１３５においては、内部抵抗が存在する。従って、高抵抗領域１３５と低抵抗領域１３７との境界からの長さに比例して抵抗値が大きくなる。
例えば、図３（ｂ）における高抵抗領域１３５と低抵抗領域１３７との境界に最も近い第２領域１３２ｂ―１までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－１とし、当該境界に最も近い第４領域１３３ｂ―１までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－２とし、当該境界に２番目に近い第２領域１３２ｂ―２までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－３とし、当該境界に２番目に近い第４領域１３３ｂ―２までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－４とし、これを繰り返すと、当該境界からの長さに応じて、抵抗Ｒ４－１＜抵抗Ｒ４－２＜抵抗Ｒ４－3＜抵抗Ｒ４－4＜・・・＜抵抗Ｒ４－nと（ｎ：自然数）＜・・・となる。
従って、ゲート・ドレイン間において、高抵抗領域１３５を通過する電流経路におけるｐ型半導体領域１３２（第２領域１３２ｂ）が形成されている領域においては、容量Ｃ２と、抵抗Ｒ２と、抵抗Ｒ４－ｎ（ｎ：奇数）とが直列接続された構成となり、ｐ型半導体領域１３２（第２領域１３２ｂ）が形成されていない領域においては、容量Ｃ３と、抵抗Ｒ３と抵抗Ｒ２と、抵抗Ｒ４－ｎ（ｎ：偶数）が直列接続された構成となる。また、高抵抗領域１３５を通過しない電流経路におけるｐ型半導体領域１３２（第１領域１３２ａ）が形成されている領域においては、容量Ｃ２と、抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域１３２（第１領域１３２ａ）が形成されていない領域においては、容量Ｃ３と、抵抗Ｒ３と、抵抗Ｒ２とが直列接続された構成となる。
例えば、図３（ｂ）における高抵抗領域１３５と低抵抗領域１３７との境界に最も近い第２領域１３２ｂ―１までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－１とし、当該境界に最も近い第４領域１３３ｂ―１までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－２とし、当該境界に２番目に近い第２領域１３２ｂ―２までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－３とし、当該境界に２番目に近い第４領域１３３ｂ―２までの高抵抗領域１３５の内部抵抗値を抵抗Ｒ４－４とし、これを繰り返すと、当該境界からの長さに応じて、抵抗Ｒ４－１＜抵抗Ｒ４－２＜抵抗Ｒ４－3＜抵抗Ｒ４－4＜・・・＜抵抗Ｒ４－nと（ｎ：自然数）＜・・・となる。
従って、ゲート・ドレイン間において、高抵抗領域１３５を通過する電流経路におけるｐ型半導体領域１３２（第２領域１３２ｂ）が形成されている領域においては、容量Ｃ２と、抵抗Ｒ２と、抵抗Ｒ４－ｎ（ｎ：奇数）とが直列接続された構成となり、ｐ型半導体領域１３２（第２領域１３２ｂ）が形成されていない領域においては、容量Ｃ３と、抵抗Ｒ３と抵抗Ｒ２と、抵抗Ｒ４－ｎ（ｎ：偶数）が直列接続された構成となる。また、高抵抗領域１３５を通過しない電流経路におけるｐ型半導体領域１３２（第１領域１３２ａ）が形成されている領域においては、容量Ｃ２と、抵抗Ｒ２とが直列接続された構成となり、ｐ型半導体領域１３２（第１領域１３２ａ）が形成されていない領域においては、容量Ｃ３と、抵抗Ｒ３と、抵抗Ｒ２とが直列接続された構成となる。
【0050】
上記した構成を有することから、実施形態１に係る半導体装置１００を等価回路で表すと、図４（ａ）に示すように、ゲート・ドレイン間に、容量Ｃ０と抵抗Ｒ０とが直列接続された構成と、容量Ｃ２と抵抗Ｒ２とが直列接続された構成と、容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２とが直列接続された構成と、抵抗Ｒ４－１、Ｒ４－３，Ｒ４－５・・・と容量Ｃ２と抵抗Ｒ２とが直列接続された構成と、抵抗Ｒ４－２，Ｒ４－４，Ｒ４－６・・・と容量Ｃ３と抵抗Ｒ３と抵抗Ｒ２とが直列接続された構成とが、並列に接続された構成となる。
高抵抗領域１３５の形成範囲は自由に設計できるため、上記した抵抗Ｒ４－１，Ｒ４－２，Ｒ４－３・・・Ｒ４－ｎ（ｎは自然数）を自由に変更することができ、図４（ｂ）に示すように、仮想的な可変抵抗Ｒ４を設けると捉えることもできる。
高抵抗領域１３５の形成範囲は自由に設計できるため、上記した抵抗Ｒ４－１，Ｒ４－２，Ｒ４－３・・・Ｒ４－ｎ（ｎは自然数）を自由に変更することができ、図４（ｂ）に示すように、仮想的な可変抵抗Ｒ４を設けると捉えることもできる。
【0051】
３．試験例について
試験例は、導電体層１３６に高抵抗領域１３５を形成することによってサージリップル周期が変化することを確かめる試験である。図９は、実施形態１に係る半導体装置１００をスイッチングしたときのドレイン・ソース間電圧ＶＤＳの波形を説明するために示す図である。
試験例は、導電体層１３６に高抵抗領域１３５を形成することによってサージリップル周期が変化することを確かめる試験である。図９は、実施形態１に係る半導体装置１００をスイッチングしたときのドレイン・ソース間電圧ＶＤＳの波形を説明するために示す図である。
【0052】
（１）実施例及び比較例
実施例は、実施形態１に係る半導体装置１００である。比較例は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、導電体層１３６に高抵抗領域１３５が形成されていない点（導電体層１３６がすべて低抵抗領域１３７で構成されている点）で異なる。すなわち、比較例は、図７及び８に示す比較例２に係る半導体装置９００と同じ構成である。
実施例は、実施形態１に係る半導体装置１００である。比較例は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、導電体層１３６に高抵抗領域１３５が形成されていない点（導電体層１３６がすべて低抵抗領域１３７で構成されている点）で異なる。すなわち、比較例は、図７及び８に示す比較例２に係る半導体装置９００と同じ構成である。
【0053】
（２）試験方法
実施例に係る半導体装置及び比較例に係る半導体装置をそれぞれ４つずつ準備し、それぞれブリッジ回路を構成する。そして、ブリッジ回路に２４０Ｖの電圧を印加し、ハイサイド側の１つの半導体装置をオンする際のソース・ドレイン間の電圧の時間変化をプロットした。
実施例に係る半導体装置及び比較例に係る半導体装置をそれぞれ４つずつ準備し、それぞれブリッジ回路を構成する。そして、ブリッジ回路に２４０Ｖの電圧を印加し、ハイサイド側の１つの半導体装置をオンする際のソース・ドレイン間の電圧の時間変化をプロットした。
【0054】
（３）試験結果
比較例においては、図９（ｂ）に示すように、サージ電圧が収まってから発生するサージリップル周期は９５ｎｓｅｃであった。これに対して、実施例においては、図９（ｃ）に示すように、サージ電圧が収まってから発生するサージリップル周期は１２ｎｓｅｃであった。このことから、実施例におけるサージリップル周期は、比較例におけるサージリップル周期と大きく異なることが分かった。これにより、導電体層１３６に高抵抗領域１３５を形成することによってサージリップル周期（周波数）が変化することが確かめられた。なお、実施例に係る半導体装置及び比較例に係る半導体装置において、サージ電圧は、いずれも２３Ｖであり、どちらもサージ電圧を低減する効果を維持していることがわかった（例えば、比較例２に係る半導体装置８００Ａで同様の試験を行った場合、サージ電圧は４４Ｖであった）。
比較例においては、図９（ｂ）に示すように、サージ電圧が収まってから発生するサージリップル周期は９５ｎｓｅｃであった。これに対して、実施例においては、図９（ｃ）に示すように、サージ電圧が収まってから発生するサージリップル周期は１２ｎｓｅｃであった。このことから、実施例におけるサージリップル周期は、比較例におけるサージリップル周期と大きく異なることが分かった。これにより、導電体層１３６に高抵抗領域１３５を形成することによってサージリップル周期（周波数）が変化することが確かめられた。なお、実施例に係る半導体装置及び比較例に係る半導体装置において、サージ電圧は、いずれも２３Ｖであり、どちらもサージ電圧を低減する効果を維持していることがわかった（例えば、比較例２に係る半導体装置８００Ａで同様の試験を行った場合、サージ電圧は４４Ｖであった）。
【0055】
導電体層１３６に高抵抗領域１３５を形成することによってサージリップル周期が変化する理由はまだ解明されていないが、以下のような理由によるものと考えられる。すなわち、高調波ノイズは、様々な周波数のノイズが混ざった状態で構成されている。一方、高抵抗領域１３５を形成することにより内部抵抗が生じるところ、さらに、高抵抗領域１３５と低抵抗領域１３７との境界から、ｐ型半導体領域１３２の各第２領域１３２ｂや、隣接する第２領域同士の間の各第４領域１３３ｂまでの長さが異なることから、抵抗値がそれぞれ異なることになる。従って、高調波ノイズを構成する様々な周波数のノイズのうちのいくつかを低減することができ、その結果、高調波ノイズの周波数が変化することになると考えられる。
【0056】
４．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、導電体層１３６は、平面的に見て導電体層１３６の中央部に配置された高抵抗領域１３５と、高抵抗領域１３５の周辺領域に形成された低抵抗領域１３７とを有するため、図９に示すように、ソース・ドレイン間電圧におけるサージリップルの周波数（周期）を変化させる（調整する）ことができる。従って、サージリップルの周波数（周期）を周辺機器に影響を与える高調波ノイズの周波数帯を避けた周波数（周期）とすることができ、周辺機器に影響を与える周波数帯における高調波ノイズを低減することができる。
実施形態１に係る半導体装置１００によれば、導電体層１３６は、平面的に見て導電体層１３６の中央部に配置された高抵抗領域１３５と、高抵抗領域１３５の周辺領域に形成された低抵抗領域１３７とを有するため、図９に示すように、ソース・ドレイン間電圧におけるサージリップルの周波数（周期）を変化させる（調整する）ことができる。従って、サージリップルの周波数（周期）を周辺機器に影響を与える高調波ノイズの周波数帯を避けた周波数（周期）とすることができ、周辺機器に影響を与える周波数帯における高調波ノイズを低減することができる。
【0057】
また、実施形態１に係る半導体装置１００によれば、導電体層１３６は、平面的に見て導電体層１３６の中央部に配置された高抵抗領域１３５を有するため、ソース・ドレイン間に比較的大きな抵抗を作り込むことができ、ゲート発振及びサージリップルを低減することができる。
【0058】
また、実施形態１に係る半導体装置１００によれば、ＭＯＳＦＥＴ部ＣＬに影響を与え難いゲートパッド部ＧＰに高抵抗領域１３５を有するため、高抵抗領域１３５を半導体装置内に形成しても能動素子の動作（ＭＯＳ動作）が遅くなり難く、スイッチング素子としての動作に不具合が生じ難くなる。また、ゲートパッド部ＧＰは、導電体層１３６を有し、導電体層１３６は高抵抗領域１３５を有するため、外付けで抵抗を設ける必要がなく、電子機器の接地面積が小さくて済み、高調波ノイズ対策機構を内蔵した半導体装置となる。
【0059】
また、実施形態１に係る半導体装置１００において、導電体層１３６は、ポリシリコン層にｎ型不純物を導入してなり、高抵抗領域１３５は、低抵抗領域１３７よりもｎ型不純物の不純物濃度が低い。このような構成とすることにより、ｎ型不純物の不純物濃度を調整するだけで容易に高抵抗領域１３５及び低抵抗領域１３７を形成することができ、さらには、高抵抗領域１３５の抵抗値も容易に変更することができる。
【0060】
また、実施形態１に係る半導体装置１００によれば、ｐ型半導体領域１３２は、ゲートパッド部ＧＰの外周部に沿って配置され、ソース電極層１２８と電気的に接続されている第１領域１３２ａと、第１領域１３２ａに囲まれた領域において第１領域１３２ａから離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域１３２ｂとを有するため、ドリフト層の表面において隣接する第２領域１３２ｂに挟まれた狭い領域が電流経路となり、当該電流経路は、スイッチオフ時において、第１領域１３２ａ及び第２領域１３２ｂからドリフト層１１４側に空乏層が拡がる結果、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、実施形態１に係る半導体装置１００によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けする必要がなく、ディスクリート部品を増加することなくスイッチオフ時におけるゲート発振現象を抑止することが可能となる。
【0061】
なお、第２領域１３２ｂはフローティング状態となっているため、逆バイアス時において、当該第２領域１３２ｂからドリフト層１１４側に空乏層が拡がらないと通常は考えられる。しかしながら、実施形態１に係る半導体装置１００においては、逆バイアス時においては、ソース電極層１２８と電気的に接続されている第１領域１３２ａからドリフト層１１４側に空乏層が拡がる過程で、当該空乏層が第２領域１３２ｂに接触することとなる。そうなると、第２領域１３２ｂの電位が第１領域１３２ａと同電位となり、第２領域１３２ｂからもドリフト層１１４側に空乏層が拡がることとなる。
【0062】
また、逆バイアス時には互いの空乏層が横方向に伸びて接触しながらゲートパッド部ＧＰの全面において低抵抗半導体層１１２に向かって伸長することで、従来の半導体装置８００の場合と同様に、高耐圧の半導体装置を構成することが可能となる。
【0063】
また、実施形態１に係る半導体装置１００によれば、ｐ型半導体領域１３２は、ゲートパッド部ＧＰの外周部に沿って配置され、ソース電極層１２８と電気的に接続されている第１領域１３２ａと、第１領域１３２ａに囲まれた領域において第１領域１３２ａから離隔した位置に、所定の断面で見て所定の間隔で互いに離隔した状態で複数配置され、電位が浮遊電位となる第２領域１３２ｂとを有するため、ｐｎ接合面積が小さく、スイッチオフ時に注入されるキャリア量も小さくなり、逆回復期間ｔｒｒが短くなるとともに、逆回復ピーク電流ＩＲＰが小さくなるという効果も得られる。また、実施形態１に係る半導体装置１００によれば、ゲートパッド部ＧＰの第２領域１３２ｂがフローティング状態となっていることから、ゲートパッド部ＧＰの第２領域１３２ｂがフローティング状態となっていない場合と比べて、ボディダイオードとして働く面積が小さくなり、スイッチオフ時に注入されるキャリア量も小さくなるため、結果として逆回復期間ｔｒｒがより一層短くなり、ｄｉ／ｄｔ耐量を高くすることが可能となる。
【0064】
また、実施形態１に係る半導体装置１００によれば、高抵抗領域１３５は、第２領域１３２ｂと重なる領域、及び、第２領域１３２ｂ同士の間の第４領域１３３ｂと重なる領域に形成されているため、ゲート・ドレイン間に様々な値の抵抗（図４（ａ）における抵抗Ｒ４－１，Ｒ４－２、・・・）を付加することができる。その結果、サージリップルを構成する様々な周期のノイズを低減させることができ、サージリップルの周期を変更し易くなる。
【0065】
また、実施形態１に係る半導体装置１００によれば、高抵抗領域１３５は、低抵抗領域１３７を介さずにゲートフィンガー用配線１４２又は引き出し配線１３９と接続されている箇所を有しないため、ゲート電極１２４からゲートパッド部ＧＰに接続される外部端子までの間に高抵抗の領域がなく、ＭＯＳ動作が遅くなる、ということがない。
【0066】
［実施形態２］
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ＭＯＳＦＥＴ部の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置２００においては、実施形態１に係る半導体装置１００のようなプレーナーゲート型ではなくトレンチゲート型の半導体装置である（図１０参照）。
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ＭＯＳＦＥＴ部の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態２に係る半導体装置２００においては、実施形態１に係る半導体装置１００のようなプレーナーゲート型ではなくトレンチゲート型の半導体装置である（図１０参照）。
【0067】
実施形態２に係る半導体装置２００において、ＭＯＳＦＥＴ部ＣＬは、ベース領域２１６を開口しドリフト層２１４に達して形成してなる複数のトレンチ２１７をさらに有し、ゲート絶縁膜２２２は、トレンチ２１７の内周面に形成されており、ゲート電極２２４は、ゲート絶縁膜２２２を介してトレンチ２１７の内部に埋め込まれており、ソース領域２２０は、少なくとも一部をトレンチ２１７の内周面に露出した状態で形成されている。
【0068】
このように、実施形態２に係る半導体装置２００は、ＭＯＳＦＥＴ部の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、導電体層２３６は、平面的に見て導電体層２３６の中央部に配置された高抵抗領域２３５と、高抵抗領域２３５の周辺領域に形成された低抵抗領域２３７とを有するため、図９に示すように、ソース・ドレイン間電圧におけるサージリップルの周波数（周期）を調整することができる。従って、サージリップルの周波数（周期）を周辺機器に影響を与える高調波ノイズの周波数帯を避けた周波数（周期）とすることができ、周辺機器に影響を与える周波数帯における高調波ノイズを低減することができる。
【0069】
なお、実施形態２に係る半導体装置２００は、ＭＯＳＦＥＴ部の構成以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【0070】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【0071】
（１）上記各実施形態において記載した構成要素の数、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。また、上記各実施形態において、第１導電型をｎ型、第２導電型をｐ型としたが、逆でもよい。
【0072】
（２）上記各実施形態において、ｐ型半導体領域を第１領域と第２領域とに分けた構成としたが、本発明はこれに限定されるものではない。ｐ型半導体領域が１つのｐ型半導体領域を構成していてもよい（変形例１に係る半導体装置１００ａ。図１１参照）。この場合であってもサージリップルの周期を調整することで周辺機器へのノイズを低減することができる。
【0073】
（３）上記各実施形態において、高抵抗領域１３５を１つの構成としたが、本発明はこれに限定されるものではない。高抵抗領域を２つ以上の構成としてもよい（図１２参照。）。この場合、高抵抗領域１３５の形状を２つの矩形形状としてもよいし（変形例２に係る半導体装置１００ｂ、図１２（ａ）参照）、矩形形状とリング形状を組み合わせてもよいし（変形例３に係る半導体装置１００ｃ、図１２（ｂ）参照）、複数の線状形状の高抵抗領域１３５をストライプ状に配置してもよい（変形例４に係る半導体装置１００ｄ、図１２（ｃ）参照）。
【0074】
（４）上記各実施形態において、高抵抗領域１３５を、第２領域１３２ｂ及び第４領域１３３ｂと重なる領域に形成したが、本発明はこれに限定されるものではない。高抵抗領域を第４領域１３３ｂと重なる領域に形成してもよいし（変形例５に係る半導体装置１００ｅ、図１３（ａ）においては、最外周の第２領域１３２ｂと重なっていない）、第２領域１３２ｂ、第３領域１３３ａ及び第４領域１３３ｂと重なる領域に形成してもよい（変形例６に係る半導体装置１００ｆ、図１３（ｂ）参照）。
【0075】
（５）上記各実施形態において、ｐ型半導体領域を、アイランド状に形成するとともに、長辺Ｘ１から長辺Ｘ２に向かって延びる複数の線状のスリットをストライプ状に配置したが、本発明はこれに限定されるものではない。高抵抗領域を、アイランド状に形成するとともに、短辺Ｘ３から短辺Ｘ４に向かって延びる複数の線状のスリットをストライプ状に配置してもよいし（変形例７に係る半導体装置１００ｇ、図１４（ａ）参照）、ｐ型半導体領域を格子状に配置してもよいし（変形例８に係る半導体装置１００ｈ、図１４（ｂ）参照）、第２領域をストライプ状に配置してもよいし（変形例９に係る半導体装置１００ｉ、図１５（ａ）参照）、ｐ型半導体領域を複数のアイランド状に配置してもよいし（変形例１０に係る半導体装置１００ｊ、図１５（ｂ）参照）。
【0076】
（６）上記各実施形態において、低抵抗半導体層をｎ型（ｎ＋型）の半導体層としたが、本発明はこれに限定されるものではない。低抵抗半導体層をｐ型（ｐ＋型）の半導体層としてもよい。
【符号の説明】
【0077】
１００、１００ａ～１００ｊ，２００…半導体装置、１１０，２１０…半導体基体、１１２，２１２…低抵抗半導体層、１１４，２１４…ドリフト層、１１６，２１６…ベース領域、１１８…張り出し領域、１２０，２２０…ソース領域、１２２，２２２…ゲート絶縁膜、１２４，２２４…ゲート電極、１２６，２２６…層間絶縁膜、１２８，２２８…ソース電極層、１３０，２３０…ドレイン電極層、１３２，２３２…ｐ型半導体領域、１３２ａ…第１領域、１３２ｂ…第２領域、１３３ａ…第３領域、１３３ｂ…第４領域、１３４，２３４…フィールド絶縁膜、１３５，２３５…高抵抗領域、１３６，２３６…導電体層、１３７，２３７…低抵抗領域、１３８，２３８…ゲートパッド用電極層、１３９…引き出し配線、１４０，２４０…開口、１４２…ゲートフィンガー用配線、１６０，１６２…第２のｐ型半導体領域、ＣＬ…ＭＯＳＦＥＴ部、ＧＦ…ゲートフィンガー部、ＧＰ…ゲートパッド部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】