特開 2022-182494 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022182494

(43)【公開日】2022-12-08

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   C30B 29/06 20060101AFI20221201BHJP

   C30B 25/18 20060101ALI20221201BHJP

   C30B 31/22 20060101ALI20221201BHJP

   C30B 33/00 20060101ALI20221201BHJP

【ＦＩ】

C30B29/06 504K

C30B25/18

C30B31/22

C30B33/00

【審査請求】未請求

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2021090082

(22)【出願日】2021-05-28

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】佐々木 秀樹

(72)【発明者】

【氏名】吉田 博之

【テーマコード（参考）】

4G077

【Ｆターム（参考）】

4G077AA02

4G077AA03

4G077BA04

4G077BE08

4G077DB01

4G077EA02

4G077EB01

4G077ED06

4G077FD02

4G077FE04

4G077HA06

4G077HA12

4G077TA04

4G077TA07

(57)【要約】

【課題】本明細書は、炭化珪素基板を用いた半導体装置について半導体装置完成時の基板の反りを低減する技術を提供する。
【解決手段】本明細書が開示する製造方法は、炭化珪素基板の裏面にシリコン膜を形成する成膜工程と、シリコン膜を酸化させる酸化工程を備える。炭化珪素を主原料とする半導体基板（炭化珪素基板）は酸化し難い。本明細書が開示する製造方法では、炭化珪素基板にシリコン膜を形成した後に酸化工程を実施する。炭化珪素基板の裏面のシリコン膜が酸化して酸化シリコン膜に変化する。炭化珪素基板と酸化シリコン膜の熱膨張率の相違により、炭化珪素基板が反る。酸化シリコン膜生成に起因して生じる反りが、半導体素子を形成する際に生じる反りを相殺する。
【選択図】図１

【特許請求の範囲】

【請求項1】

炭化珪素基板のおもて面に半導体素子が形成されている半導体装置の製造方法であり、
前記炭化珪素基板の裏面にシリコン膜を形成する成膜工程と、
前記シリコン膜を酸化させる酸化工程と、
を備えている、製造方法。

【請求項2】

前記シリコン膜は、多結晶シリコン膜である、請求項１に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、炭化珪素基板のおもて面に半導体素子が形成されている半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体素子を形成するために半導体基板のおもて面にイオンを打ち込んだり、特定の物質で成膜したりすることで、半導体基板が反ってしまうことが知られている。特許文献１には、シリコン基板の裏面に半導体素子の形成に関わらない窒化シリコン膜を予め成膜しておくことで半導体装置完成時の反りを抑える技術が開示されている。シリコン基板と窒化シリコン膜の熱膨張率の相違により、シリコン基板が高温から常温に戻る際、反りが生じる。窒化シリコン膜による反りは、半導体素子の形成過程で生じる反りを相殺する。

【0003】

特許文献２には、酸化シリコン膜、多結晶シリコン膜、あるいは、窒化シリコン膜を半導体基板に成膜すると、半導体基板に反りが生じることが報告されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７－２７３８１４号公報

【特許文献2】特開２０１７－６９２８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体基板の材料として炭化珪素が採用されることがある。炭化珪素は酸化し難い性質を有している。従って、炭化珪素基板を熱酸化させることは難しい。本明細書は、酸化し難い炭化珪素基板を用いた半導体装置の反りを抑える技術を提供する。

【課題を解決するための手段】

【0006】

本明細書は、炭化珪素基板のおもて面に半導体素子が形成されている半導体装置の製造方法を開示する。その製造方法は、炭化珪素基板の裏面にシリコン膜を形成する成膜工程と、シリコン膜を酸化させる酸化工程を備える。

【0007】

炭化珪素を主原料とする半導体基板（炭化珪素基板）は酸化し難いので、本明細書が開示する製造方法では、炭化珪素基板にシリコン膜を形成した後に酸化工程を実施する。炭化珪素基板の裏面のシリコン膜が酸化して酸化シリコン膜に変化する。炭化珪素（基板）と酸化シリコン（膜）の熱膨張率の相違により、炭化珪素基板が反る。酸化シリコン膜の生成に起因して生じる反りが、半導体素子を形成する際に生じる反りを相殺する。

【0008】

シリコン膜は、単結晶シリコン膜でもよいが、多結晶シリコン膜であることが望ましい。多結晶シリコン膜では、結晶の歪みが多く発生する。結晶の歪みに金属の不純物がトラップされるので、炭化珪素基板への金属不純物の混入を抑える効果が得られる。

【0009】

本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。

【図面の簡単な説明】

【0010】

【図1】第１実施例の製造方法を説明する図である。図１（Ａ）は基板準備工程を示しており、図１（Ｂ）は成膜工程を示している。図１（Ｃ）は酸化工程を示しており、図１（Ｄ）は素子形成工程を示している。

【図2】第２実施例の製造方法を説明する図である。図２（Ａ）は基板準備工程を示しており、図２（Ｂ）は成膜工程を示している。図２（Ｃ）は素子形成工程を示しており、図２（Ｄ）は酸化成工程を示している。

【発明を実施するための形態】

【0011】

図面を参照して実施例の製造方法を説明する。実施例の製造方法は、炭化珪素基板３にパワーＭＯＳ（Metal Oxide Semiconductor）などの半導体素子が形成された半導体装置を製造方法である。

【0012】

（第１実施例）図１を参照して第１実施例の製造方法を説明する。第１実施例の製造方法は、基板準備工程、成膜工程、酸化工程、素子形成工程を備えている。

【0013】

（基板準備工程）まず、炭化珪素基板３を準備する（図１（Ａ））。説明の都合上、炭化珪素基板３の２個の主面（幅広面）のうち、半導体素子を形成する側の面をおもて面３ａ、その反対側の面を裏面３ｂと称する。なお、おもて面とは、ゲートやチャネルなど、半導体素子の主要部分が形成される面を意味し、裏面３ｂの側には電極などが備えられる場合もある。

【0014】

（成膜工程）半導体素子を形成するのに先立って、炭化珪素基板３の裏面３ｂにシリコン膜４を成膜する（図１（Ｂ））。第１実施例の場合、シリコン膜４は、単結晶シリコンの膜である。単結晶のシリコン膜４は、典型的には、薄膜結晶成長技術の一つであるエピタキシャル成長技術により生成される。シリコン膜４を成長させる際、炭化珪素基板３は加熱される。炭化珪素と単結晶シリコンは熱膨張率が相違するので、成膜後に常温まで温度が下がると、熱膨張率の相違に起因して炭化珪素基板３に反りが生じる。単結晶シリコンの熱膨張率は炭化珪素の熱膨張率よりも小さく、反りは、シリコン膜４が形成された側が凸形状になるように生じる。

【0015】

（酸化工程）続いて、シリコン膜４を酸化させる（図１（Ｃ））。シリコン膜４を備えた炭化珪素基板３を加熱炉に入れ、酸素を供給しつつ炭化珪素基板３を加熱するとシリコン膜４が酸化シリコン膜５に変化する。なお、炭化珪素基板３の主成分である炭化珪素はほとんど酸化することはない。単結晶のシリコン膜４が酸化すると、熱膨張率がさらに小さくなる。それゆえ、成膜工程後と比較して、酸化工程後には、炭化珪素基板３の反りが顕著になる。

【0016】

（素子形成工程）炭化珪素基板３のおもて面に半導体素子を形成する（図１（Ｄ））。半導体素子の形成には、各種の成膜、各種のフォトエッチング、各種のイオンの注入などの工程が含まれるが、ここでは素子形成の詳細な説明は割愛する。形成される半導体素子はＩＧＢＴに限られないので、本実施例では、炭化珪素基板３において、半導体素子が形成される層を素子層６と総称する。また、半導体素子を形成するために注入されるイオンを素子形成イオンと称する。素子形成イオンとしては、ボロン（Ｂ）、リン（Ｐ）などのイオンが挙げられる。

【0017】

炭化珪素基板３のおもて面３ａにイオンを注入すると、おもて面３ａが凸形状となるように炭化珪素基板３が反るという現象が生じる。しかしながら、炭化珪素基板３は、すでに裏面３ｂの側が凸となるように反っている。裏面３ｂに酸化シリコン膜５を形成することで基板内に生じる応力（裏面側を凸形状にするように作用する応力）と、素子形成に起因して基板内に生じる応力（おもて面側を凸形状にするように作用する応力）が相殺し、結果的に、主面が平坦になった半導体装置７が得られる。

【0018】

第１実施例の製造方法では、素子形成に先立って裏面３ｂに単結晶のシリコン膜４を形成し、さらにシリコン膜４を酸化させる。裏面３ｂに酸化シリコン膜５を形成することで、結果的に反りの小さい半導体装置７が得られる。

【0019】

炭化珪素基板３は酸素を供給しつつ加熱しても酸化し難い。炭化珪素基板３の裏面３ｂにシリコン膜４を形成し、その後に酸化させることで、裏面３ｂの側に凸になるように反った炭化珪素基板が得られる。

【0020】

シリコン膜４の膜厚は、半導体装置７が完成したときに炭化珪素基板３の反りが小さくなるように選定される。別言すれば、シリコン膜４の膜厚は、シリコン膜４の形成および酸化に起因して生じる反りと、半導体素子を形成することに起因して生じる反りが相殺するように選定される。

【0021】

（第２実施例）図２を参照して第２実施例の製造方法を説明する。まず、炭化珪素基板３を準備する（基板準備工程、図２（Ａ））。基板準備工程は、第１実施例と第２実施例で同じである。

【0022】

（成膜工程）第２実施例では、多結晶のシリコン膜１４を炭化珪素基板３の裏面３ｂに形成する（図２（Ｂ））。多結晶のシリコン膜１４は、典型的には、ＣＶＤ（Chemical Vapor Deposition）法により生成される。成膜の際、炭化珪素基板３は１５０～２０００℃に熱せられる。多結晶シリコンの熱膨張率は炭化珪素の熱膨張率よりも小さいので、成膜後に常温まで温度を下げると、第１実施例の場合と同様に、裏面３ｂの側が凸形状になる反りが炭化珪素基板３に生じる。

【0023】

（素子形成工程）第２実施例の製造方法では、シリコン膜１４を酸化させるのに先立っておもて面３ａに半導体素子を形成する（図２（Ｃ））。第２実施例においても、素子形成の詳細な説明は割愛し、半導体素子が形成される層を素子層１６と総称する。

【0024】

第１実施例の場合と同様に、素子を形成する際に素子形成イオンが注入される。素子形成イオンの注入によって炭化珪素基板３は、おもて面３ａの側が凸形状となるように反る。ただし、裏面３ｂにシリコン膜１４を形成することで既に裏面３ｂの側が凸形状に沿っているので、素子形成の結果、炭化珪素基板３は、おもて面３ａが小さく凸に反る。

【0025】

（酸化工程）第２実施例の製造方法では、おもて面３ａに素子を形成した後にシリコン膜１４を酸化させる（図２（Ｄ））。第１実施例の場合と同様に、酸素を供給しつつ炭化珪素基板３を加熱することでシリコン膜１４が酸化シリコン膜１５に変化する。シリコン膜１４が酸化シリコン膜１５に変化することで熱膨張率がさらに小さくなる。その結果、常温まで低下したときに炭化珪素基板３の反りは小さくなる。結果的に、主面の反りが小さい半導体装置１７が得られる。

【0026】

第２実施例の製造方法では、成膜工程と酸化工程の間に素子形成工程を実施する。すなわち、裏面３ｂに多結晶のシリコン膜１４を形成後、シリコン膜１４を酸化させる前に素子を形成する。多結晶のシリコン膜１４には結晶の歪みが多く存在し、その歪みに不純物（金属イオンの不純物）が捉えられる。多結晶のシリコン膜１４を採用することで、素子形成中に炭化珪素基板３への金属イオン不純物の混入を抑えることができる。

【0027】

第２実施例の場合も、シリコン膜１４の膜厚は、半導体装置１７が完成したときに炭化珪素基板３の反りが小さくなるように選定される。

【0028】

実施例の製造方法は、酸化し難い炭化珪素基板３を用いた半導体装置について半導体装置完成時の基板の反りを低減することができる。

【0029】

実施例で説明した技術に関する留意点を述べる。第１実施例では酸化工程の後に素子を形成する。第２実施例では、成膜工程と酸化工程の間に素子を形成する。成膜工程に先立って炭化珪素基板に素子を形成してもよい。

【0030】

本明細書において、「おもて面」／「裏面」との表現は、半導体基板の２個の主面を区別するための便宜上の呼称である。「おもて面」、「裏面」をそれぞれ、「第１主面」、「第２主面」と言い換えてもよい。第２主面は、１主面の反対側の面である。

【0031】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0032】

３：炭化珪素基板 ３ａ：おもて面 ３ｂ：裏面 ４、１４：シリコン膜 ５、１５：酸化シリコン膜 ６、１６：素子層 ７、１７：半導体装置

【図1】

【図2】