(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022183424
(43)【公開日】2022-12-13
(54)【発明の名称】乱数発生器
(51)【国際特許分類】
G06F 7/58 20060101AFI20221206BHJP
【ＦＩ】
G06F7/58 680
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021090734
(22)【出願日】2021-05-31
(71)【出願人】
【識別番号】899000068
【氏名又は名称】学校法人早稲田大学
(74)【代理人】
【識別番号】100215371
【弁理士】
【氏名又は名称】古茂田 道夫
(72)【発明者】
【氏名】篠原 尋史
(72)【発明者】
【氏名】張 瑞琳
(72)【発明者】
【氏名】王 興宇
(57)【要約】
【課題】本発明は、低消費電力で良質な乱数を発生可能であり、かつノイズ注入攻撃に対する耐性が高い乱数発生器の提供を目的とする。
【解決手段】本発明の一態様に係る乱数発生器は、乱雑さの発生源となる帰還インバータ部と、上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路とを備え、上記帰還インバータ部が、１つの入力及び１つの出力を有し、上記出力の電位が上記入力の電位の反転増幅となるように構成されているインバータ回路と、上記インバータ回路の上記出力を上記入力に帰還する１又は複数の抵抗性帰還パスを有する帰還回路とを有し、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、上記インバータ回路の上記入力と上記出力との電位が静的に等しくなる平衡状態における上記インバータ回路の相互コンダクタンスより小さい。
【選択図】図１
【解決手段】本発明の一態様に係る乱数発生器は、乱雑さの発生源となる帰還インバータ部と、上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路とを備え、上記帰還インバータ部が、１つの入力及び１つの出力を有し、上記出力の電位が上記入力の電位の反転増幅となるように構成されているインバータ回路と、上記インバータ回路の上記出力を上記入力に帰還する１又は複数の抵抗性帰還パスを有する帰還回路とを有し、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、上記インバータ回路の上記入力と上記出力との電位が静的に等しくなる平衡状態における上記インバータ回路の相互コンダクタンスより小さい。
【選択図】図１
【特許請求の範囲】
【請求項1】
乱雑さの発生源となる帰還インバータ部と、
上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路と
を備え、
上記帰還インバータ部が、
１つの入力及び１つの出力を有し、上記出力の電位が上記入力の電位の反転増幅となるように構成されているインバータ回路と、
上記インバータ回路の上記出力を上記入力に帰還する１又は複数の抵抗性帰還パスを有する帰還回路と
を有し、
少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、上記インバータ回路の上記入力と上記出力との電位が静的に等しくなる平衡状態における上記インバータ回路の相互コンダクタンスより小さい乱数発生器。
上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路と
を備え、
上記帰還インバータ部が、
１つの入力及び１つの出力を有し、上記出力の電位が上記入力の電位の反転増幅となるように構成されているインバータ回路と、
上記インバータ回路の上記出力を上記入力に帰還する１又は複数の抵抗性帰還パスを有する帰還回路と
を有し、
少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、上記インバータ回路の上記入力と上記出力との電位が静的に等しくなる平衡状態における上記インバータ回路の相互コンダクタンスより小さい乱数発生器。
【請求項2】
上記帰還回路が、
コンダクタンスの異なる複数の抵抗性帰還パスと、
上記複数の抵抗性帰還パスから１の抵抗性帰還パスを選択する制御部と
を有する請求項１に記載の乱数発生器。
コンダクタンスの異なる複数の抵抗性帰還パスと、
上記複数の抵抗性帰還パスから１の抵抗性帰還パスを選択する制御部と
を有する請求項１に記載の乱数発生器。
【請求項3】
１の上記抵抗性帰還パスが、複数の抵抗性素子を有し、
上記複数の抵抗性素子のうち、少なくとも１つが他の上記抵抗性帰還パスの抵抗性素子と共通に用いられている請求項２に記載の乱数発生器。
上記複数の抵抗性素子のうち、少なくとも１つが他の上記抵抗性帰還パスの抵抗性素子と共通に用いられている請求項２に記載の乱数発生器。
【請求項4】
１の上記抵抗性帰還パスが、直列接続された複数の抵抗性素子を有し、
上記複数の抵抗性素子のうち、２個以上の抵抗性素子のコンダクタンスが、上記インバータ回路の相互コンダクタンスより小さい請求項１、請求項２又は請求項３に記載の乱数発生器。
上記複数の抵抗性素子のうち、２個以上の抵抗性素子のコンダクタンスが、上記インバータ回路の相互コンダクタンスより小さい請求項１、請求項２又は請求項３に記載の乱数発生器。
【請求項5】
一対の上記帰還インバータ部を備え、
上記一対の帰還インバータ部を、第１帰還インバータ部及び第２帰還インバータ部とするとき、
上記デジタル変換回路が、
上記第１帰還インバータ部及び上記第２帰還インバータ部のインバータ回路の出力と入力との間の帰還回路を経由する接続の有無を選択する第１選択回路と、
上記第１帰還インバータ部のインバータ回路の出力と上記第２帰還インバータ部のインバータ回路の入力との間及び上記第２帰還インバータ部のインバータ回路の出力と上記第１帰還インバータ部のインバータ回路の入力との間の接続の有無を選択する第２選択回路と
を有する請求項１から請求項４のいずれか１項に記載の乱数発生器。
上記一対の帰還インバータ部を、第１帰還インバータ部及び第２帰還インバータ部とするとき、
上記デジタル変換回路が、
上記第１帰還インバータ部及び上記第２帰還インバータ部のインバータ回路の出力と入力との間の帰還回路を経由する接続の有無を選択する第１選択回路と、
上記第１帰還インバータ部のインバータ回路の出力と上記第２帰還インバータ部のインバータ回路の入力との間及び上記第２帰還インバータ部のインバータ回路の出力と上記第１帰還インバータ部のインバータ回路の入力との間の接続の有無を選択する第２選択回路と
を有する請求項１から請求項４のいずれか１項に記載の乱数発生器。
【請求項6】
上記インバータ回路がＭＯＳトランジスタを含み、
上記抵抗性帰還パスの抵抗性素子がＭＯＳトランジスタで構成され、
少なくとも１つの上記抵抗性帰還パスの抵抗を構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値が、上記インバータ回路に含まれるＭＯＳトランジスタの上記合成値より小さい請求項１から請求項５のいずれか１項に記載の乱数発生器。
上記抵抗性帰還パスの抵抗性素子がＭＯＳトランジスタで構成され、
少なくとも１つの上記抵抗性帰還パスの抵抗を構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値が、上記インバータ回路に含まれるＭＯＳトランジスタの上記合成値より小さい請求項１から請求項５のいずれか１項に記載の乱数発生器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、乱数発生器に関する。
【背景技術】
【0002】
ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）の進展とともにモノに対するセキュリティの要求が高まっている。この要求に答えるべく、例えばパスワードや暗号鍵に乱数を用いる方法が実用化されている。しかし、アルゴリズムに基づいて乱数を発生させるいわゆる擬似乱数では、シードが漏洩すれば容易に乱数値が再現できる。シードが漏洩しなくとも、昨今の発達したＡＩ技術や量子コンピュータを用いることで乱数値が再現できるおそれもある。
【0003】
このため、熱雑音のような物理現象に基づく動的乱雑性を利用した乱数発生器が提案されている。このような物理現象を採用した乱数は予測不可能でランダム性が高く、上述の擬似乱数に対し真性乱数と呼ばれる。
【0004】
真性乱数を発生させる乱数発生器として、リング発振器の周波数揺らぎを利用するもの（例えば特開２０１０－１１７８４６号公報参照）、ラッチ回路のメタステーブル状態を利用するもの（例えば国際公開第２０１１／１１７９２９号参照）が公知である。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１０－１１７８４６号公報
【特許文献2】国際公開第２０１１／１１７９２９号
【発明の概要】
【発明が解決しようとする課題】
【0006】
リング発振器を利用した従来の乱数発生器は、比較的安定して良質の、すなわち０、１がほぼ均等な確率で発生する乱数を得ることができるが、回路規模が大きく、１ビット乱数を得るための消費電力が大きくなり易い。また、リング発振器の発振周波数に近い周波数の擾乱波を重畳させる、いわゆるノイズ注入攻撃を受けると、その周波数に発振周波数がロックされてしまい、乱数性が低下するという脆弱性がある。
【0007】
ラッチ回路を利用した従来の乱数発生器は、基本回路の規模が小さく消費電力が小さいが、回路のばらつき特性の性質上、０、１のいずれかの発生確率が大きくなり易く、偏った乱数となり易い。この偏りは、フィードバック制御等の補正や多数のラッチ回路を準備してそれらの排他的論理和をとることで解消可能ではあるものの、消費電力が小さいというラッチ回路を利用する本来の長所を相殺してしまう。
【0008】
本発明は、以上のような事情に基づいてなされたものであり、低消費電力で良質な乱数を発生可能であり、かつノイズ注入攻撃に対する耐性が高い乱数発生器の提供を目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様に係る乱数発生器は、乱雑さの発生源となる帰還インバータ部と、上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路とを備え、上記帰還インバータ部が、１つの入力及び１つの出力を有し、上記出力の電位が上記入力の電位の反転増幅となるように構成されているインバータ回路と、上記インバータ回路の上記出力を上記入力に帰還する１又は複数の抵抗性帰還パスを有する帰還回路とを有し、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、上記インバータ回路の上記入力と上記出力との電位が静的に等しくなる平衡状態における上記インバータ回路の相互コンダクタンスより小さい。
【0010】
当該乱数発生器は、増幅器として作用する帰還インバータ部の抵抗性帰還パスのコンダクタンスを上記インバータ回路の相互コンダクタンスより小さくすることで、帰還インバータ部に重畳する熱雑音の電圧を種として例えば発振又は減衰発振を生じさせ、振幅が大きい雑音電圧を得ることができる。この雑音電圧は、上記帰還インバータ部のインバータ回路の入力と出力との電位が静的に等しくなる平衡状態を中心に、上記入力が上記出力より大きい状態と小さい状態とを、比較的乱雑かつ偏りなく生じさせるので、良質の乱雑さ発生源となる。また、当該乱数発生器では、この振幅が大きい雑音電圧に基づいて、デジタル変換回路が乱数を生成するので、小さな回路規模、すなわち低消費電力で良質な乱数を発生可能である。さらに、当該乱数発生器では、比較的少ない周期数で振幅が大きい雑音電圧を得ることができるので、ノイズ注入攻撃を受けてもロックがかかりにくく、ノイズ注入攻撃に対する耐性が高い。
【0011】
上記帰還回路が、コンダクタンスの異なる複数の抵抗性帰還パスと、上記複数の抵抗性帰還パスから１の抵抗性帰還パスを選択する制御部とを有するとよい。このように帰還回路にコンダクタンスの異なる複数の抵抗性帰還パスを設け、上記複数の抵抗性帰還パスを利用することで、連続して乱数を得る場合の自己相関を低減できる。また、ノイズ注入攻撃に対する耐性を高めることができる。
【0012】
１の上記抵抗性帰還パスが、複数の抵抗性素子を有し、上記複数の抵抗性素子のうち、少なくとも１つが他の上記抵抗性帰還パスの抵抗性素子と共通に用いられているとよい。このように複数の抵抗性帰還パスで共通に用いられる抵抗性素子を設けることで、帰還回路を低面積化することが可能となり、消費電力をさらに低減できる。
【0013】
１の上記抵抗性帰還パスが、直列接続された複数の抵抗性素子を有し、上記複数の抵抗性素子のうち、２個以上の抵抗性素子のコンダクタンスが、上記インバータ回路の相互コンダクタンスより小さいとよい。このように直列接続された抵抗性素子を用いると、その直列接続の間の寄生容量素子等の効果により発振波の位相変化が大きくなり、熱雑音の電圧を種とした発振を生じさせ易くすることができる。種が乱雑なため、発振が生じる度に位相が乱雑にばらついた発振波を生じさせることができる。また、抵抗性素子の回路面積を比較的小さく抑えられ、かつ発振波の振幅は大きいので、デジタル変換回路の規模を小さくすることができ、消費電力をさらに低減できる。
【0014】
一対の上記帰還インバータ部を備え、上記一対の帰還インバータ部を、第１帰還インバータ部及び第２帰還インバータ部とするとき、上記デジタル変換回路が、上記第１帰還インバータ部及び上記第２帰還インバータ部のインバータ回路出力と入力との間の帰還回路を経由する接続の有無を選択する第１選択回路と、上記第１帰還インバータ部のインバータ回路の出力と上記第２帰還インバータ部のインバータ回路の入力との間及び上記第２帰還インバータ部のインバータ回路の出力と上記第１帰還インバータ部のインバータ回路の入力との間の接続の有無を選択する第２選択回路とを有するとよい。このように当該乱数発生器を上述の構成とすることで、デジタル変換回路を構成する素子特性のばらつきにより生成される乱数の偏りが生じることを抑止できる。
【0015】
上記インバータ回路がＭＯＳトランジスタを含み、上記抵抗性帰還パスの抵抗性素子がＭＯＳトランジスタで構成され、少なくとも１つの上記抵抗性帰還パスの抵抗を構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値が、上記インバータ回路に含まれるＭＯＳトランジスタの上記合成値より小さいとよい。このように、インバータ回路及び抵抗性帰還パスの抵抗性素子にＭＯＳトランジスタを用い、ゲート長に対するゲート幅比の合成値を上述の関係とすることで、生成される乱数の良質性を維持しつつ、集積回路に容易に実装することができる。また、トランジスタ製造技術の微細化に対応して比例縮小した回路においても、上述の関係は維持されるので、比較的簡単な設計で、容易に製造コスト、消費電力、速度における微細化の恩恵を受けることができる。
【0016】
ここで、「出力の電位が入力の電位の反転増幅となるインバータ回路」とは、入力電位変化に対する出力電位変化の微分係数が０以下であり、かつ入力と出力との電位が静的に等しくなる入力電位における上記微分係数が－１未満である、すなわち微分係数の絶対値が１より大きく増幅作用があるインバータ回路を言う。
【0017】
本明細書において帰還回路が有する「１の抵抗性帰還パス」とは、インバータ回路の出力を入力に帰還する帰還回路を形成する際に、インバータ回路の出力と入力との間に配置され、上記出力から上記入力へ至る帰還電流が流れる回路素子により構成される回路網全体を指し、特にパスを構成する抵抗性回路素子の全てが直列に接続されていることを要しない。従って、「抵抗性帰還パスのコンダクタンス」とは、抵抗性帰還パスが複数の回路素子により構成されている場合にあっては、インバータ回路の出力と入力との間に接続される回路網全体の合成コンダクタンスを指す。また、構成する回路素子の一部又は全部が共通する場合であっても回路網の形態が異なる場合は、異なる抵抗性帰還パスであると分類するものとする。
【0018】
「ＭＯＳトランジスタのゲート長に対するゲート幅比の合成値」とは、対象とするインバータ回路又は１の抵抗性帰還パスを構成する全ＭＯＳトランジスタについて、個々のＭＯＳトランジスタのゲート長Ｌに対するゲート幅Ｗの比（Ｗ／Ｌ）を求め、並列接続されているＭＯＳトランジスタ部分については上記Ｗ／Ｌ（対象のＭＯＳトランジスタが合成されている場合は、その合成比。以下同じ）の和を合成比とし、直列接続されているＭＯＳトランジスタ部分については上記Ｗ／Ｌの逆数の和の逆数を合成比とする合成を対象とする回路（又は回路網）の全ＭＯＳトランジスタに対して繰り返して得られる１つの合成値を指す。
【発明の効果】
【0019】
本発明の乱数発生器は、低消費電力で良質な乱数を発生可能であり、かつノイズ注入攻撃に対する耐性が高い。
【図面の簡単な説明】
【0020】
【発明を実施するための形態】
【0021】
［第１実施形態］
以下、本発明の第１の実施形態に係る乱数発生器について、適宜図面を参照しつつ説明する。
以下、本発明の第１の実施形態に係る乱数発生器について、適宜図面を参照しつつ説明する。
【0022】
図１に示す乱数発生器１は、乱雑さの発生源となる帰還インバータ部１０と、帰還インバータ部１０から発生する乱雑さに基づいて乱数を生成するデジタル変換回路２０とを備える。
【0023】
＜帰還インバータ部＞
帰還インバータ部１０は、インバータ回路１０ａと、帰還回路１０ｂとを有する。
帰還インバータ部１０は、インバータ回路１０ａと、帰還回路１０ｂとを有する。
【0024】
（インバータ回路）
インバータ回路１０ａは、１つの入力Ｖｉｎ及び１つの出力Ｖｏｕｔを有し、出力Ｖｏｕｔの電位が入力Ｖｉｎの電位の反転増幅となるように構成されている（以下、入力Ｖｉｎ、出力Ｖｏｕｔを、それぞれ単に「Ｖｉｎ」、「Ｖｏｕｔ」ということがある）。
インバータ回路１０ａは、１つの入力Ｖｉｎ及び１つの出力Ｖｏｕｔを有し、出力Ｖｏｕｔの電位が入力Ｖｉｎの電位の反転増幅となるように構成されている（以下、入力Ｖｉｎ、出力Ｖｏｕｔを、それぞれ単に「Ｖｉｎ」、「Ｖｏｕｔ」ということがある）。
【0025】
インバータ回路１０ａは、ＭＯＳトランジスタを含む。すなわち、インバータ回路１０ａは、ＰＭＯＳであるＭＯＳトランジスタＰＩＮＶと、ＮＭＯＳであるＭＯＳトランジスタＮＩＮＶとを含む（以下、例えばＭＯＳトランジスタＰＩＮＶを単に「ＰＩＮＶ」ともいう。他のＭＯＳトランジスタについても同様である。ＰはＰＭＯＳを示し、ＮはＮＭＯＳを示す）。具体的には、図１に示すように、ＰＩＮＶと、ＮＩＮＶとが、それぞれのドレインを接続点として接続され、ＰＩＮＶのソースは電源ＶＤＤ（以下、単に「ＶＤＤ」ともいう）に接続され、ＮＩＮＶのソースは接地されている。また、ＰＩＮＶ及びＮＩＮＶのゲートには、Ｖｉｎが接続されており、ＰＩＮＶ及びＮＩＮＶのドレイン（上記接続点）には、Ｖｏｕｔが接続されている。
【0026】
（帰還回路）
帰還回路１０ｂは、インバータ回路１０ａの出力Ｖｏｕｔを入力Ｖｉｎに帰還し、コンダクタンスの異なる２つの抵抗性帰還パス１１（高抵抗帰還パス１１ａ及び低抵抗帰還パス１１ｂ）と、２つの抵抗性帰還パス１１から１の抵抗性帰還パス１１を選択する制御部１２とを有する。抵抗性帰還パス１１の抵抗性素子は、ＭＯＳトランジスタで構成されている。
帰還回路１０ｂは、インバータ回路１０ａの出力Ｖｏｕｔを入力Ｖｉｎに帰還し、コンダクタンスの異なる２つの抵抗性帰還パス１１（高抵抗帰還パス１１ａ及び低抵抗帰還パス１１ｂ）と、２つの抵抗性帰還パス１１から１の抵抗性帰還パス１１を選択する制御部１２とを有する。抵抗性帰還パス１１の抵抗性素子は、ＭＯＳトランジスタで構成されている。
【0027】
高抵抗帰還パス１１ａは、図１に示すように、抵抗性素子であるＯＮ状態に固定されたトランスミッションゲートＴＧ１（以下単に「ＴＧ１」ともいう。他の素子についても同様である）により構成されている。具体的には、ＴＧ１は、ＰＭＯＳトランジスタＰＴＧ１及びＮＭＯＳトランジスタＮＴＧ１から構成され、そのソース同士及びドレイン同士がそれぞれ接続されている。ＴＧ１は、インバータ回路１０ａのＶｉｎ－Ｖｏｕｔ間に配置されており（上記ソースがＶｉｎに接続され、上記ドレインがＶｏｕｔに接続されており）、ＰＴＧ１のゲートは接地され、ＮＴＧ１のゲートはＶＤＤに接続されている。つまり、ＰＴＧ１及びＮＴＧ１は、ともにＯＮ状態に固定されている。
【0028】
一方、低抵抗帰還パス１１ｂは、上述のＴＧ１と、トランスミッションゲートＴＧ２とから構成される。つまり、低抵抗帰還パス１１ｂは、２つの抵抗性素子（ＴＧ１及びＴＧ２）を有し、上記複数の抵抗性素子のうちの１つＴＧ１が他の抵抗性帰還パス１１である高抵抗帰還パス１１ａの抵抗性素子（ＴＧ１）と共通に用いられている。このように複数の抵抗性帰還パス１１で共通に用いられる抵抗性素子を設けることで、帰還回路１０ｂを低面積化することが可能となり、消費電力をさらに低減できる。
【0029】
ＴＧ２は、インバータ回路１０ａのＶｉｎ－Ｖｏｕｔ間に配置されており、ＰＴＧ１のゲートは後述する制御部１２の外部入力端子Ｆに接続され、ＮＴＧ１のゲートは外部入力端子Ｆの反転信号に接続されている。
【0030】
ここで、高抵抗帰還パス１１ａはＴＧ１のみで構成され、低抵抗帰還パス１１ｂはＴＧ１とＴＧ２との並列接続からなる回路網で構成されるから、高抵抗帰還パス１１ａの抵抗値は、低抵抗帰還パス１１ｂの抵抗値よりも高い。抵抗値の逆数であるコンダクタンスで言えば、高抵抗帰還パス１１ａのコンダクタンスは、低抵抗帰還パス１１ｂのコンダクタンスよりも小さい。
【0031】
制御部１２は、図１に示すように、選択する抵抗性帰還パス１１を決める外部入力端子Ｆと、この外部入力端子Ｆにその入力が接続され、外部入力端子Ｆの反転信号を出力するインバータ素子ＩＮＶ１とを有する。
【0032】
ＩＮＶ１は、例えばＣＭＯＳインバータで実現することができる。ＩＮＶ１の出力は、ＴＧ２を構成するＮＴＧ１のゲートに接続されている。また、外部入力端子Ｆは、ＰＴＧ１のゲートにも接続されている。このように構成すると、外部入力端子Ｆを論理値１（電源ＶＤＤの電位）とすると、ＮＴＧ１のゲートにはその反転信号である論理値０（接地電位）が伝わるから、ＴＧ２がＯＦＦ状態となり、ＴＧ１のみで構成される高抵抗帰還パス１１ａが選択される。逆に、外部入力端子Ｆを論理値０とすると、ＴＧ２がＯＮ状態となり、ＴＧ１及びＴＧ２で構成される低抵抗帰還パス１１ｂが選択される。
【0033】
（帰還インバータ部の動作）
ここで、帰還インバータ部１０の動作について説明する。図２は、１の抵抗性帰還パス１１が選択された状態の帰還インバータ部１０の等価回路を示している。図２において、Ｃ１、Ｃ２（それぞれ容量値をＣ１、Ｃ２で表す）は寄生容量、又は寄生容量とこれに付加された容量素子である。例えばＣ１には、寄生容量としてＰＩＮＶのドレイン容量、ＮＩＮＶのドレイン容量、Ｎ３のゲート容量等が含まれ、Ｃ２には、寄生容量としてＰＩＮＶのゲート容量、ＮＩＮＶのゲート容量、Ｎ２のゲート容量が含まれる。Ｇ１は、インバータ回路１０ａの入力Ｖｉｎと出力Ｖｏｕｔとの電位が静的に等しくなる平衡状態におけるインバータ回路１０ａの相互コンダクタンス（以下、単に「インバータ回路の相互コンダクタンス」ともいう）を表し、上記平衡状態における出力Ｖｏｕｔの電位をＶｅｑとして、入力Ｖｉｎ及び出力電流Ｉｏｕｔを用いて、下記式１を満たす。Ｇ２は、選択された１の抵抗性帰還パスの等価コンダクタンスである。
Ｉｏｕｔ＝－（Ｖｉｎ－Ｖｅｑ）×Ｇ１ ・・・１
ここで、帰還インバータ部１０の動作について説明する。図２は、１の抵抗性帰還パス１１が選択された状態の帰還インバータ部１０の等価回路を示している。図２において、Ｃ１、Ｃ２（それぞれ容量値をＣ１、Ｃ２で表す）は寄生容量、又は寄生容量とこれに付加された容量素子である。例えばＣ１には、寄生容量としてＰＩＮＶのドレイン容量、ＮＩＮＶのドレイン容量、Ｎ３のゲート容量等が含まれ、Ｃ２には、寄生容量としてＰＩＮＶのゲート容量、ＮＩＮＶのゲート容量、Ｎ２のゲート容量が含まれる。Ｇ１は、インバータ回路１０ａの入力Ｖｉｎと出力Ｖｏｕｔとの電位が静的に等しくなる平衡状態におけるインバータ回路１０ａの相互コンダクタンス（以下、単に「インバータ回路の相互コンダクタンス」ともいう）を表し、上記平衡状態における出力Ｖｏｕｔの電位をＶｅｑとして、入力Ｖｉｎ及び出力電流Ｉｏｕｔを用いて、下記式１を満たす。Ｇ２は、選択された１の抵抗性帰還パスの等価コンダクタンスである。
Ｉｏｕｔ＝－（Ｖｉｎ－Ｖｅｑ）×Ｇ１ ・・・１
【0034】
図２の回路で、熱雑音等により出力Ｖｏｕｔの電位がＶｅｑより変動した場合の過渡応答を考えると、帰還回路１０ｂの時定数Ｃ２／Ｇ２が、ある臨界値よりも小さい場合、図３に示すように、ΔＶｏｕｔ＝Ｖｏｕｔ－Ｖｅｑは、単調へ０に減衰していく単調減衰の挙動を示す。一方、上記時定数Ｃ２／Ｇ２を上記臨界値よりも大きくすると、図４に示すように、ΔＶｏｕｔは、発振しながら振幅が０に近づいていく減衰発振の挙動を示すようになる。
【0035】
ここで、図２に示す寄生容量素子の容量値は一般にＣ１≒Ｃ２であり、この場合上記臨界値はＣ１／Ｇ１≒Ｃ２／Ｇ１となる。つまり、抵抗性帰還パス１１のコンダクタンスＧ２が、インバータ回路１０ａの相互コンダクタンスＧ１より大きい場合に、時定数Ｃ２／Ｇ２は上記臨界値より小さくなり、単調減衰する。一方、抵抗性帰還パス１１のコンダクタンスＧ２が、インバータ回路１０ａの相互コンダクタンスＧ１より小さくなると、時定数Ｃ２／Ｇ２は上記臨界値より大きくなり、減衰発振する。
【0036】
熱雑音は常時発生しており、広い周波数成分と、乱雑な振幅及び位相とを持つ。減衰発振の条件においては、その減衰波形と周波数が近い成分が強め合いΔＶｏｕｔとして多数の過去の雑音電圧の累積により大きな雑音電圧を得ることができる。図５にＧ１＜Ｇ２の単調減衰条件（グラフ左側）及びＧ２＜Ｇ１の減衰発振条件（グラフ右側）でのノイズシミュレーション結果を示す。減衰発振時は単調減衰時よりもＶｏｕｔの電圧（グラフ上側、電圧軸は左側）の振幅は大きく、特定の周波数成分が認められるが、正弦波のような周期的な波形でなく、振幅と位相ともに乱雑である。この時、Ｖｉｎの電圧（グラフ下側、電圧軸は右側）も、Ｖｏｕｔと同様にＶｅｑ（図５では０．３３Ｖ）を中心として乱雑な振幅と位相を持ち、サイクル毎にも異なっている。
【0037】
当該乱数発生器１では、高抵抗帰還パス１１ａのコンダクタンスがインバータ回路１０ａの相互コンダクタンスより小さくなるように構成され、低抵抗帰還パス１１ｂのコンダクタンスがインバータ回路１０ａの相互コンダクタンスより大きくなるように構成されている。つまり、当該乱数発生器１では、少なくとも１つの抵抗性帰還パス１１のコンダクタンスが、インバータ回路１０ａの相互コンダクタンスより小さいという構成を満たし、高抵抗帰還パス１１ａを選択した場合には減衰発振が生じ、低抵抗帰還パス１１ｂを選択した場合には単調減衰が生じる。
【0038】
インバータ回路１０ａの相互コンダクタンスに対する高抵抗帰還パス１１ａのコンダクタンスの比の上限としては、１であり、０．９がより好ましく、０．５がさらに好ましく、０．１が特に好ましい。上記コンダクタンス比を上記上限以下とすることで、大きな雑音電圧を容易に得ることができる。また、上述のように通常はＣ１≒Ｃ２であるが、上記コンダクタンスの比を０．９以下とすることで、Ｃ１とＣ２との間の開きが２倍以下である場合に、また上記コンダクタンスの比を０．５以下とすることでＣ１とＣ２との間の開きが５倍以下である場合に、減衰発振を生じさせることができるので、当該乱数発生器１を安定して動作させることができる。なお、「Ｃ１とＣ２との間の開きがＮ倍以下」とは、Ｃ１／Ｃ２≦Ｎ又はＣ２／Ｃ１≦Ｎのいずれかが成立することを意味する。
【0039】
一方、上記コンダクタンス比の下限としては、特に限定されず、理論限界値の０であってもよいが、０．０１が好ましい。上記コンダクタンス比が上記下限未満であると、帰還に要する時間及びそれに伴う振幅増大のための時間が長くなり、スループット（単位時間あたりに得られる乱数の数）が小さくなり、乱数１ビットあたりの消費電力が大きくなるおそれがある。
【0040】
上述したように、当該乱数発生器１では、抵抗性帰還パス１１の抵抗性素子がＭＯＳトランジスタで構成されている。抵抗性帰還パス１１のうち、コンダクタンスがインバータ回路１０ａの相互コンダクタンスより小さい高抵抗帰還パス１１ａを構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値が、インバータ回路１０ａに含まれるＭＯＳトランジスタの上記合成値より小さいことが好ましい。具体的には、高抵抗帰還パス１１ａでは、ＴＧ１を構成する２つのＭＯＳトランジスタが並列に接続されているから、その合成値Ｘ１は下記式２で表される。一方、インバータ回路１０ａは２つのＭＯＳトランジスタがＶＤＤと接地とに対して並列に接続されているから、その合成値Ｘ２は下記式３で表され、Ｘ１＜Ｘ２であることが好ましい。なお、式２、式３中の添え字は、図１で対応するＭＯＳトランジスタを表している。
【数1】
【0041】
このように、インバータ回路１０ａ及び抵抗性帰還パス１１の抵抗性素子にＭＯＳトランジスタを用い、ゲート長に対するゲート幅比の合成値を上述の関係とすることで、生成される乱数の良質性を維持しつつ、集積回路に容易に実装することができる。また、トランジスタ製造技術の微細化に対応して比例縮小した回路においても、上述の関係は維持されるので、比較的簡単な設計で、容易に製造コスト、消費電力、速度における微細化の恩恵を受けることができる。
【0042】
＜デジタル変換回路＞
デジタル変換回路２０は、インバータ回路１０ａの入力Ｖｉｎ及び出力Ｖｏｕｔの両方を入力とし、インバータ回路１０ａの入力Ｖｉｎ及び出力Ｖｏｕｔの電位に応じた論理を出力する。
デジタル変換回路２０は、インバータ回路１０ａの入力Ｖｉｎ及び出力Ｖｏｕｔの両方を入力とし、インバータ回路１０ａの入力Ｖｉｎ及び出力Ｖｏｕｔの電位に応じた論理を出力する。
【0043】
図１に示すデジタル変換回路２０は、いわゆるストロングアームラッチと呼ばれるものであり、ラッチ回路２１を有している。ラッチ回路２１は、第１ＣＭＯＳインバータ２１ａ及び第２ＣＭＯＳインバータ２１ｂを含み、互いに逆極性のデータを保持可能に構成されている。具体的には、第１ＣＭＯＳインバータ２１ａの出力Ｑが第２ＣＭＯＳインバータ２１ｂの入力に接続され、第２ＣＭＯＳインバータ２１ｂの出力ＱＢが第２ＣＭＯＳインバータ２１ｂの入力に接続されている。この構成によりラッチ回路２１は、出力Ｑと出力ＱＢとが互いに反転の状態で安定し、データが保持される。
【0044】
デジタル変換回路２０は、４つのＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３及びＰ４と、３つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と、外部入力端子ＳＥとをさらに有している。Ｐ１は第１ＣＭＯＳインバータ２１ａの出力Ｑと電源ＶＤＤとの間に、Ｐ２は第１ＣＭＯＳインバータ２１ａを構成するＮＭＯＳトランジスタＮａのソースと電源ＶＤＤとの間に、Ｐ３は第２ＣＭＯＳインバータ２１ｂの出力ＱＢと電源ＶＤＤとの間に、Ｐ４は第２ＣＭＯＳインバータ２１ｂを構成するＮＭＯＳトランジスタＮｂのソースと電源ＶＤＤとの間に、それぞれ配置されている。また、Ｐ１乃至Ｐ４のゲートは、外部入力端子ＳＥに接続されている。Ｎ１は、ソースが接地されており、ドレインはＮ２及びＮ３のソースに接続されている。Ｎ２のドレインは第１ＣＭＯＳインバータ２１ａのＮａのソースに、Ｎ３のドレインは第２ＣＭＯＳインバータ２１ｂのＮｂのソースに、それぞれ接続されている。さらに、Ｎ１のゲートは外部入力端子ＳＥに、Ｎ２のゲートは帰還インバータ部１０のインバータ回路１０ａの入力Ｖｉｎに、Ｎ３のゲートは帰還インバータ部１０のインバータ回路１０ａの出力Ｖｏｕｔに、それぞれ接続されている。
【0045】
デジタル変換回路２０の動作について説明すると、まず、ＳＥを論理値０（接地電位）とすることで、Ｎ１をＯＦＦ状態、Ｐ１乃至Ｐ４をＯＮ状態とする。このとき、第１ＣＭＯＳインバータ２１ａを構成するＰＭＯＳトランジスタＰａ及び第２ＣＭＯＳインバータ２１ｂを構成するＰＭＯＳトランジスタＰｂのＯＮ／ＯＦＦに関わりなく、ラッチ回路２１の内部ノードは全て電源電位ＶＤＤにプリチャージされる。
【0046】
次に、帰還回路１０ｂが減衰発振状態である、すなわち高抵抗帰還パス１１ａが選択されているときに、ＳＥを論理値１（電源電位）とすると、Ｎ１がＯＮ状態、Ｐ１乃至Ｐ４がＯＦＦ状態となり、ラッチ回路２１のラッチ動作が開始される。具体的には、プリチャージされた内部ノードの電位は低下していく。ここで、出力Ｑ及びＱＢの電位の低下速度は、それぞれＮ２及びＮ３のオン抵抗に左右される。例えばＶｉｎ＞Ｖｏｕｔの時は、Ｎ２のオン抵抗が小さくなるため、Ｑの電位の方が速く低下することとなり、ラッチ回路はＱ＝０、ＱＢ＝１で安定し、データがラッチされる。逆に、Ｖｉｎ＜Ｖｏｕｔの時は、Ｑ＝１、ＱＢ＝０で安定し、データがラッチされる。
【0047】
上述のようにインバータ回路１０ａのＶｉｎとＶｏｕｔとはともにＶｅｑを中心として乱雑に変化するので、Ｖｉｎ＞Ｖｏｕｔの状態と、Ｖｉｎ＜Ｖｏｕｔの状態とは乱雑に等確率で発生するから、ラッチ回路２１を構成するトランジスタのばらつきが十分に小さい場合、ラッチ回路２１が０を取る確率と１を取る確率とが等しい（確率０．５である）真乱数が得られる。
【0048】
一方で、ラッチ回路２１を構成するトランジスタのばらつきが無視できない場合には、０又は１のいずれかが発生し易い偏りが発生し得る。ここで、トランジスタのばらつきは、電位換算で数十ｍＶのオーダーである。一方、熱雑音自体は、典型的には数ｍＶのオーダーであり、そのままではトランジスタのばらつきが無視できない。しかし、当該乱数発生器１では、減衰発振を利用することで、熱雑音の振幅を増幅して利用するので、トランジスタのばらつきによる影響が低減され、乱数性を向上することができる。
【0049】
なお、デジタル変換回路２０の応答速度（ＳＥを０→１としてからラッチ回路２１が乱数値を取得するまでに要する時間）は、減衰発振の周期に比べて短いことが好ましい。これにより、安定して良質の乱数を得ることができる。
【0050】
＜当該乱数発生器の使用方法＞
当該乱数発生器１は、減衰発振を生じさせる高抵抗帰還パス１１ａに加えて、単調減衰を生じさせる低抵抗帰還パス１１ｂを選択することができる。以下に、両者を使用する利点とその使用方法について説明する。
当該乱数発生器１は、減衰発振を生じさせる高抵抗帰還パス１１ａに加えて、単調減衰を生じさせる低抵抗帰還パス１１ｂを選択することができる。以下に、両者を使用する利点とその使用方法について説明する。
【0051】
当該乱数発生器１で、連続して乱数を得る場合、ＳＥに対して０、１を繰り返し入力することとなる。この繰り返し間隔が短い場合、直前の乱数取得に寄与した過去の減衰発振の影響が残った状態で次の乱数を取得する場合がある。この場合、直前の乱数値との間で自己相関が生じ、乱数性が低下するおそれがある。この自己相関は、乱数を取得する周期を減衰発振の周期に対して十分に大きくすることで避け得るが、乱数発生のスループットも低下してしまう。
【0052】
低抵抗帰還パス１１ｂを併用すると、乱数発生のスループットの低下を抑止しつつ、自己相関を低減することができる。具体的には、図６に示すように、外部入力端子Ｆ及びＳＥを制御する。図６でＦ＝１の場合、高抵抗帰還パス１１ａが選択され、減衰発振が生じる。一方、Ｆ＝０の場合、低抵抗帰還パス１１ｂが選択され、単調減衰が生じる。乱数の取得（ＳＥ＝０→１）は、Ｆ＝１、すなわち高抵抗帰還パス１１ａの選択時に行われるが、次の乱数の取得の前に、低抵抗帰還パス１１ｂを選択し（Ｆ＝０）、単調減衰の期間を設ける。単調減衰の期間を設けると、減衰発振していた直前の熱雑音は速やかにＶｅｑに収束するから、次の乱数の取得に対する影響を低減することができる。
【0053】
このように帰還回路１０ｂにコンダクタンスの異なる複数の抵抗性帰還パス１１を設け、複数の抵抗性帰還パス１１を利用することで、連続して乱数を得る場合の自己相関を低減できる。また、ノイズ注入攻撃に対する耐性を高めることができる。さらに、単調減衰とする期間を設けることで、インバータ回路１０ａに常に流れている貫通電流の大きさを低減できるから、消費電力を低減することもできる。
【0054】
＜利点＞
当該乱数発生器１は、増幅器として作用する帰還インバータ部１０の抵抗性帰還パス１１のコンダクタンスをインバータ回路１０ａの相互コンダクタンスより小さくすることで、帰還インバータ部１０に重畳する熱雑音の電圧を種として減衰発振させ、振幅が大きい雑音電圧を得ることができる。この雑音電圧は、帰還インバータ部１０のインバータ回路１０ａの入力と出力との電位が静的に等しくなる平衡状態を中心に、入力Ｖｉｎが出力Ｖｏｕｔより大きい状態と小さい状態とを、比較的乱雑かつ偏りなく生じさせるので、良質の乱雑さ発生源となる。また、当該乱数発生器１では、この振幅が大きい雑音電圧に基づいて、デジタル変換回路２０が乱数を生成するので、小さな回路規模、すなわち低消費電力で良質な乱数を発生可能である。さらに、当該乱数発生器１では、比較的少ない周期数で熱雑音の電圧を減衰発振させ振幅が大きい雑音電圧を得ることができるので、ノイズ注入攻撃を受けてもロックがかかりにくく、ノイズ注入攻撃に対する耐性が高い。
当該乱数発生器１は、増幅器として作用する帰還インバータ部１０の抵抗性帰還パス１１のコンダクタンスをインバータ回路１０ａの相互コンダクタンスより小さくすることで、帰還インバータ部１０に重畳する熱雑音の電圧を種として減衰発振させ、振幅が大きい雑音電圧を得ることができる。この雑音電圧は、帰還インバータ部１０のインバータ回路１０ａの入力と出力との電位が静的に等しくなる平衡状態を中心に、入力Ｖｉｎが出力Ｖｏｕｔより大きい状態と小さい状態とを、比較的乱雑かつ偏りなく生じさせるので、良質の乱雑さ発生源となる。また、当該乱数発生器１では、この振幅が大きい雑音電圧に基づいて、デジタル変換回路２０が乱数を生成するので、小さな回路規模、すなわち低消費電力で良質な乱数を発生可能である。さらに、当該乱数発生器１では、比較的少ない周期数で熱雑音の電圧を減衰発振させ振幅が大きい雑音電圧を得ることができるので、ノイズ注入攻撃を受けてもロックがかかりにくく、ノイズ注入攻撃に対する耐性が高い。
【0055】
［第２実施形態］
図７に示す乱数発生器２は、乱雑さの発生源となる帰還インバータ部１４と、帰還インバータ部１４から発生する乱雑さに基づいて乱数を生成するデジタル変換回路２０とを備える。このうち、デジタル変換回路２０は、第１実施形態のデジタル変換回路２０と同様に構成できるので、同一符号を付し、詳細説明を省略する。
図７に示す乱数発生器２は、乱雑さの発生源となる帰還インバータ部１４と、帰還インバータ部１４から発生する乱雑さに基づいて乱数を生成するデジタル変換回路２０とを備える。このうち、デジタル変換回路２０は、第１実施形態のデジタル変換回路２０と同様に構成できるので、同一符号を付し、詳細説明を省略する。
【0056】
帰還インバータ部１４は、１つの入力Ｖｉｎ及び１つの出力Ｖｏｕｔを有し、出力Ｖｏｕｔの電位が入力Ｖｉｎの電位の反転増幅となるように構成されているインバータ回路１０ａと、帰還回路１４ｂとを有する。このうち、インバータ回路１０ａは、第１実施形態のインバータ回路１０ａと同様であるので、同一符号を付し、詳細説明を省略する。
【0057】
帰還回路１４ｂは、インバータ回路１０ａの出力Ｖｏｕｔを入力Ｖｉｎに帰還する３つの抵抗性帰還パス１５と、３つの抵抗性帰還パス１５から１の抵抗性帰還パス１５を選択する制御部１６とを有する。
【0058】
制御部１６は、図７に示すように、選択する抵抗性帰還パス１５を決める２つの外部入力端子Ｆ１、Ｆ２と、これらの外部入力端子Ｆ１、Ｆ２にその入力がそれぞれ接続され、外部入力端子Ｆ１、Ｆ２の反転信号を出力する２つのインバータ素子ＩＮＶ２、ＩＮＶ３とを有する。
【0059】
当該乱数発生器２では、抵抗性帰還パス１５として、単調減衰を生じさせる単調減衰帰還パス１５ａ及び減衰発振を生じさせる減衰発振帰還パス１５ｂに加えて、発振帰還パス１５ｃを有している。このうち減衰発振帰還パス１５ｂ及び発振帰還パス１５ｃのコンダクタンスが、インバータ回路１０ａの相互コンダクタンスより小さい。すなわち、少なくとも１つの抵抗性帰還パス１５のコンダクタンスが、インバータ回路１０ａの入力Ｖｉｎと出力Ｖｏｕｔとの電位が静的に等しくなる平衡状態におけるインバータ回路１０ａの相互コンダクタンスより小さい。以下、発振帰還パス１５ｃについて説明する。なお、抵抗性帰還パス１５の抵抗性素子は、ＭＯＳトランジスタで構成されている。
【0060】
（発振帰還パス）
発振帰還パス１５ｃは、図７に示すように２つのトランスミッションゲートＴＧ３、ＴＧ４の直列接続により構成されている。トランスミッションゲートの構成については、第１実施形態で述べた通りである。発振帰還パス１５ｃのＴＧ３及びＴＧ４は、ＯＮ状態に固定されており、他の抵抗性帰還パス１５である単調減衰帰還パス１５ａ及び減衰発振帰還パス１５ｂの抵抗性素子と共通に用いられている。この発振帰還パス１５ｃのコンダクタンスは、インバータ回路１０ａの相互コンダクタンスより小さい。また、直列接続を構成するＴＧ３及びＴＧ４のコンダクタンスは、それぞれインバータ回路１０ａの相互コンダクタンスより小さい。つまり、当該乱数発生器２では、１の抵抗性帰還パス１５（発振帰還パス１５ｃ）が、直列接続された複数の抵抗性素子を有し、上記複数の抵抗性素子のうち、２個以上の抵抗性素子のコンダクタンスが、インバータ回路１０ａの相互コンダクタンスより小さく構成されている。
発振帰還パス１５ｃは、図７に示すように２つのトランスミッションゲートＴＧ３、ＴＧ４の直列接続により構成されている。トランスミッションゲートの構成については、第１実施形態で述べた通りである。発振帰還パス１５ｃのＴＧ３及びＴＧ４は、ＯＮ状態に固定されており、他の抵抗性帰還パス１５である単調減衰帰還パス１５ａ及び減衰発振帰還パス１５ｂの抵抗性素子と共通に用いられている。この発振帰還パス１５ｃのコンダクタンスは、インバータ回路１０ａの相互コンダクタンスより小さい。また、直列接続を構成するＴＧ３及びＴＧ４のコンダクタンスは、それぞれインバータ回路１０ａの相互コンダクタンスより小さい。つまり、当該乱数発生器２では、１の抵抗性帰還パス１５（発振帰還パス１５ｃ）が、直列接続された複数の抵抗性素子を有し、上記複数の抵抗性素子のうち、２個以上の抵抗性素子のコンダクタンスが、インバータ回路１０ａの相互コンダクタンスより小さく構成されている。
【0061】
第１実施形態における乱数発生器１では、抵抗性素子は１段である。これに対し、当該乱数発生器２では、抵抗性素子は２段であり、寄生容量とのＲＣ回路が２段構成となる。このように２段以上のＲＣ回路では、各ＲＣの値を適切に制御することにより、１段のＲＣ回路構成の場合に比べて帰還での位相変化が大きくなり、図８に示すように、発振させることができる。この際、発振時のＶｏｕｔの振幅は、電源電圧の半分程度まで増幅させることができる。
【0062】
コンダクタンスがインバータ回路１０ａの相互コンダクタンスより小さい発振帰還パス１５ｃを構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値が、インバータ回路１０ａに含まれるＭＯＳトランジスタの上記合成値より小さいことが好ましい。具体的には、下記式４で表される発振帰還パス１５ｃの合成値Ｘ３及び下記式５で表されるインバータ回路１０ａの合成値Ｘ４について、Ｘ３＜Ｘ４であることが好ましい。また、発振帰還パス１５ｃを構成する２段の抵抗性素子ＴＧ３及びＴＧ４のそれぞれの上記合成値Ｘ５、Ｘ６は、下記式６及び下記式７で表され、Ｘ５＜Ｘ４かつＸ６＜Ｘ４であることがより好ましい。なお、式４から式７中の添え字は、図７で対応するＭＯＳトランジスタを表している。
【数2】
【0063】
発振帰還パス１５ｃが選択される際の外部入力端子Ｆ１、Ｆ２の論理値は、ともに１である。
【0064】
（減衰発振帰還パス）
減衰発振帰還パス１５ｂは、発振帰還パス１５ｃを構成するトランスミッションゲートＴＧ３、ＴＧ４に加えて、トランスミッションゲートＴＧ５を含む。ＴＧ５は、直列接続されている２つのトランスミッションゲートＴＧ３、ＴＧ４のうち、インバータ回路１０ａの出力Ｖｏｕｔからみて下流側に位置するＴＧ４に対して並列に接続されている。また、ＴＧ５のゲートは、外部入力端子Ｆ２により制御されている。ＴＧ５は、外部入力端子Ｆ２を論理値０とすると、ＯＮ状態となる。つまり、減衰発振帰還パス１５ｂが選択される際の外部入力端子Ｆ１、Ｆ２の論理値は、Ｆ１が１であり、Ｆ２が０である。
減衰発振帰還パス１５ｂは、発振帰還パス１５ｃを構成するトランスミッションゲートＴＧ３、ＴＧ４に加えて、トランスミッションゲートＴＧ５を含む。ＴＧ５は、直列接続されている２つのトランスミッションゲートＴＧ３、ＴＧ４のうち、インバータ回路１０ａの出力Ｖｏｕｔからみて下流側に位置するＴＧ４に対して並列に接続されている。また、ＴＧ５のゲートは、外部入力端子Ｆ２により制御されている。ＴＧ５は、外部入力端子Ｆ２を論理値０とすると、ＯＮ状態となる。つまり、減衰発振帰還パス１５ｂが選択される際の外部入力端子Ｆ１、Ｆ２の論理値は、Ｆ１が１であり、Ｆ２が０である。
【0065】
ＴＧ４に対してＴＧ５が並行に接続されるため、減衰発振帰還パス１５ｂの回路網全体のコンダクタンスは、発振帰還パス１５ｃのコンダクタンスより大きくなる。これにより減衰発振帰還パス１５ｂは、選択されると、発振条件を満たさないように構成されている。一方、ＴＧ３を主たるコンダクタンス成分とする減衰発振帰還パス１５ｂのコンダクタンスは、インバータ回路１０ａの相互コンダクタンスより小さくなるよう構成されているので、減衰発振帰還パス１５ｂを選択すると、減衰発振が生じる。このとき、減衰発振帰還パス１５ｂを構成するＭＯＳトランジスタのゲート長に対するゲート幅比の合成値は、上記式５で表されるＸ４より小さく、かつ上記式４で表されるＸ３より大きい。
【0066】
（単調減衰帰還パス）
単調減衰帰還パス１５ａは、減衰発振帰還パス１５ｂを構成するトランスミッションゲートＴＧ３、ＴＧ４に加えて、少なくともトランスミッションＴＧ６を含む。ＴＧ６は、直列接続されたＴＧ３及びＴＧ４に対して並列に接続される。また、ＴＧ６のゲートは、外部入力端子Ｆ１により制御されている。なお、ＴＧ６は、外部入力端子Ｆ１を論理値０とすると、ＯＮ状態となる。一方、回路網全体のコンダクタンスがインバータ回路１０ａの相互コンダクタンスより大きくなる限り、ＴＧ５はＯＮ状態であってもＯＦＦ状態であってもよい。つまり、Ｆ２の論理値は０又は１のいずれかが選択される。
単調減衰帰還パス１５ａは、減衰発振帰還パス１５ｂを構成するトランスミッションゲートＴＧ３、ＴＧ４に加えて、少なくともトランスミッションＴＧ６を含む。ＴＧ６は、直列接続されたＴＧ３及びＴＧ４に対して並列に接続される。また、ＴＧ６のゲートは、外部入力端子Ｆ１により制御されている。なお、ＴＧ６は、外部入力端子Ｆ１を論理値０とすると、ＯＮ状態となる。一方、回路網全体のコンダクタンスがインバータ回路１０ａの相互コンダクタンスより大きくなる限り、ＴＧ５はＯＮ状態であってもＯＦＦ状態であってもよい。つまり、Ｆ２の論理値は０又は１のいずれかが選択される。
【0067】
直列接続されたＴＧ３及びＴＧ４に対してＴＧ６が並列に接続されるため、単調減衰帰還パス１５ａの回路網全体のコンダクタンスは、減衰発振帰還パス１５ｂのコンダクタンスよりさらに大きくなる。これにより単調減衰帰還パス１５ａは、選択されると、そのコンダクタンスがインバータ回路１０ａの相互コンダクタンスより大きくなるように構成されており、熱雑音は単調減衰する。
【0068】
＜当該乱数発生器の使用方法＞
当該乱数発生器２は、単調減衰帰還パス１５ａ、減衰発振帰還パス１５ｂ及び発振帰還パス１５ｃの３つの抵抗性帰還パス１５から１つの抵抗性帰還パス１５を選択することができる。以下に、３者を使用する利点とその使用方法について説明する。
当該乱数発生器２は、単調減衰帰還パス１５ａ、減衰発振帰還パス１５ｂ及び発振帰還パス１５ｃの３つの抵抗性帰還パス１５から１つの抵抗性帰還パス１５を選択することができる。以下に、３者を使用する利点とその使用方法について説明する。
【0069】
当該乱数発生器２は、発振を生じさせる発振帰還パス１５ｃを有しているので、熱雑音の初期の微小振幅を大きな振幅で取り出すことができる。従って、デジタル変換回路２０のトランジスタのばらつきによる乱数の偏りをさらに抑止できる。ところが、第１実施形態の乱数発生器１のように、自己相関を抑止すべく単調減衰帰還パス１５ａから発振帰還パス１５ｃに直接切り替えた場合、発振帰還パス１５ｃでは切り替え時に生じる同一性の高い単発雑音を種として成長するため、毎回同じ波形で位相も揃い易い傾向にある。このため生成される乱数は０又は１に偏り易く、良質の乱数が得られないおそれがある。
【0070】
当該乱数発生器２では、減衰発振帰還パス１５ｂを利用することでこの問題を解決することができる。すなわち、当該乱数発生器２では、まず、単調減衰帰還パス１５ａを選択し、単調減衰とする。この選択は、前サイクルで大振幅となったインバータ回路１０ａのＶｉｎ及びＶｏｕｔを急速にＶｅｑに戻す役割を果たす。次に、減衰発振帰還パス１５ｂを選択し、減衰発振を生じさせる。これによりＶｉｎ、Ｖｏｕｔの振幅を増大させることができる。減衰発振により振幅が増大すると、発振帰還パス１５ｃに切り替える。そうすると、振幅がさらに増大し、発振が生じる。最後に、外部入力端子ＳＥを論理値１として、その瞬間のＶｉｎ－Ｖｏｕｔの大小に応じて乱数値を取得する。このとき発振へと成長しているシードは、減衰発振により生じている雑音であるので、その都度、位相は乱雑に変化する。かつ、発振により振幅が大きく成長しているので、減衰発振帰還パス１５ｂを利用する場合に比べて、デジタル変換回路２０のＭＯＳトランジスタのばらつきの影響が低減されるので、０、１がほぼ均等な確率で発生する乱数をさらに容易に得ることができる。なお、乱数値を取得した後には、再び単調減衰帰還パス１５ａを選択し、上述の手順を繰り返し行うことで、連続して良質の乱数を得ることができる。
【0071】
なお、当該乱数発生器２では、３つの抵抗性帰還パス１５を切り替えて用いる場合を説明したが、例えば外部入力端子Ｆ１に入力する信号の波形を制御して、０ＶからＶＤＤ又はＶＤＤから０Ｖへの遷移をゆっくりと時間をかけて変化させることで、単調減衰から減衰発振を経て発振へ移行させることもできる。このような制御を行う場合にあっては、外部入力端子Ｆ２、ＩＮＶ３及びＴＧ５を省略することができる。また、ＴＧ３及びＴＧ４に加えて、ＴＧ６のみをＯＮ状態とすることで単調減衰となることが前提となる。
【0072】
あるいは、外部入力端子Ｆ２、ＩＮＶ３及びＴＧ５を省略した構成で、Ｆ１の論理値を１とした場合に減衰発振を生じるようにＴＧ６を設けてもよい。単調減衰を利用せず、減衰発振（Ｆ１の論理値０）から発振（Ｆ１の論理値１）へ移行させても、当該乱数発生器２は、同様の効果を奏する。
【0073】
＜利点＞
当該乱数発生器２では、直列接続された抵抗性素子を用いて一部の抵抗性帰還パス１５（発振帰還パス１５ｃ）が構成されている。このように直列接続された抵抗性素子を用いると、その直接接続の間の寄生容量素子等の効果により発振波の位相変化が大きくなり、熱雑音の電圧を種とした発振を生じさせ易くすることができる。このような発振波では正弦波に近い周期的な波形になるが、位相は発振の都度異なるため乱雑さが残り、当該乱数発生器２では、この位相の乱雑さを利用して乱数を発生させることができる。
当該乱数発生器２では、直列接続された抵抗性素子を用いて一部の抵抗性帰還パス１５（発振帰還パス１５ｃ）が構成されている。このように直列接続された抵抗性素子を用いると、その直接接続の間の寄生容量素子等の効果により発振波の位相変化が大きくなり、熱雑音の電圧を種とした発振を生じさせ易くすることができる。このような発振波では正弦波に近い周期的な波形になるが、位相は発振の都度異なるため乱雑さが残り、当該乱数発生器２では、この位相の乱雑さを利用して乱数を発生させることができる。
【0074】
当該乱数発生器２のようにデジタル変換回路２０のラッチ回路をＭＯＳトランジスタで構成する場合、そのサイズ（ゲート長Ｌやゲート幅Ｗ）を小さくとると、Ｗ×Ｌの平方根に反比例して、トランジスタの閾値電圧Ｖｔｈがランダムにばらつき易くなる。このＶｔｈばらつきが大きくなると、生成される乱数の偏りが生じ易くなる。当該乱数発生器２では、乱雑さを残しつつ発振波の振幅が大きくするので、比較的大きなＶｔｈばらつきを許容しても生成される乱数に偏りが生じ難い。つまり、ＭＯＳトランジスタのサイズを小さくすることが可能となる。この結果、デジタル変換回路２０の規模を小さくすることができ、消費電力をさらに低減できる。
【0075】
［第３実施形態］
図９に示す乱数発生器３は、乱雑さの発生源となる一対の帰還インバータ部（第１帰還インバータ部１７及び第２帰還インバータ部１８）と、一対の上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路３０とを備える。
図９に示す乱数発生器３は、乱雑さの発生源となる一対の帰還インバータ部（第１帰還インバータ部１７及び第２帰還インバータ部１８）と、一対の上記帰還インバータ部から発生する乱雑さに基づいて乱数を生成するデジタル変換回路３０とを備える。
【0076】
＜帰還インバータ部＞
第１帰還インバータ部１７は、１つの入力Ｖｉｎ１及び１つの出力Ｖｏｕｔ１を有し、出力Ｖｏｕｔ１の電位が入力Ｖｉｎの電位の反転増幅となるように構成されている第１インバータ回路１７ａと、第１インバータ回路１７ａの出力Ｖｏｕｔ１を入力Ｖｉｎ１に帰還する２つの抵抗性帰還パスを有する第１帰還回路１７ｂとを有する。また、第１帰還インバータ部１７は、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、第１インバータ回路１７ａの入力Ｖｉｎと出力Ｖｏｕｔとの電位が静的に等しくなる平衡状態における第１インバータ回路１７ａの相互コンダクタンスより小さい。
第１帰還インバータ部１７は、１つの入力Ｖｉｎ１及び１つの出力Ｖｏｕｔ１を有し、出力Ｖｏｕｔ１の電位が入力Ｖｉｎの電位の反転増幅となるように構成されている第１インバータ回路１７ａと、第１インバータ回路１７ａの出力Ｖｏｕｔ１を入力Ｖｉｎ１に帰還する２つの抵抗性帰還パスを有する第１帰還回路１７ｂとを有する。また、第１帰還インバータ部１７は、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、第１インバータ回路１７ａの入力Ｖｉｎと出力Ｖｏｕｔとの電位が静的に等しくなる平衡状態における第１インバータ回路１７ａの相互コンダクタンスより小さい。
【0077】
第２帰還インバータ部１８は、１つの入力Ｖｉｎ２及び１つの出力Ｖｏｕｔ２を有し、出力Ｖｏｕｔ２の電位が入力Ｖｉｎ２の電位の反転増幅となるように構成されている第２インバータ回路１８ａと、第２インバータ回路１８ａの出力Ｖｏｕｔ２を入力Ｖｉｎ２に帰還する２つの抵抗性帰還パスを有する第２帰還回路１８ｂとを有する。また、第２帰還インバータ部１８は、少なくとも１つの上記抵抗性帰還パスのコンダクタンスが、第２インバータ回路１８ａの入力Ｖｉｎ２と出力Ｖｏｕｔ２との電位が静的に等しくなる平衡状態における第２インバータ回路１８ａの相互コンダクタンスより小さい。
【0078】
第１インバータ回路１７ａ及び第２インバータ回路１８ａは、第１実施形態のインバータ回路１０ａと同様に構成できるので、詳細説明を省略する。なお、第１インバータ回路１７ａ及び第２インバータ回路１８ａは、同一の構成であることが好ましい。
【0079】
第１帰還回路１７ｂ及び第２帰還回路１８ｂは、例えば第１実施形態の帰還回路１０ｂや第２実施形態の帰還回路１４ｂ、あるいは他の構成を採用可能である。第１帰還回路１７ｂ及び第２帰還回路１８ｂは、同一の構成であることが好ましい。ここでは、第１帰還回路１７ｂ及び第２帰還回路１８ｂがともに第１実施形態の帰還回路１０ｂと同様に構成されている場合を例に取り説明するが、第１帰還回路１７ｂ及び第２帰還回路１８ｂの構成を第１実施形態の帰還回路１０ｂの構成に限定するものではない。
【0080】
＜デジタル変換回路＞
デジタル変換回路３０は、第１帰還インバータ部１７及び第２帰還インバータ部１８のインバータ回路の出力と入力との間の帰還回路を経由する接続の有無を選択する第１選択回路３１と、第１帰還インバータ部１７のインバータ回路の出力Ｖｏｕｔ１と第２帰還インバータ部１８のインバータ回路の入力Ｖｉｎ２との間及び第２帰還インバータ部１８のインバータ回路の出力Ｖｏｕｔ２と第１帰還インバータ部１７のインバータ回路の入力Ｖｉｎ１との間の接続の有無を選択する第２選択回路３２とを有する。
デジタル変換回路３０は、第１帰還インバータ部１７及び第２帰還インバータ部１８のインバータ回路の出力と入力との間の帰還回路を経由する接続の有無を選択する第１選択回路３１と、第１帰還インバータ部１７のインバータ回路の出力Ｖｏｕｔ１と第２帰還インバータ部１８のインバータ回路の入力Ｖｉｎ２との間及び第２帰還インバータ部１８のインバータ回路の出力Ｖｏｕｔ２と第１帰還インバータ部１７のインバータ回路の入力Ｖｉｎ１との間の接続の有無を選択する第２選択回路３２とを有する。
【0081】
具体的には、第１選択回路３１は、図９に示すように、２つのトランスミッションゲートＴＧ１１、ＴＧ１２と、インバータ素子ＩＮＶ４と、外部入力端子ＳＥ１とを有する。ＴＧ１１は、第１帰還インバータ部１７の第１インバータ回路１７ａの出力Ｖｏｕｔ１と第１帰還回路１７ｂとの間に配置されており、ＴＧ１２は、第２帰還インバータ部１８の第２インバータ回路１８ａの出力Ｖｏｕｔ２と第２帰還回路１８ｂとの間に配置されている。ＴＧ１１及びＴＧ１２が有するＰＭＯＳトランジスタのゲートは、外部入力端子ＳＥ１に接続されており、ＴＧ１１及びＴＧ１２が有するＮＭＯＳトランジスタのゲートは、外部入力端子ＳＥ１に接続されてその反転信号を生成するＩＮＶ４に接続されている。
【0082】
この構成により第１選択回路３１では、ＳＥ１を論理値０とするとＴＧ１１及びＴＧ１２がＯＮ状態となり、第１帰還インバータ部１７及び第２帰還インバータ部１８のインバータ回路の出力と入力との間が帰還回路を介して接続され、第１帰還インバータ部１７及び第２帰還インバータ部１８それぞれで帰還インバータが構成される。一方、ＳＥ１を論理値１とするとＴＧ１１及びＴＧ１２がＯＦＦ状態となり、第１帰還インバータ部１７及び第２帰還インバータ部１８のインバータ回路の出力と入力との間が切り離される。
【0083】
第２選択回路３２は、図９に示すように、２つのトランスミッションゲートＴＧ２１、ＴＧ２２と、インバータ素子ＩＮＶ５と、外部入力端子ＳＥ２とを有する。ＴＧ２１は、第１帰還インバータ部１７のインバータ回路の出力Ｖｏｕｔ１と第２帰還インバータ部１８のインバータ回路の入力Ｖｉｎ２との間に配置されており、ＴＧ２２は、第２帰還インバータ部１８のインバータ回路の出力Ｖｏｕｔ２と第１帰還インバータ部１７のインバータ回路の入力Ｖｉｎ１との間に配置されている。ＴＧ２１及びＴＧ２２が有するＰＭＯＳトランジスタのゲートは、外部入力端子ＳＥ２に接続されており、ＴＧ２１及びＴＧ２２が有するＮＭＯＳトランジスタのゲートは、外部入力端子ＳＥ２に接続されてその反転信号を生成するＩＮＶ５に接続されている。
【0084】
この構成により第２選択回路３２では、ＳＥ２を論理値０とするとＴＧ２１及びＴＧ２２がＯＮ状態となり、第１帰還インバータ部１７のインバータ回路の出力Ｖｏｕｔ１と第２帰還インバータ部１８のインバータ回路の入力Ｖｉｎ２との間及び第２帰還インバータ部１８のインバータ回路の出力Ｖｏｕｔ２と第１帰還インバータ部１７のインバータ回路の入力Ｖｉｎ１との間が接続され、ラッチ回路が形成される。一方、ＳＥ２を論理値１とするとＴＧ２１及びＴＧ２２がＯＦＦ状態となり、上述の接続が切り離される。
【0085】
＜当該乱数発生器の使用方法＞
当該乱数発生器３では、最初は、論理値でＳＥ１＝０、ＳＥ２＝１とし、第１帰還インバータ部１７及び第２帰還インバータ部１８に帰還インバータ回路を構成する。ここで、第１帰還インバータ部１７及び第２帰還インバータ部１８の外部入力端子Ｆの論理値をともに０→１とすることで、第１帰還インバータ部１７及び第２帰還インバータ部１８は、減衰発振をする。
当該乱数発生器３では、最初は、論理値でＳＥ１＝０、ＳＥ２＝１とし、第１帰還インバータ部１７及び第２帰還インバータ部１８に帰還インバータ回路を構成する。ここで、第１帰還インバータ部１７及び第２帰還インバータ部１８の外部入力端子Ｆの論理値をともに０→１とすることで、第１帰還インバータ部１７及び第２帰還インバータ部１８は、減衰発振をする。
【0086】
第１帰還インバータ部１７及び第２帰還インバータ部１８が減衰発振している状態で、ＳＥ１＝１とすると、帰還が遮断され、その瞬間の雑音電圧が重畳した入力Ｖｉｎ１、Ｖｉｎ２の電圧は、それぞれのＣ２に保持される。この雑音電圧は第１インバータ回路１７ａ及び第２インバータ回路１８ａでそれぞれ増幅される。
【0087】
次に、ＳＥ２＝０とすると、第１インバータ回路１７ａ及び第２インバータ回路１８ａによりラッチ回路が構成される。このとき、ラッチ回路が保持する値は、第１インバータ回路１７ａ及び第２インバータ回路１８ａのＣ２に保持された雑音電圧に左右されるため、毎回ランダムな値となる。
【0088】
＜利点＞
第１実施形態で説明したように、ラッチ回路を構成するトランジスタのばらつきが無視できない場合には、得られる乱数に０又は１のいずれかが発生し易い偏りが発生し得る。当該乱数発生器３では、ラッチ回路を構成するインバータ回路が、帰還インバータ回路も構成するので、このばらつきの影響を相殺することができる。従って、当該乱数発生器３を上述の構成とすることで、デジタル変換回路３０を構成する素子特性のばらつきにより生成される乱数の偏りが生じることを抑止できる。
第１実施形態で説明したように、ラッチ回路を構成するトランジスタのばらつきが無視できない場合には、得られる乱数に０又は１のいずれかが発生し易い偏りが発生し得る。当該乱数発生器３では、ラッチ回路を構成するインバータ回路が、帰還インバータ回路も構成するので、このばらつきの影響を相殺することができる。従って、当該乱数発生器３を上述の構成とすることで、デジタル変換回路３０を構成する素子特性のばらつきにより生成される乱数の偏りが生じることを抑止できる。
【0089】
［その他の実施形態］
上記実施形態は、本発明の構成を限定するものではない。従って、上記実施形態は、本明細書の記載及び技術常識に基づいて上記実施形態各部の構成要素の省略、置換又は追加が可能であり、それらは全て本発明の範囲に属するものと解釈されるべきである。
上記実施形態は、本発明の構成を限定するものではない。従って、上記実施形態は、本明細書の記載及び技術常識に基づいて上記実施形態各部の構成要素の省略、置換又は追加が可能であり、それらは全て本発明の範囲に属するものと解釈されるべきである。
【0090】
上記実施形態では、インバータ回路がＭＯＳトランジスタを含み、抵抗性帰還パスの抵抗性素子がＭＯＳトランジスタで構成される場合を説明したが、インバータ回路及び抵抗性帰還パスの抵抗性素子の一部又は全部がＭＯＳトランジスタ以外の素子で構成されてもよい。例えば抵抗性帰還パスの抵抗性素子をウェル抵抗、ポリシリコン抵抗、チップ抵抗器等で構成することもできる。
【0091】
上記実施形態では、帰還回路が複数の抵抗性帰還パスを有する場合を説明したが、１の抵抗性帰還パスを有する乱数発生器も本発明の意図するところである。１の抵抗性帰還パスを有する乱数発生器も同様の効果を奏する。この場合、上記１の抵抗性帰還パスのコンダクタンスがインバータ回路の相互コンダクタンスより小さい。また、この構成においては、帰還回路の制御部を省略することができる。
【0092】
上記実施形態では、デジタル変換回路がインバータ回路の入力及び出力の両方を入力とする場合を説明したが、インバータ回路の入力及び出力のうちいずれか一方を入力とすることも可能である。また、デジタル変換回路は、上記実施形態の構成に限定されるものではなく、乱雑さの発生源となる帰還インバータ部から任意のタイミングでの論理値を取り出せるものであればよい。
【0093】
上記第３実施形態では、第１選択回路としてトランスミッションゲートにより各帰還インバータ部のインバータ回路の出力と帰還回路との間の接続の有無を選択する方法を説明したが、帰還回路内の全ての抵抗性帰還パスを非接続とする制御を行うことで、インバータ回路の出力と入力との間の帰還回路を経由する接続の有無を選択してもよい。例えば図７に示す帰還回路１４ｂを用いる場合であれば、ＴＧ３及びＴＧ６をＯＦＦ状態とすれば、帰還回路内の全ての抵抗性帰還パスを非接続とできる。この場合、第１選択回路が有するトランスミッションゲート（図９のＴＧ１１、ＴＧ１２）は省略可能である。
【0094】
上記実施形態では、インバータ回路の相互コンダクタンスよりコンダクタンスの小さい抵抗性帰還パスが発振又は減衰発振を生じる場合を説明したが、インバータ回路の相互コンダクタンスより小さい抵抗性帰還パスが発振又は減衰発振を生じることは必須ではない。減衰発振に至らずとも、抵抗性帰還パスのコンダクタンスをインバータ回路の相互コンダクタンスより小さくすることで、雑音電圧の振幅を大きくすることができるので、上記実施形態と同様の効果を奏する。
【産業上の利用可能性】
【0095】
以上説明したように、本発明の乱数発生器は、低消費電力で良質な乱数を発生可能であり、かつノイズ注入攻撃に対する耐性が高い。
【符号の説明】
【0096】
１、２、３ 乱数発生器
１０、１４ 帰還インバータ部
１０ａ インバータ回路
１０ｂ、１４ｂ 帰還回路
１１ 抵抗性帰還パス
１１ａ 高抵抗帰還パス
１１ｂ 低抵抗帰還パス
１２、１６ 制御部
１５ 抵抗性帰還パス
１５ａ 単調減衰帰還パス
１５ｂ 減衰発振帰還パス
１５ｃ 発振帰還パス
１７ 第１帰還インバータ部
１７ａ 第１インバータ回路
１７ｂ 第１帰還回路
１８ 第２帰還インバータ部
１８ａ 第２インバータ回路
１８ｂ 第２帰還回路
２０ デジタル変換回路
２１ ラッチ回路
２１ａ 第１ＣＭＯＳインバータ
２１ｂ 第２ＣＭＯＳインバータ
３０ デジタル変換回路
３１ 第１選択回路
３２ 第２選択回路
Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２ 入力
Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２ 出力
ＶＤＤ 電源
Ｆ、Ｆ１、Ｆ２、ＳＥ、ＳＥ１、ＳＥ２ 外部入力端子
ＰＩＮＶ、ＮＩＮＶ ＭＯＳトランジスタ
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６ トランスミッションゲート
ＴＧ１１、ＴＧ１２、ＴＧ２１、ＴＧ２２ トランスミッションゲート
ＰＴＧ１、ＰＴＧ２、ＰＴＧ３、ＰＴＧ４、ＰＴＧ５、ＰＴＧ６ ＭＯＳトランジスタ
ＮＴＧ１、ＮＴＧ２、ＮＴＧ３、ＮＴＧ４、ＮＴＧ５、ＮＴＧ６ ＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５ インバータ素子
Ｃ１、Ｃ２、Ｃ３ 容量素子
Ｇ１、Ｇ２ 等価抵抗
Ｐａ、Ｐｂ、Ｎａ、Ｎｂ ＭＯＳトランジスタ
Ｑ 第１ＣＭＯＳインバータの出力
ＱＢ 第２ＣＭＯＳインバータの出力
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ＭＯＳトランジスタ
１０、１４ 帰還インバータ部
１０ａ インバータ回路
１０ｂ、１４ｂ 帰還回路
１１ 抵抗性帰還パス
１１ａ 高抵抗帰還パス
１１ｂ 低抵抗帰還パス
１２、１６ 制御部
１５ 抵抗性帰還パス
１５ａ 単調減衰帰還パス
１５ｂ 減衰発振帰還パス
１５ｃ 発振帰還パス
１７ 第１帰還インバータ部
１７ａ 第１インバータ回路
１７ｂ 第１帰還回路
１８ 第２帰還インバータ部
１８ａ 第２インバータ回路
１８ｂ 第２帰還回路
２０ デジタル変換回路
２１ ラッチ回路
２１ａ 第１ＣＭＯＳインバータ
２１ｂ 第２ＣＭＯＳインバータ
３０ デジタル変換回路
３１ 第１選択回路
３２ 第２選択回路
Ｖｉｎ、Ｖｉｎ１、Ｖｉｎ２ 入力
Ｖｏｕｔ、Ｖｏｕｔ１、Ｖｏｕｔ２ 出力
ＶＤＤ 電源
Ｆ、Ｆ１、Ｆ２、ＳＥ、ＳＥ１、ＳＥ２ 外部入力端子
ＰＩＮＶ、ＮＩＮＶ ＭＯＳトランジスタ
ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４、ＴＧ５、ＴＧ６ トランスミッションゲート
ＴＧ１１、ＴＧ１２、ＴＧ２１、ＴＧ２２ トランスミッションゲート
ＰＴＧ１、ＰＴＧ２、ＰＴＧ３、ＰＴＧ４、ＰＴＧ５、ＰＴＧ６ ＭＯＳトランジスタ
ＮＴＧ１、ＮＴＧ２、ＮＴＧ３、ＮＴＧ４、ＮＴＧ５、ＮＴＧ６ ＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５ インバータ素子
Ｃ１、Ｃ２、Ｃ３ 容量素子
Ｇ１、Ｇ２ 等価抵抗
Ｐａ、Ｐｂ、Ｎａ、Ｎｂ ＭＯＳトランジスタ
Ｑ 第１ＣＭＯＳインバータの出力
ＱＢ 第２ＣＭＯＳインバータの出力
Ｐ１、Ｐ２、Ｐ３、Ｐ４ ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３ ＭＯＳトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】