特開 2022-183815 半導体装置、スイッチング電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022183815

(43)【公開日】2022-12-13

(54)【発明の名称】半導体装置、スイッチング電源

(51)【国際特許分類】

   H03F 3/45 20060101AFI20221206BHJP

   H02M 3/155 20060101ALI20221206BHJP

【ＦＩ】

H03F3/45 110

H02M3/155 Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021091305

(22)【出願日】2021-05-31

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】山越 陽夫

【テーマコード（参考）】

5H730

5J500

【Ｆターム（参考）】

5H730AS05

5H730BB13

5H730BB57

5H730DD04

5H730EE13

5H730EE59

5H730FD01

5H730FG05

5H730XC04

5H730XC14

5J500AA01

5J500AA12

5J500AA47

5J500AC54

5J500AF19

5J500AH25

5J500AH29

5J500AK01

5J500AK02

5J500AK05

5J500AK09

5J500AM01

5J500AM02

5J500AM17

5J500AT01

5J500DN01

5J500DN12

5J500DN22

5J500DN23

5J500DP01

(57)【要約】

【課題】オペアンプの位相余裕を確保する。
【解決手段】半導体装置は、例えば、オペアンプ１０７ｅと、キャパシタＣ５が外付けされるように構成された外部端子ＳＳ／ＲＥＦと、オペアンプ１０７ｅの出力端及び反転入力端が共通に接続されるノードｎ１と外部端子ＳＳ／ＲＥＦとの間に接続されるように構成された抵抗Ｒｘと、を有する。
【選択図】図７

【特許請求の範囲】

【請求項1】

オペアンプと、
キャパシタが外付けされるように構成された外部端子と、
前記オペアンプの出力端及び反転入力端が共通に接続されるノードと前記外部端子との間に接続されるように構成された抵抗と、
を有する、半導体装置。

【請求項2】

前記オペアンプは、
フォールデッドカスコード回路を用いて構成された入力段と、
ソースフォロワまたはエミッタフォロワを用いて構成された出力段と、
を含む、請求項１に記載の半導体装置。

【請求項3】

前記オペアンプは、前記入力段の出力端と前記出力段の入力端との間に設けられるように構成された位相補償部をさらに含む、請求項２に記載の半導体装置。

【請求項4】

前記出力段は、
前記ソースフォロワまたは前記エミッタフォロワを形成するように構成された出力トランジスタと、
前記出力トランジスタを介して前記ノードに流し込まれるソース電流を生成するように構成された第１電流源と、
前記ノードから引き込まれるシンク電流を生成するように構成された第２電流源と、
を含む、請求項２または３に記載の半導体装置。

【請求項5】

前記ソース電流は、前記出力トランジスタの導通度に応じて最小値から最大値まで変化する可変値であり、前記シンク電流は、前記ソース電流の前記最小値よりも大きくかつ前記ソース電流の前記最大値よりも小さい固定値である、請求項４に記載の半導体装置。

【請求項6】

前記ソース電流の前記最大値から前記シンク電流を差し引いた差の絶対値を｜Ｉｓｏ｜とし、前記ソース電流が前記最大値から前記シンク電流と同値まで減少する間に前記外部端子に生じる電圧変化量をＶｓｌｐ１とし、前記抵抗の抵抗値をＲｘとしたときには、Ｖｓｌｐ１＝Ｒｘ×｜Ｉｓｏ｜が成立する、請求項５に記載の半導体装置。

【請求項7】

前記ソース電流の前記最小値から前記シンク電流を差し引いた差の絶対値を｜Ｉｓｉ｜とし、前記ソース電流が前記シンク電流と同値から前記最小値まで減少する間に前記外部端子に生じる電圧変化量をＶｓｌｐ２とし、前記抵抗の抵抗値をＲｘとしたときには、Ｖｓｌｐ２＝Ｒｘ×｜Ｉｓｉ｜が成立する、請求項５または６に記載の半導体装置。

【請求項8】

前記外部端子に現れる端子電圧を内部基準電圧として利用する、請求項１～７のいずれか一項に記載の半導体装置。

【請求項9】

スイッチング電源の出力電圧に応じた帰還電圧が前記内部基準電圧と一致するようにスイッチング出力段の駆動制御を行うように構成された出力帰還制御回路をさらに有する、請求項８に記載の半導体装置。

【請求項10】

請求項９に記載の半導体装置と、
入力電圧から前記出力電圧を生成するように構成された前記スイッチング出力段と、
を有する、スイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、オペアンプを有する半導体装置、及び、これを用いたスイッチング電源に関する。

【背景技術】

【0002】

従来、オペアンプの位相余裕を確保するための技術が種々提案されている（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－１６２４８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、従来の半導体装置では、オペアンプに大きな負荷容量が接続された場合にオペアンプの位相余裕を確保することが困難であった。

【0005】

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、オペアンプの位相余裕を確保することのできる半導体装置、及び、これを用いたスイッチング電源を提供することを目的とする。

【課題を解決するための手段】

【0006】

例えば、本明細書中に開示されている半導体装置は、オペアンプと、キャパシタが外付けされるように構成された外部端子と、前記オペアンプの出力端及び反転入力端が共通に接続されるノードと前記外部端子との間に接続されるように構成された抵抗とを有する。

【0007】

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

【発明の効果】

【0008】

本明細書中に開示されている発明によれば、オペアンプの位相余裕を確保することのできる半導体装置、及び、これを用いたスイッチング電源を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１はスイッチング電源の全体構成を示す図である。

【図2】図２は半導体装置の内部構成を示す図である。

【図3】図３は内部基準電圧生成回路の第１実施形態を示す図である。

【図4】図４は第１実施形態におけるオペアンプの一構成例を示す図である。

【図5】図５は第１実施形態におけるオペアンプの出力段を等価的に示す図である。

【図6】図６は第１実施形態におけるオペアンプの出力特性を示す図である。

【図7】図７は内部基準電圧生成回路の第２実施形態を示す図である。

【図8】図８は第２実施形態におけるオペアンプの一構成例を示す図である。

【図9】図９は第２実施形態におけるオペアンプの出力段を等価的に示す図である。

【図10】図１０は、第２実施形態におけるオペアンプの出力特性を示す図である。

【発明を実施するための形態】

【0010】

＜スイッチング電源＞
図１は、スイッチング電源の全体構成を示す図である。本構成例のスイッチング電源１は、入力電圧ＶＩＮ（例えば４～１６Ｖ）から所望の出力電圧ＶＯＵＴ（例えば０．６～５．５Ｖ）を生成する同期整流方式の降圧型ＤＣ／ＤＣコンバータであり、半導体装置１００と、これに外付けされる種々のディスクリート部品（例えばキャパシタＣ１～Ｃ５、インダクタＬ１、及び、抵抗Ｒ１～Ｒ５）と、を有する。

【0011】

なお、スイッチング電源１は、例えばＳｏＣ［system-on-a-chip］、ＦＰＧＡ［field-programmable gate array］若しくはマイクロプロセッサなどの降圧電源、または、サーバー若しくは基地局の降圧電源として好適に利用することが可能である。

【0012】

半導体装置１００は、スイッチング電源１を統括的に制御するモノリシック半導体集積回路装置（いわゆる電源制御ＩＣ）である。なお、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図に即して述べると、ＢＳＴ、ＡＧＮＤ、ＩＬＩＭ、ＭＯＤＥ、ＳＳ／ＲＥＦ、ＲＧＮＤ、ＦＢ、ＰＧＤ、ＶＩＮ、ＰＧＮＤ及びＶＣＣ）を有する。

【0013】

ＢＳＴ端子は、ブートストラップ用端子である。ＢＳＴ端子とＳＷ端子との間には、ブートストラップ用のキャパシタＣ４（例えば０．１μＦ）が外付けされる。なお、ＢＳＴ端子に現れるブースト電圧ＶＢ（≒ＶＳＷ＋ＶＣＣ）は、半導体措置１００に内蔵される上側トランジスタ（本図では不図示）のゲート駆動電圧となる。

【0014】

ＡＧＮＤ端子は、制御用回路（アナログ系回路）のグラウンド端子である。

【0015】

ＩＬＩＭ端子は、過電流検出値設定端子である。なお、過電流検出値ＩＯＣＰは、ＩＬＩＭ端子と接地端（＝ＡＧＮＤ端子）との間に外付けされる抵抗Ｒ１を用いて任意に設定することが可能である。

【0016】

ＭＯＤＥ端子は、スイッチング制御モード設定端子である。例えば、ＭＯＤＥ端子をプルアップしたり、ＭＯＤＥ端子と接地端（＝ＡＧＮＤ）との間に外付けされる抵抗Ｒ２を調整したりすることにより、スイッチング周波数（例えば６００ｋＨｚ、８００ｋＨｚ及び１ＭＨｚ）と動作モード（軽負荷モード及び固定ＰＷＭ[pulse width modulation]モード）の組み合わせを任意に切り替えることが可能である。

【0017】

ＳＳ／ＲＥＦ端子は、ソフトスタート時間設定端子／内部基準電圧設定端子である。例えば、ＳＳ／ＲＥＦ端子と接地端（＝ＲＧＮＤ端子）との間に外付けされるキャパシタＣ５の容量値に応じて出力電圧ＶＯＵＴのソフトスタート時間ｔＳＳを任意に調整することが可能である。なお、ソフトスタート機能により出力電圧ＶＯＵＴが緩やかに立ち上がるので、出力電圧ＶＯＵＴのオーバーシュートや突入電流を防ぐことができる。また、半導体装置１００では、出力電圧トラッキング機能のためにＳＳ／ＲＥＦ端子を用いて外部電源から内部基準電圧ＶＲＥＦを外部入力することができる。従って、内部基準電圧ＶＲＥＦについては、所定の目標値（例えば０．６Ｖ）まで起動した後、任意の電圧範囲で設定することが可能である。

【0018】

ＲＧＮＤ端子は、リモートセンスグラウンド端子である。なお、リモートセンス機能を省略する場合、ＲＧＮＤ端子に接続される構成要素をＡＧＮＤ端子に接続すればよい。

【0019】

ＦＢ端子は、出力電圧フィードバック端子である。ＦＢ端子は、出力電圧ＶＯＵＴの印加端と接地端（＝ＲＧＮＤ端子）との間に直列接続された抵抗Ｒ３及びＲ４相互間の接続ノード（＝帰還電圧ＶＦＢの印加端）に接続されている。なお、出力電圧ＶＯＵＴの目標値は、｛（Ｒ３＋Ｒ４）／Ｒ４｝×ＶＲＥＦとして設定することが可能である。

【0020】

ＥＮ端子は、イネーブル端子である。例えば、ＥＮ端子に印加されるイネーブル電圧ＶＥＮが上側閾値（例えば１．２２Ｖ）以上になると半導体装置１００が起動し、下側閾値（例えば１．０２Ｖ）以下になると半導体装置１００がシャットダウンする。なお、ＥＮ端子は、終端する必要がある。また、イネーブル電圧ＶＥＮは、入力電圧ＶＩＮの投入と同時（ＶＩＮ＝ＶＥＮ）または入力電圧ＶＩＮの投入後に起動することが望ましい。

【0021】

ＰＧＤ端子は、パワーグッド端子である。ＰＧＤ端子は、オープンドレイン出力形式のため、プルアップ用の抵抗Ｒ５を必要とする。なお、ＰＧＤ端子を使用しない場合には、ＰＧＤ端子をフローティング状態もしくはグラウンドに接続すればよい。

【0022】

ＶＩＮ端子は、電源入力端子である。ＶＩＮ端子と接地端（＝ＰＧＮＤ端子）との間には、入力平滑用のキャパシタＣ１（例えば０．１μＦ程度のセラミックキャパシタ）が外付けされる。キャパシタＣ１は、入力リップルノイズの低減に効果があり、ＶＩＮ端子及びＰＧＮＤ端子の極力近くに配置することでその効果を発揮する。

【0023】

ＳＷ端子は、スイッチング出力端子である。ＳＷ端子は、半導体装置１００に内蔵された上側トランジスタのソースと下側トランジスタのドレイン（本図ではいずれも不図示）に接続されており、矩形波状のスイッチ電圧ＶＳＷを出力する。なお、ＳＷ端子と出力電圧ＶＯＵＴの印加端との間にはインダクタＬ１が外付けされる。また、出力電圧ＶＯＵＴの印加端とＲＧＮＤ端子との間にはキャパシタＣ３（例えばセラミックキャパシタ）が外付けされる。このように、スイッチング電源１では、負荷に連続的な電流を供給するために出力平滑化用のＬＣフィルタが必要である。

【0024】

ＰＧＮＤ端子は、スイッチング出力段（＝パワー系回路）のグラウンド端子である。

【0025】

ＶＣＣ端子は、内部電源出力端子である。ＶＣＣ端子から出力される内部電源電圧ＶＣＣ（例えば３Ｖ）は、例えば、半導体装置１００の制御用回路（＝アナログ系回路）に供給される。なお、ＶＣＣ端子と接地端（＝ＡＧＮＤ端子）との間にはキャパシタＣ２（例えば１μＦ程度のセラミックキャパシタ）が外付けされる。

【0026】

＜半導体装置＞
図２は半導体装置１００の内部構成を示す図である。本構成例の半導体装置１００は、上側トランジスタ１０１と、下側トランジスタ１０２と、上側ドライバ１０３と、下側ドライバ１０４と、制御ロジック１０５と、内部電源電圧生成回路１０６と、内部基準電圧生成回路１０７と、エラーアンプ１０８と、位相補償回路１０９と、ランプ電圧生成回路１１０と、電圧重畳回路１１１と、メインコンパレータ１１２と、オン時間設定回路１１３と、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１１５と、コンパレータ１１６、１１７及び１１８と、低入力電圧誤動作防止回路１１９と、温度保護回路１２０と、負荷短絡保護回路１２１と、過電圧保護回路１２２と、パワーグッド回路１２３と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２４と、モードセレクタ１２５と、を有する。

【0027】

上側トランジスタ１０１（例えばＮチャネル型ＭＯＳ電界効果トランジスタ）のドレインは、ＶＩＮ端子に接続されている。上側トランジスタ１０１のソースは、ＳＷ端子に接続されている。上側トランジスタ１０１のゲートは、上側ゲート信号Ｇ１の印加端（＝上側ドライバ１０３の出力端）に接続されている。上側トランジスタ１０１は、上側ゲート信号Ｇ１がハイレベル（≒ＶＢ）であるときにオンして、上側ゲート信号Ｇ１がローレベル（≒ＶＳＷ）であるときにオフする。

【0028】

下側トランジスタ１０２（例えばＮチャネル型ＭＯＳ電界効果トランジスタ）のドレインは、ＳＷ端子に接続されている。下側トランジスタ１０２のソースは、ＰＧＮＤ端子に接続されている。下側トランジスタ１０２のゲートは、下側ゲート信号Ｇ２の印加端（＝下側ドライバ１０４の出力端）に接続されている。下側トランジスタ１０２は、下側ゲート信号Ｇ２がハイレベル（≒ＶＣＣ）であるときにオンして、下側ゲート信号Ｇ２がローレベル（≒ＰＧＮＤ）であるときにオフする。

【0029】

このように接続された上側トランジスタ１０１及び下側トランジスタ１０２は、半導体装置１００に外付けされたディスクリート部品（インダクタＬ１及びキャパシタＣ３）と共に、同期整流方式を採用した降圧型のスイッチング出力段を形成する。ただし、整流方式については、必ずしも同期整流方式に限定されるものではなく、下側トランジスタ１０２に代えて整流ダイオードを用いてもよい。

【0030】

なお、スイッチング電源１に大電流出力（例えば最大２０Ａ出力）が求められる場合には、上側トランジスタ１０１及び下側トランジスタ１０２としてオン抵抗の低い素子を用いることが望ましい。

【0031】

また、上側トランジスタ１０１及び下側トランジスタ１０２は、かならずしも半導体装置１００に内蔵する必要はなく、ディスクリート部品として半導体装置１００に外付けしても構わない。

【0032】

上側ドライバ１０３は、ブート電圧ＶＢとスイッチ電圧ＶＳＷの供給を受けて動作し、制御ロジック１０５から出力される上側制御信号Ｓ１に基づいて上側ゲート信号Ｇ１を生成する。例えば、上側ドライバ１０３は、上側制御信号Ｓ１がハイレベルであるときに上側ゲート信号Ｇ１をハイレベル（≒ＶＢ）とし、上側制御信号Ｓ１がローレベルであるときに上側ゲート信号Ｇ１をローレベル（≒ＶＳＷ）とする。

【0033】

下側ドライバ１０４は、内部電源電圧ＶＣＣ及び接地電圧ＰＧＮＤの供給を受けて動作し、制御ロジック１０５から出力される下側制御信号Ｓ２に基づいて、下側ゲート信号Ｇ２を生成する。例えば、下側ドライバ１０４は、下側制御信号Ｓ２がハイレベルであるときに下側ゲート信号Ｇ２をハイレベル（≒ＶＣＣ）とし、下側制御信号Ｓ２がローレベルであるときに下側ゲート信号Ｇ２をローレベル（≒ＰＧＮＤ）とする。

【0034】

制御ロジック１０５は、ＥＮ端子に入力されるイネーブル信号（＝イネーブル電圧ＶＥＮ）がハイレベルであるときに、固定オン時間制御方式で上側トランジスタ１０１及び下側トランジスタＮ２を相補的にオン／オフする。

【0035】

より具体的に述べると、制御ロジック１０５は、上側トランジスタ１０１をオンして下側トランジスタＮ２をオフするときに上側制御信号Ｓ１をハイレベルとして下側制御信号Ｓ２をローレベルとする。また、制御ロジック１０５は、上側トランジスタ１０１をオフして下側トランジスタ１０２をオンするときに上側制御信号Ｓ２をローレベルとして下側制御信号Ｓ２をハイレベルとする。

【0036】

このように、スイッチング出力段を形成する上側トランジスタ１０１及び下側トランジスタ１０２が相補的にオン／オフされると、ＳＷ端子に矩形波状（ハイレベル：ＶＢ、ローレベル：ＰＧＮＤ）のスイッチ電圧ＶＳＷが生成される。スイッチング電源１は、このスイッチ電圧ＶＳＷをＬＣフィルタ（＝インダクタＬ１及びキャパシタＣ３）で整流及び平滑することにより、所望の出力電圧ＶＯＵＴを生成することができる。

【0037】

また、制御ロジック１０５は、過大な貫通電流を防止するために上側トランジスタ１０１及び下側トランジスタ１０２の同時オン防止機能も備えている。さらに、制御ロジック１０５は、各種の保護信号（ＨＯＣＰ、ＬＯＣＰ、ＺＸ／ＲＯＣＰ、ＵＶＬＯ、ＴＳＤ、ＳＣＰ及びＯＶＰ）に基づいて上側トランジスタ１０１及び下側トランジスタ１０２のオン／オフ駆動を強制的に停止する機能も備えている。例えば、制御ロジック１０５は、異常検出時に上側制御信号Ｓ１及び下側制御信号Ｓ２をいずれもローレベルとすることにより、上側トランジスタ１０１及び下側トランジスタ１０２をいずれもオフさせる。

【0038】

内部電源電圧生成回路１０６は、内部電源電圧ＶＣＣ（例えば３Ｖ）を生成してＶＣＣ端子及び半導体装置１００の各部に出力する。

【0039】

内部基準電圧生成回路１０７は、ＥＮ端子に入力されるイネーブル信号（＝イネーブル電圧ＶＥＮ）がハイレベルであるときに、内部電源電圧ＶＣＣから所定の内部基準電圧ＶＲＥＦを生成してＳＳ／ＲＥＦ端子に出力する。

【0040】

エラーアンプ１０８は、ＲＧＮＤ端子を基準電位として動作し、非反転入力端（＋）に入力される内部基準電圧ＶＲＥＦと、反転入力端（－）に入力される帰還電圧ＶＦＢとの差分に応じた誤差信号Ｓａを生成する。従って、誤差信号Ｓａは、ＶＲＥＦ＞ＶＦＢであるときに上昇し、ＶＲＥＦ＜ＶＦＢであるときに低下する。

【0041】

位相補償回路１０９は、エラーアンプ１０８の発振を防止する機能部であり、例えば、エラーアンプ１０９の出力端と接地端との間に接続されたキャパシタ１０９を含む。

【0042】

ランプ電圧生成回路１１０は、鋸波形または三角波形のランプ電圧ＶＲを生成する。

【0043】

電圧重畳回路１１１は、帰還電圧ＶＦＢにランプ電圧ＶＲを重畳してスロープ信号Ｓｂを生成する。

【0044】

メインコンパレータ１１２は、非反転入力端（＋）に入力される誤差信号Ｓａと、反転入力端（－）に入力されるスロープ信号Ｓｂとを比較することにより、比較信号Ｓｃを生成してオン時間設定回路１１３に出力する。なお、比較信号Ｓｃは、Ｓａ＞Ｓｂであるときにハイレベルとなり、Ｓａ＜Ｓｂであるときにローレベルとなる。すなわち、メインコンパレータ１１２は、比較信号Ｓｃをハイレベルに立ち上げることにより、出力電圧ＶＯＵＴが目標値よりも低下したことをオン時間設定回路１１３にフィードバックする。

【0045】

オン時間設定回路１１３は、比較信号Ｓｃがハイレベルに立ち上がったときに所定のオン時間Ｔｏｎを設定する。制御ロジック１０５は、このオン時間Ｔｏｎが経過するまで、上側トランジスタ１０１をオンして下側トランジスタＮ２をオフする。

【0046】

このように、上記構成要素のうち、エラーアンプ１０８、メインコンパレータ１１２、及び、オン時間設定回路１１３は、帰還電圧ＶＦＢが内部基準電圧ＶＲＥＦと一致するように固定オン時間制御方式でスイッチング出力段の駆動制御を行う出力帰還制御回路を形成している。

【0047】

ただし、出力帰還制御方式は、必ずしも固定オン時間制御方式に限定されるものではなく、電圧モード制御方式、電流モード制御方式、または、ヒステリシス制御方式（リップル制御方式）などを採用してもよい。

【0048】

トランジスタ１１４のドレインは、ＶＣＣ端子（＝内部電源電圧ＶＣＣの印加端）に接続されている。また、トランジスタ１１４のソースは、ＢＳＴ端子（＝ブート電圧ＶＢの印加端）に接続されている。このように接続されたトランジスタ１１４は、ＢＳＴ端子とＳＷ端子との間に外付けされたキャパシタＣ４と共にブートストラップ回路を形成する。

【0049】

なお、トランジスタ１１４は、制御ロジック１０５からゲートに入力される制御信号Ｓ３（＝基本的に制御信号Ｓ１と同一の論理レベルを持つ２値信号）がローレベルであるときにオンして、制御信号Ｓ３がハイレベルであるときにオフする。

【0050】

上記のブートストラップ回路は、スイッチ電圧ＶＳＷよりも常にキャパシタＣ４の両端間電圧（≒ＶＣＣ）だけ高いブート電圧ＶＢ（≒ＶＳＷ＋ＶＣＣ）を生成する。つまり、ブート電圧ＶＢは、スイッチ電圧ＶＳＷのハイレベル期間（ＶＳＷ≒ＶＩＮ）にはＶＢ≒ＶＩＮ＋ＶＣＣとなり、スイッチ電圧ＶＳＷのローレベル期間（ＶＳＷ≒ＰＧＮＤ）にはＶＢ≒ＶＣＣとなる。

【0051】

このようにして生成されるブート電圧ＶＢは、上側ドライバ１０３に供給されており、上側ゲート信号Ｇ１のハイレベル（＝上側トランジスタ１０１をオンするためのゲート電圧）として用いられる。従って、上側トランジスタ１０１のオン期間には、上側ゲート信号Ｇ１のハイレベル（≒ＶＢ）がスイッチ電圧ＶＳＷのハイレベル（≒ＶＩＮ）よりも高い電圧値（≒ＶＩＮ＋ＶＣＣ）まで引き上げられるので、上側トランジスタ１０１のゲート・ソース間電圧を高めて上側トランジスタ１０１を確実にオンすることが可能となる。

【0052】

なお、ブートストラップ回路の構成要素としては、トランジスタ１１４に代えて、アノードがＶＣＣ端子に接続されてカソードがＢＳＴ端子に接続されたダイオードを用いてもよい。この場合、ブート電圧ＶＢは、ＶＢ≒ＶＳＷ＋ＶＣＣ－Ｖｆ（ただし、Ｖｆはダイオードの順方向降下電圧）となる。

【0053】

トランジスタ１１５のドレインは、ＳＷ端子（＝スイッチ電圧ＶＳＷの印加端）に接続されている。トランジスタ１１５のソースは、ＰＧＮＤ端子（＝パワー系回路の接地端）に接続されている。なお、トランジスタ１１４は、制御ロジック１０５からゲートに入力される制御信号Ｓ４がハイレベルであるときにオンして制御信号Ｓ４がローレベルであるときにオフする。

【0054】

このように接続されたトランジスタ１１５は、半導体装置１００を動作状態からイネーブル制御でシャットダウンするときに出力平滑用のキャパシタＣ３をディスチャージするための抵抗負荷（例えば８０Ω）として機能する。すなわち、半導体装置１００のシャットダウンにより上側トランジスタ１０１及び下側トランジスタ１０２をいずれもオフするときに、トランジスタ１１５をオンするとよい。なお、出力電圧ＶＯＵＴは、例えば、目標値の１０％までディスチャージしてもよい。

【0055】

コンパレータ１１６は、スイッチング周期の１サイクル毎に上側トランジスタ１０１の両端間電圧（＝ＶＩＮ－ＶＳＷ）を監視して上側過電流検出信号ＨＯＣＰを生成する。上側トランジスタ１０１がオンしているときに、上側トランジスタ１０１に流れる電流が過電流検出値ＩＯＣＰＨに達すると、上側過電流検出信号ＨＯＣＰがハイレベルとなる。このとき、制御ロジック１０５は、上側トランジスタ１０１をオフして下側トランジスタ１０２をオンする。

【0056】

コンパレータ１１７は、スイッチング周期の１サイクル毎に下側トランジスタ１０２の両端間電圧（＝ＶＳＷ）を監視して下側過電流検出信号ＬＯＣＰを生成する。下側トランジスタ１０２がオンしているときに、下側トランジスタ１０２に流れる電流が過電流検出値ＩＯＣＰＬに達すると、下側過電流検出信号ＬＯＣＰがハイレベルとなる。このとき、制御ロジック１０５は、帰還電圧ＦＢが内部基準電圧ＶＲＥＦを下回っても上側トランジスタ１０１をオフして下側トランジスタ１０２をオンした状態を継続する。その後、下側トランジスタ１０２に流れる電流が上限値を下回ると、上側トランジスタ１０１をオンすることが可能となる。

【0057】

コンパレータ１１８は、スイッチング周期の１サイクル毎に下側トランジスタ１０２の両端間電圧（＝ＶＳＷ）を監視してゼロクロス／シンク（リバース）過電流検出信号ＺＸ／ＲＯＣＰを生成する。例えば、軽負荷モードでは、制御ロジック１０５は、下側トランジスタ１０２がオンしているときに下側トランジスタ１０２に流れる電流のゼロクロスタイミングを検出して下側トランジスタ１０２をオフする。また、固定ＰＷＭモードでは、制御ロジック１０５は、下側トランジスタ１０２がオンしているときにＳＷ端子から下側トランジスタ１０２に向けて流れるシンク電流（リバース電流）が上限値に達したことを検出し、下側トランジスタ１０２をオフして上側トランジスタ１０１をオンする。

【0058】

低入力電圧誤動作防止回路１１９は、入力電圧ＶＩＮ及び内部電源電圧ＶＣＣを監視してＵＶＬＯ［under voltage lock out］保護を掛ける。例えば、入力電圧ＶＩＮが１．８５Ｖ以下または内部電源電圧ＶＣＣが２．５Ｖ以下になると、半導体装置１００がシャットダウンする。一方、入力電圧ＶＩＮが２．４Ｖ以上かつ内部電源電圧ＶＣＣが２．８Ｖ以上になると、半導体装置１００が起動する。

【0059】

温度保護回路１２０は、半導体装置１００の接合部温度Ｔｊを監視して温度保護を掛ける。例えば、接合部温度Ｔｊが１７５℃以上になると、半導体装置１００がシャットダウンする。その後、接合部温度Ｔｊが１５０℃以下（ヒステリシス２５℃）になると、半導体装置１００が自動で再起動する。

【0060】

負荷短絡保護回路１２１は、帰還電圧ＶＦＢと過電流保護状態を監視して負荷短絡保護を掛ける。例えば、半導体装置１００の起動後、帰還電圧ＶＦＢが内部基準電圧ＶＲＥＦの８０％以下になるか、スイッチング周期の複数サイクル（例えば３１サイクル）に亘って過電流保護が連続的に掛かると、半導体装置１００がシャットダウンする。なお、シャットダウン後に１１７ｍｓが経過すると、半導体装置１００が自動で再起動する。

【0061】

過電圧保護回路１２２は、帰還電圧ＶＦＢを監視して過電圧保護を掛ける。例えば、帰還電圧ＶＦＢが内部基準電圧ＶＲＥＦの１１６％以上になると、下側トランジスタ１０２がオンして出力電圧ＶＯＵＴの上昇が抑制される。その後、帰還電圧ＶＦＢが内部基準電圧ＶＲＥＦの１０５％以下になると、通常動作状態に復帰する。

【0062】

パワーグッド回路１２３は、帰還電圧ＶＦＢを監視してトランジスタ１２４のオン／オフ制御（延いてはパワーグッド信号ＰＧＤの出力制御）を行う。例えば、出力電圧ＶＯＵＴが目標値の９２．５％～１０５％に達し、その状態が０．９ｍｓに亘って継続すると、トランジスタ１２４がオフされる。一方、出力電圧ＶＯＵＴが目標値の１１６％以上または８０％以下になると、トランジスタ１２４がオンされる。

【0063】

トランジスタ１２４のドレインは、ＰＧＤ端子に接続されている。トランジスタ１２４のソースは、接地端（＝ＡＧＮＤ端子）に接続されている。トランジスタ１２４は、先述のように、パワーグッド回路１２３によりオン／オフされる。トランジスタ１２４がオンしているときには、ＰＧＤ端子がハイインピーダンス状態となる。一方、トランジスタ１２４がオフしているときには、ＰＧＤ端子が接地端にプルダウンされる。このようなパワーグッド機能を具備することにより、システム全体のシーケンス制御が可能となる。

【0064】

モードセレクタ１２５は、ＭＯＤＥ端子の状態に応じてスイッチング周波数ＦＲＥＱと動作モードＭＯＤＥを設定する。なお、動作モードとして軽負荷モードが選択されている場合、重負荷状態ではＰＷＭモード制御でスイッチング動作し、軽負荷状態では効率を向上させるためにＬＬＭ［light load mode］モード制御でスイッチング動作する。一方、動作モードとして固定ＰＷＭモードが選択されている場合には、負荷の重さに依ることなく強制的にＰＷＭモード制御でスイッチング動作する。軽負荷モードでは、軽負荷領域での効率が改善されるので、待機時電力を抑えたい機器に好適である。

【0065】

＜内部基準電圧生成回路（第１実施形態）＞
図３は、内部基準電圧生成回路１０７の第１実施形態を示す図である。第１実施形態の内部基準電圧生成回路１０７は、第１内部基準電圧生成部１０７ａと、第２内部基準電圧生成部１０７ｂと、抵抗１０７ｃ及び１０７ｄと、オペアンプ１０７ｅ及び１０７ｆと、抵抗１０７ｇ及び１０７ｈと、を含む。

【0066】

第１内部基準電圧生成部１０７ａは、ＡＧＮＤ端子を基準電位として動作し、内部電源電圧ＶＣＣ（例えば３Ｖ）から内部基準電圧ＶＲＥＦ１（例えば１．２Ｖ）を生成する。なお、第１内部基準電圧ＶＲＥＦ１は、低入力電圧誤動作防止回路１１９及び温度保護回路１２０などに出力される。

【0067】

第２内部基準電圧生成部１０７ｂは、ＲＧＮＤ端子を基準電位として動作し、内部電源電圧ＶＣＣ（例えば３Ｖ）から内部基準電圧ＶＲＥＦ２（例えば１．２Ｖ）を生成する。

【0068】

抵抗１０７ｃ及び１０７ｄは、内部基準電圧ＶＲＥＦ２の印加端と接地端（＝ＲＧＮＤ端子）との間に直列接続されており、相互間の接続ノードから分圧電圧ＶＤＩＶ１（例えば０．６Ｖ）を出力する。なお、抵抗１０７ｃ及び１０７ｄは、それぞれの抵抗値を微調整する機能（例えばトリミング機能）を備えていてもよい。また、抵抗１０７ｃ及び１０７ｄに代えて、複数の分圧電圧を引き出すことのできる抵抗ラダーを用いてもよい。

【0069】

オペアンプ１０７ｅの非反転入力端（＋）は、分圧電圧ＶＤＩＶ１の印加端（＝抵抗１０７ｃ及び１０７ｄ相互間の接続ノード）に接続されている。オペアンプ１０７ｅの出力端及び反転入力端（－）は、ノードｎ１に共通に接続されている。このように接続されたオペアンプ１０７ｅは、分圧電圧ＶＤＩＶ１を内部基準電圧ＶＲＥＦとして後段に出力するバッファアンプとして機能する。

【0070】

なお、第１実施形態の内部基準電圧生成回路１０７において、ノードｎ１は、ＳＳ／ＲＥＦ端子に直接接続されている。

【0071】

オペアンプ１０７ｆの非反転入力端（＋）は、ＳＳ／ＲＥＦ端子に接続されている。オペアンプ１０７ｆの反転入力端（－）は、分圧電圧ＶＤＩＶ２の印加端（＝抵抗１０７ｇ及び１０７ｈ相互間の接続ノード）に接続されている。オペアンプ１０７ｆの出力端は、内部基準電圧ＶＲＥＦ３（例えば１．２Ｖ）の出力端に接続されている。

【0072】

抵抗１０７ｇ及び１０７ｈは、内部基準電圧ＶＲＥＦ３の印加端と接地端（＝ＲＧＮＤ端子）との間に直列接続されており、相互間の接続ノードから分圧電圧ＶＤＩＶ２（例えば０．６Ｖ）を出力する。なお、抵抗１０７ｇ及び１０７ｈは、それぞれの抵抗値を微調整する機能（例えばトリミング機能）を備えていてもよい。また、抵抗１０７ｇ及び１０７ｈに代えて、複数の内部基準電圧を引き出すことのできる抵抗ラダーを用いてもよい。

【0073】

図４は、第１実施形態におけるオペアンプ１０７ｅの一構成例を示す図である。本構成例のオペアンプ１０７ｅは、入力段ｅ１と、出力段ｅ２と、位相補償部ｅ３と、を含む。

【0074】

入力段ｅ１は、いわゆるＰＭＯＳ入力型のフォールデッドカスコード回路であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１～Ｐ４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１～Ｎ４と、電流源ＣＳ０と、を含む。

【0075】

電流源ＣＳ０の第１端は、電源端に接続されている。電流源ＣＳ０の第２端は、トランジスタＰ１及びＰ２それぞれのソースに接続されている。トランジスタＰ１のゲートは、オペアンプ１０７ｅの非反転入力端（＋）として、分圧電圧ＶＤＩＶ１の入力端に接続されている。一方、トランジスタＰ２のゲートは、オペアンプ１０７ｅの反転入力端（－）として、ノードｎ１（延いては、内部基準電圧ＶＲＥＦが現れるＳＳ／ＲＥＦ端子）に接続されている。

【0076】

トランジスタＰ３及びＰ４それぞれのソースは、いずれも電源端に接続されている。トランジスタＰ３及びＰ４それぞれのゲートは、いずれもトランジスタＰ３のドレインに接続されている。トランジスタＰ３及びＰ４それぞれのドレインは、トランジスタＮ１及びＮ２それぞれのドレインに接続されている。トランジスタＮ１及びＮ２それぞれのゲートは、いずれもバイアス電圧ＢＩＡＳ１の印加端に接続されている。なお、トランジスタＮ２及びＰ４それぞれのドレインは、ノード電圧ＶＡの出力端に相当する。

【0077】

トランジスタＮ１のソースとトランジスタＮ３のドレインは、いずれもトランジスタＰ１のドレインに接続されている。トランジスタＮ２のソースとトランジスタＮ４のドレインは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＮ３及びＮ４それぞれのゲートは、いずれもバイアス電圧ＢＩＡＳ２の印加端に接続されている。トランジスタＮ３及びＮ４それぞれのソースは、いずれも接地端に接続されている。

【0078】

このように、入力段ｅ１としてフォールデッドカスコード回路を用いることにより、２段構成の増幅段と同等のゲインを獲得することができる。

【0079】

出力段ｅ２は、いわゆるＮＭＯＳ出力型のソースフォロワであり、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ５（＝出力トランジスタに相当）と、電流源ＣＳ１及びＣＳ２を含む。なお、本図では、説明の便宜上、出力段ｅ３の構成要素として、外付けのキャパシタＣ５が含められている。

【0080】

電流源ＣＳ１の第１端は、電源端に接続されている。電流源ＣＳ１の第２端は、トランジスタＮ５のドレインに接続されている。トランジスタＮ５のゲートは、ノード電圧ＶＡの印加端（＝トランジスタＮ２及びＰ４それぞれのドレイン）に接続されている。トランジスタＮ５のソースと電流源ＣＳ２の第１端は、いずれもノードｎ１に接続されている。電流源ＣＳ２の第２端は、接地端に接続されている。ノードｎ１は、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）に直接接続されている。

【0081】

このように、出力段ｅ２としてソースフォロアを用いることにより、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）が低インピーダンスとなる。従って、オペアンプ１０７ｅのポールを高周波側にシフトすることが可能となる。

【0082】

なお、ソースフォロワに代えてエミッタフォロワを用いる場合には、例えばトランジスタＮ５をｎｐｎ型のバイポーラトランジスタに置き換えればよい。その場合、先の説明における「ソース」、「ドレイン」及び「ゲート」をそれぞれ「エミッタ」、「コレクタ」及び「ベース」に読み替えて理解すれば足りる。

【0083】

なお、電流源ＣＳ１は、トランジスタＮ５を介してノードｎ１に流し込まれるソース電流Ｉ１を生成する。一方、電流源ＣＳ２は、ノードｎ２から接地端に向けて引き抜かれるシンク電流Ｉ２を生成する。ここで、ソース電流Ｉ１は、トランジスタＮ５の導通度に応じて最小値Ｉ１ｍｉｎから最大値Ｉ１ｍａｘまで変化する可変値（例えば０～４８μＡ）である。一方、シンク電流Ｉ２は、ソース電流Ｉ１の最小値Ｉ１ｍｉｎよりも大きくかつソース電流Ｉ１の最大値Ｉ１ｍａｘよりも小さい固定値（例えば１２μＡ）である。

【0084】

従って、ノードｎ１から内部基準電圧ＶＲＥＦの出力端に向かう方向を正とし、ソース電流Ｉ１の最大値Ｉ１ｍａｘからシンク電流Ｉ２を差し引いた差をＩｓｏ（＞０）とし、ソース電流Ｉ１の最小値Ｉ１ｍｉｎからシンク電流Ｉ２を差し引いた差をＩｓｉ（＜０）とした場合、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）に流れる出力電流ＩＯＵＴ（＝Ｉ１－Ｉ２）は、所定の出力範囲Ｉｓｉ～Ｉｓｏ（例えば－１２μＡ～＋３６μＡ）で変化する。

【0085】

位相補償部ｅ３は、入力段ｅ１の出力端と出力段ｅ２の入力端との間に設けられたキャパシタＣａ及びＣｂと抵抗Ｒａを含む。接続関係について述べると、キャパシタＣａ及び抵抗Ｒａそれぞれの第１端は、いずれもノード電圧ＶＡの印加端（＝トランジスタＮ２及びＰ４それぞれのドレイン）に接続されている。抵抗Ｒａの第２端は、キャパシタＣｂの第１端に接続されている。キャパシタＣａ及びＣｂそれぞれの第２端は、いずれも接地端に接続されている。

【0086】

本構成例のオペアンプ１０７ｅでは、トランジスタＰ１及びＰ２それぞれのドレインに現れるノード電圧Ｖ１及びＶ２が互いに一致するように、トランジスタＮ２及びＰ４の接続ノードから出力されるノード電圧ＶＡが制御される。

【0087】

つまり、電流源ＣＳ１からトランジスタＮ５を介してノードｎ１に流れ込むソース電流Ｉ１と、ノードｎ１から電流源ＣＳ２に引き込まれるシンク電流Ｉ２が釣り合う状態（ＩＯＵＴ＝０）となるように、トランジスタＮ５の導通度が制御される。

【0088】

その結果、オペアンプ１０７ｅの出力平衡状態（定常状態）では、トランジスタＰ１のゲートに入力される分圧電圧ＶＤＩＶ１と、トランジスタＰ２のゲートに入力される内部基準電圧ＶＲＥＦが互いに一致する。

【0089】

図５は、第１実施形態におけるオペアンプ１０７ｅの出力段ｅ２を等価的に示す図である。本図において、Ｖｇｓ及びｇｍは、それぞれ、トランジスタＮ５のゲート・ソース間電圧及びトランスコンダクタンスを示している。また、Ｃ５はキャパシタＣ５の容量値を示している。

【0090】

オペアンプ１０７ｅを設計する際には、所望のゲインを獲得しつつ十分な位相余裕を確保しておく必要がある。そのため、理想的には、ポールが単一となるようにオペアンプ１０７ｅの回路設計を行うことが望ましい。具体的に述べると、出力段ｅ３のポールは、ゲインを獲得するために高インピーダンスとなるトランジスタＮ５のゲート（＝ノード電圧ＶＡの印加端）のみとしたい。

【0091】

しかしながら、第１実施形態のオペアンプ１０７ｅでは、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）が帰還ノードとして反転入力端（－）に直接接続されている。そのため、内部基準電圧ＶＲＥＦは、ノード電圧ＶＡから次の（１）式で表される。

【0092】

【数1】

【0093】

上記（１）式より、第１実施形態のオペアンプ１０７ｅでは、トランジスタＮ５のゲート（＝ノード電圧ＶＡの印加端）だけでなく、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）にもポールを生じることが分かる。このようにオペアンプ１０７ｅに２つ以上のポールが存在する場合には、ゼロ点を作るなどして発振を抑制する必要がある。

【0094】

なお、先にも述べたように、出力段ｅ２としてソースフォロアを用いることにより、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）を低インピーダンスとすることができるので、出力ノードのポールを高周波側にシフトすることが可能である。

【0095】

しかしながら、ＳＳ／ＲＥＦ端子に外付けされるキャパシタＣ５の容量値が大きいときには、出力ノードのポールが低周波側にシフトしてしまう。その結果、十分な位相余裕を確保することができなくなり、最悪の場合にはオペアンプ１０７ｅが発振してしまう。

【0096】

図６は、第１実施形態におけるオペアンプ１０７ｅの出力特性を示す図である。なお、横軸は内部基準電圧ＶＲＥＦを示しており、縦軸は出力電流ＩＯＵＴを示している。

【0097】

本図で示したように、出力電流ＩＯＵＴは、オペアンプ１０７ｅの出力平衡状態（ＶＲＥＦ＝ＶＤＩＶ１）で０Ａとなるように、所定の出力範囲Ｉｓｉ～Ｉｓｏ（例えば－１２μＡ～＋３６μＡ）で変化する。なお、出力電流ＩＯＵＴの出力範囲Ｉｓｉ～Ｉｓｏは、出力段ｅ２に導入された電流源ＣＳ１及びＣＳ２を用いて任意に調整することができる。

【0098】

ただし、第１実施形態のオペアンプ１０７ｅでは、出力電流ＩＯＵＴの傾き（＝内部基準電圧ＶＲＥＦに対する変化量）が大きく、半導体装置１００の起動時に内部基準電圧ＶＲＥＦのオーバーシュートを生じるおそれがある。

【0099】

以下では、オペアンプ１０７ｅの位相余裕を十分に確保しつつ、出力電流ＩＯＵＴに適切な傾きを付与することのできる第２実施形態を提案する。

【0100】

＜内部基準電圧生成回路（第２実施形態）＞
図７は、内部基準電圧生成回路１０７の第２実施形態を示す図である。第２実施形態の内部基準電圧生成回路１０７は、先の第１実施形態（図３）を基本としつつ、さらに抵抗Ｒｘを含んでいる。そこで、既出の構成要素については、図３と同一の符号を付すことで重複した説明を省略し、以下では、第２実施形態の特徴部分について重点的に説明する。

【0101】

本図で示すように、抵抗Ｒｘは、オペアンプ１０７ｅの出力端及び反転入力端（－）が共通に接続されるノードｎ１とＳＳ／ＲＥＦ端子との間に接続されている。すなわち、オペアンプ１０７ｅの反転入力端（－）（＝トランジスタＰ２のゲート）には、内部基準電圧ＶＲＥＦではなく、ノードｎ１のノード電圧Ｖｎ１が負帰還入力されている。なお、抵抗Ｒｘの抵抗値は、１ｋΩ程度に設計するとよい。

【0102】

図８は、第２実施形態におけるオペアンプ１０７ｅの一構成例を示す図である。本構成例のオペアンプ１０７ｅは、基本的に先出の図４と同様の構成であり、オペアンプ１０７ｅの出力端及び反転入力端（－）が共通に接続されるノードｎ１とＳＳ／ＲＥＦ端子との間に抵抗Ｒｘが接続されている。なお、本図では、説明の便宜上、出力段ｅ３の構成要素として、第２実施形態で新たに追加された抵抗Ｒｘが含められている。

【0103】

図９は、第２実施形態におけるオペアンプ１０７ｅの出力段ｅ２を等価的に示す図である。本図において、Ｖｇｓ及びｇｍは、それぞれ、トランジスタＮ５のゲート・ソース間電圧及びトランスコンダクタンスを示している。また、Ｃ５はキャパシタＣ５の容量値を示しており、Ｒｘは抵抗Ｒｘの抵抗値を示している。

【0104】

第２実施形態のオペアンプ１０７ｅでは、抵抗Ｒｘの導入により、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）と帰還ノードが別になっている。本図に即して述べると、オペアンプ１０７ｅの反転入力端（－）（＝トランジスタＰ２のゲート）には、抵抗Ｒｘの下流側から引き出される内部基準電圧ＶＲＥＦではなく、抵抗Ｒｘの上流側から引き出されるノード電圧Ｖｎ１が負帰還入力されている。なお、ノード電圧Ｖｎ１は、ノード電圧ＶＡから次の（２）式で表される。

【0105】

【数2】

【0106】

上記（２）式より、第２実施形態のオペアンプ１０７ｅでは、内部基準電圧ＶＲＥＦの出力ノード（＝ＳＳ／ＲＥＦ端子）にポールとゼロ点を生じることが分かる。従って、位相進みと位相遅れが互いに相殺されるので、オペアンプ１０７ｅの位相余裕を十分に確保することができる。その結果、ＳＳ／ＲＥＦ端子に外付けすることのできるキャパシタＣ５の仕様範囲を拡大することが可能となる。

【0107】

なお、抵抗ＲｘとキャパシタＣ５は、一見するとＲＣフィルタを形成しているように見える。しかしながら、抵抗Ｒｘは、内部基準電圧ＶＲＥＦのノイズ除去などを目的とするものではなく、意図的にオープンループ特性でゼロ点を発生させる目的で導入されたものであり、その技術的意義は全く異なる。参考値として、抵抗Ｒｘが１ｋΩ程度、キャパシタＣ５が１０００ｐＦ～１μＦ程度としてもよい。

【0108】

図１０は、第２実施形態におけるオペアンプ１０７ｅの出力特性を示す図である。先の図６と同じく、横軸は内部基準電圧ＶＲＥＦを示しており、縦軸は出力電流ＩＯＵＴを示している。

【0109】

本図で示すように、第２実施形態のオペアンプ１０７ｅでは、抵抗Ｒｘの導入に伴い、出力電流ＩＯＵＴの傾き（＝内部基準電圧ＶＲＥＦに対する変化量）を先出の第１実施形態（図６）よりも緩やかなものとすることができる。

【0110】

本図に即して述べると、ＶＲＥＦ＜ＶＬ（＜ＶＤＩＶ１）であるときには、出力段ｅ３を形成するトランジスタＮ５の導通度が最大値まで引き上げられて出力電流ＩＯＵＴが正側最大値Ｉｓｏ（＝Ｉ１ｍａｘ－Ｉ２）に固定される。

【0111】

一方、ＶＬ＜ＶＲＥＦ＜ＶＨであるときには、トランジスタＮ５の導通度が徐々に引き下げられる。その結果、出力電流ＩＯＵＴは、オペアンプ１０７ｅの出力平衡状態（ＶＲＥＦ＝ＶＤＩＶ１）で０Ａとなるように所定の出力範囲Ｉｓｉ～Ｉｓｏ（例えば－１２μＡ～＋３６μＡ）で変化する。

【0112】

また、（ＶＤＩＶ１＜）ＶＨ＜ＶＲＥＦであるときには、トランジスタＮ５の導通度が最低値まで引き下げられて出力電流ＩＯＵＴが負側最大値Ｉｓｉ（＝Ｉ１ｍｉｎ－Ｉ２）に固定される。

【0113】

従って、内部基準電圧ＲＥＦが分圧電圧ＶＤＩＶ１に近付くにつれて、出力電流ＩＯＵＴが緩やかに減少していくので、半導体装置１００の起動時における内部基準電圧ＶＲＥＦのオーバーシュートを抑制することが可能となる。

【0114】

なお、本図中のＶｓｌｐ１は、出力電流ＩＯＵＴが正側最大値Ｉｓｏから０まで変化する間、すなわち、ソース電流Ｉ１が最大値Ｉ１ｍａｘからシンク電流Ｉ２と同値まで減少する間に生じる内部基準電圧ＶＲＥＦの変化量（＝ＶＤＩＶ１－ＶＬ）を示している。このとき、Ｖｓｌｐ１＝Ｒｘ×｜Ｉｓｏ｜（ただし、｜Ｉｓｏ｜は正側最大値Ｉｓｏの絶対値）が成立する。従って、同式から、抵抗Ｒｘの抵抗値を決定することが可能である。

【0115】

また、本図中のＶｓｌｐ２は、出力電流ＩＯＵＴが０から負側最大値Ｉｓｉまで変化する間、すなわち、ソース電流Ｉ１がシンク電流Ｉ２と同値から最小値Ｉ１ｍｉｎまで減少する間に生じる内部基準電圧ＶＲＥＦの変化量（＝ＶＨ－ＶＤＩＶ１）を示している。このとき、Ｖｓｌｐ２＝Ｒｘ×｜Ｉｓｉ｜（ただし、｜Ｉｓｉ｜は負側最大値Ｉｓｉの絶対値）が成立する。従って、同式から、抵抗Ｒｘの抵抗値を決定することが可能である。

【0116】

なお、｜Ｉｓｏ｜＝｜Ｉｓｉ｜である場合には、Ｖｓｌｐ１＝Ｖｓｌｐ２となるので、いずれの式を用いても抵抗Ｒｘの抵抗値を決定することができる。

【0117】

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

【0118】

例えば、本明細書中に開示されている半導体装置は、オペアンプと、キャパシタが外付けされるように構成された外部端子と、前記オペアンプの出力端及び反転入力端が共通に接続されるノードと前記外部端子との間に接続されるように構成された抵抗と、を有する構成（第１の構成）とされている。

【0119】

なお、上記第１の構成による半導体装置において、前記オペアンプは、フォールデッドカスコード回路を用いて構成された入力段と、ソースフォロワまたはエミッタフォロワを用いて構成された出力段と、を含む構成（第２の構成）にしてもよい。

【0120】

また、上記第２の構成による半導体装置において、前記オペアンプは、前記入力段の出力端と前記出力段の入力端との間に設けられるように構成された位相補償部を更に含む構成（第３の構成）にしてもよい。

【0121】

また、上記第２または第３の構成による半導体装置において、前記出力段は、前記ソースフォロワ又は前記エミッタフォロワを形成するように構成された出力トランジスタと、前記出力トランジスタを介して前記ノードに流し込まれるソース電流を生成するように構成された第１電流源と、前記ノードから引き込まれるシンク電流を生成するように構成された第２電流源と、を含む構成（第４の構成）にしてもよい。

【0122】

上記第４の構成による半導体装置において、前記ソース電流は、前記出力トランジスタの導通度に応じて最小値から最大値まで変化する可変値であり、前記シンク電流は、前記ソース電流の前記最小値よりも大きくかつ前記ソース電流の前記最大値よりも小さい固定値である構成（第５の構成）にしてもよい。

【0123】

また、上記第５の構成による半導体装置において、前記ソース電流の前記最大値から前記シンク電流を差し引いた差の絶対値を｜Ｉｓｏ｜とし、前記ソース電流が前記最大値から前記シンク電流と同値まで減少する間に前記外部端子に生じる電圧変化量をＶｓｌｐ１とし、前記抵抗の抵抗値をＲｘとしたときには、Ｖｓｌｐ１＝Ｒｘ×｜Ｉｓｏ｜が成立する構成（第６の構成）にしてもよい。

【0124】

また、上記第５または第６の構成による半導体装置において、前記ソース電流の前記最小値から前記シンク電流を差し引いた差の絶対値を｜Ｉｓｉ｜とし、前記ソース電流が前記シンク電流と同値から前記最小値まで減少する間に前記外部端子に生じる電圧変化量をＶｓｌｐ２とし、前記抵抗の抵抗値をＲｘとしたときには、Ｖｓｌｐ２＝Ｒｘ×｜Ｉｓｉ｜が成立する構成（第７の構成）にしてもよい。

【0125】

また、上記第１～第７いずれかの構成による半導体装置は、前記外部端子に現れる端子電圧を内部基準電圧として利用する構成（第８の構成）にしてもよい。

【0126】

また、上記第８の構成による半導体装置は、スイッチング電源の出力電圧に応じた帰還電圧が前記内部基準電圧と一致するようにスイッチング出力段の駆動制御を行うように構成された出力帰還制御回路をさらに有する構成（第９の構成）にしてもよい。

【0127】

また、本明細書中に開示されているスイッチング電源は、上記第９の構成による半導体装置と、入力電圧から前記出力電圧を生成するように構成された前記スイッチング出力段と、を有する構成（第１０の構成）にしてもよい。

【0128】

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【符号の説明】

【0129】

１ スイッチング電源
１００ 半導体装置
１０１ 上側トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１０２ 下側トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
１０３ 上側ドライバ
１０４ 下側ドライバ
１０５ 制御ロジック
１０６ 内部電源電圧生成回路
１０７ 内部基準電圧生成回路
１０７ａ 第１内部基準電圧生成部
１０７ｂ 第２内部基準電圧生成部
１０７ｃ、１０７ｄ 抵抗
１０７ｅ、１０７ｆ オペアンプ
１０７ｇ、１０７ｈ 抵抗
１０８ エラーアンプ
１０９ 位相補償回路
１１０ ランプ電圧生成回路
１１１ 電圧重畳回路
１１２ メインコンパレータ
１１３ オン時間設定回路
１１４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１１６、１１７、１１８ コンパレータ
１１９ 低入力電圧誤動作防止回路
１２０ 温度保護回路
１２１ 負荷短絡保護回路
１２２ 過電圧保護回路
１２３ パワーグッド回路
１２４ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２５ モードセレクタ
Ｃ１～Ｃ５、Ｃａ、Ｃｂ キャパシタ
ＣＳ０、ＣＳ１、ＣＳ２ 電流源
ｅ１ 入力段
ｅ２ 出力段
ｅ３ 位相補償部
Ｌ１ インダクタ
Ｎ１～Ｎ５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１～Ｐ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｒ１～Ｒ５、Ｒａ、Ｒｘ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】