特開 2022-184468 駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022184468

(43)【公開日】2022-12-13

(54)【発明の名称】駆動回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20221206BHJP

   H03K 17/16 20060101ALI20221206BHJP

【ＦＩ】

H02M1/08 A

H03K17/16 F

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2021092339

(22)【出願日】2021-06-01

(71)【出願人】

【識別番号】000003218

【氏名又は名称】株式会社豊田自動織機

(71)【出願人】

【識別番号】504145342

【氏名又は名称】国立大学法人九州大学

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100124062

【弁理士】

【氏名又は名称】三上 敬史

(74)【代理人】

【識別番号】100148013

【弁理士】

【氏名又は名称】中山 浩光

(72)【発明者】

【氏名】石原 義昭

(72)【発明者】

【氏名】森 昌吾

(72)【発明者】

【氏名】野下 裕市

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA12

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740MM01

5J055AX25

5J055AX56

5J055AX64

5J055BX16

5J055CX13

5J055DX09

5J055DX13

5J055DX22

5J055DX55

5J055EX04

5J055EX06

5J055EX07

5J055EY01

5J055EY10

5J055EY12

5J055EY17

5J055EY21

5J055EY29

5J055EZ01

5J055EZ03

5J055EZ07

5J055GX01

5J055GX05

(57)【要約】

【課題】サージ電圧を抑制しつつ、スイッチング損失の低減を図れる駆動回路を提供する。
【解決手段】駆動回路１は、駆動用電源１３の正極と負極との間に直列に接続されている第一トランジスタＴｒ１及び第二トランジスタＴｒ２であって、正極に接続されている第一トランジスタＴｒ１及び負極に接続されている第二トランジスタＴｒ２と、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれのソース端子と、電圧駆動素子３のゲート端子との間に接続されているゲート抵抗Ｒ１と、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれのゲート端子に接続されている抵抗Ｒ２と、第二トランジスタＴｒ２のドレイン端子と抵抗Ｒ２との間に接続されているコンデンサＣと、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

電圧駆動素子を駆動する駆動回路であって、
駆動用電源の正極と負極との間に直列に接続されている第一スイッチング素子及び第二スイッチング素子であって、前記正極に接続されている前記第一スイッチング素子及び前記負極に接続されている前記第二スイッチング素子と、
前記第一スイッチング素子及び前記第二スイッチング素子のそれぞれのソース端子又はエミッタ端子と、前記電圧駆動素子のゲート端子又はベース端子との間に接続されている第一抵抗と、
前記第一スイッチング素子及び前記第二スイッチング素子のそれぞれのゲート端子又はベース端子に接続されている第二抵抗と、
前記第一スイッチング素子のドレイン端子又はコレクタ端子と前記第二抵抗との間、及び、前記第二スイッチング素子のドレイン端子又はコレクタ端子と前記第二抵抗との間の少なくとも一方に接続されているコンデンサと、を備える、駆動回路。

【請求項2】

前記電圧駆動素子のターンオフの動作において、前記電圧駆動素子のドレインソース電圧又はベースエミッタ電圧が所定電圧に到達する期間、及び、前記電圧駆動素子のドレイン端子又はコレクタ端子に流れる電流の電流値がゼロになるまでの期間が、前記第一抵抗の抵抗値、前記第二抵抗の抵抗値及び前記コンデンサの静電容量値によって設定されている、請求項１に記載の駆動回路。

【請求項3】

アクティブゲート制御回路と共に使用される、請求項１又は２に記載の駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、駆動回路に関する。

【背景技術】

【0002】

駆動回路として、例えば図３に示される回路が知られている。図３に示されるように、駆動回路１００は、電圧駆動素子１０２のゲート端子に接続されている。電圧駆動素子１０２には、ダイオード１０４を介して、電圧源１０６が接続されている。電圧駆動素子１０２又は電圧源１０６には、電流源１０８から一定の電流Ｉが供給される。駆動回路１００は、ｎチャネル型の第一トランジスタＴｒ１と、ｐチャネル型の第二トランジスタＴｒ２と、ゲート抵抗Ｒ１と、抵抗Ｒ２と、を備えている。電圧駆動素子１０２、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。

【0003】

第一トランジスタＴｒ１及び第二トランジスタＴｒ２は、駆動用電源１１０に直列に接続されている。ゲート抵抗Ｒ１は、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれのソース端子と、電圧駆動素子１０２のゲート端子との間に接続されている。抵抗Ｒ２は、指令値Ｖｒｅｆが入力される入力端子１１２と、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれのゲート端子との間に接続されている。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】“ＭＯＳＦＥＴゲート駆動回路 Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ”、東芝デバイス＆ストレージ株式会社、２０１８年７月２６日、ｐ１３－１４

【発明の概要】

【発明が解決しようとする課題】

【0005】

駆動回路１００の動作について、図４（ａ）、図４（ｂ）、図４（ｃ）及び図４（ｄ）を参照して説明する。以下では、電圧駆動素子１０２のターンオフ動作について説明する。図４（ａ）に示されるように、指令値ＶｒｅｆがＨｉからＬｏに変化すると、第一トランジスタＴｒ１がオフになると共に第二トランジスタＴｒ２がオンになり、図４（ｂ）に示されるように、電圧Ｖｕが直ちにＨｉからＬｏになる。これにより、電圧駆動素子１０２のゲートソース間容量（寄生容量）Ｃｇｓからゲート抵抗Ｒ１を通して電荷が放電され、図４（ｃ）に示されるように、ゲートソース電圧Ｖｇｓが低下し始める。時刻ｔ１において、ゲートソース電圧Ｖｇｓがゲートミラー電圧（ゲートプラトー電圧）Ｖｐｌに到達すると、ゲートドレイン間容量（寄生容量）Ｃｇｄからゲート抵抗Ｒ１を通して電荷が放電され、図４（ｄ）に示されるように、ドレインソース電圧Ｖｄｓが上昇し始める。

【0006】

続いて、時刻ｔ２において、ドレインソース電圧Ｖｄｓが電圧源１０６の電源電圧Ｖｄｃに到達すると、ゲートドレイン間容量Ｃｇｄからの放電が終了する。また、時刻ｔ２において、ゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して電荷が再び放電され、図４（ｄ）に示されるように、ドレイン電流Ｉｄが低下し始める。ドレイン電流Ｉｄが「０（ゼロ）」になる時刻がｔ３である。時刻ｔ３は、ゲートソース電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さくなる時刻でもある。ゲートソース電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さくなると、電圧駆動素子１０２がターンオフする。駆動回路１００では、時刻ｔ２から時刻ｔ３までの期間においてドレイン電流Ｉｄが変化すると、配線インダクタンス等の浮遊インダクタンスＬによって、電圧ΔＶｄｓ＝Ｌ（ｄｉ／ｄｔ）が発生する。当該電圧は、サージ電圧である。

【0007】

駆動回路１００では、サージ電圧の発生によって電圧駆動素子１０２のドレインソース電圧Ｖｄｓが閾値（素子耐圧）を超えないように、サージ電圧を抑制する必要がある。上記浮遊インダクタンスＬが一定の場合、サージ電圧を一定値以下にするためには、ドレイン電流Ｉｄの変化（ｄｉ／ｄｔ）を小さくすることが必要となる。すなわち、時刻ｔ２から時刻ｔ３までの期間を延ばし、ドレイン電流Ｉｄの傾きを小さくする必要がある。

【0008】

また、電圧駆動素子１０２のターンオフの動作においては、スイッチング損失が発生する。スイッチング損失を低減させるためには、時刻ｔ１と時刻ｔ２との間の期間、及び、時刻ｔ２と時刻ｔ３との間の期間を短くすることが必要となる。このように、サージ電圧を抑制するためには、時刻ｔ２から時刻ｔ３までの期間を長くする必要があり、スイッチング損失を低減させるためには、時刻ｔ１から時刻ｔ３までの期間を短くする必要がある。つまり、サージ電圧の抑制とスイッチング損失の低減とは、相反する関係にある。時刻ｔ１と時刻ｔ２との間の期間は、ゲートドレイン間容量Ｃｇｄの放電時間であり、時刻ｔ２と時刻ｔ３との間の期間は、ゲートソース間容量Ｃｇｓの放電時間である。これらの放電時間は、ゲート抵抗Ｒ１の抵抗値によって設定される。

【0009】

非特許文献１には、ＭＯＳＦＥＴのゲート駆動回路において、ゲート抵抗の抵抗値が大きい場合、スイッチングスピードが遅くなるため、スイッチング損失が増加し、ゲート抵抗の抵抗値が小さい場合、スイッチングスピードが速くなるため、サージ電圧等が発生し得ることが記載されている。非特許文献１には、ゲート抵抗の抵抗値を変えることにより、最適なスイッチング時間に調整することが記載されている。しかしながら、駆動回路１００において、ゲート抵抗Ｒ１の抵抗値を調整したとしても、上記放電時間を個々に設定することができないため、サージ電圧の抑制、及び、スイッチング損失の低減の両方を実現することは困難である。

【0010】

本発明の一側面は、サージ電圧を抑制しつつ、スイッチング損失の低減を図れる駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明の一側面に係る駆動回路は、電圧駆動素子を駆動する駆動回路であって、駆動用電源の正極と負極との間に直列に接続されている第一スイッチング素子及び第二スイッチング素子であって、正極に接続されている第一スイッチング素子及び負極に接続されている第二スイッチング素子と、第一スイッチング素子及び第二スイッチング素子のそれぞれのソース端子又はエミッタ端子と、電圧駆動素子のゲート端子又はベース端子との間に接続されている第一抵抗と、第一スイッチング素子及び第二スイッチング素子のそれぞれのゲート端子又はベース端子に接続されている第二抵抗と、第一スイッチング素子のドレイン端子又はコレクタ端子と第二抵抗との間、及び、第二スイッチング素子のドレイン端子又はコレクタ端子と第二抵抗との間の少なくとも一方に接続されているコンデンサと、を備える。

【0012】

本発明の一側面に係る駆動回路は、第一スイッチング素子のドレイン端子又はコレクタ端子と第二抵抗との間、及び、第二スイッチング素子のドレイン端子又はコレクタ端子と第二抵抗との間の少なくとも一方に接続されているコンデンサを備える。駆動回路では、コンデンサ及び第二抵抗を備えることにより、コンデンサ及び第二抵抗による時定数を設定することができる。駆動回路では、時定数を設定することによって、第一スイッチング素子及び第二スイッチング素子の少なくとも一方のゲートドレイン電圧（上記電圧Ｖｕ）又はベースコレクタ電圧の下降速度（変化速度）を設定できる。第一スイッチング素子及び第二スイッチング素子の少なくとも一方のゲートドレイン電圧又はベースコレクタ電圧の下降速度を遅くすることによって（下降時間を長くすることによって）、電圧駆動素子のゲートソース電圧（上記ゲートソース電圧Ｖｇｓ）又はベースエミッタ電圧の下降速度も遅くすることができる。すなわち、駆動電圧素子のゲートソース間容量（上記ゲートソース間容量Ｃｇｓ）又はベースエミッタ間容量から第一抵抗を通して電荷が放電される放電時間を長くすることができる。したがって、電圧駆動素子のドレイン端子又はコレクタ端子に流れる電流の電流値がゼロになるまでの期間（上記時刻ｔ２と時刻ｔ３との間の期間）を延ばすことができる。その結果、駆動回路では、サージ電圧を抑制することができる。

【0013】

また、駆動回路では、コンデンサ及び第二抵抗の時定数によって電圧駆動素子のドレイン端子又はコレクタ端子に流れる電流の電流値がゼロになるまでの期間を設定できるため、第一抵抗の抵抗値を小さくすることができる。これにより、電圧駆動素子のゲートドレイン間容量（上記ゲートドレイン間容量Ｃｇｄ）又はベースコレクタ容量から第一抵抗を通して電荷が放電される放電時間を短くすることができる。そのため、電圧駆動素子のドレインソース電圧（上記ドレインソース電圧Ｖｄｓ）又はベースエミッタ電圧が所定電圧（上記電源電圧Ｖｄｃ）に到達する期間（上記時刻ｔ１と時刻ｔ２との間の期間）を短くすることができる。したがって、駆動回路では、スイッチング損失の低減を図ることができる。

【0014】

一実施形態においては、電圧駆動素子のターンオフの動作において、電圧駆動素子のドレインソース電圧又はベースエミッタ電圧が所定電圧に到達する期間、及び、電圧駆動素子のドレイン端子又はコレクタ端子に流れる電流の電流値がゼロになるまでの期間が、第一抵抗の抵抗値、第二抵抗の抵抗値及びコンデンサの静電容量値によって設定されていてもよい。電圧駆動素子のドレインソース電圧等が所定電圧（上記電源電圧Ｖｄｃ）に到達する期間（上記時刻ｔ１と時刻ｔ２との間の期間）は、主として、第一抵抗の抵抗値を小さくすることによって短くすることができる。これにより、駆動回路では、スイッチング損失の低減が図れる。また、電圧駆動素子のドレイン端子等に流れる電流（上記ドレイン電流Ｉｄ）がゼロになるまでの期間（上記時刻ｔ２と時刻ｔ３との間の期間）は、主として、第二抵抗の抵抗値及びコンデンサの静電容量値によって定まる時定数を適切に設定することによって長くすることができる。これにより、駆動回路では、サージ電圧を抑制することができる。

【0015】

一実施形態においては、駆動回路は、アクティブゲート制御回路と共に使用されてもよい。

【発明の効果】

【0016】

本発明の一側面によれば、サージ電圧を抑制しつつ、スイッチング損失の低減を図れる。

【図面の簡単な説明】

【0017】

【図1】図１は、一実施形態に係る駆動回路を含む回路図である。

【図2】図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）は、図１に示す駆動回路の動作を示すタイミングチャートである。

【図3】図３は、従来の駆動回路を含む回路図である。

【図4】図４（ａ）、図４（ｂ）、図４（ｃ）及び図４（ｄ）は、図３に示す駆動回路の動作を示すタイミングチャートである。

【図5】図５は、他の実施形態に係る駆動回路を含む回路図である。

【図6】図６は、他の実施形態に係る駆動回路を含む回路図である。

【発明を実施するための形態】

【0018】

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。

【0019】

図１は、一実施形態に係る駆動回路を含む回路図である。図１に示されるように、電圧駆動素子３は、電圧源５に接続されている。電圧駆動素子３と電圧源５との間には、ダイオード７が接続されている。電圧駆動素子３又は電圧源５には、電流源９から一定の電流Ｉが供給される。

【0020】

電圧駆動素子３は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。電圧駆動素子３では、ゲート端子とドレイン端子との間に浮遊容量であるゲートドレイン間容量Ｃｇｄが形成され、ゲート端子とソース端子との間に浮遊容量であるゲートソース間容量Ｃｇｓが形成される。また、電圧駆動素子３のドレイン端子と電圧源５との間に浮遊インダクタンスＬ（配線インダクタンス等）が形成される。電圧駆動素子３のソース端子は、グラウンドに接続されている。

【0021】

駆動回路１は、電圧駆動素子３のゲート端子に接続されている。駆動回路１は、第一トランジスタＴｒ１（第一スイッチング素子）と、第二トランジスタ（第二スイッチング素子）Ｔｒ２と、ゲート抵抗（第一抵抗）Ｒ１と、抵抗（第二抵抗）Ｒ２と、コンデンサＣと、を備えている。駆動回路１は、入力端子１１に入力される指令値Ｖｒｅｆ（Ｈｉ・Ｌｏ）に基づいて動作する。指令値Ｖｒｅｆは、指令部（図示省略）から出力される信号である。

【0022】

第一トランジスタＴｒ１と第二トランジスタＴｒ２とは、駆動用電源１３（直流電源）に直列に接続されている。第一トランジスタＴｒ１は、例えば、ｎチャネル型のＭＯＳＦＥＴである。第一トランジスタＴｒ１は、いわゆる上アームを構成する。第一トランジスタＴｒ１のゲート端子には、抵抗Ｒ２が接続されている。第一トランジスタＴｒ１のドレイン端子には、駆動用電源１３の正極が接続されている。第一トランジスタＴｒ１のソース端子には、ゲート抵抗Ｒ１が接続されている。

【0023】

第二トランジスタＴｒ２は、例えば、ｐチャネル型のＭＯＳＦＥＴである。第二トランジスタＴｒ２は、いわゆる下アームを構成する。第二トランジスタＴｒ２のゲート端子には、抵抗Ｒ２が接続されている。第二トランジスタＴｒ２のドレイン端子には、駆動用電源１３の負極が接続されている。第二トランジスタＴｒ２のドレイン端子は、グラウンドに接続されている。第二トランジスタＴｒ２のソース端子には、ゲート抵抗Ｒ１が接続されている。

【0024】

ゲート抵抗Ｒ１は、電圧駆動素子３のゲート端子と、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のそれぞれのソース端子と、の間に接続されている。ゲート抵抗Ｒ１は、一つの抵抗素子であってもよいし、複数の抵抗素子で構成されていてもよい。

【0025】

抵抗Ｒ２は、入力端子１１と、第一トランジスタＴｒ１及び第二トランジスタＴｒ２のゲート端子との間に接続されている。抵抗Ｒ２は、一つの抵抗素子であってもよいし、複数の抵抗素子で構成されていてもよい。

【0026】

コンデンサＣは、抵抗Ｒ２と、第二トランジスタＴｒ２のドレイン端子との間に接続されている。抵抗Ｒ２とコンデンサＣとは、入力端子１１と第二トランジスタＴｒ２のドレイン端子との間において、直列に接続されている。コンデンサＣは、一つのコンデンサ素子であってもよいし、複数のコンデンサ素子によって構成されていてもよい。

【0027】

駆動回路１では、電圧駆動素子３のターンオフの動作において、電圧駆動素子３のゲートソース電圧Ｖｇｓが電源電圧（所定電圧）Ｖｄｃに到達する期間、及び、電圧駆動素子３のドレイン端子に流れるドレイン電流Ｉｄの電流値がゼロになる期間が、ゲート抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値によって設定されている。すなわち、後述する時刻ｔ１と時刻ｔ２との間の第一期間、及び、時刻ｔ２と時刻ｔ３との間の第二期間が所望する長さ（時間）となるように、ゲート抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値、及び、コンデンサＣの静電容量値が設定されている。第一期間は、ゲート抵抗Ｒ１によるゲートドレイン間容量Ｃｇｄの放電時間であり、第二期間は、ゲート抵抗Ｒ１によるゲートソース間容量Ｃｇｓの放電時間である。

【0028】

本実施形態では、ゲート抵抗Ｒ１の抵抗値は、主として、第一期間に寄与する。駆動回路１では、ゲート抵抗Ｒ１の抵抗値を小さくすることにより、ゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して放電される電荷の放電時間（第一期間）が短くなる。ゲート抵抗Ｒ１の抵抗値は、実験、シミュレーション等によって適宜設定される。

【0029】

本実施形態では、抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値は、主として、第二期間に寄与する。抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値を変更することにより、後述する電圧Ｖｕの変化速度が変化する。駆動回路１では、抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値を適宜設定し、所定の時定数（τ＝Ｒ２・Ｃ）に設定することで、電圧Ｖｕの下降速度を遅くすることができる（電圧Ｖｕの下降時間を長くすることができる）。電圧駆動素子３のゲートソース電圧Ｖｇｓの下降速度は、電圧Ｖｕの下降速度によって律速される。これにより、電圧駆動素子３のゲートソース間容量Ｃｇｓからの電荷の放電時間（第二期間）を設定できる。抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値は、実験、シミュレーション等によって適宜設定される。

【0030】

続いて、駆動回路１の動作について、図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）を参照して説明する。駆動回路１は、第一トランジスタＴｒ１がオンになると電圧駆動素子３をターンオンさせ、第二トランジスタＴｒ２がオフになると電圧駆動素子３をターンオフさせる。以下では、駆動回路１が電圧駆動素子３をターンオフさせる動作について説明する。図２（ａ）、図２（ｂ）、図２（ｃ）及び図２（ｄ）は、図１に示す駆動回路の動作を示すタイミングチャートである。図２（ａ）は、指令値Ｖｒｅｆを示す図である。図２（ｂ）は、電圧Ｖｕを示す図である。図２（ｃ）は、ゲートソース電圧Ｖｇｓを示す図である。図２（ｄ）は、ドレインソース電圧Ｖｄｓ及びドレイン電流Ｉｄを示す図である。

【0031】

図２（ａ）に示されるように、入力端子１１に入力される指令値ＶｒｅｆがＨｉからＬｏに変化すると、第一トランジスタＴｒ１がオフになると共に第二トランジスタＴｒ２がオンになり、図２（ｂ）に示されるように、電圧ＶｕがＨｉからＬｏになる。これにより、電圧駆動素子３のゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して電荷が放電され、図２（ｃ）に示されるように、ゲートソース電圧Ｖｇｓが低下し始める。時刻ｔ１において、ゲートソース電圧Ｖｇｓがゲートミラー電圧Ｖｐｌに到達すると、ゲートドレイン間容量Ｃｇｄからゲート抵抗Ｒ１を通して電荷が放電され、図２（ｄ）に示されるように、ドレインソース電圧Ｖｄｓが上昇し始める。

【0032】

続いて、時刻ｔ２において、ドレインソース電圧Ｖｄｓが電圧源５の電源電圧Ｖｄｃに到達すると、ゲートドレイン間容量Ｃｇｄからの放電が終了する。また、時刻ｔ２において、ゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して電荷が再び放電され、図２（ｄ）に示されるように、ドレイン電流Ｉｄが低下し始める。ドレイン電流Ｉｄが「０」になる時刻がｔ３である。時刻ｔ３は、ゲートソース電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さくなる時刻でもある。ゲートソース電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さくなると、電圧駆動素子３がターンオフする。以上のように、駆動回路１によって、電圧駆動素子３がターンオフする。

【0033】

駆動回路１では、時刻ｔ２から時刻ｔ３までの第二期間においてドレイン電流Ｉｄが変化すると、浮遊インダクタンスＬによって、電圧ΔＶｄｓ＝Ｌ（ｄｉ／ｄｔ）が発生する。当該電圧は、サージ電圧である。駆動回路１では、サージ電圧の発生によって電圧駆動素子３のドレインソース電圧Ｖｄｓが閾値（素子耐圧）を超えないように、サージ電圧を一定値以下に抑制する必要がある。サージ電圧を一定値以下にするためには、ドレイン電流Ｉｄの変化（ｄｉ／ｄｔ）を小さくすることが必要となる。すなわち、時刻ｔ２から時刻ｔ３までの期間を延ばし、ドレイン電流Ｉｄの傾きを小さくする必要がある。

【0034】

駆動回路１では、所定の時定数となるように抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値を設定することで、電圧Ｖｕを設定できる。駆動回路１では、抵抗Ｒ２及びコンデンサＣの時定数によって、図２（ｂ）に示されるように、電圧ＶｕがＨｉからＬｏまで非線形で徐々に下降する。すなわち、電圧Ｖｕは、ＨｉからＬｏまで直ちに下降しない。電圧Ｖｕの下降速度の変化によって、ゲートソース電圧Ｖｇｓの下降速度が変化する。すなわち、ゲートソース電圧Ｖｇｓの下降速度は、電圧Ｖｕの下降速度に律速される。第二期間は、電圧駆動素子３のゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して電荷が放電される時間であり、ゲートソース電圧Ｖｇｓの下降速度が電圧Ｖｕの下降速度に律速されることによって長くなる。これにより、ドレイン電流Ｉｄの変化（ｄｉ／ｄｔ）を小さくすることができる。その結果、サージ電圧を一定値以下とすることができる。抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値は、例えば、電圧駆動素子３のゲートソース間容量Ｃｇｓからの電荷の放電時間が、図３に示される駆動回路１００における電圧駆動素子１０２のゲートソース間容量Ｃｇｓからの電荷の放電時間と同じになるように設定することができる。

【0035】

駆動回路１では、電圧Ｖｕの下降速度が遅くなると、第二期間と共に第一期間も長くなり得る。これについて、駆動回路１では、ゲート抵抗Ｒ１の抵抗値を十分に小さくすることによって、ゲートドレイン間容量Ｃｇｄからゲート抵抗Ｒ１を通して電荷が放電される放電時間を短くすることができる。そのため、第一期間を短くすることができる。これにより、スイッチング損失を低減させることができる。ゲート抵抗Ｒ１の抵抗値は、例えば、図３に示される駆動回路１００のゲート抵抗Ｒ１の抵抗値よりも十分に小さく設定することができる。

【0036】

以上説明したように、本実施形態に係る駆動回路１は、第二トランジスタＴｒ２のドレイン端子と抵抗Ｒ２との間に接続されているコンデンサＣを備える。駆動回路１では、コンデンサＣ及び抵抗Ｒ２を備えることにより、コンデンサＣ及び抵抗Ｒ２による時定数を設定することができる。駆動回路１では、時定数を設定することによって、第二トランジスタＴｒ２の電圧Ｖｕの下降速度を設定できる。第二トランジスタＴｒ２の電圧Ｖｕの下降速度を遅くすることによって（下降時間を長くすることによって）、電圧駆動素子３のゲートソース電圧Ｖｇｓの下降速度も遅くすることができる。すなわち、電圧駆動素子３のゲートソース間容量Ｃｇｓからゲート抵抗Ｒ１を通して電荷が放電される放電時間を長くすることができる。したがって、電圧駆動素子３のドレイン端子に流れるドレイン電流Ｉｄの電流値がゼロになるまでの期間（上記時刻ｔ２と時刻ｔ３との間の第二期間）を延ばすことができる。その結果、駆動回路１では、サージ電圧を抑制することができる。

【0037】

また、駆動回路１では、コンデンサＣ及び抵抗Ｒ２の時定数によって電圧駆動素子３のドレイン端子に流れるドレイン電流Ｉｄの電流値がゼロになるまでの第二期間を設定できるため、ゲート抵抗Ｒ１の抵抗値を小さくすることができる。これにより、電圧駆動素子３のゲートドレイン間容量Ｃｇｄからゲート抵抗Ｒ１を通して電荷が放電される放電時間を短くすることができる。そのため、電圧駆動素子３のドレインソース電圧Ｖｄｓが電源電圧Ｖｄｃに到達する期間（上記時刻ｔ１と時刻ｔ２との間の第一期間）を短くすることができる。したがって、駆動回路１では、スイッチング損失の低減を図ることができる。

【0038】

本実施形態に係る駆動回路１では、電圧駆動素子３のターンオフの動作において、電圧駆動素子３のゲートソース電圧Ｖｇｓが電源電圧Ｖｄｃに到達する期間、及び、電圧駆動素子３のドレイン端子に流れるドレイン電流Ｉｄの電流値がゼロになるまでの期間が、ゲート抵抗Ｒ１の抵抗値、抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値によって設定されている。電圧駆動素子３のゲートソース電圧Ｖｇｓが電源電圧Ｖｄｃに到達する期間（時刻ｔ１と時刻ｔ２との間の期間）は、主として、ゲート抵抗Ｒ１の抵抗値を小さくすることによって短くすることができる。これにより、駆動回路１では、スイッチング損失の低減が図れる。また、電圧駆動素子３のドレイン端子に流れるドレイン電流Ｉｄがゼロになるまでの期間（時刻ｔ２と時刻ｔ３との間の期間）は、主として、抵抗Ｒ２の抵抗値及びコンデンサＣの静電容量値によって定まる時定数を適切に設定することによって長くすることができる。これにより、駆動回路１では、サージ電圧を抑制することができる。

【0039】

以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

【0040】

上記実施形態では、第一トランジスタＴｒ１及び第二トランジスタＴｒ２が、ＭＯＳＦＥＴである形態を一例に説明した。しかし、第一トランジスタＴｒ１及び第二トランジスタＴｒ２は、例えば、バイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。第一トランジスタＴｒ１及び第二トランジスタＴｒ２がバイポーラトランジスタ又はＩＧＢＴである場合、上記の「ゲート端子」は「ベース端子」に相当し、「ドレイン端子」は「コレクタ端子」に相当し、「ソース端子」は「エミッタ端子」に相当する。

【0041】

上記実施形態では、電圧駆動素子３が、ＭＯＳＦＥＴである形態を一例に説明した。しかし、電圧駆動素子３は、ＩＧＢＴであってもよい。電圧駆動素子３が、ＩＧＢＴである場合、上記の、「ドレイン端子」は「コレクタ端子」に相当し、「ソース端子」は「エミッタ端子」に相当する。「ドレインソース電圧」は「ベースエミッタ電圧」に相当し、「ゲートソース電圧」は「ゲートエミッタ電圧」に相当する。「ドレイン電流」は「コレクタ電流」に相当する。「ゲートソース間容量」は「ベースエミッタ間容量」に相当し、「ゲートドレイン間容量」は「ベースコレクタ間容量」に相当する。

【0042】

上記実施形態では、第二トランジスタＴｒ２のドレイン端子と抵抗Ｒ２との間にコンデンサＣが接続されている形態を一例に説明した。しかし、コンデンサＣは、図５に示されるように、第一トランジスタＴｒ１のドレイン端子と抵抗Ｒ２との間に接続されていてもよいし、図６に示されるように、第一トランジスタＴｒ１のドレイン端子と抵抗Ｒ２との間、及び、第二トランジスタＴｒ２のドレイン端子と抵抗Ｒ２との間のそれぞれに接続されていてもよい。

【0043】

本発明に係る駆動回路は、アクティブゲート制御回路と共に使用されてもよい。例えば、アクティブゲート制御回路は、駆動回路の制御対象である電圧駆動素子がオンすることで流れる主電流によってインダクタンス成分に生じた起電圧が伝送されるフィードバック配線と、フィードバック配線に印加された電圧と指令値とを加算し、その加算された加算電圧を第一スイッチング素子及び第二スイッチング素子のそれぞれのゲート端子又はベース端子に向けて出力する加算回路と、を備える。

【符号の説明】

【0044】

１…駆動回路、３…電圧駆動素子、１３…駆動用電源、Ｃ…コンデンサ、Ｒ１…ゲート抵抗（第一抵抗）、Ｒ２…抵抗（第二抵抗）、Ｔｒ１…第一トランジスタ（第一スイッチング素子）、Ｔｒ２…第二トランジスタ（第二スイッチング素子）、Ｖｄｃ…電源電圧（所定電圧）、Ｖｄｓ…ドレインソース電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】